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KR20250002974A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

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KR20250002974A
KR20250002974A KR1020230084835A KR20230084835A KR20250002974A KR 20250002974 A KR20250002974 A KR 20250002974A KR 1020230084835 A KR1020230084835 A KR 1020230084835A KR 20230084835 A KR20230084835 A KR 20230084835A KR 20250002974 A KR20250002974 A KR 20250002974A
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KR
South Korea
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bonding pads
pads
substrate
dummy
rewiring
Prior art date
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Pending
Application number
KR1020230084835A
Other languages
English (en)
Inventor
설진경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US18/641,504 priority patent/US20250006676A1/en
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Abstract

반도체 패키지는 버퍼 다이 상에 순차적으로 적층된 중간 코어 다이들 및 최상부 코어 다이를 포함한다. 상기 중간 코어 다이들 및 상기 최상부 코어 다이 각각은, 중앙 영역 및 상기 중앙 영역 둘레에 주변 영역을 갖는 기판의 제1 면 상에 구비되는 전면 절연막을 포함한다. 상기 전면 절연막은 상기 중앙 영역 내의 최상부 배선들로서의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 각각 배치되는 제1 본딩 패드들, 상기 배선층 상의 상기 주변 영역 내에 구비되는 제1 더미 본딩 패드들, 상기 배선층 상에서 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 복수 개의 반도체 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
적어도 4개의 반도체 칩들이 적층된 멀티 칩 패키지를 제조하기 위하여, 다이-대-웨이퍼 본딩(die to wafer bonding) 공정에서, 솔더 범프를 사용하지 않고, 패드 대 패드 직접 본딩(pad to pad direct bonding)을 수행할 수 있다. 이 때, 주변 영역 내에 배치된 본딩 패드들은 하부의 재배선 패드들과 전기적으로 연결되어 파워 신호 또는 그라운드 신호와 같은 전기적 신호를 공급받을 수 있다. 상기 주변 영역의 본딩 계면에서 생성된 보이드가 발생될 경우, 서로 이웃하는 본딩 패드들 사이에서 상기 파워 신호와 상기 그라운드 신호 사이의 전위차로 인해 구리 이온들의 이동으로 인한 누설 불량이 발생하는 문제점이 있다.
본 발명의 일 과제는 접합 계면에서의 보이드 발생에 따른 누설 불량을 방지하고 향상된 접합 품질을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은, 제1 메인 영역 및 상기 제1 메인 영역을 둘러싸는 제1 주변 영역을 포함하는 제1 기판, 상기 제1 기판의 일면 상의 상기 제1 메인 영역 내에 구비되는 복수 개의 제1 본딩 패드들, 상기 제1 기판의 일면 상의 상기 제1 주변 영역 내에 구비되는 복수 개의 제1 더미 본딩 패드들, 및 상기 제1 기판의 일면 상에 구비되며 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막을 포함한다. 상기 제2 반도체 칩은 제2 메인 영역 및 상기 제2 메인 영역을 둘러싸는 제2 주변 영역을 포함하는 제2 기판, 상기 제2 기판의 제3 면 상에 구비되며 상기 제2 메인 영역 내에 최상부 배선들로서의 복수 개의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 배치되는 복수 개의 제2 본딩 패드들, 상기 배선층 상의 상기 제2 주변 영역 내에 구비되는 복수 개의 제2 더미 본딩 패드들, 및 상기 배선층 상에서 상기 제2 본딩 패드들 및 상기 제2 더미 본딩 패드들을 노출시키는 제2 패시베이션 막을 포함한다. 상기 제1 본딩 패드들과 상기 제2 본딩 패드들은 서로 직접 접합되고, 상기 제1 더미 본딩 패드들과 상기 제2 더미 본딩 패드들은 서로 직접 접합된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 버퍼 다이, 상기 버퍼 다이 상에서 순차적으로 적층되는 복수 개의 중간 코어 다이들, 및 상기 복수 개의 중간 코어 다이들 중에서 최상부 중간 코어 다이 상에 적층되는 최상부 코어 다이를 포함한다. 상기 중간 코어 다이들 각각은, 중앙 영역 및 상기 중앙 영역 둘레의 주변 영역을 포함하며 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판의 상기 제1 면 상에 구비되며 상기 중앙 영역 내에 최상부 배선들로서의 복수 개의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 각각 배치되는 복수 개의 제1 본딩 패드들, 상기 배선층 상의 상기 주변 영역 내에 구비되는 복수 개의 제1 더미 본딩 패드들, 상기 배선층 상에서 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막, 상기 기판의 상기 제2 면 상의 상기 중앙 영역 내에 구비되는 복수 개의 제2 본딩 패드들, 상기 기판의 상기 제2 면 상의 상기 주변 영역 내에 구비되는 복수 개의 제2 더미 본딩 패드들, 및 상기 기판의 상기 제2 면 상에서 상기 제2 본딩 패드들 및 상기 제2 더미 본딩 패드들을 노출시키는 제2 패시베이션 막을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 버퍼 다이, 상기 버퍼 다이 상에서 순차적으로 적층되는 복수 개의 중간 코어 다이들, 상기 복수 개의 중간 코어 다이들 중에서 최상부 중간 코어 다이 상에 적층되는 최상부 코어 다이, 및 상기 버퍼 다이 상에서 상기 복수 개의 중간 코어 다이들 및 상기 최상부 코어 다이의 외측면들을 커버하는 갭필 충진부를 포함한다. 상기 중간 코어 다이들 각각은, 중앙 영역 및 상기 중앙 영역 둘레의 주변 영역을 포함하며 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판의 상기 제1 면 상에 구비되며 상기 중앙 영역 내에 최상부 배선들로서의 복수 개의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 각각 배치되는 복수 개의 제1 본딩 패드들, 상기 배선층 상의 상기 주변 영역 내에 구비되는 복수 개의 제1 더미 본딩 패드들, 상기 배선층 상에서 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막, 상기 기판의 상기 제2 면 상의 상기 중앙 영역 내에 구비되는 복수 개의 제2 본딩 패드들, 상기 기판의 상기 제2 면 상의 상기 주변 영역 내에 구비되는 복수 개의 제2 더미 본딩 패드들, 및 상기 기판의 상기 제2 면 상에서 상기 제2 본딩 패드들 및 상기 제2 더미 본딩 패드들을 노출시키는 제2 패시베이션 막을 포함한다. 상기 제1 본딩 패드들은 상기 재배선 패드들과 접촉한다.
예시적인 실시예들에 따르면, 반도체 패키지는 버퍼 다이 상에 순차적으로 적층된 중간 코어 다이들 및 최상부 코어 다이를 포함할 수 있다. 상기 중간 코어 다이들 및 상기 최상부 코어 다이 각각은, 중앙 영역 및 상기 중앙 영역 둘레에 주변 영역을 갖는 기판의 제1 면 상에 구비되는 전면 절연막을 포함할 수 있다. 상기 전면 절연막은 상기 중앙 영역 내의 최상부 배선들로서의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 각각 배치되는 제1 본딩 패드들, 상기 배선층 상의 상기 주변 영역 내에 구비되는 제1 더미 본딩 패드들, 상기 배선층 상에서 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막을 포함할 수 있다.
상기 배선층의 상기 주변 영역에는 재배선 패드들이 구비되지 않으므로 상기 제1 더미 본딩 패드들에는 파워 신호 또는 그라운드 신호와 같은 전기적 신호가 전달되지 않을 수 있다. 서로 접합되는 코어 다이들 사이에 상기 주변 영역에서 보이드가 발생되더라고, 서로 이웃하는 제1 더미 본딩 패드들 사이에는 전위차가 생기지 않으므로, 상기 전위차에 의한 구리 이온들의 이동(migration)으로 인한 누설(leakage) 불량을 방지할 수 있다. 이에 따라, 상기 코어 다이들 사이의 본딩 계면에서의 보이드 발생으로 인한 불량을 방지함으로써, 접합 품질을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 4는 도 1의 반도체 패키지의 2단의 중간 코어 다이의 전면을 나타내는 평면도이다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 23은 예시적인 실시예들에 따른 반도체 패키지의 2단의 중간 코어 다이의 전면을 나타내는 평면도이다.
도 24는 도 23의 M-M' 라인을 따라 절단한 단면도이다.
도 25는 다른 실시예들에 따른 반도체 패키지의 서로 접합된 1단 및 2단의 중간 코어 다이들의 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 B 부분을 나타내는 확대 단면도이다. 도 4는 도 1의 반도체 패키지의 1단의 중간 코어 다이의 전면을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(100)는 적층된 반도체 칩들(다이들)(20)을 포함할 수 있다. 반도체 패키지(100)는 버퍼 다이(10), 버퍼 다이(10) 상에 적층된 복수 개의 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이(20d)을 포함할 수 있다.
복수 개의 반도체 칩들(다이들)(20a, 20b, 20c, 20d)은 수직하게 적층될 수 있다. 본 실시예에서, 반도체 칩들(다이들)(20a, 20b, 20d, 20d)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 버퍼 다이(10) 상에 4개의 적층된 반도체 칩들(20a, 20b, 20c, 20d)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않으며, 예를 들면, 반도체 패키지는 버퍼 다이(10) 상에 8개, 12개, 16개 등의 적층된 반도체 칩들을 포함할 수 있다.
반도체 칩들(20a, 20b, 20c, 20d)들은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다. 반도체 패키지(100)는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 버퍼 다이(10) 및 복수 개의 반도체 칩들(다이들)(20a, 20b, 20c, 20d)은 중앙 영역(R1) 및 중앙 영역(R1)을 둘러싸는 주변 영역(R2)을 포함할 수 있다. 중앙 영역(R1)은 파워 신호, 그라운드 신호 등과 같은 전기적 신호가 전달되는 관통 전극들이 배치되는 메인 영역일 수 있다. 주변 영역(R2)은 관통 전극들이 배치되지 않는 더미 영역일 수 있다. 이와 다르게, 주변 영역(R2)에 관통 전극들이 배치될 수 있으며, 이 경우에 있어서, 주변 영역(R2) 내의 상기 관통 전극들에는 전기적 신호가 전달되지 않을 수 있다. 주변 영역(R2)의 일방향으로의 폭(L), 즉, 반도체 칩(다이)의 외측면(S1)으로부터의 길이는 칩(다이)의 일변의 길이의 20% 내지 5%의 범위 이내에 있을 수 있다. 예를 들면, 중앙 영역(R1)은 반도체 칩(다이)의 외측면(S1)으로부터 1.5mm만큼 이격될 수 있다.
도 2에 도시된 바와 같이, 버퍼 다이(10)는 기판(11), 전면 절연막(12), 복수 개의 제1 본딩 패드들(14), 복수 개의 제1 더미 본딩 패드들(15), 복수 개의 관통 전극들(16), 후면 절연막(17), 복수 개의 제2 본딩 패드들(18), 및 복수 개의 제2 더미 본딩 패드들(19)을 포함할 수 있다. 또한, 버퍼 다이(10)는 제1 본딩 패드들(14) 및 제1 더미 본딩 패드들(15) 상에 각각 구비되는 도전성 접속 부재들로서의 도전성 범프들(40)을 더 포함할 수 있다. 버퍼 다이(10)은 도전성 범프들(40)을 매개로 하여 패키지 기판이나 인터포저 상에 실장될 수 있다. 예를 들면, 도전성 범프(40)는 솔더 범프를 포함할 수 있다. 이와 다르게, 도전성 범프(40)는 필라 범프 및 상기 필라 범프 상에 형성된 솔더 범프를 포함할 수 있다.
기판(11)은 서로 반대하는 제1 면(112) 및 제2 면(114)을 가질 수 있다. 제1 면(112)은 활성면이고, 제2 면(114)은 비활성면일 수 있다. 기판(11)의 제1 면(112) 상에는 회로 패턴들이 구비될 수 있다. 제1 면(112)은 상기 회로 패턴들이 형성된 전면(front side surface)이라 할 수 있고, 제2 면(114)은 후면(backside surface)이라 할 수 있다.
예를 들면, 기판(11)은 단결정 실리콘 기판일 수 있다. 상기 회로 패턴들은 트랜지스터, 커패시터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 버퍼 다이(10)은 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
도 2에 도시된 바와 같이, 전면 절연막(12)은 층간 절연막으로서 기판(11)의 제1 면(112), 즉, 전면 상에 형성될 수 있다. 전면 절연막(12)은 기판(11)의 제1 면(112) 상에 순차적으로 배치된 배선층(121) 및 제1 패시베이션 막(122)을 포함할 수 있다. 또한, 전면 절연막(12)의 최외각 절연층에는 제1 본딩 패드들(14) 및 제1 더미 본딩 패드들(15)이 구비될 수 있다.
예를 들면, 배선층(121)은 복수 개의 절연층들, 상기 절연층들 내에 배선들(123, 125), 및 최상부 배선들로서의 재배선 패드들(13)을 포함할 수 있다. 예를 들면, 상기 절연층들은 실리콘 산화물, 탄소 도핑된 산화물(carbon-doped oxide), 불소가 도핑된 산화물(fluorine-doped oxide) 등과 같은 산화물을 포함하도록 형성될 수 있다.
배선층(121)은 중앙 영역(R1) 내에 복수 개의 배선들(123) 및 주변 영역(R2) 내에 복수 개의 배선들(125)을 포함할 수 있다. 예를 들면, 배선층(221)은 버퍼막들 및 절연막들에서 수직하게 적층된 복수 개의 배선들(123, 125)을 구비하는 금속 배선 구조물을 포함할 수 있다. 상기 배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
배선층(121)은 중앙 영역(R1) 내에 구비되는 복수 개의 재배선 패드들(13)을 포함할 수 있다. 재배선 패드들(13)은 중앙 영역(R1) 내에 구비되는 복수 개의 배선들(123) 중에서 최상부 배선들일 수 있다. 재배선 패드들(13) 각각은 제1 방향(Y 방향)으로 연장하는 재배선 라인을 포함할 수 있다.
제1 패시베이션 막(122)은 중앙 영역(R1) 내에 복수 개의 제1 본딩 패드들(14) 및 주변 영역(R2) 내에 복수 개의 제1 더미 본딩 패드들(15)을 포함할 수 있다. 제1 본딩 패드들(14) 및 제1 더미 본딩 패드들(15)은 제1 패시베이션 막(122)의 외측면을 통해 노출될 수 있다. 제1 본딩 패드들(14)은 재배선 패드들(13) 상에 각각 배치될 수 있다. 제1 본딩 패드들(14)은 재배선 패드들(13)과 접촉하도록 구비될 수 있다.
제1 패시베이션 막(122)은 상기 제1 보호막 및 상기 제1 보호막 상에 적층된 상기 제2 보호막을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들면, 상기 제1 패시베이션 막은 상기 제2 보호막 상에 적층되는 제3 보호막을 더 포함할 수 있다. 상기 제1 패시베이션 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다.
도면에 도시되지는 않았지만, 층간 절연막은 기판(11)의 제1 면(112) 상에 구비되어 상기 회로 패턴들을 커버할 수 있다. 상기 층간 절연막은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 상기 층간 절연막은 내부에 상기 회로 패턴들과 전기적으로 연결되는 하부 배선들을 포함할 수 있다. 따라서, 상기 회로 패턴은 상기 하부 배선들 및 상기 배선들에 의해 제1 본딩 패드(14)와 전기적으로 연결될 수 있다.
관통 전극(through silicon via, TSV)(16)은 상기 층간 절연막을 수직 관통하고 기판(11)의 제1 면(112)으로부터 제2 면(114)까지 연장할 수 있다. 관통 전극(16)은 상기 금속 배선 구조물의 최하위 배선과 접촉할 수 있다. 따라서, 관통 전극(16)은 배선들(123) 및 재배선 패드(13)에 의해 제1 본딩 패드(14)와 전기적으로 연결될 수 있다.
제2 패시베이션 막으로서의 후면 절연막(17)은 기판(11)의 제2 면(114), 즉, 후면 상에 형성될 수 있다. 후면 절연막(17)은 중앙 영역(R1) 내에 복수 개의 제2 본딩 패드들(18) 및 주변 영역(R2) 내에 복수 개의 제2 더미 본딩 패드들(19)을 포함할 수 있다. 제2 본딩 패드들(18) 및 제2 더미 본딩 패드들(19)은 후면 절연막(17)의 외측면을 통해 노출될 수 있다. 제2 본딩 패드(18)는 관통 전극(16)과 전기적으로 연결되고, 제2 더미 본딩 패드(19)는 상기 관통 전극과 전기적으로 연결되지 않을 수 있다. 예를 들면, 제2 본딩 패드(18)은 관통 전극(16)의 노출된 표면 상에 배치될 수 있다. 후면 절연막(17)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제1 및 제2 본딩 패드들(14, 18)은 관통 전극(16)에 의해 전기적으로 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 중간 코어 다이들(20) 각각은 기판(21), 기판(21)의 전면 상에 구비되며 제1 본딩 패드들(24) 및 제1 더미 본딩 패드들(25)이 구비되는 전면 절연막(22), 및 기판(21)의 후면 상에 구비되며 제2 본딩 패드들(28) 및 제2 더미 본딩 패드들(29)이 구비되는 후면 절연막(27)을 포함할 수 있다. 또한, 중간 코어 다이들(20) 각각은 기판(21)을 관통하며 제1 및 제2 본딩 패드들(24, 28)에 전기적으로 연결되는 관통 전극(26)을 더 포함할 수 있다.
구체적으로, 중간 코어 다이 스택은 버퍼 다이(10) 상에 접합될 수 있다. 상기 중간 코어 다이 스택은 3단으로 적층된 중간 코어 다이들(20a, 20b, 20c)을 포함할 수 있다. 본 실시예에 있어서, 상기 중간 코어 다이 스택은 3단으로 적층된 중간 코어 다이들(20a, 20b, 20c)을 포함할 수 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. 예를 들면, 상기 중간 코어 다이 스택은 7개, 11개, 15개 등의 적층된 중간 코어 다이들을 포함할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 상기 중간 코어 다이 스택의 1단의 중간 코어 다이(20a)는 기판(21a), 전면 절연막(22a), 복수 개의 재배선 패드들(23a), 복수 개의 제1 본딩 패드들(24a), 복수 개의 제1 더미 본딩 패드들(25a), 복수 개의 관통 전극들(26a), 후면 절연막(27a), 복수 개의 제2 본딩 패드들(28a) 및 복수 개의 제2 더미 본딩 패드들(29a)을 포함할 수 있다.
기판(21a)은 서로 반대하는 제1 면(212a) 및 제2 면(214a)을 가질 수 있다. 제1 면(212a)은 활성면이고, 제2 면(214a)은 비활성면일 수 있다. 기판(21a)의 제1 면(212a) 상에는 회로 패턴들이 구비될 수 있다. 전면 절연막(22a)은 층간 절연막으로서 기판(21a)의 제1 면(212a), 즉, 전면 상에 형성될 수 있다. 전면 절연막(22a)은 배선층(221) 및 제1 패시베이션 막(222)을 포함할 수 있다.
배선층(221a)은 중앙 영역(R1) 내에 복수 개의 배선들(223a) 및 주변 영역(R2) 내에 복수 개의 배선들(225a)을 포함할 수 있다. 예를 들면, 배선층(221a)은 버퍼막들 및 절연막들에서 수직하게 적층된 복수 개의 배선들(223a, 225a)을 구비하는 금속 배선 구조물을 포함할 수 있다. 상기 배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
배선층(221a)은 중앙 영역(R1) 내에 구비되는 복수 개의 재배선 패드들(23a)을 포함할 수 있다. 재배선 패드들(23a)은 중앙 영역(R1) 내에 구비되는 복수 개의 배선들(223a) 중에서 최상부 배선들일 수 있다.
도 4에 도시된 바와 같이, 재배선 패드들(23a) 각각은 제1 방향(Y 방향)으로 연장하는 재배선 라인을 포함할 수 있다. 재배선 패드들(23a)은 제1 방향(Y 방향)으로 각각 연장하는 파워 재배선 라인들(23-1a) 및 그라운드 재배선 라인들(23-2a)을 포함할 수 있다. 파워 재배선 라인(23-1a)은 제1 방향(Y 방향)을 따라 배열되는 복수 개의 관통 전극들(26a)에 파워 신호를 공급하기 위하여 중앙 영역(R1) 내의 배선들(223a)과 전기적으로 연결될 수 있다. 그라운드 재배선 라인(23-2a)은 제1 방향(Y 방향)을 따라 배열되는 복수 개의 관통 전극들(26a)에 그라운드 신호를 공급하기 위하여 중앙 영역(R1) 내의 배선들(223a)과 전기적으로 연결될 수 있다.
상기 재배선 라인들은 제1 방향(Y 방향)과 직교하는 제2 방향(X 방향)을 따라 서로 이격 배치될 수 있다. 파워 재배선 라인들(23-1a) 및 그라운드 재배선 라인들(23-2a)은 제2 방향(X 방향)을 따라 교대로 배열될 수 있다. 이와 다르게, 2개의 파워 재배선 라인들(23-1a) 사이에는 하나 또는 그 이상의 그라운드 재배선 라인들(23-2a)이 배열되거나 2개의 그라운드 재배선 라인들(23-2a) 사이에는 하나 또는 그 이상의 파워 재배선 라인들(23-1a)이 배열될 수 있다.
재배선 패드들(23a)은 중앙 영역(R1) 내에 배열되고, 중앙 영역(R1) 내의 배선층(221a)의 배선들(223a)을 통해 관통 전극들(26a)과 전기적으로 연결될 수 있다. 상기 재배선 패드들은 주변 영역(R2) 내에는 구비되지 않을 수 있다.
제1 패시베이션 막(222a)은 중앙 영역(R1) 내에 복수 개의 제1 본딩 패드들(24a) 및 주변 영역(R2) 내에 복수 개의 제1 더미 본딩 패드들(25a)을 포함할 수 있다. 제1 본딩 패드들(24a) 및 제1 더미 본딩 패드들(25a)은 제1 패시베이션 막(222a)의 외측면을 통해 노출될 수 있다. 제1 본딩 패드들(24a)은 재배선 패드들(23a) 상에 각각 배치될 수 있다. 제1 본딩 패드들(24a)은 재배선 패드들(23a)과 접촉하도록 구비될 수 있다.
제1 패시베이션 막(222a)은 상기 제1 보호막 및 상기 제1 보호막 상에 적층된 상기 제2 보호막을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들면, 상기 제1 패시베이션 막은 상기 제2 보호막 상에 적층되는 제3 보호막을 더 포함할 수 있다. 상기 제1 패시베이션 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다.
도면에 도시되지는 않았지만, 층간 절연막은 기판(21a)의 제1 면(212a) 상에 구비되어 상기 회로 패턴들을 커버할 수 있다. 상기 층간 절연막은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 상기 층간 절연막은 내부에 상기 회로 패턴들과 전기적으로 연결되는 하부 배선들을 포함할 수 있다. 따라서, 상기 회로 패턴은 상기 하부 배선들 및 상기 배선들에 의해 제1 본딩 패드(24a)와 전기적으로 연결될 수 있다.
예를 들면, 제1 본딩 패드들(24a) 및 제1 더미 본딩 패드들(25a)은 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다. 재배선 패드(23a)는 알루미늄(Al)을 포함하고, 제1 본딩 패드(24a) 및 제1 더미 본딩 패드(25a)는 구리(Cu)를 포함할 수 있다. 재배선 패드(23a)는 제1 폭(W1)을 가질 수 있다. 제1 본딩 패드(24a) 및 제1 더미 본딩 패드(25a)는 제1 폭(W1)보다 작은 제1 직경(D1)을 가질 수 있다. 예를 들면, 재배선 패드(23a)의 제1 폭(W1)은 5㎛ 내지 30㎛의 범위 이내에 있고, 제1 본딩 패드(24a)와 제1 더미 본딩 패드(25a)의 제1 직경들(D1)은 2㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
관통 전극(26a)은 상기 층간 절연막을 수직 관통하고 기판(21a)의 제1 면(212a)으로부터 제2 면(214a)까지 연장할 수 있다. 관통 전극(26a)은 배선들(223a) 및 재배선 패드(23a)에 의해 제1 본딩 패드(24a)와 전기적으로 연결될 수 있다.
제2 패시베이션 막으로서의 후면 절연막(27a)은 기판(21a)의 제2 면(214a), 즉, 후면 상에 구비될 수 있다. 후면 절연막(27a)은 중앙 영역(R1) 내에 복수 개의 제2 본딩 패드들(28a) 및 주변 영역(R2) 내에 복수 개의 제2 더미 본딩 패드들(29a)을 포함할 수 있다. 제2 본딩 패드들(28a) 및 제2 더미 본딩 패드들(29a)은 후면 절연막(27a)의 외측면을 통해 노출될 수 있다. 제2 본딩 패드(28a)는 관통 전극(26a)과 전기적으로 연결되고, 제2 더미 본딩 패드(29a)는 상기 관통 전극과 전기적으로 연결되지 않을 수 있다. 예를 들면, 제2 본딩 패드(28a)은 관통 전극(26a)의 노출된 표면 상에 배치될 수 있다. 후면 절연막(27a)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제1 및 제2 본딩 패드들(24a, 28a)은 관통 전극(26a)에 의해 전기적으로 서로 연결될 수 있다.
유사하게, 상기 중간 코어 다이 스택의 2단의 중간 코어 다이(20b)는 기판(21b), 전면 절연막(22b), 복수 개의 재배선 패드들(23b), 복수 개의 제1 본딩 패드들(24b), 복수 개의 제1 더미 본딩 패드들(25b), 복수 개의 관통 전극들(26b), 후면 절연막(27b), 복수 개의 제2 본딩 패드들(28b) 및 복수 개의 제2 더미 본딩 패드들(29b)을 포함할 수 있다. 코어 다이들(20a, 20b, 20c, 20d)은 서로 실질적으로 동일하거나 유사하므로, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 2에 도시된 바와 같이, 1단의 중간 코어 다이(20a)와 버퍼 다이(10)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 버퍼 다이(10)의 제2 본딩 패드(17)와 중간 코어 다이(20a)의 제1 본딩 패드(24a)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 중간 코어 다이(20a)의 전면, 즉, 기판(21a)의 제1 면(212a) 상의 전면 절연막(23a)은 버퍼 다이(10)의 기판(11)의 후면 절연막(17)과 직접 본딩될 수 있다.
도 3에 도시된 바와 같이, 2단의 중간 코어 다이(20b)와 1단의 중간 코어 다이(20a)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 1단의 중간 코어 다이(20a)의 제2 본딩 패드(27a)와 2단의 중간 코어 다이(20b)의 제1 본딩 패드(24b)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 또한, 1단의 중간 코어 다이(20a)의 제2 더미 본딩 패드(29a)와 제2 중간 코어 다이(20b)의 제1 더미 본딩 패드들(25b)은 서로 접촉할 수 있다.
2단의 중간 코어 다이(20b)의 전면 상의 전면 절연막(22b)은 1단의 중간 코어 다이(20a)의 후면 상의 후면 절연막(27a)과 직접 본딩될 수 있다. 후면 절연막(27a) 및 전면 절연막(22b)의 상기 최외각 절연층들(제1 및 제2 패시베이션 막들)은 서로 접촉하여 우수한 결합력을 제공하는 절연 물질을 포함하여 본딩 구조체를 제공할 수 있다. 후면 절연막(27a) 및 전면 절연막(22b)은 서로 접촉된 상태에서 고온의 어닐링 공정에 의해 서로 접합될 수 있다. 이 때, 상기 본딩 구조체는 공유 결합에 의해 더욱 견고한 접합 강도를 가질 수 있다.
유사하게, 3단의 중간 코어 다이(20c)와 2단의 중간 코어 다이(20b)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 2단의 중간 코어 다이(20b)의 제2 본딩 패드(28b)와 3단의 중간 코어 다이(20c)의 제1 본딩 패드(24c)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 2단의 중간 코어 다이(20b)의 제2 더미 본딩 패드(29b)와 제3 중간 코어 다이(20c)의 제1 더미 본딩 패드들(25c)은 서로 접촉할 수 있다. 3단의 중간 코어 다이(20c)의 전면 상의 전면 절연막(22c)은 2단의 중간 코어 다이(20b)의 후면 상의 후면 절연막(27b)과 직접 본딩될 수 있다.
예시적인 실시예들에 있어서, 최상부 코어 다이(20d)는 상기 중간 코어 다이 스택 상에 접합될 수 있다. 최상부 코어 다이(20d)의 두께는 중간 코어 다이들(20a, 20b, 20c)의 두께들보다 더 클 수 있다. 최상부 코어 다이(20d)의 두께는 100㎛ 내지 300㎛의 범위 이내에 있을 수 있다. 중간 코어 다이들(20a, 20b, 20c)의 두께들은 20㎛ 내지 50㎛의 범위 이내에 있을 수 있다.
최상부 코어 다이(20d)와 상기 중간 코어 다이 스택의 중간 코어 다이(20c)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 최상부 코어 다이(20d)의 전면 상의 전면 절연막(22d)은 중간 코어 다이(20c)의 후면 상의 후면 절연막(27c)과 직접 본딩되고, 중간 코어 다이(20c)의 제2 본딩 패드(28c)와 최상부 코어 다이(20d)의 제1 본딩 패드(24d)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 3단의 중간 코어 다이(20c)의 제2 더미 본딩 패드(29c)와 최상부 코어 다이(20d)의 제1 더미 본딩 패드들(25d)은 서로 접촉할 수 있다. 최상부 코어 다이(20d)의 전면 상의 전면 절연막(22d)은 3단의 중간 코어 다이(20c)의 후면 상의 후면 절연막(27c)과 직접 본딩될 수 있다.
예시적인 실시예들에 있어서, 갭필 충진부(30)는 버퍼 다이(10) 상에서 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이(20d)의 외측면들을 커버하도록 구비될 수 있다. 예를 들면, 갭필 충진부(30)는 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 상기 갭필 충진부는 열경화성 수지, 무기 유전막 또는 유기 유전막을 포함할 수 있다. 상기 무기 유전막은 실리콘 산화물, 실리콘 산질화물, PSG(Phosphosilicate Glass), BPSG(Boro-Phosphosilicate Glass) 등을 포함할 수 있다. 상기 유기 유전막은 폴리머 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 버퍼 다이(10)의 폭은 상기 중간 코어 다이 스택의 폭과 동일할 수 있다. 상기 중간 코어 다이 스택의 폭은 최상부 코어 다이(20d)의 폭과 동일할 수 있다. 버퍼 다이(10)의 외측면과 갭필 충진부(30)의 외측면은 서로 동일한 평면 상에 위치할 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 버퍼 다이(10) 상에 순차적으로 적층된 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이(20d)을 포함할 수 있다. 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이(20d) 각각은, 중앙 영역(R1) 및 중앙 영역(R1) 둘레에 주변 영역(R2)을 갖는 기판(21)의 제1 면(212) 상에 구비되는 전면 절연막(22)을 포함할 수 있다. 전면 절연막(22)은 중앙 영역(R1) 내의 최상부 배선들로서의 재배선 패드들(23)을 구비하는 배선층(221), 재배선 패드들(23) 상에 각각 배치되는 제1 본딩 패드들(24), 배선층(221) 상의 주변 영역(R2) 내에 구비되는 제1 더미 본딩 패드들(25), 배선층(221) 상에서 제1 본딩 패드들(24) 및 제1 더미 본딩 패드들(25)을 노출시키는 제1 패시베이션 막(222)을 포함할 수 있다.
배선층(221)의 주변 영역(R2)에는 재배선 패드들이 구비되지 않으므로 제1 더미 본딩 패드들(25)에는 파워 신호 또는 그라운드 신호가 전달되지 않을 수 있다. 서로 접합되는 코어 다이들(20a, 20b, 20c, 20d) 사이에 주변 영역(R2)에서 보이드가 발생되더라고, 서로 이웃하는 제1 더미 본딩 패드들(25) 사이에는 전위차가 생기지 않으므로, 상기 전위차에 의한 구리 이온들의 이동(migration)으로 인한 누설(leakage) 불량을 방지할 수 있다. 이에 따라, 상기 코어 다이들 사이의 본딩 계면에서의 보이드 발생으로 인한 불량을 방지함으로써, 접합 품질을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다. 상기 반도체 패키지가 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함하는 경우에 대하여 설명하기로 한다. 다만, 이로 인하여 예시적인 실시예들에 따른 반도체 패키지의 제조 방법이 이에 한정되지 않음을 이해할 수 있을 것이다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 5, 도 8, 도 11, 도 12, 도 14, 도 16, 도 17, 도 19, 도 21 및 도 22는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 6은 도 5의 D 부분을 나타내는 확대 단면도이다. 도 7은 도 5의 평면도이다. 도 5는 도 7의 E-E' 라인을 따라 절단한 단면도이다. 도 9는 도 8의 F 부분을 나타내는 확대 단면도이다. 도 10은 도 8의 평면도이다. 도 8은 도 10의 G-G' 라인을 따라 절단한 단면도이다. 도 13은 도 12의 H 부분을 나타내는 확대 단면도이다. 도 15는 도 14의 I 부분을 나타내는 확대 단면도이다. 도 18은 도 17의 J 부분을 나타내는 확대 단면도이다. 도 20은 도 19의 K 부분을 나타내는 확대 단면도이다.
도 5 내지 도 16을 참조하면, 먼저, 제2 웨이퍼(W2)로부터 개별화된 반도체 칩들(코어 다이들)(20)을 형성할 수 있다.
도 5 내지 도 7에 도시된 바와 같이, 복수 개의 반도체 칩들(코어 다이들)이 형성된 제2 웨이퍼(W2)를 마련할 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(W2)는 제1 면(212) 및 제1 면(212)에 반대하는 제2 면(214)을 갖는 기판(21)을 포함할 수 있다. 또한, 제2 웨이퍼(W2)는 기판(21) 내에 구비되는 복수 개의 관통 전극들(26)을 포함할 수 있다.
기판(21)은 가질 수 있다. 기판(21)은 회로 패턴들 및 셀들이 형성되는 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 레인 영역(SA)을 포함할 수 있다. 기판(21)은 후속의 다이싱 공정(singulation 공정)에 의해 제2 웨이퍼(W2)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 레인 영역(SA)을 따라 절단되어 개별화될 수 있다. 또한, 기판(21)의 다이 영역(DA)은 중앙 영역(R1) 및 중앙 영역(R1)을 둘러싸는 주변 영역(R2)을 포함할 수 있다. 중앙 영역(R1)은 파워 신호, 그라운드 신호 등과 같은 전기적 신호가 전달되는 관통 전극들(26)이 배치되는 메인 영역일 수 있다. 주변 영역(R2)은 관통 전극들이 배치되지 않거나 배치되더라도 전기적 신호가 전달되지 않는 더미 영역일 수 있다.
예를 들면, 기판(21)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(21)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
상기 회로 패턴들은 트랜지스터, 커패시터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 상기 반도체 칩은 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다. 상기 회로 패턴들은 기판(21)의 제1 면(212) 상에 반도체 소자 제조를 위한 FEOL (Front End of Line) 공정을 수행함으로써 형성될 수 있다. 상기 FEOL 공정이 수행되는 상기 기판의 표면을 상기 기판의 전면(front side surface)이라 하고, 상기 전면의 반대면을 후면(backside surface)이라 할 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(W2)는 기판(21)의 제1 면(212), 즉, 전면 상에 구비되는 배선층(221)을 포함할 수 있다. 배선층(221)은 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 형성될 수 있다.
도 6에 도시된 바와 같이, 배선층(221)은 복수 개의 절연층들, 상기 절연층들 내에 배선들(223, 225), 및 최상부 배선들로서의 재배선 패드들(23)을 포함할 수 있다. 예를 들면, 상기 절연층들은 실리콘 산화물, 탄소 도핑된 산화물(carbon-doped oxide), 불소가 도핑된 산화물(fluorine-doped oxide) 등과 같은 산화물을 포함하도록 형성될 수 있다.
배선층(221)은 중앙 영역(R1) 내에 복수 개의 배선들(223) 및 주변 영역(R2) 내에 복수 개의 배선들(225)을 포함할 수 있다. 예를 들면, 배선층(221)은 버퍼막들 및 절연막들에서 수직하게 적층된 복수 개의 배선들(223, 225)을 구비하는 금속 배선 구조물을 포함할 수 있다. 상기 배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
예를 들면, 배선층(221)의 배선들(223, 225)은 수직하게 적층된 제1 금속 배선, 제2 금속 배선 및 제3 금속 배선을 포함하고, 상기 제1 내지 제3 금속 배선들은 이들 사이에 개재되는 비아들에 의해 전기적으로 연결될 수 있다. 최하위 제1 금속 배선은 하부의 콘택 플러그에 의해 기판(21)의 불순물 영역 또는 상기 회로 패턴과 전기적으로 연결될 수 있다. 최상위 제3 금속 배선은 비아에 의해 재배선 패드들(23)와 전기적으로 연결될 수 있다. 도 6에서는, 3층의 금속 배선들이 도시되어 있지만, 이에 제한되지는 않으며, 예를 들면, 상기 배선들은 5층의 금속 배선들 및 이들 사이에 개재되는 비아들을 포함할 수 있다.
도 7에 도시된 바와 같이, 배선층(221)은 중앙 영역(R1) 내에 구비되는 복수 개의 재배선 패드들(23)을 포함할 수 있다. 재배선 패드들(23)은 중앙 영역(R1) 내에 구비되는 복수 개의 배선들(223) 중에서 최상부 배선들일 수 있다. 재배선 패드들(23) 각각은 제1 방향(Y 방향)으로 연장하는 재배선 라인을 포함할 수 있다. 재배선 패드들(23)은 제1 방향(Y 방향)으로 각각 연장하는 파워 재배선 라인들(23-1) 및 그라운드 재배선 라인들(23-2)을 포함할 수 있다. 파워 재배선 라인(23-1)은 제1 방향(Y 방향)을 따라 배열되는 복수 개의 관통 전극들(26)에 파워 신호를 공급하기 위하여 중앙 영역(R1) 내의 배선들(223)과 전기적으로 연결될 수 있다. 그라운드 재배선 라인(23-2)은 제1 방향(Y 방향)을 따라 배열되는 복수 개의 관통 전극들(26)에 그라운드 신호를 공급하기 위하여 중앙 영역(R1) 내의 배선들(223)과 전기적으로 연결될 수 있다.
상기 재배선 라인들은 제1 방향(Y 방향)과 직교하는 제2 방향(X 방향)을 따라 서로 이격 배치될 수 있다. 파워 재배선 라인들(23-1) 및 그라운드 재배선 라인들(23-2)은 제2 방향(X 방향)을 따라 교대로 배열될 수 있다. 이와 다르게, 2개의 파워 재배선 라인들(23-1) 사이에는 하나 또는 그 이상의 그라운드 재배선 라인들(23-2)이 배열되거나 2개의 그라운드 재배선 라인들(23-2) 사이에는 하나 또는 그 이상의 파워 재배선 라인들(23-1)이 배열될 수 있다.
재배선 패드들(23)은 중앙 영역(R1) 내에 배열되고, 중앙 영역(R1) 내의 배선층(221)의 배선들(223)을 통해 관통 전극들(26)과 전기적으로 연결될 수 있다. 상기 재배선 패드들은 주변 영역(R2) 내에는 구비되지 않을 수 있다.
상기 배선층의 상기 절연막들, 상기 배선들 및 상기 재배선 패드들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
관통 전극(through silicon via, TSV)(26)은 기판(21)의 제1 면(212)으로부터 소정 깊이까지 연장할 수 있다. 관통 전극(26)은 상기 배선들의 최하위 배선과 접촉할 수 있다. 따라서, 관통 전극(26)은 배선들(223)에 의해 재배선 패드(23)와 전기적으로 연결될 수 있다.
관통 전극(26)의 외측면에는 라이너 막(도시되지 않음)이 구비될 수 있다. 상기 라이너 막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다. 상기 라이너 막은 관통 전극(26)을 기판(21) 및 배선층(221)으로부터 전기적으로 절연시킬 수 있다.
도 8 내지 도 10에 도시된 바와 같이, 외측면에 복수 개의 제1 본딩 패드들(24) 및 복수 개의 제1 더미 본딩 패드들(25)이 구비된 제1 패시베이션막(222)을 형성할 수 있다.
예시적인 실시예들에 있어서, 배선층(221) 상의 중앙 영역(R1) 내의 재배선 패드들(23) 상에 복수 개의 제1 본딩 패드들(24)을 각각 형성하고, 배선층(221) 상의 주변 영역(R2) 내에 복수 개의 제1 더미 본딩 패드들(24)각각 형성할 수 있다. 이어서, 배선층(221) 상에 제1 본딩 패드들(24) 및 제1 더미 본딩 패드들(25)을 노출시키는 제1 패시베이션 막(222)을 형성할 수 있다.
구체적으로, 배선층(221) 상에 재배선 패드들(22)을 커버하는 제1 보호막을 형성하고, 상기 제1 보호막 상에 제2 보호막을 형성할 수 있다. 상기 제1 보호막은 재배선 패드들(22)에 의해 굴곡진 프로파일들을 가질 수 있고, 상기 제2 보호막은 상기 굴곡진 프로파일들에 의해 정의된 리세스들을 완전히 커버하도록 형성될 수 있다. 즉, 상기 제2 보호막은 재배선 패드들(22)에 의해 상기 제1 보호막의 돌출된 표면들 사이의 갭을 채우도록 형성될 수 있다. 이어서, 상기 제2 보호막이 평탄한 상부면을 갖도록 상기 제2 보호막을 평탄화할 수 있다. 예를 들면, 상기 제1 보호막은 TEOS (tetraethyl orthosilicate) 산화막을 포함하고, 상기 제2 보호막은 HDP (high density plasma) 산화막을 포함할 수 있다.
이어서, 상기 제2 보호막 상에 포토레지스트 막을 형성하고, 노광 공정을 수행하여 상기 제2 보호막의 일부분들을 노출시키는 개구들을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 중앙 영역(R1) 내의 상기 제2 보호막 및 제1 보호막을 부분적으로 제거하여 제1 개구들을 형성하고 주변 영역(R2) 내의 상기 제2 보호막을 부분적으로 제거하여 제2 개구들을 형성할 수 있다. 중앙 영역(R1) 내의 상기 제1 개구들은 재배선 패드들(22)을 노출시키고, 주변 영역(R2) 내의 상기 제2 개구들은 상기 제2 보호막을 관통하지 않도록 형성될 수 있다.
이후, 중앙 영역(R1) 내의 상기 제2 및 제1 보호막들의 상기 제1 개구들에 의해 노출된 재배선 패드들(22) 상에 제1 본딩 패드들(24)을 형성하고, 주변 영역(R2) 내의 상기 제2 보호막의 상기 제2 개구들 내에 제1 더미 본딩 패드들(25)을 형성할 수 있다.
따라서, 중앙 영역(R1) 내의 제1 패시베이션 막(222)에는 제1 본딩 패드들(24)이 형성되고 주변 영역(R2) 내의 제1 패시베이션 막(222) 내에는 제1 더미 본딩 패드들(25)이 형성될 수 있다.
예를 들면, 제1 본딩 패드들(24) 및 제1 더미 본딩 패드들(25)은 도금 공정에 의해 동시에 형성될 수 있다. 예를 들면, 제1 본딩 패드(24) 및 제1 더미 본딩 패드(25)는 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다. 재배선 패드(23)는 알루미늄(Al)을 포함하고, 제1 본딩 패드(24) 및 제1 더미 본딩 패드(25)는 구리(Cu)를 포함할 수 있다.
제1 패시베이션 막(222)은 상기 제1 보호막 및 상기 제1 보호막 상에 적층된 상기 제2 보호막을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들면, 상기 제1 패시베이션 막은 상기 제2 보호막 상에 적층되는 제3 보호막을 더 포함할 수 있다. 상기 제1 패시베이션 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다.
이에 따라, 기판(21)의 제1 면(212) 상에 외측면에 제1 본딩 패드들(24) 및 제1 더미 본딩 패드들(25)이 구비된 전면 절연막(22)을 형성할 수 있다. 전면 절연막(22)은 배선층(221) 및 제1 패시베이션 막(222)을 포함할 수 있다. 전면 절연막(22)은 중앙 영역(R1) 내에 최상부 배선들로서의 복수 개의 재배선 패드들(23) 및 재배선 패드들(23) 상에 각각 배치되는 복수 개의 제1 본딩 패드들(24), 그리고 주변 영역(R2) 내에 복수 개의 제1 더미 본딩 패드들(25)을 포함할 수 있다.
관통 전극(24) 및 제1 본딩 패드(23)는 동일한 금속을 포함할 수 있다. 예를 들면, 상기 금속은 구리(Cu)를 포함할 수 있다. 하지만, 이에 제한되지는 않으며, 고온의 어닐링 공정에 의해 금속의 상호 확산에 의해 결합될 수 있는 물질(예를 들면, 금(Au))을 포함할 수 있다.
도 11 내지 도 13에 도시된 바와 같이, 기판(21)의 제2 면(214)을 부분적으로 제거하여 관통 전극(26)의 일단부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 기판 지지 시스템(WSS)을 이용하여 기판(21)의 제2 면(214)을 부분적으로 제거할 수 있다. 먼저, 접착 필름을 이용하여 캐리어 기판(C) 상에 제2 웨이퍼(W2)를 부착한 후, 관통 전극(26)의 일부가 노출될 때까지 기판(21)의 제2 면(214)을 부분적으로 제거할 수 있다.
먼저, 백랩(back lap) 공정과 같은 그라인딩 공정을 수행하여, 기판(21)의 제2 면(214)을 부분적으로 제거한 후, 실리콘 리세스 공정과 같은 식각 공정을 수행하여 관통 전극(26)의 일단부를 노출시킬 수 있다. 이에 따라, 기판(21)의 두께를 원하는 두께로 감소될 수 있다. 예를 들면, 기판(21)은 약 20㎛ 내지 50㎛의 두께 범위를 가질 수 있다.
상기 백랩 공정은 제2 웨이퍼(W2)의 후면 전체를 그라인딩할 수 있다. 상기 실리콘 리세스 공정은 제2 웨이퍼(W2)의 후면에서의 실리콘만을 선택적으로 식각할 수 있다. 상기 식각 공정은 등방성 건식 식각 공정일 수 있다. 상기 식각 공정은 플라즈마 식각 공정 등을 포함할 수 있다. 상기 플라즈마 식각 공정은 유도 결합형 플라즈마, 용량 결합형 플라즈마, 마이크로웨이브형 플라즈마 등을 이용하여 수행될 수 있다.
웨이퍼 레벨에서 상기 그라인딩 공정 및 상기 식각 공정이 수행되므로, 기판(21)의 제2 면(214) 전체에 걸쳐 균일한 두께로 감소될 수 있다. 이에 따라, 관통 전극들(26)의 일단부들은 기판(21)의 제2 면(214) 전체에 걸쳐 기판(21)의 제2 면(214)으로부터 동일한 높이들을 갖도록 돌출될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 기판(21)의 제2 면(214) 상에 외측면에 제2 본딩 패드들(28) 및 제2 더미 본딩 패드들(29)이 구비된 후면 절연막으로서의 제2 패시베이션 막(27)을 형성할 수 있다.
예를 들면, 기판(21)의 제2 면(214) 상에 연마 저지막을 형성하고, 상기 연마 저지막 상에 희생막을 형성할 수 있다. 상기 연마 저지막은 기판(21)의 제2 면(214)으로부터 돌출된 관통 전극들(26)의 일단부들을 커버하도록 컨포멀하게 형성될 수 있다. 상기 연마 저지막은 기판(21)의 제2 면(214) 전체를 커버할 수 있다. 예를 들면, 상기 연마 저지막은 0.1㎛ 내지 1㎛ 범위 이내의 두께를 가질 수 있다. 상기 연마 저지막은 후속하는 화학 기계적 연마 공정에서 연마 종료점을 검출하는 데 사용할 수 있는 물질을 포함할 수 있다. 상기 연마 저지막은 실리콘 질화막을 포함할 수 있다. 상기 연마 저지막의 두께와 물질 등은 후속하는 화학 기계적 연마 공정에서의 연마 선택비, 연마 조건 등을 고려하여 선택될 수 있다.
상기 희생막은 상기 연마 저지막 상에 관통 전극들(26)의 돌출된 일단부들 사이의 갭을 채우도록 형성될 수 있다. 상기 희생막은 TEOS와 같은 실리콘 산화물을 포함할 수 있다.
이이서, 상기 연마 저지막을 연마 종료점 검출에 사용하는 화학 기계적 연마(CMP) 공정을 수행하여 상기 희생막을 제거하여 관통 전극들(26)의 일단부들을 노출시킬 수 있다. 상기 CMP 공정에 의해 관통 전극들(26)의 일단부들 및 이들을 커버하는 상기 연마 저지막의 일부분들이 제거되어 기판(21)의 제2 면(214) 상에 연마 저지막 패턴(262)이 형성될 수 있다.
연마 저지막 패턴(262)은 관통 전극들(26)의 일단부들을 노출시킬 수 있다. 관통 전극(26)들의 일단부들은 기판(21)의 제2 면(214)으로부터 돌출되고, 연마 저지막 패턴(262)은 기판(210)의 제2 면(214)으로부터 돌출된 관통 전극들(26)의 일단부들의 측벽들을 커버할 수 있다. 이에 따라, 관통 전극들(26)의 상부면들은 연마 저지막 패턴(262)에 의해 노출될 수 있다. 연마 저지막 패턴(262)의 상부면과 관통 전극들(26)의 노출된 상부면들은 서로 동일한 평면 상에 위치할 수 있다.
이후, 기판(21)의 제2 면(214) 상의 연마 저지막 패턴(262) 상에 중앙 영역(R1) 내에서 관통 전극(26)과 전기적으로 연결되는 제2 본딩 패드(28) 및 주변 영역(R2) 내에서 제2 더미 본딩 패드(29)를 갖는 제2 패시베이션 막(27)을 형성할 수 있다.
예를 들면, 기판(21)의 제2 면(214) 상의 연마 저지막 패턴(262) 상에 상기 제2 패시베이션 막을 형성한 후, 중앙 영역(R1) 내의 상기 제2 패시베이션 막에 관통 전극(26)을 노출시키는 제3 개구를 형성하고 주변 영역(R2) 내의 상기 제2 패시베이션 막에 제4 개구를 형성하고, 도금 공정을 수행하여 상기 제3 개구 내에 제2 본딩 패드(28) 및 상기 제4 개구 내에 제2 더미 본딩 패드(29)를 형성할 수 있다. 제2 본딩 패드(28)는 관통 전극(26)과 전기적으로 연결되고, 제2 더미 본딩 패드(29)는 상기 관통 전극과 전기적으로 연결되지 않을 수 있다. 예를 들면, 제2 본딩 패드(28)은 관통 전극(26)의 노출된 표면 상에 배치될 수 있다. 제2 패시베이션 막(27)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제1 본딩 패드들(26) 및 제2 본딩 패드들(28)은 관통 전극들(26)에 의해 전기적으로 서로 연결될 수 있다.
도 16에 도시된 바와 같이, 제2 웨이퍼(W2)를 스크라이브 레인 영역(SA)을 따라 절단하여 개별적인 제2 반도체 칩들(코어 다이들)(20)을 형성할 수 있다.
도 17 내지 도 21을 참조하면, 제1 웨이퍼(W1) 상에 복수 개의 중간 코어 다이들(20a, 20b, 20c, 20d) 및 최상부 코어 다이(20e)를 부착할 수 있다.
도 17 및 도 18에 도시된 바와 같이, 제1 웨이퍼(W1) 상에 복수 개의 중간 코어 다이들(20a)을 1단으로 부착할 수 있다(다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정).
예시적인 실시예들에 있어서, 중간 코어 다이들(20a)을 다이 영역들(DA)에 대응하도록 제1 웨이퍼(W1) 상에 배치시킬 수 있다. 제1 중간 코어 다이(20a)의 기판(21a)의 제1 면(212a)이 제1 웨이퍼(W1)를 향하도록 적층될 수 있다.
다이 본딩 장치에 의해 소잉 공정을 통해 개별화된 제1 중간 코어 다이(20a)를 픽업하여 제1 웨이퍼(W1) 상에 본딩할 수 있다. 상기 다이 본딩 장치는 소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 제1 중간 코어 다이(20a)를 제1 웨이퍼(W1) 상에 부착할 수 있다. 이러한 열 압착 공정에 의해 제1 중간 코어 다이(20a)과 제1 웨이퍼(W1)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 제1 중간 코어 다이(20a)의 전면, 즉, 기판(21a)의 제1 면(212a) 상의 전면 절연막(22a)은 제1 웨이퍼(W1)의 기판(11)의 후면 절연막(17)과 직접 본딩될 수 있다.
제1 중간 코어 다이(20a)의 전면과 제1 웨이퍼(W1)의 후면이 서로 마주보도록 본딩될 수 있다. 제1 웨이퍼(W1)와 제1 중간 코어 다이(20a)가 웨이퍼-대-다이 본딩에 의해 서로 접합될 때, 제1 웨이퍼(W1)의 제2 본딩 패드(18)와 제1 중간 코어 다이(20a)의 제1 본딩 패드(24a)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 중간 코어 다이(20a)의 전면, 즉, 기판(21a)의 제1 면(212a) 상의 전면 절연막(22a)은 버퍼 다이(10)의 기판(11)의 후면 절연막(17)과 직접 본딩될 수 있다. 제1 웨이퍼(W1)의 제2 본딩 패드들(18)과 제1 중간 코어 다이(20a)의 제1 본딩 패드들(24a)은 서로 접촉할 수 있다. 제1 웨이퍼(W1)의 제2 더미 본딩 패드들(19)과 제1 중간 코어 다이(20a)의 제1 더미 본딩 패드들(25a)은 서로 접촉할 수 있다.
도 19 및 도 20에 도시된 바와 같이, 도 17 및 도 18을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 웨이퍼(W1) 상의 1단의 중간 코어 다이들(20a) 상에 복수 개의 중간 코어 다이들(20b)을 2단으로 부착할 수 있다(다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정).
2단의 제1 중간 코어 다이(20b)의 전면이 1단의 제1 중간 코어 다이(20a)의 후면을 향하도록 적층될 수 있다. 열 압착 공정에 의해 2단의 제1 중간 코어 다이(20b)와 1단의 제1 중간 코어 다이(20a)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 1단의 제1 중간 코어 다이(20a)와 2단의 제1 중간 코어 다이(20b)가 다이-대-다이 본딩에 의해 서로 접합될 때, 1단의 제1 중간 코어 다이(20a)의 제2 본딩 패드(28a)와 제2 더미 본딩 패드(29a) 및 2단의 제1 중간 코어 다이(20b)의 제1 본딩 패드(24b)와 제1 더미 본딩 패드(25b)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 2단의 제1 중간 코어 다이(20b)의 전면 상의 전면 절연막(22b)은 1단의 제1 중간 코어 다이(20a)의 후면 상의 후면 절연막(27a)과 직접 본딩될 수 있다.
도 22에 도시된 바와 같이, 도 19 및 도 20을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 웨이퍼(W1) 상의 2단의 중간 코어 다이들(20b) 상에 복수 개의 중간 코어 다이들(20c)을 3단으로 부착할 수 있다(다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정). 이어서, 3단의 중간 코어 다이들(20c) 상에 복수 개의 최상부 코어 다이들(20d)을 부착할 수 있다(다이-대-웨이퍼(die to wafer) 하이브리드 본딩 공정).
3단의 중간 코어 다이(20c)의 전면이 2단의 중간 코어 다이(20b)의 후면을 향하도록 적층될 수 있다. 열 압착 공정에 의해 3단의 중간 코어 다이(20c)와 2단의 중간 코어 다이(20b)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 3단의 중간 코어 다이(20c)의 전면 상의 전면 절연막(22c)은 2단의 중간 코어 다이(20b)의 후면 상의 후면 절연막(27b)과 직접 본딩될 수 있다. 2단의 중간 코어 다이(20b)와 3단의 중간 코어 다이(20c)가 다이-대-다이 본딩에 의해 서로 접합될 때, 2단의 중간 코어 다이(20b)의 제2 본딩 패드(28b)와 제2 더미 본딩 패드(29b) 및 3단의 중간 코어 다이(20c)의 제1 본딩 패드(24c)와 제1 더미 본딩 패드(25c)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
유사하게, 최상부 코어 다이(20d)의 전면이 3단의 중간 코어 다이(20c)의 후면을 향하도록 적층될 수 있다. 열 압착 공정에 의해 최상부 코어 다이(20d)와 3단의 중간 코어 다이(20c)는 하이브리드 본딩에 의해 서로 접합될 수 있다. 즉, 최상부 코어 다이(20d)의 전면 상의 전면 절연막(22d)은 3단의 중간 코어 다이(20c)의 후면 상의 후면 절연막(27c)과 직접 본딩될 수 있다. 3단의 중간 코어 다이(20c)와 최상부 코어 다이(20d)가 다이-대-다이 본딩에 의해 서로 접합될 때, c단의 중간 코어 다이(20c)의 제2 본딩 패드(28c)와 제2 더미 본딩 패드(29c) 및 최상부 코어 다이(20d)의 제1 본딩 패드(24d)와 제1 더미 본딩 패드(25d)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
최상부 코어 다이(20d)의 두께는 중간 코어 다이들(20a, 20b, 20c)의 두께들보다 더 클 수 있다. 최상부 코어 다이(20d)의 두께는 100㎛ 내지 300㎛의 범위 이내에 있을 수 있다. 중간 코어 다이들(20a, 20b, 20c)의 두께들은 20㎛ 내지 50㎛의 범위 이내에 있을 수 있다.
도 22를 참조하면, 제1 웨이퍼(W1) 상에 3단으로 적층된 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이들(20d) 사이의 갭들을 채우는 갭필 충진부(30)를 형성할 수 있다.
제1 웨이퍼(W1) 상에 3단으로 적층된 중간 코어 다이들(20a, 20b, 20c) 및 최상부 코어 다이(20d)을 커버하는 충진막을 형성하고, 상기 충진막의 상부를 제거하여 최상부 코어 다이들(20d)의 상부면들을 노출시키는 갭필 충진부를 형성할 수 있다. 예를 들면, 상기 갭필 충진부는 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 상기 제1 갭필 충진부는 열경화성 수지, 무기 유전막 또는 유기 유전막을 포함할 수 있다. 상기 무기 유전막은 실리콘 산화물, 실리콘 산질화물, PSG(Phosphosilicate Glass), BPSG(Boro-Phosphosilicate Glass) 등을 포함할 수 있다. 상기 유기 유전막은 폴리머 등을 포함할 수 있다. 상기 충진막의 상부는 화학 기계적 연마 공정 또는 기계적 연마 공정에 의해 제거될 수 있다.
이어서, 제1 웨이퍼(W1)의 제1 본딩 패드들(14) 및 제1 더미 본딩 패드들(15) 상에 도전성 연결 부재로서 도전성 범프들(40)을 형성할 수 있다.
예를 들면, 제1 웨이퍼(W1)의 전면 절연막(12)의 제1 본딩 패드(14) 및 제1 더미 본딩 패드(15) 상에 시드층을 형성하고, 전면 절연막(12) 상에 상기 시드층 일부 영역들을 노출시키는 개구들을 갖는 포토레지스트 패턴을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴의 상기 개구들을 도전성 물질로 충진한 후, 상기 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 솔더 범프들을 형성할 수 있다. 예를 들면, 상기 도전성 물질은 상기 시드층 상에 도금 공정에 의해 형성될 수 있다. 이와 다르게, 상기 도전성 범프는 필라 범프 및 상기 필라 범프 상에 형성된 솔더 범프를 포함할 수 있다.
이후, 제1 웨이퍼(W1) 및 갭필 충진부들(30)의 일부분들을 스크라이브 레인 영역(SA)을 따라 절단하여 도 1의 반도체 패키지(100)를 형성할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 패키지의 2단의 중간 코어 다이의 전면을 나타내는 평면도이다. 도 24는 도 23의 M-M' 라인을 따라 절단한 단면도이다. 상기 반도체 패키지는 배선층의 재배선 패드들을 포함한 배선들의 배열들을 제외하고는 도 1의 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 23 및 도 24를 참조하면, 반도체 패키지의 코어 다이들 각각은, 기판의 제1 면 상에 구비되는 전면 절연막을 포함할 수 있다. 상기 전면 절연막의 배선층은 제1 영역(R1)에 구비되는 재배선 패드들을 포함할 수 있다. 또한, 상기 배선층의 주변 영역(R2) 중에서 일부 영역들에는 상기 재배선 패드들이 배열되고 다른 일부 영역들에는 상기 재배선 패드들이 구비되지 않을 수 있다.
도 23에 도시된 바와 같이, 2단의 중간 코어 다이(20b)의 재배선 패드들(23b)은 중앙 영역(R1)으로부터 주변 영역(R2)의 일부 영역까지 연장하도록 배열될 수 있다. 주변 영역(R2) 중에서 중앙 에지 영역들(R3) 및 코너 영역들(R4)에만 재배선 패드들이 구비되지 않을 수 있다.
도 24에 도시된 바와 같이, 주변 영역(R2)의 배선층(221b)은 최상부 배선들로서의 재배선 패드들(23-D)을 포함할 수 있다. 재배선 패드들(23-D)은 중앙 에지 영역들(R3) 및 코너 영역들(R4)을 제외한 나머지 주변 영역(R2) 내에 배열될 수 있다. 제1 더미 본딩 패드들(25b)은 주변 영역(R2) 내의 재배선 패드들(23-D) 상에 각각 배치될 수 있다. 주변 영역(R2) 내의 재배선 패드들(23-D)은 배선들(225b)과 전기적으로 연결되지 않을 수 있다. 예를 들면, 주변 영역(R2) 내의 배선들(225b) 중 일부 비아들이나 금속 배선들은 중앙 영역(R1) 내의 배선들(223a) 중 이와 동일한 층에서 형성되는 비아들이나 금속 배선들이 형성될 때 형성되지 않을 수 있다. 따라서, 주변 영역(R2) 내의 재배선 패드들(23-D)은 전기적으로 절연될 수 있다.
도 25는 다른 실시예들에 따른 반도체 패키지의 서로 접합된 1단 및 2단의 중간 코어 다이들의 단면도이다. 도 25는 도 23의 M-M' 라인을 따라 절단한 단면도이다. 상기 반도체 패키지는 배선층의 재배선 패드들을 포함한 배선들의 배열들을 제외하고는 도 1의 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 25를 참조하면, 주변 영역(R2)의 배선층(221b)은 최상부 배선들로서의 재배선 패드들(23-D)만을 포함할 수 있다. 재배선 패드들(23-D)은 중앙 에지 영역들(R3) 및 코너 영역들(R4)을 제외한 나머지 주변 영역(R2) 내에 배열될 수 있다. 제1 더미 본딩 패드들(25b)은 주변 영역(R2) 내의 재배선 패드들(23-D) 상에 각각 배치될 수 있다. 재배선 패드들(23-D)은 전기적으로 절연될 수 있다. 예를 들면, 주변 영역(R2) 내의 상기 재배선 패드들을 제외한 배선들은 중앙 영역(R2) 내의 이와 동일한 층에서 형성되는 배선들이 형성될 때 형성되지 않을 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 버퍼 다이 11, 21: 기판
12, 22: 전면 절연막 13, 23: 재배선 패드
14, 24: 제1 본딩 패드 15, 25: 제1 더미 본딩 패드
16, 26: 관통 전극 17, 27: 후면 절연막
18, 28: 제2 본딩 패드 19, 29: 제2 더미 본딩 패드
20: 코어 다이 30: 갭필 충진부
40: 도전성 범프 100: 반도체 패키지

Claims (10)

  1. 제1 메인 영역 및 상기 제1 메인 영역을 둘러싸는 제1 주변 영역을 포함하는 제1 기판, 상기 제1 기판의 일면 상의 상기 제1 메인 영역 내에 구비되는 복수 개의 제1 본딩 패드들, 상기 제1 기판의 일면 상의 상기 제1 주변 영역 내에 구비되는 복수 개의 제1 더미 본딩 패드들, 및 상기 제1 기판의 일면 상에 구비되며 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되며, 제2 메인 영역 및 상기 제2 메인 영역을 둘러싸는 제2 주변 영역을 포함하는 제2 기판, 상기 제2 기판의 제3 면 상에 구비되며 상기 제2 메인 영역 내에 최상부 배선들로서의 복수 개의 재배선 패드들을 구비하는 배선층, 상기 재배선 패드들 상에 배치되는 복수 개의 제2 본딩 패드들, 상기 배선층 상의 상기 제2 주변 영역 내에 구비되는 복수 개의 제2 더미 본딩 패드들, 및 상기 배선층 상에서 상기 제2 본딩 패드들 및 상기 제2 더미 본딩 패드들을 노출시키는 제2 패시베이션 막을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들은 서로 직접 접합되고,
    상기 제1 더미 본딩 패드들과 상기 제2 더미 본딩 패드들은 서로 직접 접합되는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 패시베이션 막과 상기 제2 패시베이션 막은 서로 직접 접합되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 패시베이션 막에 의해 노출되는 상기 제1 본딩 패드의 상부면과 상기 제1 더미 본딩 패드의 상부면은 서로 동일한 평면 상에 위치하고,
    상기 제2 패시베이션 막에 의해 노출되는 상기 제2 본딩 패드의 상부면과 상기 제2 더미 본딩 패드의 상부면은 서로 동일한 평면 상에 위치하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 재배선 패드들 각각은 제1 방향으로 연장하는 재배선 라인을 포함하고, 상기 재배선 라인들은 상기 제1 방향과 다른 제2 방향을 따라 서로 이격 배치되는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 재배선 라인들은 상기 제2 방향을 따라 서로 교대로 배열된 파워 재배선 라인 및 그라운드 재배선 라인을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제2 본딩 패드들 각각은 상기 재배선 패드와 접촉하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제2 반도체 칩의 상기 배선층은 상기 제2 주변 영역 내에 복수 개의 더미 재배선 패드들을 더 구비하고,
    상기 제2 더미 본딩 패드들은 상기 더미 재배선 패드들 상에 배치되는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제2 주변 영역 내의 상기 배선층의 배선들은 상기 더미 재배선 패드들과 전기적으로 절연되는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제2 반도체 칩은 상기 제2 메인 영역 내의 상기 제2 기판을 관통하는 복수 개의 관통 전극들을 더 포함하는 반도체 패키지.
  10. 버퍼 다이;
    상기 버퍼 다이 상에서 순차적으로 적층되는 복수 개의 중간 코어 다이들; 및
    상기 복수 개의 중간 코어 다이들 중에서 최상부 중간 코어 다이 상에 적층되는 최상부 코어 다이를 포함하고,
    상기 중간 코어 다이들 각각은,
    중앙 영역 및 상기 중앙 영역 둘레의 주변 영역을 포함하며, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판;
    상기 기판의 상기 제1 면 상에 구비되며, 상기 중앙 영역 내에 최상부 배선들로서의 복수 개의 재배선 패드들을 구비하는 배선층;
    상기 재배선 패드들 상에 각각 배치되는 복수 개의 제1 본딩 패드들;
    상기 배선층 상의 상기 주변 영역 내에 구비되는 복수 개의 제1 더미 본딩 패드들;
    상기 배선층 상에서 상기 제1 본딩 패드들 및 상기 제1 더미 본딩 패드들을 노출시키는 제1 패시베이션 막;
    상기 기판의 상기 제2 면 상의 상기 중앙 영역 내에 구비되는 복수 개의 제2 본딩 패드들;
    상기 기판의 상기 제2 면 상의 상기 주변 영역 내에 구비되는 복수 개의 제2 더미 본딩 패드들; 및
    상기 기판의 상기 제2 면 상에서 상기 제2 본딩 패드들 및 상기 제2 더미 본딩 패드들을 노출시키는 제2 패시베이션 막을 포함하는 반도체 패키지.
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