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KR20240172004A - 반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기와 메모리 회로 - Google Patents

반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기와 메모리 회로 Download PDF

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Publication number
KR20240172004A
KR20240172004A KR1020237043149A KR20237043149A KR20240172004A KR 20240172004 A KR20240172004 A KR 20240172004A KR 1020237043149 A KR1020237043149 A KR 1020237043149A KR 20237043149 A KR20237043149 A KR 20237043149A KR 20240172004 A KR20240172004 A KR 20240172004A
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KR
South Korea
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drain
auxiliary electrode
gate
source
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020237043149A
Other languages
English (en)
Inventor
정융 주
복문 캉
구이레이 왕
차오 자오
Original Assignee
베이징 수퍼스트링 아카데미 오브 메모리 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202210351841.1A external-priority patent/CN114709211B/zh
Application filed by 베이징 수퍼스트링 아카데미 오브 메모리 테크놀로지 filed Critical 베이징 수퍼스트링 아카데미 오브 메모리 테크놀로지
Publication of KR20240172004A publication Critical patent/KR20240172004A/ko
Pending legal-status Critical Current

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Abstract

반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기, 메모리 회로를 제공하며, 반도체 메모리 소자 중의 각 메모리 유닛에 하나의 트랜지스터를 설치하고, 트랜지스터에 게이트와 보조 전극을 설치하되, 보조 전극이 드레인과 전기적으로 연결되도록 한다. 기입 동작 수행 시, 워드라인을 통해 게이트로 제1 전압을 인가한 후, 외부에서 입력되는 데이터에 의해, 비트라인을 통해 소스로 전기 신호를 전송하고; 판독 동작 수행 시, 보조 게이트 상의 전압이 트랜지스터 문턱 전압에 대한 영향을 이용하여, 워드라인을 통해 보조 전극에 대해 제2 전압(제2 전압의 크기는 트랜지스터가 "1" 저장 시의 문턱 전압 및 트랜지스터가 "0" 저장 시의 문턱 전압 사이에 있음)을 인가한 후, FET가 출력하는 전류의 크기를 측정함으로써 데이터의 판독을 구현한다.

Description

반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기와 메모리 회로
[관련 출원에 대한 상호 참조]
본 출원은 2022년 4월 2일자로 국가 지식재산권국으로 출원한 출원번호202210351841.1인 중국 특허 출원의 우선권 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로 포함된다.
본 개시는 반도체 소자 기술 분야에 관한 것으로, 구체적으로, 본 개시는 반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기와 메모리 회로에 관한 것이다.
동적 램(Dynamic Random Access Memory, DRAM)은 반도체 메모리 소자로, 정적 반도체 메모리 소자에 비해, DRAM 반도체 메모리 소자는 구조가 비교적으로 간단하고, 제조 단가가 비교적으로 낮고, 용량 밀도가 비교적으로 높은 장점이 있으며, 기술의 발전함에 따라, DRAM 반도체 메모리 소자의 응용은 점차적으로 광범위해지고 있다.
그러나, 종래의 DRAM 반도체 메모리 소자는 구조가 비교적으로 복잡하고, 집적도가 비교적으로 낮은 결함이 존재하여, 이는 DRAM 반도체 메모리 소자의 응용에 제한을 두게 되었다.
본 개시는 소자의 고집적도 상황에서, 판독-기입 상태에서 발생 가능한 누전류를 감소하여, 반도체 메모리 소자가 콤팩트한 구조와 개선된 저장 성능을 가지도록 하는 반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기, 메모리 회로를 제시한다.
본 개시의 하나의 실시예에 따르면, 기판과 상기 기판에 설치되는 다수 개의 메모리 유닛을 포함하고, 상기 메모리 유닛은 트랜지스터, 비트라인과 워드라인을 포함하며, 상기 트랜지스터는 상기 기판 위에 설치되는 드레인; 상기 드레인 위에 설치되며, 상기 드레인과 절연되고, 상기 워드라인과 전기적으로 연결되는 게이트; 상기 드레인 위에서 상기 게이트의 외측벽을 감싸면서 설치되며, 상기 게이트와 절연되고, 상기 기판의 상표면과 수직인 제1 방향에서 상기 게이트와 중첩되지 않으며, 상기 드레인과 전기적으로 연결되는 보조 전극; 상기 게이트를 감싸며, 상기 게이트와 상기 보조 전극과 각각 절연되고, 상기 드레인과 전기적으로 연결되는 반도체층; 상기 보조 전극 위에서 상기 게이트의 상기 외측벽을 감싸면서 설치되며, 상기 반도체층과 상기 비트라인과 각각 전기적으로 연결되고, 상기 게이트와 상기 보조 전극과 각각 절연되는 소스를 포함하는 반도체 메모리 소자를 제공하였다.
하나의 실시예에서, 상기 보조 전극은 상기 제1 방향에서 상기 소스와 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 상기 보조 전극은 상기 제1 방향에서 상기 드레인과 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 상기 보조 전극의 외측벽이 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 소스가 상기 평면 상에서의 정투영 외부에 위치할 수 있고, 상기 드레인이 상기 평면 상에서의 정투영 내부에 위치할 수 있다.
하나의 실시예에서, 상기 반도체층은 상기 게이트와 상기 보조 전극 사이에 설치될 수 있다.
하나의 실시예에서, 상기 반도체 메모리 소자는 도전성 연결부재를 더 포함할 수 있으며, 상기 보조 전극은 상기 도전성 연결부재를 통해 상기 드레인과 전기적으로 연결될 수 있다.
하나의 실시예에서, 상기 도전성 연결부재는 상기 보조 전극을 감쌀 수 있다.
하나의 실시예에서, 상기 반도체층은 단결정 반도체 재료, 다결정 반도체 재료 또는 금속 산화물 반도체를 포함할 수 있다.
하나의 실시예에서, 상기 금속 산화물 반도체는 In, Ga, Zn, Sn과 W 중의 적어도 하나를 포함할 수 있다.
하나의 실시예에서, 상기 반도체 메모리 소자는 적층 설치되는 어레이 모듈을 다수 개 포함할 수 있으며, 상기 어레이 모듈은 어레이 배치되는 상기 메모리 유닛을 다수 개 포함하고; 각 행의 상기 트랜지스터가 포함하는 상기 게이트는 각각 하나의 상기 워드라인과 연결되고; 각 열의 상기 트랜지스터가 포함하는 상기 소스는 각각 하나의 상기 비트라인과 연결된다.
본 개시의 다른 하나의 실시예에 따르면, 기판에 설치되고 상기 기판의 상표면과 수직인 제1 방향에서 연장되어 실린더형을 가지며, 워드라인과 전기적으로 연결되는 게이트; 적어도 일부가 상기 게이트의 측벽을 감싸는 반도체층; 상기 반도체층의 외측벽을 감싸되, 상기 반도체층과 전기적으로 연결되고, 비트라인과 전기적으로 연결되는 소스; 상기 반도체층의 하부에서 상기 반도체층과 전기적으로 연결되며, 상기 제1 방향에서 상기 소스와 이격되게 설치되는 드레인; 상기 게이트와 상기 반도체층 사이 및 상기 게이트와 상기 드레인 사이에 설치되는 제1 절연층; 상기 제1 방향에서 상기 소스와 상기 드레인 사이에서 상기 반도체층의 상기 외측벽을 감싸면서 설치되는 보조 전극; 및 상기 보조 전극과 상기 반도체층 사이 및 상기 보조 전극과 상기 소스 사이에 위치하여, 상기 보조 전극이 상기 반도체층과 상기 소스 양자와 절연되도록 하는 제2 절연층을 포함하며, 여기서, 상기 보조 전극은 상기 드레인과 전기적으로 연결되는 반도체 메모리 소자를 제공하였다.
하나의 실시예에서, 상기 보조 전극은 상기 제1 방향에서 상기 소스로부터 상기 드레인을 향해 연장될 수 있다.
하나의 실시예에서, 상기 보조 전극은 상기 제1 방향에서 상기 드레인과 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 상기 보조 전극의 외측벽이 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 소스가 상기 평면 상에서의 정투영 외부에 위치할 수 있고, 상기 드레인이 상기 평면 상에서의 정투영 내부에 위치할 수 있다.
하나의 실시예에서, 상기 반도체층은 "U"자형과 유사한 형상으로 상기 게이트의 상기 측벽과 상기 게이트의 하표면을 감쌀 수 있으며, 상기 제1 절연층은 "U"자형과 유사한 형상으로 상기 반도체층과 상기 게이트 사이에 형성되어 상기 반도체층과 상기 게이트가 절연되도록 할 수 있다.
하나의 실시예에서, 상기 드레인은 상기 반도체층의 상기 외측벽의 하부를 감싸면서 상기 반도체층의 상기 외측벽의 상기 하부와 접촉되도록 설치될 수 있다.
하나의 실시예에서, 상기 드레인은 상기 기판과 상기 반도체층 사이에 위치할 수 있으며, 상기 반도체층의 하표면과 접촉할 수 있다.
하나의 실시예에서, 상기 드레인은 상기 기판과 상기 반도체층 사이에 위치하는 제1 부분과 상기 제1 부분으로부터 상기 기판의 상기 상표면과 평행되는 제2 방향에서 외부를 향해 연장되는 제2 부분을 포함할 수 있으며, 상기 드레인의 상기 제2 부분은 상기 제1 방향에서 상기 보조 전극과 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 상기 드레인의 상기 제2 부분은 상기 보조 전극과 집적적으로 접촉될 수 있다.
하나의 실시예에서, 상기 보조 전극은 상기 제1 방향에서 상기 제2 절연층을 통해 상기 드레인의 상기 제2 부분과 이격될 수 있고, 상기 보조 전극은 도전성 연결부재를 통해 상기 드레인의 상기 제2 부분과 전기적으로 연결될 수 있다.
하나의 실시예에서, 상기 도전성 연결부재는 링 형상으로 상기 반도체층의 상기 외측벽을 감쌀 수 있으며, 상기 제1 방향에서 연장되어 상기 드레인의 상기 제2 부분에 연결될 수 있다.
하나의 실시예에서, 상기 도전성 연결부재가 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 보조 전극이 상기 평면 상에서의 정투영 내부에 위치할 수 있다.
하나의 실시예에서, 상기 도전성 연결부재는 상기 보조 전극의 외측벽의 일부분을 상기 드레인의 상기 제2 부분의 단부와 전기적으로 연결할 수 있으며, 여기서, 상기 도전성 연결부재가 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 보조 전극이 상기 평면 상에서의 정투영 외부에 위치할 수 있다.
하나의 실시예에서, 상기 워드라인과 상기 비트라인은 각각 상기 게이트 위에 위치하되, 상이한 층에서 서로 절연될 수 있다.
하나의 실시예에서, 상기 소스와 상기 보조 전극은 상기 제1 방향에서 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 상기 반도체 메모리 소자는 상기 제1 방향에서 상기 보조 전극과 적어도 일부가 중첩되는 부가 전극을 더 포함할 수 있다.
본 개시의 다른 하나의 실시예에 따르면, 게이트, 보조 전극, 소스, 드레인, 워드라인과 비트라인을 포함하며, 상기 게이트는 상기 워드라인과 전기적으로 연결되고, 상기 소스는 상기 비트라인과 전기적으로 연결되고, 상기 드레인은 상기 보조 전극과 전기적으로 연결되며, 상기 게이트는 상기 보조 전극과 서로 절연되고, 상기 게이트는 상기 소스와 상기 드레인과 각각 절연되고, 상기 보조 전극은 상기 소스와 상기 드레인과 각각 절연되며; 상기 보조 전극과 상기 드레인의 노드 커패시터가 스토리지 커패시터를 구성하는 메모리 회로를 제공하였다.
본 개시의 다른 하나의 실시예에 따르면, 상술한 반도체 메모리 소자를 포함하는 전자 기기를 제공하였다.
본 개시의 다른 하나의 실시예에 따르면, 반도체 메모리 소자의 제조 방법을 제공하였으며, 상기 제조 방법은, 기판을 제공하고; 패터닝 공정을 통해 상기 기판 위에 드레인을 형성하고; 상기 드레인 위에 소스, 반도체층과 게이트를 순차로 형성하고; 상기 드레인 위에 보조 전극과 도전성 연결부재를 형성하고, 상기 보조 전극이 상기 기판의 상표면과 수직인 방향에서 상기 게이트와 중첩되지 않으며, 상기 도전성 연결부재는 상기 보조 전극과 상기 드레인과 각각 전기적으로 연결되는 것을 포함한다.
하나의 실시예에서, 상기의 상기 드레인 위에 소스, 반도체층과 게이트를 순차로 형성하는 것은, 상기 드레인 위에 상기 드레인을 커버하는 희생층을 형성하고; 패터닝 공정을 통해 상기 희생층 위에 소스를 형성하고; 상기 소스 위에 상기 소스와 상기 드레인을 커버하는 제1 유전층을 형성하고; 상기 제1 유전층, 상기 소스와 상기 희생층을 순차로 관통하는 관통홀을 개설하며, 상기 관통홀의 저면부가 상기 드레인을 노출하고, 상기 관통홀의 홀벽이 상기 소스를 노출하며;상기 관통홀 내 반도체층, 제1 절연층과 게이트를 순차로 형성하며, 상기 반도체층이 상기 소스와 상기 드레인과 각각 전기적으로 연결되는 것을 포함한다.
하나의 실시예에서, 상기 드레인 중 상기 기판과 멀어지는 일측에 보조 전극과 도전성 연결부재를 형성하는 것은, 패터닝 공정을 통해 상기 제1 유전층과 상기 희생층의 일부를 제거하여, 상기 드레인의 양단이 노출되도록 하고; 잔여 희생층을 제거하여 수용 공간을 형성함으로써, 상기 드레인, 상기 소스와 상기 반도체층이 노출되도록 하고; 증착을 통해 제2 절연층을 형성하되,상기 제2 절연층이 노출되는 상기 반도체층, 상기 소스와 상기 드레인을 커버하도록 하고; 상기 제2 절연층에 증착을 통해 보조 전극을 형성하되, 상기 보조 전극이 상기 수용 공간을 충진하도록 하고; 노출되는 상기 드레인의 양단에서 증착을 통해 도전성 연결부재를 형성하여, 상기 도전성 연결부재가 상기 드레인 및 상기 보조 전극과 각각 연결되도록 하는 것을 포함한다.
하나의 실시예에서,상기 드레인 중 상기 기판과 멀어지는 일측에 보조 전극과 도전성 연결부재를 형성하는 것 후에는, 패터닝 공정을 통해 워드라인을 형성하여, 상기 워드라인이 상기 게이트와 전기적으로 연결되도록 하고; 패터닝 공정을 통해 비트라인을 형성하여, 상기 비트라인이 상기 소스와 전기적으로 연결되도록 하는 것을 더 포함한다.
본 개시의 다른 하나의 실시예에 따르면, 상술한 반도체 메모리 소자의 판독-기입 방법을 제공하였으며, 이는 기입 상태일 경우, 워드라인을 통해 상기 게이트로 제1 전압을 인가하여 상기 트랜지스터가 턴 온되도록 하고, 비트라인을 통해 상기 소스로 데이터 신호를 인가하며, 상기 데이터 신호는 턴 온된 트랜지스터를 통해 상기 드레인과 상기 보조 전극이 연결되는 스토리지 커패시터에 저장되고; 판독 상태일 경우, 상기 워드라인을 통해 상기 게이트로 제2 전압을 인가하고; 상기 비트라인을 통해 상기 소스 상의 전류를 측정하여, 데이터 신호를 판독하는 것을 포함한다.
본 개시의 실시예에 따른 반도체 메모리 소자는 다음의 유익한 기술적 효과를 구비한다:
본 개시에 따른 반도체 메모리 소자에서, 각 메모리 유닛에 하나의 트랜지스터를 설치하고, 트랜지스터에 게이트와 보조 전극을 설치하되, 보조 전극이 드레인과 전기적으로 연결되도록 한다. 기입 동작 수행 시, 워드라인을 통해 게이트로 제1 전압을 인가한 후, 외부에서 입력되는 데이터에 의해, 비트라인을 통해 소스로 전기 신호를 전송하고, 소스가 전기 신호를 드레인으로 전달하고, 드레인이 전기 신호를 보조 게이트로 전달하고, 보조 게이트와 드레인의 노드 커패시터가 메모리 유닛의 스토리지 커패시터로 사용되어, 데이터 기입을 구현하였고; 판독 동작 수행 시, 보조 게이트 상의 전압이 트랜지스터 문턱 전압에 대한 영향을 이용하여, 워드라인을 통해 보조 전극에 대해 제2 전압(제2 전압의 크기는 트랜지스터가 "1" 저장 시의 문턱 전압 및 트랜지스터가 "0" 저장 시의 문턱 전압 사이에 있음)을 인가한 후, 트랜지스터가 출력하는 전류의 크기를 측정함으로써 데이터의 판독을 구현한다. 따라서, 메모리 유닛에 별도의 트랜지스터 및 커패시터 소자를 설치할 필요 없이 하나의 트랜지스터만 설치하여도 데이터의 판독-기입을 구현할 수 있어, 메모리 유닛의 구조가 크게 간편화되어, 반도체 메모리 소자의 집적도와 저장 밀도의 향상에 유리하게 된다.
본 개시의 상술한 및/또는 부가한 면과 장점은 아래에서 첨부 도면을 결합하여 실시예에 대한 설명에 의해 명확하고 쉽게 이해될 것이며, 여기서:
도 1은 본 개시의 실시예에 따른 반도체 메모리 소자에서 메모리 유닛의 단면 구조를 나타내는 도면이고;
도 2는 본 개시의 실시예에 따른 반도체 메모리 소자에서 메모리 유닛의 평면 구조를 나타내는 도면이고;
도 3은 본 개시의 실시예에 따른 반도체 메모리 소자의 단면 구조를 나타내는 도면이고;
도 4는 본 개시의 실시예에 따른 메모리 회로의 구조를 나타내는 도면이고;
도 5는 본 개시의 실시예에 따른 반도체 메모리 소자의 회로 구조를 나타내는 도면이고;
도 6은 상이한 데이터 기입 시 반도체 메모리 소자에서 트랜지스터의 전이 특성을 나타내는 그래프이고;
도 7은 본 개시의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 흐름도이고;
도 8a 내지 도 8s는 본 개시의 실시예에 따른 반도체 메모리 소자를 제조하는 상이한 과정을 나타내는 구조도이고;
도 9는 본 개시의 실시예에 따른 반도체 메모리 소자의 판독-기입 방법을 나타내는 흐름도이다.
이하에서 본 개시를 자세히 설명하기로 하며, 본 개시의 실시예의 예시는 첨부 도면에 의해 도시되며, 여기서, 동일 또는 유사한 부호는 시종일관적으로 동일 또는 유사한 부재 또는 동일 또는 유사한 기능을 가지는 부재를 나타낸다. 이하에서 첨부 도면을 결합하여 설명하는 실시 방식은 본 개시의 실시예의 기술적 방안의 예시적인 것을 설명하기 위한 것이며, 본 개시의 실시예의 기술적 방안을 제한하고자 하는 것이 아님을 이해해야 한다.
특별한 설명이 없는 한, 본 기술 분야의 기술자에게 있어서 여기서 사용되는 "하나", "1개", "상기"와 "해당"인 단일 형식은 복수의 형식을 포함할 수도 있음은 자명한 것이다. 추가로 이해해야 할 것은, 본 개시의 명세서에서 사용되는 "포함"은 상기 특징, 정수, 단계, 동작, 소자 및/또는 어셈블리의 존재를 의미하는 것으로, 하나 또는 다수 개의 기타 특징, 정수, 단계, 동작, 소자, 어셈블리 및/또는 이들의 조합의 존재 또는 추가를 배제하는 것이 아니다. 이해해야 할 것은, 하나의 소자가 다른 소자에 "연결" 또는 "체결"된다고 할 때, 이는 다른 소자에 직접적으로 연결 또는 체결될 수 있거나, 또는 중간 소자가 존재할 수도 있는 것이다. 또한, 여기서 사용되는 "연결" 또는 "체결"은 무선 연결 또는 무선 체결을 포함할 수 있다. 여기서 사용되는 용어 "및/또는"은 하나 또는 다수 개의 관련된 열거 항목의 전체 또는 어느 하나의 유닛과 전체 조합을 포함한다.
본 개시의 발명인이 고려한 것은, 통상적인 DRAM 반도체 메모리 소자 중의 메모리 유닛은 통상적으로 트랜지스터 및 커패시터를 포함하며, 이의 주요 작업 원리는 커패시터의 저장 전하를 이용하여, 커패시터 내에 저장된 전하의 양을 통해 하나의 2진 체계의 비트가 1인지 0인지를 판단하는 것이다. 트랜지스터/커패시터(1T/1C)가 배치되는 메모리 유닛에서, 커패시터(C)는 전하를 저장하고, 숫자 "1"과 "0"을 표시하고, 트랜지스터는 기입 동작과 판독 동작을 수행한다. 1T/1C 배치를 사용한 메모리 유닛에서, 그의 누전류는 비교적으로 클 수 있어, 메모리 유닛의 저장 성능에 영향을 미치게 된다. 또한, 데이터의 저장 시간을 향상시키고, 리프레시률을 낮추기 위해서는, 통상적으로 비교적으로 큰 전기 용량값을 가지는 커패시터가 필요하므로, 커패시터의 전극의 면적을 증가함으로써 커패시터의 전기 용량값을 증가하는 것이 일반적이나, 이는 메모리 유닛의 기판 상에서의 점용 면적을 증가시켜, 반도체 메모리 소자의 집적도가 감소된다.
반도체 메모리 소자의 집적도를 높이기 위해, 관련 기술에는 메모리 유닛에 2개의 트랜지스터/0개의 커패시터를 설치하는 방식이 있으며(2T/0C), 즉 2개의 트랜지스터 중 하나의 트랜지스터의 게이트 커패시턴스를 스토리지 커패시턴스로 사용한다. 그러나, 2T/0C 방식을 사용하여 설치된 반도체 메모리 소자는 메모리 유닛의 구조가 여전히 콤팩트하지 않아, 반도체 메모리 소자의 집적도와 저장 밀도에 추가로 향상될 공간이 여전히 존재한다.
본 개시가 제공하는 반도체 메모리 소자 및 이의 제조 방법과 판독-기입 방법, 메모리 장치는 고집적도를 확보함과 더불어, 누전류를 감소하고자 하는 것이다.
본 출원은 보조 전극을 증가하며, 해당 보조 전극은 드레인 전극과 전기적으로 연결되고, 채널의 일측에 위치하며, 채널 사이에 절연층이 설치되고, 채널의 타측에는 게이트가 설치된다. 해당 보조 전극은 동시에 백 게이트와 스토리지 전극의 작용을 하게 되고, 트랜지스터의 비교적으로 작은 오프 상태 전류를 조절함과 더불어, 전하를 저장하는 작용을 할 수 있어, 별도의 커패시터를 증가하지 않으면서 상대적으로 낮은 빈도의 리프레시를 구현할 수 있으며, 별도의 커패시터를 증가할 경우, 더 큰 전하 저장 능력을 확보할 수 있다.
이하에서 첨부 도면을 결합하여 본 발명 사상의 각 종의 실시예의 반도체 메모리 소자 및 이의 제조, 판독-기입 방법, 전자 기기, 메모리 회로를 구체적으로 설명하기로 한다.
도 1은 본 개시의 하나의 실시예에 따른 반도체 메모리 소자(10) 중 메모리 유닛의 단면도이다. 도 1에는 반도체 메모리 소자(10)에서 어레이 형태로 배치되는 다수 개의 메모리 유닛 중의 하나의 메모리 유닛만을 도시하였다. 도 2는 도 1에 도시된 메모리 유닛 중 일부 어셈블리의 일부 영역이 평면 상에서의 정투영을 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 메모리 소자(10)는 기판(110)과 기판(110)에 설치되는 다수 개의 메모리 유닛(101)을 포함하고, 메모리 유닛(101)은 트랜지스터(11), 비트라인(32)과 워드라인(31)을 포함한다. 트랜지스터(11)는 드레인(112), 게이트(115), 보조 전극(116), 반도체층(114)과 소스(113)를 포함한다.
기판(110)은 규소 기판, 유리 기판, 유연성 기판 등일 수 있으나, 이에 제한되지 않는다. 기판(110)은 서로 상대적인 상표면과 하표면을 구비할 수 있다.
게이트(115)를 제1 게이트로 칭할 수도 있고, 보조 전극(116)을 제2 게이트로 칭할 수도 있다. 게이트(115)는 워드라인(31)과 연결되어 트랜지스터(11)의 턴 온/턴 오프를 제어하는 게이트를 의미하고, 보조 전극(116)은 게이트(115)와 상대적인 것으로, 게이트(115)가 반도체층 채널의 정면에 위치하고, 보조 전극(116)이 반도체층 채널의 배면에 위치한다. 게이트(115)와 보조 전극(116)은 모두 트랜지스터 전류에 대해 제어 작용을 하는 것이며, 모두 게이트의 작용을 구비하지만, 보조 전극(116)의 작용은 트랜지스터의 턴 온과 턴 오프를 제어하는 것이 아니라, 트랜지스터를 제어하여 누전류의 유실을 감소하는 것이고, 게이트(115)는 워드라인 전압의 작용에 의해 트랜지스터의 턴 온 또는 턴 오프를 제어한다.
일부 실시 방식에서, 게이트(115)는 기판(110)에 설치되고, 기판(110)의 상표면과 수직인 제1 방향에서 연장되어 실린더형을 구비할 수 있다. 게이트(115)는 워드라인(31)과 전기적으로 연결될 수 있다.
층간 절연층(111)은 기판(110)의 상표면에 설치될 수 있고, 드레인(112)이 층간 절연층(111)에 설치될 수 있다.
반도체층(114)은 층간 절연층(111)에 설치될 수 있고, 반도체층(114)의 적어도 일부가 게이트(115)의 측벽을 감쌀 수 있다.
반도체층(114)은 단결정 반도체 재료, 다결정 반도체 재료 또는 금속 산화물 반도체로 형성될 수 있다. 또한, 금속 산화물 반도체는 In, Ga, Zn, Sn과 W 중의 적어도 하나를 포함할 수 있다.
소스(113)는 반도체층(114)의 외측벽을 감싸면서 설치될 수 있고, 반도체층(114)과 전기적으로 연결될 수 있다. 소스(113)는 비트라인(32)과 전기적으로 연결될 수 있다.
드레인(112)은 반도체층(114)의 하부에서 반도체층(114)과 전기적으로 연결되도록 설치될 수 있다. 그 외에, 드레인(112)은 제1 방향에서 소스(113)와 이격된다.
제1 절연층(117a)은 게이트(115)와 반도체층(114) 사이에 설치될 수 있으며, 게이트(115)와 드레인(112) 사이에 설치된다.
보조 전극(116)은 제1 방향에서 소스(113)와 드레인(112) 사이에서 반도체층(114)의 외측벽을 감싸면서 설치될 수 있다.
제2 절연층(117b)은 보조 전극(116)과 반도체층(114) 사이에 설치될 수 있으며, 보조 전극(116)과 소스(113) 사이에 설치되어, 보조 전극(116)이 반도체층(114)과 소스(113) 양자와 절연되도록 한다. 그 외에, 보조 전극(116)은 드레인(112)과 전기적으로 연결될 수 있다.
구체적으로, 보조 전극(116)은 제1 방향에서 소스(113)로부터 드레인(112)을 향해 연장될 수 있다. 하나의 실시예에서, 보조 전극(116)은 제1 방향에서 드레인(112)과 적어도 일부 중첩될 수 있다. 즉, 보조 전극(116)은 기판의 상표면과 평행되는 평면 상에서의 정투영이 드레인(112)이 기판(110)의 상표면과 평행되는 평면 상에서의 정투영과 중첩될 수 있다.
하나의 실시예에서, 보조 전극(116)의 외측벽이 기판(110)의 상표면과 평행되는 평면 상에서의 정투영은 소스(113)가 해당 평면 상에서의 정투영 외부에 위치할 수 있고, 드레인(112)이 해당 평면 상에서의 정투영 내부에 위치할 수 있다.
도 1에 도시된 바와 같이, 반도체층(114)은 "U"자형과 유사한 형상으로 게이트(115)의 측벽과 게이트(115)의 하표면을 감쌀 수 있으며, 제1 절연층(117a)도 "U"자형과 유사한 형상으로 반도체층(114)과 게이트(115) 사이에 형성되어 반도체층(114)과 게이트(115)가 절연되도록 할 수 있다.
도 1에 도시된 바와 같이, 드레인(112)은 기판(110)과 반도체층(114) 사이에 설치될 수 있으며, 반도체층(114)의 하표면과 접촉될 수 있다.
도 1에는 드레인(112)이 기판(110)과 반도체층(114) 사이에 설치되는 것을 도시하였으나, 도 1에 도시된 것과 다르게, 드레인(112)이 반도체층(114)의 외측벽의 하부를 감싸면서 반도체층(114)의 외측벽의 하부와 접촉하도록 설치되어 대체할 수 있다.
구체적으로, 도 1에 도시된 바와 같이, 드레인(112)은 기판(110)과 반도체층(114) 사이에 위치하는 제1 부분과 제1 부분으로부터 기판(110)의 상표면과 평행되는 제2 방향에서 외부를 향해 연장되는 제2 부분을 포함할 수 있있다. 또한, 드레인(112)의 제2 부분은 제1 방향에서 보조 전극(116)과 적어도 일부 중첩될 수 있다.
하나의 실시예에서, 도면에 도시되지 않았으나, 드레인(112)의 제2 부분은 보조 전극(116)과 집적적으로 접촉될 수 있다.
다른 하나의 실시예에서, 도 1에 도시된 바와 같이, 보조 전극(116)은 제1 방향에서 제2 절연층(117b)을 통해 드레인(112)의 제2 부분과 이격될 수 있고, 보조 전극(116)은 도전성 연결부재(119)를 통해 드레인(112)의 제2 부분과 전기적으로 연결될 수 있다.
구체적으로, 보조 전극(116)은 도전성 연결부재(119)를 통해 드레인(112)의 제2 부분의 단부와 전기적으로 연결될 수 있다.
도면에 도시되지 않았으나, 도전성 연결부재(119)는 링 형상으로 반도체층(116)의 외측벽을 감쌀 수 있으며, 제1 방향에서 하향 연장(예를 들어, 연장되어 제2 절연층(117b)을 관통함)되어 드레인(112)의 제2 부분에 연결될 수 있다. 또한, 도전성 연결부재(119)가 기판(110)의 상표면과 평행되는 평면 상에서의 정투영은 보조 전극(116)이 해당 평면 상에서의 정투영 내부에 위치할 수 있다.
다른 하나의 실시예에서, 도전성 연결부재(119)는 보조 전극(116)의 외측벽의 일부를 드레인(112)의 제2 부분의 단부와 전기적으로 연결할 수 있다. 이러한 상황에서, 도 2에 도시된 바와 같이, 도전성 연결부재(119)가 기판(110)의 상표면과 평행되는 평면 상에서의 정투영은 보조 전극(116)이 해당 평면 상에서의 정투영 외부에 위치할 수 있다.
워드라인(31)과 비트라인(32)은 각각 게이트(115) 위에 위치하고, 상이한 층에서 서로 절연될 수 있다.
도 1에 도시된 바와 같이, 소스(113)와 보조 전극(116)은 제1 방향에서 적어도 일부 중첩될 수 있다. 즉, 소스(113)가 기판(110)의 상표면과 평행되는 평면 상에서의 정투영은 보조 전극(116)이 해당 평면 상에서의 정투영과 중첩될 수 있다.
그 외에, 반도체 메모리 소자(10)는 제1 방향에서 보조 전극(116)과 적어도 일부가 중첩되는 부가 전극(미도시)을 더 포함할 수 있으며, 해당 부가 전극은 보조 전극(116)과 함께 커패시터의 2개의 상대적 전극을 구성할 수 있다.
도 1에 도시된 바와 같이, 게이트(115)가 기판(110)의 상표면과 평행되는 평면 상에서의 정투영은 드레인(112)이 기판(110)의 상표면과 평행되는 평면 상에서의 정투영과 중첩되고, 게이트(115)는 드레인(112)과 절연될 수 있다.
그러나, 기타 실시 방식에서, 게이트(115)가 기판(110) 상에서의 정투영은 드레인(112)이 기판(110) 상에서의 정투영과 중첩이 존재하지 않는다.
도 1에 도시된 바와 같이, 보조 전극(116)은 드레인(112) 중 기판(110)과 등지는 상표면에 설치될 수 있다. 보조 전극(116)이 기판(110) 상에서의 정투영은 드레인(112)이 기판(110) 상에서의 정투영과 중첩될 수 있다. 보조 전극(116)은 게이트(115)와 절연될 수 있다. 보조 전극(116)이 기판(110) 상에서의 정투영은 게이트(115)가 기판(110) 상에서의 정투영과 중첩이 존재하지 않을 수 있다.
반도체층(114)은 게이트(115)를 감쌀 수 있다. 도 1에 도시된 바와 같이, 반도체층(114)이 기판(110) 상에서의 정투영은 드레인(112)이 기판(110) 상에서의 정투영과 중첩되고, 반도체층(114)은 게이트(115)와 보조 전극(116)과 각각 절연되고, 반도체층(114)은 드레인(112)과 전기적으로 연결된다.
소스(113)는 반도체층(114)과 비트라인(32)과 각각 전기적으로 연결될 수 있으며, 소스(113)는 게이트(115)와 보조 전극(116)과 절연될 수 있다.
구체적으로, 도 1 내지 도 5에 도시된 것을 결합하면, 기판(110)은 규소 또는 유리를 포함할 수 있으며, 기판(110)에 위치하는 다수 개의 메모리 유닛(101)은 어레이 배열된다.
드레인(112)은 패터닝 공정을 통해 형성될 수 있다. 드레인(112) 중 기판(110)과 등지는 상표면에는 반도체층(114), 게이트(115), 제1 절연층(117a), 제2 절연층(117b), 보조 전극(116)과 소스(113)가 설치되어 있다.
소스(113)는 보조 전극(116) 중 기판(110)과 등지는 표면에 위치할 수 있으며, 즉 드레인(112), 보조 전극(116)과 소스(113)는 도 1에 도시된 제1 방향을 따라 순차로 적층되어 설치된다. 게이트(115)와 보조 전극(116)은 기판(110)에서 제1 방향을 따라 상향 연장된다. 즉, 게이트(115)와 보조 전극(116)은 도 1에서 제1 방향에서의 길이가 기타 방향에서의 길이보다 크다.
게이트(115)와 반도체층(114), 소스(113) 및 드레인(112) 사이는 제1 절연층(117a)을 통해 절연되고, 보조 전극(116)과 반도체층(114), 소스(113) 및 드레인(112) 사이는 제2 절연층(117b)을 통해 절연되고, 소스(113), 드레인(112)은 각각 반도체층(114)과 전기적으로 연결된다. 소스(113), 드레인(112), 게이트(115), 보조 전극(116) 및 반도체층(114)이 적층되어 입체 구조의 트랜지스터(11, 반도체층(114), 게이트(115)와 보조 전극(116)이 모두 기판(110)과 수직인 방향을 따라 연장됨)를 구성하였으며, 여기서, 보조 전극(116)은 드레인(112)과 전기적으로 연결된다. 메모리 유닛(101)에는 워드라인(31)과 비트라인(32)이 더 포함되며, 워드라인(31)은 게이트(115)와 전기적으로 연결되고, 비트라인(32)은 소스(113)와 전기적으로 연결된다.
반도체 메모리 소자(10)가 기입 동작 모드에 있을 경우, 워드라인(31)을 통해 게이트(115)로 제1 전압을 인가하고, 해당 제1 전압은 턴 온 전압(예를 들어 +5V)이며, 이 때 트랜지스터의 채널이 턴 온 상태에 있어, 소스 전극의 전압이 드레인 전극의 전압과 대략 같다. 동시에, 비트라인(32)을 통해 소스(113)로 전압 입력 데이터 신호를 인가하며, 드레인(112)의 전압은 소스가 입력하는 데이터 신호의 전압과 같다. 드레인(112)이 보조 전극(116)과 전기적으로 연결되므로, 이 때 소스(113), 드레인(112) 상의 전압의 크기는 보조 전극(116) 상의 전압의 크기와 동일하다(드레인(112)과 보조 전극(116)의 전위가 동일함). 보조 전극(116)과 드레인(112)의 노드 커패시터가 메모리 유닛(101)의 스토리지 커패시터(103)를 구성하고, 보조 전극(116) 상의 전압의 고저에 의해 스토리지 커패시터 중 전하량의 크기가 결정되어, 메모리 유닛(101) 중에 저장되는 데이터 신호의 2진 체계가 0 아니면 1로 결정된다. 비트라인(32)을 통해 소스(113)로 고전압(예를 들어 5V일 경우)이 인가될 경우, 메모리 유닛(101)으로 데이터 "1"이 기입되고, 비트라인(32)을 통해 소스(113)로 저전압(예를 들어 0V일 경우)이 인가될 경우, 메모리 유닛(101)으로 데이터 "0"이 기입된다.
상술한 실시예에서, 상기 노드 커패시터는 상기 보조 전극(116)과 무한대로 먼 곳의 전위차이거나, 또는 상기 보조 전극(116)과 소스, 게이트 등 주변 전극 사이의 전압차일 수 있다.
반도체 메모리 소자(10)가 판독 동작 모드에 있을 경우, 워드라인(31)을 통해 게이트(115)로 제2 전압을 인가함으로써, 게이트(115)와 소스(113) 사이에 전압차가 존재하도록 하여, 트랜지스터가 턴 온되어, 보조 전극(116)에 저장된 전하가 측정 비드선(32)에 의해 감지되고, 동시에 비트라인(32) 상의 전류(즉 트랜지스터(11)의 출력 전류)의 크기를 측정하여, 데이터의 판독을 구현한다. 일부 실시 방식에서, 상기 측정 비트라인(32)은 상술한 비트라인일 수 있으며, 이 때 입력 신호선과 데이터 판독선은 동일한 선이다.
구체적으로, 메모리 유닛(101) 전에 저장된 데이터가 "1"일 경우, 보조 전극(116)과 드레인(112)은 비교적으로 높은 전위(예를 들어 +5V)를 가지며, 게이트의 제1 전압과 게이트의 제2 전압의 공통적인 작용에 의해, 트랜지스터(11)가 턴 온 상태가 되므로, 비트라인(32)을 통해 비교적으로 현저한 전류를 측정할 수 있다. 비교적으로 현저한 전류가 측정될 경우, 판독된 데이터가 "1"로 판단된다. 메모리 유닛(101) 전에 저장된 데이터가 "0"일 경우, 보조 전극(116)과 드레인(112) 상의 전위가 비교적으로 낮으며, 게이트(115) 상에 제2 전압이 인가된 후, 트랜지스터(11)는 여전히 턴 오프 상태이므로, 비트라인(32)을 통해 측정된 전류가 매우 미약하며, 이때 판독된 데이터가 "0"으로 판단된다.
설명해야 할 것은, 트랜지스터(11)의 문턱 전압의 크기가 보조 전극(116)의 제어와 관련이 있다. 게이트만 있을 경우, Vth은 재료와 소자 구조 등 요소와 관련이 있다. 보조 전극이 트랜지스터의 반도체 채널에 대한 조절이 존재할 경우, 트랜지스터의 Vth에 네거티브 바이어스가 발생하게 된다.
N형의 FET(트랜지스터 턴 온 시 캐리어가 전자임)에 대해서는, 보조 전극(116) 및 드레인(112) 상의 전위가 높을 수록(예를 들어 +5V) 트랜지스터 게이트의 턴 온 전압이 작으며(즉 문턱 전압이 네거티브 바이어스임), 즉 게이트(115)와 소스(113) 사이의 전압차가 비교적으로 작을 경우, 트랜지스터(11)는 턴 온 될 수도 있으며; 보조 전극(116) 및 드레인(112) 상의 전위가 낮을 수록, 해당 보조 전극이 반도체층의 채널에 대한 제어 작용이 미약하여, 문턱 전압이 보조 전극의 영향을 받지 않는다. 따라서, 게이트(115)에 대해 동일한 제2 전압을 인가할 경우, 도 6을 참조하면, 도 6 중의 가로좌표가 게이트(115)에 인가하는 전압(즉 제2 전압)이고, 세로좌표가 트랜지스터(11)의 출력 전류이다. 게이트(115)에 인가하는 전압이 어느 특정값(도 6에서 가상선 위치)일 경우, 보조 전극(116)과 드레인(112) 상의 전압의 고저(즉 트랜지스터(11)가 기입한 데이터가 "1" 또는 "0")에 의해, 트랜지스터(11)의 출력 전류(즉 비트라인(32)을 통해 측정한 전류)의 크기에 현저한 차이가 존재하게 된다. 비트라인(32) 상의 전류를 측정함으로써, 데이터를 메모리 유닛(101)으로부터 판독할 수 있으며, 트랜지스터(11)가 데이터 "1"을 기입할 경우, 트랜지스터(11)의 출력 전류가 비교적으로 크므로, 판독된 데이터도 "1"이다. 트랜지스터(11)가 기입한 데이터가 "0"일 경우, 트랜지스터(11)의 출력 전류가 극히 미약하므로, 판독된 데이터도 "0"이다.
이 때, 보조 전극이 반도체 채널에 대한 제어를 증가함으로써, 트랜지스터가 비교적으로 작은 턴 온 전압에서 비교적으로 큰 전류를 얻도록 하여, 트랜지스터가 턴 온 시 쉽게 턴 오프되지 않는다. 트랜지스터가 턴 오프된 경우, 턴 온 시 매우 큰 전압이 필요하여, 쉽게 턴 온되지 않는다. 이로써 턴 온 또는 턴 오프 시의 암전류가 감소되어, 소자의 전하 저장과 전하 유지 능력이 향상되며, 일부 실시예에서, 리프레시률을 낮출 수 있다.
제2 전압의 값은 트랜지스터의 파라미터 및 기입 동작 수행 시 보조 전극(116)과 드레인(112)으로 인가되는 전압의 크기에 의해 정해진다. 설명해야 할 것은, 제2 전압의 값은 적절해야 하며(트랜지스터가 "1" 저장 시의 문턱 전압 및 트랜지스터가 "0" 저장 시의 문턱 전압 사이), 제2 전압의 값이 적절하지 않을 경우, 데이터 "1"(즉 드레인(112)과 보조 전극(116) 상의 전위가 비교적으로 높음) 저장 시의 트랜지스터(11)의 출력 전류와 데이터 "0"(즉 드레인(112)과 보조 전극(116) 상의 전위가 비교적으로 낮음) 저장 시의 트랜지스터(11)의 출력 전류의 크기가 매우 근접하게 되므로, 판독 동작 수행 시, 판독되는 데이터가 "0"인지 "1"인지 판단이 어려워, 이는 반도체 메모리 소자(10)의 성능에 영향을 미치게 된다. 트랜지스터(11)가 상이한 상태에서 판독 동작 수행 시 출력 전류의 차이를 가장 크게 하여 판독 성능이 향상되도록, 실험 또는 시뮬레이션 방법을 통해 가장 적절한 제2 전압의 값을 정할 수 있다.
본 개시가 제공하는 반도체 메모리 소자(10)에서, 각 메모리 유닛(101)에 하나의 트랜지스터(11)를 설치하고, 트랜지스터(11)에 게이트(115)와 보조 전극(116)을 설치하되, 보조 전극(116)이 드레인(112)과 전기적으로 연결되도록 한다. 기입 동작 수행 시, 워드라인(31)을 통해 게이트(115)로 제1 전압을 인가한 후, 외부에서 입력되는 데이터에 의해, 비트라인(32)을 통해 소스(113)로 전기 신호를 전송하고, 소스(113)가 전기 신호를 드레인(112)으로 전달하고, 드레인(112)이 전기 신호를 보조 게이트(116)로 전달하고, 보조 게이트(116)와 드레인(112)의 노드 커패시터가 메모리 유닛(101)의 스토리지 커패시터로 사용되어, 데이터 기입("1" 또는 "0"을 기입)을 구현하였다. 판독 동작 수행 시, 보조 게이트(116) 상의 전압이 트랜지스터(11) 문턱 전압에 대한 영향을 이용하여, 워드라인(31)을 통해 보조 전극(116)에 대해 제2 전압(제2 전압의 크기는 트랜지스터(11)가 "1" 저장 시의 문턱 전압 및 트랜지스터(11)가 "0" 저장 시의 문턱 전압 사이에 있음)을 인가한 후, FET가 출력하는 전류의 크기를 측정함으로써 데이터의 판독을 구현한다. 따라서, 관련 기술의 메모리 유닛에 2T1C 또는 2T0C가 설치되는 구조에 비해, 본 개시의 실시예 중의 메모리 유닛(101)에 별도의 트랜지스터 및 커패시터 소자를 설치할 필요 없이 하나의 트랜지스터(11)만 설치하여도 데이터의 판독-기입을 구현할 수 있어, 메모리 유닛(101)의 구조가 크게 간편화되어, 반도체 메모리 소자(10)의 집적도와 저장 밀도의 향상에 유리하게 된다. 또한, 다층 구조의 반도체 메모리 소자(10)가 형성되도록 메모리 유닛(101)을 쉽게 적층할 수 있어, 반도체 메모리 소자(10)의 형성 공정이 간편화되었다.
본 개시의 실시예에서, 게이트(115), 보조 전극(116), 반도체층(114) 및 소스(113)는 모두 드레인(112) 중 기판(110)과 멀어지는 일측에 설치되며, 게이트(115), 보조 전극(116), 반도체층(114) 및 소스(113)의 구체적인 위치는 실제 상황에 따라 조절할 수 있다. 실시예에서, 도 1과 도 2에 도시된 것을 결합하면, 본 개시의 실시예에서, 게이트(115), 보조 전극(116), 소스(113) 및 반도체층(114)이 기판(110) 상에서의 정투영은 모두 드레인(112)이 기판(110) 상에서의 정투영 내부에 떨어지므로, 트랜지스터(11)가 차지하는 면적을 감소할 수 있어, 반도체 메모리 소자(10)의 구조 분포가 더 콤팩트하게 되어, 소자의 집적화에 더 유리해지게 된다.
도 1과 도 2에 도시된 것을 결합하면, 실시예에서, 보조 전극(116)이 게이트(115)을 감싸고, 반도체층(114)이 게이트(115)와 보조 전극(116) 사이에 설치된다. 보조 전극(116)이 게이트(115)를 감싸도록 함으로써, 게이트(115), 보조 전극(116) 및 반도체층(114) 사이의 중첩 영역의 면적을 최대한으로 증가할 수 있으므로, 보조 전극(116)이 트랜지스터(11)의 문턱 전압에 대한 영향을 크게 증가할 수 있으며, 즉 보조 전극(116) 상의 전압이 상이할 경우, 동일한 문턱 전압을 인가하면 트랜지스터의 출력 전류가 비교적으로 큰 차이를 가질 수 있다. 따라서, 판독 동작 시, 판독된 데이터에 대한 구별에 유리하여, 판독 데이터의 정확성이 향상되었다. 설명해야 할 것은, 게이트(115)의 층과 보조 전극(116)의 층이 도 1 중 제1 방향에서의 두께는 실제 상황에 따라 정할 수 있으며, 여기서 이에 대해 제한하지 않는다.
본 개시의 실시예에서, 반도체층(114)의 재료는 금속 산화물 반도체 재료를 포함한다. 금속 산화물 반도체의 고유 특성(전자 전이률이 낮은 등 요소)으로 인해, 반도체층(114)의 재료가 금속 산화물을 사용할 경우, 트랜지스터(11)의 누전류가 비교적으로 작을 수 있어, 스토리지 커패시터에서의 전하 유실 속도가 감소되므로, 반도체 메모리 소자(10)의 데이터 저장 기간을 연장할 수 있어, 반도체 메모리 소자(10)의 리프레시률과 출력의 감소에 유리하게 된다.
금속 산화물의 재료는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO)일 수 있다. 금속 산화물의 재료가 IGZO일 경우, 트랜지스터(11)의 누전류가 비교적으로 작아(누전류가 10-15A보다 작거나 동일함), 반도체 메모리 소자의 작업 성능이 보장된다. 설명해야 할 것은, 금속 산화물의 재료는 ITO, IWO, ZnOx, InOx, In2O3, InWO, SnO2, TiOx, InSnOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, InGaSiO 등 재료일 수도 있으며, 트랜지스터의 누전류가 요구를 만족시키면 되며, 구체적인 것은 실제 상황에 따라 조절할 수 있다.
설명해야 할 것은, 보조 전극(116)과 드레인(112) 사이의 전기적인 연결을 구현하는 구체적인 방식은 실제 상황에 따라 정할 수 있다. 실시예에서, 도 1과 도 2에 도시된 것을 결합하면, 트랜지스터(11)에는 드레인(112) 중 기판(110)과 멀어지는 일측에 설치되는 도전성 연결부재(119)가 더 포함되며, 보조 전극(116)은 도전성 연결부재(119)를 통해 드레인(112)과 전기적으로 연결된다. 반도체 메모리 소자(10)의 형성 과정에서, 드레인(112)과 보조 전극(116)이 형성된 후, 드레인(112)에 금속 재료를 증착하는 방식을 통해 도전성 연결부재(119)를 형성할 수 있어, 공정이 비교적으로 쉽다. 도전성 연결부재(119)의 재료는 구리, 알루미늄 등 우수한 도전 성능을 구비하는 재료을 사용할 수 있으며, 여기서 이에 대해 제한하지 않는다. 도전성 연결부재(119)의 크기와 위치는 실제 상황에 따라 조절할 수 있다. 실시예에서, 도 1과 도 2에 도시된 것을 결합하면, 도전성 연결부재(119)는 보조 전극(116)을 감싸고 있으므로, 도전성 연결부재(119)와 보조 전극(116) 및 드레인(112)의 접촉 영역을 최대한 증가할 수 있어, 보조 전극(116)과 드레인(112) 사이의 전기적 연결 성능의 향상에 유리하게 된다.
실시예에서, 도 1 내지 도 5에 도시된 것을 결합하면, 본 개시의 실시예에서, 반도체 메모리 소자(10)는 다수 개의 적층 설치되는 어레이 모듈(102)을 포함하며, 어레이 모듈(102)은 어레이 배치되는 메모리 유닛(101)을 다수 개 포함한다. 구체적으로, 다수 개의 메모리 유닛(101)의 워드라인(31, 도 3에 미도시)이 서로 연결되고, 비트라인(32, 도 3에 미도시)이 서로 연결되어, 한 층의 어레이 모듈(102)을 형성한다. 다층의 어레이 모듈(102)이 적층 설치되어, 입체적 구조를 가지는 반도체 메모리 소자(10)를 형성하게 되어, 반도체 메모리 소자(10)의 저장 용량을 증가함과 동시에, 반도체 메모리 소자(10)가 차지하는 면적을 감소시킬 수 있어, 소자의 집성에 유리하게 된다.
동일한 발명 사상에 따라, 본 개시의 실시예는 메모리 회로를 더 제공하며, 도 4에 도시된 바와 같이, 게이트(115), 보조 전극(116), 소스(113), 드레인(112), 워드라인(31)과 비트라인(32)을 포함하며, 게이트(115)는 워드라인(31)과 전기적으로 연결되고, 소스(113)는 비트라인(32)과 전기적으로 연결되고, 드레인(112)은 보조 전극(116)과 전기적으로 연결되며, 게이트(115)는 보조 전극(116)과 서로 절연되고, 게이트(115)는 소스(113)와 드레인(112)과 각각 절연되고, 보조 전극(115)은 소스(113)와 드레인(112)과 각각 절연되며; 보조 전극(116)과 드레인(112)의 노드 커패시터가 스토리지 커패시터(103)를 구성한다.
동일한 발명 사상에 따라, 본 개시의 실시예는 전자 기기를 더 제공하며, 해당 전자 기기는 본 개시의 실시예에 따른 상술한 반도체 메모리 소자(10)를 포함하거나; 또는 본 개시의 실시예에 따른 상술한 메모리 회로를 포함한다. 전자 기기가 본 개시의 실시예에 따른 상술한 반도체 메모리 소자(10)를 포함하므로, 전자 기기가 반도체 메모리 소자(10)와 동일한 유익한 효과를 구비하며, 여기서 이에 대한 설명은 생략하기로 한다.
구체적으로, 본 개시의 실시예에 따른 전자 기기는 메모리 장치, 스마트폰, 컴퓨터, 태블릿 PC, 인공 지능 기기, 웨어러블 기기 또는 이동 전원 등을 포함할 수 있으며, 구체적으로 실제 상황에 따라 정할 수 있다. 메모리 장치는 컴퓨터 중의 내부 기억 장치 등을 포함할 수 있으며, 여기서 이에 대해 제한하지 않는다.
동일한 발명 사상에 의해, 본 개시의 실시예는 반도체 메모리 소자(10)의 제조 방법을 더 제공하였으며, 도 7에 도시된 바와 같이, 해당 제조 방법은 다음의 단계를 포함한다:
S101: 기판을 제공하고;
S012: 패터닝 공정을 통해 기판의 일측에 드레인을 형성하고;
S103: 드레인 중 기판과 멀어지는 일측에 소스, 반도체층과 게이트를 순차로 형성하고;
S104: 드레인 중 기판과 멀어지는 일측에 보조 전극과 도전성 연결부재를 형성한다.
본 개시의 실시예에 따른 형성 방법에서, 각 메모리 유닛(101)에 하나의 트랜지스터(11)를 설치함으로써, 트랜지스터(11)에 게이트(115)와 보조 전극(116)을 설치하고, 보조 전극(116)이 드레인(112)과 전기적으로 연결되도록 한다. 기입 동작 수행 시, 워드라인(31)을 통해 게이트(115)로 제1 전압을 인가한 후, 외부에서 입력되는 데이터에 의해, 비트라인(32)을 통해 소스(113)로 전기 신호를 전송하고, 소스(113)가 전기 신호를 드레인(112)으로 전달하고, 드레인(112)이 전기 신호를 보조 게이트(116)로 전달하고, 보조 게이트(116)와 드레인(112)의 노드 커패시터가 메모리 유닛(101)의 스토리지 커패시터로 사용되어, 데이터 기입을 구현하였고; 판독 동작 수행 시, 워드라인(31)을 통해 보조 전극(116)에 대해 제2 전압(제2 전압의 크기는 트랜지스터(11)가 "1" 저장 시의 문턱 전압 및 트랜지스터(11)가 "0" 저장 시의 문턱 전압 사이에 있음)을 인가한 후, FET가 출력하는 전류의 크기를 측정함으로써 데이터의 판독을 구현한다. 따라서, 메모리 유닛(101)에 별도의 트랜지스터(11) 및 커패시터 소자를 설치할 필요 없이 하나의 트랜지스터(11)만 설치하여도 데이터의 판독-기입을 구현할 수 있어, 메모리 유닛(101)의 구조가 크게 간편화되어, 반도체 메모리 소자(10)의 집적도와 저장 밀도의 향상에 유리하게 된다.
하나의 실시예에서, 드레인(112) 중 기판(110)과 멀어지는 일측에 소스(113), 반도체층(114)과 게이트(115)를 순차로 형성하는 것은,
드레인 중 기판과 멀어지는 일측에 드레인을 커버하는 희생층을 형성하고;
패터닝 공정을 통해 희생층 중 기판과 멀어지는 일측에 소스를 형성하며, 소스가 기판 상에서의 정투영이 드레인이 기판 상에서의 정투영 내부에 위치하고;
소스 중 기판과 멀어지는 일측에 소스와 드레인을 커버하는 제1 유전층을 형성하고;
제1 유전층, 소스와 희생층을 순차로 관통하는 관통홀을 개설하며, 관통홀의 저면부가 드레인을 노출하고, 관통홀의 홀벽이 소스를 노출하며;
관통홀 내에 반도체층, 제1 절연층과 게이트를 순차로 형성하며, 반도체층이 소스와 드레인과 각각 전기적으로 연결되는 것을 포함한다.
하나의 실시예에서, 드레인(112) 중 기판(110)과 멀어지는 일측에 보조 전극(116)과 도전성 연결부재(119)를 형성하는 것은,
패터닝 공정을 통해 제1 유전층과 희생층의 일부를 제거하여, 드레인의 양단이 노출되도록 하고;
잔여 희생층을 제거하여 수용 공간을 형성함으로써, 드레인, 소스와 반도체층이 노출되도록 하고;
증착을 통해 제2 절연층을 형성하되, 제2 절연층이 노출되는 반도체층, 소스(113)와 드레인을 커버하도록 하고;
제2 절연층에 증착을 통해 보조 전극을 형성하되, 보조 전극이 수용 공간을 충진하도록 하고;
노출되는 드레인의 양단에서 증착을 통해 도전성 연결부재를 형성하여, 도전성 연결부재가 드레인 및 보조 전극과 각각 연결되도록 하는 것을 포함한다.
본 개시의 실시예에서, 드레인(112) 중 기판(110)과 멀어지는 일측에 보조 전극(116)과 도전성 연결부재(119)를 형성하는 것 후에는,
패터닝 공정을 통해 워드라인을 형성하여, 워드라인이 게이트와 전기적으로 연결되도록 하고;
패터닝 공정을 통해 비트라인을 형성하여, 비트라인이 소스와 전기적으로 연결되도록 하는 것을 더 포함한다.
이하에서 첨부 도면을 결합하여 본 개시의 실시예 중 반도체 메모리 소자(10)의 제조 과정을 자세히 설명하기로 한다. 구체적으로, 본 개시의 실시예 중의 패터닝 공정은 포토레지스트의 도포, 노출, 현상, 식각 및 포토레지스트의 일부 또는 전체를 제거하는 과정을 포함한다.
도 8a에 도시된 바와 같이, 먼저, 기판(110)을 제공한다. 기판(110)의 재료는 규소 또는 유리를 포함한다.
도 8b에 도시된 바와 같이, 다음으로, 기판(110)의 일측에 층간 절연층(111)을 형성한다.
도 8c에 도시된 바와 같이, 다음으로, 패터닝 공정을 통해 층간 절연층(111) 중 기판(110)과 멀어지는 일측에 드레인(112)을 형성한다.
도 8d에 도시된 바와 같이, 다음으로, 드레인(112) 중 기판(110)과 멀어지는 일측에 드레인(112)을 커버하는 희생층(100)을 형성하며, 희생층(100)의 재료는 유기 재료 또는 무기 재료를 포함한다.
도 8e에 도시된 바와 같이, 다음으로, 패터닝 공정을 통해 희생층(100) 중 기판(110)과 멀어지는 일측에 소스(113)를 형성하되, 소스(113)가 기판(110) 상에서의 정투영이 드레인(112)이 기판(110) 상에서의 정투영 내부에 위치하도록 한다.
도 8f에 도시된 바와 같이, 다음으로, 소스(113) 중 기판(110)과 멀어지는 일측에 제1 유전층(118a)을 형성하되, 제1 유전층(118a)이 소스(113)와 드레인(112)을 커버하도록 한다. 제1 유전층(118a)의 재료는 산화 규소 또는 질화 규소 등 무기 재료를 포함한다.
도 8g에 도시된 바와 같이, 다음으로, 마스크(23)를 이용하여 제1 유전층(118a) 상의 일부 영역을 커버하고, 마스크(23)에 의해 커버되지 않은 제1 유전층(118a)에 관통홀(20)을 개설하되, 관통홀(20)이 제1 유전층(118a), 소스(113)와 희생층(100)을 순차로 관통하도록 하여, 관통홀(20)의 저면부가 드레인(112)을 노출시키고, 관통홀(20)의 홀벽이 소스(113)를 노출시킨다.
도 8h에 도시된 바와 같이, 다음으로, ALD, CVD, PVD 등 공정을 통해 관통홀(20) 내에 반도체층(114), 제1 절연층(117a)과 게이트(115)를 순차로 형성하되, 반도체층(114)이 소스(113)와 드레인(112)과 각각 전기적으로 연결되도록 한다. 반도체층(114)의 재료는 IGZO 등 금속 산화물을 포함하고, 제1 절연층(117a)의 재료는 산화 알루미늄 등 우수한 절연 성능을 구비하는 재료를 포함한다. 게이트(115)의 재료는 질화 티타늄, 텅스텐 등 우수한 도전 성능을 구비하는 재료를 포함한다. 다음으로, 화학 기계적 연마 공정 통해 반도체층(114), 제1 절연층(117a)과 게이트(115) 중 기판(110)과 멀어지는 표면을 연마하여, 반도체층(114), 제1 절연층(117a), 게이트(115)와 제1 유전층(118a)이 나란하도록 한다.
도 8i에 도시된 바와 같이, 다음으로, 패터닝 공정을 통해 제1 유전층(118a)과 희생층(100)의 일부를 제거하여, 드레인(112)의 양단이 노출되도록 한다. 구체적으로, 마스크(23)를 이용하여 반도체층(114), 제1 절연층(117a)과 게이트(115)에 대응되는 영역을 차단하고, 제1 유전층(118a)과 희생층(100)에서 양단에 위치하는 일부를 식각한다.
도 8j에 도시된 바와 같이, 다음으로, 식각 공정을 통해 잔여 희생층(100)을 제거하여 수용 공간을 형성함으로써, 드레인(112), 소스(113)와 반도체층(114)을 노출시킨다.
도 8k에 도시된 바와 같이, 다음으로, 증착 공정을 통해 수용 공간(22) 내에 제2 절연층(117b)을 형성하되, 제2 절연층(117b)이 노출되는 반도체층(114), 소스(113)와 드레인(112)을 커버하도록 한다.
도 8l에 도시된 바와 같이, 다음으로, 제2 절연층(117b) 표면에 증착을 통해 보조 전극(116)을 형성하되, 보조 전극(116)이 수용 공간(22)을 충진하도록 한다. 다음으로, 식각 공정을 통해 보조 전극(116)의 측면을 식각하여, 인접하는 메모리 유닛의 보조 전극(116) 사이가 서로 이격되도록 보장한다.
도 8m에 도시된 바와 같이, 다음으로, 노출되는 드레인(112)의 양단에 증착 공정을 통해 도전성 연결부재(119)를 증착하여 형성하되, 도전성 연결부재(119)가 드레인(112) 및 보조 전극(116)과 각각 연결되도록 하여, 트랜지스터(11)를 제조한다.
도 8n에 도시된 바와 같이, 다음으로, 기판(110)의 일측에 증착 공정을 통해 제2 유전층(118b)을 형성하되, 제2 유전층(118b)이 트랜지스터(11)를 커버하도록 한다.
도 8o에 도시된 바와 같이, 다음으로, 제2 유전층(118b)에 소스(113)와 대응되는 위치에 관통 통로(21)를 개설한다.
도 8p에 도시된 바와 같이, 다음으로, 제2 유전층(118b) 중 기판(110)과 멀어지는 일측에 패터닝 공정을 통해 비트라인(32)을 형성하되, 비트라인(32)이 관통 통로(21)를 관통하여 소스(113)와 전기적으로 연결되도록 한다.
도 8q에 도시된 바와 같이, 다음으로, 제2 유전층(118b)에 제3 유전층(118c)을 증착한다.
도 8r에 도시된 바와 같이, 다음으로, 제3 유전층(118c)에 게이트(115)와 대응되는 위치에 관통 통로(21)를 개설한다.
도 8s에 도시된 바와 같이, 다음으로, 제3 유전층(118c) 중 기판(110)과 멀어지는 일측에 패터닝 공정을 통해 워드라인(31)을 형성하되, 워드라인(31)이 관통 통로(21)를 관통하여 게이트(115)와 전기적으로 연결되도록 한다.
동일한 발명 사상에 따라, 본 개시의 실시예는 반도체 메모리 소자(10)의 판독-기입 방법을 제공하였으며, 도 9에 도시된 바와 같이, 해당 방법은 다음의 단계를 포함한다:
S201: 기입 상태일 경우, 워드라인을 통해 게이트로 제1 전압을 인가하고;
S202: 외부에서 입력되는 데이터에 의해, 비트라인을 통해 소스로 전기적 신호를 인가하여, 데이터를 반도체 메모리 소자로 기입하도록 하거나; 또는 판독 상태일 경우, 워드라인을 통해 게이트로 제2 전압을 인가하고;
S203: 비트라인을 통해 소스 상의 전류를 측정하여, 데이터를 반도체 메모리 소자로부터 판독하도록 한다.
구체적으로, 도 1과 도 2에 도시된 것을 결합하면(도 2에 워드라인과 비트라인이 미도시됨), 반도체 메모리 소자(10)가 기입 동작 모드에 있을 경우, 워드라인(31)을 통해 게이트(115)로 제1 전압(예를 들어, 5V)을 인가하여, 트랜지스터(11)가 턴 온 상태가 되도록 하며, 제1 전압의 크기는 트랜지스터(11)의 구조, 트랜지스터(11) 중 반도체층(114)의 재료 등 요소와 관련이 있으며, 구체적으로 실제 상황에 따라 조절할 수 있다. 트랜지스터(11)가 턴 온일 경우, 외부에서 입력되는 데이터에 의해, 비트라인(32)을 통해 소스(113)로 전압이 인가되며, 소스(113)와 드레인(112)은 반도체층(114)을 통해 턴 온되고, 드레인(112)은 보조 전극(116)과 전기적으로 연결되므로, 소스(113), 드레인(112) 상의 전압의 크기가 보조 전극(116) 상의 전압의 크기와 동일하다. 보조 전극(116)과 드레인(112)의 노드 커패시터가 메모리 유닛(101)의 스토리지 커패시터를 구성하고, 보조 전극(116) 상의 전압의 고저에 의해 스토리지 커패시터 중 전하량의 크기가 결정되어, 메모리 유닛(101) 중에 저장되는 데이터 신호의 2진 체계가 0 아니면 1로 결정된다. 비트라인(32)을 통해 소스(113)로 고전압(예를 들어 5V일 경우)이 인가될 경우, 메모리 유닛(101)에는 데이터 "1"이 기입되고, 비트라인(32)을 통해 소스(113)로 저전압(예를 들어 0V일 경우)이 인가될 경우, 메모리 유닛(101)에는 데이터 "0"이 기입된다.
반도체 메모리 소자(10)가 판독 동작 모드에 있을 경우, 워드라인(31)을 통해 게이트(115)로 제2 전압을 인가함으로써, 게이트(115)와 소스(113) 사이에 전압차가 존재하도록 하며, 동시에 비트라인(32) 상의 전류(즉 트랜지스터(11)의 출력 전류)의 크기를 측정하여, 데이터의 판독을 구현한다. 구체적으로, 메모리 유닛(101) 전에 저장된 데이터가 "1"일 경우, 보조 전극(116)과 드레인(112)은 비교적으로 높은 전위를 가지며, 제1 전압과 제2 전압의 공통적인 작용에 의해, 트랜지스터(11)가 턴 온 상태가 되므로, 비트라인(32)을 통해 비교적으로 현저한 전류를 측정할 수 있다. 비교적으로 현저한 전류가 측정될 경우, 판독된 데이터가 "1"로 판단된다. 메모리 유닛(101) 전에 저장된 데이터가 "0"일 경우, 보조 전극(116)과 드레인(112) 상의 전위가 비교적으로 낮으며, 게이트(115) 상에 제2 전압이 인가된 후, FET가 여전히 턴 오프 상태가 되므로, 비트라인(32)을 통해 측정된 전류가 매우 미약하며, 이때 판독된 데이터가 "0"으로 판단된다.
설명해야 할 것은, 트랜지스터(11)의 문턱 전압의 크기가 보조 전극(116) 및 드레인(112) 상의 전압의 크기와 관련이 있으며, N형 FET(즉 트랜지스터(11)의 반도체층(114)이 N형 반도체 재료를 사용함)에 대해서는, 보조 전극(116) 및 드레인(112) 상의 전위가 높을 수록 문턱 전압이 작으며, 즉 게이트(115)와 소스(113) 사이의 전압차가 비교적으로 작을 경우, 트랜지스터(11)는 비교적으로 큰 출력 전류를 가질 수도 있으며; 보조 전극(116) 및 드레인(112) 상의 전위가 낮을 수록, 문턱 전압이 크다. 따라서, 게이트(115)에 대해 동일한 제2 전압을 인가할 경우, 도 1, 도 4와 도 6을 결합하면, 보조 전극(116)과 드레인(112) 상의 전압의 고저(즉 트랜지스터(11)가 기입한 데이터가 "1" 또는 "0")에 의해, 트랜지스터(11)의 출력 전류(즉 비트라인(32)을 통해 측정한 전류)의 크기에 현저한 차이가 존재하게 된다. 비트라인(32) 상의 전류를 측정함으로써, 데이터를 메모리 유닛(101)으로부터 판독할 수 있으며, 트랜지스터(11)가 데이터 "1"을 기입할 경우, 트랜지스터(11)의 출력 전류가 비교적으로 크므로, 판독된 데이터도 "1"이고; 트랜지스터(11)가 기입한 데이터가 "0"일 경우, 트랜지스터(11)의 출력 전류가 극히 미약하므로, 판독된 데이터도 "0"이다.
설명해야 할 것은, 제2 전압의 값은 FET의 파라미터 및 기입 동작 수행 시 보조 전극(116)과 드레인(112)으로 인가되는 전압의 크기에 의해 정해진다. 설명해야 할 것은, 제2 전압의 값은 적절해야 하며(트랜지스터가 "1" 저장 시의 문턱 전압 및 트랜지스터가 "0" 저장 시의 문턱 전압 사이에 있어야 함), 제2 전압의 값이 적절하지 않을 경우, 데이터 "1"(즉 드레인(112)과 보조 전극(116) 상의 전위가 비교적으로 높음) 저장 시의 트랜지스터(11)의 출력 전류의 크기가 데이터 "0"(즉 드레인(112)과 보조 전극(116) 상의 전위가 비교적으로 낮음) 저장 시의 트랜지스터(11)의 출력 전류의 크기와 매우 근접하게 되므로, 판독 동작 수행 시, 판독되는 데이터가 "0"인지 "1"인지 판단이 어려우며, 이는 반도체 메모리 소자(10)의 성능에 영향을 미치게 된다. 실제 응용에 있어서, 트랜지스터(11)가 상이한 상태에서 판독 동작 수행 시 출력 전류의 차이를 가장 크게 하여 판독 성능이 향상되도록, 실험 또는 시뮬레이션 방법을 통해 가장 적절한 제2 전압의 값을 정할 수 있다.
본 개시의 실시예를 적용할 경우, 적어도 다음의 유익한 효과를 구현할 수 있다:
1. 본 개시가 제공하는 반도체 메모리 소자(10)에 있어서, 각 메모리 유닛(101)에 하나의 트랜지스터(11)를 설치하고, 트랜지스터(11)에 게이트(115)와 보조 전극(116)을 설치하되, 보조 전극(116)이 드레인(112)과 전기적으로 연결되도록 한다. 기입 동작 수행 시, 워드라인(31)을 통해 게이트(115)로 제1 전압을 인가한 후, 외부에서 입력되는 데이터에 의해, 비트라인(32)을 통해 소스(113)로 전기 신호를 전송하고, 소스(113)가 전기 신호를 드레인(112)으로 전달하고, 드레인(112)이 전기 신호를 보조 게이트(116)로 전달하고, 보조 게이트(116)와 드레인(112)의 노드 커패시터가 메모리 유닛(101)의 스토리지 커패시터로 사용되어, 데이터 기입을 구현하였고; 판독 동작 수행 시, 보조 게이트(116) 상의 전압이 트랜지스터(11) 문턱 전압에 대한 영향을 이용하여, 워드라인(31)을 통해 보조 전극(116)에 대해 제2 전압(제2 전압의 크기는 트랜지스터(11)가 "1" 저장 시의 문턱 전압 및 트랜지스터(11)가 "0" 저장 시의 문턱 전압 사이에 있음)을 인가한 후, FET가 출력하는 전류의 크기를 측정함으로써 데이터의 판독을 구현한다. 따라서, 메모리 유닛(101)에 별도의 트랜지스터(11) 및 커패시터 소자를 설치할 필요 없이 하나의 트랜지스터(11)만 설치하여도 데이터의 판독-기입을 구현할 수 있어, 메모리 유닛(101)의 구조가 크게 간편화되어, 반도체 메모리 소자(10)의 집적도와 저장 밀도의 향상에 유리하게 된다.
2. 본 개시의 실시예에서, 게이트(115), 보조 전극(116), 소스(113) 및 반도체층(114)이 기판(110) 상에서의 정투영이 모두 드레인(112)이 기판(110) 상에서의 정투영 내부에 떨어지게 함으로써, 트랜지스터(11)가 차지하는 면적이 감소되어, 반도체 메모리 소자(10)의 구조 분포가 더 콤팩트하여, 소자의 집성에 더 유리해질 수 있다.
3. 본 개시의 실시예에서, 보조 전극(116)이 게이트(115)를 감싸도록 함으로써, 게이트(115), 보조 전극(116) 및 반도체층(114) 사이의 중첩 영역의 면적을 최대한 증가할 수 있으므로, 보조 전극(116)이 트랜지스터(11)의 문턱 전압에 대한 영향을 크게 증가할 수 있으며, 즉 보조 전극(116) 상의 전압이 상이할 경우, 동일한 문턱 전압을 인가하면 FET의 출력 전류가 비교적으로 큰 차이를 가질 수 있다. 따라서, 판독 동작 시, 판독된 데이터에 대한 구별에 유리하여, 판독 데이터의 정확성이 향상되었다.
4. 반도체층(114)의 재료가 금속 산화물을 사용할 경우, 트랜지스터(11)의 누전류가 비교적으로 작을 수 있어(금속 산화물의 재료가 IGZO일 경우, 누전류가 10-15A보다 작거나 동일함), 스토리지 커패시터에서의 전하 유실 속도가 감소되므로, 반도체 메모리 소자(10)의 데이터 저장 기간을 연장할 수 있어, 반도체 메모리 소자(10)의 리프레시률과 출력의 감소에 유리하게 된다.
5. 본 개시의 실시예에서, 다수 개의 메모리 유닛(101)이 어레이 배치되어 어레이 모듈(102)을 형성한 후, 다 층의 어레이 모듈(102)을 적층 설치하여, 입체적 구조를 가지는 반도체 메모리 소자(10)를 형성하도록 하므로, 반도체 메모리 소자(10)의 저장 용량을 증가함과 동시에, 반도체 메모리 소자(10)가 차지하는 면적을 감소시킬 수 있어, 소자의 집성에 유리하게 된다.
본 개시의 설명에서, 이해해야 할 것은, 용어 "중심", "상", "하", "전", "후", "좌", "우", "수직", "수평", "위", "바닥", "내부", "외부" 등이 나타내는 방향 또는 위치 관계는 첨부 도면에 도시되는 예시적인 방향 또는 위치 관계에 의한 것으로, 본 개시의 실시예를 쉽게 설명 또는 간단하게 설명하기 위한 것일 뿐, 가리키는 장치 또는 부재가 반드시 특정의 방위, 특정된 방위로 구성 또는 동작되는 것을 나타내거나 또는 암시하는 것이 아니므로, 본 개시에 대한 제한으로 이해되지 않는다.
용어 "제1", "제2"는 목적을 설명하기 위한 것에 불과하며, 상대적인 중요성을 나타내거나 또는 암시하거나 또는 가리키는 기술적 특징의 수량을 암시하는 것이 아니다. 이로써, "제1", "제2"로 제한된 특징은 하나 또는 다수 개의 해당 특징을 포함하는 것을 명시 또는 암시할 수 있다. 본 개시의 설명에서, 다르게 뜻하지 않는 한, "다수 개"의 의미는 2개 또는 2개 이상이다.
본 명세서의 설명에서, 구체적인 특징, 구조, 재료 또는 특성은 어느 하나 또는 다수 개의 실시예 또는 예시에서 적절한 방식으로 결합될 수 있다.
이상 설명은 본 개시의 일부 실시 방식이며, 본 기술 분야의 통상적인 기술자에게 있어서, 본 개시의 기술적 방안의 사상을 벗어나지 않는 상황에서, 몇 개의 개선과 윤색을 할 수 있으며, 이러한 개선과 윤색도 본 개시의 보호 범위 내에 해당될 것임을 자명한다.

Claims (33)

  1. 기판과 상기 기판에 설치되는 다수 개의 메모리 유닛을 포함하고, 상기 메모리 유닛은 트랜지스터, 비트라인과 워드라인을 포함하며,
    상기 트랜지스터는,
    상기 기판 위에 설치되는 드레인;
    상기 드레인 위에 설치되며, 상기 드레인과 절연되고, 상기 워드라인과 전기적으로 연결되는 게이트;
    상기 드레인 위에서 상기 게이트의 외측벽을 감싸면서 설치되며, 상기 게이트와 절연되고, 상기 기판의 상표면과 수직인 제1 방향에서 상기 게이트와 중첩되지 않으며, 상기 드레인과 전기적으로 연결되는 보조 전극;
    상기 게이트를 감싸며, 상기 게이트와 상기 보조 전극과 각각 절연되고, 상기 드레인과 전기적으로 연결되는 반도체층;
    상기 보조 전극 위에서 상기 게이트의 상기 외측벽을 감싸면서 설치되며, 상기 반도체층과 상기 비트라인과 각각 전기적으로 연결되고, 상기 게이트와 상기 보조 전극과 각각 절연되는 소스를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 보조 전극은 상기 제1 방향에서 상기 소스와 적어도 일부 중첩되는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 보조 전극은 상기 제1 방향에서 상기 드레인과 적어도 일부 중첩되는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 보조 전극의 외측벽이 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 소스가 상기 평면 상에서의 정투영 외부에 위치하고, 상기 드레인이 상기 평면에서의 정투영 내부에 위치하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 반도체층은 상기 게이트와 상기 보조 전극 사이에 설치되는 반도체 메모리 소자.
  6. 제 3 항에 있어서,
    상기 반도체 메모리 소자는 도전성 연결부재를 더 포함하며, 상기 보조 전극은 상기 도전성 연결부재를 통해 상기 드레인과 전기적으로 연결되는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 도전성 연결부재는 상기 보조 전극을 감싸는 반도체 메모리 소자.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체층은 단결정 반도체 재료, 다결정 반도체 재료 또는 금속 산화물 반도체를 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 금속 산화물 반도체는 In, Ga, Zn, Sn과 W 중의 적어도 하나를 포함하는 반도체 메모리 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 메모리 소자는 적층 설치되는 어레이 모듈을 다수 개 포함하며, 상기 어레이 모듈은 어레이 배치되는 상기 메모리 유닛을 다수 개 포함하고;
    각 행의 상기 트랜지스터가 포함하는 상기 게이트는 각각 하나의 상기 워드라인과 연결되고;
    각 열의 상기 트랜지스터가 포함하는 상기 소스는 각각 하나의 상기 비트라인과 연결되는 반도체 메모리 소자.
  11. 기판에 설치되되 상기 기판의 상표면과 수직인 제1 방향에서 연장되어 실린더형을 가지며, 워드라인과 전기적으로 연결되는 게이트;
    적어도 일부가 상기 게이트의 측벽을 감싸는 반도체층;
    상기 반도체층의 외측벽을 감싸되, 상기 반도체층과 전기적으로 연결되고, 비트라인과 전기적으로 연결되게 설치되는 소스;
    상기 반도체층의 하부에서 상기 반도체층과 전기적으로 연결되며, 상기 제1 방향에서 상기 소스와 이격되게 설치되는 드레인;
    상기 게이트와 상기 반도체층 사이 및 상기 게이트와 상기 드레인 사이에 설치되는 제1 절연층;
    상기 제1 방향에서 상기 소스와 상기 드레인 사이에서 상기 반도체층의 상기 외측벽을 감싸면서 설치되는 보조 전극; 및
    상기 보조 전극과 상기 반도체층 사이 및 상기 보조 전극과 상기 소스 사이에 위치하여, 상기 보조 전극이 상기 반도체층과 상기 소스 양자와 절연되도록 하는 제2 절연층을 포함하며, 여기서, 상기 보조 전극은 상기 드레인과 전기적으로 연결되는 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    상기 보조 전극은 상기 제1 방향에서 상기 소스로부터 상기 드레인을 향해 연장되는 반도체 메모리 소자.
  13. 제 12 항에 있어서,
    상기 보조 전극은 상기 제1 방향에서 상기 드레인과 적어도 일부 중첩되는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 보조 전극의 외측벽이 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 소스가 상기 평면 상에서의 정투영 외부에 위치하고, 상기 드레인이 상기 평면 상에서의 정투영 내부에 위치하는 반도체 메모리 소자.
  15. 제 11 항에 있어서,
    상기 반도체층은 "U"자형과 유사한 형상으로 상기 게이트의 상기 측벽과 상기 게이트의 하표면을 감싸고, 상기 제1 절연층은 "U"자형과 유사한 형상으로 상기 반도체층과 상기 게이트 사이에 형성되어 상기 반도체층과 상기 게이트가 절연되도록 하는 반도체 메모리 소자.
  16. 제 15 항에 있어서,
    상기 드레인은 상기 반도체층의 상기 외측벽의 하부를 감싸면서 상기 반도체층의 상기 외측벽의 상기 하부와 접촉되도록 설치되는 반도체 메모리 소자.
  17. 제 15 항에 있어서,
    상기 드레인은 상기 기판과 상기 반도체층 사이에 위치하며, 상기 반도체층의 하표면과 접촉하는 반도체 메모리 소자.
  18. 제 17 항에 있어서,
    상기 드레인은 상기 기판과 상기 반도체층 사이에 위치하는 제1 부분과 상기 제1 부분으로부터 상기 기판의 상기 상표면과 평행되는 제2 방향에서 외부를 향해 연장되는 제2 부분을 포함하고, 상기 드레인의 상기 제2 부분은 상기 제1 방향에서 상기 보조 전극과 적어도 일부 중첩되는 반도체 메모리 소자.
  19. 제 18 항에 있어서,
    상기 드레인의 상기 제2 부분은 상기 보조 전극과 집적적으로 접촉되는 반도체 메모리 소자.
  20. 제 18 항에 있어서,
    상기 보조 전극은 상기 제1 방향에서 상기 제2 절연층을 통해 상기 드레인의 상기 제2 부분과 이격되고, 상기 보조 전극은 도전성 연결부재를 통해 상기 드레인의 상기 제2 부분과 전기적으로 연결되는 반도체 메모리 소자.
  21. 제 20 항에 있어서,
    상기 도전성 연결부재는 링 형상으로 상기 반도체층의 상기 외측벽을 감싸며, 상기 제1 방향에서 연장되어 상기 드레인의 상기 제2 부분에 연결되는 반도체 메모리 소자.
  22. 제 21 항에 있어서,
    상기 도전성 연결부재가 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 보조 전극이 상기 평면 상에서의 정투영 내부에 위치하는 반도체 메모리 소자.
  23. 제 21 항에 있어서,
    상기 도전성 연결부재는 상기 보조 전극의 외측벽의 일부분을 상기 드레인의 상기 제2 부분의 단부와 전기적으로 연결하며,
    여기서, 상기 도전성 연결부재가 상기 기판의 상기 상표면과 평행되는 평면 상에서의 정투영은 상기 보조 전극이 상기 평면 상에서의 정투영 외부에 위치하는 반도체 메모리 소자.
  24. 제 11 항에 있어서,
    상기 워드라인과 상기 비트라인은 각각 상기 게이트 위에 위치하며, 상이한 층에서 서로 절연되는 반도체 메모리 소자.
  25. 제 11 항에 있어서,
    상기 소스와 상기 보조 전극은 상기 제1 방향에서 적어도 일부 중첩되는 반도체 메모리 소자.
  26. 제 11 항에 있어서,
    상기 반도체 메모리 소자는 상기 제1 방향에서 상기 보조 전극과 적어도 일부가 중첩되는 부가 전극을 더 포함하는 반도체 메모리 소자.
  27. 게이트, 보조 전극, 소스, 드레인, 워드라인과 비트라인을 포함하며, 상기 게이트는 상기 워드라인과 전기적으로 연결되고, 상기 소스는 상기 비트라인과 전기적으로 연결되고, 상기 드레인은 상기 보조 전극과 전기적으로 연결되며, 상기 게이트는 상기 보조 전극과 서로 절연되고, 상기 게이트는 상기 소스와 상기 드레인과 각각 절연되고, 상기 보조 전극은 상기 소스와 상기 드레인과 각각 절연되며;
    상기 보조 전극과 상기 드레인의 노드 커패시터가 스토리지 커패시터를 구성하는 메모리 회로.
  28. 제 1 항 또는 제 11 항에 따른 반도체 메모리 소자를 포함하는 전자 기기.
  29. 기판을 제공하고;
    패터닝 공정을 통해 상기 기판 위에 드레인을 형성하고;
    상기 드레인 위에 소스, 반도체층과 게이트를 순차로 형성하고;
    상기 드레인 위에 보조 전극과 도전성 연결부재를 형성하고, 상기 보조 전극이 상기 기판의 상표면과 수직인 방향에서 상기 게이트와 중첩되지 않으며, 상기 도전성 연결부재는 상기 보조 전극과 상기 드레인과 각각 전기적으로 연결되는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기의 상기 드레인 위에 소스, 반도체층과 게이트를 순차로 형성하는 것은,
    상기 드레인 위에 상기 드레인을 커버하는 희생층을 형성하고;
    패터닝 공정을 통해 상기 희생층 위에 소스를 형성하고;
    상기 소스 위에 상기 소스와 상기 드레인을 커버하는 제1 유전층을 형성하고;
    상기 제1 유전층, 상기 소스와 상기 희생층을 순차로 관통하는 관통홀을 개설하며, 상기 관통홀의 저면부가 상기 드레인을 노출하고, 상기 관통홀의 홀벽이 상기 소스를 노출하며;
    상기 관통홀 내 반도체층, 제1 절연층과 게이트를 순차로 형성하며, 상기 반도체층이 상기 소스와 상기 드레인과 각각 전기적으로 연결되는 것을 포함하는 제조 방법.
  31. 제 30 항에 있어서,
    상기 드레인 중 상기 기판과 멀어지는 일측에 보조 전극과 도전성 연결부재를 형성하는 것은,
    패터닝 공정을 통해 상기 제1 유전층과 상기 희생층의 일부를 제거하여, 상기 드레인의 양단이 노출되도록 하고;
    잔여 희생층을 제거하여 수용 공간을 형성함으로써, 상기 드레인, 상기 소스와 상기 반도체층이 노출되도록 하고;
    증착을 통해 제2 절연층을 형성하되, 상기 제2 절연층이 노출되는 상기 반도체층, 상기 소스와 상기 드레인을 커버하도록 하고;
    상기 제2 절연층에 증착을 통해 보조 전극을 형성하되, 상기 보조 전극이 상기 수용 공간을 충진하도록 하고;
    노출되는 상기 드레인의 양단에서 증착을 통해 도전성 연결부재를 형성하여, 상기 도전성 연결부재가 상기 드레인 및 보조 전극과 각각 연결되도록 하는 것을 포함하는 제조 방법.
  32. 제 29 항에 있어서,
    상기 드레인 중 상기 기판과 멀어지는 일측에 보조 전극과 도전성 연결부재를 형성하는 것 후에는,
    패터닝 공정을 통해 워드라인을 형성하여, 상기 워드라인이 상기 게이트와 전기적으로 연결되도록 하고;
    패터닝 공정을 통해 비트라인을 형성하여, 상기 비트라인이 상기 소스와 전기적으로 연결되도록 하는 것을 더 포함하는 제조 방법.
  33. 기입 상태일 경우, 워드라인을 통해 상기 게이트로 제1 전압을 인가하여 상기 트랜지스터가 턴 온되도록 하고, 비트라인을 통해 상기 소스로 데이터 신호를 인가하며, 상기 데이터 신호는 턴 온된 트랜지스터를 통해 상기 드레인과 상기 보조 전극이 연결되는 스토리지 커패시터에 저장되고;
    판독 상태일 경우, 상기 워드라인을 통해 상기 게이트로 제2 전압을 인가하고; 상기 비트라인을 통해 상기 소스 상의 전류를 측정하여, 데이터 신호를 판독하는 것을 포함하는 제 1 항 또는 제 11 항에 따른 반도체 메모리 소자의 판독-기입 방법.
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