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KR20240149111A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

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KR20240149111A
KR20240149111A KR1020230044642A KR20230044642A KR20240149111A KR 20240149111 A KR20240149111 A KR 20240149111A KR 1020230044642 A KR1020230044642 A KR 1020230044642A KR 20230044642 A KR20230044642 A KR 20230044642A KR 20240149111 A KR20240149111 A KR 20240149111A
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KR
South Korea
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pattern
epitaxial
silicide
film
bridge patterns
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KR1020230044642A
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English (en)
Inventor
유종렬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

멀티 브리지 채널(multi-bridge channel)을 포함하는 반도체 장치 및 그의 제조 방법이 제공된다. 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체, 제1 게이트 구조체의 측면 상에, 복수의 제1 브리지 패턴들과 접속되며, 제1 도전형을 갖는 제1 불순물을 포함하는 제1 에피택셜 패턴, 제1 에피택셜 패턴 상에, 제1 방향에서 복수의 제1 브리지 패턴들과 중첩하는 제1 실리사이드 패턴, 제2 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들, 제3 방향과 교차하는 제4 방향으로 연장되며, 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체, 제2 게이트 구조체의 측면 상에, 복수의 제2 브리지 패턴들과 접속되며, 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함하는 제2 에피택셜 패턴, 및 제2 에피택셜 패턴 상에, 제3 방향에서 복수의 제2 브리지 패턴들과 중첩하는 제2 실리사이드 패턴을 포함하되, 제1 실리사이드 패턴 및 제2 실리사이드 패턴은 서로 다른 스트레스 특성을 갖는다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 멀티 브리지 채널(multi-bridge channel)을 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체, 제1 게이트 구조체의 측면 상에, 복수의 제1 브리지 패턴들과 접속되며, 제1 도전형을 갖는 제1 불순물을 포함하는 제1 에피택셜 패턴, 제1 에피택셜 패턴 상에, 제1 방향에서 복수의 제1 브리지 패턴들과 중첩하는 제1 실리사이드 패턴, 제2 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들, 제3 방향과 교차하는 제4 방향으로 연장되며, 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체, 제2 게이트 구조체의 측면 상에, 복수의 제2 브리지 패턴들과 접속되며, 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함하는 제2 에피택셜 패턴, 및 제2 에피택셜 패턴 상에, 제3 방향에서 복수의 제2 브리지 패턴들과 중첩하는 제2 실리사이드 패턴을 포함하되, 제1 실리사이드 패턴 및 제2 실리사이드 패턴은 서로 다른 스트레스 특성을 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체, 제1 게이트 구조체의 측면 상에, 복수의 제1 브리지 패턴들과 접속되며, 제1 도전형을 갖는 제1 불순물을 포함하는 제1 에피택셜 패턴, 제1 에피택셜 패턴을 둘러싸는 제1 실리사이드 패턴, 제2 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들, 제3 방향과 교차하는 제4 방향으로 연장되며, 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체, 제2 게이트 구조체의 측면 상에, 복수의 제2 브리지 패턴들과 접속되며, 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함하는 제2 에피택셜 패턴, 및 제2 에피택셜 패턴을 둘러싸는 제2 실리사이드 패턴을 포함하되, 제1 에피택셜 패턴은, 제1 방향에서 복수의 제1 브리지 패턴들과 중첩하는 제1 에피택셜 트렌치를 포함하고, 제1 실리사이드 패턴은 제1 에피택셜 트렌치를 완전히 채우고, 제2 에피택셜 패턴은, 제3 방향에서 복수의 제2 브리지 패턴들과 중첩하는 제2 에피택셜 트렌치를 포함하고, 제2 실리사이드 패턴은 제2 에피택셜 트렌치를 완전히 채우고, 제1 실리사이드 패턴 및 제2 실리사이드 패턴은 서로 다른 스트레스 특성을 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, PFET 영역 및 NFET 영역을 포함하는 기판, PFET 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체, 제1 게이트 구조체의 측면 상에, 복수의 제1 브리지 패턴들과 접속되며, p형 불순물을 포함하는 제1 에피택셜 패턴, 제1 에피택셜 패턴 상에, 제1 방향에서 복수의 제1 브리지 패턴들과 중첩하는 제1 실리사이드 패턴, NFET 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들, 제3 방향과 교차하는 제4 방향으로 연장되며, 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체, 제2 게이트 구조체의 측면 상에, 복수의 제2 브리지 패턴들과 접속되며, n형 불순물을 포함하는 제2 에피택셜 패턴, 및 제2 에피택셜 패턴 상에, 제3 방향에서 복수의 제2 브리지 패턴들과 중첩하는 제2 실리사이드 패턴을 포함하되, 제2 실리사이드 패턴은 제1 실리사이드 패턴보다 큰 인장 스트레스 특성을 갖고, 제1 에피택셜 패턴의 p형 불순물의 농도는 제1 실리사이드 패턴으로부터 멀어짐에 따라 감소하고, 제2 에피택셜 패턴의 n형 불순물의 농도는 제2 실리사이드 패턴으로부터 멀어짐에 따라 감소한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
도 3a는 도 1 및 도 2의 제1 에피택셜 패턴의 도핑 농도를 설명하기 위한 그래프이다.
도 3b는 도 1 및 도 2의 제2 에피택셜 패턴의 도핑 농도를 설명하기 위한 그래프이다.
도 4는 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다.
도 5 및 도 6은 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 다양한 단면도들이다.
도 7 및 도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 11의 D1-D1 및 D2-D2를 따라 절단한 단면도들이다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 14는 도 13의 E1-E1 및 E2-E2를 따라 절단한 단면도들이다.
도 15 내지 도 36은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
또한, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
이하에서, 도 1 내지 도 14를 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다. 도 3a는 도 1 및 도 2의 제1 에피택셜 패턴의 도핑 농도를 설명하기 위한 그래프이다. 도 3b는 도 1 및 도 2의 제2 에피택셜 패턴의 도핑 농도를 설명하기 위한 그래프이다. 도 4는 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 제1 게이트 스페이서(140), 제2 게이트 스페이서(240), 제1 게이트 캡핑 패턴(150), 제2 게이트 캡핑 패턴(250), 제1 에피택셜 패턴(160), 제2 에피택셜 패턴(260), 제1 실리사이드 패턴(190), 제2 실리사이드 패턴(290), 층간 절연막(180), 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 연결된 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는 서로 다른 도전형의 트랜지스터가 형성될 수 있다. 이하의 설명에서, 제1 영역(I)은 PFET 영역이고, 제2 영역(II)은 NFET 영역인 것으로 설명한다.
몇몇 실시예에서, 기판(100)의 상면은 {100} 결정면을 포함할 수 있다. 예를 들어, 기판(100)의 상면은 (-1 0 0) 면, (0 1 0) 면, (0 -1 0) 면, (0 0 1) 면, (0 0 -1) 면 중 하나일 수 있다.
제1 활성 패턴(AP1)은 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 상면과 평행한 제1 방향(X1)으로 연장될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 상면 상에 차례로 적층되며, 서로 이격되어 제1 방향(X1)으로 각각 연장되는 복수의 브리지 패턴들(예컨대, 제1 내지 제3 브리지 패턴들(111~113))을 포함할 수 있다. 이러한 제1 활성 패턴(AP1)은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다. 제1 활성 패턴(AP1)에 포함되는 브리지 패턴들의 개수는 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 활성 패턴(AP1)은 제1 핀 패턴(110)을 더 포함할 수 있다. 제1 핀 패턴(110)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다. 제1 핀 패턴(110)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다. 제1 내지 제3 브리지 패턴들(111~113)은 제1 핀 패턴(110)의 상면 상에 차례로 적층될 수 있다.
제1 활성 패턴(AP1)의 폭(도 1의 W11)은 높이 방향(즉, 제3 방향(Z1))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 활성 패턴(AP1)을 형성하기 위한 식각 공정(또는 패터닝 공정)의 특성에 따라, 제1 활성 패턴(AP1)의 폭(도 1의 W11)은 기판(100)으로부터 멀어짐에 따라 감소할 수도 있다. 예를 들어, 도시된 것과 달리, 제1 브리지 패턴(111)의 폭은 제1 핀 패턴(110)의 폭보다 작을 수 있고, 제2 브리지 패턴(112)의 폭은 제1 브리지 패턴(111)의 폭보다 작을 수 있고, 제3 브리지 패턴(113)의 폭은 제2 브리지 패턴(112)의 폭보다 작을 수 있다.
제2 활성 패턴(AP2)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 상면과 평행한 제4 방향(X2)으로 연장될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 상면 상에 차례로 적층되며, 서로 이격되어 제4 방향(X2)으로 각각 연장되는 복수의 브리지 패턴들(예컨대, 제4 내지 제6 브리지 패턴들(211~213))을 포함할 수 있다. 이러한 제2 활성 패턴(AP2)은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다. 제2 활성 패턴(AP2)에 포함되는 브리지 패턴들의 개수는 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 활성 패턴(AP2)은 제2 핀 패턴(210)을 더 포함할 수 있다. 제2 핀 패턴(210)은 기판(100)의 상면으로부터 돌출되어 제4 방향(X2)으로 연장될 수 있다. 제2 핀 패턴(210)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다. 제4 내지 제6 브리지 패턴들(211~213)은 제2 핀 패턴(210)의 상면 상에 차례로 적층될 수 있다.
제2 활성 패턴(AP2)의 폭(도 1의 W21)은 높이 방향(즉, 제3 방향(Z1))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제2 활성 패턴(AP2)을 형성하기 위한 식각 공정(또는 패터닝 공정)의 특성에 따라, 제2 활성 패턴(AP2)의 폭(도 1의 W21)은 기판(100)으로부터 멀어짐에 따라 감소할 수도 있다. 예를 들어, 도시된 것과 달리, 제4 브리지 패턴(211)의 폭은 제2 핀 패턴(210)의 폭보다 작을 수 있고, 제5 브리지 패턴(212)의 폭은 제4 브리지 패턴(211)의 폭보다 작을 수 있고, 제6 브리지 패턴(213)의 폭은 제5 브리지 패턴(212)의 폭보다 작을 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모니(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 예시적으로, 이하의 설명에서 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 실리콘(Si) 패턴인 것으로 설명한다.
몇몇 실시예에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 동일 레벨에 배치될 수 있다. 여기서, 동일 레벨에 배치됨이란, 기판(100)의 상면을 기준으로 서로 동일한 높이에 배치됨을 의미한다. 예시적으로, 도 2 및 도 4에 도시된 것처럼, 제1 내지 제3 브리지 패턴들(111~113)과 제4 내지 제6 브리지 패턴들(211~213)은 서로 동일한 높이에 배치될 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 필드 절연막(105)은 제1 핀 패턴(110)의 측면의 적어도 일부 및 제2 핀 패턴(210)의 측면의 적어도 일부를 덮을 수 있다. 제1 핀 패턴(110)의 상부 및 제2 핀 패턴(210)의 상부는 필드 절연막(105)의 상면으로부터 돌출되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 필드 절연막(105)의 상면은 제1 핀 패턴(110)의 상면 및 제2 핀 패턴(210)의 상면과 공면(共面)에 배치될 수도 있다.
제1 게이트 구조체(GS1)는 기판(100)의 제1 영역(I) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 기판(100)의 상면과 평행하며 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 연장될 수 있다. 제1 내지 제3 브리지 패턴들(111~113)은 각각 제1 방향(X1)으로 연장되어 제1 게이트 구조체(GS1)를 관통할 수 있다. 즉, 제1 게이트 구조체(GS1)는 각각의 제1 내지 제3 브리지 패턴들(111~113)의 둘레를 둘러쌀 수 있다.
제2 게이트 구조체(GS2)는 기판(100)의 제2 영역(II) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(GS2)는 기판(100)의 상면과 평행하며 제4 방향(X2)과 교차하는 제5 방향(Y2)으로 연장될 수 있다. 제4 내지 제6 브리지 패턴들(211~213)은 각각 제4 방향(X2)으로 연장되어 제2 게이트 구조체(GS2)를 관통할 수 있다. 즉, 제2 게이트 구조체(GS2)는 각각의 제4 내지 제6 브리지 패턴들(211~213)의 둘레를 둘러쌀 수 있다.
제1 게이트 구조체(GS1)는 제1 게이트 유전막(120) 및 제1 게이트 전극(130)을 포함할 수 있고, 제2 게이트 구조체(GS2)는 제2 게이트 유전막(220) 및 제2 게이트 전극(230)을 포함할 수 있다.
제1 게이트 유전막(120)은 제1 활성 패턴(AP1) 상에 적층될 수 있다. 제1 게이트 유전막(120)은 제1 활성 패턴(AP1)의 둘레를 둘러쌀 수 있다. 또한, 제1 게이트 유전막(120)은 필드 절연막(105)의 상면 및 필드 절연막(105)으로부터 돌출되는 제1 핀 패턴(110)의 표면을 따라 연장될 수도 있다.
제2 게이트 유전막(220)은 제2 활성 패턴(AP2) 상에 적층될 수 있다. 제2 게이트 유전막(220)은 제2 활성 패턴(AP2)의 둘레를 둘러쌀 수 있다. 또한, 제2 게이트 유전막(220)은 필드 절연막(105)의 상면 및 필드 절연막(105)으로부터 돌출되는 제2 핀 패턴(210)의 표면을 따라 연장될 수도 있다.
제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2, 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 스트론튬 티타늄 산화물(SrTiO3), 란타늄 알루미늄 산화물(LaAlO3), 이트륨 산화물(Y2O3), 하프늄 산질화물(HfOxNy), 지르코늄 산질화물(ZrOxNy), 란타늄 산질화물(La2OxNy), 알루미늄 산질화물(Al2OxNy), 티타늄 산질화물(TiOxNy), 스트론튬 티타늄 산질화물(SrTiOxNy), 란타늄 알루미늄 산질화물(LaAlOxNy), 이트륨 산질화물(Y2OxNy) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 유전막(120)은 제1 활성 패턴(AP1) 상에 차례로 적층되는 제1 계면막(122) 및 제1 고유전막(124)을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 유전막(220)은 제2 활성 패턴(AP2) 상에 차례로 적층되는 제2 계면막(222) 및 제2 고유전막(224)을 포함할 수 있다.
제1 계면막(122)은 각각의 제1 내지 제3 브리지 패턴들(111~113)의 둘레를 따라 컨포멀하게 연장될 수 있다. 제2 계면막(222)은 각각의 제4 내지 제6 브리지 패턴들(211~213)의 둘레를 따라 컨포멀하게 연장될 수 있다. 제1 계면막(122) 및 제2 계면막(222)은 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제1 계면막(122)은 제1 활성 패턴(AP1)의 산화물을 포함할 수 있고, 제2 계면막(222)은 제2 활성 패턴(AP2)의 산화물을 포함할 수 있
제1 고유전막(124)은 제1 계면막(122)의 둘레를 따라 컨포멀하게 연장될 수 있다. 제2 고유전막(224)은 제2 계면막(222)의 둘레를 따라 컨포멀하게 연장될 수 있다. 제1 고유전막(124) 및 제2 고유전막(224)은 각각 예를 들어, 상기 고유전율 물질을 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
상기 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상기 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 상기 강유전체 물질막과, 양의 커패시턴스를 갖는 상기 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 상기 강유전체 물질막 및 상기 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 상기 강유전체 물질막을 포함하는 트랜지스터는 상온에서 약 60 mV/decade 미만의 문턱 전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
상기 강유전체 물질막은 강유전체 특성을 가질 수 있다. 상기 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일례로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
상기 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
상기 강유전체 물질막이 하프늄 산화물을 포함할 경우, 상기 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 상기 강유전체 물질막은 약 3 at% 내지 약 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 상기 강유전체 물질막은 약 2 at% 내지 약 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 상기 강유전체 물질막은 2 at% 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 상기 강유전체 물질막은 1 at% 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 상기 강유전체 물질막은 50 at% 내지 80 at%의 지르코늄을 포함할 수 있다.
상기 상유전체 물질막은 상유전체 특성을 가질 수 있다. 상기 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상기 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상기 강유전체 물질막 및 상기 상유전체 물질막은 동일한 물질을 포함할 수 있다. 상기 강유전체 물질막은 강유전체 특성을 갖지만, 상기 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 상기 강유전체 물질막 및 상기 상유전체 물질막이 하프늄 산화물을 포함할 경우, 상기 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상기 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
상기 강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 상기 강유전체 물질막의 두께는 예를 들어, 0.5 nm 내지 10 nm 일 수 있으나, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 상기 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일례로, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 전극(130)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 제1 게이트 전극(130)은 제1 게이트 유전막(120) 상에 적층될 수 있다. 즉, 제1 게이트 유전막(120)은 제1 활성 패턴(AP1)과 제1 게이트 전극(130) 사이에 개재될 수 있다. 또한, 제1 게이트 유전막(120)은 제1 핀 패턴(110)과 제1 게이트 전극(130) 사이에 개재될 수도 있다. 제1 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(230)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 제2 게이트 전극(230)은 제2 게이트 유전막(220) 상에 적층될 수 있다. 즉, 제2 게이트 유전막(220)은 제2 활성 패턴(AP2)과 제2 게이트 전극(230) 사이에 개재될 수 있다. 또한, 제2 게이트 유전막(220)은 제2 핀 패턴(210)과 제2 게이트 전극(230) 사이에 개재될 수도 있다. 제2 게이트 전극(230)은 예를 들어, 리플레이스먼트(replacement) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 단일막인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 복수의 도전층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 각각의 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
제1 게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 구조체(GS1)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 게이트 유전막(120)의 일부는 제1 게이트 전극(130)과 제1 게이트 스페이서(140) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 제1 게이트 스페이서(140)의 내측면의 적어도 일부를 따라 더 연장될 수 있다. 이러한 제1 게이트 유전막(120)은 리플레이스먼트 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 스페이서(240)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 구조체(GS2)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제2 게이트 유전막(220)의 일부는 제2 게이트 전극(230)과 제2 게이트 스페이서(240) 사이에 개재될 수 있다. 예를 들어, 제2 게이트 유전막(220)은 제2 게이트 스페이서(240)의 내측면의 적어도 일부를 따라 더 연장될 수 있다. 이러한 제2 게이트 유전막(220)은 리플레이스먼트 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(150)은 제1 게이트 구조체(GS1)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 게이트 캡핑 패턴(150)은 제1 게이트 구조체(GS1)의 상면 및 제1 게이트 스페이서(140)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제1 게이트 구조체(GS1)의 상면 및 제1 게이트 스페이서(140)의 상면은 위로 오목한 오목면을 포함할 수 있다.
제2 게이트 캡핑 패턴(250)은 제2 게이트 구조체(GS2)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제2 게이트 캡핑 패턴(250)은 제2 게이트 구조체(GS2)의 상면 및 제2 게이트 스페이서(240)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제2 게이트 구조체(GS2)의 상면 및 제2 게이트 스페이서(240)의 상면은 위로 오목한 오목면을 포함할 수 있다.
제1 게이트 캡핑 패턴(150) 및 제2 게이트 캡핑 패턴(250)은 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(160)은 기판(100)의 상면 및 제1 게이트 구조체(GS1)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 또한, 제1 에피택셜 패턴(160)은 제1 활성 패턴(AP1)과 접속될 수 있다. 예를 들어, 각각의 제1 내지 제3 브리지 패턴들(111~113)은 제1 게이트 구조체(GS1) 및 제1 게이트 스페이서(140)를 관통하여 제1 에피택셜 패턴(160)과 접속될 수 있다. 제1 에피택셜 패턴(160)은 제1 게이트 유전막(120) 및/또는 제1 게이트 스페이서(140)에 의해 제1 게이트 전극(130)으로부터 전기적으로 분리될 수 있다. 제1 에피택셜 패턴(160)은 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(160)은 제1 활성 패턴(AP1)으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이러한 제1 에피택셜 패턴(160)은 제1 영역(I) 상에 형성되는 트랜지스터(예컨대, PFET)의 소오스/드레인 영역으로 제공될 수 있다.
제1 에피택셜 패턴(160)의 제1 방향(X1)의 폭은 높이 방향(즉, 제3 방향(Z1))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 에피택셜 패턴(160)을 형성하기 위해 제1 활성 패턴(AP1)에 대하여 수행되는 식각 공정(또는, 리세스 공정)의 특성에 따라, 제1 에피택셜 패턴(160)의 제1 방향(X1)의 폭은 도시된 것과 달리 기판(100)을 향함에 따라 감소할 수도 있다.
제1 에피택셜 패턴(160)은 그 내부에 제1 에피택셜 트렌치(160t)를 포함할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 에피택셜 트렌치(160t)는 제1 에피택셜 패턴(160)의 상면의 적어도 일부에 의해 정의될 수 있다. 제1 에피택셜 트렌치(160t)는 제2 방향(Y1)으로 연장될 수 있다. 예를 들어, 제1 에피택셜 패턴(160)은 제2 방향(Y1)과 교차하는 단면에서 'U'자 형상일 수 있다. 몇몇 실시예에서, 제1 에피택셜 트렌치(160t)는 제1 방향(X1)에서 제1 내지 제3 브리지 패턴들(111~113)과 중첩하는 깊은 트렌치(deep trench)일 수 있다. 예를 들어, 제1 에피택셜 트렌치(160t)의 하면은 제1 브리지 패턴(111)의 상면보다 낮을 수 있고, 제1 에피택셜 트렌치(160t)의 상면은 제3 브리지 패턴(113)의 하면보다 높을 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(160)의 상면은 제1 경사면(160s)을 포함할 수 있다. 제1 경사면(160s)은 제1 게이트 구조체(GS1)에 인접할 수 있다. 또한, 제1 경사면(160s)은 제1 게이트 구조체(GS1)로부터 멀어짐에 따라 그 높이가 감소할 수 있다. 몇몇 실시예에서, 제1 경사면(160s)은 {111} 결정면을 포함할 수 있다. 예를 들어, 제1 경사면(160s)은 (1 1 1) 면, (1 1 -1) 면, (1 -1 1) 면, (1 -1 -1) 면, (-1 1 1) 면, (-1 1 -1) 면, (-1 -1 1) 면 및 (-1 -1 -1) 면 중 하나일 수 있다. 몇몇 실시예에서, 제1 경사면(160s)은 최상부 브리지 패턴(예컨대, 제3 브리지 패턴(113))의 상면보다 높은 위치로부터 연장될 수 있다. 예를 들어, 제1 에피택셜 패턴(160)의 상부는 최상부 브리지 패턴(예컨대, 제3 브리지 패턴(113))의 상면 상에 배치되는 제1 게이트 스페이서(160)의 외측면과 접촉할 수 있다.
몇몇 실시예에서, 제1 에피택셜 트렌치(160t)는 제1 경사면(160s)으로부터 기판(100)을 향해 아래로 연장될 수 있다. 제1 에피택셜 트렌치(160t)의 제1 방향(X1)의 폭은 높이 방향(즉, 제3 방향(Z1))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제1 에피택셜 패턴(160)의 제1 방향(X1)의 폭이 기판(100)을 향함에 따라 감소하는 경우에, 제1 에피택셜 트렌치(160t)의 제1 방향(X1)의 폭 또한 기판(100)을 향함에 따라 감소할 수도 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(160)의 제2 방향(Y1)의 폭(도 1의 W12)은 제1 활성 패턴(AP1)의 폭(도 1의 W11)과 동일할 수 있다. 제1 에피택셜 패턴(160)의 제2 방향(Y1)의 폭(도 1의 W12)은 높이 방향(즉, 제3 방향(Z1))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제1 활성 패턴(AP1)의 폭(도 1의 W11)이 기판(100)으로부터 멀어짐에 따라 감소하는 경우에, 제1 에피택셜 패턴(160)의 제2 방향(Y1)의 폭 또한 기판(100)으로부터 멀어짐에 따라 감소할 수도 있다.
제1 에피택셜 패턴(160)은 제1 도전형을 갖는 제1 불순물을 포함할 수 있다. 예를 들어, 제1 영역(I)이 PFET 영역인 경우에, 제1 에피택셜 패턴(160)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 상기 p형 불순물은 예를 들어, 붕소(B), 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(160)은 압축 스트레스 물질을 더 포함할 수 있다. 일례로, 제1 활성 패턴(AP1)이 실리콘 패턴인 경우에, 제1 에피택셜 패턴(160)은 실리콘(Si)에 비해 격자 상수가 큰 물질(예컨대, 실리콘 게르마늄(SiGe))을 포함할 수 있다. 상기 압축 스트레스 물질은 제1 활성 패턴(AP1)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
제2 에피택셜 패턴(260)은 기판(100)의 상면 및 제2 게이트 구조체(GS2)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 또한, 제2 에피택셜 패턴(260)은 제2 활성 패턴(AP2)과 접속될 수 있다. 예를 들어, 각각의 제4 내지 제6 브리지 패턴들(211~213)은 제2 게이트 구조체(GS2) 및 제2 게이트 스페이서(240)를 관통하여 제2 에피택셜 패턴(260)과 접속될 수 있다. 제2 에피택셜 패턴(260)은 제2 게이트 유전막(220) 및/또는 제2 게이트 스페이서(240)에 의해 제2 게이트 전극(230)으로부터 전기적으로 분리될 수 있다. 제2 에피택셜 패턴(260)은 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제2 에피택셜 패턴(260)은 제2 활성 패턴(AP2)으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이러한 제2 에피택셜 패턴(260)은 제2 영역(II) 상에 형성되는 트랜지스터(예컨대, NFET)의 소오스/드레인 영역으로 제공될 수 있다.
제2 에피택셜 패턴(260)의 제4 방향(X2)의 폭은 높이 방향(즉, 제6 방향(Z2))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제2 에피택셜 패턴(260)을 형성하기 위해 제2 활성 패턴(AP2)에 대하여 수행되는 식각 공정(또는, 리세스 공정)의 특성에 따라, 제2 에피택셜 패턴(260)의 제4 방향(X2)의 폭은 도시된 것과 달리 기판(100)을 향함에 따라 감소할 수도 있다.
제2 에피택셜 패턴(260)은 그 내부에 제2 에피택셜 트렌치(260t)를 포함할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제2 에피택셜 트렌치(260t)는 제2 에피택셜 패턴(260)의 상면의 적어도 일부에 의해 정의될 수 있다. 제2 에피택셜 트렌치(260t)는 제5 방향(Y2)으로 연장될 수 있다. 예를 들어, 제2 에피택셜 패턴(260)은 제5 방향(Y2)과 교차하는 단면에서 'U'자 형상일 수 있다. 몇몇 실시예에서, 제2 에피택셜 트렌치(260t)는 제4 방향(X2)에서 제4 내지 제6 브리지 패턴들(211~213)과 중첩하는 깊은 트렌치(deep trench)일 수 있다. 예를 들어, 제2 에피택셜 트렌치(260t)의 하면은 제4 브리지 패턴(211)의 상면보다 낮을 수 있고, 제2 에피택셜 트렌치(260t)의 상면은 제6 브리지 패턴(213)의 하면보다 높을 수 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(260)의 상면은 제2 경사면(260s)을 포함할 수 있다. 제2 경사면(260s)은 제2 게이트 구조체(GS2)에 인접할 수 있다. 또한, 제2 경사면(260s)은 제2 게이트 구조체(GS2)로부터 멀어짐에 따라 그 높이가 감소할 수 있다. 몇몇 실시예에서, 제2 경사면(260s)은 {111} 결정면을 포함할 수 있다. 예를 들어, 제2 경사면(260s)은 (1 1 1) 면, (1 1 -1) 면, (1 -1 1) 면, (1 -1 -1) 면, (-1 1 1) 면, (-1 1 -1) 면, (-1 -1 1) 면 및 (-1 -1 -1) 면 중 하나일 수 있다. 몇몇 실시예에서, 제2 경사면(260s)은 최상부 브리지 패턴(예컨대, 제6 브리지 패턴(213))의 상면보다 높은 위치로부터 연장될 수 있다. 예를 들어, 제2 에피택셜 패턴(260)의 상부는 최상부 브리지 패턴(예컨대, 제6 브리지 패턴(213))의 상면 상에 배치되는 제2 게이트 스페이서(260)의 외측면과 접촉할 수 있다.
몇몇 실시예에서, 제2 에피택셜 트렌치(260t)는 제2 경사면(260s)으로부터 기판(100)을 향해 아래로 연장될 수 있다. 제2 에피택셜 트렌치(260t)의 제4 방향(X2)의 폭은 높이 방향(즉, 제6 방향(Z2))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제2 에피택셜 패턴(260)의 제4 방향(X2)의 폭이 기판(100)을 향함에 따라 감소하는 경우에, 제2 에피택셜 트렌치(260t)의 제4 방향(X2)의 폭 또한 기판(100)을 향함에 따라 감소할 수도 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(260)의 제5 방향(Y2)의 폭(도 1의 W22)은 제2 활성 패턴(AP2)의 폭(도 1의 W21)과 동일할 수 있다. 제2 에피택셜 패턴(260)의 제5 방향(Y2)의 폭(도 1의 W22)은 높이 방향(즉, 제6 방향(Z2))에서 일정한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제2 활성 패턴(AP2)의 폭(도 1의 W21)이 기판(100)으로부터 멀어짐에 따라 감소하는 경우에, 제2 에피택셜 패턴(260)의 제5 방향(Y2)의 폭 또한 기판(100)으로부터 멀어짐에 따라 감소할 수도 있다.
제2 에피택셜 패턴(260)은 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함할 수 있다. 예를 들어, 제2 영역(II)이 NFET 영역인 경우에, 제2 에피택셜 패턴(260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 상기 n형 불순물은 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(260)은 인장 스트레스 물질을 더 포함할 수 있다. 일례로, 제2 활성 패턴(AP2)이 실리콘 패턴인 경우에, 제2 에피택셜 패턴(260)은 실리콘(Si)에 비해 격자 상수가 작은 물질(예컨대, 실리콘 카바이드(SiC))을 포함할 수 있다. 상기 인장 스트레스 물질은 제2 활성 패턴(AP2)에 인장 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160) 상에 형성될 수 있다. 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160)과 접속될 수 있다. 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160)의 외주면을 둘러쌀 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160)의 측면 및 상면을 덮을 수 있다. 또한, 도 2에 도시된 것처럼, 제1 실리사이드 패턴(190)은 제1 에피택셜 트렌치(160t)의 적어도 일부를 채울 수 있다. 이를 통해, 제1 에피택셜 패턴(160)과 제1 실리사이드 패턴(190) 간의 접촉 면적이 향상되어, 제1 에피택셜 패턴(160)에 대한 접촉 저항(contact resistance)이 개선될 수 있다.
몇몇 실시예에서, 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160)의 제1 에피택셜 트렌치(160t)를 완전히 채울 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제1 실리사이드 패턴(190)의 상면의 높이는 제1 에피택셜 트렌치(160t)의 상부의 높이보다 높을 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(160)의 상기 제1 불순물(예컨대, 붕소(B), 인듐(In), 갈륨(Ga) 및/또는 알루미늄(Al))의 농도는 제1 실리사이드 패턴(190)으로부터 멀어짐에 따라 감소할 수 있다. 즉, 제1 에피택셜 패턴(160)의 상기 제1 불순물의 농도는 제1 실리사이드 패턴(190)과의 계면에서 가장 높을 수 있다. 예를 들어, 제1 에피택셜 패턴(160)과 제1 실리사이드 패턴(190) 간의 계면 상에 제1 지점(P1)이 정의될 수 있고, 제1 에피택셜 패턴(160)과 제1 핀 패턴(110) 간의 계면 상에 제2 지점(P2)이 정의될 수 있다. 도 3a에 도시된 것처럼, 제1 지점(P1)으로부터 제2 지점(P2)을 향하는 방향에서, 제1 에피택셜 패턴(160)의 도핑 농도는 점점 감소할 수 있다.
몇몇 실시예에서, 제1 실리사이드 패턴(190)은 제3 경사면(190s)을 포함할 수 있다. 제3 경사면(190s)은 제1 게이트 구조체(GS1)로부터 멀어짐에 따라 그 높이가 감소할 수 있다.
제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260) 상에 형성될 수 있다. 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260)과 접속될 수 있다. 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260)의 외주면을 둘러쌀 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260)의 측면 및 상면을 덮을 수 있다. 또한, 도 2에 도시된 것처럼, 제2 실리사이드 패턴(290)은 제2 에피택셜 트렌치(260t)의 적어도 일부를 채울 수 있다. 이를 통해, 제2 에피택셜 패턴(260)과 제2 실리사이드 패턴(290) 간의 접촉 면적이 향상되어, 제2 에피택셜 패턴(260)에 대한 접촉 저항(contact resistance)이 개선될 수 있다.
몇몇 실시예에서, 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260)의 제2 에피택셜 트렌치(260t)를 완전히 채울 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제2 실리사이드 패턴(290)의 상면의 높이는 제2 에피택셜 트렌치(260t)의 상부의 높이보다 높을 수 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(260)의 상기 제2 불순물(예컨대, 인(P), 비소(As) 및/또는 안티모니(Sb))의 농도는 제2 실리사이드 패턴(290)으로부터 멀어짐에 따라 감소할 수 있다. 즉, 제2 에피택셜 패턴(260)의 상기 제2 불순물의 농도는 제2 실리사이드 패턴(290)과의 계면에서 가장 높을 수 있다. 예를 들어, 제2 에피택셜 패턴(260)과 제2 실리사이드 패턴(290) 간의 계면 상에 제3 지점(P3)이 정의될 수 있고, 제2 에피택셜 패턴(260)과 제2 핀 패턴(210) 간의 계면 상에 제4 지점(P4)이 정의될 수 있다. 도 3b에 도시된 것처럼, 제3 지점(P3)으로부터 제4 지점(P4)을 향하는 방향에서, 제2 에피택셜 패턴(260)의 도핑 농도는 점점 감소할 수 있다.
몇몇 실시예에서, 제2 실리사이드 패턴(290)은 제4 경사면(290s)을 포함할 수 있다. 제4 경사면(290s)은 제2 게이트 구조체(GS2)로부터 멀어짐에 따라 그 높이가 감소할 수 있다.
제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290)은 서로 다른 스트레스 특성을 가질 수 있다. 예를 들어, 제1 영역(I)은 PFET 영역이고 제2 영역(II)은 NFET 영역인 경우에, 제2 실리사이드 패턴(290)은 제1 실리사이드 패턴(190)보다 큰 인장 스트레스 특성을 가질 수 있다.
일례로, 제1 실리사이드 패턴(190)은 니켈 실리사이드(NiSi) 또는 몰리브덴 실리사이드(MoSi2) 등과 같이 상대적으로 작은 인장 스트레스 특성을 갖거나 압축 스트레스 특성을 갖는 금속 실리사이드를 포함할 수 있다. 이러한 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160) 및 제1 활성 패턴(AP1)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
또한, 일례로, 제2 실리사이드 패턴(290)은 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2) 등과 같이 상대적으로 큰 인장 스트레스 특성을 갖는 금속 실리사이드를 포함할 수 있다. 이러한 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260) 및 제2 활성 패턴(AP2)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
층간 절연막(180)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(180)은 제1 게이트 스페이서(140)의 외측면 상의 공간 및 제2 게이트 스페이서(240)의 외측면 상의 공간을 채우도록 형성될 수 있다. 예를 들어, 층간 절연막(180)은 필드 절연막(105), 제1 에피택셜 패턴(160) 및 제2 에피택셜 패턴(260)을 덮을 수 있다. 층간 절연막(180)은 제1 게이트 캡핑 패턴(150)의 상면 및 제2 게이트 캡핑 패턴(250)의 상면을 노출시키는 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 층간 절연막(180)은 제1 게이트 캡핑 패턴(150)의 상면 및 제2 게이트 캡핑 패턴(250)의 상면을 덮을 수도 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 실리콘 산화물보다 유전 상수가 작은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290)을 덮는 제1 라이너막(182)이 형성될 수 있다. 제1 라이너막(182)은 제1 실리사이드 패턴(190)의 표면 및 제2 실리사이드 패턴(290)의 표면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 라이너막(182)은 필드 절연막(105)의 상면, 제1 게이트 스페이서(140)의 측면 및 제2 게이트 스페이서(240)의 측면을 따라 더 연장될 수도 있다. 층간 절연막(180)은 제1 라이너막(182) 상에 형성될 수 있다.
제1 라이너막(182)은 층간 절연막(180)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 층간 절연막(180)이 실리콘 산화물을 포함하는 경우에, 제1 라이너막(182)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕질화물(SiBN), 실리콘 산붕질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 이러한 제1 라이너막(182)은 층간 절연막(180)에 대한 식각 공정에서 식각 정지막(etch stop layer)으로 제공될 수 있다.
제1 소오스/드레인 컨택(CA1)은 제1 실리사이드 패턴(190)과 접속될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA1)은 제3 방향(Z1)으로 연장되어 층간 절연막(180) 및 제1 라이너막(182)을 관통할 수 있고, 제1 실리사이드 패턴(190)의 상면과 접속될 수 있다.
제2 소오스/드레인 컨택(CA2)은 제2 실리사이드 패턴(290)과 접속될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(CA2)은 제6 방향(Z2)으로 연장되어 층간 절연막(180) 및 제1 라이너막(182)을 관통할 수 있고, 제2 실리사이드 패턴(290)의 상면과 접속될 수 있다.
몇몇 실시예에서, 층간 절연막(180) 및 제1 라이너막(182) 상에 제2 라이너막(184)이 더 형성될 수 있다. 제2 라이너막(184)은 제1 소오스/드레인 컨택(CA1)의 측면 및 제2 소오스/드레인 컨택(CA2)의 측면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)은 각각 제2 라이너막(184)을 관통하여 제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290)과 접속될 수 있다.
제2 라이너막(184)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 실리콘 산화물보다 유전 상수가 작은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 컨택(CA1)은 제1 실리사이드 패턴(190) 상에 차례로 적층되는 제1 배리어 금속막(194) 및 제1 금속막(196)을 포함할 수 있다. 몇몇 실시예에서, 제2 소오스/드레인 컨택(CA2)은 제2 실리사이드 패턴(290) 상에 차례로 적층되는 제2 배리어 금속막(294) 및 제2 금속막(296)을 포함할 수 있다.
제1 배리어 금속막(194)은 제1 실리사이드 패턴(190) 상에 형성될 수 있다. 제1 배리어 금속막(194)은 제1 실리사이드 패턴(190)의 상면 및 제2 라이너막(184)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제2 배리어 금속막(294)은 제2 실리사이드 패턴(290) 상에 형성될 수 있다. 제2 배리어 금속막(294)은 제2 실리사이드 패턴(290)의 상면 및 제2 라이너막(184)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 배리어 금속막(194) 및 제2 배리어 금속막(294)은 각각 예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 도전성 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 배리어 금속막(194) 및 제2 배리어 금속막(294)은 각각 티타늄 질화물(TiN)을 포함할 수 있다.
제1 금속막(196)은 제1 배리어 금속막(194) 상에 형성될 수 있다. 제1 금속막(196)은 제1 실리사이드 패턴(190) 상에 제1 배리어 금속막(194)이 채워지고 남은 영역을 채울 수 있다. 제2 금속막(296)은 제2 배리어 금속막(294) 상에 형성될 수 있다. 제2 금속막(296)은 제2 실리사이드 패턴(290) 상에 제2 배리어 금속막(294)이 채워지고 남은 영역을 채울 수 있다. 제1 금속막(196) 및 제2 금속막(296)은 각각 예를 들어, 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 코발트 텅스텐 인(CoWP) 등과 같은 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 금속막(196) 및 제2 금속막(296)은 각각 코발트(Co)를 포함할 수 있다.
소오스/드레인 영역과 소오스/드레인 컨택 간의 대한 접촉 저항(contact resistance)을 저감하기 위해, 깊은 트렌치(deep trench; 예컨대, 제1 에피택셜 트렌치(160t) 또는 제2 에피택셜 트렌치(260t))를 포함하는 에피택셜 패턴이 이용될 수 있다. 그러나, 상기 깊은 트렌치의 형성으로 인해, 에피택셜 패턴에 의해 유발되는 스트레스가 저감되어 채널 저항(channel resistance)이 증가할 수 있다. 예를 들어, PFET의 채널이 실리콘 패턴인 경우에, PFET의 소오스/드레인 영역으로서 실리콘(Si)에 비해 격자 상수가 큰 실리콘 게르마늄(SiGe) 패턴이 이용될 수 있다. 그러나, 상기 실리콘 게르마늄 패턴 내에 깊은 트렌치가 형성되면, 상기 실리콘 게르마늄 패턴의 부피가 감소되어 이에 의해 채널 영역(실리콘 패턴)에 가해지는 압축 스트레스가 저감될 수 있다.
몇몇 실시예에 따른 반도체 장치에서는, 각각 깊은 트렌치를 갖는 제1 에피택셜 패턴(160) 및 제2 에피택셜 패턴(260)을 이용하되, 서로 다른 스트레스 특성을 갖는 제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290)을 이용하여 반도체 장치의 성능을 개선할 수 있다.
구체적으로, 상술한 것처럼, PFET의 소오스/드레인 영역으로 제공되는 제1 에피택셜 패턴(160)은 깊은 트렌치인 제1 에피택셜 트렌치(160t)를 포함할 수 있고, 제1 실리사이드 패턴(190)은 제1 에피택셜 트렌치(160t)의 적어도 일부를 채울 수 있다. 이 때, 제1 실리사이드 패턴(190)은 상대적으로 작은 인장 스트레스를 갖거나 압축 스트레스 특성을 가질 수 있으므로, 제1 에피택셜 트렌치(160t)로 인한 제1 에피택셜 패턴(160)의 부피 감소를 보상하여 채널 저항을 개선할 수 있다. 특히, 제1 실리사이드 패턴(190)이 제1 에피택셜 트렌치(160t)를 완전히 채우는 경우에, 상기 스트레스 특성이 극대화되어 채널 저항이 더욱 개선될 수 있다. 이를 통해, 제1 에피택셜 패턴(160)에 대한 접촉 저항뿐만 아니라, 제1 활성 패턴(AP1)의 채널 저항이 개선되어 성능이 향상된 반도체 장치가 제공될 수 있다.
또한, 상술한 것처럼, 몇몇 실시예에 따른 반도체 장치에서, NFET의 소오스/드레인 영역으로 제공되는 제2 에피택셜 패턴(260)은 깊은 트렌치인 제2 에피택셜 트렌치(260t)를 포함할 수 있고, 제2 실리사이드 패턴(290)은 제2 에피택셜 트렌치(260t)의 적어도 일부를 채울 수 있다. 이 때, 제2 실리사이드 패턴(290)은 상대적으로 큰 인장 스트레스 특성을 가질 수 있으므로, 제2 에피택셜 트렌치(260t)로 인한 제2 에피택셜 패턴(260)의 부피 감소를 보상하여 채널 저항을 개선할 수 있다. 특히, 제2 실리사이드 패턴(290)이 제2 에피택셜 트렌치(260t)를 완전히 채우는 경우에, 상기 스트레스 특성이 극대화되어 채널 저항이 더욱 개선될 수 있다. 이를 통해, 제2 에피택셜 패턴(260)에 대한 접촉 저항뿐만 아니라, 제2 활성 패턴(AP2)의 채널 저항이 개선되어 성능이 향상된 반도체 장치가 제공될 수 있다.
도 5 및 도 6은 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(145)를 더 포함한다.
내부 스페이서(145)는 제1 내지 제3 브리지 패턴들(111~113) 사이의 제1 게이트 전극(130)의 측면 상에 형성될 수 있다. 또한, 내부 스페이서(145)는 제1 핀 패턴(110)과 제1 브리지 패턴(111) 사이의 제1 게이트 전극(130)의 측면 상에도 형성될 수 있다. 제1 내지 제3 브리지 패턴들(111~113) 사이의 제1 게이트 전극(130)은 제1 게이트 유전막(120) 및/또는 내부 스페이서(145)에 의해 제1 에피택셜 패턴(160)으로부터 전기적으로 분리될 수 있다.
내부 스페이서(145)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 내부 스페이서(145)는 제1 게이트 스페이서(140)와 동일한 물질을 포함할 수도 있고, 제1 게이트 스페이서(140)와는 다른 물질을 포함할 수도 있다. 내부 스페이서(145)의 두께는 제1 게이트 스페이서(140)의 두께와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다.
내부 스페이서(145)는 제1 영역(I) 상에 형성되는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 내부 스페이서(145)는 제1 영역(I) 및 제2 영역(II) 상에 모두 형성될 수도 있다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 실리사이드 패턴(190) 및/또는 제2 실리사이드 패턴(290)은 깊은 트렌치를 포함한다.
예를 들어, 제1 실리사이드 패턴(190)의 두께는 제1 에피택셜 트렌치(160t)를 완전히 채우지 못하도록 형성될 수 있다. 이러한 제1 실리사이드 패턴(190)은 그 내부에 제1 실리사이드 트렌치(190t)를 포함할 수 있다. 제1 실리사이드 트렌치(190t)는 제1 실리사이드 패턴(190)의 상면의 적어도 일부에 의해 정의될 수 있다. 제1 실리사이드 트렌치(190t)는 제2 방향(Y1)으로 연장될 수 있다. 예를 들어, 제1 실리사이드 패턴(190)은 제2 방향(Y1)과 교차하는 단면에서 'U'자 형상일 수 있다. 몇몇 실시예에서, 제1 실리사이드 트렌치(190t)는 제1 방향(X1)에서 제1 내지 제3 브리지 패턴들(111~113)과 중첩하는 깊은 트렌치(deep trench)일 수 있다.
또는, 예를 들어, 제2 실리사이드 패턴(290)의 두께는 제2 에피택셜 트렌치(260t)를 완전히 채우지 못하도록 형성될 수 있다. 이러한 제2 실리사이드 패턴(290)은 그 내부에 제2 실리사이드 트렌치(290t)를 포함할 수 있다. 제2 실리사이드 트렌치(290t)는 제2 실리사이드 패턴(290)의 상면의 적어도 일부에 의해 정의될 수 있다. 제2 실리사이드 트렌치(290t)는 제5 방향(Y2)으로 연장될 수 있다. 예를 들어, 제2 실리사이드 패턴(290)은 제5 방향(Y2)과 교차하는 단면에서 'U'자 형상일 수 있다. 몇몇 실시예에서, 제2 실리사이드 트렌치(290t)는 제4 방향(X2)에서 제4 내지 제6 브리지 패턴들(211~213)과 중첩하는 깊은 트렌치(deep trench)일 수 있다.
제1 소오스/드레인 컨택(CA1)은 제1 실리사이드 트렌치(190t)를 채울 수 있다. 이러한 제1 소오스/드레인 컨택(CA1)의 하부는 제1 방향(X1)에서 제1 내지 제3 브리지 패턴들(111~113)과 중첩할 수 있다. 제2 소오스/드레인 컨택(CA2)은 제2 실리사이드 트렌치(290t)를 채울 수 있다. 이러한 제2 소오스/드레인 컨택(CA2)의 하부는 제4 방향(X2)에서 제4 내지 제6 브리지 패턴들(211~213)과 중첩할 수 있다.
제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290)이 모두 깊은 트렌치를 포함하는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 실리사이드 패턴(190) 및 제2 실리사이드 패턴(290) 중 하나만이 깊은 트렌치를 포함할 수도 있다. 일례로, 제1 실리사이드 패턴(190)은 제1 실리사이드 트렌치(190t)를 포함할 수 있고, 제2 실리사이드 패턴(290)은 제2 에피택셜 트렌치(260t)를 완전히 채울 수 있다. 다른 예로, 제1 실리사이드 패턴(190)은 제1 에피택셜 트렌치(160t)를 완전히 채울 수 있고, 제2 실리사이드 패턴(290)은 제2 실리사이드 트렌치(290t)를 포함할 수 있다.
도 7 및 도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 전면 배선 구조체(FS) 및 후면 배선 구조체(BS)를 더 포함한다.
전면 배선 구조체(FS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성되는 기판(100)의 전면(front side) 상에 배치될 수 있다. 예를 들어, 전면 배선 구조체(FS)는 층간 절연막(180) 상에 형성될 수 있다. 후면 배선 구조체(BS)는 기판(100)의 전면과 반대되는 기판(100)의 후면(back side) 상에 배치될 수 있다.
전면 배선 구조체(FS)는 전면 배선간 절연막(510), 복수의 전면 배선 패턴들(FM1~FM3) 및 복수의 전면 비아 패턴들(FV1~FV3)을 포함할 수 있다. 전면 배선 패턴들(FM1~FM3)은 층간 절연막(180) 상에 차례로 적층될 수 있다. 전면 비아 패턴들(FV1~FV3)은 전면 배선 패턴들(FM1~FM3)을 상호 연결할 수 있다. 전면 배선 패턴들(FM1~FM3) 및 전면 비아 패턴들(FV1~FV3)은 각각 전면 배선간 절연막(510)에 의해 상호 절연될 수 있다. 전면 배선간 절연막(510), 전면 배선 패턴들(FM1~FM3) 및 전면 비아 패턴들(FV1~FV3)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
전면 배선 구조체(FS)는 기판(100) 상에 형성되는 다양한 전자 소자들(예컨대, 제1 영역(I) 상의 PFET 및/또는 제2 영역(II) 상의 NFET)을 위한 신호 라인 및/또는 전원 라인을 제공할 수 있다. 일례로, 전면 배선 구조체(FS)의 제1 전면 비아 패턴(FV1)은 제1 소오스/드레인 컨택(CA1) 및/또는 제2 소오스/드레인 컨택(CA2)과 접속될 수 있다.
구체적으로 도시되지 않았으나, 전면 배선 패턴들(FM1~FM3) 및 전면 비아 패턴들(FV1~FV3)은 각각 배리어 도전막 및 필링 도전막을 포함할 수 있다. 상기 배리어 도전막은 상기 필링 도전막의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 상기 배리어 도전막은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링 도전막은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
후면 배선 구조체(BS)는 후면 배선간 절연막(520), 복수의 후면 배선 패턴들(BM1, BM2) 및 복수의 후면 비아 패턴들(BV1, BV2)을 포함할 수 있다. 후면 배선 패턴들(BM1, BM2)은 기판(100)의 후면 상에 차례로 적층될 수 있다. 후면 비아 패턴들(BV1, BV2)은 후면 배선 패턴들(BM1, BM2)을 상호 연결할 수 있다. 후면 배선 패턴들(BM1, BM2) 및 후면 비아 패턴들(BV1, BV2)은 각각 후면 배선간 절연막(520)에 의해 상호 절연될 수 있다. 후면 배선간 절연막(520), 후면 배선 패턴들(BM1, BM2) 및 후면 비아 패턴들(BV1, BV2)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
몇몇 실시예에서, 후면 배선 구조체(BS)는 기판(100) 상에 형성되는 다양한 전자 소자들(예컨대, 제1 영역(I) 상의 PFET 및/또는 제2 영역(II) 상의 NFET)을 위한 배전 네트워크(PDN; Power Delivery Network)를 제공할 수 있다. 예를 들어, 외부로부터 공급되는 전원 전압(예컨대, 소오스 전압(VSS) 또는 드레인 전압(VDD))은 후면 배선 구조체(BS)를 통해 제1 에피택셜 패턴(160) 및/또는 제2 에피택셜 패턴(260)으로 제공될 수 있다.
구체적으로 도시되지 않았으나, 후면 배선 패턴들(BM1, BM2) 및 후면 비아 패턴들(BV1, BV2)은 각각 배리어 도전막 및 필링 도전막을 포함할 수 있다. 상기 배리어 도전막은 상기 필링 도전막의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 상기 배리어 도전막은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링 도전막은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 하부 컨택(DC1) 및 제2 하부 컨택(DC2)이 더 형성될 수 있다. 제1 하부 컨택(DC1)은 후면 배선 구조체(BS)와 제1 에피택셜 패턴(160)을 전기적으로 연결할 수 있고, 제2 하부 컨택(DC2)은 후면 배선 구조체(BS)와 제2 에피택셜 패턴(260)을 전기적으로 연결할 수 있다. 외부로부터 공급되는 전원 전압(예컨대, 소오스 전압(VSS) 또는 드레인 전압(VDD))은 후면 배선 구조체(BS) 및 제1 하부 컨택(DC1)을 통해 제1 에피택셜 패턴(160)으로 제공될 수 있고, 후면 배선 구조체(BS) 및 제2 하부 컨택(DC2)을 통해 제2 에피택셜 패턴(260)으로 제공될 수 있다.
예를 들어, 제1 하부 컨택(DC1)은 제3 방향(Z1)으로 연장되어 기판(100) 및 후면 절연막(102)을 관통할 수 있다. 제1 하부 컨택(DC1)은 후면 배선 구조체(BS)의 파워 레일(BR)과 제1 에피택셜 패턴(160)을 전기적으로 연결할 수 있다. 일례로, 도 7에 도시된 것처럼, 제1 하부 컨택(DC1)은 기판(100) 및 제1 에피택셜 패턴(160)을 관통하여 제1 실리사이드 패턴(190)의 하면과 접속될 수 있다. 다른 예로, 도 8에 도시된 것처럼, 제1 하부 컨택(DC1)은 기판(100) 및 제1 에피택셜 패턴(160)을 관통하여 제1 실리사이드 트렌치(190t)를 채울 수 있다.
또한, 예를 들어, 제2 하부 컨택(DC2)은 제6 방향(Z2)으로 연장되어 기판(100) 및 후면 절연막(102)을 관통할 수 있다. 제2 하부 컨택(DC2)은 후면 배선 구조체(BS)의 파워 레일(BR)과 제2 에피택셜 패턴(260)을 전기적으로 연결할 수 있다. 일례로, 도 7에 도시된 것처럼, 제2 하부 컨택(DC2)은 기판(100) 및 제2 에피택셜 패턴(260)을 관통하여 제2 실리사이드 패턴(290)과 접속될 수 있다. 다른 예로, 도 8에 도시된 것처럼, 제2 하부 컨택(DC2)은 기판(100) 및 제2 에피택셜 패턴(260)을 관통하여 제2 실리사이드 트렌치(290t)를 채울 수 있다.
몇몇 실시예에서, 제1 하부 컨택(DC1)의 측면을 따라 연장되는 제1 컨택 스페이서(550)가 형성될 수 있다. 제1 컨택 스페이서(550)는 제1 하부 컨택(DC1)과 기판(100)을 전기적으로 분리할 수 있다. 몇몇 실시예에서, 제2 하부 컨택(DC2)의 측면을 따라 연장되는 제2 컨택 스페이서(560)가 형성될 수 있다. 제2 컨택 스페이서(560)는 제2 하부 컨택(DC2)과 기판(100)을 전기적으로 분리할 수 있다. 제1 컨택 스페이서(550) 및 제2 컨택 스페이서(560)는 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 하부 컨택(DC1)은 제1 실리사이드 패턴(190) 상에 차례로 적층되는 제3 배리어 금속막(554) 및 제3 금속막(556)을 포함할 수 있다. 몇몇 실시예에서, 제2 하부 컨택(DC2)은 제2 실리사이드 패턴(290) 상에 차례로 적층되는 제4 배리어 금속막(564) 및 제4 금속막(566)을 포함할 수 있다.
제3 배리어 금속막(554) 및 제4 배리어 금속막(564)은 각각 예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 도전성 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제3 배리어 금속막(554) 및 제4 배리어 금속막(564)은 각각 티타늄 질화물(TiN)을 포함할 수 있다.
제3 금속막(556) 및 제4 금속막(3666)은 각각 예를 들어, 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 코발트 텅스텐 인(CoWP) 등과 같은 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제3 금속막(556) 및 제4 금속막(3666)은 각각 코발트(Co)를 포함할 수 있다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 에피택셜 패턴(160)의 크기(폭 및 높이)는 제1 활성 패턴(AP1)보다 작거나, 제2 에피택셜 패턴(260)의 크기(폭 및 높이)는 제2 활성 패턴(AP2)보다 작다.
예를 들어, 제1 에피택셜 패턴(160)의 제2 방향(Y1)의 폭(도 9의 W12)은 제1 활성 패턴(AP1)의 폭(도 9의 W11)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(160)의 최상부의 높이는 최상부 브리지 패턴(예컨대, 제3 브리지 패턴(113))의 상면보다 낮을 수 있다. 몇몇 실시예에서, 제1 경사면(160s)은 최상부 브리지 패턴(예컨대, 제3 브리지 패턴(113))의 상면보다 높은 위치로부터 연장될 수 있다.
또는, 예를 들어, 제2 에피택셜 패턴(260)의 제5 방향(Y2)의 폭(도 9의 W22)은 제2 활성 패턴(AP2)의 폭(도 9의 W21)보다 작을 수 있다. 또한, 제2 에피택셜 패턴(260)의 최상부의 높이는 최상부 브리지 패턴(예컨대, 제6 브리지 패턴(213))의 상면보다 낮을 수 있다. 몇몇 실시예에서, 제2 경사면(260s)은 최상부 브리지 패턴(예컨대, 제6 브리지 패턴(213))의 상면보다 높은 위치로부터 연장될 수 있다.
제1 에피택셜 패턴(160)의 크기 및 제2 에피택셜 패턴(260)의 크기가 모두 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)보다 작은 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 에피택셜 패턴(160)의 크기만이 제1 활성 패턴(AP1)보다 작거나, 제2 에피택셜 패턴(260)의 크기만이 제2 활성 패턴(AP2)보다 작을 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 12는 도 11의 D1-D1 및 D2-D2를 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 블로킹막(162) 또는 제2 블로킹막(262)을 더 포함한다.
제1 블로킹막(162)은 제1 에피택셜 패턴(160)과 제1 실리사이드 패턴(190) 사이에 개재될 수 있다. 제1 블로킹막(162)은 제1 에피택셜 패턴(160)의 외주면을 둘러쌀 수 있다. 제1 실리사이드 패턴(190)은 제1 블로킹막(162)의 외주면을 둘러쌀 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제1 블로킹막(162)은 제1 에피택셜 패턴(160)의 측면 및 상면을 덮을 수 있고, 제1 실리사이드 패턴(190)은 제1 블로킹막(162)의 측면 및 상면을 덮을 수 있다. 몇몇 실시예에서, 제1 블로킹막(162)은 제1 에피택셜 패턴(160)으로부터 에피택셜 성장 방법에 의해 성장된 에피택셜층을 포함할 수 있다. 제1 블로킹막(162)의 두께는 예를 들어, 약 1 nm 내지 약 5 nm일 수 있으나, 이에 제한되는 것은 아니다.
제2 블로킹막(262)은 제2 에피택셜 패턴(260)과 제2 실리사이드 패턴(290) 사이에 개재될 수 있다. 제2 블로킹막(262)은 제2 에피택셜 패턴(260)의 외주면을 둘러쌀 수 있다. 제2 실리사이드 패턴(290)은 제2 블로킹막(262)의 외주면을 둘러쌀 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제2 블로킹막(262)은 제2 에피택셜 패턴(260)의 측면 및 상면을 덮을 수 있고, 제2 실리사이드 패턴(290)은 제2 블로킹막(262)의 측면 및 상면을 덮을 수 있다. 몇몇 실시예에서, 제2 블로킹막(262)은 제2 에피택셜 패턴(260)으로부터 에피택셜 성장 방법에 의해 성장된 에피택셜층을 포함할 수 있다. 제2 블로킹막(262)의 두께는 예를 들어, 약 1 nm 내지 약 5 nm일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 블로킹막(162) 및 제2 블로킹막(262)은 각각 실리콘(Si)을 포함할 수 있다. 몇몇 실시예에서, 제1 블로킹막(162)은 상기 제1 불순물을 더 포함할 수 있다. 예를 들어, 제1 블로킹막(162)은 상기 제1 불순물(예컨대, 붕소(B), 인듐(In), 갈륨(Ga) 및/또는 알루미늄(Al))이 도핑된 실리콘막을 포함할 수 있다. 몇몇 실시예에서, 제2 블로킹막(262)은 상기 제2 불순물을 더 포함할 수 있다. 예를 들어, 제2 블로킹막(262)은 상기 제2 불순물(예컨대, 인(P), 비소(As) 및/또는 안티모니(Sb))이 도핑된 실리콘막을 포함할 수 있다.
제1 블로킹막(162) 및 제2 블로킹막(262)이 모두 형성되는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 블로킹막(162) 및 제2 블로킹막(262) 중 하나는 생략될 수도 있다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 14는 도 13의 E1-E1 및 E2-E2를 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(CA1)의 일부는 제1 실리사이드 패턴(190)과 제1 라이너막(182) 사이에 개재되거나, 제2 소오스/드레인 컨택(CA2)의 일부는 제2 실리사이드 패턴(290)과 제1 라이너막(182) 사이에 개재된다.
예를 들어, 제1 소오스/드레인 컨택(CA1)의 하부는 제1 실리사이드 패턴(190)의 측면의 일부 및/또는 상면의 일부를 덮을 수 있다. 제1 라이너막(182)은 제1 실리사이드 패턴(190)의 표면 및 제1 소오스/드레인 컨택(CA1)의 하부의 표면을 따라 컨포멀하게 연장될 수 있다.
또는, 예를 들어, 제2 소오스/드레인 컨택(CA2)의 하부는 제2 실리사이드 패턴(290)의 측면의 일부 및/또는 상면의 일부를 덮을 수 있다. 제1 라이너막(182)은 제2 실리사이드 패턴(290)의 표면 및 제2 소오스/드레인 컨택(CA2)의 하부의 표면을 따라 컨포멀하게 연장될 수 있다.
제1 소오스/드레인 컨택(CA1)이 제1 실리사이드 패턴(190)과 제1 라이너막(182) 사이에 개재되고, 제2 소오스/드레인 컨택(CA2)이 제2 실리사이드 패턴(290)과 제1 라이너막(182) 사이에 개재되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 소오스/드레인 컨택(CA1)은 제1 실리사이드 패턴(190)과 제1 라이너막(182) 사이에 개재되지 않거나, 제2 소오스/드레인 컨택(CA2)은 제2 실리사이드 패턴(290)과 제1 라이너막(182) 사이에 개재되지 않을 수도 있다.
이하에서, 도 1 내지 도 36을 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 15 내지 도 36은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 기판(100)의 제1 영역(I) 상에 제1 활성 패턴(AP1), 제1 희생 패턴(310), 제1 더미 게이트 구조체(DG1) 및 제1 게이트 스페이서(140)를 형성하고, 기판(100)의 제2 영역(II) 상에 제2 활성 패턴(AP2), 제2 희생 패턴(410), 제2 더미 게이트 구조체(DG2) 및 제2 게이트 스페이서(240)를 형성한다.
예를 들어, 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 교대로 적층되는 제1 물질막 및 제2 물질막이 형성될 수 있다. 이어서, 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 패터닝 공정이 수행될 수 있다.
제1 영역(I)에서 패터닝된 상기 제1 물질막은 제1 희생 패턴(310)을 형성할 수 있고, 제1 영역(I)에서 패터닝된 상기 제2 물질막은 제1 희생 패턴(310)과 교대로 적층되는 제1 내지 제3 브리지 패턴들(111~113)을 형성할 수 있다. 또한, 제2 영역(II)에서 패터닝된 상기 제1 물질막은 제2 희생 패턴(410)을 형성할 수 있고, 제2 영역(II)에서 패터닝된 상기 제2 물질막은 제2 희생 패턴(410)과 교대로 적층되는 제4 내지 제6 브리지 패턴들(211~213)을 형성할 수 있다.
희생 패턴들(310, 410)은 브리지 패턴들(111~113, 211~213)에 대해 식각 선택비를 가질 수 있다. 일례로, 브리지 패턴들(111~113, 211~213)은 각각 실리콘(Si)을 포함할 수 있고, 희생 패턴들(310, 410)은 각각 실리콘 게르마늄(SiGe)을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 과정에서, 기판(100)의 일부가 식각되어 제1 핀 패턴(110) 및 제2 핀 패턴(210)이 형성될 수 있다. 이어서, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 제1 핀 패턴(110)의 측면의 적어도 일부 및 제2 핀 패턴(210)의 측면의 적어도 일부를 덮을 수 있다.
이어서, 제1 활성 패턴(AP1) 및 제1 희생 패턴(310) 상에 제1 더미 게이트 구조체(DG1)가 형성될 수 있고, 제2 활성 패턴(AP2) 및 제2 희생 패턴(410) 상에 제2 더미 게이트 구조체(DG2)가 형성될 수 있다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 각각 기판(100)의 상면 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제1 더미 게이트 구조체(DG1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제1 더미 게이트 구조체(DG1)는 제2 방향(Y1)으로 연장될 수 있다. 제2 더미 게이트 구조체(DG2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 예를 들어, 제2 더미 게이트 구조체(DG2)는 제5 방향(Y2)으로 연장될 수 있다.
몇몇 실시예에서, 제1 더미 게이트 구조체(DG1)는 제1 더미 게이트 유전막(320) 및 제1 더미 게이트 전극(330)을 포함할 수 있고, 제2 더미 게이트 구조체(DG2)는 제2 더미 게이트 유전막(420) 및 제2 더미 게이트 전극(430)을 포함할 수 있다. 예를 들어, 기판(100) 및 필드 절연막(105) 상에 차례로 적층되는 유전막 및 전극막이 형성될 수 있다. 이어서, 제1 영역(I) 상의 상기 전극막 상에 제2 방향(Y1)으로 연장되는 제1 마스크 패턴(350)이 형성될 수 있다. 또한, 제2 영역(II) 상의 상기 전극막 상에 제5 방향(Y2)으로 연장되는 제2 마스크 패턴(450)이 형성될 수 있다. 이어서, 제1 마스크 패턴(350) 및 제2 마스크 패턴(450)을 식각 마스크로 이용하여 상기 유전막 및 상기 전극막을 패터닝하는 패터닝 공정이 수행될 수 있다. 제1 영역(I)에서 패터닝된 상기 유전막은 제1 더미 게이트 유전막(320)을 형성할 수 있고, 제1 영역(I)에서 패터닝된 상기 전극막은 제1 더미 게이트 전극(330)을 형성할 수 있다. 또한, 제2 영역(II)에서 패터닝된 상기 유전막은 제2 더미 게이트 유전막(420)을 형성할 수 있고, 제2 영역(II)에서 패터닝된 상기 전극막은 제2 더미 게이트 전극(430)을 형성할 수 있다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 브리지 패턴들(111~113, 211~213) 및 희생 패턴들(310, 410)과 다른 식각 선택비를 가질 수 있다. 일례로, 제1 더미 게이트 전극(330) 및 제2 더미 게이트 전극(430)은 각각 폴리 실리콘(poly Si)을 포함할 수 있다.
이어서, 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)가 형성될 수 있다. 제1 게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 더미 게이트 구조체(DG1)의 측면을 따라 연장될 수 있다. 제2 게이트 스페이서(240)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 더미 게이트 구조체(DG2)의 측면을 따라 연장될 수 있다.
도 16을 참조하면, 제1 활성 패턴(AP1) 및 제1 희생 패턴(310)에 대한 제1 리세스 공정을 수행한다.
상기 제1 리세스 공정이 수행됨에 따라, 제1 더미 게이트 구조체(DG1)의 외측에 배치되는 제1 내지 제3 브리지 패턴(111~113)의 일부 및 제1 희생 패턴(310)의 일부가 제거되어 제1 리세스(110r)가 형성될 수 있다. 몇몇 실시예에서, 제1 리세스(110r)가 형성되는 과정에서 제1 핀 패턴(110)의 상부가 제거될 수 있다.
몇몇 실시예에서, 제1 리세스(110r)가 형성된 후에, 제1 희생 패턴(310)에 대한 리세스 공정이 추가적으로 수행될 수 있다. 이어서, 리세스된 제1 희생 패턴(310)의 영역을 채우는 절연막이 형성될 수 있다. 이를 통해, 제1 영역(I) 상에 내부 스페이서(도 5의 145)가 형성될 수 있다.
도 16 및 도 17을 참조하면, 제1 리세스(110r) 내에 제1 에피택셜 패턴(160)을 형성한다.
제1 에피택셜 패턴(160)은 제1 리세스(110r)의 일부를 채울 수 있다. 제1 에피택셜 패턴(160)은 제1 활성 패턴(AP1)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이를 통해, 제1 활성 패턴(AP1)과 접속되는 제1 에피택셜 패턴(160)이 형성될 수 있다.
제1 에피택셜 패턴(160)은 제1 에피택셜 트렌치(160t)를 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(160)의 두께는 제1 리세스(110r)를 완전히 채우지 못하도록 형성될 수 있다. 이를 통해, 제2 방향(Y1)과 교차하는 단면에서 'U'자 형상인 제1 에피택셜 패턴(160)이 형성될 수 있다.
도 18을 참조하면, 제1 에피택셜 패턴(160) 상에 제1 블로킹막(162) 및 제1 희생 에피택셜 패턴(164)을 형성한다.
제1 블로킹막(162)은 제1 에피택셜 패턴(160)의 외주면을 둘러쌀 수 있다. 제1 블로킹막(162)은 제1 에피택셜 패턴(160)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다.
제1 희생 에피택셜 패턴(164)은 제1 블로킹막(162)의 외주면을 둘러쌀 수 있다. 제1 희생 에피택셜 패턴(164)은 제1 블로킹막(162)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 제1 희생 에피택셜 패턴(164)은 제1 방향(X1)과 교차하는 단면에서 오각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 에피택셜 성장 조건에 따라, 제1 희생 에피택셜 패턴(164)의 단면은 다양할 수 있음은 물론이다.
제1 희생 에피택셜 패턴(164)은 제1 블로킹막(162)에 대해 식각 선택비를 가질 수 있다. 일례로, 제1 블로킹막(162)은 실리콘(Si)을 포함할 수 있고, 제1 희생 에피택셜 패턴(164)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 19를 참조하면, 제2 활성 패턴(AP2) 및 제2 희생 패턴(410)에 대한 제2 리세스 공정을 수행한다.
상기 제2 리세스 공정이 수행됨에 따라, 제2 더미 게이트 구조체(DG2)의 외측에 배치되는 제4 내지 제6 브리지 패턴(211~213)의 일부 및 제2 희생 패턴(410)의 일부가 제거되어 제2 리세스(210r)가 형성될 수 있다. 몇몇 실시예에서, 제2 리세스(210r)가 형성되는 과정에서 제2 핀 패턴(210)의 상부가 제거될 수 있다.
도 19 및 도 20을 참조하면, 제2 리세스(210r) 내에 제2 에피택셜 패턴(260)을 형성한다.
제2 에피택셜 패턴(260)은 제2 리세스(210r)의 일부를 채울 수 있다. 제2 에피택셜 패턴(260)은 제2 활성 패턴(AP2)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이를 통해, 제2 활성 패턴(AP2)과 접속되는 제2 에피택셜 패턴(260)이 형성될 수 있다.
제2 에피택셜 패턴(260)은 제2 에피택셜 트렌치(260t)를 포함할 수 있다. 예를 들어, 제2 에피택셜 패턴(260)의 두께는 제2 리세스(210r)를 완전히 채우지 못하도록 형성될 수 있다. 이를 통해, 제5 방향(Y2)과 교차하는 단면에서 'U'자 형상인 제2 에피택셜 패턴(260)이 형성될 수 있다.
도 21을 참조하면, 제2 에피택셜 패턴(260) 상에 제2 블로킹막(262) 및 제2 희생 에피택셜 패턴(264)을 형성한다.
제2 블로킹막(262)은 제2 에피택셜 패턴(260)의 외주면을 둘러쌀 수 있다. 제2 블로킹막(262)은 제2 에피택셜 패턴(260)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다.
제2 희생 에피택셜 패턴(264)은 제2 블로킹막(262)의 외주면을 둘러쌀 수 있다. 제2 희생 에피택셜 패턴(264)은 제2 블로킹막(262)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 제2 희생 에피택셜 패턴(264)은 제4 방향(X2)과 교차하는 단면에서 오각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 에피택셜 성장 조건에 따라, 제2 희생 에피택셜 패턴(264)의 단면은 다양할 수 있음은 물론이다.
제2 희생 에피택셜 패턴(264)은 제2 블로킹막(262)에 대해 식각 선택비를 가질 수 있다. 일례로, 제2 블로킹막(262)은 실리콘(Si)을 포함할 수 있고, 제2 희생 에피택셜 패턴(264)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 22를 참조하면, 제1 라이너막(182) 및 층간 절연막(180)을 형성한다.
제1 라이너막(182)은 제1 희생 에피택셜 패턴(164)의 표면 및 제2 희생 에피택셜 패턴(264)의 표면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 라이너막(182)은 필드 절연막(105)의 상면, 제1 게이트 스페이서(140)의 외측면 및 제2 게이트 스페이서(240)의 외측면을 따라 더 연장될 수도 있다. 층간 절연막(180)은 제1 라이너막(182) 상에 형성될 수 있다.
도 22 및 도 23을 참조하면, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)를 제거한다.
상술한 것처럼, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 브리지 패턴들(111~113, 211~213) 및 희생 패턴들(310, 410)과 다른 식각 선택비를 가질 수 있으므로, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 선택적으로 제거될 수 있다. 제1 더미 게이트 구조체(DG1)가 제거됨에 따라, 제1 게이트 스페이서(140)의 내측에 배치되는 제1 활성 패턴(AP1) 및 제1 희생 패턴(310)이 노출될 수 있다. 또한, 제2 더미 게이트 구조체(DG2)가 제거됨에 따라, 제2 게이트 스페이서(240)의 내측에 배치되는 제2 활성 패턴(AP2) 및 제2 희생 패턴(410)이 노출될 수 있다.
도 23 및 도 24를 참조하면, 제1 희생 패턴(310) 및 제2 희생 패턴(410)을 제거한다.
상술한 것처럼, 브리지 패턴들(111~113, 211~213)과 희생 패턴들(310, 410)은 서로 다른 식각 선택비를 가질 수 있으므로, 제1 희생 패턴(310) 및 제2 희생 패턴(410)은 선택적으로 제거될 수 있다. 제1 희생 패턴(310) 및 제2 희생 패턴(410)이 제거됨에 따라, 기판(100)의 제1 영역(I) 상에 서로 이격되는 제1 내지 제3 브리지 패턴들(111~113)이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에 서로 이격되는 제4 내지 제6 브리지 패턴들(211~213)이 형성될 수 있다.
도 25 및 도 26을 참조하면, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성한다. 참고적으로, 도 26은 도 25의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
예를 들어, 제1 활성 패턴(AP1) 상에 제1 게이트 유전막(120) 및 제1 게이트 전극(130)이 차례로 적층될 수 있고, 제2 활성 패턴(AP2) 상에 제2 게이트 유전막(220) 및 제2 게이트 전극(230)이 차례로 적층될 수 있다. 이어서, 제1 게이트 전극(130) 상에 제1 게이트 캡핑 패턴(150)이 형성될 수 있고, 제2 게이트 전극(230) 상에 제2 게이트 캡핑 패턴(250)이 형성될 수 있다. 몇몇 실시예에서, 제1 게이트 캡핑 패턴(150) 및 제2 게이트 캡핑 패턴(250)은 제1 게이트 전극(130) 및 제2 게이트 전극(230)에 대한 에치백 공정이 수행된 후에 형성될 수 있다.
도 27을 참조하면, 층간 절연막(180) 내에 제1 컨택 홀(180h1) 및 제2 컨택 홀(180h2)을 형성한다.
제1 컨택 홀(180h1)은 제3 방향(Z1)으로 연장되어 층간 절연막(180)을 관통할 수 있다. 또한, 제1 컨택 홀(180h1)은 제1 라이너막(182)을 관통하여 제1 희생 에피택셜 패턴(164)을 노출시킬 수 있다. 제2 컨택 홀(180h2)은 제6 방향(Z2)으로 연장되어 층간 절연막(180)을 관통할 수 있다. 또한, 제2 컨택 홀(180h2)은 제1 라이너막(182)을 관통하여 제2 희생 에피택셜 패턴(264)을 노출시킬 수 있다.
도 28을 참조하면, 제1 희생 블로킹막(362)을 형성한다.
제1 희생 블로킹막(362)은 제1 희생 에피택셜 패턴(164) 및 제2 희생 에피택셜 패턴(264)을 덮을 수 있다. 예를 들어, 제1 희생 블로킹막(362)은 제1 컨택 홀(180h1) 및 제2 컨택 홀(180h2)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 희생 블로킹막(362)은 예를 들어, 실리콘 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 29를 참조하면, 제1 희생 에피택셜 패턴(164)을 제거한다.
예를 들어, 제1 영역(I) 상의 제1 희생 블로킹막(362)을 노출시키고 제2 영역(II) 상의 제1 희생 블로킹막(362)을 덮는 제1 마스크막(372)이 형성될 수 있다. 즉, 제1 마스크막(372)은 제1 영역(I)을 개방(open)할 수 있다. 제1 마스크막(372)은 예를 들어, 스핀 온 하드마스크(spin on hardmask; SOH)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 영역(I) 상의 제1 희생 블로킹막(362)을 관통하여 제1 희생 에피택셜 패턴(164)을 제거하는 식각 공정이 수행될 수 있다. 상술한 것처럼, 제1 희생 에피택셜 패턴(164)은 제1 블로킹막(162)에 대해 식각 선택비를 가질 수 있으므로, 제1 희생 에피택셜 패턴(164)은 선택적으로 제거될 수 있다. 상기 식각 공정은 예를 들어, 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 30을 참조하면, 제1 에피택셜 패턴(160) 및/또는 제1 블로킹막(162)에 대한 제1 도핑 공정(DP1)을 수행한다.
제1 도핑 공정(DP1)은 제1 에피택셜 패턴(160) 및/또는 제1 블로킹막(162) 내에 상기 제1 불순물(예컨대, 붕소(B), 인듐(In), 갈륨(Ga) 및/또는 알루미늄(Al))을 도핑할 수 있다. 제1 도핑 공정(DP1)은 예를 들어, 플라즈마 도핑(plasma doping; PLAD)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 도핑 공정(DP1)은 제1 블로킹막(162)의 상면에 대해 수행됨에 따라, 제1 에피택셜 패턴(160)의 상기 제1 불순물의 농도는 제1 블로킹막(162)으로부터 멀어짐에 따라 감소할 수 있다.
도 31을 참조하면, 제1 에피택셜 패턴(160) 상에 제1 실리사이드 패턴(190)을 형성한다.
예를 들어, 제1 마스크막(372)이 제거될 수 있다. 이어서, 제1 희생 에피택셜 패턴(164)이 제거된 영역의 적어도 일부를 채우는 제1 실리사이드 패턴(190)이 형성될 수 있다. 제2 희생 에피택셜 패턴(264)은 제1 희생 블로킹막(362)에 의해 보호되므로, 제1 실리사이드 패턴(190)은 제1 블로킹막(162) 상에 선택적으로 형성될 수 있다. 제1 실리사이드 패턴(190)은 제1 에피택셜 트렌치(160t)의 적어도 일부를 채울 수 있다. 몇몇 실시예에서, 제1 실리사이드 패턴(190)은 제1 에피택셜 패턴(160)의 제1 에피택셜 트렌치(160t)를 완전히 채울 수 있다.
제1 실리사이드 패턴(190)은 다양한 실리사이드 공정을 통해 형성될 수 있다.
몇몇 실시예에서, 제1 블로킹막(162) 상에 금속막이 형성될 수 있고, 상기 금속막에 포함되는 원소가 제1 블로킹막(162) 및/또는 제1 에피택셜 패턴(160)과 반응하여 제1 실리사이드 패턴(190)이 형성될 수 있다. 도 31에서, 제1 블로킹막(162)은 전체적으로 실리사이드화되고 제1 에피택셜 패턴(160)은 실리사이드화되지 않는 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 제1 블로킹막(162)뿐만 아니라 제1 에피택셜 패턴(160)의 상부가 실리사이드화될 수도 있다. 이러한 경우에, 도 9 및 도 10에 관한 설명에서 상술한 것과 같이, 제1 에피택셜 패턴(160)의 크기는 제1 활성 패턴(AP1)보다 작아질 수 있다. 또 다른 예로, 제1 블로킹막(162)의 일부만이 실리사이드화될 수도 있다. 이러한 경우에, 도 11 및 도 12에 관한 설명에서 상술한 것과 같이, 제1 에피택셜 패턴(160)과 제1 실리사이드 패턴(190) 사이에 제1 블로킹막(162)이 개재될 수 있다.
몇몇 실시예에서, 제1 실리사이드 패턴(190)은 금속 원소를 이용하는 화학 기상 증착(chemical vapor deposition) 방법에 의해 형성될 수도 있다. 몇몇 실시예에서, 제1 실리사이드 패턴(190)은 제1 블로킹막(162) 상에 형성될 수 있다. 이를 통해, 도 11 및 도 12에 관한 설명에서 상술한 것과 같이, 제1 에피택셜 패턴(160)과 제1 실리사이드 패턴(190) 사이에 제1 블로킹막(162)이 개재될 수 있다.
도 32를 참조하면, 제1 희생 블로킹막(362)을 제거하고, 제2 희생 블로킹막(364)을 형성한다.
제2 희생 블로킹막(364)은 제1 실리사이드 패턴(190)을 덮을 수 있다. 예를 들어, 제2 희생 블로킹막(364)은 제1 실리사이드 패턴(190)의 상면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제2 희생 블로킹막(364)은 예를 들어, 실리콘 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 33을 참조하면, 제2 희생 에피택셜 패턴(264)을 제거한다.
예를 들어, 제2 영역(II) 상의 제2 희생 블로킹막(364)을 노출시키고 제1 영역(I) 상의 제2 희생 블로킹막(364)을 덮는 제2 마스크막(374)이 형성될 수 있다. 즉, 제2 마스크막(374)은 제2 영역(II)을 개방(open)할 수 있다. 제2 마스크막(374)은 예를 들어, 스핀 온 하드마스크(spin on hardmask; SOH)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제2 영역(II) 상의 제2 희생 블로킹막(364)을 관통하여 제2 희생 에피택셜 패턴(264)을 제거하는 식각 공정이 수행될 수 있다. 상술한 것처럼, 제2 희생 에피택셜 패턴(264)은 제2 블로킹막(262)에 대해 식각 선택비를 가질 수 있으므로, 제2 희생 에피택셜 패턴(264)은 선택적으로 제거될 수 있다. 상기 식각 공정은 예를 들어, 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 34를 참조하면, 제2 에피택셜 패턴(260) 및/또는 제2 블로킹막(262)에 대한 제2 도핑 공정(DP2)을 수행한다.
제2 도핑 공정(DP2)은 제2 에피택셜 패턴(260) 및/또는 제2 블로킹막(262) 내에 상기 제2 불순물(예컨대, 인(P), 비소(As) 및/또는 안티모니(Sb))을 도핑할 수 있다. 제2 도핑 공정(DP2)은 예를 들어, 플라즈마 도핑(plasma doping; PLAD)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 도핑 공정(DP2)은 제2 블로킹막(262)의 상면에 대해 수행됨에 따라, 제2 에피택셜 패턴(260)의 상기 제2 불순물의 농도는 제2 블로킹막(262)으로부터 멀어짐에 따라 감소할 수 있다.
도 35를 참조하면, 제2 에피택셜 패턴(260) 상에 제2 실리사이드 패턴(290)을 형성한다.
예를 들어, 제2 마스크막(374)이 제거될 수 있다. 이어서, 제2 희생 에피택셜 패턴(264)이 제거된 영역의 적어도 일부를 채우는 제2 실리사이드 패턴(290)이 형성될 수 있다. 제1 실리사이드 패턴(190)은 제2 희생 블로킹막(364)에 의해 보호되므로, 제2 실리사이드 패턴(290)은 제2 블로킹막(262) 상에 선택적으로 형성될 수 있다. 제2 실리사이드 패턴(290)은 제2 에피택셜 트렌치(260t)의 적어도 일부를 채울 수 있다. 몇몇 실시예에서, 제2 실리사이드 패턴(290)은 제2 에피택셜 패턴(260)의 제2 에피택셜 트렌치(260t)를 완전히 채울 수 있다.
제2 실리사이드 패턴(290)은 다양한 실리사이드 공정을 통해 형성될 수 있다.
몇몇 실시예에서, 제2 블로킹막(262) 상에 금속막이 형성될 수 있고, 상기 금속막에 포함되는 원소가 제2 블로킹막(262) 및/또는 제2 에피택셜 패턴(260)과 반응하여 제2 실리사이드 패턴(290)이 형성될 수 있다. 도 35에서, 제2 블로킹막(262)은 전체적으로 실리사이드화되고 제2 에피택셜 패턴(260)은 실리사이드화되지 않는 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 제2 블로킹막(262)뿐만 아니라 제2 에피택셜 패턴(260)의 상부가 실리사이드화될 수도 있다. 이러한 경우에, 도 9 및 도 10에 관한 설명에서 상술한 것과 같이, 제2 에피택셜 패턴(260)의 크기는 제2 활성 패턴(AP2)보다 작아질 수 있다. 또 다른 예로, 제2 블로킹막(262)의 일부만이 실리사이드화될 수도 있다. 이러한 경우에, 도 11 및 도 12에 관한 설명에서 상술한 것과 같이, 제2 에피택셜 패턴(260)과 제2 실리사이드 패턴(290) 사이에 제2 블로킹막(262)이 개재될 수 있다.
몇몇 실시예에서, 제2 실리사이드 패턴(290)은 금속 원소를 이용하는 화학 기상 증착(chemical vapor deposition) 방법에 의해 형성될 수도 있다. 몇몇 실시예에서, 제2 실리사이드 패턴(290)은 제2 블로킹막(262) 상에 형성될 수 있다. 이를 통해, 도 11 및 도 12에 관한 설명에서 상술한 것과 같이, 제2 에피택셜 패턴(260)과 제2 실리사이드 패턴(290) 사이에 제2 블로킹막(262)이 개재될 수 있다.
도 36을 참조하면, 제2 희생 블로킹막(364)을 제거한다.
제2 희생 블로킹막(364)이 제거됨에 따라, 제1 실리사이드 패턴(190)이 제1 컨택 홀(180h1)에 의해 노출될 수 있다. 또한, 제2 희생 블로킹막(364)이 제거됨에 따라, 제2 실리사이드 패턴(290)이 제2 컨택 홀(180h2)에 의해 노출될 수 있다.
이어서, 도 1 및 도 2를 참조하면, 제1 컨택 홀(180h1) 내에 제1 소오스/드레인 컨택(CA1)을 형성하고, 제2 컨택 홀(180h2) 내에 제2 소오스/드레인 컨택(CA2)을 형성한다. 이를 통해, 제1 실리사이드 패턴(190)과 접속되는 제1 소오스/드레인 컨택(CA1) 및 제2 실리사이드 패턴(290)과 접속되는 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다.
몇몇 실시예에서, 제1 실리사이드 패턴(190)은 제1 희생 에피택셜 패턴(164)이 제거된 영역을 완전히 채우지 못할 수 있다. 이러한 경우에, 도 13 및 도 14에 관한 설명에서 상술한 것과 같이, 제1 소오스/드레인 컨택(CA1)의 일부는 제1 실리사이드 패턴(190)과 제1 라이너막(182) 사이에 개재될 수 있다.
몇몇 실시예에서, 제2 실리사이드 패턴(290)은 제2 희생 에피택셜 패턴(264)이 제거된 영역을 완전히 채우지 못할 수 있다. 이러한 경우에, 도 13 및 도 14에 관한 설명에서 상술한 것과 같이, 제2 소오스/드레인 컨택(CA2)의 일부는 제2 실리사이드 패턴(290)과 제1 라이너막(182) 사이에 개재될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 제1 핀 패턴 111~113: 제1 내지 제3 브리지 패턴
122: 제1 계면막 124: 제1 고유전막
130: 제1 게이트 전극 140: 제1 게이트 스페이서
150: 제1 게이트 캡핑 패턴 160: 제1 에피택셜 패턴
180: 층간 절연막 182: 제1 라이너막
184: 제2 라이너막 190: 제1 실리사이드 패턴
210: 제2 핀 패턴 211~213: 제4 내지 제6 브리지 패턴
222: 제2 계면막 224: 제2 고유전막
230: 제2 게이트 전극 240: 제2 게이트 스페이서
250: 제2 게이트 캡핑 패턴 260: 제2 에피택셜 패턴
290: 제2 실리사이드 패턴
AP1: 제1 활성 패턴 AP2: 제2 활성 패턴
CA1: 제1 소오스/드레인 컨택 CA2: 제2 소오스/드레인 컨택
GS1: 제1 게이트 구조체 GS2: 제2 게이트 구조체

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 측면 상에, 상기 복수의 제1 브리지 패턴들과 접속되며, 제1 도전형을 갖는 제1 불순물을 포함하는 제1 에피택셜 패턴;
    상기 제1 에피택셜 패턴 상에, 상기 제1 방향에서 상기 복수의 제1 브리지 패턴들과 중첩하는 제1 실리사이드 패턴;
    상기 제2 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들;
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 상기 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체;
    상기 제2 게이트 구조체의 측면 상에, 상기 복수의 제2 브리지 패턴들과 접속되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함하는 제2 에피택셜 패턴; 및
    상기 제2 에피택셜 패턴 상에, 상기 제3 방향에서 상기 복수의 제2 브리지 패턴들과 중첩하는 제2 실리사이드 패턴을 포함하되,
    상기 제1 실리사이드 패턴 및 상기 제2 실리사이드 패턴은 서로 다른 스트레스 특성을 갖는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 도전형은 p형이고,
    상기 제2 도전형은 n형이고,
    상기 제2 실리사이드 패턴은 상기 제1 실리사이드 패턴보다 큰 인장 스트레스 특성을 갖는, 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 실리사이드 패턴은 압축 스트레스 특성을 갖고,
    상기 제2 실리사이드 패턴은 인장 스트레스 특성을 갖는, 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 실리사이드 패턴은 상기 제1 에피택셜 패턴의 상면을 덮고,
    상기 제2 실리사이드 패턴은 상기 제2 에피택셜 패턴의 상면을 덮는, 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 에피택셜 패턴과 상기 제1 실리사이드 패턴 사이 및 상기 제2 에피택셜 패턴과 상기 제2 실리사이드 패턴 사이 중 적어도 하나에 개재되는 블로킹막을 더 포함하는, 반도체 장치.
  6. 제 5항에 있어서,
    상기 블로킹막은 실리콘(Si)을 포함하는, 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 실리사이드 패턴 상에, 상기 제1 실리사이드 패턴의 상면과 접속되는 제1 소오스/드레인 컨택; 및
    상기 제2 실리사이드 패턴 상에, 상기 제2 실리사이드 패턴의 상면과 접속되는 제2 소오스/드레인 컨택을 더 포함하는, 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 불순물의 농도는 상기 제1 실리사이드 패턴으로부터 멀어짐에 따라 감소하고,
    상기 제2 불순물의 농도는 상기 제2 실리사이드 패턴으로부터 멀어짐에 따라 감소하는, 반도체 장치.
  9. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 측면 상에, 상기 복수의 제1 브리지 패턴들과 접속되며, 제1 도전형을 갖는 제1 불순물을 포함하는 제1 에피택셜 패턴;
    상기 제1 에피택셜 패턴을 둘러싸는 제1 실리사이드 패턴;
    상기 제2 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들;
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 상기 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체;
    상기 제2 게이트 구조체의 측면 상에, 상기 복수의 제2 브리지 패턴들과 접속되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물을 포함하는 제2 에피택셜 패턴; 및
    상기 제2 에피택셜 패턴을 둘러싸는 제2 실리사이드 패턴을 포함하되,
    상기 제1 에피택셜 패턴은, 상기 제1 방향에서 상기 복수의 제1 브리지 패턴들과 중첩하는 제1 에피택셜 트렌치를 포함하고,
    상기 제1 실리사이드 패턴은 상기 제1 에피택셜 트렌치를 완전히 채우고,
    상기 제2 에피택셜 패턴은, 상기 제3 방향에서 상기 복수의 제2 브리지 패턴들과 중첩하는 제2 에피택셜 트렌치를 포함하고,
    상기 제2 실리사이드 패턴은 상기 제2 에피택셜 트렌치를 완전히 채우고,
    상기 제1 실리사이드 패턴 및 상기 제2 실리사이드 패턴은 서로 다른 스트레스 특성을 갖는, 반도체 장치.
  10. PFET 영역 및 NFET 영역을 포함하는 기판;
    상기 PFET 영역 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 브리지 패턴들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 제1 브리지 패턴들에 의해 관통되는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 측면 상에, 상기 복수의 제1 브리지 패턴들과 접속되며, p형 불순물을 포함하는 제1 에피택셜 패턴;
    상기 제1 에피택셜 패턴 상에, 상기 제1 방향에서 상기 복수의 제1 브리지 패턴들과 중첩하는 제1 실리사이드 패턴;
    상기 NFET 영역 상에 차례로 적층되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 브리지 패턴들;
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 상기 복수의 제2 브리지 패턴들에 의해 관통되는 제2 게이트 구조체;
    상기 제2 게이트 구조체의 측면 상에, 상기 복수의 제2 브리지 패턴들과 접속되며, n형 불순물을 포함하는 제2 에피택셜 패턴; 및
    상기 제2 에피택셜 패턴 상에, 상기 제3 방향에서 상기 복수의 제2 브리지 패턴들과 중첩하는 제2 실리사이드 패턴을 포함하되,
    상기 제2 실리사이드 패턴은 상기 제1 실리사이드 패턴보다 큰 인장 스트레스 특성을 갖고,
    상기 제1 에피택셜 패턴의 상기 p형 불순물의 농도는 상기 제1 실리사이드 패턴으로부터 멀어짐에 따라 감소하고,
    상기 제2 에피택셜 패턴의 상기 n형 불순물의 농도는 상기 제2 실리사이드 패턴으로부터 멀어짐에 따라 감소하는, 반도체 장치.
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