KR20240145647A - 타임 스큐 보정 장치 - Google Patents

Abstract

본 발명은 데이터 신호와 클럭신호의 딜레이를 제어하여 스큐를 보정해주는 타임 스큐 보정 장치를 개시하며, 상기 타임 스큐 보정 장치는 지연된 랜덤 데이터와 지연된 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 랜덤 데이터의 지연을 제어하는 제1 스텝을 수행하고, 상기 클럭 신호에 상기 랜덤 데이터가 정렬되면 상기 랜덤 데이터의 지연을 홀드하는 데이터 패스 보정부; 및 상기 랜덤 데이터의 지연이 홀드된 후, 지연된 상기 랜덤 데이터와 지연된 상기 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 클럭 신호의 지연을 제어하는 제2 스텝을 수행하고, 상기 클럭 신호의 미리 선택된 에지가 상기 랜덤 데이터의 미리 설정된 위치에 위치하도록 상기 클럭 신호의 지연을 제어하는 클럭 패스 보정부;를 포함할 수 있다.

Description

타임 스큐 보정 장치{APPARATUS FOR CORRECTING TIME SKEW}

본 발명은 타임 스큐 보정 장치에 관한 것으로, 보다 상세하게는 데이터 신호와 클럭신호의 지연(Delay)를 제어하여 타임 스큐를 보정하는 타임 스큐 보정 장치에 관한 것이다.

고속 및 고기능을 요구하는 장치에서, 빠른 데이터 처리 속도가 요구되고, 병렬 데이터 비트 수가 증가하면서, 하드웨어 설계의 어려움이 증가한다..

특히 데이터 버스들 간 스큐 문제는 고속 신호일 때 더욱 증가하는데, 이 경우의 스큐 문제는 일반적으로 병렬 데이터 간 패스의 길이를 동일하게 맞추는 것으로 해결할 수 있다. 그러나, 구조적으로 패스들의 길이를 동일하게 맞추기 어려운 경우가 있을 수 있으며, 이 경우 패스들의 길이를 동일하게 맞추기 위한 하드웨어 설계는 어려울 수 있다.

또한, 병렬 데이터의 스큐 문제는 가변 지연 버퍼를 사용하여 해결할 수 있다. 그러나 병렬 데이터의 비트 수가 많아지면, 병렬 데이터의 스큐 문제는 쉽게 해결하기 어렵다.

예시적으로, 1비트 이내에서 발생하는 스큐는 지연 버퍼나 혹은 클럭 위상을 변조하여 데이터를 복원할 수 있었다.

도 1은 종래에 제안된 일 예에 따른 데이터 복원장치의 구성도로서, 데이터 복원 방법 중 병렬 데이터가 1비트 이내에서 발생하는 스큐에 대해 클럭 위상을 변조하여 데이터를 추출하는 과정을 도시하고 있다.

도 1을 참조하면, 종래의 데이터 복원장치는 입력 클럭의 위상을 변조하는 위상 변조부(11), 입력 데이터 래치부(12) 및 선택부(13)로 구성되며, 클럭 CLK_IN(1-10-1)과 4 비트 병렬 데이터 DATA_IN[3:0](1-10-2)가 입력될 때 클럭 위상 변조 혹은 지연 버퍼를 이용해서 스큐 문제를 해결한다.

여기서, 위상 변조부(11)는 여러 단으로 구성된 클럭 1/8 주기 지연 버퍼들을 사용할 수 있는데, 0도, 45도, 90도, 135도, 180도, 225도, 270도 그리고 315도의 8단의 위상 지연 탭들을 이용해서 위상 변조 클럭 CLK(1-1-1), CLK(1-1-2), CLK(1-1-3), CLK(1-1-4), CLK(1-1-5), CLK(1-1-6), CLK(1-1-7) 그리고 CLK(1-1-8)을 생성하며, 모든 병렬 데이터를 클럭킹(clocking)할 수 있는 위상 변조 클럭을 찾아서 클럭킹하여 병렬 데이터 DATA_IN[3:0](1-10-2)에 대응하는 데이터 DATA_OUT[3:0](1-10-3)를 복원한다. 정확한 클럭 주파수로 위상 조정 기능을 적용할 경우에는 지연고정루프 방식을 이용한 위상 변조 클럭이 사용될 수 있다.

입력 데이터 래치부(12)는 각 위상 지연 탭으로부터 입력되는 클럭을 이용하여 데이터를 클럭킹하는 4비트 D 플립 플롭(DF/F)들(12-1~12-8)을 포함하고, 도 2의 (a)에 도시된 타이밍도와 같이 선택부(13)에서 가장 적절한 위상 클럭 Sel_CLK(1-10-4)을 선택하고 상기 선택된 클럭으로 클럭킹하는 데이터 복원 방식이다.

도 2는 종래의 데이터 복원장치에 의해 복원된 데이터 타이밍도의 일 실시예이다. 도 2의 (a)는 수신부에 도달한 데이터의 스큐 타이밍도로서, 180도 지연된 클럭 Sel_CLK(1-10-4)을 이용하여 데이터를 복원하는 예이다.

DATA_IN[3:0]이 1 클럭 주기 내에서 스큐가 발생하며 또한 각 데이터를 클럭킹할 수 있는 위상 변조된 클럭이 존재할 경우 DATA_OUT[3:0]가 정상적으로 복원이 가능하다.

그러나, 도 2의 (b)의 데이터 스큐 타이밍도는 1 클럭 주기 내에서 데이터의 스큐가 발생하였지만 어느 위상변조된 클럭을 사용하여도 복원이 안 되는 예를 도시한 것으로서, 어느 위상 변조 클럭을 사용하더라도 DATA_OUT[1], DATA_OUT[2]이 한 비트 어긋나 정상적인 데이터 복원이 불가능한 예이다.

또한, 도 2의 (c)의 데이터 스큐 타이밍도는 수신된 병렬 데이터 중 DATA_IN[1]이 +1비트 스큐가 발생 할 경우에 복원이 불가능한 예를 도시한 것이다. 스큐가 1비트 내에서도 차이가 많이 나거나 혹은 ±1비트 데이터 스큐가 발생하였을 경우 어느 지연 탭을 사용하여도 정상적인 데이터 복원이 불가능하다.

도 2의 (b) 및 (c)에서와 같이 종래의 데이터 복원장치에서는 1클럭 주기 내에서 스큐가 발생한 경우 어떠한 지연 버퍼나 혹은 어느 클럭 위상 변조 클럭을 사용하더라도 정상적인 데이터 복원이 불가능하다는 한계가 있다.

KR 10-2005-0061892 A KR 10-2011-0094839 A

본 발명은 이 같은 기술적 배경에서 도출된 것으로, 데이터 신호와 클럭 신호의 지연을 제어하여 데이터의 타임 스큐를 보정하고 셋업과 홀드의 타임 마진을 확보할 수 있는 타임 스큐 보정 장치를 제공함에 목적이 있다.

또한, 본 발명은 데이터의 타임 스큐를 보정한 후 클럭 신호가 데이터 신호의 중앙에서 데이터를 샘플링하도록 지연시킴으로써 셋업과 홀드의 타임 마진 확보에 있어 최적의 조건을 제공할 수 있는 타임 스큐 보정 장치를 제공함에 다른 목적이 있다.

다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.

상기의 과제를 달성하기 위한 본 발명의 타임 스큐 보정 장치는, 지연된 랜덤 데이터와 지연된 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 랜덤 데이터의 지연을 제어하는 제1 스텝을 수행하고, 상기 클럭 신호에 상기 랜덤 데이터가 정렬되면 상기 랜덤 데이터의 지연을 홀드하는 데이터 패스 보정부; 및상기 랜덤 데이터의 지연이 홀드된 후, 지연된 상기 랜덤 데이터와 지연된 상기 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 클럭 신호의 지연을 제어하는 제2 스텝을 수행하고, 상기 클럭 신호의 미리 선택된 에지가 상기 랜덤 데이터의 미리 설정된 위치에 위치하도록 상기 클럭 신호의 지연을 제어하는 클럭 패스 보정부;를 포함함을 특징으로 한다.

본 발명에 의하면 데이터 신호와 클럭신호의 지연을 제어하여 데이터 스큐를 보정하고 셋업과 홀드의 타임 마진을 확보할 수 있는 타임 스큐 보정 장치를 제공할 수 있는 효과가 도출된다.

특히, 데이터 스큐를 보정한 후 클럭 신호가 데이터 신호의 중앙에서 샘플링하도록 지연시킴으로써 셋업과 홀드의 타임 마진 확보에 있어 최적의 조건을 제공할 수 있는 타임 스큐 보정 장치를 제공할 수 있다.

도 1은 종래의 데이터 복원장치의 구성도이다.
도 2는 종래의 데이터 복원장치에 의해 복원된 데이터 타이밍도의 일 실시예이다.
도 3은 본 발명의 타임 스큐 보정 장치의 일 실시예를 예시한 블록도이다.
도 4는 도 3의 제1 비교부의 일 실시예를 예시한 상세 회로도이고,
도 5는 도 3의 제2 비교부의 일 실시예를 예시한 상세 회로도이다.
도 6은 본 발명의 일 실시예에 따른 데이터 신호의 상승 에지를 기준으로 동작하는 스큐 보정 과정을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 데이터 신호의 하강 에지를 기준으로 동작하는 스큐 보정 과정을 설명하기 위한 타이밍도이다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

도 3 은 본 발명의 타임 스큐 보정 장치의 일실시예를 예시한 블록도이다.

신호 간의 타임 스큐는 데이터 샘플에 있어서 셋업과 홀드의 타임 마진에 크리티컬한 영향을 준다. 셋업과 홀드의 타임 마진이 부족한 경우에 데이터 에러를 발생시킬 수 있다. 따라서 이상적인 경우에 클럭이 신호의 중앙에서 데이터를 샘플하는 것이 셋업과 홀드의 타임 마진 확보에 있어 최적이다.

일 실시예에 있어서 타임 스큐 보정 장치는 데이터 패스(Data Path) 보정부(100)와 클럭 패스(Clock Path) 보정부(200)를 포함하는 것으로 예시될 수 있다.

데이터 패스 보정부(100)는 지연된 랜덤 데이터 Random Data와 지연된 클럭 신호 Clock의 위상들을 비교한 결과에 대응하여 랜덤 데이터 Random Data의 지연을 제어하기 위한 것이다. 데이터 패스 보정부(100)의 동작 즉, 랜덤 데이터 Random Data의 지연의 제어는 제1 스텝 Step 1으로 정의할 수 있다.

클럭 패스 보정부(200)는 제1 스텝에서 랜덤 데이터 Random Data의 지연이 홀드된 후, 지연된 랜덤 데이터 Random Data와 지연된 클럭 신호 Clock의 위상들을 비교한 결과에 대응하여 클럭 신호 Clock의 지연을 제어하기 위한 것이다. 클럭 패스 보정부(100)의 동작 즉, 클럭 신호 Clock의 지연의 제어는 제2 스텝 Step 2로 정의할 수 있다.

먼저, 데이터 패스 보정부(100)는 상기한 제1 스텝 Step 1을 위하여 제1 지연부(110), 제1 비교부(120) 및 제1 보정 제어부(140)를 포함할 수 있고, 제1 보정 제어부(140)는 제1 제어부(130) 및 제1 카운터(135)를 포함할 수 있다.

이들 중, 제1 지연부(110)는 프리 랜덤 데이터 Pre_Random Data를 수신하고, 제1 지연 제어 신호 CNT1에 따라 프리 랜덤 데이터 Pre_Random Data를 지연한 랜덤 데이터 Random Data를 출력하도록 구성될 수 있다. 제1 지연 제어 신호 CNT1는 후술하는 제1 카운터(135)의 출력값이며, 프리 랜덤 데이터 Pre_Random Data의 지연 제어를 위한 지연 제어 값을 갖는 것으로 이해될 수 있다.

제1 비교부(120)는 랜덤 데이터 Random Data와 클럭 신호 Clock를 수신하도록 구성될 수 있다. 여기에서, 클럭 신호 Clock는 후술하는 제2 지연부(210)에서 제공되는 것으로 이해될 수 있다. 그리고, 제1 비교부(120)는 랜덤 데이터 Random Data에 의해 클럭 신호 Clock의 상태를 샘플링함으로써 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교하도록 구성될 수 있으며, 그 결과로서 제1 위상 비교 신호 PV1를 출력할 수 있다. 예시적으로, 제1 비교부(120)는 클럭 신호 Clock가 로우(Low) 레벨인 상태에서 랜덤 데이터 Random Data에 의해 클럭 신호 Clock의 상태를 샘플링한 제1 위상 비교 신호 PV1를 출력하도록 구성될 수 있다.

상기한 제1 비교부(120)는 도 4와 같이 예시될 수 있다. 도 4를 참조하면, 제1 비교부(120)는 복수의 앤드 게이트들(G1~G4), 지연 유닛(DU) 및 위상 비교기(PC1)를 포함할 수 있다. 앤드 게이트(G1)는 클럭 신호 Clock와 하이 레벨을 앤드 조합한 결과를 출력하도록 구성되고, 앤드 게이트(G2)는 랜덤 데이터 Random Data와 클럭 신호 Clock를 앤드 조합한 결과를 출력하도록 구성되며, 앤드 게이트(G3)는 앤드 게이트(G1)의 출력과 하이 레벨을 앤드 조합한 결과를 출력하도록 구성되고, 지연 유닛(DU)은 앤드 게이트(G2)의 출력을 미리 설정된 시간동안 지연하도록 구성되며, 앤드 게이트(G4)는 앤드 게이트(G2)의 출력과 반전 지연 유닛(DU)의 출력을 조합한 결과를 출력하도록 구성된다. 그리고, 위상 비교기(PC1)는 앤드 게이트(G4)의 출력을 클럭으로 이용하고 앤드 게이트(G3)의 출력을 반전하여 출력함으로써 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교한 결과에 해당하는 제1 위상 비교 신호 PV1를 출력하도록 구성된다.

한편, 제1 제어부(130)는 제1 비교부(120)의 제1 위상 비교 신호 PV1를 수신하며, 제1 비교부(120)의 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교한 결과 즉, 제1 위상 비교 신호 PV1에 따라 제1 카운터(135)의 동작 여부를 결정하며, 동작 여부에 대한 제1 제어 신호 Step1_end를 출력하도록 구성될 수 있다. 예시적으로, 제1 위상 비교 신호 PV1의 초기 값이 “0”으로 설정될 수 있으며, 제 1 비교부(120)의 비교 결과인 제1 위상 비교 신호 PV1가 “0” 의 초기 값을 유지하는 경우, 제1 제어부(130)는 제1 제어 신호 Step1_end의 값을 “0”으로 유지하도록 구성될 수 있다. 이와 다르게, 제 1 비교부(120)의 비교 결과인 제1 위상 비교 신호 PV1가 “0” 의 초기 값에서 “1”의 값으로 변경될 경우, 제1 제어부(130)는 제1 제어 신호 Step1_end의 값을 “1”의 값으로 출력하며, 데이터 패스에 대한 보정 즉 제1 스텝 Step1을 종료한다.

제1 제어부(130)가 데이터 패스에 대한 보정을 종료하면, 제1 제어 신호 Step1_end의 값에 따라 제1 카운터(135)에서 출력되는 카운트 값 즉 제1 지연 제어 신호 CNT1의 지연 제어 값이 홀드되고, 제1 지연부(110)의 랜덤 데이터 Random Data의 지연 시간이 홀드된다.

제1 카운터(135)는 제1 제어부(130)에서 출력되는 제1 제어 신호 Step1_end를 수신하며, 제1 제어 신호 Step1_end에 대응하는 제1 지연 제어 신호 CNT1을 제1 지연부(110)에 제공하도록 구성될 수 있다. 보다 구체적으로, 제1 카운터(135)는 제1 제어부(130)의 제1 제어 신호 Step1_end의 값이 “0”으로 유지되면 미리 설정된 단위 값만큼 점차 증가된 카운트 값을 제1 지연 제어 신호 CNT으로 제공하고, 제1 제어부(130)의 제1 제어 신호 Step1_end의 값이 “1”로 변경되면 현재 카운트된 값으로 제1 지연 제어 신호 CNT의 지연 제어 값을 홀드할 수 있다.

한편, 클럭 패스 보정부(200)는 상기한 제2 스텝 Step 2를 위하여 제2 지연부(210), 제2 비교부(220) 및 제2 보정 제어부(240)를 포함할 수 있고, 제2 보정 제어부(240)는 제2 제어부(230) 및 제2 카운터(235)를 포함할 수 있다.

이들 중, 제2 지연부(210)는 프리 클럭 Pre_Clock을 수신하고, 제2 지연 제어 신호 CNT2에 따라 프리 클럭 Pre_Clock을 지연한 클럭 신호 Clock을 출력하도록 구성될 수 있다. 제2 지연 제어 신호 CNT2는 후술하는 제2 카운터(235)의 출력값이며, 프리 클럭 Pre_Clock의 지연 제어를 위한 지연 제어 값을 갖는 것으로 이해될 수 있다.

제2 비교부(220)는 제1 스텝 Step1이 종료된 후, 랜덤 데이터 Random Data와 클럭 신호 Clock를 수신하도록 구성될 수 있다. 제2 비교부(220)는 클럭 신호 Clock에 의해 랜덤 데이터 Random Data를 샘플링함으로써 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교하도록 구성될 수 있으며, 그 결과로서 제2 위상 비교 신호 PV2를 출력할 수 있다. 예시적으로, 제2 비교부(220)는 “0”의 초기값으로 제2 위상 비교 신호 PV2를 출력하도록 구성될 수 있다. 그리고, 제2 비교부(220)는 클럭 신호 Clock에 의해 샘플링되는 랜덤 데이터 Random Data의 레벨 변화에 의해 “0”의 초기값에서 “1”의 값으로 변경되고 그 후 “1”의 값을 일정 시간 유지하며 다시 “0”의 값으로 변경되는 제2 위상 비교 신호 PV2를 출력하도록 구성될 수 있다.

상기한 제2 비교부(220)는 도 5와 같이 예시될 수 있다. 도 5를 참조하면, 제2 비교부(220)는 앤드 게이트들(G5, G6) 및 위상 비교기(PC2)를 포함할 수 있다. 앤드 게이트(G5)는 랜덤 데이터 Random Data와 하이 레벨을 앤드 조합한 결과를 출력하도록 구성되고, 앤드 게이트(G6)는 제1 제어 신호 Step1_end와 클럭 신호 Clock를 앤드 조합한 결과를 출력하도록 구성된다. 앤드 게이트(G6)는 제1 제어 신호 Step1_end가 “1”의 값으로 제공되는 경우 클럭 신호 Clock를 위상 비교기(PC2)에 전달할 수 있다. 그리고, 위상 비교기(PC2)는 앤드 게이트(G6)의 출력을 클럭으로 이용하고 앤드 게이트(G5)의 출력을 반전하여 출력함으로써 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교한 결과에 해당하는 제2 위상 비교 신호 PV2를 출력하도록 구성된다.

한편, 제2 제어부(230)는 제2 비교부(220)의 제2 위상 비교 신호 PV2를 수신하며, 제2 비교부(220)의 랜덤 데이터 Random Data와 클럭 신호 Clock의 위상을 비교한 결과 즉, 제2 위상 비교 신호 PV2에 따라 제2 카운터(235)의 동작을 제어하기 위한 제2 제어 신호 Step2_end를 출력하도록 구성될 수 있다. 예시적으로, 제2 위상 비교 신호 PV2가 제1 시점에 초기 값 “0”에서 “1”로 변경되고 그 후 제2 시점에 다시 “0”으로 변경되면, 제2 제어부(230)는 제2 제어 신호 Step2_end의 값을 “1”의 값으로 출력하며, 클럭 패스에 대한 보정을 종료한다.

제2 카운터(235)는 제2 제어부(230)에서 출력되는 제2 제어 신호 Step2_end를 수신하며, 제2 제어 신호 Step2_end에 대응하는 제2 지연 제어 신호 CNT2를 제2 지연부(210)에 제공하도록 구성될 수 있다. 보다 구체적으로, 제2 카운터(235)는 제2 비교부(220)의 제2 위상 비교 신호 PV2의 값이 초기 값 “0”에서 “1”로 변경되는 제1 시점의 제1 카운트 값과 “1”에서 “0”으로 변경되는 제2 시점의 제2 카운트 값을 저장하고, 저장된 제1 카운트 값과 제2 카운트 값의 중간 값을 최종적인 제2 제어 신호 Step2_end로 제공하도록 설정될 수 있다. 그 결과 랜덤 데이터 Random Data의 중앙에 클럭 신호 Clock의 상승 에지가 위치될 수 있다. 다른 실시예에 따라 랜덤 데이터 Random Data의 중앙에 클럭 신호 Clock의 하강 에지가 위치되는 것으로 이해될 수 있다. 상승 에지는 “0”의 값에서 “1”의 값으로 변화하는 순간을 의미하며, 하강 에지는 “1”의 값에서 “0”의 값으로 변화하는 순간을 의미한다.

도 6은 본 발명의 일 실시예에 따른 데이터 신호의 상승 에지를 기준으로 동작하는 스큐 보정 과정을 설명하기 위한 타이밍도이다.

일 실시예에 따른 타임 스큐 보정 장치는 데이터 신호의 상승 에지를 기준으로 동작하는 모드의 제1 스텝(Step 1)에서, 비교부(120)는 제 1 지연부(110)에서 지연된 랜덤 데이터 Random Data의 상승 에지 정보를 이용하여 제 2 지연부(210)에서 지연된 클럭 신호 Clock을 샘플링하고, 비교부(120)에서 샘플링된 결과에 대응하여 제 1 지연부(110)의 지연이 증가됨으로써 제 2 지연부(210)의 출력 신호인 클럭 신호 Clock의 상승 에지에 랜덤 데이터 Random Data의 상승 에지가 정렬된다. 상기한 제1 스텝에서 제 2 지연부(210)에서 지연된 지연 클럭 신호가 로우(Low)인 구간에 발생하는 제 1 지연부(110)에서 지연된 데이터 신호의 상승 에지 정보만을 샘플링을 위한 신호로 사용된다. 상기한 제1 스텝에서 제 1 비교부(120)의 출력이 “1”이 되면, 제1 제어부(130)의 제1 제어 신호 Step1_end “1”이 되면서 데이터 패스 보정 과정이 끝나며, 제1 카운터(135)가 제1 지연 제어 신호 CNT1를 홀드함으로써, 제 1 지연부(110)의 제1 지연 제어 신호 CNT1이 저장된다.

제1 제어 신호 Step1_end가 “1”이 되면, 제1 스텝(Step 1)이 끝나고 제2 스텝(Sep 2)이 시작된다. 제2 스텝(Step 2)에서는 제 2 지연부(210)의 출력인 클럭 신호 Clock이 제 1 지연부(110)의 출력 신호인 랜덤 데이터 Random Data를 샘플하며, 비교부(220)에서 랜덤 데이터 Random Data가 샘플된 결과에 따라 제 2 지연부(210)의 클럭 신호 Clock의 지연이 제어된다. 스텝 2(Step 2)에서, 먼저, 제 2 지연부(210)는 랜덤 데이터 Random Data가 샘플링된 결과에 대응하는 제2 제어 신호 Step2_end에 의해 클럭 신호 Clock의 지연을 줄이고, 제 2 비교부(220)가 제2 위상 비교 신호 PV2를 “0”으로 출력한다. 그 이후 제 2 지연부(210)의 클럭 신호 Clock의 지연이 증가되고, 제 2 비교부(220)가 제1 시점에 제2 위상 비교 신호 PV2를 “1”로 출력한다. 그 이후, 제2 지연부(210)의 클럭 신호 Clock의 지연이 계속 증가되고, 제 2 비교부(220)는 제2 위상 비교 신호 PV2가 “0”이 되는 제2 시점까지 제어한다. 상기한 스텝 2(Step 2)의 과정에 의해, 제 2 지연부(210)의 출력 신호인 클럭 신호 Clock이 제 1 지연부(110)의 출력 신호인 랜덤 데이터 Random Data의 상승 에지와 하강 에지와 정렬될 때의 제어 신호를 통해, 클럭 신호Clock의 상승 에지 또는 하강 에지가 랜덤 데이터 Random Data의 중앙에 위치하게 한다.

도 7은 본 발명의 일 실시예가 랜덤 데이터의 하강 에지를 기준으로 동작하는 스큐 보정 과정을 설명하기 위한 타이밍도이다.

이 과정에서 제 1 비교기(120)에서의 샘플은 제 2 지연부(210)에서 지연된 지연 클럭 신호가 하이(High)인 구간에 발생하는 제 1 지연부(110)에서 지연된 랜덤 데이터의 하강 에지 정보만을 이용하여 수행될 수 있다. 그 이후의 과정은 도 6의 과정과 동일하게 수행되므로 이에 대한 중복 설명은 생략한다.

본 발명의 실시예에서 데이터는 랜덤 데이터이거나 펄스 형태의 트레이닝 패턴 데이터일 수 있다.

따라서, 본 발명은 데이터 패스 보정을 위한 제1 스텝과 클럭 패스 보정을 위한 제2 스텝을 순차적으로 수행함으로써 램덤 데이터와 클럭 신호의 지연을 제어할 수 있으며, 그 결과 타임 스큐를 보정하고 셋업과 홀드의 타임 마진을 확보할 수 있다.

특히, 본 발명은 데이터의 지연을 제어한 후 클럭 신호가 램덤 데이터의 중앙에서 샘플링하도록 클럭 신호를 지연시킴으로써 셋업과 홀드의 타임 마진 확보에 있어 최적의 조건을 제공할 수 있다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

1. 지연된 랜덤 데이터와 지연된 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 랜덤 데이터의 지연을 제어하는 제1 스텝을 수행하고, 상기 클럭 신호에 상기 랜덤 데이터가 정렬되면 상기 랜덤 데이터의 지연을 홀드하는 데이터 패스 보정부; 및
   상기 랜덤 데이터의 지연이 홀드된 후, 지연된 상기 랜덤 데이터와 지연된 상기 클럭 신호의 위상들을 비교한 결과에 대응하여 상기 클럭 신호의 지연을 제어하는 제2 스텝을 수행하고, 상기 클럭 신호의 미리 선택된 에지가 상기 랜덤 데이터의 미리 설정된 위치에 위치하도록 상기 클럭 신호의 지연을 제어하는 클럭 패스 보정부;를 포함함을 특징으로 하는 타임 스큐 보정 장치.
2. 제1 항에 있어서,
   상기 데이터 패스 보정부는 상기 클럭 신호가 로우 레벨인 상태에서 상기 랜덤 데이터에 의해 상기 클럭 신호의 상승 에지에 대응하여 상기 클럭 신호의 상태를 샘플링하여 상기 위상들을 비교한 결과를 생성하는 타임 스큐 보정 장치.
3. 제1 항에 있어서,
   상기 데이터 패스 보정부는 상기 클럭 신호가 하이 레벨인 상태에서 상기 랜덤 데이터에 의해 상기 클럭 신호의 하강 에지에 대응하여 상기 클럭 신호의 상태를 샘플링하여 상기 위상들을 비교한 결과를 생성하는 타임 스큐 보정 장치.
4. 제1 항에 있어서, 상기 데이터 패스 보정부는,
   상기 제1 스텝에서 상기 클럭 신호와 상기 랜덤 데이터의 위상들을 비교한 결과에 대응하는 제1 지연 제어 신호에 대응하여 상기 랜덤 데이터를 지연하는 제1 지연부;
   상기 제1 지연부의 상기 랜덤 데이터에 의해 상기 클럭 신호의 상태를 샘플링함으로써 상기 클럭 신호와 상기 랜덤 데이터의 위상을 비교한 제1 위상 비교 신호를 출력하는 제1 비교부;
   상기 제1 위상 비교 신호를 수신하고, 상기 제1 위상 비교 신호에 따른 제1 제어 신호를 출력하는 제1 제어부; 및
   상기 제1 제어 신호의 값에 따라, 상기 제1 지연 제어 신호를 홀드하거나 상기 랜덤 데이터의 지연을 증가시키기 위한 상기 제1 지연 제어 신호를 제공하는 제1 카운터;를 포함하는 타임 스큐 보정 장치.
5. 제4 항에 있어서,
   상기 제1 비교부는 상기 클럭 신호가 로우 레벨인 상태에서 상기 랜덤 데이터에 의해 상기 클럭 신호의 상승 에지에 대응하여 상기 클럭 신호의 상태를 샘플링하여 상기 위상들을 비교한 결과를 생성하는 타임 스큐 보정 장치.
6. 제4 항에 있어서,
   상기 제1 비교부는 상기 클럭 신호가 하이 레벨인 상태에서 상기 랜덤 데이터에 의해 상기 클럭 신호의 하강 에지에 대응하여 상기 클럭 신호의 상태를 샘플링하여 상기 위상들을 비교한 결과를 생성하는 타임 스큐 보정 장치.
7. 제4 항에 있어서,
   상기 제1 비교부는 상기 제1 위상 비교 신호의 초기값이 설정되며,
   상기 제1 제어부는 상기 제1 위상 비교 신호의 초기값이 유지되면 상기 카운터가 상기 랜덤 데이터의 지연을 증가시키기 위한 상기 제1 지연 제어 신호를 제공하도록 상기 제1 제어 신호를 제공하고, 상기 제1 위상 비교 신호의 값이 변경되면 상기 제1 스텝을 종료하고 상기 카운터가 상기 제1 지연 제어 신호를 홀드하도록 상기 제1 제어 신호를 제공하는 타임 스큐 보정 장치.
8. 제1 항에 있어서, 상기 클럭 패스 보정부는,
   상기 클럭 신호와 상기 랜덤 데이터의 위상들을 비교한 결과에 대응하는 제2 지연 제어 신호에 대응하여 상기 클럭 신호를 지연하는 제2 지연부;
   상기 제1 스텝이 종료된 후, 상기 제2 지연부의 상기 클럭 신호에 의해 상기 램덤 데이터를 샘플링함으로써 상기 클럭 신호와 상기 랜덤 데이터의 위상을 비교한 제2 위상 비교 신호를 출력하는 제2 비교부;
   상기 제2 위상 비교 신호를 수신하고, 상기 제2 위상 비교 신호에 따른 제2 제어 신호를 출력하는 제2 제어부; 및
   상기 제2 제어 신호의 값에 따라, 상기 제2 지연 제어 신호를 홀드하거나 상기 클럭 신호의 지연을 증가시키기 위한 상기 제2 지연 제어 신호를 제공하는 제2 카운터;를 포함하는 타임 스큐 보정 장치.
9. 제8 항에 있어서,상기 제2 비교부는 상기 제2 위상 비교 신호의 초기값이 설정되며,
   상기 제2 위상 비교 신호는 샘플링되는 상기 랜덤 데이텅의 레벨 변화에 의해 제1 시점에 초기값에서 변경되고, 그후 제2 시점에 변경된 값에서 초기값으로 변경되고,
   상기 카운터는 상기 제2 제어 신호의 값에 따라 상기 제1 시점의 제1 카운트 값과 상기 제2 시점의 제2 카운트 값을 저장하고, 상기 제1 카운트 값과 상기 제2 카운트 값의 중간 값을 상기 제2 제어 신호로 제공하는 타임 스큐 보정 장치.

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