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KR20240144616A - 디스플레이 장치 - Google Patents

디스플레이 장치 Download PDF

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KR20240144616A
KR20240144616A KR1020230050247A KR20230050247A KR20240144616A KR 20240144616 A KR20240144616 A KR 20240144616A KR 1020230050247 A KR1020230050247 A KR 1020230050247A KR 20230050247 A KR20230050247 A KR 20230050247A KR 20240144616 A KR20240144616 A KR 20240144616A
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KR
South Korea
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layer
transparent electrode
gate
electrode
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020230050247A
Other languages
English (en)
Inventor
최종현
김창수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US18/544,317 priority Critical patent/US20240324350A1/en
Priority to CN202410147097.2A priority patent/CN118695649A/zh
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Pending legal-status Critical Current

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Abstract

본 발명은 투과율을 개선한 디스플레이 장치를 위하여, 기판과, 상기 기판 상에 배치되는 제1 반도체층과, 상기 제1 반도체층 상에 배치되는 제1 게이트층과, 상기 제1 게이트층 상에 배치되는 제2 게이트층과, 상기 제2 게이트층 상에 배치되는 제2 반도체층과, 상기 제2 반도체층 상에 배치되는 제3 게이트층과, 상기 제2 게이트층과 동일한 층에 배치되는 제1-1 투명전극층과, 상기 제3 게이트층과 동일한 층에 배치되며 상기 기판에 수직인 방향에서 바라볼 시 상기 제1 투명전극층의 적어도 일부와 중첩되는 제1-2 투명전극층을 포함하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 투과율을 개선한 디스플레이 장치에 관한 것이다
디스플레이 장치는 이미지에 대한 정보를 입력받아 이미지를 디스플레이하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광소자를 포함하며, 예컨대 유기발광 표시 장치의 경우 유기발광다이오드(OLED)를 발광소자로 포함한다. 일반적으로 유기발광 표시 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.
한편, 유기발광다이오드를 이용하여 고해상도 디스플레이 장치를 구현하는 경우, 화소회로의 투과율을 높이기 위한 연구가 지속적으로 진행되고 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 투과율을 개선한 디스플레이 장치을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상술한 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 기판과, 상기 기판 상에 배치되는 제1 반도체층과, 상기 제1 반도체층 상에 배치되는 제1 게이트층과, 상기 제1 게이트층 상에 배치되는 제2 게이트층과, 상기 제2 게이트층 상에 배치되는 제2 반도체층과, 상기 제2 반도체층 상에 배치되는 제3 게이트층과, 상기 제2 게이트층과 동일한 층에 배치되는 제1-1 투명전극층과, 상기 제3 게이트층과 동일한 층에 배치되며 상기 기판에 수직인 방향에서 바라볼 시 상기 제1-1 투명전극층의 적어도 일부와 중첩되는 제1-2 투명전극층을 포함할 수 있다.
상기 디스플레이 장치는 상기 제3 게이트층 상에 배치되는 제1 도전층과, 상기 제1 도전층 상에 배치되는 제2 도전층과, 상기 제2 도전층과 동일한 층에 배치되는 제1-3 투명전극층을 더 포함할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시, 상기 제1-3 투명전극층은 상기 제1-1 투명전극층의 적어도 일부 및 상기 제1-2 투명전극층의 적어도 일부와 중첩될 수 있다.
상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제1-1 투명전극층, 상기 제1-2 투명전극층 및 상기 제1-3 투명전극층을 동시에 투과할 수 있다.
제1-1 전극 및 상기 제1-1 전극과 절연되는 제1-2 전극을 포함하는 제1 커패시터부를 더 포함하고, 상기 제1-1 전극은 상기 제1-3 투명전극층의 일부이고, 상기 제1-2 전극은 상기 제2 반도체층의 일부일 수 있다.
상기 디스플레이 장치는 상기 제2 게이트층과 동일한 층에 배치되고, 상기 제1-1 투명전극층과 동일 평면 상에서 이격될 수 있다.
상기 디스플레이 장치는, 상기 제3 게이트층 상에 배치되는 제1 도전층과, 상기 제1 도전층 상에 배치되는 제2 도전층과, 상기 제1 도전층과 동일한 층에 배치되는 제1-5 투명전극층을 더 포함할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시, 상기 제1-5 투명전극층은 상기 제1-4 투명전극층의 적어도 일부와 중첩될 수 있다.
상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제1-4 투명전극층 및 상기 제1-5 투명전극층을 동시에 투과할 수 있다.
상기 디스플레이 장치는 제2-1 전극 및 상기 제2-1 전극과 절연되는 제2-2 전극을 포함하는 제2 커패시터부를 더 포함하고, 상기 제2-1 전극은 상기 제1-4 투명전극층의 일부이고, 상기 제2-2 전극은 상기 제1 게이트층의 일부일 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 기판과, 상기 기판 상에 배치되는 제1 반도체층과, 상기 제1 반도체층 상에 배치되는 제1 게이트층과, 상기 제1 게이트층 상에 배치되는 제2 게이트층과, 상기 제2 게이트층 상에 배치되는 제2 반도체층과, 상기 제2 반도체층 상에 배치되는 제3 게이트층과, 상기 제3 게이트층과 동일한 층에 배치되고 상기 기판에 수직인 방향에서 바라볼 시 상기 제2 반도체층의 일부와 중첩되는 제2-1 투명전극층과, 제1-1 전극 및 상기 제1-1 전극과 절연되는 제1-2 전극을 포함하는 제1 커패시터부를 포함하고, 상기 제1-1 전극은 상기 제2-1 투명전극층의 적어도 일부이고, 상기 제1-2 전극은 상기 제2 반도체층의 일부일 수 있다.
상기 디스플레이 장치는 상기 제3 게이트층 상에 배치되는 제1 도전층과, 상기 제1 도전층 상에 배치되는 제2 도전층과, 상기 제2 도전층과 동일한 층에 배치되고 상기 기판에 수직인 방향에서 바라볼 시 상기 제2-1 투명전극층의 적어도 일부와 중첩되는 제2-2 투명전극층을 더 포함할 수 있다.
상기 디스플레이 장치는 상기 제2 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 2-1 투명전극층의 적어도 일부와 중첩되는 제2-3 투명전극층을 더 포함할 수 있다.
상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제2-1 투명전극층 및 상기 제2-2 투명전극층을 동시에 투과할 수 있다.
상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제2-1 투명전극층 및 상기 제2-3 투명전극층을 동시에 투과할 수 있다.
상기 제2 게이트층과 동일한 층에 배치되고, 상기 제2-3 투명전극층과 동일 평면 상에서 이격되는, 제2-4 투명전극층을 더 포함할 수 있다.
상기 디스플레이 장치는 제2-1 전극 및 상기 제2-1 전극과 절연되는 제2-2 전극을 포함하는 제2 커패시터부를 더 포함하고, 상기 제2-1 전극은 상기 제2-4 투명전극층의 일부이고, 상기 제2-2 전극은 상기 제1 게이트층의 일부일 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는, 기판과, 상기 기판 상에 배치되는 제1 반도체층과, 상기 제1 반도체층 상에 배치되는 제1 게이트층과, 상기 제1 게이트층 상에 배치되는 제2 게이트층과, 상기 제2 게이트층 상에 배치되는 제2 반도체층과, 상기 제2 반도체층 상에 배치되는 제3 게이트층과, 상기 제2 게이트층과 동일한 층에 배치되고 상기 기판에 수직인 방향에서 바라볼 시 상기 제2 반도체층의 일부와 중첩되는 제3-1 투명전극층과, 제3-1 전극 및 상기 제3-1 전극과 절연되는 제3-2 전극을 포함하는 제3 커패시터부를 포함하고, 상기 제3-1 전극은 상기 제3-1 투명전극층의 적어도 일부이고, 상기 제3-2 전극은 상기 제2 반도체층의 일부일 수 있다.
상기 디스플레이 장치는, 상기 제3 게이트층 상에 배치되는 제1 도전층과, 상기 제1 도전층 상에 배치되는 제2 도전층과, 상기 제2 도전층과 동일한 층에 배치되고 상기 기판에 수직인 방향에서 바라볼 시 상기 제3-1 투명전극층의 적어도 일부와 중첩되는 제3-2 투명전극층을 더 포함할 수 있다.
상기 디스플레이 장치는 상기 제3 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 3-2 투명전극층의 적어도 일부와 중첩되는 제3-3 투명전극층을 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 투과율을 개선한 디스플레이 장치을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 부분을 개략적으로 도시한 평면도이다.
도 2는 도 1의 디스플레이 장치의 A-A'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 3은 도 1의 디스플레이 장치에 포함된 화소의 일 예시를 나타낸 단면도이다.
도 4는 도 1의 디스플레이 장치에 포함된 화소의 일 예시를 나타낸 등가회로도이다.
도 5는 도 1의 디스플레이 장치에 포함된 한 쌍의 화소들에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
도 6은 도 5의 배치도 중 I-I' 선을 따라 취한 개략적인 단면도의 일 예시이다.
도 7은 도 5의 배치도 중 I-I' 선을 따라 취한 개략적인 단면도의 일 예시이다.
도 8은 도 5의 배치도 중 II-II' 선을 따라 취한 개략적인 단면도의 일 예시이다.
도 9는 도 5를 구성하는 제1 반도체층의 개략적인 평면도이다.
도 10는 도 5를 구성하는 제1 게이트층의 개략적인 평면도이다.
도 11은 도 5를 구성하는 차폐층 및 제2 투명전극층의 개략적인 평면도이다.
도 12는 도 5를 구성하는 제2 반도체층의 개략적인 평면도이다.
도 13은 도 5를 구성하는 제2 게이트층 및 제1 투명전극층의 개략적인 평면도이다.
도 14는 도 5를 구성하는 제1 도전층, 제3 투명전극층 및 제3' 투명전극층의 개략적인 평면도이다.
도 15는 도 5를 구성하는 제2 도전층 및 제4 투명전극층의 개략적인 평면도이다.
도 16은 도 5의 제1 트랜지스터를 중심으로 나타낸 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 상술한 내용들을 바탕으로 본 발명의 바람직한 일 실시예에 따른, 디스플레이 장치에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 부분을 개략적으로 도시한 평면도이다.
도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이 패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 제품일 수 있다.
디스플레이 패널(10)은 디스플레이 영역(DA)과 디스플레이 영역(DA) 외측의 주변 영역(PA)을 포함한다. 디스플레이 영역(DA)은 이미지를 표시하는 부분으로, 복수의 메인화소(PX)들이 디스플레이 영역(DA)에 배치될 수 있다. 디스플레이 패널(10)에 대략 수직인 방향에서 바라볼 시, 디스플레이 영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 디스플레이 영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변 영역(PA)은 디스플레이 영역(DA)의 외측에 배치될 수 있다. 주변 영역(PA)의 일부분의 (x축 방향으로의) 폭은 디스플레이 영역(DA)의 (x축 방향으로의) 폭보다 좁을 수 있다. 이러한 구조를 통해 후술하는 것과 같이 주변 영역(PA)의 일부가 용이하게 벤딩되도록 할 수 있다.
물론 디스플레이 패널(10)은 후술할 기판(100, 도 2 이하)을 포함하므로, 후술할 기판(100)은 상술한 것과 같은 디스플레이 영역(DA)과 주변 영역(PA)을 갖는다고 할 수도 있다. 이하에서는 편의상 기판(100)이 디스플레이 영역(DA) 및 주변 영역(PA)을 갖는 것으로 설명한다.
디스플레이 패널(10)은 또한 메인 영역(AE1), 메인 영역(AE1) 외측의 벤딩 영역(BR), 그리고 벤딩 영역(BR)을 중심으로 메인 영역(AE1)의 반대편에 위치하는 서브 영역(AE2)을 갖는다고 할 수 있다. 벤딩 영역(BR)에서는 도 2에 도시된 것과 같이 디스플레이 패널(10)의 벤딩이 이루어져, z축 방향에서 바라볼 시 서브 영역(AE2)의 일부가 메인 영역(AE1)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 디스플레이 장치에 한정되는 것은 아니며, 벤딩되지 않는 디스플레이 장치에도 적용될 수 있다. 서브 영역(AE2)은 후술하는 것과 같이 비디스플레이 영역이거나, 비디스플레이 영역을 포함할 수 있다. 디스플레이 패널(10)이 벤딩 영역(BR)에서 벤딩되도록 함으로써, 디스플레이 장치를 전면(前面)에서 (-z 방향으로) 바라볼 시 비디스플레이 영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
디스플레이 패널(10)의 서브 영역(AE2)에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 디스플레이 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
구동칩(20)은 디스플레이 패널(10)의 서브 영역(AE2)에 실장될 수 있다. 구동칩(20)은 디스플레이 영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라, 구동칩(20)은 메인 영역(AE1)의 배면 상에 위치하게 될 수 있다.
디스플레이 패널(10)의 서브 영역(AE2) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 기판 상의 패드(미도시)를 통해 구동칩(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점층을 구비할 수도 있다.
디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 메인화소(PX)들이 배치될 수 있다. 각 메인화소(PX)는 유기발광다이오드와 같은 디스플레이소자를 포함할 수 있다. 각 메인화소(PX)는 예컨대, 적색, 녹색 또는 청색의 광을 방출할 수 있다. 이러한 메인화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지커패시터 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔 신호를 전달하는 스캔선(SL), 스캔선(SL)과 교차하며 데이터 신호를 전달하는 데이터선(DL) 및 구동전압을 공급하는 구동전압선(PL) 등과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되고, 데이터선(DL) 및 구동전압선(PL)은 y 방향으로 연장될 수 있다.
메인화소(PX)는 전기적으로 연결된 화소회로로부터의 전기적 신호에 대응하는 휘도의 광을 방출할 수 있다. 디스플레이 영역(DA)은 메인화소(PX)에서 방출되는 광을 통해 소정의 이미지를 표시할 수 있다. 참고로 메인화소(PX)라 함은 전술한 바와 같이 적색, 녹색 및 청색 중 어느 하나의 색상의 광을 방출하는 발광영역으로 정의될 수 있다.
복수의 메인화소(PX)들은 주변 영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 스캔 구동회로, 발광제어 구동회로, 단자, 구동전원공급배선 및 전극전원공급배선 등이 배치될 수 있다. 스캔 구동회로는 스캔라인을 통해 화소에 스캔 신호를 제공할 수 있다. 발광제어 구동회로는 발광제어라인을 통해 화소에 발광 제어 신호를 제공할 수 있다. 주변 영역(PA)에 배치된 단자는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자는 디스플레이 패널(10)의 단자와 전기적으로 연결될 수 있다.
디스플레이 영역(DA)은 하부에 광학 소자 등을 포함하는 컴포넌트가 배치되는 영역인 컴포넌트 영역(CA)를 포함할 수 있다. 컴포넌트 영역(CA)에는 컴포넌트 영역(CA) 내에 위치하는 복수의 보조화소(PM)들이 배치될 수 있다. 디스플레이 장치는 컴포넌트 영역(CA)에 배치된 복수의 보조화소(PM)들에서 방출되는 빛을 이용하여 다양한 보조 이미지를 제공할 수 있다.
컴포넌트 영역(CA)은 후술할 바와 같이 그 하부에 광학 소자 등을 포함하는 컴포넌트가 배치되는 영역일 수 있다. 컴포넌트 영역(CA)은 컴포넌트로부터 외부로 출력되거나 외부로부터 컴포넌트를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과부(TA)를 포함할 수 있다. 컴포넌트 영역(CA)을 통해 적외선이 투과하는 경우, 광 투과율은 약 30% 이상, 보다 바람직하게 50% 이상이거나, 75% 이상이거나 80% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
이처럼 컴포넌트 영역(CA)은 사전 설정된 수치의 광 투과율을 가지는 투과 영역(TA)을 포함할 수 있으며, 투과 영역(TA)는 컴포넌트 영역(CA) 중 보조 화소(PM)가 배치된 영역을 제외한 나머지 영역일 수 있다. 컴포넌트 영역(CA)에 배치된 보조 화소(PM)들의 수는 메인 영역(AE1)에 배치된 메인 화소(PX)들의 수보다 작을 수 있다.
또한, 컴포넌트 영역(CA)의 광 투과율을 높이기 위하여, 컴포넌트 영역(CA)을 지나거나, 그 주변을 지나는 배선들은 ITO 등을 이용한 투명전극으로 구성될 수 있다. 단면을 기준으로, 컴포넌트 영역(CA)의 레이아웃은 디스플레이 영역(DA) 또는 메인 영역(AE1)과 동일하거나 유사할 수 있다.
도 2는 도 1의 디스플레이 장치의 A-A'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 2에 도시된 것과 같이, 디스플레이 장치는 디스플레이 패널(100) 및 디스플레이 패널(100) 하부에 위치하며 컴포넌트 영역(CA)에 대응하여 배치되는 컴포넌트(40)를 포함할 수 있다.
디스플레이 패널(10)은 기판(100) 및 기판(100)의 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
디스플레이 패널(10)은 박막트랜지스터(TFT, TFT')를 포함하는 회로층, 표시요소로서 유기발광다이오드(OLED, OLED') 및 이들 사이의 절연층(IL)을 포함할 수 있다. 메인 영역(AE1)에는 메인 박막트랜지스터(TFT) 및 이와 연결된 메인 유기발광다이오드(OLED)를 포함하는 메인 화소(PX)가 배치될 수 있고, 컴포넌트 영역(CA)에는 보조 박막트랜지스터(TFT') 및 이와 연결된 보조 유기발광다이오드(OLED')를 포함하는 보조 화소(PM)가 배치될 수 있다.
또한, 컴포넌트 영역(CA)에는 보조 박막트랜지스터(TFT') 및 표시요소가 배치되지 않는 투과부(TA)가 배치될 수 있다. 투과부(TA)는 컴포넌트(20)로부터 방출되는 빛/신호나 컴포넌트(20)로 입사되는 빛/신호가 투과(tansmission)되는 영역으로 이해할 수 있다.
표시요소들은 박막봉지층(310, 320, 330)으로 커버될 수 있다. 박막봉지층(310, 320, 330)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 박막봉지층(310, 320, 330)은 제1 및 제2 무기봉지층(310, 330)과 이들 사이의 유기봉지층(320)을 포함할 수 있다. 이외에도, 표시요소들은 SiO2를 주성분으로 하는 글래스재를 포함하는 봉지기판 등으로도 커버될 수 있다.
제1 및 제2 무기봉지층(310, 330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다
하부보호필름(175)은 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(175)은 컴포넌트 영역(CA)에 대응하는 개구(175OP)를 구비할 수 있다. 하부보호필름(175)에 개구(175OP)를 구비함으로써, 투과 영역(TA)의 광 투과율을 향상시킬 수 있다. 하부보호필름(175)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 또는 폴리이미드(polyimide)를 포함하여 구비될 수 있다.
또한, 컴포넌트 영역(CA)에는 복수의 컴포넌트(20)가 배치될 수 있다. 상기 복수의 컴포넌트(20)는 서로 기능을 달리할 수 있다.
도 3은 도 1의 디스플레이 장치에 포함된 화소의 일 예시를 나타낸 단면도이다.
도 3에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 기판, 버퍼층(111), 제1 반도체층(SL1), 제1 층간절연막(112), 제1 게이트층(GL1), 제2 층간절연막(113), 제2 게이트층(BL), 제3 층간절연막(114), 제2 반도체층(SL2), 제4 층간절연막(115), 제3 게이트층(GL2), 제5 층간절연막(116), 제1 도전층(SD1), 제1 유기절연층(118), 제2 유기절연층(119), 제2 도전층(SD2)을 포함할 수 있다.
기판(100)은 전술한 것과 같이 디스플레이 영역(DA)과 디스플레이 영역 외측의 주변 영역(PA)에 대응되는 영역들을 포함할 수 있다. 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 또한, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
버퍼층(101)은 기판(100) 상에 위치할 수 있다. 버퍼층(101)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 배리어층, 및/또는 블록킹층으로 역할을 할 수 있다. 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함할 수 있다. 또한, 버퍼층(101)은 반도체층(110)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 반도체층(110)이 균일하게 결정화되도록 할 수 있다.
제1 반도체층(SL1)은 버퍼층(101) 상에 위치할 수 있다. 설명의 편의를 위하여 제1 반도체층(SL1)은 기판(100) 상에 배치된다고 설명될 수 있다.
제1 반도체층(SL1)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
제1 층간절연막(112)은 제1 반도체층(SL1) 상에 위치할 수 있다. 제1 층간절연막(112)은 제1 반도체층(SL1)과 제1 게이트층(GL1)간 절연성을 확보하기 위한 구성일 수 있다. 제1 층간절연막(112)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하고, 제1 반도체층(SL1)과 제1 게이트층(GL1) 사이에 개재될 수 있다. 또한, 제1 층간절연막(112)은 기판(100)의 전면(全面)에 대응하는 형성을 가지며, 사전 설정된 부분에 컨택홀들이 형성된 구조를 가질 수도 있다. 이처럼, 무기물을 포함하는 절연막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
제1 게이트층(GL1)은 제1 층간절연막(112) 상에 위치할 수 있다. 설명의 편의를 위하여, 제1 게이트층(GL1)은 제1 반도체층(SL1) 상에 배치되는 것으로 설명될 수 있다.
제1 게이트층(GL1)은 제1 반도체층(SL1)과 상하로 중접되는 위치에 배치될 수 있고, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 중 적어도 하나의 금속을 포함할 수 있다.
제2 층간절연막(113)은 제1 게이트층(GL1) 상에 위치할 수 있다. 제2 층간절연막(113)은 제1 게이트층(GL1)을 덮을 수 있다. 제2 층간절연막(113)은 무기물로 이루어질 수 있다. 예를 들면, 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 제2 층간절연막(113)은, 일부 실시예에서, SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제2 게이트층(BL)은 제2 층간절연막(113) 상에 위치할 수 있다. 설명의 편의를 위하여, 제2 게이트층(BL)은 제1 게이트층(GL1) 상에 배치되는 것으로 설명될 수 있다.
제2 게이트층(BL)은 제1 게이트층(GL1)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 게이트층(BL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 예컨대 제2 게이트층(BL)은 Mo층, Ti층, Al층 또는 Cu층을 포함하는 복수개의 층으로 이루어질 수 있다.
제3 층간절연막(114)은 제2 게이트층(BL) 상에 위치할 수 있다. 제3 층간절연막(114)은 제2 게이트층(BL)을 덮을 수 있다. 제3 층간절연막(114)은 무기물로 이루어질 수 있다. 예를 들면, 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 제3 층간절연막(114)은, 일부 실시예에서, SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제2 반도체층(SL2)은 제3 층간절연막(114) 상에 위치할 수 있다. 설명의 편의를 위하여, 제2 반도체층(SL2)은 제2 게이트층(BL) 상에 배치되는 것으로 설명될 수 있다.
제2 반도체층(SL2)은 산화물 반도체을 포함하는 반도체층일 수 있다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖는다.
제4 층간절연막(115)은 제2 반도체층(SL2) 상에 위치할 수 있다. 제4 층간절연막(115)은 제2 반도체층(SL2)을 덮을 수 있다. 제4 층간절연막(115)은 무기물로 이루어질 수 있다. 예를 들면, 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 제4 층간절연막(115)은 일부 실시예에서, SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제3 게이트층(GL2)은 제4 층간절연막(115) 상에 위치할 수 있다. 설명의 편의를 위하여, 제3 게이트층(GL2)은 제2 반도체층(SL2) 상에 배치되는 것으로 설명될 수 있다.
제3 게이트층(GL2)은 제2 반도체층(SL2)과 상하로 중접되는 위치에 배치될 수 있고, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 중 적어도 하나의 금속을 포함할 수 있다.
제5 층간절연막(116)은 제3 게이트층(GL2) 상에 위치할 수 있다. 제5 층간절연막(116)은 제3 게이트층(GL2)을 덮을 수 있다. 제5 층간절연막(116)은 무기물로 이루어질 수 있다. 예를 들면, 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 제5 층간절연막(116)은 일부 실시예에서, SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제1 도전층(SD1)은 제5 층간절연막(116) 상에 위치할 수 있다. 제1 도전층(SD1)은 제5 층간절연막(116)에 포함된 관통홀을 통하여 제2 반도체층(SL2)의 소스/드레인 영역과 연결되는 전극의 역할을 수행할 수 있다. 또한, 제1 도전층(SD1)은 하부에 절연층들에 포함된 관통홀을 통하여 제1 반도체층(SL1)의 소스/드레인 영역과도 연결될 수 있다. 제1 도전층(SD1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 예컨대 제1 도전층(SD1)은 Ti층, Al층 및/또는 Cu층을 포함할 수 있다.
제1 유기절연층(118)은 제1 도전층(SD1) 상에 위치할 수 있다. 제1 유기절연층(118)은 제1 도전층(SD1) 상부를 덮으며 대체로 평탄한 상면을 가져, 평탄화막 역할을 하는 유기절연층일 수 있다. 제1 유기절연층(118)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 제1 유기절연층(118)은 단층 또는 다층으로 구성될 수도 있는 등 다양한 변형이 가능하다.
제2 도전층(SD2)은 제1 유기절연층(118) 상부에 위치할 수 있다. 제2 도전층(SD2)은 제1 유기절연층(118)에 포함된 관통홀을 통하여 반도체층의 소스/드레인 영역과 연결되는 전극의 역할을 수행할 수 있다. 제2 도전층(SD2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 예컨대 제2 도전층(SD2)은 Ti층, Al층 및/또는 Cu층을 포함할 수 있다.
제2 유기절연층(119)은 제1 도전층(SD1) 상에 위치할 수 있다. 제2 유기절연층(119)은 제1 도전층(SD1) 상부를 덮으며 대체로 평탄한 상면을 가져, 평탄화막 역할을 하는 유기절연층일 수 있다. 제2 유기절연층(119)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 제2 유기절연층(119)은 단층 또는 다층으로 구성될 수도 있는 등 다양한 변형이 가능하다.
또한, 도 3에 도시되어 있지는 않으나, 추가 도전층 및 추가 절연층이 도전층과 화소전극 사이에 개재될 수 있으며, 다양한 실시예로 응용될 수 있음은 물론이다. 이때, 추가 도전층은 상술한 도전층과 동일한 물질을 포함할 수 있고, 동일한 층구조를 가질 수 있다.　추가 절연층은 상술한 유기절연층과 동일한 물질을 포함할 수 있고, 동일한 층구조를 가질 수 있음은 물론이다.
화소전극(310)은 제2 유기절연층(119) 상에 위치할 수 있다. 화소전극(310)은 제2 유기절연층(119)에 형성된 컨택홀(TH1, TH2, TH3)을 통해 제2 도전층(SD2)과 연결될 수 있다. 화소전극(310) 상에는 디스플레이 소자가 위치할 수 있다. 디스플레이 소자로는 유기발광다이오드(OLED)가 이용될 수 있다. 즉, 유기발광다이오드(OLED)는 예컨대 화소전극(310) 상에 개재될 수 있다. 이러한 화소전극(310)은 ITO, In2O3 또는 IZO 등의 투광성 도전성산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함할 수 있다. 예컨대 화소전극(310)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
화소정의막(120)은 제2 유기절연층(119) 상에 위치하며, 화소전극(310)의 가장자리를 덮도록 배치될 수 있다. 즉, 화소정의막(120)은 복수개의 화소전극들 각각의 가장자리를 덮을 수 있다. 화소정의막(120)은 화소(PX)에 대응하는 개구부를 가지며, 개구부는 화소전극(310)의 적어도 중앙부가 노출되도록 형성될 수 있다. 이와 같은 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 일 예로, 화소정의막은 제1 화소전극(150a) 및 제2 화소전극(150b) 각각의 가장자리를 덮을 수 있다.
화소정의막(120) 상에는 스페이서(미도시)가 배치될 수 있다. 스페이서(미도시)는 주변 영역(PA) 상에 위치하는 것을 도시하나, 디스플레이 영역(DA) 상에 위치할 수도 있다. 스페이서(미도시)는 마스크를 사용하는 제조공정에서 마스크의 처짐에 의해 유기발광다이오드(OLED)가 손상되는 것을 방지할 수 있다. 스페이서(미도시)는 유기절연물을 포함하며, 단층 또는 다층으로 형성될 수 있다.
중간층(320) 및 대향전극(330)는 화소정의막(120)의 개구부 상에 위치할 수 있다. 또한, 중간층(320)은 금속산화물층(107) 상에 위치할 수 있다. 중간층(320)은 저분자 또는 고분자 물질을 포함하며, 저분자 물질을 포함할 경우 중간층(320)은 홀 주입층(Hole Injection Layer), 홀 수송층(Hole Transport Layer), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer) 및/또는 전자 주입층(Electron Injection Layer) 등을 포함할 수 있다. 중간층(320)이 고분자 물질을 포함할 경우에는 중간층(320)은 대개 홀 수송층 및 발광층을 포함하는 구조를 가질 수 있다.
중간층(320)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(320)을 이루는 층들 중 적어도 어느 하나는 대향전극(330)과 같이 일체(一體)로 형성될 수 있다.
대향전극(330)은 ITO, In2O3 또는 IZO 등의 투광성 도전성산화물로 형성된 투광성 도전층을 포함할 수 있다. 화소전극(310)은 애노드로 사용되고, 대향전극(330)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수도 있다.
대향전극(330)은 디스플레이 영역(DA) 상부에 배치되며, 디스플레이 영역(DA)을 전면에 배치될 수 있다. 즉, 대향전극(330)은 복수의 화소들을 커버하도록 일체(一體)로 형성될 수 있다. 대향전극(330)은 주변 영역(PA)에 배치된 공통전원공급라인(미도시)에 전기적으로 컨택될 수 있다. 일 실시예로, 대향전극(330)은 차단벽(미도시)까지 연장될 수 있다.
도 4는 도 1의 디스플레이 장치에 포함된 화소의 일 예시를 나타낸 등가회로도이다.
도 4에 도시된 것과 같이, 화소(PX)는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1커패시터(Cst), 제2커패시터(Cbt), 표시요소로서 유기발광다이오드(OLED), 및 이들에 연결된 신호선들, 제1 및 제2초기화전압선(VIL1, VIL2) 및 전원전압선(PL)을 포함한다. 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화전압선(VIL1, VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VIL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소(PX)로 전달할 수 있다. 제2초기화전압선(VIL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 화소(PX)로 전달할 수 있다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL) 및 제1 및 제2초기화전압선(VIL1, VIL2)은 제1방향(D1)으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 제2방향(D2)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
도 4에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있으나, 이는 하나의 예시일 뿐이며, 본 발명을 제한하는 것은 아니다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급한다.
제2트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N1)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(Sn')에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 이전 스캔선인 제3스캔선(SL3) 및 제1초기화전압선(VIL1)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 이전 스캔신호인 제3스캔신호(Sn-1)에 따라 턴온되어 제1초기화전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)는 다음 스캔선인 제2스캔선(SL2) 및 제2초기화전압선(VIL2)에 연결되며, 제2스캔선(LS2)을 통해 전달받은 다음 스캔신호인 제4스캔신호(Sn+1)에 따라 턴온되어 제2초기화전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 전원전압선(PL)에 연결된다. 제1커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1전극(CE1)에 연결된다. 제2 커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(Sn)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3스캔선(SL3)을 통해 이전 제1스캔신호(Sn-1)가 공급되면, 이전 제1스캔신호(Sn-1)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(Sn) 및 제4스캔신호(GN2)가 공급되면, 제1스캔신호(GP1) 및 제4스캔신호(GN2)에 대응하여 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴-온된다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가된다. 제1커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 제1커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(EM)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
제2 초기화 기간 동안, 제2스캔선(SL2)을 통해 제2스캔신호(GP2)가 공급되면, 제2스캔신호(GP2)에 대응하여 제7트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 유기발광다이오드(OLED)가 초기화된다.
본 실시예에서는 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다. 경우에 따라, 산화물 반도체는 모든 트랜지스터들에 적용될 수도 있을 것이다.
도 5는 도 1의 디스플레이 장치에 포함된 한 쌍의 화소들에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다. 참고로, 설명의 편의상 투명전극층에 대한 설명은 도 6 이하에서 개시하기로 한다.
도 5에서는 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들을 도시한다. 도 5에 도시된 좌측 화소영역(CA1)에 배치된 화소의 화소회로와 우측 화소영역(CA2)에 배치된 화소의 화소회로는 좌우 대칭 구조이다.
도 5에 도시된 것과 같이, 발명의 일 실시예에 따른 표시장치의 화소회로는 제1방향(D1)을 따라 연장된 제1스캔선(133), 제2스캔선(133'), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(135), 및 초기화 전압선을 포함하고, 상기 제1방향(D1)과 교차하는 제2방향(D2)을 따라 연장된 데이터선(171) 및 전원전압선(172, 183)을 포함한다. 초기화 전압선은 제1초기화 전압선(147) 및 제2초기화 전압선(174)을 포함할 수 있다.
또한, 화소회로는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제1커패시터(Cst), 및 제2커패시터(Cbt)를 포함할 수 있다.
일 실시예에서, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비될 수 있다. 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
한편, 제2스캔선(133')은 다음 행의 제1스캔선(SL1)일 수 있다. 즉, 도 3에 도시된 제1스캔선(133)은 이전 행의 제2스캔선(SL2)일 수 있다. 도 3에는 이전 행의 화소에 연결되며 현재 행의 화소영역에 배치된 제7트랜지스터(T7)와 현재 행의 화소에 연결되며 다음 행의 화소영역에 배치된 제7트랜지스터(T7)가 함께 도시되어 있다. 이하에서는 도시 및 설명의 편의상 현재 행의 화소영역에 배치된 제7트랜지스터(T7)를 예로서 설명한다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제1트랜지스터(T1)는 제1서브반도체층(AS1) 및 제1게이트전극(G1)을 포함한다. 제1서브반도체층(AS1)은 제1 반도체층(SL1)의 일부일 수 있다. 제1서브반도체층(AS1)은 제1채널영역(A1), 제1채널영역(A1) 양측의 제1소스영역(S1) 및 제1드레인영역(D1)을 포함한다. 제1서브반도체층(AS1)은 굴곡된 형상을 가져, 제1채널영역(A1)은 다른 채널영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 제1서브반도체층(AS1)이 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등과 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 제1채널영역(A1)이 길게 형성되므로, 제1게이트극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 일부 실시예에서, 제1서브반도체층(AS1)은 절곡된 형상이 아닌 직선 형상으로 구비될 수 있다. 제1게이트전극(G1)은 아일랜드 타입으로, 제1채널영역(A1)과 제1게이트절연층(112)을 사이에 두고 중첩되도록 구비된다.
제1커패시터(Cst)는 제1트랜지스터(T1)와 중첩되도록 배치될 수 있다. 제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)를 포함한다. 제1게이트전극(G1)은 제1트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 제1전극(CE1)은 일체(一體)로 형성될 수 있다. 제1커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)과 제2게이트절연층(113, 도 4 참조)을 사이에 두고 중첩되도록 구비된다. 이 때, 제2 층간절연막(113)이 제1커패시터(Cst)의 유전체층의 역할을 할 수 있다.
노드연결선(171)은 제1전극(CE1) 및 제3트랜지스터(T3)의 제3반도체층과 전기적으로 연결될 수 있다. 제2전극(CE2)은 제1전원전압선(172)과 전기적으로 연결되고, 제1전원전압선(172)은 제2전원전압선(183)과 전기적으로 연결될 수 있다. 제1전원전압선(172) 및 제2전원전압선(183)은 제2방향(D2)으로 연장될 수 있다. 제2전극(CE2)은 제1방향(D1)으로 연장되어, 제1방향(D1)으로 제1전원전압(ELVDD)을 전달하는 역할을 할 수 있다. 이에 따라, 표시영역(DA)에서 복수의 제1전원전압선(172) 및 제2전원전압선(183)과 복수의 제2전극(CE2)은 그물(mesh) 구조를 형성할 수 있다.
제2트랜지스터(T2)는 제2 서브반도체층(AS2) 및 제2게이트전극(G2)을 포함한다. 제2 서브반도체층(AS2)은 제1 반도체층(SL1)의 일부일 수 있다. 제2 서브반도체층(AS2)은 제2채널영역(A2), 제2채널영역(A2) 양측의 제2소스영역(S2) 및 제2드레인영역(D2)을 포함한다. 제2소스영역(S2)은 데이터선(181)과 전기적으로 연결되며, 제2드레인영역(D2)은 제1소스영역(S1)과 연결된다. 제2게이트전극(G2)은 제1스캔선(133)의 일부로 구비된다.
제5트랜지스터(T5)는 제5 서브반도체층(AS5) 및 제5게이트전극(G5)을 포함한다. 제5 서브반도체층(AS5)은 제1 반도체층(SL1)의 일부일 수 있다. 제5 서브반도체층(AS5)은 제5채널영역(A5), 제5채널영역(A5) 양측의 제5소스영역(S5) 및 제5드레인영역(D5)을 포함한다. 제5소스영역(S5)은 제1전원전압선(172)과 전기적으로 연결되며, 제5드레인영역(D5)은 제1소스영역(S1)과 연결될 수 있다. 제5게이트전극(G5)은 발광제어선(135)의 일부로 구비된다.
제6트랜지스터(T6)는 제6 서브반도체층(AS6) 및 제6게이트전극(G6)을 포함한다. 제6 서브반도체층(AS6)은 제1 반도체층(SL1)의 일부일 수 있다. 제6 서브반도체층(AS6)은 제6채널영역(A6), 제6채널영역(A6) 양측의 제6소스영역(S6) 및 제6드레인영역(D6)을 포함한다. 제6소스영역(S6)은 제1드레인영역(D1)과 연결되며, 제6드레인영역(D6)은 유기발광다이오드(OLED)의 화소전극(310)과 전기적으로 연결될 수 있다. 제6게이트전극(G6)은 발광제어선(135)의 일부로 구비된다.
제7트랜지스터(T7)는 제7 서브반도체층(AS7) 및 제7게이트전극(G7)을 포함한다. 제7 서브반도체층(AS7)은 제7채널영역(A7), 제7채널영역(A7) 양측의 제7소스영역(S7) 및 제7드레인영역(D7)을 포함한다. 제7소스영역(S7)은 제2초기화전압선(174)과 전기적으로 연결될 수 있으며, 제7드레인영역(D7)은 제6드레인영역(D6)과 연결될 수 있다. 제7게이트전극(G7)은 제2스캔선(133')의 일부로 구비된다.
실리콘 반도체를 포함하는 제1, 제2, 제5 내지 제7트랜지스터들(T1, T2, T5, T6, T7) 상에는 제1층간절연층(114, 도 4 참조)이 배치되며, 제3 층간절연막(114) 상에는 산화물 반도체를 포함하는 제3 및 제4트랜지스터들(T3, T4)이 배치될 수 있다.
제3트랜지스터(T3) 및 제4트랜지스터(T4)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
상기 반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제3트랜지스터(T3)는 산화물 반도체를 포함하는 제3 서브반도체층(AO3) 및 제3게이트전극(G3)을 포함한다. 제3 서브반도체층(AO3)은 제2 반도체층(SL2)의 일부일 수 있다. 제3 서브반도체층(AO3)은 제3채널영역(A3), 및 제3채널영역(A3) 양측의 제3소스영역(S3) 및 제3드레인영역(D3)을 포함한다. 제3소스영역(S3)은 노드연결선(171)을 통해서 제1게이트전극(G1)과 브릿지 연결될 수 있다. 또한, 제3소스영역(S3)은 같은 층에 배치된 제4드레인영역(D4)과 연결될 수 있다. 제3드레인영역(D3)은 제1트랜지스터(T1)의 제1 서브반도체층(AS1) 및 제6트랜지스터(T6)의 제6반도체층과 전기적으로 연결될 수 있다. 제3게이트전극(G3)은 제4스캔선(SL4)의 일부로 구비된다.
제4트랜지스터(T4)는 산화물 반도체를 포함하는 제4 서브반도체층(AO4) 및 제4게이트전극(G4)을 포함한다. 제4 서브반도체층(AO4)은 제2 반도체층(SL2)의 일부일 수 있다. 제4 서브반도체층(AO4)은 제4채널영역(A4), 제4채널영역(A4) 양측의 제4소스영역(S4) 및 제4드레인영역(D4)을 포함한다. 제4소스영역(S4)은 제1초기화전압선(147)과 전기적으로 연결될 수 있으며, 제4드레인영역(D4)은 노드연결선(171)을 통해 제1게이트전극(G1)과 브릿지 연결될 수 있다. 제4게이트전극(G4)은 제3스캔선(SL3)의 일부로 구비된다.
제3 서브반도체층(AO3)과 제3게이트전극(G3) 사이, 및 제4 서브반도체층(AO4)과 제4게이트전극(G4) 사이에는 각각의 채널영역과 대응되도록 제4 층간절연막(115)이 배치된다.
제2커패시터(Cbt)의 제3전극(CE3)은 제1스캔선(133)의 일부로 구비되어, 제2게이트전극(G2)과 연결된다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3전극(CE3)과 중첩되도록 배치되며, 산화물 반도체로 구비될 수 있다. 제4전극(CE4)은 제3트랜지스터(T3)의 제3반도체층 및 제4트랜지스터(T4)의 제4반도체층과 동일층에 구비되며, 제3반도체층과 제4반도체층 사이의 영역일 수 있다. 또는, 제4전극(CE4)은 제4반도체층으로부터 연장되어 구비될 수 있다. 또는, 제4전극(CE3)은 제3반도체층으로부터 연장되어 구비될 수 있다.
산화물 반도체를 포함하는 제3 및 제4트랜지스터들(T3, T4) 상에는 제5 층간절연막(116)이 배치될 수 있으며, 제5 층간절연막(116) 상부에는 제1전원전압선(172) 및 노드연결선(171) 등이 배치될 수 있다.
제1전원전압선(172) 상부에는 제1유기절연층(118)이 배치되고, 제1 유기절연층(118) 상부에 데이터선(181) 및 제2전원전압선(183)이 제2방향(D2)으로 연장되며 배치될 수 있다.
일 실시예에서, 제1스캔선(133), 제2스캔선(133') 및 발광제어선(135)은 제1게이트전극(G1)과 동일층에 동일물질로 구비될 수 있다.
일 실시예에서, 배선들 중 일부는 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다. 예컨대, 제3스캔선(SL3)은 서로 다른 층에 배치된 하부스캔선(143) 및 상부스캔선(163)을 포함할 수 있다. 하부스캔선(143)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 상부스캔선(163)은 제4 층간절연막(115) 상부에 배치될 수 있다. 하부스캔선(143)은 상부스캔선(163)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(143) 및 상부스캔선(163)은 제3트랜지스터(T3)의 제3게이트전극의 일부에 대응되는 바, 제3트랜지스터(T3)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
또한 제4스캔선(SL4)은 서로 다른 층에 배치된 하부스캔선(145) 및 상부스캔선(165)을 포함할 수 있다. 하부스캔선(145)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 상부스캔선(165)은 제4 층간절연막(115) 상부에 배치될 수 있다. 하부스캔선(145)은 상부스캔선(165)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(145) 및 상부스캔선(165)은 제4트랜지스터(T4)의 제4게이트전극(G4)의 일부에 대응되는 바, 제4트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
초기화 전압선(VIL)은 서로 다른 층에 배치된 제1초기화전압선(147) 및 제2초기화전압선(174)을 포함할 수 있다. 제1초기화전압선(147)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 제2초기화전압선(174)은 제1전원전압선(172)과 동일층에 동일물질로 구비될 수 있다.
참고로, 도 5에 도시된 부재번호들 중 일부는 이하 도 6 내지 도 15에서 설명된다.
도 6은 도 5의 배치도 중 I-I' 선을 따라 취한 개략적인 단면도의 일 예시이다. 도 6에 대한 설명 중 상술한 내용과 동일하거나 중복되는 내용은 생략될 수 있다.
참고로, 도 6 은 제1트랜지스터(T1), 제4트랜지스터(T4), 제1커패시터(Cst), 제2커패시터(Cbt) 및 유기발광다이오드(OLED)에 대응하는 부분의 단면을 도시하고 있으며, 일부 부재가 생략되어 있을 수 있다.
도 6에 도시된 것과 같이, 기판(100)은 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 제1베이스층(101), 제1배리어층(103), 제2베이스층(105), 및 제2배리어층(107)을 포함할 수 있다. 제1베이스층(101) 및 제2베이스층(105)은 각각 고분자 수지를 포함할 수 있다. 제1베이스층(101) 및 제2베이스층(105)은 투명한 고분자 수지를 포함할 수 있다. 제1배리어층(103) 및 제2배리어층(107)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
제1 반도체층(SL1)은 기판(100) 상에 배치되며, 실리콘 반도체를 포함하고, 제1 소스영역(S1), 제1 드레인영역 및 제1 소스영역(S1)과 제1 드레인영역 사이에 배치되는 제1 채널영역(A1)을 포함할 수 있다. 도 6에서는 제1 드레인영역(D1)이 도시되어 있지 않으나, 다른 도면들을 참조하면 제1 채널영역(A1)은 제1 소스영역(S1)과 제1 드레인영역(D1) 사이에 배치된다.
제1 게이트층(GL1)은 제1 반도체층(SL1) 상에 배치될 수 있다. 제1 게이트층(GL1)과 제1 반도체층(SL1) 사이에는 제1 층간절연막(112)이 배치될 수 있으며, 제1 층간절연막(112)에 의하여 제1 게이트층(GL1)은 제1 반도체층(SL1)으로부터 절연될 수 있다. 제1 게이트층(GL1)은 제1 게이트전극(G1)을 포함할 수 있으며, 제1 게이트전극(G1)은 제1 반도체층(SL1)의 제1 채널영역(A1) 상에 배치될 수 있다. 제1 게이트전극(G1), 제1 소스영역(S1), 제1 드레인영역(D1) 및 제1 채널영역(A1)은 상술한 제1 트랜지스터를 형성할 수 있다.
제2 게이트층(BL)은 제1 게이트층(GL1) 상에 배치되며, 제1 게이트층(GL1)과 제3 방향(D3)으로 이격될 수 있다. 제2 게이트층(BL)과 제1 게이트층(GL1) 사이에는 제2 층간절연막(113)이 배치될 수 있으며, 제2 층간절연막(113)에 의하여 제2 게이트층(BL)은 제1 게이트층(GL1)과 제3 방향(D3)으로 이격되거나 절연될 수 있다.
제2 반도체층(SL2)은 제2 게이트층(BL) 상에 배치되며 제2 게이트층(BL)과 제3 방향(D3)으로 이격될 수 있다. 제2 반도체층(SL2)과 제2 게이트층(BL) 사이에는 제3 층간절연막(114)이 배치될 수 있으며, 제3 층간절연막(114)에 의하여 제2 반도체층(SL2)은 제2 게이트층(BL)과 제3 방향(D3)으로 이격되거나 절연될 수 있다. 제2 반도체층(SL2)은 산화물 반도체를 포함할 수 있으며, 제4 소스영역(S4), 제4 드레인영역(D4) 및 제4 소스영역(S4)과 제4 드레인영역(D4) 사이에 배치되는 제4 채널영역(A4)을 포함할 수 있다.
제3 게이트층(GL2)은 제2 반도체층(SL2) 상에 배치될 수 있다. 제3 게이트층(GL2)과 제2 반도체층(SL2) 사이에는 제4 층간절연막(115)이 배치될 수 있으며, 제4 층간절연막(115)에 의하여 제3 게이트층(GL2)은 제2 반도체층(SL2)으로부터 절연될 수 있다. 제3 게이트층(GL2)은 제4 게이트전극(G4)을 포함할 수 있으며, 제4 게이트전극(G4)은 제2 반도체층(SL2)의 제4 채널영역(A4) 상에 배치될 수 있다. 제4 게이트전극(G4), 제4 소스영역(S4), 제4 드레인영역(D4) 및 제4 채널영역(A4)은 상술한 제4 트랜지스터(T4)를 형성할 수 있다.
제1 투명전극층(TL1)은 제3 게이트층(GL2)과 동일한 층에 배치될 수 있다. 기판(100)에 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)은 제2 반도체층(SL2)과 적어도 일부가 중첩될 수 있다. 구체적으로, 제1 투명전극층(TL1)과 제2 반도체층(SL2)은 하나의 정전용량을 형성할 수 있다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제2 반도체층(SL2)을 제1 전극으로 하고, 제1 투명전극층(TL1)을 제2 전극으로 하는 정전용량(Cap)을 포함할 수 있다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제1-1 전극 및 상기 제1-1 전극과 절연되는 제1-2 전극을 포함하는 제1 커패시터부를 더 포함할 수 있다. 제1 커패시터부는 상술한 정전용량(Cap)을 구성할 수 있다. 이때, 제1-1 전극은 제1 투명전극층(TL1) 또는 제1 투명전극층(TL1)의 일부일 수 있다. 제1-2 전극은 제2 반도체층(SL2)의 일부일 수 있다. 정전용량(Cap)을 구성하기 위하여, 기판(100)의 수직인 방향에서 바라볼 시 제1-1 전극 및 제1-2 전극은 중첩될 수 있다.
도 6에서는 제1 투명전극층(TL1)이 제4 드레인영역(D4)과 기판(100)의 수직인 방향으로 중첩되나, 이는 하나의 예시일 뿐 제1 투명전극층(TL1)은 제2 반도체층(SL2)의 다른 영역과도 기판(100)의 수직인 방향으로 중첩될 수 있다. 제1 투명전극층(TL1)은 제3 게이트층(GL2) 중 제1 방향(D1)으로 연장되는 배선과 연결될 수 있다.
설명의 편의상, 제1 투명전극층(TL1)은 제1-2 투명전극층, 제2-1 투명전극층, 제3-3 투명전극층 등과 같이 다양하게 호칭될 수 있다. 본 명세서에서 제1 투명전극층(TL1)은 제3 게이트층(GL2)와 동일한 층에 배치되는 투명전극층으로 정의될 수 있다.
제1 투명전극층(TL1)은 ITO, In2O3 또는 IZO 등의 투광성 도전성 물질을 포함할 수 있다. 즉, 제1 투명전극층(TL1)은 빛을 투과하는 도전성 물질을 포함하여 투명한 배선의 기능을 수행할 수 있다. 이하, 후술할 다른 투명전극층 또는 서브투명전극층들은 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다.
제1 투명전극층(TL1)은 디스플레이 장치의 메인 영역(AE1)에 배치되며, 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제1 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 메인 영역(AE1)에 배치되는 제1 투명전극층(TL1)을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제1 투명전극층(TL1)과 동일한 층에 배치되며, 제1 투명전극층(TL1)과 동일한 물질을 포함하는 제1 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되므로, 제1 투명전극층(TL1)은 컴포넌트 영역(CA)의 제1 서브투명전극층(미도시)과 같은 투명 배선과 동시에 형성될 수 있다. 이처럼, 제1 투명전극층(TL1)과 컴포넌트 영역(CA)의 제1 서브투명전극층(미도시)과 같은 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제1 투명전극층(TL1)은 쉽게 형성될 수 있다.
이처럼, 본 실시예에 따른 디스플레이 장치는 제1 투명전극층(TL1)과 제2 반도체층(SL2)을 이용하여 정전용량을 형성함으로써, 제4 게이트전극의 면적을 감소시킬 수 있다. 즉, 제4 게이트전극의 면적을 감소시키고, 감소시킨 면적에 대응하는 제1 투명전극층(TL1)을 형성함으로써, 동일한 정전용량을 포함하되 빛의 투과율은 높인 디스플레이 장치가 제공될 수 있다. 뿐만 아니라, 제1 투명전극층(TL1)을 이용하여 추가로 형성한 정전용량의 크기만큼 제2 게이트층(BL)과 같은 다른 불투명전극의 면적을 줄일 수 있다.
제1 도전층(SD1)은 제3 게이트층(GL2) 및 제1 투명전극층(TL1) 상에 배치될 수 있다. 제1 도전층(SD1)은 제3 게이트층(GL2) 및 제1 투명전극층(TL1)과 기판(100)의 수직인 방향으로 이격될 수 있다.
제1 도전층(SD1)과 제3 게이트층(GL2) 및 제1 투명전극층(TL1) 사이에는 제5 층간절연막(116)이 배치될 수 있으며, 제1 도전층(SD1)은 제5 층간절연막(116)에 의하여 제3 게이트층(GL2) 및 제1 투명전극층(TL1)과 이격될 수 있다.
제2 도전층(SD2)은 제1 도전층(SD1) 상에 배치될 수 있다. 제2 도전층(SD2)과 제1 도전층(SD1) 사이에는 제1 유기절연층(118)이 배치될 수 있다. 제2 도전층(SD2) 상에는 제2 유기절연층(119)이 배치될 수 있으며, 제2 유기절연층(119) 상에는 화소전극이 배치될 수 있다.
제2 투명전극층(TL2)은 제2 게이트층(BL)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제2 투명전극층(TL2)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)과 적어도 일부가 중첩될 수 있다. 제2 투명전극층(TL2)은 제2 게이트층(BL) 중 제1 방향(D1)으로 연장되는 배선과 연결될 수 있다. 경우에 따라, 제2 게이트층(BL) 중 제1 방향(D1)으로 연장되는 배선 전체가 제1 투명전극층(TL1)과 동일한 물질을 포함할 수도 있을 것이다.
설명의 편의상, 제2 투명전극층(TL2)은 제1-1 투명전극층, 제2-3 투명전극층, 제3-1 투명전극층 등과 같이 다양하게 호칭될 수 있다. 본 명세서에서 제2 투명전극층(TL2)은 제2 게이트층(BL)과 동일한 층에 배치되는 투명전극층으로 정의될 수 있다.
제2 투명전극층(TL2)의 적어도 일부가 제1 투명전극층(TL1)과 중첩됨에 따라, 제2 게이트층(BL)의 면적이 줄어들 수 있다. 제2 게이트층(BL)의 면적이 줄어든 만큼 본 실시예에 따른 디스플레이 장치의 투과율은 증가할 수 있다. 즉, 제2 투명전극층(TL2)의 적어도 일부가 제1 투명전극층(TL1)과 중첩됨에 따라, 제1 투명전극층(TL1)과 기판(100)의 수직으로 중첩되는 제2 게이트층(BL)의 면적이 감소될 수 있다.
제2 투명전극층(TL2)의 가장자리들 중 일부는 제2 게이트층(BL)에 의하여 덮일 수 있다. 즉, 제2 게이트층(BL)은 제2 투명전극층(TL2)의 가장자리들 중 일부를 덮을 수 있다. 제2 투명전극층(TL2)을 먼저 형성한 후, 제2 투명전극층(TL2)과 전기적으로 연결된 제2 게이트층(BL)이 형성되기 때문이다.
제2 투명전극층(TL2)은 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제2 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 디스플레이 영역에 배치되는 제2 투명전극층(TL2)을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제2 투명전극층(TL2)과 동일한 층에 배치되며, 제2 투명전극층(TL2)과 동일한 물질을 포함하는 제2 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되므로, 제2 투명전극층(TL2)은 컴포넌트 영역(CA)의 제2 서브투명전극층(미도시)과 같은 투명 배선과 동시에 형성될 수 있다. 이처럼, 제2 투명전극층(TL2)과 컴포넌트 영역(CA)의 제2 서브투명전극층(미도시)과 같은 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제2 투명전극층(TL2)은 쉽게 형성될 수 있다.
참고로, 도 6에 도시된 부재번호들 중 일부는 이하 도 9 내지 도 15에서 설명된다.
도 7은 도 5의 배치도 중 I-I' 선을 따라 취한 개략적인 단면도의 일 예시이다. 도 7에 도시된 일 예시는 도 6에 도시된 일 예시를 대체하거나, 그 주변에 병존할 수 있다. 참고로, 도 7에 대한 설명 중 상술한 설명과 동일하거나 중복되는 설명은 생략될 수 있으며, 다른 점만 설명될 수 있다.
참고로, 도 7 은 제1트랜지스터(T1), 제4트랜지스터(T4), 제1커패시터(Cst), 제2커패시터(Cbt) 및 유기발광다이오드(OLED)에 대응하는 부분의 단면을 도시하고 있으며, 일부 부재가 생략되어 있을 수 있다.
제2' 투명전극층(TL2')은 제2 게이트층(BL)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제2' 투명전극층(TL2')은 기판(100)의 수직인 방향에서 바라볼 시 제1 반도체층(SL1)과 적어도 일부가 중첩될 수 있다. 제2' 투명전극층(TL2')은 기판(100)의 수직인 방향에서 바라볼 시 제2 투명전극층(TL2)과 이격될 수 있다. 기판(100)의 수직인 방향에서 바라볼 시 제2 투명전극층(TL2)과 제2' 투명전극층(TL2') 사이에 제2 게이트층(BL) 중 일부가 배치될 수 있다.
설명의 편의상, 제2' 투명전극층(TL2')은 제1-4 투명전극층, 제2-4 투명전극층, 제3-5 투명전극층 등과 같이 다양하게 호칭될 수 있다. 본 명세서에서 제2' 투명전극층(TL2')은 제2 게이트층(BL)과 동일한 층에 배치되며, 상술한 제2 투명전극층(TL2)과 이격되어 배치되는 투명전극층으로 정의될 수 있다.
제2' 투명전극층(TL2')의 가장자리들 중 일부는 제2 게이트층(BL)에 의하여 덮일 수 있다. 즉, 제2 게이트층(BL)은 제2' 투명전극층(TL2')의 가장자리들 중 일부를 덮을 수 있다. 제2' 투명전극층(TL2')을 먼저 형성한 후, 제2' 투명전극층(TL2')과 전기적으로 연결된 제2 게이트층(BL)이 형성되기 때문이다.
제2' 투명전극층(TL2')은 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제2 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 디스플레이 영역에 배치되는 제2' 투명전극층(TL2')을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제2' 투명전극층(TL2')과 동일한 층에 배치되며, 제2'투명전극층과 동일한 물질을 포함하는 제2 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되고 있으므로, 제2' 투명전극층(TL2')은 컴포넌트 영역(CA)의 투명 배선과 동시에 형성될 수 있다. 이처럼, 제2' 투명전극층(TL2')과 컴포넌트 영역(CA)의 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제2' 투명전극층(TL2')은 쉽게 형성될 수 있다.
이처럼, 본 실시예에 따른 디스플레이 장치는 제1 반도체층(SL1)과 기판(100)의 수직인 방향에서 중첩되는 제2' 투명전극층(TL2')을 포함함으로써, 높은 투과율을 가질 수 있다. 즉, 제2' 투명전극층(TL2')은 제1 반도체층(SL1) 상에 배치되는 기존의 제2 게이트층(BL)의 일부를 대체할 수 있으며, 그로 인하여 본 실시예에 따른 디스플레이 장치의 투과율은 향상될 수 있다.
제4 투명전극층(TL4)은 제2 도전층(SD2)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제4 투명전극층(TL4)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)과 적어도 일부가 중첩될 수 있다.
제4 투명전극층(TL4)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)의 적어도 일부 및 제2 투명전극층(TL2)의 적어도 일부와 중첩될 수 있다. 제4 투명전극층(TL4)의 적어도 일부가 제1 투명전극층(TL1)과 중첩됨에 따라, 디스플레이 장치의 투과율은 증가할 수 있다. 경우에 따라, 제4 투명전극층(TL4)은 생략될 수 있다.
다시 말해, 기판(100)의 하부에서 기판(100)의 상부를 향하여 조사된 빛은 제1 투명전극층(TL1) 및 제4 투명전극층(TL4)를 동시에 투과할 수 있다. 기판(100)의 하부에서 기판(100)의 상부를 향하여 조사된 빛은 제1 투명전극층(TL1), 제2 투명전극층(TL2) 및 제4 투명전극층(TL4)를 동시에 투과할 수 있다.
참고로, 도 7에 도시된 부재번호들 중 일부는 이하 도 9 내지 도 15에서 설명된다.
도 8은 도 5의 배치도 중 II-II' 선을 따라 취한 개략적인 단면도의 일 예시이다. 도 8에 대한 설명 중 상술한 내용과 동일하거나 중복되는 내용은 생략될 수 있다.
참고로, 도 8 은 제3트랜지스터(T3), 제5트랜지스터(T5) 및 제6트랜지스터(T6) 및 유기발광다이오드(OLED)에 대응하는 부분의 단면을 도시하고 있으며, 일부 부재가 생략되어 있을 수 있다.
제3 투명전극층(TL3)은 제1 도전층(SD1)과 동일한 층에 배치될 수 있다. 기판(100)에 수직인 방향에서 바라볼 시 제3 투명전극층(TL3)은 제1 게이트층(GL1), 제3 게이트층(GL2) 및 제2 게이트층(BL)과 중첩되지 않는 제1 영역을 포함할 수 있다. 즉, 본 실시예에 따른 디스플레이 장치는, 일정 수준의 투과율을 가지기 위하여 제1 게이트층(GL1), 제3 게이트층(GL2) 및 제1 도전층(SD1)과 중첩되지 않는 제1 영역을 포함하는 제3 투명전극층(TL3)을 구비할 수 있다. 제3 투명전극층(TL3)의 가장자리들 중 적어도 일부는 제1 도전층(SD1)에 의하여 덮일 수 있다.
설명의 편의상, 제3 투명전극층(TL3)은 다양하게 호칭될 수 있다. 본 명세서에서 제3 투명전극층(TL3)은 제1 도전층(SD1)과 동일한 층에 배치된 투명전극층으로서, 후술할 제3' 투명전극층(TL3')층과 이격된 구성을 의미할 수 있다. 제3 투명전극층(TL3)은 기판(100)에 수직인 방향에서 바라볼 시 제2' 투명전극층(TL2')과 중첩되지 않을 수 있다.
제3 투명전극층(TL3)은 제1 트랜지스터에 전원전압을 전달하는 제1 전원전압선과 전기적으로 연결될 수 있다. 제1 전원전압선과 연결됨에 따라, 제3 투명전극층(TL3) 제3 트랜지스터(T3) 또는 제4 트랜지스터(T4)에 발생하는 커플링(coupling) 현상을 방지하거나 최소화할 수 있다. 커플링 현상은 제3 투명전극층(TL3) 상에 배치되는 데이터선(181)에 의하여 제3 트랜지스터(T3) 또는 제4 트랜지스터(T4)에 영향을 미치는 현상을 의미할 수 있다. 또한, 이처럼, 상대적으로 높은 전압을 가지는 배선에 제3 투명전극층(TL3)이 형성됨으로써 투명전극물질과 금속배선의 접합에 의하여 발생할 수 있는 저항에 따른 영향을 최소화할 수 있다.
제3 투명전극층(TL3)은 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제3 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 디스플레이 영역에 배치되는 제3 투명전극층(TL3)을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제3 투명전극층(TL3)과 동일한 층에 배치되며, 제3 투명전극층(TL3)과 동일한 물질을 포함하는 제3 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되므로, 제3 투명전극층(TL3)은 컴포넌트 영역(CA)의 제3 서브투명전극층(미도시)과 같은 투명 배선과 동시에 형성될 수 있다. 이처럼, 제3 투명전극층(TL3)과 컴포넌트 영역(CA)의 제3 서브투명전극층(미도시)과 같은 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제3 투명전극층(TL3)은 쉽게 형성될 수 있다.
제4 투명전극층(TL4)은 제2 도전층(SD2)과 동일한 층에 배치될 수 있다. 제4 투명전극층(TL4)은 기판(100)에 수직인 방향에서 바라볼 시 제1 게이트층(GL1), 제3 게이트층(GL2), 제2 게이트층(BL) 및 제1 도전층(SD1)과 중첩되지 않는 제2 영역을 포함할 수 있다. 즉, 본 실시예에 따른 디스플레이 장치는, 일정 수준의 투과율을 가지기 위하여 제1 게이트층(GL1), 제3 게이트층(GL2), 제2 게이트층(BL) 및 제1 도전층(SD1)과 중첩되지 않는 제2 영역을 포함하는 제4 투명전극층(TL4)을 구비할 수 있다. 제4 투명전극층(TL4)의 가장자리들 중 적어도 일부는 제2 도전층(SD2)에 의하여 덮일 수 있다.
제4 투명전극층(TL4)은 제1 트랜지스터에 전원전압을 전달하는 제1 전원전압선과 전기적으로 연결되는 제2 전원전압선과 전기적으로 연결될 수 있다. 그 결과 제4 투명전극층(TL4)은 제1 전원전압선과 전기적으로 연결될 수 있다. 이처럼, 상대적으로 높은 전압을 가지는 배선에 제4 투명전극층(TL4)이 형성됨으로써 투명전극물질과 금속배선의 접합에 의하여 발생할 수 있는 저항에 따른 영향을 최소화할 수 있다.
제4 투명전극층(TL4)은 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제4 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 디스플레이 영역에 배치되는 제4 투명전극층(TL4)을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제4 투명전극층(TL4)과 동일한 층에 배치되며, 제4 투명전극층(TL4)과 동일한 물질을 포함하는 제4 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되므로, 제4 투명전극층(TL4)은 컴포넌트 영역(CA)의 제4 서브투명전극층(미도시)과 같은 투명 배선과 동시에 형성될 수 있다. 이처럼, 제4 투명전극층(TL4)과 컴포넌트 영역(CA)의 제4 서브투명전극층(미도시)과 같은 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제4 투명전극층(TL4)은 쉽게 형성될 수 있다.
이때, 기판(100)에 수직인 방향에서 바라볼 시 제1 영역과 제2 영역이 교차하는 영역의 면적은 미리 설정된 크기를 가질 수 있다. 일 예로, 미리 설정된 크기는 5 5 (㎛2)일 수 있다.
도 9는 도 5를 구성하는 제1 반도체층의 개략적인 평면도이다.
도 9에 도시된 것과 같이, 제1 반도체층(SL1)은 기판(100) 상에 배치되며, 실리콘 반도체를 포함할 수 있다. 제1 반도체층(SL1)은 채널영역(A1, A2, A5, A6, A7), 소스영역(S1, S2, S5, S6, S7) 및 드레인영역(D1, D2, D5, D6, D7)을 포함할 수 있다. 구체적으로, 제1 반도체층(SL1)은 제1트랜지스터(T1)의 채널영역(A1), 소스영역(S1) 및 드레인영역(D1)을 포함할 수 있다. 또한, 제1 반도체층(SL1)은 제2트랜지스터(T2)의 채널영역(A2), 소스영역(S2) 및 드레인영역(D2)을 포함할 수 있다. 즉, 제1 반도체층(SL1)은 기판(100) 상에 배치되며, 실리콘 반도체를 포함하고, 제1 소스영역(S1) 및 제1 소스영역(S1)과 연결되는 제1 채널영역(A1)을 포함할 수 있다.
도 10는 도 5를 구성하는 제1 게이트층의 개략적인 평면도이다.
도 10에 도시된 것과 같이, 제1 게이트층(GL1)은 제1 반도체층(SL1) 상에 배치되며, 제1 반도체층(SL1)과 절연될 수 있다. 즉, 제1 게이트층(GL1)과 제1 반도체층(SL1) 사이에 상술한 제1 층간절연막(112)이 배치될 수 있다.
제1 게이트층(GL1)은 박막트랜지스터에 사용되는 복수개의 게이트전극(G1, G2, G5, G6, G7)을 포함할 수 있다. 제1 게이트층(GL1)은 제1트랜지스터(T1)의 게이트전극(G1), 제2트랜지스터(T2)의 게이트전극(G2), 제5트랜지스터(T5)의 게이트전극(G5), 제6트랜지스터(T6)의 게이트전극(G6) 및 제7트랜지스터(T7)의 게이트전극(G7)을 포함할 수 있다. 또한, 제1 게이트층(GL1)은 제1스캔선(133) 및 발광제어선(135)이 제1방향(D1)으로 연장되며 배치될 수 있다. 제1스캔선(133)의 일부는 제2커패시터(Cbt)의 제3전극(CE3)일 수 있다.
제1트랜지스터(T1)의 게이트전극(G1)은 아일랜드 타입으로 구비될 수 있다. 아일랜드 타입의 게이트전극(G1)은 제1커패시터(Cst)는 제1전극(CE1)으로 기능할 수 있다. 즉, 게이트전극(G1)은 제1커패시터(Cst)는 제1전극(CE1)일 수 있다.
제2트랜지스터(T2)의 게이트전극(G2)은 반도체층(AS)과 교차하는 제1스캔선(133)의 일 부분일 수 있다. 제7트랜지스터(T7)의 게이트전극(G7)은 반도체층(AS)과 교차하는 제1스캔선(133)의 부분 또는 다음 행의 제1스캔선인 제2스캔선(133', 도 5 참조)의 일 부분일 수 있다.
도 10은 이전 행에 배치된 화소의 제7트랜지스터(T7)의 게이트전극(G7)이 반도체층(AS)과 교차하는 제1스캔선(133)의 부분인 예를 도시하고 있다. 제5트랜지스터(T5)의 게이트전극(G5)과 제6트랜지스터(T6)의 게이트전극(G6)은 반도체층(AS)과 교차하는 발광제어선(135)의 부분들일 수 있다.
제1트랜지스터(T1)의 게이트전극(G1)은 제1트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
도 11은 도 5를 구성하는 차폐층 및 제2 투명전극층의 개략적인 평면도이다.
도 11에 도시된 것과 같이, 제2 게이트층(BL)은 제1 게이트층(GL1) 상에 배치되며, 제1커패시터(Cst)의 제2전극(CE2)을 포함할 수 있다. 1커패시터(Cst)의 제2전극(CE2)은 기판(100)에 수직인 방향에서 바라볼 시 제1전극(CE1)과 중첩되도록 배치될 수 있다. 제2전극(CE2)은 개구(SOP)를 구비할 수 있다. 개구(SOP)는 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 기판(100)에 수직인 방향에서 바라볼 시 닫힌 형상(closed shape)을 가질 수 있다.
인접한 화소들의 제2전극(CE2)들은 브릿지(141)에 의해 서로 연결될 수 있다. 브릿지(141)는 제2전극(CE2)으로부터 제1방향(D1)으로 돌출된 부분으로 제2전극(CE2)과 일체로 형성될 수 있다.
제1커패시터(Cst)의 제2전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제2 게이트층(BL)은 제1초기화전압선(147), 제3스캔선(SL3)의 하부스캔선(143) 및 제4스캔선(SL4)의 하부스캔선(145)을 포함할 수 있다. 제1초기화전압선(147), 제3스캔선(SL3)의 하부스캔선(143) 및 제4스캔선(SL4)의 하부스캔선(145)은 제1커패시터(Cst)의 제2전극(CE2)과 동일물질을 포함하며, 제1방향(D1)으로 연장될 수 있다.
제3스캔선(SL3)의 하부스캔선(143)에서 반도체층(AO)과 중첩하는 부분은 제4트랜지스터(T4)의 하부 게이트전극(G4a)일 수 있다. 제4스캔선(SL4)의 하부스캔선(145)에서 반도체층(AO)과 중첩하는 부분은 제3트랜지스터(T3)의 하부 게이트전극(G3a)일 수 있다.
제2 투명전극층(TL2)은 제2 게이트층(BL)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제2 투명전극층(TL2)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)과 적어도 일부가 중첩될 수 있다. 경우에 따라, 제2 투명전극층(TL2)은 생략될 수 있다.
제2 투명전극층(TL2)의 적어도 일부가 제1 투명전극층(TL1)과 중첩됨에 따라, 제2 게이트층(BL)의 면적이 줄어들 수 있다. 제2 게이트층(BL)의 면적이 줄어든 만큼 본 실시예에 따른 디스플레이 장치의 투과율은 증가할 수 있다. 즉, 제2 투명전극층(TL2)의 적어도 일부가 제1 투명전극층(TL1)과 중첩됨에 따라, 제1 투명전극층(TL1)과 기판(100)의 수직으로 중첩되는 제2 게이트층(BL)의 면적이 감소될 수 있다.
제2 투명전극층(TL2)은 하부 게이트전극(G4a)과 연결될 수 있다. 구체적으로, 제2 투명전극층(TL2)의 가장자리들 중 하부 게이트전극(G4a)과 인접한 가장자리는 하부 게이트전극(G4a)에 의하여 덮일 수 있다. 제2 투명전극층(TL2)을 먼저 형성한 후, 제2' 투명전극층(TL2')과 전기적으로 연결된 제2 게이트층(BL)이 형성되기 때문이다.
제2' 투명전극층(TL2')은 제2 게이트층(BL)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제2' 투명전극층(TL2')은 기판(100)의 수직인 방향에서 바라볼 시 제1 반도체층(SL1) 중 제5 소스영역(S5), 제5 채널영역(A5)과 적어도 일부가 중첩될 수 있다.
제2' 투명전극층(TL2')의 가장자리들 중 일부는 제2 게이트층(BL)에 의하여 덮일 수 있다. 즉, 제2 게이트층(BL)은 제2' 투명전극층(TL2')의 가장자리들 중 일부를 덮을 수 있다. 제2' 투명전극층(TL2')을 먼저 형성한 후, 제2' 투명전극층(TL2')과 전기적으로 연결된 제2 게이트층(BL)이 형성되기 때문이다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제2' 반도체층(SL2')을 일 전극으로 하고, 제1 게이트층(GL1)의 일부를 다른 전극으로 하는 정전용량(Cap)을 포함할 수 있다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제2-1 전극 및 상기 제2-1 전극과 절연되는 제2-2 전극을 포함하는 제2 커패시터부를 더 포함할 수 있다. 제2 커패시터부는 상술한 정전용량(Cap)을 구성할 수 있다. 이때, 제2-1 전극은 제2' 반도체층(SL2') 또는 제2' 반도체층(SL2')의 일부일 수 있다. 제2-2 전극은 제1 게이트층(GL1)의 일부일 수 있다. 정전용량(Cap)을 구성하기 위하여, 기판(100)의 수직인 방향에서 바라볼 시 제2-1 전극 및 제2-2 전극은 중첩될 수 있다. 제1 게이트층(GL1)의 일부는 도 10의 게이트전극(G1)일 수 있다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제2 반도체층(SL2)의 일부를 일 전극으로 하고, 제2 투명전극층(TL2)을 다른 전극으로 하는 정전용량(Cap)을 포함할 수 있다.
예를 들어, 본 실시예에 따른 디스플레이 장치는 제3-1 전극 및 상기 제3-1 전극과 절연되는 제3-2 전극을 포함하는 제3 커패시터부를 더 포함할 수 있다. 제3 커패시터부는 상술한 정전용량(Cap)을 구성할 수 있다. 이때, 제3-1 전극은 제2 투명전극층(TL2) 또는 제2 투명전극층(TL2)의 일부일 수 있다. 제3-2 전극은 제2 반도체층(SL2)의 일부일 수 있다. 정전용량(Cap)을 구성하기 위하여, 기판(100)의 수직인 방향에서 바라볼 시 제3-1 전극 및 제3-2 전극은 중첩될 수 있다.
도 12는 도 5를 구성하는 제2 반도체층의 개략적인 평면도이다.
도 12에 도시된 것과 같이, 제2 반도체층(SL2)은 제2 게이트층(BL) 상에 배치될 수 있다. 제2 반도체층(SL2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 반도체층(AO)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할수 있다.
제2 반도체층(SL2)은 채널영역(A3, A4), 소스영역(S3, S4) 및 드레인영역(D3, D4)을 포함할 수 있다. 구체적으로, 제2 반도체층(SL2)은 제1트랜지스터(T3)의 채널영역(A3), 소스영역(S3) 및 드레인영역(D3)을 포함할 수 있다. 또한, 제2 반도체층(SL2)은 제4트랜지스터(T4)의 채널영역(A4), 소스영역(S4) 및 드레인영역(D4)을 포함할 수 있다. 즉, 제3트랜지스터(T3) 및 제4트랜지스터(T4)의 각 채널영역, 소스영역 및 드레인영역은 반도체층(AO)의 일부 영역들일 수 있다. 제4트랜지스터(T4)의 소스영역(S4)은 제1초기화전압선(147)과 중첩할 수 있다.
제3트랜지스터(T3) 및 제4트랜지스터(T4)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 제3트랜지스터(T3) 및 제4트랜지스터(T4)의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2 반도체층(SL2)은 제2커패시터(Cbt)의 제4전극(CE4)을 포함할 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3트랜지스터(T3)의 반도체층(AO3)과 제4트랜지스터(T4)의 반도체층(AO4) 사이에 위치할 수 있다. 제4전극(CE4)은 제3트랜지스터(T3)의 반도체층(AO3) 또는 제4트랜지스터(T4)의 반도체층(AO4)으로부터 연장되어 구비될 수 있다. 즉, 제4전극(CE4)는 산화물 반도체로 구비되며, 제3 층간절연막(114) 상에 배치될 수 있다.
도 13은 도 5를 구성하는 제2 게이트층 및 제1 투명전극층의 개략적인 평면도이다.
도 13에 도시된 것과 같이, 제3 게이트층(GL2)은 제2 반도체층(SL2) 상에 배치될 수 있다. 제3 게이트층(GL2)은 제2 반도체층(SL2)과 절연될 수 있다. 제3 게이트층(GL2)은 제3스캔선(S L3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)을 포함할 수 있다. 제3 게이트층(GL2)은 제3스캔선(SL3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)은 제1방향(D1)으로 연장될 수 있다. 즉 제3스캔선(SL3)과 제4스캔선(SL4)은 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다.
제3스캔선(SL3)의 상부스캔선(163)은 기판(100)에 수직인 방향에서 바라볼 시 하부스캔선(143)과 적어도 일부 중첩되도록 배치될 수 있다. 제4스캔선(SL4)의 상부스캔선(165)은 하부스캔선(145)과 적어도 일부 중첩되도록 배치될 수 있다. 반도체층(AO)과 제3스캔선(SL3)의 상부스캔선(163) 사이 및 제4스캔선(SL4)의 상부스캔선(165)의 사이에는 제4 층간절연막(115)이 배치될 수 있다. 제4 층간절연막(115)은 제3스캔선(SL3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)에 대응하는 형태로 패터닝되어 형성될 수 있다.
제3스캔선(SL3)의 상부스캔선(163)에서 제4반도체층(AO4)과 중첩하는 부분은 제4트랜지스터(T4)의 상부 게이트전극(G4b)일 수 있다. 제4스캔선(SL4)의 상부스캔선(165)에서 제3반도체층(AO3)과 중첩하는 부분은 제3트랜지스터(T3)의 상부 게이트전극(G3b)일 수 있다. 즉, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
제1 투명전극층(TL1)은 제3 게이트층(GL2)과 동일한 층에 배치될 수 있다. 기판(100)에 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)의 적어도 일부는 제2 반도체층(SL2) 중 제2커패시터(Cbt)의 제4전극(CE4)과 중첩될 수 있다.
제1 투명전극층(TL1)은 제4트랜지스터(T4)의 상부 게이트전극(G4b)과 연결될 수 있다. 즉, 제1 투명전극층(TL1)의 가장자리들 중 제4트랜지스터(T4)의 상부 게이트전극(G4b)와 인접한 가장자리는 제4트랜지스터(T4)의 상부 게이트전극(G4b)에 의하여 덮일 수 있다.
제1 투명전극층(TL1)의 형상은 기판(100)의 수직인 방향에서 바라볼 시 제2커패시터(Cbt)의 제4전극(CE4)의 형상에 대응할 수 있다. 즉, 제1 투명전극층(TL1)은 제2커패시터(Cbt)의 제4전극(CE4)과 함께 정전용량을 형성할 수 있다. 이를 위하여, 제1 투명전극층(TL1)은 제2커패시터(Cbt)의 제4전극(CE4)과 동일하거나 유사한 형상을 가질 수 있다. 즉, 제1 투명전극층(TL1) 중 정전용량을 형성하는 일 전극에 대응하는 영역의 형상은 제2 반도체층(SL2) 중 제2 커패시터(Cbt)의 제4 전극에 대응하는 영역의 형상에 대응할 수 있다.
도 14는 도 5를 구성하는 제1 도전층, 제3 투명전극층 및 제3' 투명전극층의 개략적인 평면도이다.
도 14에 도시된 것과 같이, 제1 도전층(SD1)은 제3 게이트층(GL2) 상에 배치될 수 있다. 제1 도전층(SD1)은 제1전원압선(172), 제2초기화전압선(174), 노드연결선(171) 및 연결전극들(173, 175, 177, 179)을 포함할 수 있다.
제1전원압선(172), 제2초기화전압선(174), 노드연결선(171) 및 연결전극들(173, 175, 177, 179)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1전원압선(172), 제2초기화전압선(174), 노드연결선(171) 및 연결전극들(173, 175, 177, 179)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1전원압선(172), 제2초기화전압선(174), 노드연결선(171) 및 연결전극들(173, 175, 177, 179)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제1전원전압선(172)은 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(41)을 통해 제1커패시터(Cst)의 제2전극(CE2)과 연결될 수 있다. 제1전원압선(172)은 제1 층간절연막(112), 제2 층간절연막(113), 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(42)을 통해 제5트랜지스터(T5)의 제5드레인영역(D5)과 연결될 수 있다.
제2초기화전압선(174)은 제1 층간절연막(112), 제2 층간절연막(113), 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(43)을 통해 제7트랜지스터(T7)의 제7드레인영역(D7)과 연결될 수 있다.
노드연결선(171)의 일단은 콘택홀(31)을 통해 제1게이트전극(G1)과 연결될 수 있다. 콘택홀(31)은 제5 층간절연막(116), 제3 층간절연막(114), 및 제2 층간절연막(113)을 관통하며, 제1게이트전극(G1)을 노출시킬 수 있다. 노드연결선(171)의 일부가 콘택홀(31)에 삽입되어, 제1게이트전극(G1)과 전기적으로 연결될 수 있다.
한편, 콘택홀(31)은 제2전극(CE2)의 개구(SOP) 내에서 개구(SOP)의 가장자리와 이격되어 배치되고, 콘택홀(31)에 삽입되는 노드연결선(171)은 제2전극(CE2)과 전기적으로 절연될 수 있다.
노드연결선(171)의 타단은 콘택홀(32)을 통해서 산화물 반도체층, 예컨대, 제2커패시터(Cbt)의 제4전극(CE4) 또는 제4반도체층(AO4) 또는 제3반도체층(AO3)과 연결될 수 있다. 콘택홀(32)은 제5 층간절연막(116)을 관통하여 산화물 반도체층을 노출시킬 수 있다.
제2커패시터(Cbt)의 제4전극(CE4)은 노드연결선(171)과 연결되어, 제1게이트전극(G1)과 전기적으로 연결될 수 있다. 이에 따라, 제2커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 노드(N2, 도 4 참조)의 전압을 상승시켜 블랙 계조를 선명하게 표현할 수 있다.
연결전극(173)의 일단은 콘택홀(33)을 통해 제1트랜지스터(T1)의 제1드레인영역(D1) 및 제6트랜지스터(T6)의 제6소스영역(S6)과 연결될 수 있다. 콘택홀(33)은 제1 층간절연막(112), 제2 층간절연막(113), 제3 층간절연막(114) 및 제5 층간절연막(116)을 관통하여 실리콘 반도체층을 노출시킬 수 있다. 연결전극(173)의 타단은 콘택홀(34)을 통해 제3트랜지스터(T3)의 제3드레인영역(D3)과 연결될 수 있다. 콘택홀(34)은 제5 층간절연막(116)을 관통하여 산화물 반도체층을 노출시킬 수 있다.
연결전극(175)은 제1 층간절연막(112), 제2 층간절연막(113), 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(35)을 통해 제2트랜지스터(T2)의 제2소스영역(S2)과 연결될 수 있다.
연결전극(177)의 일부는 제5 층간절연막(116)에 형성된 콘택홀(36)을 통해 제4트랜지스터(T4)의 제4소스영역(S4)과 연결될 수 있다. 연결전극(177)의 다른 일부는 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(37)을 통해 제1초기화전압선(174)과 연결될 수 있다.
연결전극(179)은 제1 층간절연막(112), 제2 층간절연막(113), 제3 층간절연막(114) 및 제5 층간절연막(116)에 형성된 콘택홀(38)을 통해 제6트랜지스터(T6)의 드레인영역(D6)과 연결될 수 있다.
제3 투명전극층(TL3)은 제1 도전층(SD1)과 동일한 층에 배치될 수 있다. 기판(100)에 수직인 방향에서 바라볼 시 제3 투명전극층(TL3)은 제1 게이트층(GL1), 제3 게이트층(GL2) 및 제2 게이트층(BL)과 중첩되지 않는 제1 영역을 포함할 수 있다.
제3 투명전극층(TL3)은 제1 전원전압선(172)와 연결될 수 있다. 제3 투명전극층(TL3)은 기판(100)의 수직인 방향에서 바라볼 시 제1 전원전압선(172)에서부터 제1 방향(D1)으로 연장될 수 있다. 기판(100)의 수직인 방향에서 바라볼 시 제3 투명전극의 제2 방향(D2)으로의 너비는 제1 전원전압선(172)의 제2 방향(D2)으로의 너비보다 작을 수 있다.
본 실시예에 따른 디스플레이 장치는 제3' 투명전극층(TL3')을 더 포함할 수 있다.
제3' 투명전극층(TL3')은 제1 도전층(SD1)과 동일한 층에 배치될 수 있다. 기판(100)에 수직인 방향에서 바라볼 시 제3' 투명전극층(TL3')은 제1 반도체층(SL1)과 적어도 일부가 중첩될 수 있다. 즉, 기판(100)에 수직인 방향으로 바라볼 시 제3' 투명전극층(TL3')은 제1 반도체층(SL1) 중 제1 소스영역(S1)과 적어도 일부가 중첩될 수 있다.
설명의 편의상, 제3' 투명전극층(TL3')은 제1-5 투명전극층, 제2-4 투명전극층 등과 같이 다양하게 호칭될 수 있다. 본 명세서에서 제3' 투명전극층(TL3')은 제1 도전층(SD1)과 동일한 층에 배치된 투명전극층으로 정의되며, 상술한 제3 투명전극층(TL3)과 동일 평면 상에서 이격될 수 있다. 또한, 제3' 투명전극층(TL3')의 적어도 일부는 기판(100)에 수직인 방향에서 바라볼 시 제2' 투명전극층(TL2')과 중첩될 수 있다.
다시 말해, 기판(100)의 하부에서 기판(100)의 상부를 향하여 조사된 빛은 제2' 투명전극층(TL2') 및 제3' 투명전극층(TL3')를 동시에 투과할 수 있다. 그에 따라, 디스플레이 장치의 투과율은 증가할 수 있다.
제3' 투명전극층(TL3')은 제1 전원전압선(172)와 연결될 수 있다. 제3' 투명전극층(TL3')은 기판(100)의 수직인 방향에서 바라볼 시 제1 전원전압선(172)에서부터 제2 방향(D2)으로 연장될 수 있다. 기판(100)의 수직인 방향에서 바라볼 시 제3' 투명전극의 제1 방향(D1)으로의 너비는 제1 전원전압선(172)의 제1 방향(D1)으로의 너비보다 작거나 같을 수 있다.
도 15는 도 5를 구성하는 제2 도전층 및 제4 투명전극층의 개략적인 평면도이다.
도 15에 도시된 것과 같이, 제2 도전층(SD2)은 제1 도전층(SD1) 상에 배치될 수 있다. 제2 도전층(SD2)은 데이터선(181), 제2전원전압선(183) 및 연결전극(185)을 포함할 수 있다.
데이터선(181)은 제1 유기절연층(118)에 형성된 콘택홀(61)을 통해 연결전극(175)과 연결됨으로써 제2트랜지스터(T2)의 제2소스영역(S2)과 연결될 수 있다.
데이터선(181)은 기판(100)에 수직인 방향에서 바라볼 시, 제1전원전압선(172)과 일부 중첩되어 배치될 수 있다. 단면상 제1전원전압선(172)은 제1트랜지스터(T1)의 제1게이트전극(G1)과 데이터선(DL) 사이에 배치될 수 있다. 제1전원전압선(172)의 일부 영역(P1)은 평면상 데이터선(181)과 노드연결선(171) 사이에 배치될 수 있다. 이에 따라, 제1전원전압선(172)은 노드연결선(171)과 제1게이트전극(G1) 및 노드연결선(171)과 데이터선(181)의 커플링을 감소시킬 수 있다.
제2전원전압선(183)은 제1 유기절연층(118)에 형성된 콘택홀(62)을 통해 제1전원전압선(172)과 연결될 수 있다. 제2전원전압선(183)은 제3트랜지스터(T3)의 제3반도체층(AO3)과 제4트랜지스터(T4)의 제4반도체층(AO4)을 커버할 수 있다. 이에 따라 기판(100)의 상부에서부터 인가될 수 있는 광을 차단하는 역할을 할 수 있다. 또한 제2전원전압선(183)의 일부는 노드연결선(171)과 중첩할 수 있다. 제2전원전압선(183)의 다른 일부는 평면상 데이터선(181)과 노드연결선(171) 사이에 배치될 수 있다. 이에 따라, 제2전원전압선(183)은 노드연결선(171)과 데이터선(181)의 커플링을 감소시킬 수 있다.
연결전극(185)은 제1 유기절연층(118)에 형성된 콘택홀(63)을 통해 연결전극(179)과 연결됨으로써, 제6트랜지스터(T6)의 드레인영역(D6)과 연결될 수 있다. 연결전극(185)은 제1 유기절연층(118) 상부의 제2평탄화층(119)에 형성된 컨택홀(64)을 통해 화소전극(310)과 연결되어, 제6트랜지스터(T6)를 통해 인가되는 신호를 화소전극(310)에 전달할 수 있다.
제4 투명전극층(TL4)은 제2 도전층(SD2)과 동일한 층에 배치되며 제1 투명전극층(TL1)과 동일한 물질을 포함할 수 있다. 제4 투명전극층(TL4)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)과 적어도 일부가 중첩될 수 있다. 또한, 제4 투명전극층(TL4)은 기판(100)의 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)의 적어도 일부 및 제2 투명전극층(TL2)의 적어도 일부와 중첩될 수 있다. 경우에 따라, 제4 투명전극층(TL4)은 생략될 수 있다.
설명의 편의상, 제4 투명전극층(TL4)은 제1-3 투명전극층, 제2-2 투명전극층, 제3-2 투명전극층 등과 같이 다양하게 호칭될 수 있다. 본 명세서에서 제4 투명전극층(TL4)은 제2 도전층(SD2)과 동일한 층에 배치된 투명전극층으로 정의될 수 있다. 또한, 제4 투명전극층(TL4)의 적어도 일부는 기판(100)에 수직인 방향에서 바라볼 시 제1 투명전극층(TL1)과 중첩될 수 있다.
도 16은 도 5의 제1 트랜지스터를 중심으로 나타낸 개략적인 단면도이다. 도 16에 대한 설명 중 상술한 내용과 동일하거나 중복되는 내용은 생략될 수 있다.
도 16에 도시된 것과 같이, 제5 투명전극층(TL5)은 제1 게이트층(GL1)과 동일한 층에 배치될 수 있다. 제5 투명전극층(TL5)은 경우에 따라 생략될 수 있다. 제5 투명전극층(TL5)이 배치되는 경우, 제1 반도체층(SL1)은 실리콘 반도체가 아니라 산화물 반도체를 포함할 수 있다.
제5 투명전극층(TL5)은 제1 반도체층(SL1) 중 제1 소스영역(S1) 상에 배치될 수 있다. 즉, 기판(100)의 수직인 방향에서 바라볼 시 제5 투명전극층(TL5)과 제1 소스영역(S1)은 중첩될 수 있다.
제5 투명전극층(TL5)은 디스플레이 장치의 컴포넌트 영역(CA)에 배치되는 제5 서브투명전극층(미도시)과 동시에 형성될 수 있다. 즉, 디스플레이 장치는 디스플레이 영역에 배치되는 제5 투명전극층(TL5)을 포함할 뿐만 아니라, 컴포넌트 영역(CA)에 배치되고 제5 투명전극층(TL5)과 동일한 층에 배치되며, 제5 투명전극층(TL5)과 동일한 물질을 포함하는 제5 서브투명전극층(미도시)을 더 포함할 수 있다. 컴포넌트 영역(CA)의 배선은 투명전극물질로 구성되므로, 제5 투명전극층(TL5)은 컴포넌트 영역(CA)의 제5 서브투명전극층(미도시)과 같은 투명 배선과 동시에 형성될 수 있다. 이처럼, 제5 투명전극층(TL5)과 컴포넌트 영역(CA)의 제5 서브투명전극층(미도시)과 같은 투명 배선이 동시에 형성됨으로써 추가적인 공정이나 마스크없이도 제5 투명전극층(TL5)은 쉽게 형성될 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
SL1: 제1 반도체층
GL1: 제1 게이트층
BL: 차폐층
SL2: 제2 반도체층
GL2: 제2 게이트층
TL1: 제1 투명전극층
TL2: 제2 투명전극층
TL2': 제2' 투명전극층
TL3: 제3 투명전극층
TL4: 제4 투명전극층
SD1: 제1 도전층
SD2: 제2 도전층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 게이트층;
    상기 제1 게이트층 상에 배치되는 제2 게이트층;
    상기 제2 게이트층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제3 게이트층;
    상기 제2 게이트층과 동일한 층에 배치되는 제1-1 투명전극층; 및
    상기 제3 게이트층과 동일한 층에 배치되며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제1-1 투명전극층의 적어도 일부와 중첩되는, 제1-2 투명전극층;
    을 포함하는, 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 제3 게이트층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 도전층; 및
    상기 제2 도전층과 동일한 층에 배치되는 제1-3 투명전극층
    을 더 포함하는, 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시, 상기 제1-3 투명전극층은 상기 제1-1 투명전극층의 적어도 일부 및 상기 제1-2 투명전극층의 적어도 일부와 중첩되는, 디스플레이 장치.
  4. 제3 항에 있어서,
    상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제1-1 투명전극층, 상기 제1-2 투명전극층 및 상기 제1-3 투명전극층을 동시에 투과하는, 디스플레이 장치.
  5. 제3 항에 있어서,
    제1-1 전극 및 상기 제1-1 전극과 절연되는 제1-2 전극을 포함하는 제1 커패시터부를 더 포함하고,
    상기 제1-1 전극은 상기 제1-3 투명전극층의 일부이고, 상기 제1-2 전극은 상기 제2 반도체층의 일부인, 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 제2 게이트층과 동일한 층에 배치되고, 상기 제1-1 투명전극층과 동일 평면 상에서 이격되는, 제1-4 투명전극층을 더 포함하는, 디스플레이 장치.
  7. 제6 항에 있어서,
    상기 제3 게이트층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 도전층; 및
    상기 제1 도전층과 동일한 층에 배치되는 제1-5 투명전극층
    을 더 포함하는, 디스플레이 장치.
  8. 제7 항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시, 상기 제1-5 투명전극층은 상기 제1-4 투명전극층의 적어도 일부와 중첩되는, 디스플레이 장치.
  9. 제8 항에 있어서,
    상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제1-4 투명전극층 및 상기 제1-5 투명전극층을 동시에 투과하는, 디스플레이 장치.
  10. 제8 항에 있어서,
    제2-1 전극 및 상기 제2-1 전극과 절연되는 제2-2 전극을 포함하는 제2 커패시터부를 더 포함하고,
    상기 제2-1 전극은 상기 제1-4 투명전극층의 일부이고, 상기 제2-2 전극은 상기 제1 게이트층의 일부인, 디스플레이 장치.
  11. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 게이트층;
    상기 제1 게이트층 상에 배치되는 제2 게이트층;
    상기 제2 게이트층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제3 게이트층;
    상기 제3 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 제2 반도체층의 일부와 중첩되는, 제2-1 투명전극층; 및
    제1-1 전극 및 상기 제1-1 전극과 절연되는 제1-2 전극을 포함하는 제1 커패시터부를 포함하고,
    상기 제1-1 전극은 상기 제2-1 투명전극층의 적어도 일부이고, 상기 제1-2 전극은 상기 제2 반도체층의 일부인, 디스플레이 장치.
  12. 제11 항에 있어서,
    상기 제3 게이트층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 도전층; 및
    상기 제2 도전층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 제2-1 투명전극층의 적어도 일부와 중첩되는 제2-2 투명전극층
    을 더 포함하는, 디스플레이 장치.
  13. 제11 항에 있어서,
    상기 제2 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 2-1 투명전극층의 적어도 일부와 중첩되는 제2-3 투명전극층(TL2)을 더 포함하는, 디스플레이 장치.
  14. 제12 항에 있어서,
    상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제2-1 투명전극층 및 상기 제2-2 투명전극층을 동시에 투과하는, 디스플레이 장치.
  15. 제13 항에 있어서,
    상기 기판의 하부에서 상기 기판의 상부를 향하여 조사된 빛은 상기 제2-1 투명전극층 및 상기 제2-3 투명전극층을 동시에 투과하는, 디스플레이 장치.
  16. 제13 항에 있어서,
    상기 제2 게이트층과 동일한 층에 배치되고, 상기 제2-3 투명전극층과 동일 평면 상에서 이격되는, 제2-4 투명전극층을 더 포함하는, 디스플레이 장치.
  17. 제16 항에 있어서,
    제2-1 전극 및 상기 제2-1 전극과 절연되는 제2-2 전극을 포함하는 제2 커패시터부를 더 포함하고,
    상기 제2-1 전극은 상기 제2-4 투명전극층의 일부이고, 상기 제2-2 전극은 상기 제1 게이트층의 일부인, 디스플레이 장치.
  18. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 게이트층;
    상기 제1 게이트층 상에 배치되는 제2 게이트층;
    상기 제2 게이트층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제3 게이트층;
    상기 제2 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 제2 반도체층의 일부와 중첩되는, 제3-1 투명전극층; 및
    제3-1 전극 및 상기 제3-1 전극과 절연되는 제3-2 전극을 포함하는 제3 커패시터부를 포함하고,
    상기 제3-1 전극은 상기 제3-1 투명전극층의 적어도 일부이고, 상기 제3-2 전극은 상기 제2 반도체층의 일부인, 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 제3 게이트층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 도전층; 및
    상기 제2 도전층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 제3-1 투명전극층의 적어도 일부와 중첩되는 제3-2 투명전극층
    을 더 포함하는, 디스플레이 장치.
  20. 제19 항에 있어서,
    상기 제3 게이트층과 동일한 층에 배치되고, 상기 기판에 수직인 방향에서 바라볼 시 상기 3-2 투명전극층의 적어도 일부와 중첩되는 제3-3 투명전극층을 더 포함하는, 디스플레이 장치.
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