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KR20240132134A - 니트라이드-기반 양방향 스위칭 소자 및 이를 제조하는 방법 - Google Patents

니트라이드-기반 양방향 스위칭 소자 및 이를 제조하는 방법 Download PDF

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KR20240132134A
KR20240132134A KR1020227006971A KR20227006971A KR20240132134A KR 20240132134 A KR20240132134 A KR 20240132134A KR 1020227006971 A KR1020227006971 A KR 1020227006971A KR 20227006971 A KR20227006971 A KR 20227006971A KR 20240132134 A KR20240132134 A KR 20240132134A
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KR
South Korea
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field plate
nitride
gate structure
bidirectional switching
gate
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Pending
Application number
KR1020227006971A
Other languages
English (en)
Inventor
치위에 자오
우하오 가오
톈헝 시안
Original Assignee
이노사이언스(쑤저우) 세미컨덕터 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노사이언스(쑤저우) 세미컨덕터 컴퍼니 리미티드 filed Critical 이노사이언스(쑤저우) 세미컨덕터 컴퍼니 리미티드
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Abstract

니트라이드-기반 양방향 스위칭 소자는 전력 입력 단자, 방전 과전류 보호 (DO) 단자, 충전 과전류 보호 (CO) 단자, 전압 모니터링 (VM) 단자 및 접지 단자를 갖는 배터리 보호 제어기와 함께 작동한다. 니트라이드-기반 양방향 스위칭 소자는 이중 게이트 트랜지스터를 포함한다. 이중 게이트 트랜지스터는 제1 및 제2 소스 전극 및 제1 및 제2 게이트 구조를 포함한다. 제1 소스 전극은 배터리 보호 제어기의 접지 단자에 전기적으로 연결되도록 구성된다. 제2 소스 전극은 전압 모니터링 레지스터를 통해서 제어기의 VM 단자에 연결되도록 구성된다. 제1 게이트 구조는 배터리 보호 제어기의 DO 단자에 전기적으로 연결되도록 구성된다. 제2 게이트 구조는 배터리 보호 제어기의 CO 단자에 전기적으로 연결되도록 구성된다.

Description

니트라이드-기반 양방향 스위칭 소자 및 이를 제조하는 방법
본 발명은 일반적으로는 니트라이드-기반 반도체 소자(nitride-based semiconductor device)에 관한 것이다. 더욱 특히, 본 발명은 배터리 보호 제어기와 함께 작동하기에 적합한 조건이 되게 하기 위해서 이중 게이트 트랜지스터(dual gate transistor)를 포함하는 니트라이드-기반 양방향 스위칭 소자(nitride-based bidirectional switching device)에 관한 것이다.
근년에, 특히, 고전력 스위치 및 고주파 적용을 위한, 높은-전자-이동성 트랜지스터(high-electron-mobility transistor: HEMT)에 대한 열정적인 연구가 성행하고 있다. HEMT는, 고전력/고주파 장치의 수요를 충족시키면서, 이차원 전자 가스(two-dimensional electron gas: 2DEG) 영역을 수용하는 양자우물-유사 구조를 형성시키기 위해서 상이한 밴드갭을 갖는 두 재료 사이의 헤테로접합 계면(heterojunction interface)을 이용한다. HEMT에 추가로, 헤테로구조를 갖는 장치의 예는 추가로 헤테로접합 양극성 트랜지스터(heterojunction bipolar transistor: HBT), 헤테로접합 전계 효과 트랜지스터(heterojunction field effect transistor: HFET), 및 변조-도핑된 FET(modulation-doped FET: MODFET)를 포함한다. 현재, HMET 소자에 대한 수율을 개선시켜서 그것들을 대량 생산하기에 적합하게 할 필요가 있다.
본 발명의 일 양태에 따르면, 니트라이드-기반 반도체 소자가 제공된다. 니트라이드-기반 양방향 스위칭 소자는 전력 입력 단자, 방전 과전류 보호 (DO) 단자, 충전 과전류 보호 (CO) 단자, 전압 모니터링 (VM) 단자 및 접지 단자를 갖는 배터리 보호 제어기와 함께 작동시키기 위한 것이다. 니트라이드-기반 양방향 스위칭 소자는 니트라이드-기반 활성층, 니트라이드-기반 장벽층, 복수의 스페이서층, 및 이중 게이트 트랜지스터를 포함한다. 니트라이드-기반 활성층은 기판 상에 배치된다. 니트라이드-기반 장벽층은 니트라이드-기반 활성층상에 배치되며, 니트라이드-기반 활성층의 밴드갭보다 더 큰 밴드갭을 갖는다. 스페이서층은 니트라이드-기반 장벽층 위에 배치되며, 적어도 제1 스페이서층 및 제1 스페이서층 위에 배치된 제2 스페이서층을 포함한다. 이중 게이트 트랜지스터 제1 및 제2 소스 전극 및 제1 및 제2 게이트 구조를 포함한다. 제1 및 제2 소스 전극은 복수의 스페이서층상에 배치된다. 제1 소스 전극은 배터리 보호 제어기의 접지 단자에 전기적으로 연결되도록 구성된다. 제2 소스 전극는 전압 모니터링 레지스터를 통한 제어기의 VM 단자에 연결되도록 구성된다. 제1 및 제2 게이트 구조는 니트라이드-기반 장벽층 상에 그리고 제1 및 제2 소스 전극 사이에서 측 방향으로 배치된다. 제1 게이트 구조는 배터리 보호 제어기의 DO 단자에 전기적으로 연결되도록 구성된 제1 게이트 전극을 포함한다. 제2 게이트 구조는 배터리 보호 제어기의 CO 단자에 전기적으로 연결되도록 구성된 제2 게이트 전극을 포함한다.
본 발명의 일 양태에 따르면, 니트라이드-기반 양방향 스위칭 소자를 제조하는 방법이 제공된다. 그러한 방법은 이하 단계를 포함한다. 니트라이드-기반 활성층이 기판 상에 형성된다. 니트라이드-기반 활성층의 밴드갭보다 더 큰 밴드갭을 갖는 니트라이드-기반 장벽층 니트라이드-기반 활성층 상에 형성된다. 제1 및 제2 게이트 전극이 니트라이드-기반 장벽층 상에 형성된다. 제1 부동태화층(first passivation layer)이 제2 니트라이드-기반 반도체층상에 형성되어 제1 및 제2 게이트 전극을 덮는다. 하부 블랭킷 필드 플레이트(lower blanket field plate)가 제1 부동태화층 상에 형성된다. 하부 블랭킷 필드 플레이트는 습식 에칭 공정(wet etching process)을 이용하여 제1 및 제2 게이트 전극 위에 각각 제1 및 제2 하부 필드 플레이트를 형성시키기 위해서 패턴화된다. 제2 부동태화층은 제1 부동태화층 상에 형성되어 제1 및 제2 하부 필드 플레이트를 덮는다. 상부 블랭킷 필드 플레이트가 제2 부동태화층 상에 형성된다. 상부 블랭킷 필드 플레이트는 건식 에칭 공정을 이용하여 제1 및 제2 하부 필드 플레이트 위에 각각 제1 및 제2 상부 필드 플레이트를 형성시키기 위해서 패턴화된다.
본 발명의 일 양태에 따르면, 니트라이드-기반 반도체 소자가 제공된다. 니트라이드-기반 양방향 스위칭 소자는 전력 입력 단자, 방전 과전류 보호(DO) 단자, 충전 과전류 보호(CO) 단자, 전압 모니터링(VM) 단자 및 접지 단자를 갖는 배터리 보호 제어기와 함께 작동하기 위한 것이다. 니트라이드-기반 양방향 스위칭 소자는 니트라이드-기반 활성층, 니트라이드-기반 장벽층, 및 이중 게이트 트랜지스터를 포함한다. 니트라이드-기반 장벽층은 니트라이드-기반 활성층 상에 배치되고 니트라이드-기반 활성층의 밴드갭보다 더 큰 밴드갭을 갖는다. 이중 게이트 트랜지스터는 제1 소스 전극, 제2 소스 전극, 제1 게이트 전극, 제2 게이트 전극, 제1 하부 필드 플레이트, 제2 하부 필드 플레이트, 제1 상부 필드 플레이트, 및 제2 상부 필드 플레이트를 포함한다. 제1 소스 전극은 배터리 보호 제어기의 접지 단자에 전기적으로 연결된다. 제2 소스 전극은 전압 모니터링 레지스터를 통해서 제어기의 VM 단자에 연결되도록 구성된다. 제1 게이트 전극은 배터리 보호 제어기의 DO 단자에 전기적으로 연결되도록 구성된다. 제2 게이트 전극은 배터리 보호 제어기의 CO 단자에 전기적으로 연결되도록 구성된다. 제1 하부 필드 플레이트는 제1 게이트 전극 상에 배치된다. 제2 하부 필드 플레이트는 제2 게이트 전극 상에 배치된다. 제1 상부 필드 플레이트는 제1 하부 필드 플레이트 상에 배치된다. 제2 상부 필드 플레이트는 제2 하부 필드 플레이트 상에 배치된다. 제1 상부 필드 플레이트로부터 제2 상부 필드 플레이트까지의 거리는 제1 하부 필드 플레이트로부터 제2 하부 필드 플레이트까지의 거리보다 짧다.
그와 같이, 제1 상부 필드 플레이트로부터 제2 상부 필드 플레이트까지의 거리는 제1 하부 필드 플레이트로부터 제2 하부 필드 플레이트까지의 거리보다 짧다. 필드 플레이트의 구성은 내전압의 개선을 위한 인자로서 작용한다. 양방향 스위칭 소자가 꺼진 상태에 있는 때에, 게이트 구조 사이의 영역에서 고장(breakdown)이 발생하는 지의 여부는 거기에서의 전기장 분포와 관련된다. 이는 게이트 구조 사이에 형성되는 다른 전도성 요소가 없기 때문이며, 그래서, 필드 플레이트의 구성은 꺼진 상태의 제어와 밀접하게 관련되어 있다. 본 발명의 필드 플레이트의 구성은 안정하게 꺼진 상태가 되게 할 수 있고, 그래서, 니트라이드-기반 양방향 스위칭 소자가 배터리 보호 제어기와 함께 잘 작동할 수 있다.
본 발명의 양태는 첨부된 도면과 함께 읽을 때에 이하 상세한 설명으로부터 용이하게 이해된다. 다양한 특징이 척도로 도시되지 않을 수 있음을 이해해야 한다. 즉, 다양한 특징의 치수는 설명의 명확성을 위해서 임의로 증가되거나 감소될수 있다. 본 발명의 구체예가 이하 도면을 참조로 하여 더욱 상세히 기재된다.
도 1은 본 발명의 일부 구체예에 따른 배터리 보호 제어기와 함께 작동하는 니트라이드-기반 양방향 스위칭 소자의 회로도이고;
도 2는 본 발명의 일부 구체예에 따른 니트라이드-기반 양방향 스위칭 소자의 동등한 회로도이고;
도 3a는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 레이아웃(layout)이고;
도 3b 및 도 3c는 도 3a에서의 양방향 스위칭 소자의 선 I-I' 및 선 II-II'를 가로지른 단면도이고;
도 4a는 도 3c 내의 구역의 확대도이고;
도 4b는 도 3c 내의 구역의 확대도이고;
도 5는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 6은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 7은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 8은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 9는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 10은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 11은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 12는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 13은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 14는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자의 단면도이고;
도 15a, 15b, 15c, 15d, 15e, 15f, 15g, 15h, 15i, 15j, 15k, 15l은 본 발명의 일부 구체예에 따른 반도체 소자를 제조하는 방법의 상이한 단계를 예시한다.
공통의 참조 번호가 도면 및 상세한 설명 전체에 걸쳐서 사용되어 동일하거나 유사한 부품을 나타낸다. 본 발명의 구체예는 첨부된 도면과 결부되어 이하 셍세한 설명으로부터 용이하게 이해될 것이다.
공통의 참조 번호가 도면 및 상세한 설명 전체에 걸쳐서 사용되어 동일하거나 유사한 부품을 나타낸다. 본 발명의 구체예는 첨부된 도면과 결부되어 이하 셍세한 설명으로부터 용이하게 이해될 것이다.
공간적 설명, 예컨대, "위", "아래", "상에", "좌측", "우측", "밑에", "상단", "하단", "수직", "수평", "측", "더 위(higher)", "하부", "상부", "상(over)", "하에" 등은 특정의 부품 또는 부품들의 군 또는 부품 또는 부품들의 군의 특정의 평면과 관련하여, 관련된 도면에 나타낸 바와 같은 부품(들)의 배향을 위해서 특정된다. 본원에서 사용된 공간적 설명이 단지 예지를 위한 것이며 본원에 기재된 구조의 실제 실행은 가치는 그러한 배열로부터 벗어나지 않음을 이해해야 한다.
추가로, 대략 직사각으로 도시된 다양한 구조의 실제 모양은 소자 제조 조건으로 인해서 실제 소자에서 굽어지거나, 모따기된 에지를 가지거나, 다소 불균일한 두께를 갖는 등등일 수 있음을 주지해야 한다. 직선 및 직각이 단지 층 및 피처(feature)의 표현의 용이성을 위해서 사용된다.
이하 설명에서, 반도체 소자/다이/패키지, 및 이를 제조하는 방법 등이 바람직한 실시에에서 기재된다. 본 기술분야에서의 통상의 기술자에게는 추가 및/또는 대체를 포함한 변형이 본 발명의 범위 및 사상을 벗어나지 않으면서 이루어질 수 있다는 것이 자명할 것이다. 특정 상세사항은 본 발명을 불명확하게 하지 않기 위해서 생략될 수 있지만; 개시는 본 기술분야에서의 통상의 기술자가 과도한 실험 없이 본원의 교시내용을 실시할 수 있게 기재된다.
도 1은 본 발명의 일부 구체예에 따른 배터리 보호 제어기(10)와 함께 작동하는 니트라이드-기반 양방향 스위칭 소자 Q1의 회로도이다. 도 2는 본 발명의 일부 구체예에 따른 니트라이드-기반 양방향 스위칭 소자 Q1의 동등한 회로도이다. 배터리(12)는 배터리 보호 제어기(10)와 전기적으로 커플링된다. 커패시터(capacitor) C1 및 레지스터 R1이 배터리(12)와 배터리 보호 제어기(10) 사이에 연결되어 그들 사이의 신호를 변조할 수 있다. 충전기(14)가 회로에 전기적으로 커플링될 수 있다. 레지스터 R2가 충전기(14)와 배터리 보호 제어기(10) 사이에 연결되어 그들 사이의 신호를 변조시킬 수 있다. 니트라이드-기반 양방향 스위칭 소자 Q1가 배터리 보호 제어기(10)와 전기적으로 커플링된다.
니트라이드-기반 양방향 스위칭 소자 Q1은 회로 내의 양방향 켜짐 및 양방향 꺼짐을 제공하도록 구성될 수 있다. 충전 작동 동안에, 전류는 충전기(14)의 양극 P+로부터 배터리(12)의 양극 B+로 흐를 수 있다. 방전 작동 동안에, 전류는 배터리(12)의 양극 B+로부터 로드(load: 16)로 흐를 수 있다.
배터리 보호 제어기(10)는 전력 입력 단자 Vcc, 접지 단자 Vss, 방전 과전류 보호 단자 DO, 충전 과전류 보호 단자 CO, 및 전압 모니터링 단자 VM을 갖는다. 두 개으 출력 포트(port), 방전 과전류 보호 단자 DO 및 충전 과전류 보호 단자 CO가 있기 때문에, 충전 작동과 방전 작동 사이를 조절하기 위한 특이적 스위치(switch)가 필요하다.
양방향 스위칭 소자 Q1는 소스 전극 S1 및 S2 및 게이트 전극 G1 및 G2를 갖는다. 소스 전극 S1은 배터리 보호 제어기(10)의 접지 단자 Vss에 전기적으로 연결되도록 구성된다. 소스 전극 S2는 R2를 통해서 배터리 보호 제어기(10)의 전압 모니터링 단자 VM에 연결되도록 구성된다. 레지스터 R2는 전압 모니터링 레지스터로서 작용할 수 있다. 게이트 전극 G1은 배터리 보호 제어기(10)의 방전 과전류 보호 단자 DO에 전기적으로 연결되도록 구성된다. 게이트 전극 G2은 배터리 보호 제어기(10)의 충전 과전류 보호 단자 CO에 전기적으로 연결되도록 구성된다.
도 2를 참조하면, 양방향 스위칭 소자 Q1은 이중 게이트 트랜지스터를 포함한다. 이중 게이트 트랜지스터는 직렬로 연결된 니트라이드-기반 트랜지스터 요소 M1 및 M2의 쌍에 의해서 달성될 수 있다. 니트라이드-기반 트랜지스터 요소 M1은 소스 전극 S1 및 게이트 전극 G1을 포함한다. 니트라이드-기반 트랜지스터 요소 M2는 소스 전극 S2 및 게이트 전극 G2를 포함한다.
게이트 전극 G1 및 G2 중 어느 하나가 컷 오프(cut off)되는 조건에서, 상응하는 니트라이드-기반 트랜지스터 M1 또는 M2는 충전 작동 또는 방전 작동이 종료되도록 턴 오프(turn off)된다. 그와 같은 상태에서, 양방향 스위칭 소자 Q1는 거기에 적어도 하나의 턴 오프 트랜지스터 요소를 포함할 수 있고, 그래서 내전압 구조로서 작용할 수 있다. 양방향 스위칭 소자 Q1에 의해서 제공된 내전압의 정도는 양방향 스위칭 소자 Q1의 성능에 좌우된다.
예를 들어, 양방향 스위칭 소자에 의해서 제공된 내전압이 충분한 경우에, 그 결과로, 충전 작동 또는 방전 작동이 원활하다. 그러나, 양방향 스위칭 소자에 의해서 제공된 내전압이 불량한 경우에, 그 결과로, 충전 작동 또는 방전 작동은 실패할 수 있다. 이와 관련하여, 불량한 내전압은 양방향 스위칭 소자에서의 고장으로부터 발생한다.
더욱이, 충전 작동 또는 방전 작동이 수행되는 때에, 양방향 스위칭 소자 Q1는 낮은 전압 강하를 달성할 수 있다. 그 이유 중 하나는 니트라이드-기반 트랜지스터 요소 M1 및 M2가 낮은 온-상태 저항(low on-state resistance)을 가질 수 있기 때문이다. 낮은 전압 강하는 로드(16)를 설계된 바와 같이 작동 조건이 되게 할 수 있다. 본 발명은 회로에서 배터리 보호 제어기와 조합으로 적합하게 작동하도록 개선된 내전압을 갖는 양방향 스위칭 소자를 제공하기 위한 것이다.
도 3a는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1A의 레이아웃이다. 그러한 레이아웃은 양방향 스위칭 소자 1A의 게이트 전극(264 및 284), 필드 플레이트 (122 및 124), 및 소스 전극 (30 및 32) 사이의 관계를 나타낸다. 이들 요소들은 양방향 스위칭 소자 1A에서 이중 게이트 트랜지스터를 구성할 수 있다. 그러한 레이아웃은 양방향 스위칭 소자 1A의 상면도(top view)를 반영하고 있으며, 이는 게이트 전극(264 및 284), 필드 플레이트(122, 123, 124, 및 125), 및 소스 전극(30 및 32)을 반영하는 레이아웃이 층으로서 형성되고 이들 층에 수직인 방향을 따라서 도시됨을 의미한다. 양방향 스위칭 소자 1A의 더욱 구조적인 상세사항이 이하 제공된다.
예시를 위해서, 도 3b 및 도 3c는 도 3a에서의 양방향 스위칭 소자 1A의 선 I-I' 및 선 II-II'를 가로지른 단면도이다. 양방향 스위칭 소자 1A는 기판(20), 니트라이드-기반 반도체층(22 및 24), 게이트 구조(26 및 28), 스페이서층(116, 118, 120, 130, 132), 바이어스(134, 136, 138, 140, 142), 패턴화된 전도층(144, 146), 및 보호층(148)을 추가로 포함한다.
기판(20)은 반도체 기판일 수 있다. 기판(20)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, Si, SiGe, SiC, 갈륨 아르제나이드, p-도핑된 Si, n-도핑된 Si, 사파이어, 전열체상 반도체(semiconductor on insulator), 예컨대, 절연체상 실리콘(silicon on insulator: SOI), 또는 적합한 반도체 재료를 포함할 수 있다. 일부 구체예에서, 기판(20)은, 예를 들어, 이로 한정되는 것은 아니지만, III 족 원소, IV 족 원소, V 족 원소, 또는 이들의 조합물(예, III-V 화합물)을 포함할 수 있다. 다른 구체예에서, 기판(20)은, 예를 들어, 이로 한정되는 것은 아니지만, 하나 이상의 다른 피처, 예컨대, 도핑된 영역, 매립된 층, 에피택셜(epitaxial: epi)층 또는 이들의 조합을 포함할 수 있다.
니트라이드-기반 반도체층(22)은 기판(20) 상에 배치된다. 니트라이드-기반 반도체층(22)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 니트라이드 또는 III-V 족 화합물, 예컨대, GaN, AlN, InN, InxAlyGa(1-x-y)N (여기에서, x+y ≤ 1), AlyGa(1-y)N (여기에서, y ≤ 1)를 포함할 수 있다. 니트라이드-기반 반도체층(24)은 니트라이드-기반 반도체층(22) 상에 배치된다. 니트라이드-기반 반도체층(24)의 예시적인 재료는 예를 들어, 이로 한정되는 것은 아니지만, 니트라이드 또는 III-V 족 화합물, 예컨대, GaN, AlN, InN, InxAlyGa(1-x-y)N (여기에서, x+y ≤ 1), AlyGa(1-y)N (여기에서, y ≤ 1)를 포함할 수 있다.
니트라이드-기반 반도체층(22 및 24)의 예시적인 재료는 니트라이드-기반 반도체층(24)이 니트라이드-기반 반도체층(22)의 밴드갭보다 큰 밴드갭(즉, 금지된 밴드 폭(forbidden band width)을 갖도록 선택되며, 이는 서로 다른 그의 전자 친화성을 유발시키고 그들 사이의 헤테로접합을 형성시킨다. 예를 들어, 니트라이드-기반 반도체층(22)이 대략 3.4 eV의 밴드갭을 갖는 미도핑된 GaN 층인 경우에, 니트라이드-기반 반도체층(24)이 대략 4.0 eV의 밴드갭을 갖는 AlGaN 층으로서 선택될 수 있다. 그와 같이, 니트라이드-기반 반도체층(22 및 24)은 각각 채널층(channel layer) 및 장벽층(barrier layer)으로서 작용할 수 있다. 삼각형 우물 포텐셜(triangular well potential)이 채널층과 장벽층 사이의 결합된 계면에서 생성되고, 그래서, 전자가 그러한 삼각형 우물 포텐션에 축적되어서, 헤테로접합에 인접한 2-방향 전자 가스(two-dimensional electron gas: 2DEG) 영역을 생성시킨다. 따라서, 양방향 스위칭 소자 1A는 적어도 하나의 GaN-기반 고-전자-이동성 트랜지스터(high-electron-mobility transistor: HEMT)을 포함하도록 이용 가능하다.
일부 구체예에서, 양방향 스위칭 소자 1A는 완충층, 핵화층, 또는 이들의 조합(예시되지 않음)을 추가로 포함할 수 있다. 완충층은 기판(20)과 니트라이드-기반 반도체층(22) 사이에 배치될 수 있다. 완충층은 기판(20)과 니트라이드-기반 반도체층(22) 사이에의 격자 및 열 미스매치(lattice 및 thermal mismatch)를 감소시키도록 구성되어, 미스매치/차이로 인한 결함을 해소시킬 수 있다. 완충층은 III-V 화합물을 포함할 수 있다. III-V 화합물은, 예를 들어, 이로 한정되는 것은 아니지만, 알루미늄, 갈륨, 인듐, 질소, 또는 이들의 조합물을 포함할 수 있다. 따라서, 완충층의 예시적인 재료는 추가로, 예를 들어, 이로 한정되는 것은 아니지만, GaN, AlN, AlGaN, InAlGaN, 또는 이들의 조합물을 포함할 수 있다. 핵화층(nucleation layer)은 기판(20)과 완충층 사이에 형성될 수 있다. 핵화층은 기판(20)과 완충층의 III-니트라이드층 사이에서 미스매치/차이를 수용하기 위한 전이(transition)를 제공하도록 구성될 수 있다. 핵화층의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, AlN 또는 이의 합금 중 어느 합금을 포함할 수 있다.
게이트 구조(26)는 니트라이드-기반 반도체층(24)에/상에/그 위에 배치된다. 게이트 구조(26)는 임의의 p-타입 도핑된 III-V 화합물 반도체층(262) 및 도 3a에서 언급된 게이트 전극(264)을 포함할 수 있다. p-타입 도핑된 III-V 화합물 반도체층(262) 및 게이트 전극(264)는 니트라이드-기반 반도체층(24)상에 적층된다. p-타입 도핑된 III-V 화합물 반도체층(262)은 니트라이드-기반 반도체층(24)과 게이트 전극(264) 사이에 위치된다. 일부 구체예에서, 게이트 구조(26)는 추가로 p-타입 도핑된 III-V 화합물 반도체층(262)과 게이트 전극(264) 사이에 임의의 유전층(예시되지 않음)을 포함할 수 있다.
게이트 구조(28)는 니트라이드-기반 반도체층(24)에/상에/그 위에) 배치된다. 게이트 구조(28)은 임의의 p-타입 도핑된 III-V 화합물 반도체층(282) 및 도 3a에서 언급된 게이트 전극(284)을 포함할 수 있다. 게이트 구조(26)의 형태가 게이트 구조(28)에 적용될 수 있다.
본 구체예의 예시적인 예시에서, 양방향 스위칭 소자 1A는 게이트 전극(264 및 284)가 대략 0(제로) 바이어스에 있는 때에 정상적으로-오프 상태에 있는 향상 방식 소자(enhancement mode device)이다. 특히, p-타입 도핑된 III-V 화합물 반도체층(262 및 282)가 니트라이드-기반 반도체층(24)와의 적어도 하나의 p-n 접합을 생성시켜 2DEG 영역을 고갈시켜서, 상응하는 게이트 구조(26 및 28) 아래의 위치에 상응하는 2DEG 영역 중 적어도 하나의 영역이 2DEG 영역의 나머지와 다른 특성(예, 상이한 전자 농축)을 지니고, 그에 따라서 차단되게 할 수 있다.
그러한 메커니즘으로 인해서, 양방향 스위칭 소자 1A는 정상적으로-오프 특성(normally-off characteristic)을 갖는다. 달리 설명하면, 전압이 게이트 전극(264 및 284)에 인가되지 않거나 게이트 전극(264 및 284)에 인가된 전압이 문턱 전압(threshold voltage)(즉, 게이트 구조(26 및 28) 아래에 역전층을 형성시키기 위해서 요구되는 최소 전압) 미만인 경우에, 게이트 구조(26 및 28) 아래에의 2DEG 영역의 구역이 차단되어 유지되고, 그에 따라서, 전류가 그를 통해서 흐르지 않는다. 더욱이, p-타입 도핑된 III-V 화합물 반도체층(262 및 282)을 제공함으로써, 게이트 누출 전류가 감소되고 오프-상태 동안의 문턱 전압의 증가가 달성된다.
p-타입 도핑된 III-V 화합물 반도체층(262 및 282)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, p-도핑된 III-V 족 니트라이드 반도체 재료, 예컨대, p-타입 GaN, p-타입 AlGaN, p-타입 InN, p-타입 AlInN, p-타입 InGaN, p-타입 AlInGaN, 또는 이들의 조합물을 포함할 수 있다 일부 구체예에서, p-도핑된 재료는 p-타입 불순물, 예컨대, Be, Zn, Cd, 및 Mg를 사용함으로써 달성된다.
일부 구체예에서, 니트라이드-기반 반도체층(22)은 미도핑된 GaN을 포함하며, 니트라이드-기반 반도체층(24)은 AlGaN을 포함하고, p-타입 도핑된 III-V 화합물 반도체층(262 및 282)는 기저 밴드 구조를 상향으로 굽어지게 할 수 있고 2DEG 영역의 상응하는 구역을 고갈시켜서, 양방향 스위칭 소자 1A를 오프-상태 조건이 되게 하는 p-타입 GaN 층이다.
일부 구체예에서, 게이트 전극(262 및 284)은 금속 또는 금속 화합물을 포함할 수 있다. 게이트 전극(262 및 284)은 단일층, 또는 동일하거나 상이한 조성의 복수의 층으로서 형성될 수 있다. 금속 또는 금속 화합물의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, W, Au, Pd, Ti, Ta, Co, Ni, Pt, Mo, TiN, TaN, Si, 금속 합금 또는 이들의 화합물, 또는 다른 금속성 화합물을 포함할 수 있다. 일부 구체예에서, 게이트 전극(262 및 284)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 니트라이드, 옥사이드, 실리사이드(silicide), 도핑된 반도체, 또는 이들의 조합물을 포함할 수 있다. 일부 구체예에서, 임의의 유전층이 유전 물질의 단일층 또는 더 많은 층에 의해서 형성될 수 있다. 예시적인 유전 물질은, 예를 들어, 이로 한정되는 것은 아니지만, 하나 이상의 옥사이드층, SiOx 층, SiNx 층, 높은-k 유전 물질(예, HfO2, Al2O3, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 등), 또는 이들의 조합물을 포함할 수 있다.
소스 전극(30 및 32)은 니트라이드-기반 반도체층(24)상에 배치된다. 소스 전극(30 및 32)은 게이트 구조(26 및 28)의 양 반대 측에 위치될 수 있다. 게이트 구조(26 및 28)는 소스 전극(30 및 32) 사이에 위치된다. 게이트 구조(26 및 28)의 각각은 소스 전극(30 및 32) 사이에서 측 방향으로 위치된다. 게이트 구조(26 및 28) 및 소스 전극(30 및 32)이 2DEG 영역과 함께 이중 게이트 트랜지스터로서 집합적으로 작용할 수 있고, 이는 또한 니트라이드-기반/GaN-기반 이중 게이트 트랜지스터로 일컬어질 수 있다.
본 구체예의 예시적인 예시에서, 소스 전극(30 및 32)는 그들 사이의 게이트 구조(26 및 28)에 대해서 대칭이다. 일부 구체예에서, 소스 전극(30 및 32)은 그들 사이의 게이트 구조(26 및 28)에 대해서 비대칭일 수 있다.
일부 구체예에서, 소스 전극(30 및 32)은, 예를 들어, 이로 한정되는 것은 아니지만, 금속, 합금, 도핑된 반도체 재료(예컨대, 도핑된 결정상 실리콘), 화합물, 예컨대, 실리사이드 및 니트라이드, 다른 전도체 재료, 또는 이들의 조합물를 포함할 수 있다. 소스 전극(30 및 32)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, Ti, AlSi, TiN, 또는 이들의 조합물을 포함할 수 있다. 소스 전극(30 및 32)은 동일하거나 상이한 조성의 단일층, 또는 복수의 층일 수 있다. 일부 구체예에서, 소스 전극(30 및 32)은 니트라이드-기반 반도체층(24)과 오옴 접촉을 형성한다. 오옴 접촉은 Ti, Al, 또는 그 밖의 적합한 재료를 소스 전극(30 및 32)에 적용함으로써 달성될 수 있다. 일부 구체예에서, 소스 전극(30 및 32)의 각각은 적어도 하나의 컨포말 층(conformal layer) 및 정도성 충전에 의해서 형성된다. 컨포말 층은 전도성 충전을 감쌀 수 있다. 컨포말 층의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, Ti, Ta, TiN, Al, Au, AlSi, Ni, Pt, 또는 이들의 조합물를 포함할 수 있다. 전도성 충전의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, AlSi, AlCu, 또는 이들의 조합물을 포함할 수 있다.
스페이서층(116, 118, 120, 130, 132)은 니트라이드-기반 반도체층(24) 위에 배치된다. 스페이서층(116, 118, 120)은 니트라이드-기반 반도체층(24) 상에 순차적으로 적층된다. 스페이서층(116, 118, 120)은 보호 목적을 위해서 또는 소자의 전기적 특성을 향상시키기 위해서(상이한 층들/요소들 사이에 전기 절연효과를 제공함으로써) 형성될 수 있다. 스페이서층(116)은 니트라이드-기반 반도체층(24)의 상부 표면을 덮고 있다. 스페이서층(116)은 게이트 구조(26 및 28)를 덮을 수 있다. 스페이서층(116)은 적어도 게이트 구조(26 및 28)의 두 개의 양 측벽을 덮을 수 있다. 소스 전극(30 및 32)은 스페이서층(116, 118, 120)을 통해서 관통/통과하여 니트라이드-기반 반도체층(24)과 접촉될 수 있다.
스페이서층(116, 118, 120)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, SiNx, SiOx, Si3N4, SiON, SiC, SiBN, SiCBN, 옥사이드, 니트라이드, 또는 이들의 조합물을 포함할 수 있다. 일부 구체예에서, 스페이서층(116, 118, 120) 중 적어도 하나는 다중층 구조, 예컨대, Al2O3/SiN, Al2O3/SiO2, AlN/SiN, AlN/SiO2, 또는 이들의 조합물의 복합 유전층일 수 있다.
필드 플레이트(122, 123, 124, 및 125)는 게이트 구조(26 및 28) 상에 배치된다. 필드 플레이트(122 및 123)는 스페이서층(116 및 118) 사이에 위치된다. 필드 플레이트(124 및 125)는 스페이서층(118 및 120) 사이에 위치된다. 즉, 스페이서층(116), 필드 플레이트(122 및 123), 스페이서층(118), 필드 플레이트(124 및 125), 및 스페이서층(120)이 니트라이드-기반 반도체층(24) 상에 순차적으로 적층/형성된다. 필드 플레이트(122, 123, 124, 및 125)는 소스 전극(30 및 32) 사이에 위치된다. 필드 플레이트(122, 123, 124, 및 125)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 전도성 재료, 예컨대, Ti, Ta, TiN, TaN, 또는 이들의 조합물을 포함할 수 있다. 일부 구체예에서, 다른 전도성 재료, 예컨대, Al, Cu 도핑된 Si, 및 이들 재료를 포함하는 합금이 또한 사용될 수 있다.
도 3c를 참조하면, 필드 플레이트(122 및 123)는 양방향 스위칭 소자 1A 내에서 하부 필드 플레이트로서 작용할 수 있다. 필드 플레이트(122)는 스페이서층(116) 상에 배치되고, 그에 따라서, 게이트 구조(26)로부터 분리된다. 필드 플레이트(122)는 게이트 구조(26)의 적어도 일부와 측 방향으로 스패닝(spanning)되어 있다. 필드 플레이트(122)는 게이트 구조(26)와 직접 인접하고 게이트 구조(26 및 28) 사이에 있는 영역과 측 방향으로 스패닝되어 있다. 필드 플레이트(123)는 스페이서층(116)상에 배치되고, 그에 따라서, 게이트 구조(28)와 분리된다. 필드 플레이트(123)은 게이트 구조(28)의 적어도 일부와 측 방향으로 스패닝되어 있다. 필드 플레이트(123)은 게이트 구조(28)와 직접 인접하고 게이트 구조(26 및 28) 사이에 있는 영역과 측 방향으로 스패닝되어 있다. 필드 플레이트(122 및 123)은 서로 측 방향으로 공간으로 떨어져 있다.
필드 플레이트(124 및 125)는 양방향 스위칭 소자 1A에서 더 높은 필드 플레이트로서 작용할 수 있다. 필드 플레이트(124)는 스페이서층(118) 상에 배치되고, 그에 따라서, 필드 플레이트(122)와 분리된다. 필드 플레이트(124)는 필드 플레이트(122)의 적어도 일부와 측 방향으로 스패닝되어 있다. 필드 플레이트(124)는 필드 플레이트(122)와 직접 인접하고 필드 플레이트(122 및 123) 사이에 있는 영역과 측 방향으로 스패닝되어 있다. 필드 플레이트(125)는 스페이서층(118) 상에 배치되고, 그에 따라서, 필드 플레이트(123)와 분리되어 있다. 필드 플레이트(125)는 필드 플레이트(123)의 적어도 일부와 측 방향으로 스패닝되어 있다. 필드 플레이트(125)는 필드 플레이트(123)와 직접 인접하고 필드 플레이트(122 및 123) 사이에 있는 영역과 측 방향으로 스패닝되어 있다. 필드 플레이트(124 및 125)는 서로 측 방향으로 공간을 두고 떨어져 있다.
그와 같이, 필드 플레이트(124)로부터 필드 플레이트(125)까지의 거리는 필드 플레이트(122)로부터 필드 플레이트(123)까지의 거리보다 짧다. 필드 플레이트122, 123, 124, 125)의 구성은 내전압의 개선을 위한 인자로서 작용을 한다. 양방향 스위칭 소자 1A가 턴 오프 상태에 있는 때에, 게이트 구조(26 및 28) 사이의 영역에서 고장이 발생하는 지는 그곳의 전기장 분포와 관련되어 있다. 이는 게이트 구조(26 및 28) 사이에 형성된 다른 전도성 요소가 없어서, 필드 플레이트(122, 123, 124, 125)의 형태가 턴 오프 상태의 제어와 고도로 관련되어 있기 때문이다.
필드 플레이트(124)로부터 필드 플레이트(125)까지의 거리가 필드 플레이트(122)로부터 필드 플레이트(123)까지의 거리보다 짧기 때문에, 게이트 구조(26 및 28) 사이의 영역에서의 전기장 분포가 전기장 피크의 발생을 피하도록 억제될 수 있다. 게이트 구조(26 및 28) 사이의 영역에서의 전기장 분포가 평활하게 된다. 이와 관련하여, 전기장 분포가 농축되고, 그에 따라서, 피크가 분포에서 발생되면, 고장이 발생하고, 이어서, 턴-오프 상태의 실패를 초래할 것이다. 턴-오프 상태의 실패를 피하기 위해서, 필드 플레이트(124 및 125)가 필드 플레이트(122 및 123) 사이의 영역으로 연장되도록 형성된다.
더욱이, 필드 플레이트(122 및 123)를 형성시키는 공정은 필드 플레이트(124 및 125)의 것과 다를 수 있으며, 이는 양방향 스위칭 소자 1A의 전기적 특성에서의 개선에 유리하다. 그 이유 중 하나는 그러한 접근법이 그 디자인으로부터 벗어나는 구성을 갖는 양방향 스위칭 소자 1A를 피할 수 있기 때문이다.
예를 들어, 하부 스페이서층, 하부 필드 플레이트, 상부 스페이서층, 및 상부 필드 플레이트에 의해서 형성되는 적층 구조를 포함하는 반도체 소자와 관련하여, 하부 필드 플레이트의 형성은 하부 필드 플레이트를 형성시키기 위한 블랭킷 전도층(blanket conductive layer)을 패턴화시킴을 포함할 수 있다. 그러나, 패턴화 동안에, 하부 스페이서층의 일부가 제거되어(하부 스페이서층의 상부 표면 근처의 부분), 하부 스페이서층의 감소된 두께를 초래할 수 있다. 따라서, 상부 스페이서층 및 하부 스페이서층 상의 상부 필드 플레이트가 하부 스페이서층의 감소된 두께로 인해서 설계 위치보다 아래의 위치에서 형성될 것이다. 그와 같이, 반도체 소자의 안정성이 영향을 받고, 반도체 소자의 성능이 감소된다.
도 3c의 영역 2A의 확대도인 도 4a를 참조하면, 예시는 필드 플레이트(122 및 123)를 형성시키고 필드 플레이트(124 및 125)를 형성시키는 상이한 공정으로부터 생성되는 상세된 구조적 피처를 나타낸다. 필드 플레이트(122 및 123)의 패턴화는 습식 에팅 공정을 사용함으로써 달성될 수 있다. 필드 플레이트(124 및 125)의 패턴화는 건식 에팅 공정을 사용함으로써 달성될 수 있다.
이와 관련하여, 습식 에칭의 화학 공정은 높은 에칭 선택성을 제공할 수 있다. 높은 에칭 선택성은 에칭율이 표적 재료와 관련하여 더 강하지만 비-표적 재료와 관련해서는 더 약하다는 것을 의미한다. 반면, 건식 에칭은 낮은 선택성의 단점이 있다. 필드 플레이트(124 및 125)를 패턴화하기 위해서 건식 에칭을 사용하는 이유 중 하나는 이온 충격(ion bombardment), 예컨대, 반응성-이온 에칭(reactive-ion etching: RIE) 및 피처 패스트 에칭(features fast etching)과 관련이 있고, 표적 재료과 관련하여 제어 가능하기 때문이다. 비록, 건식 에칭이 낮은 선택성을 갖지만, 낮은 선택성과 상기 이점의 상충이 제2 최저 필드 플레이트(즉, 필드 플레이트(124 및 125))에 대한 긍정적인 효과를 제공한다.
그와 같이, 필드 플레이트(122)의 패턴화 동안에, 부동태화층(116)가 에칭을 피할 수 있고, 그에 따라서, 그의 형태학적 프로필(morphological profile)이 유지될 수 있다. 필드 플레이트(122 및 123)을 패턴화시킨 후에, 부동태화층(116)의 두께는 동일하거나 거의 동일하게 유지될 수 있다(즉, 감소된 양이 무시할 만하다).
한편, 필드 플레이트(124)의 패턴화 동안에, 부동태화층(118)은 그것이 필드 플레이트(124)로부터 노출됨에 따라서 에칭되며, 이는 과-에칭(over-etching)으로 일컬어지고, 이는 또한 이의 형태학적 프로필을 변화시킬 것이다. 그와 같이, 필드 플레이트(124)를 패턴화시킨 후에, 부동태화층(118)의 두께가 유의하게 감소된다. 비록, 과-에칭이 부동태화층(118)에 걸쳐서 발생하지만, 필드 플레이트(122 및 124)의 위치는 과-에칭이 양방향 스위칭 소자 1A의 성능에 유의하게 영향을 주지않을 수 있도록 구성되었다. 그러나, 필드 플레이트 124를 패턴화하는 건식 에칭이 유리한 제어성을 갖기 때문에, 양방향 스위칭 소자 1A를 제조하는 공정의 효율이 증가될 수 있다(예, 제조 공정을 가속시킴).
더욱이, 습식과 건식 사이의 차이는 에지/측벽에서 필드 플레이트(122 및 124)의 상이한 프로필을 생성시킨다. 필드 플레이트(122)는 부동태화층(116)으로부터 상향으로 연장되는 측벽 SW1을 갖는다. 필드 플레이트(122)의 측벽 SW1은 안쪽으로 리세싱되어 부동태화층(118)을 수용한다. 필드 플레이트(124)는 부동태화층(118)으로부터 상향으로 연장되는 비스듬한 측벽 SW2을 갖는다. 그러한 차이에 대한 이유는 각각 흡식 에칭과 건식 에칭에서 발생하는 등방성 에칭과 비등방성 에칭과 관련이 있다. 필드 플레이트(122)의 측벽 SW1은 필드 플레이트(124)의 비스듬한 측벽 SW2의 것과 다른 프로필을 갖는다. 더욱이, 필드 플레이트(122 및 124)는 상이한 거칠기를 가질 수 있다. 일부 구체예에서, 비스듬한 측벽 SW2의 표면 거칠기는 측벽 SW1의 표면 거칠기보다 더 크다. 여기에서, 표면 거칠기는 표면 질감의 성분을 나타낸다(즉, 치수가 그의 층 두께 보다 훨씬 더 작을 것이다)
필드 플레이트(124)의 측벽 SW2은 건식 에칭의 비등방성 공정에 의해서 형성됨에 따라서, 필드 플레이트(124)의 측벽 SW2이 평탄하고 비스듬하다. 예를 들어, 필드 플레이트(124)의 비스듬한 측벽 SW2은 부동태화층(118)으로부터 상향으로 연장되고 부동태화층(118)의 상부 표면과 관련하여 비스듬하다. 더욱이, 과-에칭이 부동태화층(118)에서 발생하기 때문에, 부동태화층(118)의 측면은 필드 플레이트(124)의 비스듬한 측벽 SW2보다 더 낮다. 부동태화층(118)의 측면은 평단하고 비스듬한 프로필을 가질 수 있다. 부동태화층(118)의 측면은 비스듬한 측벽 SW2으로부터 부동태화층(118)의 상부 표면보다 더 낮은 위치로 비스듬하게 연장될 수 있다. 비스듬한 측벽 SW2과 부동태화층(118)의 측면에서의 비스듬함의 정도는 상이할 수 있고, 이는 그들 사이의 에칭 선택성으로부터 초래한다(즉, 필드 플레이트(124)와 부동태화층(118)은 동일한 에칭제와 관련하여 상이한 에칭율을 갖는다).
일부 구체예에서, 필드 플레이트(122)는 대체로 필드 플레이트(124)의 두께와 동일한 두께를 갖는다. 일부 구체예에서, 필드 플레이트(122)는 필드 플레이트(124)의 두께보다 더 큰 두께를 갖는다. 일부 구체예에서, 필드 플레이트(122)는 필드 플레이트(124)의 두께보다 더 작은 두께를 갖는다. 필드 플레이트(122 및 124) 사이의 두께 관계는 실시 요건, 예컨대, 전기장의 분포에 대한 설계 또는 공정 조건에 좌우될 수 있다. 일부 구체예에서, 필드 플레이트(122 및 124)는 동일한 전도성 재료로 제조된다. 일부 구체예에서, 필드 플레이트(122 및 124)는 상이한 전도성 재료로 제조된다.
도 3c의 구역 2B의 확대도인 도 4b를 참조하면, 예시는 필드 플레이트(123 및 125)를 형성시키는 상이한 공정으로부터 생성된 상세한 구조적 피처를 나타낸다. 필드 플레이트(123)의 패턴화는 습식 에팅 공정을 사용함으로써 달성될 수 있고; 필드 플레이트(125)의 패턴화는 건식 에팅 공정을 사용함으로써 달성될 수 있다. 필드 플레이트(122 및 124)의 구조적 피처가 필드 플레이트(123 및 125)에 적용될 수 있다. 즉, 필드 플레이트(123 및 125) 사이의 차이는 상기 설명을 의미할 수 있다.
다시 도 3b 및 도 3c를 참조하면, 스페이서층(130)가 스페이서층 120 및 소스 전극(30 및 32) 위에 배치된다. 스페이서층(130)은 스페이서층 120 및 소스 전극(30 및 32)을 덮고 있다. 스페이서층(130)은 다른 층/요소를 지지하기 위한 수준 상부 표면을 갖는 평탄화 층으로서 작용할 수 있다. 일부 구체예에서, 스페이서층(130)은 더 두껍게 형성될 수 있고, 평탄화 공정, 예컨대, 화학적 기계적 연마(chemical mechanical polish: CMP) 공정이 스페이서층(130) 상에서 수행되어 과도한 부분을 제거하여, 수준 상부 표면(level top surface)을 형성시킨다. 스페이서층(130)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, SiNx, SiOx, Si3N4, SiON, SiC, SiBN, SiCBN, 옥사이드, 또는 이들의 조합물을 포함할 수 있다. 일부 구체예에서, 스페이서층(130)은 다층 구조, 예컨대, Al2O3/SiN, Al2O3/SiO2, AlN/SiN, AlN/SiO2, 또는 이들의 조합물의 복합 유전층이다.
접촉 바이어스(134)가 스페이서층(130) 내에 배치된다. 접촉 바이어스(132)는 스페이서층(130)을 관통한다. 접촉 바이어스(134)는 세로로 연장되어 각각 소스 전극(30 및 32)과 전기적으로 커플링된다. 접촉 바이어스(136, 138, 및 140)는 적어도 스페이서층(130) 내에 배치된다. 접촉 바이어스(136, 138, 및 140)는 스페이서층(116, 118, 120, 및 130) 중 적어도 하나를 관통한다. 접촉 바이어스(136)는 세로로 연장되어 필드 플레이트(124 및 125)와 전기적으로 커플링된다. 접촉 바이어스(138)는 세로로 연장되어 필드 플레이트(122 및 123)와 전기적으로 커플링된다. 접촉 바이어스(140)는 세로로 연장되어 게이트 전극(264 및 284)과 전기적으로 커플링된다. 바이어스(134, 136, 138, 및 140)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 전도성 재료, 예컨대, 금속 또는 합금을 포함할 수 있다.
패턴화된 전도층(144)은 스페이서층(130)과 접촉 바이어스(134, 136, 138, 및 140) 상에 배치된다. 패턴화된 전도층(144)은 접촉 바이어스(134, 136, 138, 및 140)와 접촉되어 있다. 패턴화된 전도층(144)은 금속 선, 패드, 트레이스(trace), 또는 이들의 조합물을 가져서, 패턴화된 전도층(144)이 적어도 하나의 회로를 형성시킬 수 있게 한다. 패턴화된 전도층(144)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 전도성 재료를 포함할 수 있다. 패턴화된 전도층(144)은 Ag, Al, Cu, Mo, Ni, Ti, 이들의 합금, 이들의 옥사이드, 이들의 니트라이드, 또는 이들의 조합물을 갖는 단일 필름 또는 다층 필름을 포함할 수 있다.
스페이서층(132)은 스페이서층(130) 및 패턴화된 전도층(144)의 위에 배치된다. 스페이서층(132)은 스페이서층(130) 및 패턴화된 전도층(144)을 덮고 있다. 스페이서층(132)은 다른 층/요소를 지지하기 위한 수준 상부 표면을 갖는 평탄화 층으로서 작용할 수 있다. 일부 구체예에서, 스페이서층(132)은 더 두껍게 형성될 수 있고, 평탄화 공정, 예컨대, 화학적 기계적 연마(chemical mechanical polish: CMP) 공정이 스페이서층(132) 상에서 수행되어 과도한 부분을 제거하여, 수준 상부 표면(level top surface)을 형성시킨다. 스페이서층(132)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, SiNx, SiOx, Si3N4, SiON, SiC, SiBN, SiCBN, 옥사이드, 또는 이들의 조합물을 포함할 수 있다. 일부 구체예에서, 스페이서층(132)은 다층 구조, 예컨대, Al2O3/SiN, Al2O3/SiO2, AlN/SiN, AlN/SiO2, 또는 이들의 조합물의 복합 유전층이다.
접촉 바이어스(142)는 스페이서층(132) 내에 배치된다. 접촉 바이어스(142)는 스페이서층(132)를 관통한다. 접촉 바이어스(142)는 세로로 연장되어 패턴화된 전도층(144)과 전기적으로 커플링된다. 접촉 바이어스(142)의 상부 표면은 스페이서층(132)으로 덮이지 않는다. 접촉 바이어스(142)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 전도성 재료, 예컨대, 금속 또는 합금을 포함할 수 있다.
패턴화된 전도층(146)은 스페이서층(132)과 접촉 바이어스(142) 상에 배치된다. 패턴화된 전도층(146)은 접촉 바이어스(142)와 접촉되어 있다. 패턴화된 전도층(146)은 금속 선, 패드, 트레이스(trace), 또는 이들의 조합물을 가져서, 패턴화된 전도층(146)이 적어도 하나의 회로를 형성시킬 수 있게 한다. 패턴화된 전도층(146)의 예시적인 재료는, 예를 들어, 이로 한정되는 것은 아니지만, 전도성 재료를 포함할 수 있다. 패턴화된 전도층(146)은 Ag, Al, Cu, Mo, Ni, Ti, 이들의 합금, 이들의 옥사이드, 이들의 니트라이드, 또는 이들의 조합물을 갖는 단일 필름 또는 다층 필름을 포함할 수 있다.
패턴화된 전도층(144 또는 146)의 회로는 구조 내의 상이한 층/요소를 연결시켜서, 이들 층 또는 요소가 동일한 전위를 갖게 할 수 있다. 예를 들어, 바이어스(136, 138, 140)는 게이트 전극(264 및 284), 및 필드 플레이트(122, 123, 124, 125) 상에 배치되고 이에 전기적으로 커플링된다. 그러한 연결에 의해서, 게이트 전극(264 및 284), 및 필드 플레이트(122, 123, 124, 125)가 패턴화된 전도층(144)의 회로를 통해서 서로 전기적으로 연결되어 동일한 전위를 가질 수 있고, 그에 따라서, 필드 플레이트(122, 123, 124, 125)가 게이트 필드 플레이트로서 작용할 수 있다.
보호층(148)이 스페이서층(132) 및 패턴화된 전도층(146)의 위에 배치된다. 보호층(148)은 스페이서층(132) 및 패턴화된 전도층(146)을 덮는다. 보호층(148)은 패턴화된 전도층(146)이 산화되는 것을 방지할 수 있다. 패턴화된 전도층(146)의 일부는, 외부 요소(즉, 외부 회로)를 전기적으로 연결시키도록 구성되는, 보호층(148) 내의 개구를 통해서 노출될 수 있다.
게이트 전극(264 및 284) 및 필드 플레이트(122, 123, 124, 125) 사이의 관계는 가변적이다. 변화는 소자 설계의 요건에 좌우될 수 있다. 예를 들어, 고접압 소자의 경우에, 기생 커패시턴스(parasitic capacitance)가 두 전도층 사이에서 발생할 수 있다. 따라서, 전도층의 프로필은 구조 요건과 매칭되도록 변형될 필요가 있다. 예를 들어, 전기장 분포를 억제할 목적으로, 적어도 하나의 필드 플레이트가 큰 면적을 갖도록 형성될 수 있다.
도 5는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1B의 단면도이다. 양방향 스위칭 소자 1B는 게이트 구조(26B 및 28B), 필드 플레이트(122B, 123B, 124B, 및 125B)를 포함한다. 게이트 구조(26B)은 p-타입 도핑된 III-V 화합물 반도체층(262B) 및 게이트 전극(264B)을 포함한다. 게이트 구조(28B)는 p-타입 도핑된 III-V 화합물 반도체층(282B) 및 게이트 전극(284B)을 포함한다.
필드 플레이트(122B)는 게이트 구조(26B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122B)는 게이트 구조(26B)의 전체 길이와 동일한 거리 D1으로 게이트 구조(26B)와 측 방향으로 중첩되어 있다. 필드 플레이트(124B)는 게이트 구조(26B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124B)는 게이트 구조(26B)의 전체 길이와 동일한 거리 D1으로 게이트 구조(26B)와 측 방향으로 중첩되어 있다. 필드 플레이트(124B)는 필드 플레이트(122B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124B)는 필드 플레이트(122B)의 전체 길이와 동일한 거리 D2로 필드 플레이트(122B)와 측 방향으로 중첩되어 있다.
필드 플레이트(123B)는 게이트 구조(28B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123B)는 게이트 구조(28B)의 전체 길이와 동일한 거리 D3으로 게이트 구조(28B)와 측 방향으로 중첩되어 있다. 필드 플레이트(125B)는 게이트 구조(28B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125B)는 게이트 구조(28B)의 전체 길이와 동일한 거리 D3으로 게이트 구조(28B)와 측 방향으로 중첩되어 있다. 필드 플레이트(125B)는 필드 플레이트(123B)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125B)는 필드 플레이트(123B)의 전체 길이와 동일한 거리 D4로 필드 플레이트(123B)와 측 방향으로 중첩되어 있다.
도 6은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1C의 단면도이다. 양방향 스위칭 소자 1C는, 필드 플레이트(124B 및 125B)가 필드 플레이트(124C 및 125C)로 대체됨을 제외하고는, 도 5를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1B와 유사하다.
양방향 스위칭 소자 1C는 게이트 구조(26C 및 28C), 필드 플레이트(122C, 123C, 124C, 및 125C)을 포함한다. 게이트 구조(26C)는 p-타입 도핑된 III-V 화합물 반도체층(262C) 및 게이트 전극(264C)을 포함한다. 게이트 구조(28C)은 p-타입 도핑된 III-V 화합물 반도체층(282C) 및 게이트 전극(284C)을 포함한다.
필드 플레이트(122C)는 게이트 구조(26C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122C)는 게이트 구조(26C)의 전체 길이와 동일한 거리 D5로 게이트 구조(26C)와 측 방향으로 중첩되어 있다. 필드 플레이트(124C)는 게이트 구조(26C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124C)는 게이트 구조(26C)의 전체 길이와 동일한 거리 D5로 게이트 구조(26C)와 측 방향으로 중첩되어 있다. 필드 플레이트(124C)는 필드 플레이트(122C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124C)는 필드 플레이트(122C)의 전체 길이와 동일한 거리 D6로 필드 플레이트(122C)와 측 방향으로 중첩되어 있다.
필드 플레이트(123C)는 게이트 구조(28C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123C)는 게이트 구조(28C)의 전체 길이와 동일한 거리 D7로 게이트 구조(28C)와 측 방향으로 중첩되어 있다. 필드 플레이트(125C)는 게이트 구조(28C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125C)는 게이트 구조(28C)의 전체 길이와 동일한 거리 D7로 게이트 구조(28C)와 측 방향으로 중첩되어 있다. 필드 플레이트(125C)는 필드 플레이트(123C)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125C)는 필드 플레이트(123C)의 전체 길이와 동일한 거리 D8로 필드 플레이트(123C)와 측 방향으로 중첩되어 있다.
도 7은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1D의 단면도이다. 양방향 스위칭 소자 1D는, 필드 플레이트(124B 및 125B)가 필드 플레이트(124D 및 125D)로 대체됨을 제외하고는, 도 5를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1B와 유사하다.
양방향 스위칭 소자 1D는 게이트 구조(26D 및 28D), 필드 플레이트(122D, 123D, 124D, 및 125D)을 포함한다. 게이트 구조(26D)는 p-타입 도핑된 III-V 화합물 반도체층(262D) 및 게이트 전극(264D)을 포함한다. 게이트 구조(28D)은 p-타입 도핑된 III-V 화합물 반도체층(282D) 및 게이트 전극(284D)을 포함한다.
필드 플레이트(122D)는 게이트 구조(26D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122D)는 게이트 구조(26D)의 전체 길이와 동일한 거리 D9로 게이트 구조(26D)와 측 방향으로 중첩되어 있다. 필드 플레이트(124D)는 게이트 구조(26D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124D)는 게이트 구조(26D)의 전체 길이와 동일한 거리 D10로 게이트 구조(26D)와 측 방향으로 중첩되어 있다. 필드 플레이트(124D)는 필드 플레이트(122D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124D)는 필드 플레이트(122D)의 전체 길이와 동일한 거리 D11로 필드 플레이트(122D)와 측 방향으로 중첩되어 있다.
필드 플레이트(123D)는 게이트 구조(28D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123D)는 게이트 구조(28D)의 전체 길이와 동일한 거리 D12로 게이트 구조(28D)와 측 방향으로 중첩되어 있다. 필드 플레이트(125D)는 게이트 구조(28D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125D)는 게이트 구조(28D)의 전체 길이와 동일한 거리 D13로 게이트 구조(28D)와 측 방향으로 중첩되어 있다. 필드 플레이트(125D)는 필드 플레이트(123D)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125D)는 필드 플레이트(123D)의 전체 길이와 동일한 거리 D14로 필드 플레이트(123D)와 측 방향으로 중첩되어 있다.
도 8은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1E의 단면도이다. 양방향 스위칭 소자 1E는, 필드 플레이트(124B 및 125B)가 필드 플레이트(124E 및 125E)로 대체됨을 제외하고는, 도 5를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1B와 유사하다.
양방향 스위칭 소자 1E는 게이트 구조(26E 및 28E), 필드 플레이트(122E, 123E, 124E, 및 125E)을 포함한다. 게이트 구조(26E)는 p-타입 도핑된 III-V 화합물 반도체층(262E) 및 게이트 전극(264E)을 포함한다. 게이트 구조(28E)은 p-타입 도핑된 III-V 화합물 반도체층(282E) 및 게이트 전극(284E)을 포함한다.
필드 플레이트(122E)는 게이트 구조(26E)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122E)는 게이트 구조(26E)의 전체 길이와 동일한 거리 D15로 게이트 구조(26E)와 측 방향으로 중첩되어 있다. 필드 플레이트(124E)는 게이트 구조(26E)와 측 방향으로 중첩되어 있다. 필드 플레이트(124E)는 필드 플레이트(122E)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124E)는 필드 플레이트(122E)의 전체 길이와 동일한 거리 D16로 필드 플레이트(122E)와 측 방향으로 중첩되어 있다.
필드 플레이트(123E)는 게이트 구조(28E)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123E)는 게이트 구조(28E)의 전체 길이와 동일한 거리 D17로 게이트 구조(28E)와 측 방향으로 중첩되어 있다. 필드 플레이트(125E)는 게이트 구조(28E)와 측 방향으로 중첩되어 있다. 필드 플레이트(125E)는 필드 플레이트(123E)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125E)는 필드 플레이트(123E)의 전체 길이와 동일한 거리 D18로 필드 플레이트(123E)와 측 방향으로 중첩되어 있다.
도 9는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1F의 단면도이다. 양방향 스위칭 소자 1F는, 필드 플레이트(122B, 123B, 124B, 및 125B)가 필드 플레이트(122F, 123F, 124F, 및 125F)로 대체됨을 제외하고는, 도 5를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1B와 유사하다.
양방향 스위칭 소자 1F는 게이트 구조(26F 및 28F), 필드 플레이트(122F, 123F, 124F, 및 125F)을 포함한다. 게이트 구조(26F)는 p-타입 도핑된 III-V 화합물 반도체층(262F) 및 게이트 전극(264F)을 포함한다. 게이트 구조(28F)은 p-타입 도핑된 III-V 화합물 반도체층(282F) 및 게이트 전극(284F)을 포함한다.
필드 플레이트(122F)는 게이트 구조(26F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122F)는 게이트 구조(26F)의 전체 길이와 동일한 거리 D19로 게이트 구조(26F)와 측 방향으로 중첩되어 있다. 필드 플레이트(124F)는 게이트 구조(26F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124F)는 게이트 구조(26F)의 전체 길이와 동일한 거리 D20으로 게이트 구조(26F)와 측 방향으로 중첩되어 있다. 필드 플레이트(124F)는 필드 플레이트(122F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124F)는 필드 플레이트(122F)의 전체 길이와 동일한 거리 D21로 필드 플레이트(122F)와 측 방향으로 중첩되어 있다.
필드 플레이트(123F)는 게이트 구조(28F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123F)는 게이트 구조(28F)의 전체 길이와 동일한 거리 D22으로 게이트 구조(28F)와 측 방향으로 중첩되어 있다. 필드 플레이트(125F)는 게이트 구조(28F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125F)는 게이트 구조(28F)의 전체 길이와 동일한 거리 D23으로 게이트 구조(28F)와 측 방향으로 중첩되어 있다. 필드 플레이트(125F)는 필드 플레이트(123F)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125F)는 필드 플레이트(123F)의 전체 길이와 동일한 거리 D24로 필드 플레이트(123F)와 측 방향으로 중첩되어 있다.
도 10는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1G의 단면도이다. 양방향 스위칭 소자 1G는, 필드 플레이트(124F 및 125F)가 필드 플레이트(124G 및 125G)로 대체됨을 제외하고는, 도 9를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1F와 유사하다.
양방향 스위칭 소자 1G는 게이트 구조(26G 및 28G), 필드 플레이트(122G, 123G, 124G, 및 125G)을 포함한다. 게이트 구조(26G)는 p-타입 도핑된 III-V 화합물 반도체층(262G) 및 게이트 전극(264G)을 포함한다. 게이트 구조(28G)은 p-타입 도핑된 III-V 화합물 반도체층(282G) 및 게이트 전극(284G)을 포함한다.
필드 플레이트(122G)는 게이트 구조(26G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122G)는 게이트 구조(26G)의 전체 길이와 동일한 거리 D25로 게이트 구조(26G)와 측 방향으로 중첩되어 있다. 필드 플레이트(124G)는 게이트 구조(26G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124G)는 게이트 구조(26G)의 전체 길이와 동일한 거리 D25으로 게이트 구조(26G)와 측 방향으로 중첩되어 있다. 필드 플레이트(124G)는 필드 플레이트(122G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124G)는 필드 플레이트(122G)의 전체 길이와 동일한 거리 D26로 필드 플레이트(122G)와 측 방향으로 중첩되어 있다.
필드 플레이트(123G)는 게이트 구조(28G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123G)는 게이트 구조(28G)의 전체 길이와 동일한 거리 D27로 게이트 구조(28G)와 측 방향으로 중첩되어 있다. 필드 플레이트(125G)는 게이트 구조(28G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125G)는 게이트 구조(28G)의 전체 길이와 동일한 거리 D27으로 게이트 구조(28G)와 측 방향으로 중첩되어 있다. 필드 플레이트(125G)는 필드 플레이트(123G)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125G)는 필드 플레이트(123G)의 전체 길이와 동일한 거리 D28로 필드 플레이트(123G)와 측 방향으로 중첩되어 있다.
도 11은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1H의 단면도이다. 양방향 스위칭 소자 1H는, 필드 플레이트(124F 및 125F)가 필드 플레이트(124H 및 125G)로 대체됨을 제외하고는, 도 9를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1F와 유사하다.
양방향 스위칭 소자 1H는 게이트 구조(26H 및 28H), 필드 플레이트(122H, 123H, 124H, 및 125H)을 포함한다. 게이트 구조(26G)는 p-타입 도핑된 III-V 화합물 반도체층(262H) 및 게이트 전극(264H)을 포함한다. 게이트 구조(28H)은 p-타입 도핑된 III-V 화합물 반도체층(282H) 및 게이트 전극(284H)을 포함한다.
필드 플레이트(122H)는 게이트 구조(26H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122H)는 게이트 구조(26H)의 전체 길이와 동일한 거리 D29로 게이트 구조(26H)와 측 방향으로 중첩되어 있다. 필드 플레이트(124H)는 게이트 구조(26H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124H)는 게이트 구조(26H)의 전체 길이와 동일한 거리 D30으로 게이트 구조(26H)와 측 방향으로 중첩되어 있다. 필드 플레이트(124H)는 필드 플레이트(122H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124G)는 필드 플레이트(122H)의 전체 길이와 동일한 거리 D31로 필드 플레이트(122H)와 측 방향으로 중첩되어 있다.
필드 플레이트(123H)는 게이트 구조(28H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123H)는 게이트 구조(28H)의 전체 길이와 동일한 거리 D32로 게이트 구조(28H)와 측 방향으로 중첩되어 있다. 필드 플레이트(125H)는 게이트 구조(28H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125H)는 게이트 구조(28H)의 전체 길이와 동일한 거리 D33으로 게이트 구조(28H)와 측 방향으로 중첩되어 있다. 필드 플레이트(125G)는 필드 플레이트(123H)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125H)는 필드 플레이트(123H)의 전체 길이와 동일한 거리 D34로 필드 플레이트(123H)와 측 방향으로 중첩되어 있다.
도 12는 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1I의 단면도이다. 양방향 스위칭 소자 1I는, 필드 플레이트(124F 및 125F)가 필드 플레이트(124I 및 125I)로 대체됨을 제외하고는, 도 9를 참조로 하여 설명되고 예시된 양방향 스위칭 소자 1F와 유사하다.
양방향 스위칭 소자 1I는 게이트 구조(26I 및 28I), 필드 플레이트(122I, 123I, 124I, 및 125I)을 포함한다. 게이트 구조(26I)는 p-타입 도핑된 III-V 화합물 반도체층(262I) 및 게이트 전극(264I)을 포함한다. 게이트 구조(28I)은 p-타입 도핑된 III-V 화합물 반도체층(282I) 및 게이트 전극(284I)을 포함한다.
필드 플레이트(122I)는 게이트 구조(26I)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(122I)는 게이트 구조(26I)의 전체 길이와 동일한 거리 D35로 게이트 구조(26I)와 측 방향으로 중첩되어 있다. 필드 플레이트(124I)는 게이트 구조(26I)와 측 방향으로 중첩되어 있다. 필드 플레이트(124I)는 필드 플레이트(122I)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(124I)는 필드 플레이트(122I)의 전체 길이와 동일한 거리 D36로 필드 플레이트(122I)와 측 방향으로 중첩되어 있다.
필드 플레이트(123I)는 게이트 구조(28I)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(123I)는 게이트 구조(28I)의 전체 길이와 동일한 거리 D37로 게이트 구조(28I)와 측 방향으로 중첩되어 있다. 필드 플레이트(125I)는 게이트 구조(28I)와 측 방향으로 중첩되어 있다. 필드 플레이트(125I)는 필드 플레이트(123I)와 측 방향으로 중첩되어 있다. 본 구체예의 예시적인 예시에서, 필드 플레이트(125I)는 필드 플레이트(123I)의 전체 길이와 동일한 거리 D38로 필드 플레이트(123I)와 측 방향으로 중첩되어 있다.
도 13은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1J의 단면도이다. 양방향 스위칭 소자 1J는, 필드 플레이트(124B 및 125B)가 필드 플레이트(124J 및 125J)에 의해서 대체됨을 제외하고는, 도 3a 내지 도 3c를 참조로 하여 기재되고 예시된 양방향 스위칭 소자 1A와 유사하다. 본 구체예에서, 필드 플레이트(124J 및 125J) 및 소스 전극(30J 및 32J)가 동일한 전도성 재료로 제조된다. 제조 단계에서, 필드 플레이트(124J 및 125J) 및 소스 전극 (30J 및 32J)는 동일한 블랭킷 전도층으로부터 형성될 수 있다.
도 14은 본 발명의 일부 구체예에 따른 양방향 스위칭 소자 1K의 단면도이다. 양방향 스위칭 소자 1K는, 필드 플레이트(122 및 123)가 필드 플레이트(122K 및 123K)에 의해서 대체됨을 제외하고는, 도 3a 내지 도 3c를 참조로 하여 기재되고 예시된 양방향 스위칭 소자 1A와 유사하다. 본 구체예에서, 필드 플레이트(122K 및 123K) 및 소스 전극(30K 및 32K)가 동일한 전도성 재료로 제조된다. 제조 단계에서, 필드 플레이트(122K 및 123K) 및 소스 전극 (30K 및 32K)는 동일한 블랭킷 전도층으로부터 형성될 수 있다.
상기 기재된 바와 같이, 이중 게이트 트랜지스터를 위한 필드 플레이트 설계를 기반으로 하여, 그러한 설계를 적용하는 다양한 구조가 달성될 수 있다. 설계는 상이한 요건과 상용성일 일 수 있다. 즉, 본 발명의 이중 게이트 트랜지스터를 위한 필드 플레이트 설계는 유연적이고, 그에 따라서, HEMT 소자 분야에서 높은 상용성을 갖는다.
양방향 스위칭 소자를 제조하는 방법의 상이한 단계는 이하 기재된 도 15a-도 15l에서 나타내어져 있다. 이하에서, 증착 공정은, 예를 들어, 이로 한정되는 것은 아니지만, 원자층 증착(atomic layer deposition: ALD), 물리적 증기 증착(physical vapor deposition: PVD), 화학적 증기 증착(chemical vapor deposition: CVD), 금속 유기 CVD(metal organic CVD: MOCVD), 플라즈마 강화 CVD(plasma enhanced CVD: PECVD), 저압 CVD(low-pressure CVD: LPCVD), 플라즈마-보조 증기 증착(plasma-assisted vapor deposition), 에피택셜 성장(epitaxial growth), 또는 그 밖의 적합한 공정을 포함할 수 있다.
도 15a를 참조하면, 기판(20)이 제공된다. 니트라이드-기반 반도체층(22 및 24)이 상기 언급된 증착 기술을 사용하여 순차적으로 기판(20) 상에 형성될 수 있다. 블랭킷 p-타입 도핑된 III-V 화합물 반도체층(262) 및 블랭킷 전도층(28)이 상기 언급된 증착 기술을 사용하여 순차적으로 니트라이드-기반 반도체층(24) 위에 형성될 수 있다.
도 3b를 참조하면, 블랭킷 p-타입 도핑된 III-V 화합물 반도체층(262) 및 블랭킷 전도층(28)이 패턴화되어 니트라이드-기반 반도체층(24) 상에 복수의 게이트 구조(26 및 28)를 형성시킨다. 게이트 구조(26 및 28)의 각각은 p-타입 도핑된 III-V 화합물 반도체층(262/282) 및 게이트 전극(264/284)을 포함한다. 패턴화 공정은 광식각(photolithography), 노출 및 전개, 에칭, 그 밖의 적합한 공정, 또는 이들의 조합에 의해서 수행될 수 있다. 부동태화층(116)은 상기 언급된 증착 기술을 사용하여 게이트 구조(26)를 덮도록 형성된다. 게이트 구조(26 및 28)를 덮으므로써, 부동태화층(116)이 게이트 전극(264 및 282)와 함께 니트라이드-기반 반도체층(24)의 위에 복수의 돌출 부분을 형성시킬 수 있다.
도 15c를 참조하면, 블랭킷 전도층(121) 및 마스크층(150)이 상기 언급된 증착 기술을 사용함으로써 순차적으로 부동태화층(116) 위에 형성될 수 있다. 마스크층(150)은 블랭킷 전도층(121)을 패턴화시키는 동안에 그에 대한 습식-에칭 마스크(wet-etching mask)로서 작용할 수 있다. 일부 구체예에서, 블랭킷 전도층(121)은 TiN으로 제조되며, 마스크층(150)은 SiOx(예, SiO2)로 제조된다.
도 15d를 참조하면, 마스크층(150)이 패턴화되어 개구를 갖는 마스크층(152)을 형성시킨다. 블랭킷 전도층(121)의 일부분이 마스크층(152)의 개구로부터 노출된다. 마스크층(152)의 프로필이 패턴화 공정을 수행함으로써 블랭킷 전도층(121)에 전달될 수 있다.
도 15e를 참조하면, 블랭킷 전도층(121)이 패턴화되어 게이트 전극(264)의 위에 필드 플레이트(122)를 형성시킨다. 필드 플레이트(122)는 마스크층(150)의 프로필과 유사한 프로필을 가져서, 필드 플레이트(122)가 상응하는 게이트 전극(264)를 가로질러 측 방향으로 스패닝될 수 있게 한다. 패턴화 공정은 습식 에칭 공정에 의해서 수행될 수 있다. 습식 에칭 공정 동안에, 마스크층(152)은 기저 블랭킷 전도층(121)의 일부를 보호할 수 있다. 따라서, 마스크층(152)의 개구로부터 노출된 블랭킷 전도층(121)의 일부가 제거된다. 상기 언급된 바와 같이, 습식 에칭 공정은 높은 선택성을 제공할 수 있고, 그래서, 과-에칭이 부동태화층(116)에서 발생하지 않을 것이고, 그에 따라서, 부동태화층(116)의 두께가 동일하거나 거의 동일하게 유지될 수 있다. 일부 구체예에서, 블랭킷 전도층(121)은 TiN로 제조되며, 부동태화층(116)은 Si3N4로 제조되어서, 이들이 습식 에칭 공정 동안에 동일한 에칭제와 관련하여 높은 선택성을 가질 수 있게 한다.
도 15f를 참조하면, 마스크층(152)이 제거된다. 이어서, 부동태화층(118) 및 블랭킷 전도층(123)이 상기 언급된 증착 기술을 이용하여 순차적으로 부동태화층 (116) 및 필드 플레이트(122) 상에 형성될 수 있다. 부동태화층(118)은 부동태화층(116) 및 필드 플레이트(122)를 덮도록 형성될 수 있다. 블랭킷 전도층(123)은 부동태화층(118)을 덮도록 형성될 수 있다.
도 15g를 참조하면, 마스크층(154)이 상기 언급된 증착 기술을 이용하여 블랭킷 전도층(123) 위에/상에/그에 형성될 수 있다. 마스크층(154)은 블랭킷 전도층(123)을 패턴화시키는 동안에 그것에 대한 건식-에칭 마스크로서 작용할 수 있다. 일부 구체예에서, 블랭킷 전도층(121)은 TiN로 제조되고, 마스크층(154)은 광-민감성 재료, 예컨대, 폴리머, 감작화제(sensitizer), 및 용매의 조성물로 제조된다.
도 15h를 참조하면, 마스크층(154)은 개구를 갖는 마스크층(156)을 형성시키도록 패턴화된다. 블랭킷 전도층(123)의 일부분이 마스크층(156)의 개구로부터 노출된다. 마스크층(156)의 프로필이 패턴화 공정을 수행함으로써 블랭킷 전도층(123)에 전달될 수 있다. 도 3H의 예시적인 예시에서 패턴화 공정은 건식 에칭 공정을 이용하여 수행될 수 있다. 예를 들어, 건식 에칭 공정은 RIE 공정이고, 이는 플라즈마 공급원으부터의 고-에너지 이온(158)을 적용하여 블랭킷 전도층(123)의 노출된 부분을 공격하고, 그와 반응시켜 그러한 일부를 제거하여, 패턴화를 달성시킨다. 패턴화 후에, 필드 플레이트(124)가 블랭킷 전도층(123)으로부터 형성된다.
도 15i를 참조하면, 패턴화 후에, 마스크층(156)이 제거된다. 필드 플레이트(124)가 필드 플레이트(122)의 위에 형성된다. 필드 플레이트는 필드 플레이트(122)를 가로질러 측 방향으로 스패닝되어 있다. 이어서, 부동태화층(120)이 상기 언급된 증착 기술을 이용하여 부동태화층(118) 및 필드 플레이트(124) 상에 형성될 수 있다. 부동태화층(120)이 부동태화층(118) 및 필드 플레이트(124)를 덮도록 형성될 수 있다.
도 15j를 참조하면, 접촉 영역(160)은 부동태화층(116, 118, 120)의 일부분을 제거함으로써 형성된다. 니트라이드-기반 반도체층(24)의 적어도 일부분이 접촉 영역(160)으로부터 노출된다.
도 15k를 참조하면, 블랭킷 전도층(125)이 도 15j의 생성되는 구조 위에 형성된다. 블랭킷 전도층(125)은 도 153j의 생성되는 구조와 컨포멀(conformal)이다. 블랭킷 전도층(125)은 니트라이드-기반 반도체층(24) 및 부동태화층(116, 118, 120)을 덮도록 형성된다. 블랭킷 전도층(125)은 접촉 영역(16)을 충전하여 니트라이드-기반 반도체층(24)과 접촉하도록 형성된다. 다음 단계는 블랭킷 전도층(125)을 패턴화한다. 요망되는 요건에 따라서, 블랭킷 전도층(125)이 상이한 프로필을 갖도록 패턴화될 수 있다.
블랭킷 전도층(125)에 대한 패턴화의 결과 중 하나를 나타내는 도 15l을 참조하면, 소스 전극(30 및 32)가 블랭킷 전도층(125)을 패턴화시킴으로써 형성된다. 블랭킷 전도층(125)의 일부분이 제거되고, 접촉 영역(160) 내의 블랭킷 전도층(125)의 나머지가 유지되어 소스 전극(30 및 32)으로서 작용한다. 일부 구체예에서, 소스 전극(30 및 32)의 전체(즉, 유지되는 블랭킷 전도층(125))은 부동태화층(120)보다 더 아래에 있다. 일부 구체예에서, 블랭킷 전도층(125)은 더 두껍게 형성되어서, 소스 전극(30 및 32)(즉, 유지되는 블랭킷 전도층(125))이 부동태화층(120)보다 더 높은 위치에 있도록 할 수 있다.
도 15l의 단계 후에, 생성되는 구조 상에 부동태화층, 바이어스, 및 패턴화된 전도층을 형성시키기 위한 후속 공정이 상기 기재된 바와 같은 구조를 얻을 수 있다.
구체예는 본 발명의 원리 및 이의 실제 적용을 최상으로 설명하여 본 기술분야에서의 통상의 기술자가 고려되는 특정의 사용에 맞는 다양한 구체예에 대해서 그리고 다양한 변형으로 본 발명을 이해할 수 있게 선택되고 기재되었다.
본원에서 사용되고 달리 정의되지 않은 용어, "실질적으로", "실질적인", "대략" 및 "약"은 작은 변화를 설명하고 고려하기 위해서 사용된다. 사건 또는 상황과 결부되어 사용되는 때에 이들 용어는 그러한 사건 또는 상황이 정확히 발생하는 경우 뿐만 아니라 사건 또는 상황이 근사치에 근접하여 발생하는 경우를 포함할 수 있다. 예를 들어, 수치 값과 결부되어 사용되는 때에, 상기 용어들은 그 수치 값의 ±10% 또는 그 미만, 예컨대, ±5% 또는 그 미만, ±4% 또는 그 미만, ±3% 또는 그 미만, ±2% 또는 그 미만, ±1% 또는 그 미만, ±0.5% 또는 그 미만, ±0.1% 또는 그 미만, ±0.05% 또는 그 미만의 변화 범위를 포함할 수 있다. 용어 "실질적으로 동일평면"은 동일한 평면을 따라서 놓는 마이크로미터 이내, 예컨대, 동일한 평면을 따라서 놓는 40 μm 이내, 30 μm 이내, 20 μm 이내, 10 μm 이내, 또는 1 μm 이내의 두 표면을 의미할 수 있다.
본원에서 사용된 단수의 표현은, 문맥이 명확하게 나타내지 않는 한, 복수의 지시 대상을 포함할 수 있다. 일부 구체예의 설명에서, 또 다른 구성요소 "상에" 또는 그 "위에" 제공된 구성요소는 전자가 후자 상에(예, 그와 물리적인 접촉으로)직접 놓이는 경우 뿐만 아니라 하나 이상 중간 구성요소가 전자의 구성요소와 후자의 구성요소 사이에 위치되는 경우를 포함할 수 있다.
본 발명이 이의 특정 구체예를 참조로 하여 기재되고 예시되었지만, 이들 설명 및 예시는 제한적인 것이 아니다. 본 기술분야에서의 통상의 기술자라면 다양한 변화가 이루어질 수 있으며, 균등물이 첨부된 청구범위에서 정의된 바와 같은 본 발명의 진정한 사상 및 범위를 벗어나지 않으면서 치환될 수 있다는 것을 이해해야 한다. 예시는 반드시 척도로 작도되지 않을 수 있다. 제조 공정 및 관용으로 인해서 본 발명에서의 섬세한 설명과 실제 장치 사이에는 차이가 있을 수 있다. 추가로, 실제 장치와 층은 도면의 사각 층 묘사를 벗어날 수 있고 제조 공정, 예컨대, 컨포멀 증착, 에칭 등으로 인해서 각도 표면 또는 에지, 모따기된 모서리 등을 포함할 수 있음이 이해될 것이다. 구체적으로 예시되지 않은 본 발명의 다른 구체예가 있을 수 있다. 명세서 및 도면은 제한하는 것이 아니라 예시하는 것으로 여겨져야 한다. 특정의 상황, 재료, 조성물, 방법 또는 목적 공정, 본 발명의 사상 및 범위를 조정하기 위한 변형이 이루어질 수 있다. 그러한 모든 변형은 첨부된 청구범위의 범위 내에 있는 것으로 의도된다. 본원에 개시된 방법이 특정의 순서로 수행되는 특정의 작동을 참조로 하여 기재되었지만, 이들 작동은 조합되거나, 더 세분되거나, 재배열되어 본 발명의 교시내용을 벗어나지 않는 등가의 방법을 형성시킬 수 있음이 이해될 것이다. 따라서, 본원에서 달리 명시되지 않는 한, 작동들의 순서 및 그룹 구성은 제한이 아니다.

Claims (25)

  1. 전력 입력 단자, 방전 과전류 보호(DO) 단자, 충전 과전류 보호(CO) 단자, 전압 모니터링(VM) 단자 및 접지 단자를 갖는 배터리 보호 제어기와 함께 작동하는 니트라이드-기반 양방향 스위칭 소자(nitride-based bidirectional switching device)로서,
    상기 니트라이드-기반 양방향 스위칭 소자가
    기판에 배치된 니트라이드-기반 활성층;
    니트라이드-기반 활성층 상에 배치되며 니트라이드-기반 활성층의 밴드갭(bandgap)보다 큰 밴드갭을 갖는 니트라이드-기반 장벽층;
    니트라이드-기반 장벽층 위에 배치되며, 적어도 제1 스페이서층 및 제1 스페이서층 위에 배치된 제2 스페이서층을 포함하는 복수의 스페이서층; 및
    이중 게이트 트랜지스터(dual gate transistor)를 포함하고,
    상기 이중 게이트 트랜지스터가,
    복수의 스페이서층 상에 배치된 제1 및 제2 소스 전극; 및
    니트라이드-기반 장벽층 상에 그리고 제1 및 제2 소스 전극 사이에 측 방향으로 배치된 제1 및 제2 게이트 구조를 포함하고,
    상기 제1 소스 전극이 배터리 보호 제어기의 접지 단자에 전기적으로 연결되도록 구성되며, 상기 제2 소스 전극이 전압 모니터링 레지스터를 통해서 제어기의 VM 단자에 연결되도록 구성되고,
    상기 제1 게이트 구조가 배터리 보호 제어기의 DO 단자에 전기적으로 연결되도록 구성된 제1 게이트 전극을 포함하고, 상기 제2 게이트 구조가 배터리 보호 제어기의 CO 단자에 전기적으로 연결되도록 구성된 제2 게이트 전극을 포함하는,
    니트라이드-기반 양방향 스위칭 소자.
  2. 청구항 1에 있어서,
    제1 스페이서층 상에 배치되고, 제1 게이트 구조와 분리되어 있으며, 제1 게이트 구조의 적어도 일부 및 제1 게이트 구조와 직접 인접하고 제1 및 제2 게이트 구조 사이에 있는 영역에 측 방향으로 스패닝(spanning)되어 있는 제1 하부 필드 플레이트; 및
    제1 스페이서층 상에 배치되고, 제2 게이트 구조와 분리되어 있으며, 제2 게이트 구조의 적어도 일부 및 제2 게이트 구조와 직접 인접하고 제1 및 제2 게이트 구조 사이에 있는 영역에 측 방향으로 스패닝되어 있는 제2 하부 필드 플레이트를 추가로 포함하고,
    상기 제1 및 제2 하부 필드 플레이트가 서로 측 방향으로 공간을 두고 떨어져 있는, 니트라이드-기반 양방향 스위칭 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    제2 스페이서층 상에 배치되고, 제1 하부 필드 플레이트와 분리되어 있으며, 제1 하부 필드 플레이트의 적어도 일부 및 제1 하부 필드 플레이트와 직접 인접하고 제1 및 제2 하부 필드 플레이트 사이에 있는 영역에 측 방향으로 스패닝(spanning)되어 있는 제1 상부 필드 플레이트; 및
    제2 스페이서층 상에 배치되고, 제2 하부 필드 플레이트와 분리되어 있으며, 제2 하부 필드 플레이트의 적어도 일부 및 제2 하부 필드 플레이트와 직접 인접하고 제1 및 제2 하부 필드 플레이트 사이에 있는 영역에 측 방향으로 스패닝되어 있는 제2 상부 필드 플레이트를 추가로 포함하고,
    상기 제1 및 제2 상부 필드 플레이트가 서로 측 방향으로 공간을 두고 떨어져 있는, 니트라이드-기반 양방향 스위칭 소자.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    제1 하부 필드 플레이트의 측벽이 제1 상부 필드 플레이트의 측벽의 프로필(profile)과 상이한 프로필을 가지고 있으며, 제2 하부 필드 플레이트의 측벽이 제2 상부 필드 플레이트의 측벽의 프로필과 상이한 프로필을 가지고 있는, 니트라이드-기반 양방향 스위칭 소자.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    제1 및 제2 하부 필드 플레이트가 제1 스페이서층으로부터 상향으로 연장되고 제2 스페이서층을 수용하도록 안쪽으로 리세싱(recessing)된 측벽을 갖는, 니트라이드-기반 양방향 스위칭 소자.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    제1 및 제2 상부 필드 플레이트가 시스듬히 있는 측벽을 갖는, 니트라이드-기반 양방향 스위칭 소자.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    제1 및 제2 하부 필드 플레이트가 제1 및 제2 상부 필드 플레이트의 두께와 대체로 동일한 두께를 갖는, 니트라이드-기반 양방향 스위칭 소자.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    제1 및 제2 하부 필드 플레이트가 제1 표면 거칠기를 갖는 측벽을 가지며, 제1 및 제2 상부 필드 플레이트가 제1 표면 거칠기보다 더 큰 제2 표면 거칠기를 갖는 측벽을 가지고 있는, 니트라이드-기반 양방향 스위칭 소자.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    제1 하부 필드 플레이트가 제1 게이트 구조의 전체 길이와 동일한 거리에 대해서 제1 게이트 구조와 측 방향으로 중첩되어 있고, 제2 하부 필드 플레이트가 제2 게이트 구조의 전체 길이와 동일한 거리에 대해서 제2 게이트 구조와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 하부 필드 플레이트의 전체 길이와 동일한 거리에 대해서 제1 하부 필드 플레이트와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 하부 필드 플레이트의 전체 길이와 동일한 거리에 대해서 제2 하부 필드 플레이트와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 하부 필드 플레이트의 전체 길이보다 짧은 거리에 대해서 제1 하부 필드 플레이트와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 하부 필드 플레이트의 전체 길이보다 짧은 거리에 대해서 제2 하부 필드 플레이트와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 게이트 구조의 전체 길이와 동일한 거리에 대해서 제1 게이트 구조와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 게이트 구조의 전체 길이와 동일한 거리에 대해서 제2 게이트 구조와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제1 게이트 구조와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제2 게이트 구조와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    제1 하부 필드 플레이트가 제1 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제1 게이트 구조와 측 방향으로 중첩되어 있고, 제2 하부 필드 플레이트가 제2 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제2 게이트 구조와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제1 게이트 구조와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 게이트 구조의 전체 길이보다 짧은 거리에 대해서 제2 게이트 구조와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  16. 니트라이드-기반 양방향 스위칭 소자를 제조하는 방법으로서,
    기판 상에 니트라이드-기반 활성층을 형성시키고;
    니트라이드-기반 활성층 상에 니트라이드-기반 활성층의 밴드갭보다 더 큰 밴드갭을 갖는 니트라이드-기반 장벽층을 형성시키고;
    니트라이드-기반 장벽층 상에 제1 및 제2 게이트 전극을 형성시키고;
    제1 및 제2 게이트 전극을 덮도록 제2 니트라이드-기반 반도체층 상에 제1 부동태화층을 형성시키고;
    제1 부동태화층 상에 하부 블랭킷 필드 플레이트를 형성시키고;
    습식 에칭 공정을 이용하여 하부 블랭킷 필드 플레이트를 패턴화(patterning)하여 제1 및 제2 게이트 전극 위에 각각 제1 및 제2 하부 필드 플레이트를 형성시키고;
    제1 및 제2 하부 필드 플레이트를 덮도록 제1 부동태화층 상에 제2 부동태화층을 형성시키고;
    제2 부동태화층 상에 상부 블랭킷 필드 플레이트를 형성시키고;
    건식 에칭 공정을 이용하여 상부 블랭킷 필드 플레이트를 패턴화하여 제1 및 제2 하부 필드 플레이트 위에 각각 제1 및 제2 상부 필드 플레이트를 형성시킴을 포함하는, 방법
  17. 청구항 16에 있어서,
    제1 및 제2 상부 필드 플레이트를 덮도록 제3 부동태화층을 형성시킴을 추가로 포함하는, 방법.
  18. 청구항 16 또는 청구항 17에 있어서,
    니트라이드-기반 장벽층 상에 제1 및 제2 소스 전극의 쌍을 형성시켜, 제1 및 제2 게이트 전극, 제1 및 제2 하부 필드 플레이트, 및 제1 및 제2 상부 필드 플레이트가 제1 및 제2 소스 전극 사이에 위치되게 하는, 방법.
  19. 청구항 16 내지 청구항 18중 어느 한 항에 있어서,
    하부 블랭킷 필드 플레이트를 패턴화시키는 것이,
    제1 하부 필드 플레이트가 제1 게이트 구조의 적어도 일부 및 제1 게이트 구조에 직접 인접하고 제1 및 제2 게이트 구조 사이에 있는 영역에 측 방향으로 스패닝(spanning)되게 하고;
    제2 하부 필드 플레이트가 제2 게이트 구조의 적어도 일부 및 제2 게이트 구조에 직접 인접하고 제1 및 제2 게이트 구조 사이에 있는 영역에 스패닝되게 하고;
    제1 및 제2 하부 필드 플레이트가 서로 측 방향으로 공간을 두고 떨어져 있게 수행되는, 방법.
  20. 청구항 16 내지 청구항 19중 어느 한 항에 있어서,
    상부 블랭킷 필드 플레이트를 패턴화시키는 것이,
    제1 상부 필드 플레이트가 제1 하부 필드 플레이트의 적어도 일부 및 제1 하부 필드 플레이트에 직접 인접하고 제1 및 제2 하부 필드 플레이트 사이에 있는 영역에 스패닝되게 하고;
    제2 상부 필드 플레이트가 제2 하부 필드 플레이트의 적어도 일부 및 제2 하부 필드 플레이트에 직접 인접하고 제1 및 제2 하부 필드 플레이트 사이에 있는 영역에 스패닝되게 하고;
    제1 및 제2 상부 필드 플레이트가 서로 측 방향으로 공간을 두고 떨어져 있게 수행되는, 방법.
  21. 전력 입력 단자, 방전 과전류 보호(DO) 단자, 충전 과전류 보호 (CO) 단자, 전압 모니터링 (VM) 단자 및 접지 단자를 갖는 배터리 보호 제어기와 함께 작동하는 니트라이드-기반 양방향 스위칭 소자로서,
    니트라이드-기반 양방향 스위칭 소자가,
    니트라이드-기반 활성층;
    니트라이드-기반 활성층 상에 배치되며 니트라이드-기반 활성층의 밴드갭(bandgap)보다 큰 밴드갭을 갖는 니트라이드-기반 장벽층;
    이중 게이트 트랜지스터를 포함하고,
    이중 게이트 트랜지스터가,
    배터리 보호 제어기의 접지 단자에 전기적으로 연결되어 있는 제1 소스 전극;
    전압 모니터링 레지스터를 통해서 제어기의 VM 단자에 연결되도록 구성되는 제2 소스 전극;
    배터리 보호 제어기의 DO 단자에 전기적으로 연결되도록 구성된 제1 게이트 전극;
    배터리 보호 제어기의 CO 단자에 전기적으로 연결되도록 구성된 제2 게이트 전극;
    제1 게이트 전극 상에 배치된 제1 하부 필드 플레이트;
    제2 게이트 전극 상에 배치된 제2 하부 필드 플레이트;
    제1 하부 필드 플레이트 상에 배치된 제1 상부 필드 플레이트; 및
    제2 하부 필드 플레이트 상에 배치된 제2 상부 필드 플레이트를 포함하고,
    제1 상부 필드 플레이트로부터 제2 상부 필드 플레이트까지의 거리가 제1 하부 필드 플레이트로부터 제2 하부 필드 플레이트까지의 거리보다 짧은,
    니트라이드-기반 양방향 스위칭 소자.
  22. 청구항 21에 있어서,
    제1 상부 필드 플레이트가 제1 하부 필드 플레이트의 전체 길이와 동일한 거리에 대해서 제1 하부 필드 플레이트와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 하부 필드 플레이트의 전체 길이와 동일한 거리에 대해서 제2 하부 필드 플레이트와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  23. 청구항 21 또는 청구항 22에 있어서,
    제1 상부 필드 플레이트가 제1 게이트 구조의 전체 길이와 동일한 거리에 대해서 제1 게이트 전극과 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 게이트 구조의 전체 길이와 동일한 거리에 대해서 제2 게이트 전극과 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  24. 청구항 21 내지 청구항 23 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 하부 필드 플레이트의 전체 길이보다 짧은 거리에 대해서 제1 하부 필드 플레이트와 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 하부 필드 플레이트의 전체 길이보다 짧은 거리에 대해서 제2 하부 필드 플레이트와 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
  25. 청구항 21 내지 청구항 24 중 어느 한 항에 있어서,
    제1 상부 필드 플레이트가 제1 게이트 전극의 전체 길이보다 짧은 거리에 대해서 제1 게이트 전극과 측 방향으로 중첩되어 있고, 제2 상부 필드 플레이트가 제2 게이트 전극의 전체 길이보다 짧은 거리에 대해서 제2 게이트 전극과 측 방향으로 중첩되어 있는, 니트라이드-기반 양방향 스위칭 소자.
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