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KR20240114316A - 표시 장치 - Google Patents

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KR20240114316A
KR20240114316A KR1020230005936A KR20230005936A KR20240114316A KR 20240114316 A KR20240114316 A KR 20240114316A KR 1020230005936 A KR1020230005936 A KR 1020230005936A KR 20230005936 A KR20230005936 A KR 20230005936A KR 20240114316 A KR20240114316 A KR 20240114316A
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KR
South Korea
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pattern
area
disposed
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020230005936A
Other languages
English (en)
Inventor
방지영
구동성
임도기
설민수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020230005936A priority Critical patent/KR20240114316A/ko
Priority to US18/237,419 priority patent/US20240243229A1/en
Priority to PCT/KR2024/000637 priority patent/WO2024155035A1/ko
Priority to CN202420073742.6U priority patent/CN221768643U/zh
Priority to CN202410044774.8A priority patent/CN118354635A/zh
Publication of KR20240114316A publication Critical patent/KR20240114316A/ko
Pending legal-status Critical Current

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Abstract

표시 장치는 제1 영역에 배치되고 발광 하부 전극과 동일한 층에 배치되는 제1 하부 패턴, 제1 영역과 인접하는 제2 영역에 배치되고 제1 하부 패턴과 동일한 층에 배치되는 제2 하부 패턴, 및 제1 하부 패턴 및 제2 하부 패턴 상에 배치되고 제1 영역에서 제1 하부 패턴과 접촉하며 제2 영역에서 제2 하부 패턴과 중첩하는 상부 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 통판 전극으로 구현되는 상부 전극(예를 들어, 캐소드 전극)을 포함하며, 상기 상부 전극은 표시 영역 및 상기 표시 영역과 인접하는 주변 영역에 형성된다. 상기 표시 영역에 형성된 상기 상부 전극은 하부 전극과 함께 발광층에 전압을 인가할 수 있다. 상기 주변 영역에 형성된 상기 상부 전극은 외부로부터 전압을 제공받을 수 있다.
상기 상부 전극이 상기 주변 영역에서 상기 전압을 제공받기 위해, 상기 주변 영역에 형성된 하부 패턴과 접촉할 수 있다. 그에 따라, 상기 표시 장치의 제조 공정에서 상기 주변 영역에 형성된 상기 하부 패턴이 노출된다. 그러나, 상기 상부 전극을 형성하는 공정에서, 마스크가 상기 하부 패턴과 충돌함에 따라, 상기 상부 전극이 필링(peeling)되는 불량이 발생할 수 있고, 그에 따라 상기 표시 장치의 수율이 감소될 수 있다.
본 발명의 일 목적은 수율이 향상된 표시 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판 상의 표시 영역에 배치되는 발광 하부 전극, 상기 표시 영역과 인접하는 제1 영역에 배치되고, 상기 발광 하부 전극과 동일한 층에 배치되는 제1 하부 패턴, 상기 제1 영역과 인접하는 제2 영역에 배치되고, 상기 제1 하부 패턴과 동일한 층에 배치되는 제2 하부 패턴, 및 상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에 배치되고, 상기 제1 영역에서 상기 제1 하부 패턴과 접촉하며, 상기 제2 영역에서 상기 제2 하부 패턴과 중첩하는 상부 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 상부 전극은 상기 제2 영역에서 상기 제2 하부 패턴과 단절될 수 있다.
일 실시예에 의하면, 상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에 배치되는 화소 정의막을 더 포함하고, 상기 제2 하부 패턴과 중첩하는 상기 화소 정의막에는 개구가 정의되지 않을 수 있다.
일 실시예에 의하면, 상기 화소 정의막은 상기 제2 하부 패턴을 완전히 커버할 수 있다.
일 실시예에 의하면, 상기 화소 정의막에는 상기 제1 하부 패턴을 노출시키는 개구가 정의될 수 있다.
일 실시예에 의하면, 상기 화소 정의막에는 상기 발광 하부 전극을 노출시키는 개구가 정의되고, 상기 발광층은 상기 발광 하부 전극 및 상기 상부 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 발광 하부 전극, 상기 제1 하부 패턴, 및 상기 제2 하부 패턴은 동일한 형상을 가질 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 영역과 인접하는 비표시 영역에 배치되는 댐 구조물을 더 포함하고, 상기 제2 하부 패턴은 상기 제1 하부 패턴 및 상기 댐 구조물 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 상부 전극 상에 배치되는 제1 무기층, 상기 제1 무기층 상에 배치되는 유기층, 및 상기 유기층 상에 배치되는 제2 무기층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 발광 하부 전극의 하부에 배치되는 트랜지스터를 더 포함하고, 상기 트랜지스터는, 상기 기판 상에 배치되는 하부 금속 패턴, 상기 하부 금속 패턴 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되는 연결 전극 및 연결 전극을 포함하며, 상기 발광 하부 전극은 상기 연결 전극을 통해 상기 액티브 패턴과 전기적으로 연결될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상의 표시 영역에 발광 하부 전극을 형성하는 단계, 상기 표시 영역과 인접하는 제1 영역에, 상기 발광 하부 전극과 함께 제1 하부 패턴을 형성하는 단계, 상기 제1 영역과 인접하는 제2 영역에, 상기 제1 하부 패턴과 함께 제2 하부 패턴을 형성하는 단계, 및 상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에, 상기 제1 영역에서 상기 제1 하부 패턴과 접촉하고, 상기 제2 영역에서 상기 제2 하부 패턴과 중첩하는 상부 전극을 형성하는 단계를 포함할 수 있다
일 실시예에 의하면, 상기 제조 방법은 상기 제1 하부 패턴 및 상기 제2 하부 패턴을 커버하는 예비 화소 정의막을 형성하는 단계 및 제1 마스크를 이용하여, 상기 제1 하부 패턴이 노출되도록 상기 예비 화소 정의막을 패터닝하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 예비 화소 정의막이 패터닝되는 동안, 상기 제2 영역과 중첩하는 상기 예비 화소 정의막은 제거되지 않을 수 있다.
일 실시예에 의하면, 상기 제1 마스크는 상기 제2 영역과 중첩하는 차단부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 마스크는 상기 제1 영역과 중첩하는 패턴부 및 비표시 영역과 중첩하는 오픈부를 더 포함하고, 상기 차단부는 상기 패턴부 및 상기 오픈부 사이에 위치할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 제2 마스크를 이용하여, 상기 제1 하부 패턴 상에 발광층을 형성하는 단계를 더 포함하고, 상기 상부 전극은 제3 마스크를 이용하여 형성되며, 상기 제2 영역은 상기 제3 마스크의 정렬 오차 영역과 대응할 수 있다.
일 실시예에 의하면, 상기 제1 마스크를 이용하여, 상기 발광 하부 전극이 노출되도록 상기 예비 화소 정의막을 패터닝할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 상부 전극 상에 제1 무기층을 형성하는 단계, 상기 제1 무기층 상에 유기층을 형성하는 단계, 및 상기 유기층 상에 제2 무기층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 하부 금속 패턴을 형성하는 단계, 상기 하부 금속 패턴 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 상에 연결 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 발광 하부 전극, 제1 하부 패턴, 제2 하부 패턴, 및 상부 전극을 포함할 수 있다. 제1 영역에 배치되는 상기 제1 하부 패턴은 상기 상부 전극과 연결될 수 있고, 상기 상부 전극으로 전압을 전달할 수 있다. 상기 제1 영역과 인접하는 제2 영역에 배치되는 상기 제2 하부 패턴은 화소 정의막에 의해 완전히 커버될 수 있으며, 상기 상부 전극과 중첩하며 단절될 수 있다. 그에 따라, 상기 상부 전극을 형성하는 공정에서, 마스크가 상기 제2 하부 패턴과 충돌하지 않을 수 있고, 상기 제2 영역과 중첩하는 상기 상부 전극의 필링(peeling) 불량이 방지될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 3 및 도 4는 도 1의 표시 장치를 설명하기 위한 단면도들이다.
도 5는 도 4의 B 영역을 확대한 확대도이다.
도 6은 도 1의 A 영역을 확대한 확대도이다.
도 7 내지 도 13은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 표시 영역(DA), 제1 영역(AR1), 제2 영역(AR2), 및 비표시 영역(NDA)으로 구획될 수 있다.
상기 표시 영역(DA)은 원형 형상, 다각형 형상 등 다양한 형상을 가질 수 있으며, 예를 들어, 도 1에 도시된 바와 같이, 사각형 형상을 가질 수 있다. 상기 표시 영역(DA)에는 화소(PX)가 배치되어, 영상이 표시될 수 있다.
상기 제1 영역(AR1)은 상기 표시 영역(DA)과 인접하며, 상기 표시 영역(DA)의 적어도 일부를 둘러싸도록 위치할 수 있다. 예를 들어, 상기 제1 영역(AR1)에 배치된 금속 패턴들은 상기 표시 영역(DA)에 배치된 금속 패턴들과 상기 비표시 영역(NDA)에 배치된 금속 패턴들을 전기적으로 연결할 수 있다.
상기 제2 영역(AR2)은 상기 제1 영역(AR1)과 인접하며, 상기 제1 영역(AR1)의 적어도 일부를 둘러싸도록 위치할 수 있다. 예를 들어, 상기 제2 영역(AR2)은 상기 제1 영역(AR1)과 상기 비표시 영역(NDA) 사이의 마진 영역일 수 있다.
상기 비표시 영역(NDA)은 상기 제2 영역(AR2)과 인접하며, 상기 제2 영역(AR2)의 적어도 일부를 둘러싸도록 위치할 수 있다. 상기 비표시 영역(NDA)에는 상기 표시 영역(DA)을 구동시키기 위한 다양한 라인들이 배치될 수 있다.
상기 표시 영역(DA)에서는 영상이 표시될 수 있다. 일 실시예에서, 상기 표시 영역(DA)에는 적어도 하나의 화소(PX)가 배치될 수 있다.
상기 화소(PX)는 데이터 라인(DL), 구동 전압 라인(PL) 및 게이트 라인(GL)과 전기적으로 연결될 수 있다.
게이트 구동부는 상기 표시 장치(1000)의 적어도 일측(예를 들어, 좌측 및/또는 우측)에 배치될 수 있다. 상기 게이트 구동부는 클록 라인으로부터 클록 신호를 제공받을 수 있다. 상기 게이트 구동부는 상기 클록 신호에 기초하여, 제1 게이트 신호(예를 들어, 도 2의 제1 게이트 신호(SC)) 및 제2 게이트 신호(예를 들어, 도 2의 제2 게이트 신호(SS))를 생성할 수 있다. 상기 제1 게이트 신호(SC) 및 상기 제2 게이트 신호(SS)는 상기 게이트 라인(GL)을 통해 상기 화소(PX)로 제공될 수 있다.
일 실시예에서, 상기 비표시 영역(NDA)에는 제1 패드(PD1), 제2 패드(PD2), 및 제3 패드(PD3), 제1 전압 라인(VL1), 및 제2 전압 라인(VL2)이 배치될 수 있다. 다만, 이는 예시적인 것일 뿐이며, 상기 비표시 영역(NDA)에는 상기 표시 영역(DA)을 구동하기 위한 다양한 라인, 구동부, 패턴 등이 더 배치될 수 있다.
일 실시예에서, 상기 제1 내지 제3 패드들(PD1, PD2, PD3)은 상기 표시 영역(DA)의 하측과 인접하는 상기 비표시 영역(NDA)에 배치될 수 있다. 상기 제1 내지 제3 패드들(PD1, PD2, PD3)은 인쇄 회로 기판(PCB)을 통해 신호 및/또는 전압을 제공받을 수 있다.
상기 제1 패드(PD1)는 데이터 전압(예를 들어, 도 2의 데이터 전압(DATA))을 제공받을 수 있다. 상기 데이터 전압(DATA)은 상기 데이터 라인(DL)을 통해 상기 화소(PX)로 제공될 수 있다.
상기 제2 패드(PD2)는 제1 전압(예를 들어, 도 2의 제1 전압(ELVDD))을 제공받을 수 있다. 상기 제1 전압(ELVDD)은 상기 제1 전압 라인(VL1) 및 상기 구동 전압 라인(PL)을 통해 상기 화소(PX)로 제공될 수 있다.
상기 제3 패드(PD3)는 제2 전압(예를 들어, 도 2의 제2 전압(ELVSS))을 제공받을 수 있다. 상기 제2 전압(ELVSS)은 상부 전극(예를 들어, 도 3의 상부 전극(CTE))을 통해 상기 화소(PX)로 제공될 수 있다.
상기 제2 전압 라인(VL2)은 상기 제2 영역(AR2)을 둘러싸도록 배치될 수 있다. 상기 제2 전압 라인(VL2)에는 상기 제2 전압(ELVSS)이 인가되며, 상기 제2 전압(ELVSS)은 상기 제1 영역(AR1)에 배치된 제1 하부 패턴(예를 들어, 도 4의 제1 하부 패턴(ADE1))을 통해 상기 상부 전극(CTE)으로 전달될 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 2를 참조하면, 상기 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(CST), 및 발광 소자(LED)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 발광 소자(LED)와 연결될 수 있다. 상기 게이트 단자는 상기 제2 트랜지스터(T2)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
상기 제2 트랜지스터(T2)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 게이트 단자는 상기 제1 게이트 신호(SC)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 트랜지스터(T3)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제2 단자는 초기화 전압(VINT)을 제공받을 수 있다. 상기 게이트 단자는 상기 제2 게이트 신호(SS)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 상기 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(SC)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
상기 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 상기 제2 단자는 상기 제2 전압(ELVSS)을 제공받을 수 있다. 상기 발광 소자는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 상기 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
도 3 및 도 4는 도 1의 표시 장치를 설명하기 위한 단면도들이고, 도 5는 도 4의 B 영역을 확대한 확대도이다.
도 3을 참조하면, 기판(SUB)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 기판(SUB)은 단층으로 또는 서로 조합하여 다층으로 구성될 수 있다.
하부 금속 패턴(BML)은 상기 기판(SUB) 상에 배치될 수 있다. 예를 들어, 상기 하부 금속 패턴(BML)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 하부 금속 패턴(BML)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 하부 금속 패턴(BML)은 단층으로 또는 서로 조합하여 다층으로 구성될 수 있다.
일 실시예에서, 상기 하부 금속 패턴(BML)은 상기 초기화 전압(VINT)을 제공받을 수 있다. 예를 들어, 상기 하부 금속 패턴(BML)은 도 2를 참조하여 설명한 상기 스토리지 커패시터(CST)의 상기 제2 단자와 대응할 수 있다. 다른 실시예에서, 상기 하부 금속 패턴(BML)은 상기 데이터 전압(DATA)을 제공받을 수 있다. 예를 들어, 상기 하부 금속 패턴(BML)은 도 1를 참조하여 설명한 상기 데이터 라인(DL)과 대응할 수 있다. 다만, 상기 하부 금속 패턴(BML)은 이에 한정되지 아니한다.
버퍼층(BFR)은 상기 기판(SUB) 상에 배치되고, 상기 하부 금속 패턴(BML)을 커버할 수 있다. 일 실시예에서, 상기 버퍼층(BFR)은 무기 절연 물질로 형성될 수 있다. 상기 무기 절연 물질로 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 상기 버퍼층(BFR)은 상기 기판(SUB)으로부터 금속 원자들이나 원자들이나 불순물들이 액티브 패턴(ACT)으로 확산되지 않도록 할 수 있다. 또한, 상기 버퍼층(BFR)은 상기 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 액티브 패턴(ACT)은 실리콘 반도체 물질 또는 산화물 반도체 물질로 형성될 수 있다. 상기 액티브 패턴(ACT)으로 사용될 수 있는 상기 실리콘 반도체 물질의 예로는 비정질 실리콘, 다결정 실리콘 등이 있을 수 있다. 상기 액티브 패턴(ACT)으로 사용될 수 있는 상기 산화물 반도체 물질의 예로는 IGZO(InGaZnO), ITZO(InSnZnO) 등일 수 있다. 또한, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 아연(Zn)을 더 포함할 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
게이트 절연층(GI)은 상기 버퍼층(BFR) 상에 배치되고, 상기 액티브 패턴(ACT)을 커버할 수 있다. 일 실시예에서, 상기 게이트 절연층(GI)은 절연 물질로 형성될 수 있다. 상기 게이트 절연층(GI)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
게이트 전극(GAT)은 상기 게이트 절연층(GI) 상에 배치될 수 있다. 일 실시예에서, 상기 게이트 전극(GAT)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(GAT)은 도 2를 참조하여 설명한 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 대응할 수 있다.
층간 절연층(ILD)은 상기 버퍼층(BFR) 및 상기 게이트 절연층(GI) 상에 배치될 수 있다. 상기 층간 절연층(ILD)은 상기 게이트 전극(GAT)을 커버할 수 있다. 일 실시예에서, 상기 층간 절연층(ILD)은 절연 물질로 형성될 수 있다. 상기 층간 절연층(ILD)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
제1 연결 전극(SE) 및 제2 연결 전극(DE)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 예를 들어, 상기 제1 연결 전극(SE) 및 상기 제2 연결 전극(DE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다.
일 실시예에서, 상기 제1 연결 전극(SE) 및 상기 제2 연결 전극(DE)은 상기 액티브 패턴(ACT)과 접촉할 수 있다. 따라서, 상기 하부 금속 패턴(BML), 상기 액티브 패턴(ACT), 상기 게이트 전극(GAT), 상기 제1 연결 전극(SE), 및 상기 제2 연결 전극(DE)은 트랜지스터(TFT)를 구성할 수 있다. 다른 실시예에서, 상기 하부 금속 패턴(BML)은 생략될 수 있고, 상기 액티브 패턴(ACT), 상기 게이트 전극(GAT), 상기 제1 연결 전극(SE), 및 상기 제2 연결 전극(DE)은 트랜지스터(TFT)를 구성할 수 있다.
패시베이션층(PVX)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 일 실시예에서, 상기 패시베이션층(PVX)은 무기 절연 물질로 형성될 수 있다. 상기 패시베이션층(PVX)으로 사용될 수 있는 무기 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
비아 절연층(VIA)은 상기 패시베이션층(PVX) 상에 배치될 수 있다. 일 실시예에서, 상기 비아 절연층(VIA)은 유기 물질을 포함할 수 있다. 상기 비아 절연층(VIA)로 사용될 수 있는 유기 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
다른 실시예에서, 상기 패시베이션층(PVX)은 생략될 수 있다. 이 경우, 상기 비아 절연층(VIA)은 유기 물질 및 무기 물질을 포함할 수 있다. 상기 비아 절연층(VIA)로 사용될 수 있는 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 비아 절연층(VIA)은 상기 표시 영역(DA)과 중첩할 수 있다. 상기 비아 절연층(VIA)은 발광 하부 전극(EADE)이 형성되기 위한 평탄한 상면을 제공할 수 있다.
상기 발광 하부 전극(EADE)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 일 실시예에서, 상기 발광 하부 전극(EADE)은 상기 제2 연결 전극(DE)을 통해 상기 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 다른 실시예에서, 상기 발광 하부 전극(EADE)은 상기 제1 연결 전극(SE)과 연결될 수 있다. 또 다른 실시예에서, 상기 발광 하부 전극(EDE)은 상기 제1 연결 전극(SE)을 통해 상기 하부 금속 패턴(BML)과 연결될 수 있다.
상기 발광 하부 전극(EADE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 발광 하부 전극(EADE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
또한, 상기 발광 하부 전극(EADE)은 단층으로 또는 서로 조합하여 다층으로 구성될 수 있다. 예를 들어, 상기 발광 하부 전극(EADE)은 ITO/Ag/ITO 구조를 가질 수 있다.
화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질을 포함할 수 있다. 상기 화소 정의막(PDL)으로 사용될 수 있는 유기 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 표시 영역(DA)의 상기 화소 정의막(PDL)에는 발광층(EL)이 형성되기 위한 개구가 정의될 수 있다.
상기 발광층(EL)은 상기 발광 하부 전극(EADE) 상에 배치될 수 있다. 상기 상부 전극(CTE)은 상기 발광층(EL) 상에 배치될 수 있다. 상기 발광층(EL)은 상기 발광 하부 전극(EADE) 및 상기 상부 전극(CTE) 사이의 전압차에 기초하여 광을 방출할 수 있다.
제1 무기층(IL1)은 상기 상부 전극(CTE) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 무기층(IL1)은 무기 물질로 형성될 수 있다. 상기 제1 무기층(IL1)으로 사용될 수 있는 무기 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
유기층(OL)은 상기 제1 무기층(IL1) 상에 배치될 수 있다. 일 실시예에서, 상기 유기층(OL)은 유기 물질을 포함할 수 있다. 상기 유기층(OL)로 사용될 수 있는 유기 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
제2 무기층(IL2)은 상기 유기층(OL) 상에 배치될 수 있다. 상기 제2 무기층(IL2)은 무기 물질로 형성될 수 있고, 예를 들어 상기 제1 무기층(IL1)과 동일한 물질을 포함할 수 있다.
도 4 및 5를 참조하면, 제1 구동 회로 패턴(DCP1), 제1 하부 클록 라인(LCL1), 및 제2 하부 클록 라인(LCL2)은 상기 기판(SUB) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 구동 회로 패턴(DCP1), 상기 제1 하부 클록 라인(LCL1), 및 상기 제2 하부 클록 라인(LCL2)은 상기 하부 금속 패턴(BML)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
상기 제1 구동 회로 패턴(DCP1)은 상기 제2 영역(AR2)에 배치될 수 있고, 상기 게이트 구동부를 구성할 수 있다. 상기 제1 하부 클록 라인(LCL1) 및 상기 제2 하부 클록 라인(LCL2)은 상기 비표시 영역(NDA)에 배치될 수 있고, 상기 클록 라인을 구성할 수 있다. 다만, 각각의 상기 제1 구동 회로 패턴(DCP1), 상기 제1 하부 클록 라인(LCL1), 및 상기 제2 하부 클록 라인(LCL2)이 배치되는 영역은 이에 한정되지 아니한다.
제2 구동 회로 패턴(DCP2)은 상기 버퍼층(BFR) 상에 상기 제2 영역(AR2)에 배치될 수 있다. 일 실시예에서, 상기 제2 구동 회로 패턴(DCP2)은 상기 게이트 전극(GAT)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 상기 제2 구동 회로 패턴(DCP2)은 상기 제1 구동 회로 패턴(DCP1)과 함께 상기 게이트 구동부를 구성할 수 있다.
전달 라인(TL), 제1 상부 클록 라인(UCL1), 및 제2 상부 클록 라인(UCL2)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 일 실시예에서, 상기 전달 라인(TL)은 상기 제1 연결 전극(SE) 및/또는 상기 제2 연결 전극(DE)과 전기적으로 연결될 수 있다. 상기 제1 상부 클록 라인(UCL1)은 상기 제1 하부 클록 라인(LCL1)과 접촉할 수 있고, 상기 제2 상부 클록 라인(UCL2)은 상기 제2 하부 클록 라인(LCL2)과 접촉할 수 있다.
제1 하부 패턴(ADE1) 및 제2 하부 패턴(ADE2)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 일 실시예에서, 제1 하부 패턴(ADE1) 및 제2 하부 패턴(ADE2)은 상기 발광 하부 전극(EADE)과 동일한 층에 배치되며, 동일한 물질을 포함하며, 동일한 형상을 가질 수 있다.
상기 제1 하부 패턴(ADE1)은 상기 제1 영역(AR1)에 배치될 수 있다. 상기 제1 하부 패턴(ADE1)은 도 1을 참조하여 설명한 상기 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 또한, 상기 제1 하부 패턴(ADE1)은 상기 제1 영역(AR1)에 정의된 상기 화소 정의막(PDL)의 개구를 통해 상기 상부 전극(CTE)과 접촉할 수 있다. 그에 따라, 상기 제1 하부 패턴(ADE1)은 상기 제2 전압 라인(VL2)에 인가된 상기 제2 전압(ELVSS)을 상기 상부 전극(CTE)으로 전달할 수 있다.
상기 제2 하부 패턴(ADE2)은 상기 제2 영역(AR2)에 배치될 수 있다. 상기 제2 하부 패턴(ADE2)은 상기 제1 하부 패턴(ADE1)과 전기적으로 연결되거나, 또는 단절될 수 있다. 상기 제2 하부 패턴(ADE2)은 상기 제2 영역(AR2)에 형성된 상기 화소 정의막(PDL)에 의해 상기 상부 전극(CTE)과 단절 또는 이격될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 영역(AR1) 및 상기 제2 영역(AR2)으로 연장될 수 있다. 상기 제1 영역(AR1)과 중첩하는 상기 화소 정의막(PDL)에는, 상기 표시 영역(DA)과 동일한 형태의 개구가 정의될 수 있고, 상기 제1 하부 패턴(ADE1)을 노출시킬 수 있다. 상기 제2 영역(AR2)과 중첩하는 상기 화소 정의막(PDL)에는 개구가 정의되지 않고, 상기 화소 정의막(PDL)은 상기 제2 하부 패턴(ADE2)을 완전히 커버할 수 있다.
상기 상부 전극(CTE)은 상기 제1 영역(AR1) 및 상기 제2 영역(AR2)으로 연장될 수 있다. 상기 제1 영역(AR1)과 중첩하는 상기 상부 전극(CTE)은 상기 화소 정의막(PDL)에 정의된 개구를 통해 상기 제1 하부 패턴(ADE1)과 접촉할 수 있다. 상기 제2 영역(AR2)과 중첩하는 상기 상부 전극(CTE)은 상기 화소 정의막(PDL)과 접촉하며, 상기 제2 하부 패턴(ADE2)과 단절될 수 있다.
일 실시예에서, 상기 비표시 영역(NDA)에는 적어도 하나의 댐 구조물이 배치될 수 있다. 예를 들어, 제1 댐 구조물(DS1), 제2 댐 구조물(DS2), 제3 댐 구조물(DS3), 및 제4 댐 구조물(DS4)이 배치될 수 있다. 상기 제1 내지 제4 댐 구조물들(DS1, DS2, DS3, DS4)은 상기 제1 방향(D1)으로 서로 이격하고, 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 제1 내지 제4 댐 구조물들(DS1, DS2, DS3, DS4)은 상기 유기층(OL)이 외곽으로 흐르는 것을 방지할 수 있다.
일 실시예에서, 상기 제1 댐 구조물(DS1)은 단층 구조일 수 있고, 각각의 상기 제2 댐 구조물(DS2), 상기 제3 댐 구조물(DS3), 및 상기 제4 댐 구조물(DS4)은 하부 구조물 및 상부 구조물을 포함하는 다층 구조일 수 있다.
각각의 상기 제1 댐 구조물(DS1), 제2 하부 구조물(LDS2), 제3 하부 구조물(LDS3), 및 제4 하부 구조물(LDS4)은 상기 비아 절연층(VIA)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 또한, 각각의 제2 상부 구조물(UDS2), 제3 상부 구조물(UDS3), 및 제4 상부 구조물(UDS4)는 각각의 상기 제2 하부 구조물(LDS2), 상기 제3 하부 구조물(LDS3), 및 상기 제4 하부 구조물(LDS4) 상에 배치될 수 있고, 상기 화소 정의막(PDL)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
상기 제2 영역(AR2)에 상기 화소 정의막(PDL)이 잔존함에 따라, 상기 제2 하부 패턴(ADE2)은 상기 화소 정의막(PDL)에 의해 커버될 수 있다. 그에 따라, 상기 상부 전극(CTE)을 형성하는 공정에서, 마스크가 상기 제2 하부 패턴(ADE2)과 충돌하지 않을 수 있고, 상기 제2 영역(AR2)과 중첩하는 상기 상부 전극(CTE)의 필링(peeling) 불량이 방지될 수 있다.
도 6은 도 1의 A 영역을 확대한 확대도이다.
도 6을 참조하면, 상술한 바와 같이, 상기 화소 정의막(PDL)은 상기 표시 영역(DA), 상기 제1 영역(AR1), 및 상기 제2 영역(AR2)에 배치될 수 있다.
상기 표시 영역(DA)에 배치된 상기 화소 정의막(PDL)에는 개구가 정의될 수 있고, 상기 개구에는 상기 발광층(EL)이 수용될 수 있다. 상기 제1 영역(AR1)에 배치된 상기 화소 정의막(PDL)에는 상기 표시 영역(DA)과 동일한 형태의 개구가 정의될 수 있고, 상기 개구를 통해 노출된 상기 제1 하부 패턴(ADE1)은 상기 상부 전극(CTE)과 접촉할 수 있다. 상기 제2 영역(AR2)에 배치된 상기 화소 정의막(PDL)에는 개구가 정의되지 않으며, 상기 제2 하부 패턴(ADE2)이 상기 화소 정의막(PDL)에 의해 완전히 커버될 수 있다.
도 7 내지 도 13은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 상기 비아 절연층(VIA) 상에 상기 발광 하부 전극(EADE), 상기 제1 하부 패턴(ADE1), 및 상기 제2 하부 패턴(ADE2)이 함께 형성될 수 있다. 상기 발광 하부 전극(EADE), 상기 제1 하부 패턴(ADE1), 및 상기 제2 하부 패턴(ADE2)은 동일한 형상을 가질 수 있고, 상기 발광 하부 전극(EADE)은 상기 표시 영역(DA)에 형성되고, 상기 제1 하부 패턴(ADE1)은 상기 제1 영역(AR1)에 형성되며, 상기 제2 하부 패턴(ADE2)은 상기 제2 영역(AR2)에 형성될 수 있다.
도 8을 참조하면, 상기 표시 영역(DA), 상기 제1 영역(AR1), 상기 제2 영역(AR2), 및 상기 비표시 영역(NDA)에 예비 화소 정의막(PDL')이 형성될 수 있다. 상기 예비 화소 정의막(PDL')은 상기 발광 하부 전극(EADE), 상기 제1 하부 패턴(ADE1), 및 상기 제2 하부 패턴(ADE2)을 커버할 수 있다.
도 9 및 10을 참조하면, 상기 예비 화소 정의막(PDL')이 패터닝될 수 있다. 일 실시예에서, 상기 예비 화소 정의막(PDL')은 제1 마스크(MS1)를 이용하여 패터닝될 수 있고, 상기 화소 정의막(PDL), 상기 제2 상부 구조물(UDS2), 상기 제3 상부 구조물(UDS3), 및 상기 제4 상부 구조물(UDS4)이 함께 형성될 수 있다.
구체적으로, 상기 제1 마스크(MS1)는 패턴부(PP), 차단부(BP), 및 오픈부(OP)를 포함할 수 있다. 상기 패턴부(PP)는 상기 표시 영역(DA) 및 상기 제1 영역(AR1)과 중첩하고, 상기 차단부(BP)는 상기 제2 영역(AR2)과 중첩하며, 상기 오픈부(OP)는 상기 비표시 영역(NDA)과 중첩할 수 있다.
상기 패턴부(PP)는 상기 표시 영역(DA) 및 상기 제1 영역(AR1)과 중첩하도록 정렬될 수 있다. 상기 패턴부(PP)는 상기 표시 영역(DA) 및 상기 제1 영역(AR1)과 중첩하는 상기 화소 정의막(PDL)에 형성된 개구와 대응하는 형상을 가질 수 있다.
상기 차단부(BP)는 상기 제2 영역(AR2)과 중첩하도록 정렬될 수 있다. 상기 차단부(BP)는 자외선(UV)을 차단할 수 있다. 그에 따라, 상기 예비 화소 정의막(PDL')이 패터닝되는 동안, 상기 제2 영역(AR2)과 중첩하는 상기 예비 화소 정의막(PDL')은 제거되지 않고 잔존할 수 있다. 또한, 상기 차단부(BP)는 상기 제2 내지 제4 상부 구조물들(UDS2, UDS3, UDS4)과 더 중첩할 수 있다.
상기 오픈부(OP)는 상기 비표시 영역(OP)과 중첩하도록 정렬될 수 있다. 상기 오픈부(OP)는 자외선(UV)을 통과시킬 수 있다. 그에 따라, 상기 오픈부(OP)와 중첩하는 상기 예비 화소 정의막(PDL')이 제거될 수 있다.
도 11을 참조하면, 제2 마스크(MS2)를 이용하여 상기 발광층(EL)이 형성될 수 있다. 예를 들어, 상기 제2 마스크(MS2)는 상기 표시 영역(DA)과 중첩하는 상기 화소 정의막(PDL)에 형성된 개구와 대응하는 형상을 가지는 파인 메탈 마스크일 수 있다.
도 12를 참조하면, 상기 상부 전극(CTE)이 형성될 수 있다. 일 실시예에서, 상기 상부 전극(CTE)은 제3 마스크(MS3)를 이용하여 형성될 수 있다.
구체적으로, 상기 제3 마스크(MS3)는 상기 표시 영역(DA), 상기 제1 영역(AR1), 및 상기 제2 영역(AR2)에 상기 상부 전극(CTE)이 형성되도록 정렬될 수 있다. 상기 제3 마스크(MS3)를 정렬하는 과정에서, 상기 제3 마스크(MS3)의 단부가 상기 제2 영역(AR2) 내에서 오정렬될 수 있다. 다시 말하면, 상기 제2 영역(AR2)은 상기 제3 마스크(MS3)의 정렬 오차 영역과 대응할 수 있다. 도 9 및 10을 참조하여 상술한 바와 같이, 상기 제2 영역(AR2)에는 상기 화소 정의막(PDL)이 잔존할 수 있다. 그에 따라, 상기 제2 영역(AR2)에서 상기 제3 마스크(MS3)가 상기 제2 하부 패턴(ADE2)과 충돌하지 않을 수 있고, 상기 제2 영역(AR2)에서 상기 상부 전극(CTE)의 필링(peeling) 불량이 방지될 수 있다.
도 13을 참조하면, 상기 제1 무기층(IL1), 상기 유기층(OL), 및 상기 제2 무기층(IL2)이 순차적으로 형성될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 장치 DA: 표시 영역
AR1: 제1 영역 AR2: 제2 영역
EADE: 발광 하부 전극 ADE1: 제1 하부 패턴
ADE2: 제2 하부 패턴 PDL: 화소 정의막
CTE: 상부 전극

Claims (19)

  1. 기판 상의 표시 영역에 배치되는 발광 하부 전극;
    상기 표시 영역과 인접하는 제1 영역에 배치되고, 상기 발광 하부 전극과 동일한 층에 배치되는 제1 하부 패턴;
    상기 제1 영역과 인접하는 제2 영역에 배치되고, 상기 제1 하부 패턴과 동일한 층에 배치되는 제2 하부 패턴; 및
    상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에 배치되고, 상기 제1 영역에서 상기 제1 하부 패턴과 접촉하며, 상기 제2 영역에서 상기 제2 하부 패턴과 중첩하는 상부 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 상부 전극은 상기 제2 영역에서 상기 제2 하부 패턴과 단절되는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에 배치되는 화소 정의막을 더 포함하고,
    상기 제2 하부 패턴과 중첩하는 상기 화소 정의막에는 개구가 정의되지 않는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 화소 정의막은 상기 제2 하부 패턴을 완전히 커버하는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서, 상기 화소 정의막에는 상기 제1 하부 패턴을 노출시키는 개구가 정의되는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서, 상기 화소 정의막에는 상기 발광 하부 전극을 노출시키는 개구가 정의되고,
    상기 발광층은 상기 발광 하부 전극 및 상기 상부 전극 사이에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서, 상기 발광 하부 전극, 상기 제1 하부 패턴, 및 상기 제2 하부 패턴은 동일한 형상을 갖는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 영역과 인접하는 비표시 영역에 배치되는 댐 구조물을 더 포함하고,
    상기 제2 하부 패턴은 상기 제1 하부 패턴 및 상기 댐 구조물 사이에 배치되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 상부 전극 상에 배치되는 제1 무기층;
    상기 제1 무기층 상에 배치되는 유기층; 및
    상기 유기층 상에 배치되는 제2 무기층을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 하부 전극의 하부에 배치되는 트랜지스터를 더 포함하고,
    상기 트랜지스터는,
    상기 기판 상에 배치되는 하부 금속 패턴;
    상기 하부 금속 패턴 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되는 연결 전극 및 연결 전극을 포함하며,
    상기 발광 하부 전극은 상기 연결 전극을 통해 상기 액티브 패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  11. 기판 상의 표시 영역에 발광 하부 전극을 형성하는 단계;
    상기 표시 영역과 인접하는 제1 영역에, 상기 발광 하부 전극과 함께 제1 하부 패턴을 형성하는 단계;
    상기 제1 영역과 인접하는 제2 영역에, 상기 제1 하부 패턴과 함께 제2 하부 패턴을 형성하는 단계; 및
    상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에, 상기 제1 영역에서 상기 제1 하부 패턴과 접촉하고, 상기 제2 영역에서 상기 제2 하부 패턴과 중첩하는 상부 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 하부 패턴 및 상기 제2 하부 패턴을 커버하는 예비 화소 정의막을 형성하는 단계; 및
    제1 마스크를 이용하여, 상기 제1 하부 패턴이 노출되도록 상기 예비 화소 정의막을 패터닝하는 단계를 더 포함하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 예비 화소 정의막이 패터닝되는 동안, 상기 제2 영역과 중첩하는 상기 예비 화소 정의막은 제거되지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 제1 마스크는 상기 제2 영역과 중첩하는 차단부를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서, 상기 제1 마스크는 상기 제1 영역과 중첩하는 패턴부 및 비표시 영역과 중첩하는 오픈부를 더 포함하고,
    상기 차단부는 상기 패턴부 및 상기 오픈부 사이에 위치하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제12 항에 있어서,
    제2 마스크를 이용하여, 상기 제1 하부 패턴 상에 발광층을 형성하는 단계를 더 포함하고,
    상기 상부 전극은 제3 마스크를 이용하여 형성되며,
    상기 제2 영역은 상기 제3 마스크의 정렬 오차 영역과 대응하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제12 항에 있어서, 상기 제1 마스크를 이용하여, 상기 발광 하부 전극이 노출되도록 상기 예비 화소 정의막을 패터닝하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 상부 전극 상에 제1 무기층을 형성하는 단계;
    상기 제1 무기층 상에 유기층을 형성하는 단계; 및
    상기 유기층 상에 제2 무기층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 기판 상에 하부 금속 패턴을 형성하는 단계;
    상기 하부 금속 패턴 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 상에 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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