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KR20240095613A - 표시 장치 - Google Patents

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KR20240095613A
KR20240095613A KR1020220176878A KR20220176878A KR20240095613A KR 20240095613 A KR20240095613 A KR 20240095613A KR 1020220176878 A KR1020220176878 A KR 1020220176878A KR 20220176878 A KR20220176878 A KR 20220176878A KR 20240095613 A KR20240095613 A KR 20240095613A
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KR
South Korea
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pixel
layer
pixels
disposed
Prior art date
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Pending
Application number
KR1020220176878A
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English (en)
Inventor
김도중
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020220176878A priority Critical patent/KR20240095613A/ko
Priority to US18/366,597 priority patent/US20240206228A1/en
Priority to CN202310995878.2A priority patent/CN118215332A/zh
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 복수개의 제1 서브 화소 및 복수개의 제2 서브 화소로 구분되는 제1 기판, 제1 기판의 제1 서브 화소에 배치되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터, 제1 기판의 제1 서브 화소에 배치되며, 제1 박막 트랜지스터와 접속하는 제1 애노드, 제1 기판의 제2 서브 화소에 배치되며, 제2 박막 트랜지스터와 접속하는 제2 애노드, 제1 애노드 상에 배치되는 제1 발광부, 제2 애노드 상에 배치되는 제2 발광부 및 제1 발광부 및 제2 발광부 상에 배치되는 캐소드를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것이다.
근래에 이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자 기기가 발전함에 따라 이에 적용할 수 있는 표시 장치(Display Apparatus)에 대한 요구가 증대되고 있다.
표시 장치로는 액정 표시 장치(Liquid Crystal Display Apparatus), 전계 방출 표시 장치(Field Emission Display Apparatus), 유기 발광 표시 장치(Organic Light Emitting Diode Display Apparatus) 또는 무기 발광 표시 장치(Inorganic Light Emitting Diode Display Apparatus) 등이 연구되고 있다. 이러한 표시 장치 중에서 특히 유기 발광 표시 장치와 무기 발광 표시 장치를 포함하는 전계 발광 표시 장치는 양산 기술의 발전, 구동 수단의 용이성, 저전력 소비, 고화질, 대화면 구현 및 연성화의 장점으로 적용 분야가 확대되고 있다.
전계 발광 표시 장치는 복수개의 화소를 매트릭스상으로 구비하며, 복수개의 화소 각각은 3개 이상의 서브 화소를 가지며, 또한 각각의 서브 화소를 개별적으로 제어하는 박막 트랜지스터(Thin Film Transistor; TFT)를 서브 화소 내에 하나 이상 구비한다.
전계 발광 표시 장치는 사용자들의 다양한 요구에 부응하여 초미세 혹은 초대형화의 다양한 크기로 제품화가 가능하다. 최근까지 알려진 전계 발광 표시 장치는 한 방향으로만 표시가 가능하여, 양방향으로 표시를 원할 경우에는, 2개의 표시 패널을 덧붙여 양면 표시를 수행하거나 혹은 투명한 형태로 구현하여 양 방향에서 서로 동일한 영상을 좌우 반전하여 표시하는 방식이 제안되고 있다.
사용자의 요구가 다양화됨에 따라, 양면에서 서로 다른 영상을 표현할 수 있는 표시 장치의 개발이 요구되고 있다.
이에, 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하고, 하나의 패널에 상면과 배면에 서로 다른 표시를 수행하도록 양 방향에 대해 독립적인 구동이 가능할 수 있는 다양한 연구와 실험을 하였다. 다양한 연구와 실험을 통해, 패널의 양 방향에 대해 독립적인 구동이 가능할 수 있는 새로운 표시 장치를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는, 하나의 패널에 상면과 배면에 서로 다른 표시를 수행하도록 양 방향에 대해 독립적인 구동이 가능한 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 다른 해결 과제는, 용액 공정으로 발광층을 형성한 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않고, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 복수개의 제1 서브 화소 및 복수개의 제2 서브 화소로 구분되는 제1 기판, 제1 기판의 제1 서브 화소에 배치되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터, 제1 기판의 제1 서브 화소에 배치되며, 제1 박막 트랜지스터와 접속하는 제1 애노드, 제1 기판의 제2 서브 화소에 배치되며, 제2 박막 트랜지스터와 접속하는 제2 애노드, 제1 애노드 상에 배치되는 제1 발광부, 제2 애노드 상에 배치되는 제2 발광부 및 제1 발광부 및 제2 발광부 상에 배치되는 캐소드를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따르면, 하나의 기판에 상면 발광과 배면 발광을 위한 화소 구조를 적용하여, 양면 발광을 위한 구성을 간략히 할 수 있는 이점이 있다. 이를 통해 박형화의 이점이 있다.
본 명세서의 실시예에 따르면, 상면 발광과 배면 발광을 위한 구동 회로나 발광 소자의 구성을 동일 공정에서 진행하여, 별도의 패널을 추가하거나 발광 소자의 형성을 복수 회 진행하지 않더라도 발광 표시가 가능하다. 또한, 사용자의 요구에 부응하여 양면에 독립적인 화면 표시가 가능하다. 예를 들면, 상면 발광과 배면 발광을 독립적으로 구동시켜 양면에 동시에 표시도 가능하다.
본 명세서의 실시예에 따르면, 발광 소자의 형성에 잉크젯을 이용한 용액 공정(soluble process)을 적용함으로써 대면적 프린팅이 가능하여 공정을 최적화할 수 있다. 또한, 패널의 대형화가 가능한 이점이 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용들이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 표시 장치의 서브 화소의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치에서 상면 발광부와 배면 발광부의 배치를 예시적으로 보여주는 도면이다.
도 4는 도 3의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
도 5a는 도 4의 표시 장치의 상면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 5b는 도 4의 표시 장치의 배면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 6a는 도 4의 상면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 6b는 도 4의 배면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 7은 도 4의 표시 장치의 단면 구조 일부를 구체적으로 보여주는 도면이다.
도 8은 본 명세서의 다른 실시예의 표시 장치에서 상면 발광부와 배면 발광부, 및 투과부의 배치를 예시적으로 보여주는 도면이다.
도 9는 본 명세서의 다른 실시예의 표시 장치에서 상면 발광부와 배면 발광부, 및 투과부의 다른 배치를 예시적으로 보여주는 도면이다.
도 10은 도 8의 표시 장치의 평면 구조 일부를 보여주는 도면이다.
도 11은 도 8의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
도 12는 본 명세서의 다른 실시예의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에", "상부에", "하부에", "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에", "에 이어서", "다음에", "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서에서 "표시 장치"는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기 발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, 및 QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 표시 장치는 LCM, OLED 모듈, 및 QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, 및 QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.
경우에 따라서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 "표시 장치"로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 "세트 장치"로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시 장치는 액정(LCD), 유기 발광(OLED) 또는 양자점(Quantum Dot)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트 장치는 소스 PCB에 전기적으로 연결되어 세트 장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함할 수 있다.
본 명세서의 실시예에서 사용되는 표시 패널은 액정 표시 패널, 유기 전계 발광(OLED; Organic Light Emitting Diode) 표시 패널, 양자점(QD; Quantum Dot) 표시 패널, 및 전계 발광 표시 패널(electroluminescent display panel) 등의 모든 형태의 표시 패널이 사용될 수 있다. 본 실시예의 표시 패널은 유기 전계 발광(OLED) 표시 패널용 플렉서블 기판과 하부의 백 플레이트 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시 패널에 한정되는 것은 아니다. 또한, 본 명세서의 실시예에 따른 표시 장치에 사용되는 표시 패널의 형태나 크기에 한정되지 않는다.
예를 들면, 표시 패널이 유기 전계 발광(OLED) 표시 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인 및/또는 데이터 라인의 교차 영역에 형성되는 화소를 포함할 수 있다. 그리고, 각 화소에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 발광 소자층, 및 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지층 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 발광 소자층 등을 보호하고, 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기 발광층(inorganic light emitting layer), 예를 들면 나노 사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는, 영상 처리부(151), 타이밍 컨트롤러(timing controller)(152), 데이터 드라이버(153), 게이트 드라이버(154), 및 패널(110)을 포함할 수 있다.
예를 들면, 영상 처리부(151)는 외부로부터 공급된 데이터 신호(DATA)와 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 또한, 영상 처리부(151)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호, 및 클럭 신호 중 하나 이상을 출력할 수 있다.
타이밍 컨트롤러(152)는 영상 처리부(151)로부터 데이터 인에이블 신호(DE) 또는 수직 동기 신호, 수평 동기 신호, 및 클럭 신호 등을 포함하는 구동 신호와 더불어 데이터 신호(DATA)를 공급받을 수 있다. 타이밍 컨트롤러(152)는 구동 신호에 기초하여 게이트 드라이버(154)의 동작타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 드라이버(153)의 동작타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 출력할 수 있다.
또한, 데이터 드라이버(153)는 타이밍 컨트롤러(152)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 컨트롤러(152)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다.
예를 들면, 데이터 드라이버(153)는 데이터 라인(DL1-DLn)을 통해 데이터 신호(DATA)를 출력할 수 있다.
또한, 게이트 드라이버(154)는 타이밍 컨트롤러(152)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 게이트 전압의 레벨을 시프트하면서 게이트 신호를 출력할 수 있다.
예를 들면, 게이트 드라이버(154)는 게이트 라인(GL1~GLm)을 통해 게이트 신호를 출력할 수 있다.
패널(110)은 데이터 드라이버(153) 및 게이트 드라이버(154)로부터 공급된 데이터 신호(DATA) 및 게이트 신호에 대응하여 서브 화소(P)가 발광하면서 영상을 표시할 수 있다. 서브 화소(P)의 상세구조는 도 2 내지 도 4에서 상세히 설명한다.
도 2는 도 1의 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 본 명세서의 일 실시예의 표시 장치의 하나의 서브 화소는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 보상 회로(135), 및 발광 소자(130)를 포함할 수 있다.
발광 소자(130)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라서 발광하도록 동작할 수 있다.
스위칭 트랜지스터(ST)는 게이트 라인(116)을 통해 공급된 게이트 신호에 대응해 데이터 라인(117)을 통해 공급되는 데이터 신호가 커패시터(CST)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다.
구동 트랜지스터(DT)는 커패시터(CST)에 저장된 데이터 전압에 대응하여 고전위 전원 라인(VDD)과 저전위 전원 라인(GND) 사이로 일정한 구동 전류가 흐르도록 동작할 수 있다.
보상 회로(135)는 구동 트랜지스터(DT)의 문턱 전압 등을 보상하기 위한 회로이며, 보상 회로(135)는 하나 이상의 박막 트랜지스터와 커패시터를 포함할 수 있다. 보상 회로(135)의 구성은 보상 방법에 따라 매우 다양할 수 있다.
도 2에 도시된 서브 화소는, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST) 및 발광 소자(130)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상 회로(135)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치에서 상면 발광부와 배면 발광부의 배치를 예시적으로 보여주는 도면이다.
도 3은 설명의 편의상 2x2 화소(P1, P2, P3, P4) 배치를 예로 들어 보여주고 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치는 상면 발광(top emission)과 배면 발광(bottom emission)을 위한 각 서브 화소(T_SP_11, T_SP_12, T_SP_13, …B_SP_11, B_SP_12, B_SP_13, …)를 동일 패널(110)에 구현할 수 있다. 이에, 발광 표시 장치의 박형화를 구현할 수 있다.
또한, 본 명세서의 일 실시예에 따른 표시 장치는 상면 발광과 배면 발광이 독립적으로 가능하여, 양면 발광을 동시에 간섭없이 수행할 수 있다.
또한, 상면 발광과 배면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …B_SP_11, B_SP_12, B_SP_13, …)를 행 별로 교번하여 인접 배치하여 각 방향의 발광 시 특정 위치에 치우치지 않으며, 표시 장치의 전 영역에 고르게 발광이 가능하여 균일한 표시가 가능하다. 상면 발광용 서브 화소들과 배면 발광용 서브 화소들을 패널의 상하로 나누거나 좌우로 나누는 등의 각 발광 방향 별로 군집 형태의 큰 영역으로 분할할 경우, 패널을 반분하여 표시되는 것처럼 보여 상면 발광과 배면 발광 시 패널의 전 영역을 고르게 이용하는 것이 불가능하여 패널의 크기에 비하여 축소된 영상의 표시만 가능할 것이다. 그러나, 본 명세서의 표시 장치는 상면 발광과 배면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …B_SP_11, B_SP_12, B_SP_13, ...)를 행 별로 교번하여 인접 배치함으로써, 전 영역에 걸쳐 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, ...)를 배치시킬 수 있으므로, 구비된 패널(110)의 면적으로 양면의 표시가 가능하다. 예를 들면, 본 명세서의 표시 장치는 양면 표시 장치일 수 있다.
전술한 바와 같이, 도 3은 2x2의 4개의 화소(P1, P2, P3, P4) 배치를 예로 들어 보여주고 있다.
도 3을 참조하면, 예를 들면, 제1 화소(P1)와 제2 화소(P2)는 제1 방향으로 인접하게 배치되고, 또한 제3 화소(P3)와 제4 화소(P4)도 제1 방향으로 인접하게 배치될 수 있다.
또한, 예를 들면, 제1 화소(P1)와 제3 화소(P3)는 제2 방향으로 인접하게 배치되고, 제2 화소(P2)와 제4 화소(P4)도 제2 방향으로 인접하게 배치될 수 있다.
예를 들면, 제1 화소(P1)는, 상면 발광용 서브 화소 영역(TE_A)에 배치되고, 제2 방향으로 인접한 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소 영역(BE_A)에 배치되고, 제2 방향으로 인접한 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)로 구성될 수 있다.
상면 발광용 서브 화소 영역(TE_A)은 제1 서브 화소 영역으로 지칭할 수도 있고, 배면 발광용 서브 화소 영역(BE_A)은 제2 서브 화소 영역으로 지칭할 수도 있다. 본 명세서의 실시예들이 이에 한정되는 것은 아니다.
제1 화소(P1)에서, 상면 발광용 서브 화소 영역(TE_A)과 배면 발광용 서브 화소 영역(BE_A)은 제1 방향으로 인접하게 배치될 수 있다.
도 3에서는 제1 화소(P1)에 각각 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)가 배치된 경우를 예로 도시하고 있으나, 본 명세서가 이에 제한되지 않는다. 예를 들면, 백색 서브 화소가 추가되는 경우, 제1 화소(P1)에 각각 4개의 상면 발광용 서브 화소 및 배면 발광용 서브 화소가 배치될 수도 있다.
예를 들면, 제1 화소(P1)의 첫 번째 열의 상면 발광용 서브 화소(T_SP_11) 및 배면 발광용 서브 화소(B_SP_11)는 적색(R) 서브 화소일 수 있고, 두 번째 열의 상면 발광용 서브 화소(T_SP_12) 및 배면 발광용 서브 화소(B_SP_12)는 녹색(G) 서브 화소일 수 있으며, 세 번째 열의 상면 발광용 서브 화소(T_SP_13) 및 배면 발광용 서브 화소(B_SP_13)는 청색(B) 서브 화소일 수도 있으나, 본 명세서가 이에 제한되지 않는다.
예를 들면, 제2 화소(P2)는, 상면 발광용 서브 화소 영역(TE_A)에 배치되고 제2 방향으로 인접한 3개의 상면 발광용 서브 화소(T_SP_21, T_SP_22, T_SP_23), 및 배면 발광용 서브 화소 영역(BE_A)에 배치되고 제2 방향으로 인접한 3개의 배면 발광용 서브 화소(B_SP_21, B_SP_22, B_SP_23)로 구성될 수 있다.
제2 화소(P2)에서, 상면 발광용 서브 화소 영역(TE_A)과 배면 발광용 서브 화소 영역(BE_A)은 제1 방향으로 인접하게 배치될 수 있다.
도 3에서는 제2 화소(P2)에 각각 3개의 상면 발광용 서브 화소(T_SP_21, T_SP_22, T_SP_23) 및 배면 발광용 서브 화소(B_SP_21, B_SP_22, B_SP_23)가 배치된 경우를 예로 도시하고 있으나, 본 명세서가 이에 제한되지 않으며, 백색 서브 화소가 추가되는 경우, 제2 화소(P2)에 각각 4개의 상면 발광용 서브 화소 및 배면 발광용 서브 화소가 배치될 수도 있다.
예를 들면, 제2 화소(P2)의 첫 번째 열의 상면 발광용 서브 화소(T_SP_21) 및 배면 발광용 서브 화소(B_SP_21)는 적색(R) 서브 화소일 수 있고, 두 번째 열의 상면 발광용 서브 화소(T_SP_22) 및 배면 발광용 서브 화소(B_SP_22)는 녹색(G) 서브 화소일 수 있으며, 세 번째 열의 상면 발광용 서브 화소(T_SP_23) 및 배면 발광용 서브 화소(B_SP_23)는 청색(B) 서브 화소일 수도 있으나, 본 명세서가 이에 제한되지 않는다.
예를 들면, 제3 화소(P3)는, 상면 발광용 서브 화소 영역(TE_A)에 배치되고, 제2 방향으로 인접한 3개의 상면 발광용 서브 화소(T_SP_31, T_SP_32, T_SP_33) 및 배면 발광용 서브 화소 영역(BE_A)에 배치되고, 제2 방향으로 인접한 3개의 배면 발광용 서브 화소(B_SP_31, B_SP_32, B_SP_33)로 구성될 수 있다.
도 3에서는 제3 화소(P3)에 각각 3개의 상면 발광용 서브 화소(T_SP_31, T_SP_32, T_SP_33) 및 배면 발광용 서브 화소(B_SP_31, B_SP_32, B_SP_33)가 배치된 경우를 예로 도시하고 있으나, 본 명세서가 이에 제한되지 않는다. 예를 들면, 백색 서브 화소가 추가되는 경우, 제3 화소(P3)에 각각 4개의 상면 발광용 서브 화소 및 배면 발광용 서브 화소가 배치될 수도 있다.
예를 들면, 제3 화소(P3)의 첫 번째 열의 상면 발광용 서브 화소(T_SP_31) 및 배면 발광용 서브 화소(B_SP_31)는 적색(R) 서브 화소일 수 있고, 두 번째 열의 상면 발광용 서브 화소(T_SP_32) 및 배면 발광용 서브 화소(B_SP_32)는 녹색(G) 서브 화소일 수 있으며, 세 번째 열의 상면 발광용 서브 화소(T_SP_33) 및 배면 발광용 서브 화소(B_SP_33)는 청색(B) 서브 화소일 수도 있으나, 본 명세서가 이에 제한되지 않는다.
예를 들면, 제4 화소(P4)는, 상면 발광용 서브 화소 영역(TE_A)에 배치되고, 제2 방향으로 인접한 3개의 상면 발광용 서브 화소(T_SP_41, T_SP_42, T_SP_43) 및 배면 발광용 서브 화소 영역(BE_A)에 배치되고, 제2 방향으로 인접한 3개의 배면 발광용 서브 화소(B_SP_41, B_SP_42, B_SP_43)로 구성될 수 있다.
도 3에서는 제4 화소(P4)에 각각 3개의 상면 발광용 서브 화소(T_SP_41, T_SP_42, T_SP_43) 및 배면 발광용 서브 화소(B_SP_41, B_SP_42, B_SP_43)가 배치된 경우를 예로 도시하고 있으나, 본 명세서가 이에 제한되지 않으며, 백색 서브 화소가 추가되는 경우, 제4 화소(P4)에 각각 4개의 상면 발광용 서브 화소 및 배면 발광용 서브 화소가 배치될 수도 있다.
예를 들면, 제4 화소(P4)의 첫 번째 열의 상면 발광용 서브 화소(T_SP_41) 및 배면 발광용 서브 화소(B_SP_41)는 적색(R) 서브 화소일 수 있고, 두 번째 열의 상면 발광용 서브 화소(T_SP_42) 및 배면 발광용 서브 화소(B_SP_42)는 녹색(G) 서브 화소일 수 있으며, 세 번째 열의 상면 발광용 서브 화소(T_SP_43) 및 배면 발광용 서브 화소(B_SP_43)는 청색(B) 서브 화소일 수도 있으나, 본 명세서가 이에 제한되지 않는다.
이와 같이 본 명세서는, 제1 화소 내지 제4 화소(P1, P2, P3, P4)가 각각 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …) 및 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)의 총 6개의 서브 화소로 구성된 경우를 예로 들고 있으나, 본 명세서의 실시예들은 이에 제한되지 않는다.
본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …)와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에서 구동을 위한 박막 트랜지스터와 발광 소자 등이 동일 패널(110), 그 중에서도 하나의 기판에 함께 형성될 수 있다. 따라서, 기존의 부착형 양면 표시 장치의 구조와 비교하여 본 명세서의 양면 표시 장치는 패널(110)을 단일화할 수 있는 이점이 있어 박형화에 유리하다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …)와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에서 구동을 위한 박막 트랜지스터와 배선 등이 하나의 기판 중에서도 하나의 서브 화소 영역, 예를 들면, 상면 발광용 서브 화소 영역(TE_A)에 함께 배치될 수 있다. 이에 따라, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)의 발광 영역을 충분히 확보할 수 있으므로, 배면 표시의 품질이 향상될 수 있다.
또한, 본 명세서에서는, 애노드 형성 시에 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …)에는 반사 전극을 형성하고, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에는 투과 전극을 형성할 수 있다. 예를 들면, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …)에는 투과 전극 이외에 반사 전극을 더 포함할 수 있다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …)에는 상면 발광용 소자를 형성하고, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에는 배면 발광용 소자를 형성할 수 있다. 이와 관련한 상세한 설명은 도 4에서 후술하기로 한다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에 동일하게 반투명 전극으로 캐소드를 형성할 수 있다.
또한, 본 명세서에서는, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)에는 봉지 기판인 제2 기판에 블랙 매트릭스와 반사층을 추가로 형성하여 배면 발광용 소자의 빛을 하면(또는, 배면)으로 향하게 할 수 있다. 이에, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)의 휘도 및 표시 품질이 향상될 수 있다.
또한, 본 명세서는, 상면 발광용 소자와 배면 발광용 소자를 형성하는데 있어, 용액 공정을 적용함으로써 각 소자 별로 유기물의 두께 변화를 용이하게 할 수 있다. 예를 들면, 용액 공정은 잉크젯 프린팅일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
이하에서는, 전술한 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13, …)의 구조에 대해 다음의 도면을 참조하여 상세히 설명한다.
도 4는 도 3의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
도 4는 도 3의 표시 장치에서, 하나의 상면 발광용 서브 화소(T_SP) 및 하나의 배면 발광용 서브 화소(B_SP)의 단면 구조를 예로 들어 보여주고 있다.
도 4를 참조하면, 본 명세서의 일 실시예의 표시 장치는, 복수개의 상면 발광용 서브 화소(T_SP) 및 복수개의 배면 발광용 서브 화소(B_SP)로 구분된 제1 기판(111), 상면 발광용 서브 화소(T_SP)에 구비된 상면 발광용 애노드(131)와 발광부(132), 배면 발광용 서브 화소(B_SP)에 구비된 배면 발광용 애노드(131_B)와 발광부(132_B), 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP)에 구비된 캐소드(133) 및 배면 발광용 서브 화소(B_SP)의 제2 기판(160)에 구비된 블랙 매트릭스(165)와 반사층(166)을 포함할 수 있다.
상면 발광용 서브 화소(T_SP)는 제1 서브 화소일 수도 있으며, 배면 발광용 서브 화소(B_SP)는 제2 서브 화소일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 또한, 상면 발광용 애노드(131)와 상면 발광용 발광부(132)은 각각 제1 애노드와 제1 발광부일 수도 있으며, 배면 발광용 애노드(131_B)와 배면 발광용 발광부(132_B)은 각각 제2 애노드와 제2 발광부일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
도 4에 구비된 제1 기판(111) 및 대향하는 제2 기판(160)과 접착층(140)은 필요에 따라 선택적으로 구성할 수 있다. 예를 들면, 제2 기판(160)과 접착층(140) 없이, 캐소드(133) 상부에 봉지 구성만 구비할 수도 있다. 봉지 구성은 얇은 박막일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 제2 기판(160)은 봉지 기능을 더하며, 평탄성을 유지할 수 있으며, 경우에 따라서 앞서 설명한 바와 같이, 얇은 박막의 봉지 구성으로 충분한 봉지가 가능하다면 이로써 대체가 가능할 수 있다.
접착층(140)이 구비될 때, 제1 기판(111)과 제2 기판(160) 사이의 구성물로 인해 발생한 단차를 커버하여 제1 기판(111)과 제2 기판(160) 사이가 갭 또는 평탄한 갭을 유지할 수 있는 정도의 두께를 가진 접착층(140)을 적용할 수 있다.
예를 들면, 접착층(140)은 적어도 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP) 전체에 배치될 수 있고, 제1 기판(111) 외곽부의 패드부 또는 회로부에는 접착층(140)이 구비되지 않을 수 있다.
본 명세서의 패널(110)은 2개의 대향하는 제1 기판(111)과 제2 기판(160) 및 제1 기판(111)과 제2 기판(160) 사이의 구성물들을 포함한 구성으로, 본 명세서에서는 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구동을 위한 박막 트랜지스터(120)와 발광 소자(130, 130_B)가 동일 패널(110)에 함께 형성될 수 있다. 따라서, 기존의 부착형 양면 표시 장치의 구조와 비교하여, 본 명세서의 양면 표시 장치는 패널(110)을 단일화할 수 있는 이점이 있으므로 박형화에 유리할 수 있다.
전술한 바와 같이, 본 명세서의 표시 장치는, 예를 들면 배면 발광용 서브 화소(B_SP)의 제2 기판(160) 상에 블랙 매트릭스(165)와 반사층(166)을 더 구비할 수 있다. 여기서, 제2 기판(160) 상이란 위치상으로 상부를 의미하는 것이 아니라, 구성 요소가 그에 접하여 바로 배치된다는 의미로, 도면 상에서는 배면 발광용 서브 화소(B_SP)이 제1 기판(111)을 향하는 방향을 의미하며, 이에 반사층(166)은 접착층(140)과 접할 수 있다.
본 명세서의 표시 장치에서는, 발광부(132, 132_B)의 일부, 예를 들면 공통층(132c) 및 캐소드(133)를 공용으로 하는 한편, 발광부(132, 132_B)의 다른 일부(132a, 132a_B)와, 각각의 애노드, 예를 들면 상면 발광용 애노드(131)와 배면 발광용 애노드(131_B) 및 블랙 매트릭스(165)와 반사층(166)을 구분, 형성하여, 발광부(132, 132_B)의 발광 방향이 정의될 수 있다.
이하, 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP)의 구성을 상세히 살펴본다. 여기서는, 상면 발광용 서브 화소(T_SP)의 구성을 제1로 지칭하고, 배면 발광용 서브 화소(B_SP)의 구성을 제2로 지칭하기로 한다.
제1 기판(111)은 복수개의 상면 발광용 서브 화소(T_SP) 및 복수개의 배면 발광용 서브 화소(B_SP)로 구분될 수 있다.
제1 기판(111)은 상부에 배치되는 양면 표시 장치의 구성 요소들을 지지 및 보호할 수 있다.
플라스틱과 같은 플렉서블 특성을 가지는 연성의 물질로 플렉서블 제1 기판(111)을 구성할 수 있다. 플렉서블 제1 기판(111)은 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체 중에서 하나를 포함하는 필름 형태일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 기판(111) 위에 제1 차광 패턴(125)과 제2 차광 패턴(125_B)이 배치될 수 있다. 예를 들면, 제1 차광 패턴(125)과 제2 차광 패턴(125_B)은 상면 발광용 서브 화소(T_SP)에 배치되며, 제2 차광 패턴(125_B)의 일부는 배면 발광용 서브 화소(B_SP)에 배치될 수도 있다.
예를 들면, 배면 발광용 서브 화소(B_SP)에 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP)의 구성들 일부가 배치될 수도 있으나, 대부분의 구성들은 상면 발광용 서브 화소(T_SP)에 배치될 수 있다. 예를 들면, 배면 발광용 서브 화소(B_SP)의 제2 발광 소자(132_B)에서 하면으로 향하는 광의 경로에는 절연층을 제외한 어떠한 구성도 배치되지 않을 수 있다.
제1 차광 패턴(125)은 제1 반도체층(121)에 광이 입사됨에 따라 발생되는 누설 전류를 방지하기 위해 제1 반도체층(121) 하측 또는 아래에 배치될 수 있다. 또한, 제2 차광 패턴(125_B)은 제2 반도체층의 하측 또는 아래에 배치될 수 있다. 제1 차광 패턴(125)은 제1 차광층일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 제2 차광 패턴(125_B)은 제2 차광층일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
예를 들면, 제1 차광 패턴(125) 및 제2 차광 패턴(125_B)은 알루미늄(Al), 니켈(Ni), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 네오디뮴(Nd), 몰리브덴(Mo) 및 구리(Cu) 등의 불투명 금속 중에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 차광 패턴(125) 및 제2 차광 패턴(125_B)이 배치된 제1 기판(111) 위에 버퍼층(115a)이 배치될 수 있다.
버퍼층(115a)은 제1 기판(111) 또는 하부로부터 유입되는 수분이나 산소, 알칼리 이온 등과 같은 불순물로부터 각종 전극 및 배선을 보호할 수 있으며, 제1 버퍼층 및 제2 버퍼층으로 이루어진 다층 구조를 가질 수 있으나, 이에 제한되지 않는다. 버퍼층(115a)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 복층 구조로 이루어질 수 있다. 버퍼층(115a)은 생략될 수도 있다.
버퍼층(115a) 상부에 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터가 배치될 수 있다.
제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터는 구동 트랜지스터일 수 있으며, 설명의 편의상 도 4에서는 상면 발광용 서브 화소(T_SP)의 제1 박막 트랜지스터(120)만 도시하고 있다. 예를 들면, 배면 발광용 서브 화소(B_SP)의 제2 박막 트랜지스터 또한 상면 발광용 서브 화소(T_SP)에 배치될 수 있다. 이외의 스위칭 트랜지스터, 센싱 트랜지스터, 및 보상 회로 등도 본 명세서의 표시 장치(100)에 포함될 수 있으며, 상면 발광용 서브 화소(T_SP)에 배치될 수 있다.
구동 트랜지스터인 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터는 각각 스위칭 트랜지스터로부터 전달받은 신호에 의해 전원 배선을 통해 전달되는 전류를 제1 애노드(131) 및 제2 애노드(131_B)로 각각 전달하고, 제1 애노드(131) 및 제2 애노드(131_B)로 전달되는 전류에 의해 발광을 각각 제어할 수 있다.
제1 박막 트랜지스터(120)는 제1 게이트 전극(121), 제1 반도체층(124), 제1 소스 전극(122), 및 제1 드레인 전극(123)을 포함할 수 있다. 또한, 제2 박막 트랜지스터는 제2 게이트 전극, 제2 반도체층, 제2 소스 전극, 및 제2 드레인 전극(123_B)을 포함할 수 있다.
스위칭 트랜지스터 각각은 게이트 라인으로 공급되는 게이트 펄스에 의해 턴-온되어, 데이터 라인으로 공급되는 데이터 전압을 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터의 제1 게이트 전극(121) 및 제2 게이트 전극으로 각각 전송할 수 있다.
버퍼층(115a) 위에 제1 반도체층(124) 및 제2 반도체층이 배치될 수 있다.
제1 반도체층(124) 및 제2 반도체층은 폴리 실리콘(p-Si)으로 구성될 수 있고, 이 경우 소정의 영역이 불순물로 도핑될 수 있다. 또한, 제1 반도체층(124) 및 제2 반도체층은 비정질 실리콘(a-Si)으로도 구성될 수도 있으며, 펜타센 등과 같은 다양한 유기 반도체 물질로 구성될 수도 있다. 다른 예를 들면, 제1 반도체층(124) 및 제2 반도체층은 산화물(oxide) 반도체로 구성될 수도 있다.
산화물 반도체는 이동도와 균일도가 우수한 특성을 갖고 있다. 산화물 반도체는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 알루미늄 아연 산화물(InAlZnO)계 재료, 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 인듐 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료, 아연 산화물(ZnO)계 재료 또는 인듐 마그네슘 산화물(InMgO)계 재료 등으로 구성할 수 있으며, 각각의 원소의 조성 비율 및 재료는 제한되지 않는다.
제1 반도체층(124) 및 제2 반도체층 각각은 p형 또는 n형의 불순물을 포함하는 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이의 채널 영역(channel region)을 포함할 수 있고, 채널 영역과 인접한 소스 영역 및 드레인 영역 사이에는 저농도 도핑 영역을 더 포함할 수 있으나, 이에 제한되지 않는다.
소스 영역 및 드레인 영역은 불순물이 고농도로 도핑된 영역이며, 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)이 각각 접속될 수 있다.
불순물 이온은 p형 불순물 또는 n형 불순물을 이용할 수 있다. p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중의 하나일 수 있으며 본 명세서의 실시예들은 이에 한정되지 않는다. n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 중에서 하나일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
채널 영역은 NMOS 또는 PMOS의 박막 트랜지스터 구조에 따라, n형 불순물 또는 p형 불순물로 도핑될 수 있다.
제1 반도체층(124) 및 제2 반도체층 위에 게이트 절연층(115b)이 배치될 수 있다. 예를 들면, 게이트 절연층(115b)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 절연성 무기물로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
게이트 절연층(115b) 위에 제1 게이트 전극(121) 및 제2 게이트 전극이 배치될 수 있다. 제1 게이트 전극(121) 및 제2 게이트 전극은 다양한 도전성 물질, 예를 들면, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 금(Au), 텅스텐(W) 또는 이들의 합금 등으로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 게이트 전극(121) 및 제2 게이트 전극 상부에 층간 절연층(115c)이 배치될 수 있다. 층간 절연층(115c)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 복층 구조로 이루어질 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
층간 절연층(115c) 상부에 제1 소스 전극(122)과 제2 소스 전극 및 제1 드레인 전극(123)과 제2 드레인 전극(123_B)이 배치될 수 있다.
제1 소스 전극(122)과 제2 소스 전극 및 제1 드레인 전극(123)과 제2 드레인 전극(123_B)은 도전성 금속인 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 및 네오디뮴(Nd), 구리(Cu) 등의 금속 재료나 이에 대한 합금으로 단일층 또는 다중 층으로 구성할 수 있으나, 이에 제한되지 않는다.
제2 드레인 전극(123_B)은 상면 발광용 서브 화소(T_SP)에 배치되되, 제2 애노드(131_B)와의 접속을 위해 제2 드레인 전극(123_B)의 일부는 배면 발광용 서브 화소(B_SP)에 배치될 수도 있다.
이와 같이 구성되는 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터 상에 보호층이 배치될 수도 있다.
예를 들면, 보호층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 절연층으로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
보호층은 보호층의 상하에 배치되는 구성요소 사이의 불필요한 전기적 연결을 차단하고 외부로부터의 오염이나 손상 등을 방지할 수 있다. 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터 및 제1 발광 소자(130)와 제2 발광 소자(130_B)의 구성 및 특성에 따라서 생략할 수도 있다.
예를 들면, 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터 상에 제1 평탄화층(115d) 및 제2 평탄화층(115e)이 배치될 수 있다.
예를 들면, 제1 평탄화층(115d) 및 제2 평탄화층(115e)은 아크릴(acrylic)계 수지, 에폭시(epoxy) 수지, 페놀(phenolic) 수지, 폴리아미드(polyamides)계 수지, 불포화 폴리에스테르(unsaturated polyesters)계 수지, 폴리이미드(polyimides)계 수지, 폴리페닐렌(polyphenylene)계 수지, 벤조사이클로부텐(benzocyclobutene) 및 폴리페닐렌설파이드(polyphenylene sulfides)계 수지 중에서 하나 이상의 물질로 형성될 수 있으며, 이에 제한되지 않는다.
제1 평탄화층(115d) 및 제2 평탄화층(115e) 상부에 제1 애노드(131), 제1 발광부(132), 및 캐소드(133)로 구성된 제1 발광 소자(130) 및 제2 애노드(131_B), 제2 발광부(132_B), 및 캐소드(133)로 구성된 제2 발광 소자(130_B)가 배치될 수 있다.
제1 발광 소자(130)는 상면 발광용 서브 화소(T_SP)에 배치되고, 제2 발광 소자(130_B)는 배면 발광용 서브 화소(B_SP)에 배치될 수 있다.
제1 애노드(131) 및 제2 애노드(131_B)는 제2 평탄화층(115e) 상부에 배치될 수 있다.
예를 들면, 제1 애노드(131) 및 제2 애노드(131_B)는 각각 제1 발광부(132) 및 제2 발광부(132_B)에 정공(hole)을 공급하는 역할을 하는 전극일 수 있다. 제1 애노드(131) 및 제2 애노드(131_B)는 각각 제1 평탄화층(115d) 및 제2 평탄화층(115e)에 있는 컨택 홀을 통해 각각 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터와 연결될 수 있다.
상면 발광용 서브 화소(T_SP)의 제1 애노드(131)는, 발광된 광이 제1 애노드(131)에서 반사되어 보다 원활하게 캐소드(133)가 배치된 상부 방향으로 방출될 수 있도록, 반사층(131b)을 더 포함할 수 있다.
예를 들면, 제1 애노드(131)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층(131a), 반사층(131b), 및 투명 도전층(131c)이 차례로 적층된 3층 구조일 수 있으며, 반사층(131b)은 은(Ag) 또는 은을 포함하는 합금일 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.
배면 발광용 서브 화소(B_SP)의 제2 애노드(131_B)는, 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으며, 이에 제한되지 않는다.
제1 애노드(131)와 제2 애노드(131_B) 및 제2 평탄화층(115e) 상에 뱅크(115f, 115g)가 배치될 수 있다.
본 명세서에서는, 뱅크(115f, 115g)는 친수성의 제1 뱅크(115f) 및 소수성의 제2 뱅크(115g)를 포함할 수 있으나, 이에 제한되지 않는다.
예를 들면, 제1 뱅크(115f) 위에 제2 뱅크(115g)가 배치될 수 있다.
제1 뱅크(115f)는 계면 특성이 친수성인 막을 사용하여 제1 발광부(132) 및 제2 발광부(132_B)의 고분자 물질과의 접합력을 향상시킬 수 있다.
제2 뱅크(115g)는 계면 특성이 소수성인 막을 사용하여 제1 발광부(132) 및 제2 발광부(132_B)과의 접합력을 저하시킬 수 있다. 이에, 고분자 물질이 제2 뱅크(115g)의 경사면에 형성되더라도 제2 뱅크(115g)와의 접합력이 좋지 않으므로, 흘러내려 제2 뱅크(115g) 내에 한정되거나, 배치될 수 있다.
제1 뱅크(115f) 및 제2 뱅크(115g)는 실제 광을 발광하는 영역, 예를 들면 발광 영역을 구획하여 서브 화소, 예를 들면 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)를 정의할 수 있다.
예를 들면, 제1 애노드(131)와 제2 애노드(131_B) 사이는 이격되어 하부 제2 평탄화층(115e)의 상면이 노출될 수 있으며, 이 경우 제1 뱅크(115f)는 제1 애노드(131)의 일단 및 제2 애노드(131_B)의 일단을 덮으며, 제1 애노드(131)와 제2 애노드(131_B) 사이의 노출된 제2 평탄화층(115e)의 상면과 접하도록 배치될 수 있다.
예를 들면, 발광 영역의 제1 뱅크(115f)와 제2 뱅크(115g)가 제거되어 제1 애노드(131) 및 제2 애노드(131_B)의 일부를 노출시킬 수 있다.
제1 애노드(131)와 캐소드(133) 사이 및 제2 애노드(131_B)와 캐소드(133) 사이에는 각각 제1 발광부(132) 및 제2 발광부(132_B)가 배치될 수 있다.
제1 발광부(132) 및 제2 발광부(132_B)는 광을 발광하는 역할을 하며, 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 및 전자주입층(Electron Injection Layer; EIL) 중 적어도 하나 이상의 층을 포함할 수 있으며, 패널(110)의 구조나 특성에 따라서 일부 구성요소는 생략될 수 있다. 여기서, 발광층은 전계 발광층 및 무기 발광층을 적용하는 것도 가능하다.
정공 주입층은 제1 애노드(131) 및 제2 애노드(131_B) 상에 배치되어 정공의 주입을 원활하게 할 수 있다.
정공 수송층은 정공 주입층 위에 배치되며, 발광층으로 원활하게 정공을 전달할 수 있다.
발광층은 정공수송층 위에 배치되며, 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 그리고, 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
전자 수송층 위에 전자 주입층이 더 배치될 수도 있다. 전자 주입층은 캐소드(133)로부터 전자의 주입을 원활하게 하는 유기층이며, 표시 장치의 구조와 특성에 따라서 생략될 수도 있다.
또한, 발광층과 인접한 위치에 정공 또는 전자의 흐름을 저지하는 전자 저지층(electron blocking layer) 및/또는 정공 저지층(hole blocking layer)을 더 배치할 경우에는, 전자가 발광층에 주입될 때 발광층에서 이동하여 인접한 정공 수송층으로 통과하거나 정공이 발광층에 주입될 때 발광층에서 이동하여 인접한 전자 수송층으로 통과하는 현상을 방지하여 발광효율을 향상시킬 수 있다.
본 명세서에서는, 예를 들면, 용액 공정을 이용해 상면 발광용 서브 화소(T_SP)에 제1 발광부(132)의 제1 개별층(132a)을 형성하고, 배면 발광용 서브 화소(B_SP)에 제2 발광부(132_B)의 제2 개별층(132a_B)을 형성할 수 있다.
예를 들면, 제1 개별층(132a) 및 제2 개별층(132a_B)은 정공 주입층, 정공 수송층 및 발광층을 포함할 수 있으나, 이에 제한되지 않는다.
예를 들면, 용액 공정은 잉크젯 프린팅을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 개별층(132a)과 제2 개별층(132a_B) 상부에는 제1 발광부(132) 및 제2 발광부(132_B)에 공통으로 공통층(132c)이 배치될 수 있다.
공통층(132c)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
예를 들면, 공통층(132c)은 제2 뱅크(115g) 위를 포함하는 제1 기판(111)의 전면에 배치될 수 있다.
제1 개별층(132a)과 제2 개별층(132a_B)은 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 개별층(132a)은 상면 발광용 서브 화소(T_SP)의 발광에 적합한 제1 두께를 가지며, 제2 개별층(132a_B)은 배면 발광용 서브 화소(B_SP)의 발광에 적합한 제2 두께를 가질 수 있으며, 제1 두께는 제2 두께보다 상대적으로 두꺼울 수 있으나, 이에 제한되지 않는다.
제1 발광 소자(130)는 반사층(131b)을 구비하여, 반사층(131b)을 포함하는 제1 애노드(131)와 캐소드(133) 사이에 반복적인 반사가 일어나는 마이크로 캐비티(micro cavity) 효과에 의해서 제1 애노드(131)와 캐소드(133) 사이의 캐비티 내에서 빛이 반복적으로 반사되어 광 효율이 증가할 수 있다.
본 명세서의 실시예에 따르면, 상면 발광용 서브 화소(T_SP)의 제1 발광 소자(130)는 각 서브 화소 별로 두께를 달리할 수도 있으며, 이 경우 증착 공정보다 용액 공정이 유리할 수 있다.
제1 발광부(132) 및 제2 발광부(132_B) 상부에 캐소드(133)가 공통으로 배치될 수 있다.
캐소드(133)는 제1 발광부(132) 및 제2 발광부(132_B)로 전자를 공급하는 역할을 한다. 캐소드(133)는 전자를 공급하여야 하므로 일 함수가 낮은 도전성 물질인 마그네슘, 은-마그네슘 등과 같은 금속 물질로 구성할 수 있으며, 이에 제한되지 않는다.
예를 들면, 캐소드(133)는 Ag:Mg의 은 합금의 반투과성 금속으로 구성될 수 있으나, 이에 제한되지 않는다.
캐소드(133) 위에 캡핑층(134)이 배치될 수 있다.
캡핑층(134)은 발광 소자(130, 130_B)를 보호하면서 제1 발광부(132) 및 제2 발광부(132_B)에서 발생된 빛이 효율적으로 외부를 향해 방출될 수 있도록 돕는 역할을 할 수 있다. 또한, 캡핑층(134)은 생략하는 것이 가능하다.
예를 들면, 캡핑층(134)은 외부로 나가는 빛이 전반사되어 손실되는 것을 방지하기 위하여, 1.7 이상의 굴절률을 가지는 다양한 유기 화합물로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
캡핑층(134) 상부에는 접착층(140) 및 제2 기판(160)이 배치될 수 있다.
캡핑층(134) 위에 보호층이 더 배치될 수도 있다.
제2 기판(160)은 봉지 기판일 수 있다.
예를 들면, 접착층(140)은 하부 구성 요소와의 접착력을 향상시키기 위한 제1 접착층 및 수분 배리어 역할을 하는 페이스 씰 접착제(face seal adhesive)인 제2 접착층을 포함할 수 있다.
배면 발광용 서브 화소(B_SP)의 제2 기판(160) 상에 반사층(166) 및 블랙 매트릭스(165)가 더 배치될 수 있다.
도 4를 참조하면, 블랙 매트릭스(165)는 상면 발광용 서브 화소(T_SP)의 구동 시, 반사층(166)에 의한 외광 반사를 저감할 수 있다.
도 4에서는 반사층(166)이 블랙 매트릭스(165) 위에 블랙 매트릭스(165)와 접하도록 배치된 경우를 도시하고 있으나, 이에 제한되지 않으며, 반사층(166)은 하부의 보호층이나 캡핑층(134) 위에 배치될 수도 있다.
이와 같이 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구성을 달리함으로써, 패널(110)에 상면과 배면에 서로 다른 표시를 수행하도록 양 방향에 대해 독립적인 구동이 가능한 양면 표시 장치를 구현할 수 있다.
이를 위해, 예를 들면, 본 명세서에서는, 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구동을 위한 각각의 박막 트랜지스터(120)와 배선 등이 상면 발광용 서브 화소 영역에 함께 배치될 수 있다. 이 경우, 상면 발광용 서브 화소(T_SP)에서의 제1 발광 소자(130) 하부의 배선 밀도의 증가로 층들의 단차가 줄어들어 제1 애노드(131)의 표면 굴곡이 감소할 수 있게 되며, 이에 의해, 애노드 표면의 굴곡에 의한 제1 발광 소자(130)의 특성 저하를 개선할 수 있다.
또한, 본 명세서에서는, 애노드 형성 시 상면 발광용 서브 화소(T_SP)에는 반사 전극을 형성하고, 배면 발광용 서브 화소(B_SP)에는 투과 전극을 형성할 수 있다. 예를 들면, 상면 발광용 서브 화소(T_SP)는 투명 도전층(131a, 131c) 이외에 반사층(131b)을 더 포함할 수 있고, 배면 발광용 서브 화소(B_SP)는 투명 도전성 물질로만 구성된 제2 애노드(131_B)를 포함할 수 있다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP)에는 상면 발광용 제1 발광 소자(130)를 형성하고, 배면 발광용 서브 화소(B_SP)에는 배면 발광용 제2 발광 소자(130_B)를 형성할 수 있다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP)에 동일하게 반투명 전극으로 캐소드(133)를 형성할 수 있다.
또한, 본 명세서에서는, 배면 발광용 서브 화소(B_SP)에는 봉지 기판인 제2 기판(160) 상에 블랙 매트릭스(165)와 반사층(166)을 추가로 형성하여 발광용 제2 발광 소자(130_B)의 빛을 하면(또는, 배면)으로 향하게 할 수 있다.
또한, 본 명세서는, 상면 발광용 소자와 배면 발광용 소자를 형성하는데 있어, 잉크젯 프린팅을 이용한 용액 공정을 적용함으로써 각 소자 별로 유기물의 두께 변화를 용이하게 할 수 있다.
도 5a는 도 4의 표시 장치의 상면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 5b는 도 4의 표시 장치의 배면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
이하에서, 상면 발광용 서브 화소의 구성을 제1로 지칭하고, 배면 발광용 서브 화소의 구성을 제2로 지칭하기로 한다.
도 5a를 참조하면, 제1 발광 소자(130)는, 예를 들면, 제1 애노드(131), 제1 발광부(132), 및 캐소드(133)를 포함할 수 있다.
도 5b를 참조하면, 제2 발광 소자(130_B)는, 예를 들면, 제2 애노드(131_B), 제2 발광부(132_B), 및 캐소드(133)를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 발광 소자(130)는 상면 발광용 서브 화소에 배치되고, 제2 발광 소자(130_B)는 배면 발광용 서브 화소에 배치될 수 있다.
제2 평탄화층 상부에 제1 애노드(131) 및 제2 애노드(131_B)가 배치될 수 있다.
예를 들면, 상면 발광용 서브 화소의 제1 애노드(131)는, 발광된 광이 제1 애노드(131)에서 반사되어 보다 원활하게 캐소드(133)가 배치된 상부 방향으로 방출될 수 있도록, 반사층(131b)을 더 포함할 수 있다.
예를 들면, 제1 애노드(131)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층(131a), 반사층(131b), 및 투명 도전층(131c)이 차례로 적층된 3층 구조일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 3층 구조로는, 예를 들면, ITO/Ag/ITO를 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
배면 발광용 서브 화소의 제2 애노드(131_B)는, 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 및 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으며, 이에 제한되지 않는다.
제1 애노드(131) 및 제2 애노드(131_B) 상부에 각각 제1 발광부(132) 및 제2 발광부(132_B)가 배치될 수 있다.
제1 발광부(132) 및 제2 발광부(132_B)는 광을 발광할 수 있다. 예를 들면, 제1 발광부(132) 및 제2 발광부(132_B)는 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 저지층(Electron Blocking Layer; EBL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 정공 저지층(Hole Blocking Layer; HBL), 및 전자주입층(Electron Injection Layer; EIL) 중 적어도 하나 이상의 층을 포함할 수 있으며, 패널의 구조나 특성에 따라서 일부 구성요소는 생략될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 애노드(131) 및 제2 애노드(131_B) 상부에 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)이 각각 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다.
예를 들면, 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)은 티오펜(Thiophene), 설포네이트(sulfonate) 등을 포함하는 방향족 전도성 폴리머 또는 알킬(Alkyl), 알콕시(Alkoxy) 등을 포함하는 방향족 아민 계열의 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들면, 방향족 전도성 폴리머는 폴리(3,4-에틸렌디옥시티오펜) 폴리스티렌 설포네이트(poly(3,4-ethylenedioxythiophene) polystyrene sulfonate)(PEDOT:PSS)를 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B) 상부에 각각 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)이 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 증착 공정으로 형성될 수 있다. 예를 들면, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 용액 공정으로 형성되는 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B) 상부에 형성될 수 있다. 이에, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)의 형상을 따라 형성될 수 있다.
예를 들면, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 카바졸(Carbazol), 나프탈렌(Naphthalene), 및 플루오렌(Fluorene) 등 방향족 링을 포함하는 아민 계열의 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들면, 제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B)은 CBP(4,4'- N,N'-dicarbazole-biphenyl), NPD(N,N'- bis(1-naphthyl)-N,N'-diphenyl-1,1'-biphenyl-4,4'-diamine), 및 TCTA(4-(9H- carbazol-9-yl)-N,N-bis[4-(9Hcarbazol-9-yl)phenyl]-benzenamine) 등을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 정공 수송층(HTL) 및 제2 정공 수송층(HTL_B) 상부에 각각 제1 발광층(EML) 및 제2 발광층(EML_B)이 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 발광층(EML) 및 제2 발광층(EML_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 발광층(EML) 및 제2 발광층(EML_B)은 증착 공정으로 형성될 수 있다. 예를 들면, 제1 발광층(EML) 및 제2 발광층(EML_B)은 용액 공정으로 형성되는 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B) 상부에 형성될 수 있다. 이에, 제1 발광층(EML) 및 제2 발광층(EML_B)은 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)의 형상을 따라 형성될 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 정공 주입층(HIL), 제2 정공 주입층(HIL_B), 제1 정공 수송층(HTL), 및 제2 정공 수송층(HTL_B)이 용액 공정으로 형성될 수 있고, 제1 발광층(EML) 및 제2 발광층(EML_B)은 증착 공정으로 형성될 수 있다. 이에, 제1 발광층(EML) 및 제2 발광층(EML_B)은 제1 정공 주입층(HIL) 및 제2 정공 주입층(HIL_B)의 형상을 따라 형성될 수 있다.
제1 발광층(EML) 및 제2 발광층(EML_B)은 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 그리고, 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
제1 발광층(EML) 및 제2 발광층(EML_B)은 적색 발광층, 녹색 발광층 및 청색 발광층 중의 어느 하나일 수 있다. 예를 들면, 적색의 서브 화소의 경우는 제1 발광층(EML) 및 제2 발광층(EML_B)은 적색 발광층일 수 있으며, 녹색의 서브 화소의 경우에는 제1 발광층(EML) 및 제2 발광층(EML_B)은 녹색 발광층일 수 있으며, 청색의 서브 화소의 경우에는 제1 발광층(EML) 및 제2 발광층(EML_B)은 청색 발광층일 수 있다.
적색 발광층의 경우, 예를 들면, 카바졸(Carbazole), 플루오렌(Fluorene), 이미다졸(imidazole), 및 나프탈렌(Naphthalene) 등을 포함하는 방향족 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
녹색 발광층의 경우, 예를 들면, 카바졸(Carbazole), 및 플루오렌(Fluorene) 등을 포함하는 방향족 구조의 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
청색 발광층의 경우, 예를 들면, 디스티릴아릴렌(Distyrylarylene), 안트라센(Anthracene), 및 피렌(pyrene) 등을 포함하는 방향족 구조의 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다
본 명세서의 실시예에 따르면, 예를 들면, 제1 정공 주입층(HIL), 제1 정공 수송층(HTL) 및 제1 발광층(EML)은 용액 공정을 이용하여 상면 발광용 서브 화소에 개별적으로 형성할 수 있다. 예를 들면, 제1 정공 수송층(HTL) 및 제1 발광층(EML)은 제1 정공 주입층(HIL)의 형상을 따라 형성될 수 있다. 제1 정공 주입층(HIL), 제1 정공 수송층(HTL) 및 제1 발광층(EML)은 제1 발광부(132)의 제1 개별층(132a)일 수 있다.
또한, 예를 들면, 제2 정공 주입층(HIL_B), 제2 정공 수송층(HTL_B), 및 제2 발광층(EML_B)은 용액 공정을 이용하여 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 예를 들면, 제2 정공 수송층(HTL_B) 및 제2 발광층(EML_B)은 제2 정공 주입층(HIL_B)의 형상을 따라 형성될 수 있다. 제2 정공 주입층(HIL_B), 제2 정공 수송층(HTL_B) 및 제2 발광층(EML_B)은 제2 발광부(132_B)의 제2 개별층(132a_B)일 수 있다.
예를 들면, 용액 공정은 잉크젯 프린팅을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 개별층(132a)과 제2 개별층(132a_B)은 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 개별층(132a)은 상면 발광용 서브 화소의 발광에 적합한 제1 두께를 가지며, 제2 개별층(132a_B)은 배면 발광용 서브 화소의 발광에 적합한 제2 두께를 가질 수 있으며, 제1 두께는 제2 두께보다 상대적으로 두꺼울 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 개별층(132a)에서 용액 공정으로 형성되는 제1 정공 주입층(HIL)의 두께와 제2 개별층(132a_B)에서 용액 공정으로 형성되는 제2 정공 주입층(HIL_B)의 두께를 다르게 구성할 수 있다. 이에 의해, 제1 개별층(132a)이 제2 개별층(132a_B)과 서로 다른 두께를 가지도록 구성할 수 있다.
상면 발광용 서브 화소의 제1 발광 소자(130)는 각 서브 화소 별로 두께를 달리할 수도 있으며, 이에 따라 제1 발광 소자(130)의 마이크로 캐비티를 조절할 수 있으므로, 발광 효율을 향상시킬 수 있다. 이에 의해, 증착 공정보다 용액 공정이 유리할 수 있다. 예를 들면, 배면 발광용 서브 화소의 제1 발광 소자(130_B)는 각 서브 화소 별로 두께를 달리할 수도 있으며, 이에 따라 제1 발광 소자(130_B)의 마이크로 캐비티를 조절할 수 있으므로, 발광 효율을 향상시킬 수 있다. 이에 의해, 증착 공정보다 용액 공정이 유리할 수 있다.
예를 들면, 제1 개별층(132a) 및 제2 개별층(132a_B) 상부에 공통층으로 전자 수송층(ETL)이 배치될 수 있다. 다만, 본 명세서의 실시예들은 이에 한정되지 않으며, 전자 수송층(ETL) 상부에 공통층으로 전자 주입층이 배치될 수도 있다.
예를 들면, 전자 수송층(ETL)은 피리딘(Pyridine), 트리아진(Triazine), 옥사디아졸(Oxadiazole), 및 트리아졸(Triazole) 등을 포함하는 방향족 물질로 구성될 수 있으며, 본 명세서의 실시에들은 이에 한정되지 않는다. 예를 들면, 1,3,5-트리스[(4'-터트-부틸페닐)-1,3,4-옥사디아조일]벤젠(1,3,5-Tris[(4'-tert-butylphenyl)-1,3,4-oxadiazoyl]benzene; OXD), 및 바쏘페난트롤린(Bathophenathroline, 4,7-Diphenyl-1,10-phenanthroline; Bphen), TXD를 포함할 수 있으며, 본 명세서의 실시에들은 이에 한정되지 않는다.
또한, 전자 수송층(ETL) 상부에 공통층으로 캐소드(133) 및 캡핑층(134)이 배치될 수 있다.
예를 들면, 캐소드(133)는 Ag:Mg의 은 합금의 반투과성 금속으로 구성될 수 있으나, 이에 제한되지 않는다.
도 4에서 설명한 바와 같이, 캡핑층(134) 상에는 보호층이 더 배치될 수 있다. 반사층(166)은 보호층 상에 배치될 수 있다. 예를 들면, 반사층(166)은 보호층과 접착층(140) 사이에 배치될 수 있다. 본 명세서의 다른 실시예에 따르면, 보호층 상에 접착층(140)이 배치되고, 반사층(166)은 접착층(140) 상에 배치될 수 있다. 예를 들면, 반사층(166)은 접착층(140)과 블랙 매트릭스(165) 사이에 배치될 수 있다. 예를 들면, 반사층(166)은 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 동일한 구조로 적용될 수 있다.
본 명세서의 실시예들은 하나의 스택(stack), 예를 들면, 하나의 발광 유닛(또는 발광부)을 적용하는 발광 소자 구조에 제한되지 않으며, 향상된 효율 및 수명 특성을 구현하기 위해 복수의 발광 유닛을 포함하는 탠덤(Tandem) 구조의 발광 소자 구조에도 적용할 수 있다.
도 6a는 도 4의 상면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
도 6b는 도 4의 배면 발광 소자의 적층 구조를 예시적으로 보여주는 도면이다.
이하에서, 상면 발광용 서브 화소의 구성을 제1로 지칭하고, 배면 발광용 서브 화소의 구성을 제2로 지칭하기로 한다.
도 6a를 참조하면, 제1 발광 소자(130)는, 예를 들면, 제1 애노드(131), 제1 발광부(132), 및 캐소드(133)를 포함할 수 있다.
도 6b를 참조하면, 제2 발광 소자(130_B)는, 예를 들면, 제2 애노드(131_B), 제2 발광부(132_B), 및 캐소드(133)를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 발광 소자(130)는 상면 발광용 서브 화소에 배치되고, 제2 발광 소자(130_B)는 배면 발광용 서브 화소에 배치될 수 있다.
제1 발광 소자(130) 및 제2 발광 소자(130_B)는 각각 제1의 발광 유닛(1st Stack) (또는 제1의 발광부) 및 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부)의 구조 또는 텐덤 구조를 가질 수 있으나, 본 명세서의 실시예들이 이에 제한되지 않는다.
복수의 발광 유닛(또는 발광부)을 단순히 적층하여 형성하는 것만으로는 발광 효과가 상승하는 것이 아니며, 복수의 발광 유닛(또는 발광부)으로부터 빛을 발광하는데 있어서 복수의 발광 소자를 직렬로 연결한 것과 같은 효과를 얻을 수 있어야 한다.
복수의 발광 소자를 연결하여 향상된 발광 효과를 얻기 위해서 적층된 복수의 발광 유닛(또는 발광부), 예를 들면, 제1의 발광 유닛(1st Stack)(또는 제1의 발광부) 및 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부) 사이에 전하 생성층(charge generation layer: CGL)(CGL, CGL_B)을 구성할 수 있다. 예를 들면, 전하 생성층(CGL, CGL_B)은 제1의 발광 유닛(1st Stack)(또는 제1의 발광부) 및 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부) 사이에 위치하는 n형 전하 생성층 및 p형 전하 생성층을 포함할 수 있으나, 이에 제한되지 않는다.
예를 들면, 제1 발광 소자(130)에서, 제1의 발광 유닛(1st Stack)(또는 제1의 발광부)은 제1 정공 주입층(HIL1), 제1 정공 수송층(HTL1), 및 제1 발광층(EML1)을 포함할 수 있으나, 이에 제한되지 않는다.
또한, 제1 발광 소자(130)에서, 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부)은 제1 정공 주입층(HIL2), 제1 정공 수송층(HTL2), 제1 발광층(EML2), 및 전자 수송층(ETL)을 포함할 수 있으나, 이에 제한되지 않는다.
또한, 예를 들면, 제2 발광 소자(130_B)에서, 제1의 발광 유닛(1st Stack)(또는 제1의 발광부)은 제2 정공 주입층(HIL1_B), 제2 정공 수송층(HTL1_B), 및 제2 발광층(EML1_B)을 포함할 수 있으나, 이에 제한되지 않는다.
또한, 제2 발광 소자(130_B)에서, 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부)은 제2 정공 주입층(HIL2_B), 제2 정공 수송층(HTL2_B), 제2 발광층(EML2_B), 및 전자 수송층(ETL)을 포함할 수 있으나, 이에 제한되지 않는다.
제2 평탄화층 상부에 제1 애노드(131) 및 제2 애노드(131_B)가 배치될 수 있다.
예를 들면, 상면 발광용 서브 화소의 제1 애노드(131)는, 발광된 광이 제1 애노드(131)에서 반사되어 보다 원활하게 캐소드(133)가 배치된 상부 방향으로 방출될 수 있도록, 반사층(131b)을 더 포함할 수 있다.
예를 들면, 제1 애노드(131)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층(131a), 반사층(131b), 및 투명 도전층(131c)이 차례로 적층된 3층 구조일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
배면 발광용 서브 화소의 제2 애노드(131_B)는, 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 및 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으며, 이에 제한되지 않는다.
제1 애노드(131) 및 제2 애노드(131_B) 상부에 각각 제1 발광부(132) 및 제2 발광부(132_B)가 배치될 수 있다.
제1 발광부(132) 및 제2 발광부(132_B)는 각각 제1의 발광 유닛(1st Stack)(또는 제1의 발광부) 및 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부)의 구조 또는 텐덤 구조를 가질 수 있다.
제1 애노드(131) 및 제2 애노드(131_B) 상부에 각각 제1의 발광 유닛(1st Stack)(또는 제1의 발광부)이 배치될 수 있다.
예를 들면, 제1 애노드(131) 및 제2 애노드(131_B) 상부에 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)이 각각 배치될 수 있다. 예를 들면, 제1 정공 수송층(HIL1) 및 제2 정공 주입층(HIL1_B)은 도 5a 및 도 5b에서 설명한 물질과 동일한 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)은 용액 공정을 이용하여 상면 발광용 서브 화소에 개별적으로 형성할 수 있다.
제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B) 상부에 각각 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)이 배치될 수 있다. 예를 들면, 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)은 도 5a 및 도 5b에서 설명한 물질과 동일한 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)은 증착 공정으로 형성될 수 있다. 예를 들면, 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)은 용액 공정으로 형성되는 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B) 상부에 형성될 수 있다. 이에, 제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B)은 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)의 형상을 따라 형성될 수 있다.
제1 정공 수송층(HTL1) 및 제2 정공 수송층(HTL1_B) 상부에 각각 제1 발광층(EML1) 및 제2 발광층(EML1_B)이 배치될 수 있다.
제1 발광층(EML1) 및 제2 발광층(EML1_B)은 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
제1 발광층(EML1) 및 제2 발광층(EML1_B)은 적색 발광층, 녹색 발광층 및 청색 발광층 중의 어느 하나일 수 있다. 예를 들면, 적색의 서브 화소의 경우에 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 적색 발광층일 수 있으며, 녹색의 서브 화소의 경우에는 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 녹색 발광층일 수 있고, 청색의 서브 화소의 경우에 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 청색 발광층일 수 있다. 예를 들면, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 도 5a 및 도 5b에서 설명한 물질과 동일한 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 증착 공정으로 형성될 수 있다. 예를 들면, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 용액 공정으로 형성되는 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B) 상부에 형성될 수 있다. 이에, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)의 형상을 따라 형성될 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 정공 주입층(HIL1), 제2 정공 주입층(HIL1_B), 제1 정공 수송층(HTL1), 및 제2 정공 수송층(HTL1_B)이 용액 공정으로 형성될 수 있고, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 증착 공정으로 형성될 수 있다. 이에, 제1 발광층(EML1) 및 제2 발광층(EML1_B)은 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)의 형상을 따라 형성될 수 있다.
제1 발광층(EML1) 및 제2 발광층(EML1_B) 상부에 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)이 각각 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 용액 공정을 이용하여 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 본 명세서의 다른 실시예에 따르면, 제 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 증착 공정으로 형성될 수 있다. 예를 들면, 제 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 용액 공정으로 형성되는 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B) 상부에 형성될 수 있다. 이에, 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)의 형상을 따라 형성될 수 있다. 본 명세서의 다른 실시예에 따르면, 제1 정공 주입층(HIL1), 제2 정공 주입층(HIL1_B), 제1 정공 수송층(HTL1), 제2 정공 수송층(HTL1_B), 제1 발광층(EML1), 및 제2 발광층(EML1_B)은 용액 공정으로 형성될 수 있고, 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 증착 공정으로 형성될 수 있다. 이에, 제 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 제1 정공 주입층(HIL1) 및 제2 정공 주입층(HIL1_B)의 형상을 따라 형성될 수 있다.
예를 들면, 제1 전하 생성층(CGL) 및 제2 전하 생성층(CGL_B)은 n형 전하 생성층 및 p형 전하 생성층을 포함할 수 있다. 예를 들면, n형 전하 생성층은 정공 주입층의 물질에 F4-TCNQ(2,3,5,6-tetrafluoro-7,7,8,8-tetracyano-quinodimethane), FeCl3, FeF3, 및 SbCl5 등이 도핑된 유기층으로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
예를 들면, p형 전하 생성층은 전자 수송층의 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속으로 도핑된 유기층으로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 예를 들면, 제1 정공 주입층(HIL1), 제1 정공 수송층(HTL1), 제1 발광층(EML1), 및 제1 전하 생성층(CGL)은 용액 공정을 이용하여 상면 발광용 서브 화소에 개별적으로 형성할 수 있다. 제1 정공 주입층(HIL1), 제1 정공 수송층(HTL1), 제1 발광층(EML1), 및 제1 전하 생성층(CGL)은 제1 발광부(132)의 제1 개별층(132a1)일 수 있다.
또한, 예를 들면, 제2 정공 주입층(HIL1_B), 제2 정공 수송층(HTL1_B), 제2 발광층(EML1_B), 및 제2 전하 생성층(CGL_B)은 용액 공정을 이용하여 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 제2 정공 주입층(HIL1_B), 제2 정공 수송층(HTL1_B), 제2 발광층(EML1_B), 및 제2 전하 생성층(CGL_B)은 제2 발광부(132_B)의 제2 개별층(132a1_B)일 수 있다.
예를 들면, 용액 공정은 잉크젯 프린팅을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 개별층(132a1)과 제2 개별층(132a1_B)은 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 개별층(132a1)은 상면 발광용 서브 화소의 발광에 적합한 제1 두께를 가지며, 제2 개별층(132a1_B)은 배면 발광용 서브 화소의 발광에 적합한 제2 두께를 가질 수 있으며, 제1 두께는 제2 두께보다 상대적으로 두꺼울 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 개별층(132a1)에서 용액 공정으로 형성되는 제1 정공 주입층(HIL1)의 두께와 제2 개별층(132a1_B)에서 용액 공정으로 형성되는 제2 정공 주입층(HIL1_B)의 두께를 다르게 구성할 수 있다. 이에 의해, 제1 개별층(132a1)이 제2 개별층(132a1_B)과 서로 다른 두께를 가지도록 구성할 수 있다.
제1의 제1 개별층(132a1)과 제1의 제2 개별층(132a1_B) 상부에 각각 제2의 발광 유닛(2nd Stack)(또는 제2의 발광부)이 배치될 수 있다. 제2의 발광 유닛(2nd Stack)에 대한 설명은 제1의 발광 유닛(1st Stack)에서 설명한 내용과 실질적으로 동일하므로, 설명을 생략하거나 간략히 할 수 있다.
예를 들면, 제1의 제1 개별층(132a1)과 제1의 제2 개별층(132a1_B) 상부에 제1 정공 주입층(HIL2) 및 제2 정공 주입층(HIL2_B)이 각각 배치될 수 있다.
제1 정공 주입층(HIL2) 및 제2 정공 주입층(HIL2_B) 상부에 제1 정공 수송층(HTL2) 및 제2 정공 수송층(HTL2_B)이 각각 배치될 수 있다.
제1 정공 수송층(HTL2) 및 제2 정공 수송층(HTL2_B) 상부에 제1 발광층(EML2) 및 제2 발광층(EML2_B)이 배치될 수 있다.
제1 발광층(EML2) 및 제2 발광층(EML2_B)은 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
제1 발광층(EML2) 및 제2 발광층(EML2_B)은 적색 발광층, 녹색 발광층 및 청색 발광층 중의 어느 하나일 수 있다. 예를 들면, 적색의 서브 화소의 경우에 제1 발광층(EML2) 및 제2 발광층(EML2_B)은 적색 발광층일 수 있으며, 녹색의 서브 화소의 경우에는 제1 발광층(EML2) 및 제2 발광층(EML2_B)은 녹색 발광층일 수 있고, 청색의 서브 화소의 경우에 제1 발광층(EML2) 및 제2 발광층(EML2_B)은 청색 발광층일 수 있다.
본 명세서의 실시예에 따르면, 예를 들면, 제1 정공 주입층(HIL2), 제1 정공 수송층(HTL2), 및 제1 발광층(EML2)은 용액 공정을 이용하여 상면 발광용 서브 화소에 개별적으로 형성할 수 있다. 제1 정공 주입층(HIL2), 제1 정공 수송층(HTL2), 및 제1 발광층(EML2)은 제1 발광부(132)의 제1 개별층(132a2)일 수 있다.
또한, 예를 들면, 제2 정공 주입층(HIL2_B), 제2 정공 수송층(HTL2_B), 및 제2 발광층(EML2_B)은 용액 공정을 이용하여 배면 발광용 서브 화소에 개별적으로 형성할 수 있다. 제2 정공 주입층(HIL2_B), 제2 정공 수송층(HTL2_B), 및 제2 발광층(EML2_B)은 제2 발광부(132_B)의 제2 개별층(132a2_B)일 수 있다.
예를 들면, 용액 공정은 잉크젯 프린팅을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 개별층(132a2)과 제2 개별층(132a2_B)은 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 개별층(132a2)은 상면 발광용 서브 화소의 발광에 적합한 제1 두께를 가지며, 제2 개별층(132a2_B)은 배면 발광용 서브 화소의 발광에 적합한 제2 두께를 가질 수 있으며, 제1 두께는 제2 두께보다 상대적으로 두꺼울 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 개별층(132a1)에서 용액 공정으로 형성되는 제1 정공 주입층(HIL1)의 두께와 제2 개별층(132a1_B)에서 용액 공정으로 형성되는 제2 정공 주입층(HIL1_B)의 두께를 다르게 구성할 수 있다. 이에 의해, 제1 개별층(132a1)이 제2 개별층(132a1_B)과 서로 다른 두께를 가지도록 구성할 수 있다.
상면 발광용 서브 화소의 제1 발광 소자(130)는 각 서브 화소 별로 두께를 달리할 수도 있으며, 이에 따라 제1 발광 소자(130)의 마이크로 캐비티를 조절할 수 있으므로, 발광 효율을 향상시킬 수 있다. 이에 의해, 증착공정보다 용액 공정이 유리할 수 있다. 예를 들면, 배면 발광용 서브 화소의 제1 발광 소자(130_B)는 각 서브 화소 별로 두께를 달리할 수도 있으며, 이에 따라 제1 발광 소자(130_B)의 마이크로 캐비티를 조절할 수 있으므로, 발광 효율을 향상시킬 수 있다. 이에 의해, 증착 공정보다 용액 공정이 유리할 수 있다.
예를 들면, 제1 개별층(132a2)과 제2 개별층(132a2_B) 상부에 공통층으로 전자 수송층(ETL)이 배치될 수 있다. 다만, 본 명세서의 실시예들은 이에 한정되지 않으며, 전자 수송층(ETL) 상부에 공통층으로 전자 주입층이 더 배치될 수도 있다.
또한, 전자 수송층(ETL) 상부에 공통층으로 캐소드(133) 및 캡핑층(134)이 배치될 수 있다.
도 4에서 설명한 바와 같이, 캡핑층(134) 상에는 보호층이 더 배치될 수 있다. 반사층(166)은 보호층 상에 배치될 수 있다. 예를 들면, 반사층(166)은 보호층과 접착층(140) 사이에 배치될 수 있다. 본 명세서의 다른 실시예에 따르면, 보호층 상에 접착층(140)이 배치되고, 반사층(166)은 접착층(140) 상에 배치될 수 있다. 예를 들면, 반사층(166)은 접착층(140)과 블랙 매트릭스(165) 사이에 배치될 수 있다. 예를 들면, 반사층(166)은 상면 발광용 서브 화소 및 배면 발광용 서브 화소에 동일한 구조로 적용될 수 있다.
도 7은 도 4의 표시 장치의 단면 구조 일부를 구체적으로 보여주는 도면이다.
도 7은 도 4의 표시 장치의 단면 구조에서, 설명의 편의상 상면 발광용 서브 화소의 단면 구조를 예로 들어 보여주고 있으며, 배면 발광용 서브 화소의 단면 구조도 동일하게 적용될 수 있다. 또한, 도 7은 상면 발광용 서브 화소의 단면 구조에서 발광 소자의 적층 형상을 보다 구체적으로 보여주고 있다.
도 7을 참조하면, 예를 들면, 제2 평탄화층(115e) 상부에 제1 애노드(131), 제1 발광부(132), 및 캐소드(133)로 구성된 제1 발광 소자가 배치될 수 있다.
제1 애노드(131)와 캐소드(133) 사이에 제1 발광부(132)가 배치될 수 있다.
제1 발광부(132)는 광을 발광할 수 있다. 예를 들면, 제1 발광부(132)는 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 및 전자주입층(Electron Injection Layer; EIL) 중 적어도 하나 이상의 층을 포함할 수 있으며, 패널의 구조나 특성에 따라서 일부 구성요소는 생략될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서에서는, 예를 들면, 용액 공정을 이용해 제1 발광부(132)의 제1 개별층(132a)을 형성할 수 있다.
예를 들면, 단일 스택 또는 하나의 발광부의 경우에는, 제1 개별층(132a)은 정공 주입층, 정공 수송층, 및 발광층을 포함할 수 있으나, 이에 제한되지 않는다.
또한, 예를 들면, 탠덤 구조의 경우, 제1 개별층(132a)은 정공 주입층, 정공 수송층 및 발광층 외에 전하 생성층을 포함할 수 있으나, 이에 제한되지 않는다.
예를 들면, 용액 공정은 잉크젯 프린팅을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
예를 들면, 용액 공정을 통해, 제1 개별층(132a)이 제1 뱅크(115f) 및 제2 뱅크(115g)에 의해 구획된 발광 영역 내에서, 제2 뱅크(115g)의 소수성에 의해 가운데 부분이 가장자리보다 오목한 형태로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 개별층(132a)은 제2 뱅크(115g)보다 낮은 높이를 가질 수 있다.
제1 개별층(132a) 상부에는 제1 발광부(132)의 공통층(132c)이 배치될 수 있다.
공통층(132c)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
공통층(132c)은 증착 공정을 통해 형성될 수 있다.
예를 들면, 공통층(132c)은 제2 뱅크(115g) 위를 포함하는 제1 기판(111)의 전면에 형성될 수 있다. 예를 들면, 공통층(132c)은 제1 개별층(132a)의 형상을 따라 형성될 수 있다. 예를 들면, 공통층(132c)은 발광 영역 내에서, 제1 개별층(132a)의 형상을 따라 가운데 부분이 가장자리보다 오목한 형태로 형성될 수 있으나, 이에 제한되지 않는다.
제1 발광부(132) 상부에 캐소드(133)가 공통으로 배치될 수 있다.
캐소드(133) 위에 캡핑층(134)이 배치될 수 있다.
예를 들면, 캐소드(133) 및 캡핑층(134)은 제1 발광부(132) 상부의 제1 기판(111)의 전면에 형성될 수 있다. 예를 들면, 캐소드(133) 및 캡핑층(134)은 제1 개별층(132a)의 형상을 따라 형성될 수 있다. 예를 들면, 캐소드(133) 및 캡핑층(134)은 발광 영역 내에서, 제1 개별층(132a)의 형상을 따라 가운데 부분이 가장자리보다 오목한 형태로 형성될 수 있으나, 이에 제한되지 않는다.
본 명세서는, 하나의 화소에 상면 발광용 서브 화소와 배면 발광용 서브 화소 이외에 투명 서브 화소를 더 포함할 수도 있으며, 이를 도면을 참조하여 상세히 설명한다.
도 8은 본 명세서의 다른 실시예의 표시 장치에서 상면 발광부와 배면 발광부 및 투과부의 배치를 예시적으로 보여주는 도면이다.
도 9는 본 명세서의 다른 실시예의 표시 장치에서 상면 발광부와 배면 발광부 및 투과부의 다른 배치를 예시적으로 보여주는 도면이다.
도 8 및 도 9의 본 명세서의 다른 실시예에 따른 표시 장치는, 도 3의 본 명세서의 일 실시예에 따른 표시 장치에 비해 투명 서브 화소를 더 포함하며, 다른 구성들은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8의 패널(210a)은 하나의 화소(P) 내에 3개의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)가 배치된 경우를 예로 들어 보여주며, 도 9의 패널(210b)은 하나의 화소(P) 내에 1개의 투명 서브 화소(TA_SP_1)가 배치된 경우를 예로 들어 보여주고 있다.
도 8 및 도 9는 설명의 편의상 하나의 화소(P)에 대해서 도시하고 있으나, 전술한 도 3에서와 같이 이웃하는 화소에 대해서도 동일하게 적용될 수 있다.
도 8 및 도 9를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치는, 상면 발광과 배면 발광을 위한 각 서브 화소(T_SP_11, T_SP_12, T_SP_13, B_SP_11, B_SP_12, B_SP_13) 및 투명 디스플레이를 위한 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)를 동일 패널(210a, 210b)에 각각 구현할 수 있다. 이에, 표시 장치의 박형화를 구현할 수 있다.
또한, 본 명세서의 다른 실시예에 따른 표시 장치는 상면 발광과 배면 발광이 독립적으로 가능하여, 양면 발광을 동시에 간섭없이 수행할 수 있다.
또한, 상면 발광과 배면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13, …B_SP_11, B_SP_12, B_SP_13, …) 및 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)를 행 별로 교번하여 인접 배치하여 각 방향의 발광 시 특정 위치에 치우치지 않으며, 전 영역에 고르게 발광이 가능하여 균일한 표시가 가능하다.
전술한 바와 같이, 도 8 및 도 9는 1개의 화소(P) 배치를 예로 보여주고 있다.
도 8 및 도 9를 참조하면, 예를 들면, 하나의 화소(P)는, 상면 발광용 서브 화소 영역(TE_A)에 배치되고 제2 방향으로 인접한 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13), 및 배면 발광용 서브 화소 영역(BE_A)에 배치되고 제2 방향으로 인접한 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)를 포함할 수 있다. 그리고, 하나의 화소(P)는, 투명 서브 화소 영역(T_A)에 배치되고 제2 방향으로 인접한 3개의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)(도 8의 경우) 또는 한 개의 투명 서브 화소(TA_SP_1)(도 9의 경우)를 더 포함할 수 있다.
상면 발광용 서브 화소 영역(TE_A)은 제1 서브 화소 영역일 수도 있고, 배면 발광용 서브 화소 영역(BE_A)은 제2 서브 화소 영역일 수도 있으며, 투명 서브 화소 영역(T_A)은 제3 서브 화소 영역일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
하나의 화소(P)에서, 상면 발광용 서브 화소 영역(TE_A)과 배면 발광용 서브 화소 영역(BE_A) 및 투명 서브 화소 영역(T_A)은 제1 방향으로 인접할 수 있다. 예를 들면, 상면 발광용 서브 화소 영역(TE_A)과 배면 발광용 서브 화소 영역(BE_A)은 제1 방향으로 인접하고, 배면 발광용 서브 화소 영역(BE_A)과 투명 서브 화소 영역(T_A)은 제1 방향으로 인접할 수 있다. 예를 들면, 상면 발광용 서브 화소 영역(TE_A)과 배면 발광용 서브 화소 영역(BE_A) 및 투명 서브 화소 영역(T_A)은 제1 방향으로 순차적으로 배치될 수 있다.
도 8에서는 하나의 화소(P)에 각각 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13) 및 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)가 배치된 경우를 예로 도시하고 있으나, 본 명세서가 이에 제한되지 않으며, 백색 서브 화소가 추가되는 경우에는, 하나의 화소(P)에 각각 4개의 상면 발광용 서브 화소와 배면 발광용 서브 화소 및 투명 서브 화소가 배치될 수도 있다.
또한, 도 9에서는 하나의 화소(P)에 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)와 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13) 및 하나의 투명 서브 화소(TA_SP_1)가 배치된 경우를 예로 도시하고 있으나, 이에 제한되지 않으며, 백색 서브 화소가 추가되는 경우에는, 하나의 화소(P)에 4개의 상면 발광용 서브 화소와 배면 발광용 서브 화소 및 하나의 투명 서브 화소가 배치될 수도 있다.
일 예로, 하나의 화소(P)의 첫 번째 열의 상면 발광용 서브 화소(T_SP_11), 배면 발광용 서브 화소(B_SP_11) 및 투명 서브 화소(TA_SP_11)는 적색(R) 서브 화소일 수 있고, 두 번째 열의 상면 발광용 서브 화소(T_SP_12), 배면 발광용 서브 화소(B_SP_12) 및 투명 서브 화소(TA_SP_12)는 녹색(G) 서브 화소일 수 있으며, 세 번째 열의 상면 발광용 서브 화소(T_SP_13), 배면 발광용 서브 화소(B_SP_13) 및 투명 서브 화소(TA_SP_13)는 청색(B) 서브 화소일 수도 있으나, 본 명세서가 이에 제한되지 않는다.
각각의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)는, 투명 서브 화소 영역(T_A)을 포함하기 때문에, 투명한 구조를 갖게 된다. 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)에 의해, 본 명세서의 다른 실시예에 따른 표시 장치는, 투명 표시 패널(210a, 210b) 및 투명 표시 장치의 구현이 가능해진다.
도 8 및 도 9에서, 예를 들면, 각각의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)의 높이는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 높이보다 낮은 경우를 예로 도시하고 있으나, 이에 제한되지 않는다. 예를 들면, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 높이와 대응되거나 더 높을 수도 있다. 또한, 도 8의 각각의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)의 폭은 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 폭과 같을 수 있으나, 이에 제한되지 않는다. 예를 들면, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 폭에 대응되거나 비슷하거나, 보다 좁거나 넓을 수도 있다.
투명 서브 화소 영역(T_A)의 크기를 상면 발광용 서브 화소 영역(TE_A) 및 배면 발광용 서브 화소 영역(BE_A)보다 크게 할수록, 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)의 투명도를 높여줄 수 있고, 투명 표시 장치의 투명도도 높여줄 수 있다.
본 명세서의 다른 실시예에서는, 전술한 일 실시예와 실질적으로 동일하게, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에서 구동을 위한 박막 트랜지스터와 발광 소자 등이 동일 패널(210a, 210b), 그 중에서도 하나의 기판에 함께 형성될 수 있다. 따라서, 기존의 부착형 양면 표시 장치의 구조와 비교하여 본 명세서의 양면 표시 장치는 패널(210a, 210b)을 단일화할 수 있어 박형화에 유리할 수 있다. 여기서, 예를 들면, 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)는 구동을 위한 박막 트랜지스터와 발광 소자, 및/또는 배선 등이 배치되지 않을 수 있다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에서 구동을 위한 박막 트랜지스터와 배선 등이 하나의 기판 중에서도 하나의 서브 화소 영역, 예를 들면, 상면 발광용 서브 화소 영역(TE_A)에 함께 배치될 수 있다. 이에 따라, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 발광 영역을 충분히 확보할 수 있으므로, 배면 표시의 품질이 향상될 수 있다.
또한, 본 명세서에서는, 애노드 형성 시에 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에는 반사 전극을 형성하고, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에는 투과 전극을 형성할 수 있다. 예를 들면, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에는 투과 전극 이외에 반사 전극을 더 포함할 수 있다.
또한, 본 명세서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에는 상면 발광용 소자를 형성하고, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에는 배면 발광용 소자를 형성할 수 있다.
또한, 본 명세서에서는, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에 동일하게 반투명 전극으로 캐소드를 형성할 수 있다.
또한, 본 명세서는, 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에는 봉지 기판인 제2 기판에 블랙 매트릭스와 반사층을 추가로 형성하여 배면 발광용 소자의 빛을 하면(또는, 배면)으로 향하게 할 수 있다. 이에 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 휘도 및 표시 품질이 향상될 수 있다.
또한, 전술한 바와 같이, 본 명세서는, 상면 발광용 소자와 배면 발광용 소자를 형성하는데 있어, 잉크젯 프린팅을 이용한 용액 공정을 적용함으로써 각 소자 별로 유기물의 두께 변화를 용이하게 할 수 있다.
이하에서는, 전술한 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13) 및 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13, TA_SP_1)의 구조에 대해 다음의 도면을 참조하여 상세히 설명한다.
도 10은 도 8의 표시 장치의 평면 구조 일부를 보여주는 도면이다.
도 11은 도 8의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
도 10은 도 8의 표시 장치에서, 예를 들면, 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13), 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13), 3개의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)로 이루어진 하나의 화소(P)에 대한 평면 구조를 예시적으로 보여주고 있다.
또한, 도 10에서는, 설명의 편의상 구동 트랜지스터(T1, T2) 이외의 스위칭 트랜지스터와 발광 소자 및 기타 다른 구성의 도시를 생략하고 있다.
도 11은 도 8의 양면 표시 장치에서, 하나의 상면 발광용 서브 화소(T_SP), 하나의 배면 발광용 서브 화소(B_SP) 및 하나의 투명 서브 화소(TA_SP)의 단면 구조를 예로 들어 보여주고 있다.
우선, 도 10을 참조하면, 본 명세서의 표시 장치의 패널(210)은 발광 영역을 포함하는 액티브 영역과, 액티브 영역의 주변의 비액티브 영역을 포함할 수 있다
액티브 영역에는 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13), 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13), 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)가 배치되며, 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13), 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13), 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)는 교번되는 행들로 배치될 수 있다.
예를 들면, 도 10에 도시된 3개의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13), 3개의 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13), 3개의 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)가 하나의 화소(P)를 구성할 경우, 액티브 영역에는 이러한 화소(P)가 매트릭스 형태로 반복 배치될 수 있다.
예를 들면, 하나의 화소(P)에는 서로 교차하는 복수개의 데이터 라인(DL, DL') 및 복수개의 스캔 라인이 배치될 수 있다.
예를 들면, 복수개의 데이터 라인(DL, DL')은, 각각의 열의 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13) 및 투명 서브 화소(TA_SP_11, TA_SP_12, TA_SP_13)의 좌우 또는 양측에 각각 배치된 제1 데이터 라인(DL)과 제2 데이터 라인(DL')을 포함하며, 하나의 화소(P)에 대해 3쌍의 데이터 라인(DL, DL')이 배치될 수 있으나, 이에 제한되지 않는다.
일 예로, 제1 데이터 라인(DL)은 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에 전기적으로 접속되어 제1 데이터 신호를 전달할 수 있고, 제2 데이터 라인(DL') 또한 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)에 전기적으로 접속되어 제2 데이터 신호를 전달할 수 있다.
하나의 화소(P)에는, 일 측에 하나의 고전위 전원 배선(EVDD)이 배치되고, 다른 일 측에 하나의 저전위 전원 배선(EVSS)이 배치될 수 있다.
또한, 구동 트랜지스터(T1, T2)는 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)를 구동하는 제1 구동 트랜지스터(T1) 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)를 구동하는 제2 구동 트랜지스터(T2)를 포함할 수 있다.
본 명세서에서는, 제1 구동 트랜지스터(T1) 및 제2 구동 트랜지스터(T2)가 모두 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에 배치될 수 있다.
예를 들면, 고전위 전원 배선(EVDD)은 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에 배치된 제1 구동 트랜지스터(T1) 및 제2 구동 트랜지스터(T2) 각각에 전기적으로 접속될 수 있다. 또한, 예를 들면, 저전위 전원 배선(EVSS)은 캐소드에 전기적으로 접속될 수 있다.
본 명세서의 표시 장치는, 예를 들면 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)의 구동을 위한 제1 구동 트랜지스터(T1)를 포함한 제1 제어부 및 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 구동을 위한 제2 구동 트랜지스터(T2)를 포함한 제2 제어부가 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)에 모두 배치되며, 각각 상면 발광용 서브 화소(T_SP_11, T_SP_12, T_SP_13)의 제1 발광 소자와 배면 발광용 서브 화소(B_SP_11, B_SP_12, B_SP_13)의 제2 발광 소자에 접속되어 독립적으로 구동할 수 있다.
도 11을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치는, 복수개의 상면 발광용 서브 화소(T_SP), 복수개의 배면 발광용 서브 화소(B_SP) 및 복수개의 투명 서브 화소(TA_SP)로 구분되는 제1 기판(111), 상면 발광용 서브 화소(T_SP)에 구비된 상면 발광용 애노드(131)와 발광부(132), 배면 발광용 서브 화소(B_SP)에 구비된 배면 발광용 애노드(131_B)와 발광부(132_B), 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP) 및 투명 서브 화소(TA_SP)에 구비된 캐소드(133) 및 배면 발광용 서브 화소(B_SP)의 제2 기판(160)에 구비된 블랙 매트릭스(165)와 반사층(166)을 포함할 수 있다.
상면 발광용 서브 화소(T_SP)는 제1 서브 화소일 수도 있고, 배면 발광용 서브 화소(B_SP)는 제2 서브 화소일 수도 있으며, 투명 서브 화소(TA_SP)는 제3 서브 화소일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 또한, 상면 발광용 애노드(131)와 발광부(132)은 각각 제1 애노드와 제1 발광부일 수도 있으며, 배면 발광용 애노드(131_B)와 발광부(132_B)은 각각 제2 애노드와 제2 발광부일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 패널(210)은 2개의 대향하는 제1 기판(111)과 제2 기판(160) 및 제1 기판(111)과 제2 기판(160) 사이의 구성물들을 포함한 구성으로, 본 명세서에서는 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구동을 위한 박막 트랜지스터(120)와 발광 소자(130, 130_B)가 동일 패널(210)에 함께 형성될 수 있다.
전술한 바와 같이, 본 명세서의 양면 표시 장치는, 배면 발광용 서브 화소(B_SP)의 제2 기판(160) 상에 블랙 매트릭스(165)와 반사층(166)을 더 구비할 수 있다.
본 명세서의 표시 장치에서는, 발광부(132, 132_B)의 일부, 예를 들면 공통층(132c) 및 캐소드(133)를 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP) 및 투명 서브 화소(TA_SP) 모두에 대해 공용으로 적용하고, 발광부(132, 132_B)의 다른 일부(132a, 132a_B), 제1 애노드(131)와 제2 애노드(131_B) 및 블랙 매트릭스(165)와 반사층(166)을 구분, 형성하여 발광부(132, 132_B)의 발광 방향이 정의될 수 있다.
이하에서, 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP) 및 투명 서브 화소(TA_SP)의 구성을 상세히 살펴본다. 여기서는, 설명의 편의상 상면 발광용 서브 화소(T_SP)의 구성을 제1로 지칭하고, 배면 발광용 서브 화소(B_SP)의 구성을 제2로 지칭하기로 한다. 전술한 바와 같이 동일 구성들에 대한 중복 설명은 생략한다.
제1 기판(111)은 복수개의 상면 발광용 서브 화소(T_SP)와 복수개의 배면 발광용 서브 화소(B_SP) 및 복수개의 투명 서브 화소(TA_SP)로 구분될 수 있다.
제1 기판(111) 위에 제1 차광 패턴(125)과 제2 차광 패턴(125_B)이 배치될 수 있다. 예를 들면, 제1 차광 패턴(125)과 제2 차광 패턴(125_B)은 상면 발광용 서브 화소(T_SP)에 배치되며, 제2 차광 패턴(125_B)의 일부는 배면 발광용 서브 화소(B_SP)에 배치될 수도 있다. 제1 차광 패턴(125)은 제1 차광층일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 제2 차광 패턴(125_B)은 제1 차광층일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
예를 들면, 배면 발광용 서브 화소(B_SP)에 상면 발광용 서브 화소(T_SP) 및 배면 발광용 서브 화소(B_SP)의 구성들 일부가 배치될 수도 있으나, 대부분의 구성들은 상면 발광용 서브 화소(T_SP)에 배치될 수 있다. 예를 들면, 배면 발광용 서브 화소(B_SP)의 제2 발광 소자(132_B)에서 하면으로 향하는 광의 경로에는 절연층을 제외한 어떠한 구성도 배치되지 않을 수 있다.
제1 차광 패턴(125)은 제1 반도체층(121)에 광이 입사됨에 따라 발생되는 누설 전류를 방지하기 위해 제1 반도체층(121) 하측 또는 아래에 배치될 수 있다. 또한, 제2 차광 패턴(125_B)은 제2 반도체층의 하측 또는 아래에 배치될 수 있다.
제1 차광 패턴(125) 및 제2 차광 패턴(125_B)이 배치된 제1 기판(111) 위에 버퍼층(115a)이 배치될 수 있다. 버퍼층(115a)은 투명 서브 화소(TA_SP)의 전면에 배치될 수 있으나, 이에 제한되지 않는다.
버퍼층(115a) 상부에 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터가 배치될 수 있다.
제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터는 구동 트랜지스터일 수 있으며, 설명의 편의상 도 11에서는 상면 발광용 서브 화소(T_SP)의 제1 박막 트랜지스터(120)만 도시하고 있다. 예를 들면, 배면 발광용 서브 화소(B_SP)의 제2 박막 트랜지스터 또한 상면 발광용 서브 화소(T_SP)에 배치될 수 있다. 이외의 스위칭 트랜지스터, 센싱 트랜지스터, 및 보상 회로 등도 본 명세서의 표시 장치에 포함될 수 있으며, 상면 발광용 서브 화소(T_SP)에 함께 배치될 수 있다.
이와 같이 본 명세서에서는, 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구동을 위한 각각의 박막 트랜지스터(120)와 배선 등이 상면 발광용 서브 화소 영역에 함께 배치될 수 있으며, 이에 따라 배면 발광용 서브 화소(B_SP)의 배면 발광부 및 투명 서브 화소(TA_SP)의 투명 영역을 더욱 확보할 수 있게 된다. 배면 발광부의 면적 증가로 인해 패널(210)의 해상력이 증가될 수 있으며, 투명 영역을 확보함에 따라 투명 디스플레이를 원활하게 구현할 수 있다.
버퍼층(115a) 위에 제1 반도체층(124) 및 제2 반도체층이 배치될 수 있다.
제1 반도체층(124) 및 제2 반도체층 위에 게이트 절연층(115b)이 배치될 수 있다.
게이트 절연층(115b) 위에 제1 게이트 전극(121) 및 제2 게이트 전극이 배치될 수 있다.
제1 게이트 전극(121) 및 제2 게이트 전극 상에 층간 절연층(115c)이 배치될 수 있다. 층간 절연층(115c)은 투명 서브 화소(TA_SP)의 전면에 배치될 수 있으나, 이에 제한되지 않는다.
층간 절연층(115c) 상부에 제1 소스 전극(122)과 제2 소스 전극, 및 제1 드레인 전극(123)과 제2 드레인 전극(123_B)이 배치될 수 있다.
제2 드레인 전극(123_B)은 상면 발광용 서브 화소(T_SP)에 배치되되, 제2 애노드(131_B)와의 접속을 위해 제2 드레인 전극(123_B)의 일부는 배면 발광용 서브 화소(B_SP)에 배치될 수도 있다.
이와 같이 구성되는 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터 상에 보호층이 배치될 수도 있다.
예를 들면, 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터 상부에 제1 평탄화층(115d) 및 제2 평탄화층(115e)이 배치될 수 있다. 제1 평탄화층(115d)은 투명 서브 화소(TA_SP)의 전면에 배치될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115d) 및 제2 평탄화층(115e) 상에 제1 애노드(131), 제1 발광부(132) 및 캐소드(133)로 구성된 제1 발광 소자(130) 및 제2 애노드(131_B), 제2 발광부(132_B) 및 캐소드(133)로 구성된 제2 발광 소자(130_B)가 배치될 수 있다.
제1 발광 소자(130)는 상면 발광용 서브 화소(T_SP)에 배치되고, 제2 발광 소자(130_B)는 배면 발광용 서브 화소(B_SP)에 배치될 수 있다.
제1 애노드(131) 및 제2 애노드(131_B)는 제2 평탄화층(115e) 상부에 배치될 수 있다.
상면 발광용 서브 화소(T_SP)의 제1 애노드(131)는, 발광된 광이 제1 애노드(131)에서 반사되어 보다 원활하게 캐소드(133)가 배치된 상부 방향으로 방출될 수 있도록, 반사층(131b)을 더 포함할 수 있다.
예를 들면, 제1 애노드(131)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층(131a), 반사층(131b) 및 투명 도전층(131c)이 차례로 적층된 3층 구조일 수 있으며, 반사층(131b)은 은(Ag) 또는 은을 포함하는 합금일 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.
반면, 배면 발광용 서브 화소(B_SP)의 제2 애노드(131_B)는, 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으며, 이에 제한되지 않는다.
제1 애노드(131)와 제2 애노드(131_B) 및 제2 평탄화층(115e) 상에 뱅크(115f, 115g)가 배치될 수 있다.
본 명세서에서는, 뱅크(115f, 115g)는 친수성의 제1 뱅크(115f) 및 소수성의 제2 뱅크(115g)를 포함할 수 있으나, 이에 제한되지 않는다.
예를 들면, 제1 뱅크(115f) 위에 제2 뱅크(115g)가 배치될 수 있다.
제1 뱅크(115f) 및 제2 뱅크(115g)는 실제 광을 발광하는 영역, 예를 들면 발광 영역을 구획하여 서브 화소, 예를 들면 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)를 정의할 수 있다.
예를 들면, 제1 애노드(131)와 제2 애노드(131_B) 사이는 이격되어 하부 제2 평탄화층(115e)의 상면이 노출될 수 있으며, 이 경우 제1 뱅크(115f)는 제1 애노드(131)의 일단(또는 일측) 및 제2 애노드(131_B)의 일단(또는 일측)을 덮으며, 제1 애노드(131)와 제2 애노드(131_B) 사이의 노출된 제2 평탄화층(115e)의 상면과 접하도록 배치될 수 있다. 또한, 제1 뱅크(115f)는 투명 서브 화소(TA_SP) 쪽으로 연장되어 투명 서브 화소(TA_SP)의 전면에 배치될 수 있으나, 이에 제한되지 않는다.
본 명세서에서는, 투명 서브 화소(TA_SP)에서 제2 평탄화층(115e) 및 제2 뱅크(115g)의 일부 영역을 제거함으로써 빛 투과율을 상승시킬 수 있으나, 이에 제한되지 않는다. 예를 들면, 투명 서브 화소(TA_SP)에서 제2 평탄화층(115e) 및 제2 뱅크(115g) 중의 어느 하나만 제거할 수도 있으며, 제2 평탄화층(115e) 및 제2 뱅크(115g)의 전체를 제거할 수도 있다.
예를 들면, 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 각각의 발광 영역의 제1 뱅크(115f)와 제2 뱅크(115g)가 제거되어 제1 애노드(131) 및 제2 애노드(131_B)의 일부를 노출시킬 수 있다.
제1 애노드(131)와 캐소드(133) 사이 및 제2 애노드(131_B)와 캐소드(133) 사이에는 각각 제1 발광부(132) 및 제2 발광부(132_B)가 배치될 수 있다.
본 명세서에서는, 예를 들면, 용액 공정을 이용해 상면 발광용 서브 화소(T_SP)에 제1 발광부(132)의 제1 개별층(132a)을 형성하고, 배면 발광용 서브 화소(B_SP)에 제2 발광부(132_B)의 제2 개별층(132a_B)을 형성할 수 있다.
예를 들면, 제1 개별층(132a) 및 제2 개별층(132a_B)은 정공 주입층, 정공 수송층 및 발광층을 포함할 수 있으나, 이에 제한되지 않는다.
제1 개별층(132a)과 제2 개별층(132a_B) 상부에는 제1 발광부(132) 및 제2 발광부(132_B)에 공통으로 공통층(132c)이 배치될 수 있다.
공통층(132c)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
예를 들면, 공통층(132c)은 제2 뱅크(115g) 위를 포함하는 제1 기판(111)의 전면에 배치될 수 있다. 공통층(132c)은 투명 서브 화소(TA_SP)에도 배치될 수 있으나, 이에 제한되지 않는다.
제1 발광부(132) 및 제2 발광부(132_B) 상부에 캐소드(133)가 공통으로 배치될 수 있다. 캐소드(133)는 투명 서브 화소(TA_SP)에도 배치될 수 있으나, 이에 제한되지 않는다.
캐소드(133) 위에 캡핑층(134)이 배치될 수 있다. 캡핑층(134)은 투명 서브 화소(TA_SP)에도 배치될 수 있으나, 이에 제한되지 않는다.
캡핑층(134) 상부에는 접착층(140) 및 제2 기판(160)이 배치될 수 있다.
캡핑층(134) 상부에 보호층이 더 배치될 수도 있다.
배면 발광용 서브 화소(B_SP)의 제2 기판(160) 상에 반사층(166) 및 블랙 매트릭스(165)가 더 배치될 수 있다.
도 11에서는 반사층(166)이 블랙 매트릭스(165) 위에 블랙 매트릭스(165)와 접하도록 배치된 경우를 도시하고 있으나, 이에 제한되지 않으며, 반사층(166)은 하부의 보호층이나 캡핑층(134) 상부에 배치될 수도 있으며, 이를 도면을 참조하여 상세히 설명한다.
도 12는 본 명세서의 다른 실시예의 표시 장치의 단면 구조 일부를 보여주는 도면이다.
도 12의 본 명세서의 다른 실시예에 따른 표시 장치는, 도 11의 본 명세서의 다른 실시예의 표시 장치에 비해 반사층(366)의 구성이 다르며, 다른 구성들은 실질적으로 동일하므로 중복 설명은 생략한다.
도 12는 하나의 상면 발광용 서브 화소(T_SP), 하나의 배면 발광용 서브 화소(B_SP) 및 하나의 투명 서브 화소(TA_SP)의 단면 구조를 예로 들어 보여주고 있다.
또한, 도 12에서는, 편의상 상면 발광용 서브 화소(T_SP)의 구동 트랜지스터, 예를 들면, 제1 박막 트랜지스터(120) 이외의 배면 발광용 서브 화소(B_SP)의 제2 박막 트랜지스터, 스위칭 트랜지스터 및 기타 일부 구성의 도시를 생략하고 있다.
도 12를 참조하면, 본 명세서의 다른 실시예의 표시 장치는, 복수개의 상면 발광용 서브 화소(T_SP), 복수개의 배면 발광용 서브 화소(B_SP) 및 복수개의 투명 서브 화소(TA_SP)로 구분되는 제1 기판(111), 상면 발광용 서브 화소(T_SP)에 구비된 상면 발광용 애노드(131)와 발광부(132), 배면 발광용 서브 화소(B_SP)에 구비된 배면 발광용 애노드(131_B)와 발광부(132_B), 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP) 및 투명 서브 화소(TA_SP)에 구비된 캐소드(133) 및 배면 발광용 서브 화소(B_SP)에 구비된 블랙 매트릭스(165) 및 반사층(366)을 포함할 수 있다.
본 명세서의 패널(310)은 2개의 대향하는 제1 기판(111)과 제2 기판(160) 및 제1 기판(111)과 제2 기판(160) 사이의 구성물들을 포함한 구성으로, 본 명세서에서는 상면 발광용 서브 화소(T_SP)와 배면 발광용 서브 화소(B_SP)의 구동을 위한 박막 트랜지스터(120)와 발광 소자(130, 130_B)가 동일 패널(310)에 함께 형성될 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 배면 발광용 서브 화소(B_SP)에 블랙 매트릭스(165)와 반사층(366)을 더 구비할 수 있다.
전술한 바와 같이 캡핑층(134) 상에는 접착층(140) 및 제2 기판(160)이 배치될 수 있다.
캡핑층(134) 상부에 보호층이 더 배치될 수도 있다.
본 명세서의 다른 실시예에서는, 배면 발광용 서브 화소(B_SP)의 캡핑층(134)이나 보호층 상부에 반사층(366)이 배치될 수 있다. 또한, 반사층(366)과 마주보는 배면 발광용 서브 화소(B_SP)의 제2 기판(160)에 블랙 매트릭스(165)가 배치될 수 있다.
반사층(366)이 캡핑층(134)이나 보호층 상부에 배치될 경우 하부의 제2 발광 소자(130_B)와의 거리가 가까워져서 제2 발광 소자(130_B)에서 발광된 광이 손실 없이 하부로 반사될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수개의 제1 서브 화소 및 복수개의 제2 서브 화소로 구분되는 제1 기판, 제1 기판의 제1 서브 화소에 배치되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터, 제1 기판의 제1 서브 화소에 배치되며, 제1 박막 트랜지스터와 접속하는 제1 애노드, 제1 기판의 제2 서브 화소에 배치되며, 제2 박막 트랜지스터와 접속하는 제2 애노드, 제1 애노드 상에 배치되는 제1 발광부, 제2 애노드 상에 배치되는 제2 발광부 및 제1 발광부 및 제2 발광부 상에 배치되는 캐소드를 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 복수개의 제1 서브 화소와 복수개의 제2 서브 화소는, 행 별로 교번하여 인접 배치될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 복수개의 제1 서브 화소 및 복수개의 제2 서브 화소는 제1 방향으로 인접하고 복수개의 제1 서브 화소는 제2 방향으로 인접하여 배치되고, 복수개의 제2 서브 화소는 제2 방향으로 인접하여 배치될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 서브 화소는 캐소드 쪽으로 영상을 표시하며, 제2 서브 화소는 제1 기판 쪽으로 영상을 표시할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1, 제2 애노드는 투명 도전층을 포함하며, 제1 애노드는 반사층을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 캐소드는, 제1 서브 화소 및 제2 서브 화소에 공통으로 배치되며, 캐소드는 반투과 전극을 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 캐소드 상에 접착층을 사이에 두고 배치되는 제2 기판을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 제2 서브 화소에 대향하는 제2 기판에 배치되는 블랙 매트릭스 및 블랙 매트릭스 상에 배치되는 반사층을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 제2 서브 화소에 대향하는 제2 기판에 배치되는 블랙 매트릭스 및 블랙 매트릭스에 대향하는 캐소드 상에 배치되는 반사층을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 제1, 제2 박막 트랜지스터 상에 배치되는 평탄화층 및 제1 애노드, 제2 애노드, 및 평탄화층 상에 배치되는 뱅크를 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 뱅크는, 친수성의 제1 뱅크 및 제1 뱅크 상에 있으며, 소수성의 제2 뱅크를 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 애노드 및 제2 애노드 사이는 이격되어 평탄화층의 상면 일부가 노출되며, 제1 뱅크는, 제1 애노드의 일단 및 제2 애노드의 일단을 덮고, 제1 애노드 및 제2 애노드 사이의 노출된 평탄화층의 상면과 접하도록 배치될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 발광부는, 제1 서브 화소에 배치되는 제1 개별층 및 제1 개별층 상에 배치되는 공통층을 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제2 발광부는, 제2 서브 화소에 배치되는 제2 개별층 및 제2 개별층 상에 배치되는 공통층을 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 개별층은 제2 개별층보다 더 두꺼운 두께를 가질 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 개별층 및 제2 개별층은 용액 공정을 통해 형성될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 기판은 복수개의 제3 서브 화소를 더 포함하며, 복수개의 제1 서브 화소와 복수개의 제2 서브 화소 및 복수개의 제3 서브 화소는, 행 별로 교번하여 인접 배치될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 복수개의 제1 서브 화소와 복수개의 제2 서브 화소 및 복수개의 제3 서브 화소는 제1 방향으로 인접하고, 복수개의 제1 서브 화소는 제2 방향으로 인접하여 배치되고, 복수개의 제2 서브 화소는 제2 방향으로 인접하여 배치되며, 복수개의 제3 서브 화소는 제2 방향으로 인접하여 배치될 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 복수개의 제1 서브 화소 중에서 제1 개수의 제1 서브 화소와 복수개의 제2 서브 화소 중의 제1 개수의 제2 서브 화소 및 복수개의 제3 서브 화소 중의 제1 개수의 제3 서브 화소는 하나의 화소를 구성하며, 표시 장치는, 하나의 화소에 배치되며, 복수개의 데이터 라인 및 복수개의 스캔 라인을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 복수의 데이터 라인은, 각각의 열의 제1 서브 화소와 제2 서브 화소 및 제3 서브 화소의 양측에 각각 배치된 제1 데이터 라인과 제2 데이터 라인을 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 데이터 라인은 제1 서브 화소에 전기적으로 접속되어 제1 데이터 신호를 전달하며, 제2 데이터 라인은 제2 서브 화소에 전기적으로 접속되어 제1 데이터 신호와 같거나 다른 제2 데이터 신호를 전달할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 하나의 화소의 일 측에 배치되는 적어도 하나의 고전위 전원 배선 및 다른 일 측에 배치되는 적어도 하나의 저전위 전원 배선을 더 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 고전위 전원 배선은, 제1, 제2 박막 트랜지스터 각각에 전기적으로 접속할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 표시 장치는, 제1, 제2 박막 트랜지스터 상에 배치되는 제1 평탄화층 및 제2 평탄화층 및 제1 애노드와 제2 애노드 및 제1, 제2 평탄화층 상에 배치되는 뱅크를 더 포함하며, 뱅크는, 친수성의 제1 뱅크 및 제1 뱅크 상의 소수성의 제2 뱅크를 포함할 수 있다.
본 명세서의 하나 이상의 실시예에 따르면, 제1 뱅크는, 제3 서브 화소로 연장되어 제3 서브 화소의 전면에 배치되며, 제2 평탄화층 및 제2 뱅크는, 제3 서브 화소에서 일부가 제거될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110, 210, 310: 표시 패널
111: 제1 기판
115a: 버퍼층
115b: 게이트 절연층
115c: 층간 절연층
115d: 제1 평탄화층
115e: 제2 평탄화층
115f: 제1 뱅크
115g: 제2 뱅크
120: 제1 박막 트랜지스터
130: 제1 발광 소자
130_B: 제2 발광 소자
131: 제1 애노드
131_B: 제2 애노드
132: 제1 발광부
132_B: 제2 발광부
133: 캐소드
134: 캡핑층
140: 접착층
160: 제2 기판
165: 블랙 매트릭스
166, 366: 반사층
B_SP: 배면 발광용 서브 화소
T_SP: 상면 발광용 서브 화소
TA_SP: 투명 서브 화소

Claims (25)

  1. 복수개의 제1 서브 화소 및 복수개의 제2 서브 화소로 구분되는 제1 기판;
    상기 제1 기판의 제1 서브 화소에 배치되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터;
    상기 제1 기판의 제1 서브 화소에 배치되며, 상기 제1 박막 트랜지스터와 접속하는 제1 애노드;
    상기 제1 기판의 제2 서브 화소에 배치되며, 상기 제2 박막 트랜지스터와 접속하는 제2 애노드;
    상기 제1 애노드 상에 배치되는 제1 발광부;
    상기 제2 애노드 상에 배치되는 제2 발광부; 및
    상기 제1 발광부 및 상기 제2 발광부 상에 배치되는 캐소드를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수개의 제1 서브 화소와 상기 복수개의 제2 서브 화소는, 행 별로 교번하여 인접 배치되는, 표시 장치.
  3. 제1 항에 있어서,
    상기 복수개의 제1 서브 화소 및 상기 복수개의 제2 서브 화소는 제1 방향으로 인접하고,
    상기 복수개의 제1 서브 화소는 제2 방향으로 인접하여 배치되고,
    상기 복수개의 제2 서브 화소는 상기 제2 방향으로 인접하여 배치되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 서브 화소는 상기 캐소드 쪽으로 영상을 표시하며,
    상기 제2 서브 화소는 상기 제1 기판 쪽으로 영상을 표시하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1, 제2 애노드는 투명 도전층을 포함하며,
    상기 제1 애노드는 반사층을 더 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 캐소드는 상기 제1 서브 화소 및 상기 제2 서브 화소에 공통으로 배치되며,
    상기 캐소드는 반투과 전극을 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 캐소드 상에 접착층을 사이에 두고 배치되는 제2 기판을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 서브 화소에 대향하는 상기 제2 기판에 배치되는 블랙 매트릭스; 및
    상기 블랙 매트릭스 상에 배치되는 반사층을 더 포함하는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 서브 화소에 대향하는 상기 제2 기판에 배치되는 블랙 매트릭스; 및
    상기 블랙 매트릭스에 대향하는 상기 캐소드 상에 배치되는 반사층을 더 포함하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 배치되는 평탄화층; 및
    상기 제1 애노드, 상기 제2 애노드, 및 상기 평탄화층 상에 배치되는 뱅크를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 뱅크는,
    친수성의 제1 뱅크; 및
    상기 제1 뱅크 상에 있으며, 소수성의 제2 뱅크를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 애노드 및 상기 제2 애노드 사이는 이격되어 상기 평탄화층의 상면의 일부가 노출되며,
    상기 제1 뱅크는, 상기 제1 애노드의 일단 및 상기 제2 애노드의 일단을 덮으며, 상기 제1 애노드 및 상기 제2 애노드 사이의 노출된 상기 평탄화층의 상면과 접하도록 배치되는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 발광부는,
    상기 제1 서브 화소에 배치되는 제1 개별층; 및
    상기 제1 개별층 상에 배치되는 공통층을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 발광부는,
    상기 제2 서브 화소에 배치되는 제2 개별층; 및
    상기 제2 개별층 상에 배치되는 상기 공통층을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 개별층은 상기 제2 개별층보다 더 두꺼운 두께를 가지는, 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 개별층 및 상기 제2 개별층은 용액 공정을 통해 형성되는, 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 기판은 복수개의 제3 서브 화소를 더 포함하며,
    상기 복수개의 제1 서브 화소와 상기 복수개의 제2 서브 화소, 및 상기 복수개의 제3 서브 화소는, 행 별로 교번하여 인접 배치되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 복수개의 제1 서브 화소와 상기 복수개의 제2 서브 화소, 및 상기 복수개의 제3 서브 화소는 제1 방향으로 인접하고,
    상기 복수개의 제1 서브 화소는 제2 방향으로 인접하여 배치되고,
    상기 복수개의 제2 서브 화소는 상기 제2 방향으로 인접하여 배치되며,
    상기 복수개의 제3 서브 화소는 상기 제2 방향으로 인접하여 배치되는, 표시 장치.
  19. 제17 항에 있어서,
    상기 복수개의 제1 서브 화소 중에서 제1 개수의 제1 서브 화소와 상기 복수개의 제2 서브 화소 중의 상기 제1 개수의 제2 서브 화소 및 상기 복수개의 제3 서브 화소 중이 상기 제1 개수의 제3 서브 화소는 하나의 화소를 구성하며,
    상기 하나의 화소에 배치되며, 복수개의 데이터 라인 및 복수개의 스캔 라인을 더 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 데이터 라인은, 각각의 열의 상기 제1 서브 화소와 상기 제2 서브 화소 및 상기 제3 서브 화소의 양측에 각각 배치된 제1 데이터 라인과 제2 데이터 라인을 포함하는, 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 데이터 라인은 상기 제1 서브 화소에 전기적으로 접속되어 제1 데이터 신호를 전달하며,
    상기 제2 데이터 라인은 상기 제2 서브 화소에 전기적으로 접속되어 상기 제1 데이터 신호와 같거나 다른 제2 데이터 신호를 전달하는, 표시 장치.
  22. 제19 항에 있어서,
    상기 하나의 화소의 일 측에 배치되는 적어도 하나의 고전위 전원 배선 및 다른 일 측에 배치되는 적어도 하나의 저전위 전원 배선을 더 포함하는, 표시 장치.
  23. 제22 항에 있어서,
    상기 고전위 전원 배선은 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 각각에 전기적으로 접속하는, 표시 장치.
  24. 제17 항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 배치되는 제1 평탄화층 및 제2 평탄화층; 및
    상기 제1 애노드와 상기 제2 애노드 및 상기 제1, 제2 평탄화층 상에 배치되는 뱅크를 더 포함하며,
    상기 뱅크는,
    친수성의 제1 뱅크; 및
    상기 제1 뱅크 상에 있으며, 소수성의 제2 뱅크를 포함하는, 표시 장치.
  25. 제17 항에 있어서,
    상기 제1 뱅크는, 상기 제3 서브 화소로 연장되어 상기 제3 서브 화소의 전면에 배치되며,
    상기 제2 평탄화층 및 상기 제2 뱅크는, 상기 제3 서브 화소에서 일부가 제거되는, 표시 장치.
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