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KR20230142405A - 반도체 장치 - Google Patents

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KR20230142405A
KR20230142405A KR1020230126414A KR20230126414A KR20230142405A KR 20230142405 A KR20230142405 A KR 20230142405A KR 1020230126414 A KR1020230126414 A KR 1020230126414A KR 20230126414 A KR20230126414 A KR 20230126414A KR 20230142405 A KR20230142405 A KR 20230142405A
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KR
South Korea
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semiconductor
spaced apart
word lines
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Application number
KR1020230126414A
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English (en)
Inventor
김시년
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명에 따른 반도체 장치는, 기판(100) 상의 제1 반도체 패턴(SP1)이 배치될 수 있고, 제1 상기 반도체 패턴(SP1)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1) 및 상기 제1 수직부들(V1) 사이의 제1 수평부(H1)를 포함할 수 있다. 상기 기판(100)의 상면에 평행하고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 상기 제1 반도체 패턴(SP1)으로부터 이격된 제2 반도체 패턴(SP2)이 배치될 수 있고, 상기 제2 반도체 패턴(SP2)은 상기 제1 방향(D1)으로 서로 이격된 제2 수직부들(V2) 및 상기 제2 수직부들(V2) 사이의 제2 수평부(H2)를 포함할 수 있다. 상기 제1 및 제2 수평부들(H1, H2) 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 워드 라인들(WL), 상기 워드 라인들(WL)과 상기 제1 수직부들(V1) 사이, 및 상기 워드 라인들(WL)과 상기 제2 수직부들(V2) 사이에 개재되는 게이트 절연 패턴(Gox), 및 상기 워드 라인들(WL)의 각각의 일 측에 배치되고 상기 제1 수직부들(V1) 중 하나와 상기 제2 수직부들(V2) 중 하나 사이에 개재되는 채널 절연 패턴(140)을 포함할 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 디자인 룰이 감소함에 따라 반도체 장치의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성 및 신뢰성이 개선된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 장치는, 기판(100) 상의 제1 반도체 패턴(SP1)이 배치될 수 있고, 제1 상기 반도체 패턴(SP1)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1) 및 상기 제1 수직부들(V1) 사이의 제1 수평부(H1)를 포함할 수 있다. 상기 기판(100)의 상면에 평행하고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 상기 제1 반도체 패턴(SP1)으로부터 이격된 제2 반도체 패턴(SP2)이 배치될 수 있고, 상기 제2 반도체 패턴(SP2)은 상기 제1 방향(D1)으로 서로 이격된 제2 수직부들(V2) 및 상기 제2 수직부들(V2) 사이의 제2 수평부(H2)를 포함할 수 있다. 상기 제1 및 제2 수평부들(H1, H2) 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 워드 라인들(WL), 상기 워드 라인들(WL)과 상기 제1 수직부들(V1) 사이, 및 상기 워드 라인들(WL)과 상기 제2 수직부들(V2) 사이에 개재되는 게이트 절연 패턴(Gox), 및 상기 워드 라인들(WL)의 각각의 일 측에 배치되고 상기 제1 수직부들(V1) 중 하나와 상기 제2 수직부들(V2) 중 하나 사이에 개재되는 채널 절연 패턴(140)을 포함할 수 있다.
본 발명에 따른 반도체 장치는, 기판(100) 상의 제1 반도체 패턴(SP1), 제1 상기 반도체 패턴(SP1)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1)을 포함할 수 있다. 상기 기판(100)의 상면에 평행하고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 상기 제1 반도체 패턴(SP1)으로부터 이격된 제2 반도체 패턴(SP2), 상기 제2 반도체 패턴(SP2)은 상기 제1 방향(D1)으로 서로 이격된 제2 수직부들(V2)을 포함할 수 있다. 상기 제1 수직부들(V1) 사이 및 상기 제2 수직부들(V2) 사이에서 상기 제2 방향(D2)을 따라 연장되고 상기 제1 방향(D1)으로 서로 이격되는 워드 라인들(WL); 상기 워드 라인들(WL)과 상기 제1 수직부들(V1) 사이, 및 상기 워드 라인들(WL)과 상기 제2 수직부들(V2) 사이에 개재되는 게이트 절연 패턴(Gox); 및 상기 워드 라인들(WL)의 각각의 일 측에 배치되고 상기 제1 수직부들(V1) 중 하나와 상기 제2 수직부들(V2) 중 하나 사이에 개재되는 채널 절연 패턴(140)을 포함하되, 상기 게이트 절연 패턴(Gox)은 상기 워드 라인들(WL)의 각각과 상기 채널 절연 패턴(140) 사이로 연장될 수 있다.
본 발명의 개념에 따르면, 채널 물질 계면 및 게이트 절연 패턴의 계면에 오염이 발생하는 것을 방지하여 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
또한, 본 발명의 개념에 따르면, 게이트 절연 패턴의 측면 및 워드 라인의 측면이 직선으로 연장되는 형태를 가지므로 반도체 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 4 내지 도 6은 각각 도 3의 A-A', B-B' 및 C-C' 선에 대응하는 단면도들이다.
도 7a 내지 도 7c는 도 3의 D-D'에 대응하는 단면도들이다.
도 8a 및 도 8b는 도 3의 E-E'에 대응하는 단면도이다.
도 9a 내지 도 13d는 도 7a, 도 7c, 및 도 8a의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 14는 도 7b 및 도 8b의 반도체 장치의 제조 방법을 나타내는 일 과정의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 데이터 저장 소자(DS)와 워드라인(WL) 사이에 연결될 수 있으며, 데이터 저장 소자(DS)는 선택 소자(TR)를 통해 비트라인(BL)과 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압이 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 일부 실시예들에 따른 반도체 장치는 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
상기 주변 회로 구조체(PS)는 상기 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다. 주변 회로 구조체(PS)는 기판(100)의 상면에 대해 수직하는 제3 방향(D3)으로 기판(100)과 상기 셀 어레이 구조체(CS) 사이에 제공될 수 있다.
셀 어레이 구조체(CS)는 비트 라인들(BL) 및 워드 라인들(WL) 및 이들 사이의 메모리 셀들(도 1의 MC)을 포함할 수 있다. 메모리 셀들(도 1의 MC)은 기판(100)의 상면에 평행하고 서로 교차하는 제1 및 제2 방향들(D1, D2)의 연장되는 평면 상에 2차원 또는 3차원적으로 배열될 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
일부 실시예들에 따르면, 각 메모리 셀(도 1의 MC)은 선택 소자(TR)로써 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 기판(100)의 상면에 대해 수직하는 방향(즉, 제3 방향(D3))으로 연장되는 구조를 가리킬 수 있다. 또한, 각 메모리 셀(도 1의 MC)은 데이터 저장 소자(DS)로써 캐패시터를 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 4 내지 도 6은 각각 도 3의 A-A', B-B' 및 C-C' 선에 대응하는 단면도들이다. 도 7a는 도 3의 D-D'에 대응하는 단면도이다. 도 8a는 도 3의 E-E'에 대응하는 단면도이다.
도 3 내지 도 6, 도 7a 및 도 8a를 참조하면, 본 발명의 일부 실시예들에 따른 반도체 장치는 기판(100), 상기 기판(100) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
주변 회로 구조체(PS)는 기판(100) 상에 집적되는 주변 게이트 구조체(PC), 주변 컨택 패드들(CP), 주변 컨택 플러그들(CPLG1) 및 이들을 덮는 제1 층간 절연막(102)을 포함할 수 있다. 주변 게이트 구조체(PC)는 도 1의 센스 앰프(3)를 포함할 수 있다.
셀 어레이 구조체(CS)는 수직 채널 트랜지스터를 포함하는 메모리 셀들을 포함할 수 있다. 셀 어레이 구조체(CS)는 복수의 셀 컨택 플러그들(CPLG2), 복수의 비트 라인들(BL), 복수의 차폐 구조체들(SM), 제2 층간 절연막(104), 복수의 반도체 패턴들(SP), 복수의 워드 라인들(WL), 복수의 게이트 절연 패턴들(Gox), 및 데이터 저장 패턴들(DSP)을 포함할 수 있다. 제2 층간 절연막(104)은 셀 컨택 플러그들(CPLG2) 및 차폐 구조체들(SM)을 덮을 수 있다.
일 예로, 주변 회로 구조체(PS)의 주변 게이트 구조체들(PC)은 주변 컨택 플러그들(CPLG1), 주변 컨택 패드들(CP) 및 셀 컨택 플러그들(CPLG2)을 통해 비트 라인들(BL)에 전기적으로 연결될 수 있다. 제1 및 제2 층간 절연막들(102, 104) 각각은 다층으로 적층된 절연막들을 포함할 수 있고, 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 저유전물질 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(104) 내에서 비트 라인(BL)이 기판(100) 상에 제공될 수 있고, 제1 방향(D1)을 따라 연장될 수 있다. 비트 라인(BL)은 복수 개로 제공될 수 있고, 비트 라인들(BL)은 제2 방향(D2)으로 서로 이격될 수 있다. 비트 라인(BL)은 셀 컨택 플러그(CPLG2)를 통해 주변 컨택 패드(CP)에 전기적으로 연결될 수 있다.
비트 라인(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 비트 라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
차폐 구조체들(SM)이 비트 라인들(BL) 사이에 각각 제공될 수 있으며, 차폐 구조체들(SM)은 제1 방향(D1)을 따라 연장될 수 있다. 차폐 구조체들(SM)은, 일 예로, 금속과 같은 도전 물질을 포함할 수 있다. 차폐 구조체들(SM)은 제2 층간 절연막(104) 내에 제공될 수 있으며, 차폐 구조체들(SM)의 상면들은 비트라인들(BL)의 최상면들(BLa)보다 낮은 높이에 위치할 수 있다.
일 예로, 차폐 구조체들(SM)은 도전 물질로 이루어질 수 있으며, 그 내부에 에어 갭 또는 보이드를 포함할 수 있다. 다른 예로, 도시되지 않았지만, 차폐 구조체들(SM) 대신 제2 층간 절연막(104) 내에 에어 갭들이 제공될 수도 있다.
반도체 패턴(SP)이 비트 라인(BL) 상에 배치될 수 있다. 반도체 패턴(SP)은 복수 개로 제공될 수 있다. 반도체 패턴들(SP)은 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 반도체 패턴들(SP)의 각각은 수직부들(V) 및 수직부들(V)을 서로 연결하는 수평부(H)를 포함할 수 있다.
비트 라인(BL)의 상면은 제1 방향(D1)을 따라 직선으로 연장될 수 있다. 비트 라인(BL)의 상면의 높이는 제1 방향(D1)으로 이동함에 따라 실질적으로 동일하게 유지될 수 있다. 이에 따라, 비트 라인(BL)의 상면은, 후술하는 비트 라인(BL)의 최상면(BLa)일 수 있다.
반도체 패턴들(SP)의 각각의 수평부(H)는 비트 라인(BL)의 상면 상에 제공될 수 있다. 수평부(H)의 하면(Hb)은 비트 라인(BL)의 최상면(BLa)에 접할 수 있고, 비트 라인(BL)의 최상면(BLa)과 실질적으로 동일한 높이에 위치할 수 있다.
수평부(H)는 공통 소스/드레인 영역을 포함할 수 있고, 수직부들(V)의 상부들은 각각 제1 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 수직부들(V) 중 하나는 공통 소스/드레인 영역과 제1 소스/드레인 영역 사이의 제1 채널 영역을 포함할 수 있고, 수직부들(V) 중 다른 하나는 공통 소스/드레인 영역과 제2 소스/드레인 영역 사이의 제2 채널 영역을 포함할 수 있다. 수직부들(V) 각각은 비트 라인(BL)에 전기적으로 연결될 수 있다. 즉, 본 발명에 따른 반도체 장치는 한 쌍의 수직 채널 트랜지스터들이 하나의 비트 라인(BL)을 공유하는 구조를 가질 수 있다.
반도체 패턴(SP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO 및 InxGayO 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 반도체 패턴(SP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 반도체 패턴(SP)은 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 반도체 패턴(SP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 반도체 패턴(SP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 반도체 패턴(SP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 반도체 패턴(SP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 반도체 패턴(SP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 반도체 패턴(SP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
반도체 패턴들(SP)의 각각의 수평부(H) 상에 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 반도체 패턴들(SP)의 각각의 수직부들(V)의 사이에 배치될 수 있다. 일 예로, 수직부들(V) 사이에 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다.
워드 라인들(WL) 각각은 수직부들(V) 사이에서 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 워드 라인들(WL) 중 하나는 수직부들(V) 중 하나의 내측면을 덮을 수 있고, 워드 라인들(WL) 중 다른 하나는 수직부들(V) 중 다른 하나의 내측면을 덮을 수 있다. 수직부들(V) 중 하나의 내측면은 수직부들(V) 중 다른 하나의 내측면과 서로 마주할 수 있다.
워드 라인들(WL) 중 하나는 수직부들(V) 중 하나의 제1 채널 영역에 인접할 수 있고, 제1 채널 영역을 제어할 수 있다. 워드 라인들(WL) 중 다른 하나는 수직부들(V) 중 다른 하나의 제2 채널 영역에 인접할 수 있고, 제2 채널 영역을 제어할 수 있다.
일부 실시예들에 따르면, 워드 라인들(WL)의 하부들은 서로를 향해 돌출될 수 있다. 이 경우, 워드 라인들(WL)의 하부들의 제1 방향(D1)에 따른 폭은, 워드 라인들(WL)의 상부들의 제1 방향(D1)에 따른 폭보다 클 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 예를 들어, 도시되지 않았지만, 워드 라인들(WL)의 상하부들의 폭은 실질적으로 동일할 수 있다.
워드 라인들(WL)은 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 워드 라인(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(Gox)이 반도체 패턴(SP)과 워드 라인(WL)의 사이에 개재될 수 있다. 상세하게는, 게이트 절연 패턴(Gox)은 수직부들(V)의 각각의 내측면과 워드 라인(WL)의 사이에 개재될 수 있다. 게이트 절연 패턴(Gox)은 반도체 패턴(SP)의 수평부(H)와 워드 라인(WL)의 사이로 더 연장될 수 있다. 워드 라인(WL)은 게이트 절연 패턴(Gox)에 의해 반도체 패턴(SP)으로부터 이격될 수 있다. 게이트 절연 패턴(Gox)은 반도체 패턴(SP)을 균일한 두께로 덮을 수 있다.
일 예로, 도 7a 및 도 8a에 도시된 바와 같이, 복수의 게이트 절연 패턴들(Gox)이 수직부들(V)과 워드 라인들(WL)의 사이에 각각 개재될 수 있고, 수평부(H) 상에서 서로 연결되지 않고 분리될 수 있다. 즉, 게이트 절연 패턴들(Gox)이 수평부(H) 상에서 서로 이격될 수 있다.
게이트 절연 패턴(Gox)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물 중 적어도 하나를 포함할 수 있다. 고유전물은 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 게이트 절연 패턴(Gox)으로서 사용 가능한 고유전물은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2 및 Al2O3 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
채널 절연 패턴(140)이 반도체 패턴들(SP)의 수직부들(V) 사이에 배치될 수 있다. 구체적으로, 반도체 패턴들(SP)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 제3 반도체 패턴(SP3), 및 제4 반도체 패턴(SP4)을 포함할 수 있다.
제1 반도체 패턴(SP1)은 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1) 및 제1 수직부들(V1) 사이의 제1 수평부(H1)를 포함할 수 있다. 제1 수평부(H1)는 제1 수직부들(V1)의 하부에 인접하여 제1 수직부들(V1)을 서로 연결할 수 있다.
제2 반도체 패턴(SP2)은 제2 방향(D2)을 따라 제1 반도체 패턴(SP1)으로부터 이격될 수 있다. 제2 반도체 패턴(SP2)은 제1 방향(D1)으로 서로 이격된 제2 수직부들(V2) 및 제2 수직부들(V2) 사이의 제2 수평부(H2)를 포함할 수 있다. 제2 수평부(H2)는 제2 수직부들(V2)의 하부에 인접하여 제2 수직부들(V2)을 서로 연결할 수 있다.
제3 반도체 패턴(SP3)은 제1 방향(D1)을 따라 제1 반도체 패턴(SP1)으로부터 이격될 수 있다. 제3 반도체 패턴(SP3)은 제1 방향(D1)으로 서로 이격된 제3 수직부들(V3) 및 제3 수직부들(V3) 사이의 제3 수평부(H3)를 포함할 수 있다. 제3 수평부(H3)는 제3 수직부들(V3)의 하부에 인접하여 제3 수직부들(V3)을 서로 연결할 수 있다.
제4 반도체 패턴(SP4)은 제1 방향(D1)을 따라 제2 반도체 패턴(SP2)으로부터 이격될 수 있고, 제2 방향(D2)을 따라 제3 반도체 패턴(SP3)으로부터 이격될 수 있다. 제4 반도체 패턴(SP4)은 제1 방향(D1)으로 서로 이격된 제4 수직부들(V4) 및 제4 수직부들(V4) 사이의 제4 수평부(H4)를 포함할 수 있다. 제4 수평부(H4)는 제4 수직부들(V4)의 하부에 인접하여 제4 수직부들(V4)을 서로 연결할 수 있다.
채널 절연 패턴(140)은 워드 라인들(WL)의 각각의 일측에 배치될 수 있고, 제1 반도체 패턴(SP1)의 제1 수직부들(V1) 중 하나와 제2 반도체 패턴(SP2)의 제2 수직부들(V2) 중 하나의 사이에 개재될 수 있다. 상기 제1 수직부들(V1) 중 상기 하나, 제2 수직부들(V2) 중 상기 하나, 및 채널 절연 패턴(140)은 제2 방향(D2)으로 서로 중첩될 수 있다. 채널 절연 패턴(140)은 제1 방향(D1)을 따라 제3 반도체 패턴(SP3)의 제3 수직부들(V3) 중 하나와 제4 반도체 패턴(SP4)의 제4 수직부들(V4) 중 하나 사이로 연장될 수 있다. 채널 절연 패턴(140)의 측면(140s), 상기 제1 수직부들(V1) 중 상기 하나의 측면(V1s), 및 상기 제2 수직부들(V2) 중 상기 하나의 측면(V2s)은 게이트 절연 패턴(Gox)과 접촉할 수 있고, 제2 방향(D2)으로 정렬될 수 있다. 평면적 관점에서, 게이트 절연 패턴(Gox)은 제2 방향(D2)으로 직선으로 연장되는 형태를 가질 수 있다.
게이트 절연 패턴(Gox)은 상기 워드 라인들(WL)의 각각과 채널 절연 패턴(140) 사이로 연장될 수 있다.
채널 절연 패턴(140)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 도시되진 않았지만, 채널 절연 패턴(140)은 단일층 또는 다중층으로 이루어 질 수 있다.
제1 절연 패턴(120)이 제1 방향(D1)으로 서로 이웃하는 반도체 패턴들(SP)의 사이에 개재될 수 있다. 제1 절연 패턴(120)은 복수 개로 제공될 수 있다. 제1 절연 패턴들(120)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 절연 패턴들(120)은 채널 절연 패턴(140)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 제2 방향(D2)으로 서로 이격된 제1 절연 패턴들(120) 사이에 채널 절연 패턴(140)이 개재될 수 있다. 제1 절연 패턴들(120) 및 채널 절연 패턴들(140)은 제2 방향(D2)을 따라 교대로 배치될 수 있다. 제1 절연 패턴(120)은 수직부들(V)의 외측면들의 적어도 일부를 덮을 수 있다. 일 예로, 제1 절연 패턴(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 절연 패턴(120)은 단일층 또는 다중층으로 이루어질 수 있다.
일 예로, 도 7a에 도시된 바와 같이, 제1 절연 패턴(120)이 비트 라인(BL)의 최상면(BLa)에 접할 수 있다. 제1 절연 패턴(120)은 반도체 패턴(SP)의 수직부들(V)의 외측면을 덮을 수 있다. 반도체 패턴(SP)의 수평부(H)의 하면(Hb)은 제1 절연 패턴(120)의 최하면과 실질적으로 동일한 높이에 위치할 수 있다.
제2 절연 패턴(130)이 반도체 패턴(SP)의 수직부들(V) 사이 및 워드 라인들(WL)의 사이에 배치될 수 있다. 제2 절연 패턴(130)은 복수 개로 제공될 수 있다. 제2 절연 패턴들(130)은 비트 라인(BL)을 가로질러 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다. 제1 절연 패턴(120) 및 채널 절연 패턴(140)은 제1 방향(D1)으로 서로 이격된 제2 절연 패턴들(130) 사이에 배치될 수 있다. 제2 절연 패턴(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다.
보호 패턴(110)이 워드 라인(WL)과 제2 절연 패턴(130)의 사이에 개재될 수 있다. 보호 패턴(110)은 워드 라인(WL)의 내측면을 덮을 수 있고, 반도체 패턴(SP)의 수평부(H) 상으로 연장될 수 있다. 보호 패턴(110)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
캐핑 패턴(220)이 워드 라인(WL)의 상면 상에 제공될 수 있다. 캐핑 패턴(220)은 보호 패턴(110) 및 제2 절연 패턴(130)의 상면들을 덮을 수 있다. 캐핑 패턴(220)은 제2 방향(D2)을 따라 연장될 수 있다. 캐핑 패턴(220)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
랜딩 패드들(LP)이 반도체 패턴들(SP)의 수직부들(V) 상에 각각 배치될 수 있다. 랜딩 패드들(LP)은 수직부들(V)과 직접 접촉할 수 있고, 전기적으로 연결될 수 있다. 평면적 관점에서, 랜딩 패드들(LP)은 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있고, 매트릭스 형태, 지그재그 형태, 허니콤(honeycomb) 형태 등 다양한 형태로 배열될 수 있다. 평면적 관점에서, 랜딩 패드들(LP) 각각은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP)은, 일 예로, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제3 층간 절연막(240)이 제1 및 제2 절연 패턴들(120, 130) 및 채널 절연 패턴들(140) 상에서 랜딩 패드들(LP)의 사이를 채울 수 있다. 제3 층간 절연막(240)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있고, 단일층 또는 다중층을 포함할 수 있다.
데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 반도체 패턴들(SP)의 수직부들(V)에 각각 전기적으로 연결될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들, 및 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 7b는 본 발명의 실시예에 따른 단면도로, 도 3의 D-D'에 대응하는 단면도이다. 도 8b는 본 발명의 실시예에 따른 단면도로, 도 3의 E-E'에 대응하는 단면도이다. 설명의 간소화를 통해, 상술한 내용과 중복되는 내용의 설명은 생략한다.
도 7b 및 도 8b를 참조하면, 반도체 패턴들(SP)은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 제3 반도체 패턴(SP3), 및 제4 반도체 패턴(SP4)을 포함할 수 있다. 제1 내지 제4 반도체 패턴들(SP1, SP2, SP3, SP4)은 도 7a 및 도 8a를 참조하여 상술한 것과 실질적으로 동일한 구성들을 가질 수 있다. 일 예로, 제1 반도체 패턴(SP)은 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1) 및 제1 수직부들(V1) 사이의 제1 수평부(H1)를 포함할 수 있다. 제1 수평부(H1)는 제1 수직부들(V1)의 하부에 인접하여 제1 수직부들(V1)을 서로 연결할 수 있다. 제1 수직부들(V1) 상에 워드 라인들(WL)이 각각 배치될 수 있다. 워드 라인들(WL) 중 하나는 제1 수직부들(V1) 중 하나의 내측면을 덮을 수 있고, 워드 라인들(WL) 중 다른 하나는 제1 수직부들(V1) 중 다른 하나의 내측면을 덮을 수 있다. 게이트 절연 패턴(Gox)이 제1 수직부들(V1)의 내측면들과 워드 라인들(WL)의 사이에 각각 개재될 수 있다. 제2 절연 패턴(130)이 제1 수직부들(V1) 사이에 배치될 수 있고, 워드 라인들(WL) 사이의 공간을 채울 수 있다.
비트 라인(BL)의 상면은 요철 구조를 가질 수 있다. 반도체 패턴들(SP) 아래의 비트 라인(BL)의 상면은, 비트 라인(BL)의 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 비트 라인(BL)의 최상면(BLa)은 비트 라인(BL)의 상면 중 가장 높은 높이에 위치한 상면일 수 있고, 반도체 패턴들(SP)과 수직적으로 중첩하지 않는 영역 상에 제공될 수 있다.
반도체 패턴들(SP)의 각각의 수평부(H)의 하면(Hb)은 비트 라인(BL)의 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 수평부(H)의 적어도 일부는 비트 라인(BL)의 상부에 매립될 수 있다. 일 예로, 도 7b 및 도 8b에 도시된 바와 같이, 수평부(H)의 상면이 비트 라인(BL)의 최상면(BLa)보다 낮은 높이에 위치할 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 도시되지 않았지만, 수평부(H)의 상면은 비트 라인(BL)의 최상면(BLa)보다 높거나 동일한 높이에 위치할 수 있다.
수직부들(V)의 하부들이 비트 라인(BL)의 상부에 매립될 수 있다. 수직부들(V)의 하면들(Vb)은 수평부들(H)의 하면들(Hb)과 실질적으로 공면을 이룰 수 있고, 상기 비트라인(BL)의 상기 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 수직부들(V)의 하부들의 외측면들이 비트 라인(BL)에 의해 둘러싸일 수 있다.
도 7c는 본 발명의 실시예에 따른 단면도로, 도 3의 D-D'에 대응하는 단면도이다. 설명의 간소화를 통해, 상술한 내용과 중복되는 내용의 설명은 생략한다.
도 7c를 참조하면, 비트 라인(BL)의 상면은 제1 방향(D1)을 따라 직선으로 연장될 수 있다. 비트 라인(BL)의 상면의 높이는 제1 방향(D1)으로 이동함에 따라 실질적으로 동일하게 유지될 수 있다. 이에 따라, 비트 라인(BL)의 상면은, 비트 라인(BL)의 최상면(BLa)일 수 있다.
반도체 패턴들(SP)의 각각의 수직부들(V)은 비트 라인(BL)의 상면 상에 제공될 수 있다. 수직부들(V)의 하면들(Vb)은 비트 라인(BL)의 최상면(BLa)에 접할 수 있고, 비트 라인(BL)의 최상면(BLa)과 실질적으로 동일한 높이에 위치할 수 있다.
일 예로, 도 7c에 도시된 바와 같이, 제1 절연 패턴(120)이 비트 라인(BL)의 최상면(BLa)에 접할 수 있다. 제1 절연 패턴(120)은 반도체 패턴들(SP)의 각각의 수직부들(V)의 외측면을 덮을 수 있다.
수직부들(V)에 각각 연결되는 서브 수평부들이 배치될 수 있다. 서브 수평부들은 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 수직부들(V) 중 하나와 서브 수평부들 중 하나가 서로 연결되어 L자 형태를 가질 수 있고, 수직부들(V) 중 다른 하나와 서브 수평부들 중 다른 하나가 서로 연결되어 L자 형태를 가질 수 있다.
도 9a 내지 도 13d는 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 설명의 간소화를 통해, 도 3 내지 도 6, 도 7a, 도 7c 및 도 8a를 참조하여 설명한 반도체 장치와 중복되는 설명은 생략한다.
도 3, 및 도 9a 내지 도 9d를 참조하면, 기판(100) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은 주변 게이트 구조체(PC), 주변 컨택 패드들(CP), 주변 컨택 플러그들(CPLG1) 및 이들을 덮는 제1 층간 절연막(102)을 형성하는 것을 포함할 수 있다. 주변 회로 구조체(PS) 상에 제2 층간 절연막(104)이 형성될 수 있다. 제2 층간 절연막(104) 내에 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 복수 개로 형성될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다. 비트 라인(BL)은 하부의 배선들 및 주변 회로 구조체(PS) 내의 배선들과 전기적으로 연결되도록 형성될 수 있다. 비트 라인(BL)을 형성하는 것은, 비트 라인막(미도시)을 증착하는 것, 및 상기 비트 라인막을 패터닝하여 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
제2 층간 절연막(104) 및 비트 라인(BL) 상에 제1 절연막(120L) 및 희생막(121L)이 차례로 형성될 수 있다. 제1 절연막(120L) 및 희생막(121L)은 제2 층간 절연막(104) 및 비트 라인(BL)을 전체적으로 덮을 수 있다. 제1 절연막(120L)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다. 희생막(121L)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 3, 및 도 10a 내지 도 10d를 참조하면, 제1 절연 패턴(120) 및 희생 패턴(121)이 형성될 수 있다. 제1 절연 패턴(120) 및 희생 패턴(121)을 형성하는 것은, 희생막(121L) 상에 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 희생막(121L) 및 제1 절연막(120L)을 차례로 식각하는 것, 및 상기 마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 식각 공정에서 비트 라인(BL)은 식각되지 않을 수 있다. 제1 절연 패턴(120) 및 희생 패턴(121)은 복수 개로 형성될 수 있다. 제1 절연 패턴들(120) 및 희생 패턴들(121)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 서로 이격될 수 있다.
도 3, 및 도 11a 내지 도 11d를 참조하면, 제1 절연 패턴(120) 및 희생 패턴(121)을 덮는 반도체막(SL), 게이트 절연막(GIL), 및 도전막(CL)이 형성될 수 있다. 반도체막(SL), 게이트 절연막(GIL), 및 도전막(CL)은 차례로 적층될 수 있다. 반도체막(SL), 게이트 절연막(GIL), 및 도전막(CL)을 형성하는 것은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 막-형성 기술을 사용하여 형성될 수 있다. 반도체막(SL), 게이트 절연막(GIL), 및 도전막(CL)은 제2 층간 절연막(104)의 상면, 제1 절연 패턴(120)의 측면들, 및 희생 패턴(121)의 상면 및 측면들을 컨포멀하게 덮을 수 있다.
도 3, 및 도 12a 내지 도 12d를 참조하면, 도전막(CL), 게이트 절연막(GIL), 반도체막(SL), 희생 패턴(121), 및 제1 절연 패턴(120)을 관통하는 홀(GH)이 형성될 수 있다. 홀(GH)은 복수개로 형성될 수 있다. 평면적 관점에서, 홀들(GH)은 비트 라인들(BL)과 중첩되지 않을 수 있다. 홀들(GH)은 제1 및 제2 방향들(D1, D2)로 연장되는 평면 상에 2차원적으로 배열될 수 있다. 홀들(GH)을 형성하는 것은 도전막(CL) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 도전막(CL), 게이트 절연막(GIL), 반도체막(SL), 희생 패턴(121), 및 제1 절연 패턴(120)을 차례로 식각하는 것을 포함할 수 있다.
홀들(GH)을 형성하는 과정에서, 반도체막(SL)의 일부가 제거됨으로써 반도체막(SL)의 수직부들의 일부가 제거될 수 있다. 상세하게는, 평면적 관점에서, 비트 라인들(BL)과 중첩하지 않는 부분의 반도체막(SL)의 수직부들이 제거될 수 있다. 이에 따라, 후속 공정을 통해 형성되는 반도체 패턴들(SP)이 분리되어 각각의 메모리 셀들을 형성할 수 있다.
도 3, 및 도 13a 내지 도 13d를 참조하면, 홀들(GH)을 채우는 채널 절연 패턴들(140)이 형성될 수 있다. 채널 절연 패턴들(140)을 형성하는 것은 도 12a 내지 도 12d를 참조하여 상술한 마스크 패턴을 이용하여 홀들(GH)에 채널 절연 패턴 물질을 증착하는 것, 마스크 패턴을 제거하는 것, 및 평탄화 하는 것을 포함할 수 있다. 평탄화는 일 예로, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
도 3 내지 도 6, 도 7a, 및 도 8a를 다시 참조하면, 희생 패턴(121), 반도체막(SL)의 일부, 게이트 절연막(GIL)의 일부, 및 도전막(CL)의 일부가 제거될 수 있다. 상기 반도체막(SL)의 상기 일부를 제거함으로써, 복수 개의 반도체 패턴들(SP)이 형성될 수 있다. 반도체 패턴들(SP) 각각은 제1 방향(D1)으로 서로 이격된 수직부들(V) 및 각각의 수직부들(V)을 연결하는 수평부(H)를 포함할 수 있다.
워드 라인들(WL) 및 게이트 절연 패턴(Gox)이 형성될 수 있다. 워드 라인(WL)을 형성하는 것은, 상기 도전막(CL)의 일부를 제거하여 복수의 워드 라인들(WL)로 분리하는 것을 포함할 수 있다.
워드 라인들(WL)의 형성 시, 제1 절연 패턴(120) 상 및 수평부들(H) 상의 게이트 절연막(GIL)이 제거되어 복수의 게이트 절연 패턴들(Gox)로 분리될 수 있다. 다른 예로, 도시되지 않았지만, 워드 라인들(WL)의 형성 시, 제1 절연 패턴(120) 상의 게이트 절연막(GIL)이 제거되어 복수의 게이트 절연 패턴들(Gox)로 분리될 수 있고, 수평부들(H) 상의 게이트 절연막(GIL)은 제거되지 않고 남아 게이트 절연 패턴(Gox)의 일부를 구성할 수 있다. 이 경우, 게이트 절연 패턴(GIL)은 수평부(H) 상에서 연결된 U자 형태를 가질 수 있다.
일부 실시예들에 따르면 도 7c에 도시된 바와 같이, 워드 라인(WL) 및 게이트 절연 패턴(Gox)의 형성 시, 반도체 패턴(SP)의 수평부(H) 일부가 더 제거될 수 있다. 이 경우, 수평부(H)는 수직부들(V)에 각각 연결되는 서브 수평부들로 분리될 수 있으며, 수평부들은 서로 이격될 수 있다. 일 예로, 제1 수직부들(V1) 중 하나와 서브 수평부들 중 하나가 서로 연결되어 L자 형태를 가질 수 있고, 제1 수직부들(V1) 중 다른 하나와 서브 수평부들 중 다른 하나가 서로 연결되어 L자 형태를 가질 수 있다.
일 예로, 워드 라인(WL)의 상면은 게이트 절연 패턴(Gox)의 상면 및 제1 절연 패턴(120)의 상면보다 낮은 높이에 위치하도록 형성될 수 있다.
보호 패턴(110)이 워드 라인들(WL)의 내측면들을 따라 형성될 수 있다. 보호 패턴(110)을 형성하는 것은 워드 라인들(WL)의 내측면들을 컨포멀하게 덮는 보호막(미도시)을 형성하는 것, 및 보호막의 일부를 제거하는 것을 포함할 수 있다.
제2 절연 패턴(130)이 워드 라인들(WL)의 사이에 형성될 수 있다. 제2 절연 패턴(130)을 형성하는 것은, 반도체 패턴(SP), 게이트 절연 패턴(Gox) 및 워드 라인(WL)을 덮는 제2 절연막(미도시)을 형성하는 것, 및 제2 절연막의 상부를 제거하여 복수의 제2 절연 패턴(130)으로 분리하는 것을 포함할 수 있다. 제2 절연 패턴(130)의 상면은 게이트 절연 패턴(Gox)의 상면 및 제1 절연 패턴(120)의 상면보다 낮은 높이에 위치하고, 워드 라인(WL)의 상면과 인접한 높이에 위치하도록 형성될 수 있다.
캐핑 패턴(220)이 워드 라인(WL)의 상면, 보호 패턴(110)의 상면, 및 제2 절연 패턴(130)의 상면 상에 형성될 수 있다. 캐핑 패턴(220)의 형성 시, 제1 절연 패턴(120)의 상면 및 수직부들(V)의 상면들이 외부로 노출될 수 있다.
랜딩 패드들(LP)이 반도체 패턴(SP)의 제1 및 제2 수직부들(V1, V2) 상에 각각 형성될 수 있다. 랜딩 패드들(LP)을 형성하는 것은, 제1 및 제2 수직부들(V1, V2)의 상부들을 제거하여 리세스 영역을 형성하는 것, 상기 리세스 영역을 채우고 캐핑 패턴(220)을 덮는 랜딩 패드막(미도시)을 형성하는 것, 및 상기 랜딩 패드막의 일부를 제거하여 복수의 랜딩 패드들로 분리하는 것을 포함할 수 있다.
제3 층간 절연막(240)이 제1 및 제2 절연 패턴들(120, 130) 상에서 랜딩 패드들(LP)의 사이를 채우도록 형성될 수 있다. 데이터 저장 패턴들(DSP)이 상기 랜딩 패드들(LP) 상에 각각 형성될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 반도체 패턴들(SP)의 수직부들(V)에 각각 전기적으로 연결될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 설명의 간소화를 위해, 도 9a 내지 도 13d를 참조하여 설명한 반도체 장치의 제조방법과 차이점을 주로 설명한다.
도 14를 참조하면, 제1 절연 패턴(120) 및 희생 패턴(121)이 형성될 수 있다. 제1 절연 패턴(120) 및 희생 패턴(121)을 형성하는 것은, 희생막(121L) 상에 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 희생막(121L) 및 제1 절연막(120L)을 차례로 식각하는 것, 및 상기 마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 식각 공정에서, 비트 라인(BL)의 상부 중 일부가 리세스될 수 있다. 이에 따라, 비트 라인(BL)의 상면은 요철을 가질 수 있다.
후속 공정에서, 도 11a 내지 도 13d를 참조하여 상술한 것과 실질적으로 동일한 공정을 통해, 도 7b 및 도 8b에 도시된 반도체 장치를 제조할 수 있다.
수직 채널 구조의 산화물 반도체는 채널 형성 시 채널 물질을 증착한 후, 식각 마스크를 이용하여 식각 공정을 통해 채널을 분리한다. 그후 게이트 절연 패턴 및 워드 라인을 형성한다. 다만, 채널 물질 상에 식각 마스크를 증착하는 것에 따른 계면 부산물이 발생할 수 있고, 수직 구조에 대한 식각 공정의 난이도가 높은 문제가 존재한다. 이에 따라, 게이트 절연 패턴의 계면에도 오염이 발생할 수 있다. 더하여, 평면적 관점에서, 채널을 분리한 후 게이트 절연 패턴 및 워드 라인을 형성함에 따라 게이트 절연 패턴 및 워드 라인들의 단차가(wiggling) 발생할 수 있다. 이로 인해, 워드 라인들이 끊어지는 문제가 발생할 수 있고, 반도체 장치의 전기적 특성 및 신뢰성이 저하되는 문제가 발생한다.
본 발명의 개념에 따르면, 도 9a 내지 도 13d를 참조하여 상술한 것처럼, 반도체막(SL), 게이트 절연막(GIL), 및 도전막(CL)을 형성한 후 식각 공정을 통해 홀들(GH)을 형성한다. 이로 인해, 채널 물질 표면에 마스크를 증착하지 않아 계면 부산물이 발생하지 않으며, 게이트 절연막의 계면에도 오염이 발생하는 것을 방지할 수 있다. 또한, 평면적 관점에서, 게이트 절연 패턴(Gox)의 측면 및 워드 라인들(WL)의 측면들이 제2 방향(D2)을 따라 직선으로 연장되는 형태를 가질 수 있다. 이로 인해, 반도체 장치의 전기적 특성 및 신뢰성이 개선될 수 있다. 더하여, 공정 난이도가 높은 기존 채널 분리 공정을 수행하지 않으므로, 공정 난이도를 낮추는 효과도 존재한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 제1 반도체 패턴, 제1 상기 반도체 패턴은 상기 기판의 상면에 평행한 제1 방향으로 서로 이격된 제1 수직부들 및 상기 제1 수직부들 사이의 제1 수평부를 포함하는 것;
    상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 반도체 패턴으로부터 이격된 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 제1 방향으로 서로 이격된 제2 수직부들 및 상기 제2 수직부들 사이의 제2 수평부를 포함하는 것;
    상기 제1 및 제2 수평부들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 워드 라인들;
    상기 워드 라인들과 상기 제1 수직부들 사이, 및 상기 워드 라인들과 상기 제2 수직부들 사이에 개재되는 게이트 절연 패턴; 및
    상기 워드 라인들의 각각의 일 측에 배치되고 상기 제1 수직부들 중 하나와 상기 제2 수직부들 중 하나 사이에 개재되는 채널 절연 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 절연 패턴은 상기 워드 라인들의 각각과 상기 채널 절연 패턴 사이로 연장되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 수직부들 중 상기 하나의 측면, 상기 제2 수직부들 중 상기 하나의 측면, 및 상기 채널 절연 패턴의 측면은 상기 게이트 절연 패턴과 접촉하고, 상기 제2 방향으로 정렬되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 수직부들 중 상기 하나, 상기 제2 수직부들 중 상기 하나 및 상기 채널 절연 패턴은 상기 제2 방향으로 서로 중첩되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 방향을 따라 상기 제1 반도체 패턴으로부터 이격된 제3 반도체 패턴, 상기 제3 반도체 패턴은 상기 제1 방향으로 서로 이격된 제3 수직부들 및 상기 제3 수직부들 사이의 제3 수평부를 포함하는 것; 및
    상기 제1 방향을 따라 상기 제2 반도체 패턴으로부터 이격되고, 상기 제2 방향을 따라 상기 제3 반도체 패턴으로부터 이격된 제4 반도체 패턴, 상기 제4 반도체 패턴은 상기 제1 방향으로 서로 이격된 제4 수직부들 및 상기 제4 수직부들 사이의 제4 수평부를 포함하는 것; 을 더 포함하되,
    상기 채널 절연 패턴은 상기 제1 방향을 따라 상기 제3 수직부들 중 하나와 상기 제4 수직부들 중 하나 사이로 연장되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제3 반도체 패턴 사이 및 상기 제2 및 제4 반도체 패턴 사이에 개재되는 제1 절연 패턴들을 더 포함하되,
    상기 채널 절연 패턴은 상기 제1 절연 패턴들 사이에 개재되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 내지 제4 반도체 패턴들의 하부에서 상기 제1 방향으로 연장되는 비트 라인들을 더 포함하되,
    상기 제1 내지 제4 수평부들의 하면들은 상기 비트 라인들의 최상면과 동일한 높이에 위치하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제1 내지 제4 반도체 패턴들의 하부에서 상기 제1 방향으로 연장되는 비트 라인들을 더 포함하되,
    상기 제1 내지 제4 수평부들의 적어도 일부는 상기 비트 라인들의 상부에 매립된 반도체 장치.
  9. 기판 상의 제1 반도체 패턴, 제1 상기 반도체 패턴은 상기 기판의 상면에 평행한 제1 방향으로 서로 이격된 제1 수직부들을 포함하는 것;
    상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 반도체 패턴으로부터 이격된 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 제1 방향으로 서로 이격된 제2 수직부들을 포함하는 것;
    상기 제1 수직부들 사이 및 상기 제2 수직부들 사이에서 상기 제2 방향을 따라 연장되고 상기 제1 방향으로 서로 이격되는 워드 라인들;
    상기 워드 라인들과 상기 제1 수직부들 사이, 및 상기 워드 라인들과 상기 제2 수직부들 사이에 개재되는 게이트 절연 패턴; 및
    상기 워드 라인들의 각각의 일 측에 배치되고 상기 제1 수직부들 중 하나와 상기 제2 수직부들 중 하나 사이에 개재되는 채널 절연 패턴을 포함하되,
    상기 게이트 절연 패턴은 상기 워드 라인들의 각각과 상기 채널 절연 패턴 사이로 연장되는 반도체 장치.
  10. 제 9 항에 있어서
    상기 제1 수직부들 중 상기 하나의 측면, 상기 제2 수직부들 중 상기 하나의 측면, 및 상기 채널 절연 패턴의 측면은 상기 게이트 절연 패턴과 접촉하고,
    상기 제2 방향으로 정렬되는 반도체 장치.
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