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KR20230096541A - 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치 - Google Patents

발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치 Download PDF

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Publication number
KR20230096541A
KR20230096541A KR1020210186120A KR20210186120A KR20230096541A KR 20230096541 A KR20230096541 A KR 20230096541A KR 1020210186120 A KR1020210186120 A KR 1020210186120A KR 20210186120 A KR20210186120 A KR 20210186120A KR 20230096541 A KR20230096541 A KR 20230096541A
Authority
KR
South Korea
Prior art keywords
line
disposed
dam
lines
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210186120A
Other languages
English (en)
Inventor
김수빈
장영인
강경윤
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210186120A priority Critical patent/KR20230096541A/ko
Priority to CN202211348675.6A priority patent/CN116364711A/zh
Priority to GB2216385.1A priority patent/GB2614786B/en
Priority to DE102022129098.0A priority patent/DE102022129098A1/de
Priority to US18/052,833 priority patent/US12289973B2/en
Priority to JP2022179761A priority patent/JP7446391B2/ja
Priority to TW111142759A priority patent/TWI835396B/zh
Publication of KR20230096541A publication Critical patent/KR20230096541A/ko
Pending legal-status Critical Current

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Abstract

본 명세서의 실시예에 따른 발광 표시 장치는 기판; 기판 위에 배치된 복수의 화소 구동 라인과 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부; 표시부에 배치된 자발광 소자를 포함하는 발광 소자층; 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부; 발광 소자층을 덮도록 배치되고 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층 적어도 하나의 댐과 중첩되도록 배치되고 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부; 및 기판의 일측 가장자리 부분에 배치되고 복수의 화소 구동 라인과 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며, 복수의 스위칭 회로부 각각은 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함한다.

Description

발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치{LIGHT EMITTING DISPLAY APPARATUS AND MULTI SCREEN DISPLAY APPARATUS USING THE SAME}
본 명세서는 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.
발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비도 우수하여, 차세대 표시 장치로 각광 받고 있다.
발광 표시 장치는 2개의 전극 사이에 개재된 발광 소자를 포함하는 발광 소자층의 발광을 통해서 영상을 표시한다. 이때, 발광 소자의 발광에 따라 발생되는 광은 전극과 기판 등을 통해서 외부로 방출된다.
발광 표시 장치는 영상을 표시하도록 구현된 표시 패널을 포함한다. 표시 패널은 영상을 표시하기 위한 복수의 화소를 갖는 표시 영역, 및 표시 영역을 둘러싸는 베젤 영역을 포함할 수 있다.
종래의 발광 표시 장치는 표시 패널의 테두리(또는 가장자리 부분)에 배치된 베젤 영역을 가리기 위한 베젤(또는 기구물)을 필요로 하고, 베젤의 폭으로 인하여 베젤 폭(bezel width)이 증가할 수 있다.
최근에는 발광 표시 장치를 격자 형상으로로 배열하여 대화면을 구현하는 멀티 스크린 표시 장치가 상용화되고 있다.
그러나, 종래의 멀티 스크린 표시 장치는 복수의 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 스크린 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.
본 명세서는 제로 베젤 폭을 갖는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 제로 베젤 폭을 가지면서 수분의 투습에 따른 자발광 소자의 신뢰성 저하가 최소화될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 전면 패드들과 후면 패드들을 연결하는 라우팅 라인들 간의 전기적인 쇼트를 검출할 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서는 전면 패드들과 후면 패드들을 연결하는 라우팅 라인들의 저항 편차에 따른 화질 저하를 최소화할 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서는 제로 베젤 폭을 가지면서 화소 회로가 정전기로부터 보호될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는 기판; 기판 위에 배치된 복수의 화소 구동 라인과 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부; 표시부에 배치된 자발광 소자를 포함하는 발광 소자층; 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부; 발광 소자층을 덮도록 배치되고 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층 적어도 하나의 댐과 중첩되도록 배치되고 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부; 및 기판의 일측 가장자리 부분에 배치되고 복수의 화소 구동 라인과 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며, 복수의 스위칭 회로부 각각은 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함한다.
본 명세서의 실시예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 상기 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 장치를 포함하며, 복수의 표시 장치 각각은 발광 표시 장치를 포함하며, 발광 표시 장치는 기판; 기판 위에 배치된 복수의 화소 구동 라인과 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부; 표시부에 배치된 자발광 소자를 포함하는 발광 소자층; 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부; 발광 소자층을 덮도록 배치되고 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층 적어도 하나의 댐과 중첩되도록 배치되고 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부; 및 기판의 일측 가장자리 부분에 배치되고 복수의 화소 구동 라인과 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며, 복수의 스위칭 회로부 각각은 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함한다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 해결 수단에 따르면, 제로 베젤 폭을 갖는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 해결 수단에 따르면, 제로 베젤 폭을 가지면서 수분의 투습에 따른 자발광 소자의 신뢰성 저하가 최소화될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 해결 수단에 따르면, 전면 패드들과 후면 패드들을 연결하는 라우팅 라인들 간의 전기적인 쇼트를 검출할 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 해결 수단에 따르면, 전면 패드들과 후면 패드들을 연결하는 라우팅 라인들의 저항 편차에 따른 화질 저하를 최소화할 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 해결 수단에 따르면, 제로 베젤 폭을 가지면서 화소 회로가 정전기로부터 보호될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 해결 수단에 따르면, 영상을 단절감 없이 표시할 수 있는 멀티 스크린 표시 장치를 제공할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 후면 사시도이다.
도 3a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 3b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 3c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 4은 도 1에 도시된 'B1'부분의 개략적인 확대도이다.
도 5는 도 1과 도 3에 도시된 하나의 화소에 대한 등가 회로도이다.
도 6은 도 1 및 도 4에 도시된 게이트 구동 회로를 나타내는 도면이다.
도 7은 본 명세서의 일 실시예에 따른 발광 표시 장치에서, 복수의 스위칭 회로부를 설명하기 위한 도면이다.
도 8은 도 7에 도시된 제 1 패드부와 하나의 스위칭 회로부 및 댐부를 나타내는 도면이다.
도 9는 도 2와 도 8에 도시된 선 I-I'의 단면도이다.
도 10은 도 9에 도시된 'B2'의 확대도이다.
도 11은 도 9에 도시된 'B3'의 확대도이다.
도 12는 도 8에 도시된 선 II-II'의 단면도이다.
도 13은 본 명세서의 다른 실시예에 따른 제 1 내지 제 2 패드부 및 라우팅부를 설명하기 위한 도면이다.
도 14는 본 명세서의 다른 실시예에 따른 발광 표시 장치를 나타내는 평면도이다.
도 15는 본 명세서의 다른 실시예에 따른 발광 표시 장치를 나타내는 후면도이다.
도 16은 본 명세서의 일 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면이다.
도 17은 본 명세서의 다른 실시예에 따른 복수의 스위칭 회로부를 설명하기 위한 도면이다.
도 18은 도 17에 도시된 선 III-III'의 단면도이다.
도 19는 본 명세서의 다른 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면이다.
도 20은 본 명세서의 또 다른 실시예에 따른 복수의 스위칭 회로부를 설명하기 위한 도면이다.
도 21은 도 20에 도시된 선 IV-IV'의 단면도이다.
도 22는 도 20에 도시된 선 V-V'의 단면도이다.
도 23은 본 명세서의 또 다른 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면이다.
도 24는 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이다.
도 25는 도 24에 도시된 선 VI-VI'의 개략적인 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형상으로로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 위에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, "위에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들어, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들어, "제 1, 제 2, 및 제 3 구성요소의 적어도 하나"의 의미는 제 1, 제 2, 또는 제 3 구성요소뿐만 아니라, 제 1, 제 2, 및 제 3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 평면도이며, 도 2는 본 명세서의 일 실시예에 따른 발광 표시 장치의 후면 사시도이다.
도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10)는 기판(100), 배선 기판(200), 결합 부재(300), 및 라우팅부(routing portion)(400)를 포함할 수 있다.
기판(100)은 제 1 기판, 전면 기판, 베이스 기판, 또는 화소 어레이 기판으로 표현될 수 있다. 예를 들어, 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다.
기판(100)은 표시부(AA), 복수의 화소(P), 댐부(104), 및 복수의 스위칭 회로부를 포함할 수 있다.
표시부(AA)는 영상이 표시되는 영역이며, 활성부, 활성 영역, 또는 표시 영역으로 표현될 수도 있다. 표시부(AA)의 크기는 기판(또는 발광 표시 장치)(10)의 크기와 동일할 수 있다. 예를 들어, 표시부(AA)의 크기는 기판(100)의 제 1 면의 전체 크기와 동일할 수 있다. 이에 따라, 표시부(AA)는 기판(100)의 전면 전체에 구현(또는 배치)됨으로써 발광 표시 장치의 전면 전체는 표시부(AA)를 구현할 수 있다.
표시부(AA)의 끝단(또는 최외곽)은 기판(100)의 외측면(OS)과 중첩하거나 기판(100)의 외측면(OS)에 정렬(align)될 수 있다. 예를 들어, 발광 표시 장치(또는 발광 표시 패널)의 두께 방향(Z)을 기준으로, 표시부(AA)의 측면은 기판(100)의 외측면(OS)으로부터 수직하게 연장된 수직 연장선에 정렬될 수 있다. 표시부(AA)의 측면은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해서만 둘러싸일 수 있다. 즉, 표시부(AA) 또는 기판(100)의 모든 측면(또는 외측면)은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하도록 구성될 수 있다. 따라서, 표시부(AA)의 끝단과 대응되는 기판(100)의 외측면(OS)이 공기에 의해서만 둘러싸임으로써 본 명세서의 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10)는 표시부(AA)의 끝단(또는 측면)이 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는(또는 제로화된 베젤) 구조를 가질 수 있다.
복수의 화소(P)는 기판(100)의 표시부(AA) 위에 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 제 1 방향(X)은 가로 방향 또는 수평 방향이거나 기판(100) 또는 발광 표시 장치의 제 1 길이 방향(또는 가로 길이 방향)일 수 있다. 제 2 방향(Y)은 세로 방향 또는 수직 방향이거나 기판(100) 또는 발광 표시 장치의 제 2 길이 방향(또는 세로 길이 방향)일 수 있다.
복수의 화소(P) 각각은 기판(100)의 표시부(AA)에 배치된 복수의 화소 영역에 구현될 수 있다. 복수의 화소 영역 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)는 제 2 길이(L2)와 동일하거나 제 1 간격(D1)과 동일할 수 있다. 제 1 길이(L1)와 제 2 길이(L2)는 제 1 간격(D1)과 동일할 수 있다. 이에 따라, 복수의 화소(또는 화소 영역)(P)는 모두 동일한 크기를 가질 수 있다.
제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소(P)는 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소(P) 사이의 피치(pitch)(또는 화소 피치)일 수 있다. 예를 들어, 제 1 간격(또는 화소 피치)(D1)은 인접한 2개의 화소(P) 각각의 중심부 사이의 거리(또는 길이)일 수 있다. 예를 들어, 제 1 간격(또는 화소 피치)(D1)은 인접한 2개의 화소(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다.
복수의 화소(P) 각각은 기판(100)의 화소 영역에 구현된 화소 회로를 포함하는 회로층, 및 회로층 위에 배치되어 화소 회로에 연결된 발광 소자층을 포함할 수 있다. 화소 회로는 화소 영역에 배치된 데이터 라인과 게이트 라인 및 레퍼런스 라인을 포함하는 화소 구동 라인에 연결되고, 게이트 라인에 공급되는 스캔 신호에 따라 데이터 라인에 공급되는 데이터 신호와 레퍼런스 라인에 공급되는 레퍼런스 전압의 차전압에 대응되는 데이터 전류를 출력한다. 발광 소자층은 표시부(AA)의 가장자리 부분을 제외한 나머지 부분에 공통적으로 배치된 자발광 소자(또는 자발광층)를 포함할 수 있다. 자발광 소자는 화소 회로로부터 공급되는 데이터 전류에 의해 발광하도록 구성될 수 있다.
복수의 화소(P)는 최외곽 화소들(Po) 및 내부 화소들(Pi)로 구분될 수 있다.
최외곽 화소들(Po)은 복수의 화소(P) 중에서 기판(100)의 외측면(OS)에 가장 인접하게 배치된 화소들일 수 있다. 예를 들어, 최외곽 화소들(Po)은 첫번째 수평 라인(또는 첫번째 화소행), 마지막 수평 라인(또는 마지막 화소행), 첫번째 수직 라인(또는 첫번째 화소열), 및 마지막 수직 라인(또는 마지막 화소열) 각각에 배치된 화소들일 수 있다.
최외곽 화소들(Po)의 중심부와 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반이거나 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소들(Po)의 중심부와 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 기판(100)은 제 1 간격(D1)의 절반과 제 2 간격(D2)의 차이만큼 표시부(AA)보다 더 큰 크기를 가져야만 하고, 이로 인해, 최외곽 화소(Po)의 끝단과 기판(100)의 외측면(OS) 사이의 영역은 표시부(AA) 전체를 둘러싸는 비표시 영역으로 구성될 수 있다. 예를 들어, 제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 기판(100)은 표시부(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반이거나 절반 이하일 때, 최외곽 화소(Po)의 끝단이 기판(100)의 외측면(OS)에 정렬되거나 표시부(AA)의 끝단이 기판(100)의 외측면(OS)에 정렬될 수 있으며, 이로 인하여, 표시부(AA)는 기판(100)의 전면 전체에 구현(또는 배치)될 수 있다.
내부 화소들(Pi)은 복수의 화소(P) 중에서 최외곽 화소들(Po)을 제외한 나머지 화소들이거나, 복수의 화소(P) 중에서 최외곽 화소들(Po)에 의해 둘러싸이는 화소들일 수 있다. 이러한 내부 화소들(Pi)은 최외곽 화소(Po)와 다른 구성 또는 구조로 구현될 수 있다.
댐부(104)는 기판(100)의 가장자리 부분에 구현되거나 표시부(AA)에 배치된 최외곽 화소들(Po)의 가장자리 부분에 구현될 수 있다. 예를 들어, 댐부(104)는 최외곽 화소들(Po)의 중심부와 기판(100)의 외측면(OS) 사이의 영역을 따라 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 표시부(AA) 내에 배치될 수 있다. 예를 들어, 폐루르 라인 형상은 연속적으로 이어지는 링 형상일 수 있다.
댐부(104)는 발광 소자층 위에 배치되는 봉지층(encapsulation layer) 중 유기 봉지층의 퍼짐 또는 흘러 넘침(overflow)을 최외곽 화소들(Po)의 가장자리 부분에서 차단하도록 구성될 수 있다. 또한, 댐부(104)는 최외곽 화소들(Po)의 가장자리 부분에서 발광 소자층의 적어도 일부 층을 분리(또는 단절)시킴으로써 측면 투습 경로를 차단하고, 이를 통해 측면 투습에 의한 발광 소자층의 신뢰성 저하를 방지하거나 최소화할 수 있다.
댐부(104)는 발광 소자층의 적어도 일부 층을 분리(또는 단절)시키기 위한 언더 컷 구조 또는 처마 구조를 포함할 수 있다. 예를 들어, 댐부(104)는 언더 컷 구조 또는 처마 구조에 의해 구현된 언더 컷 영역을 포함할 수 있다. 이에 의해, 발광 소자층의 적어도 일부 층은 댐부(104)의 언더 컷 영역에 의해서 물리적으로 분리(또는 단절)될 수 있다. 예를 들어, 댐부(104) 위에 형성(또는 증착)되는 발광 소자층의 자발광 소자(또는 자발광층)는 댐부(104)의 언더 컷 영역에서 적어도 1회 분리(또는 단절)될 수 있다.
복수의 스위칭 회로부 각각은 댐부(104)와 중첩되도록 구성될 수 있다. 예를 들어, 복수의 스위칭 회로부 각각은 댐부(104) 아래에 배치될 수 있다. 예를 들어, 댐부(104) 복수의 스위칭 회로부 위에 배치될 수 있다. 복수의 스위칭 회로부 각각은 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po) 내에 배치(또는 포함)될 수 있다. 예를 들어, 하나의 스위칭 회로부는 하나의 최외곽 화소(Po) 내에 배치될 수 있다. 이러한 복수의 스위칭 회로부에 대해서는 후술한다.
본 명세서의 일 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10) 또는 기판(100)은 제 1 패드부(110)를 더 포함할 수 있다.
제 1 패드부(110)는 전면 패드부 또는 제 1 라우팅 패드(routing pad)일 수 있다. 제 1 패드부(110)는 제 1 방향(X)과 나란한 기판(100)의 제 1 면 중 제 1 가장자리 부분(또는 일측 가장자리 부분)에 배치되어 있는 최외곽 화소들(Po) 내에 배치(또는 포함)될 수 있으며, 이에 의해 기판(100)은 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)을 포함하지 않는다.
제 1 패드부(110)는 화소 구동 라인들에 연결(또는 결합)된 복수의 제 1 패드(또는 전면 패드)를 포함할 수 있다. 예를 들어, 제 1 패드부(110)는 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 레퍼런스 전압, 및 화소 공통 전압 등을 수신하기 위한 복수의 제 1 패드(또는 전면 패드)를 포함할 수 있다. 제 1 패드부(110)를 포함하도록 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po) 각각은 복수의 제 1 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 최외곽 화소(Po)는 적어도 하나의 제 1 패드를 포함함으로써 제 1 패드를 포함하지 않는 내부 화소(Pi)와 다른 구성 또는 구조로 구현될 수 있다.
예를 들어, 제 1 패드부(110)가 최외곽 화소들(Po) 내부에 배치(또는 포함)되지 않고, 최외곽 화소들(Po)의 끝단과 기판(100)의 외측면(OS) 사이에 배치될 때, 기판(100)은 최외곽 화소들(Po)의 끝단과 기판(100)의 외측면(OS) 사이에 제 1 패드부(110)가 배치되는 비표시 영역을 가지게 되며, 이러한 비표시 영역으로 인하여 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 기판(100) 전체가 표시부(AA)로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서의 실시예에 따른 제 1 패드부(110)는 최외곽 화소들(Po) 내부에 배치(또는 포함)됨으로써 최외곽 화소들(Po)의 끝단과 기판(100)의 외측면(OS) 사이에 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않으며, 이에 의해 제 2 간격(D2)이 제 1 간격(D1)의 절반이거나 절반 이하를 가질 수 있으므로, 기판(100) 전체가 표시부(AA)로 구현될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10) 또는 기판(100)은 게이트 구동 회로(150)를 더 포함할 수 있다.
게이트 구동 회로(150)는 기판(100)에 배치되어 있는 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시부(AA) 내에 배치되거나 내장된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.
게이트 구동 회로(150)는 복수의 스테이지 회로를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 명세서의 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)은 기판(100)의 표시부(AA)에 내장되고 화소들(P)에 스캔 신호를 공급하는 게이트 쉬프트 레지스터 또는 스캔 쉬프트 레지스터를 포함할 수 있다.
복수의 스테이지 회로 각각은 제 1 방향(X)을 따라 기판(100)의 각 수평 라인에 이격 배치된 복수의 브랜치 회로(branch circuit)(151)를 포함할 수 있다. 복수의 브랜치 회로(151) 각각은 표시부(AA)의 각 수평 라인 내에서 복수의 화소(P) 사이에 흩어져 배치될 수 있다. 복수의 브랜치 회로(151) 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함할 수 있다. 예를 들어, 복수의 브랜치 회로(151) 각각은 하나의 수평 라인 내에서 적어도 하나의 화소(P)(또는 화소 영역) 사이마다 하나씩 배치될 수 있다. 이러한 복수의 스테이지 회로 각각은 게이트 제어 라인들을 통해서 공급되는 게이트 제어 신호에 응답하는 복수의 브랜치 회로의 구동에 따라 스캔 신호를 생성하여 해당하는 수평 라인에 배치되어 있는 화소들(P)에 스캔 신호를 공급할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10) 또는 기판(100)은 적어도 하나의 분리부(105)를 더 포함할 수 있다.
적어도 하나의 분리부(105)는 기판(100)의 가장자리 부분에 구현되거나 표시부(AA)에 배치된 최외곽 화소들(Po)의 가장자리 부분에 구현될 수 있다. 예를 들어, 적어도 하나의 분리부(105)는 댐부(104)의 주변 영역을 따라 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 표시부(AA) 내에 배치될 수 있다. 이에 의해, 최외곽 화소(Po)는 적어도 하나의 분리부(105)를 포함함으로써 분리부(105)를 포함하지 않는 내부 화소(Pi)와 다른 구성 또는 구조로 구현될 수 있다.
적어도 하나의 분리부(105)는 최외곽 화소들(Po) 내에서 발광 소자층의 적어도 일부 층을 분리(또는 단절)시킴으로써 측면 투습 경로를 차단하고, 이를 통해 측면 투습에 의한 발광 소자층의 신뢰성 저하를 방지하거나 최소화할 수 있다. 분리부(105)는 발광 소자층의 의 적어도 일부 층을 분리(또는 단절)시키기 위한 언더 컷 구조 또는 처마 구조를 포함할 수 있다. 예를 들어, 분리부(105)는 언더 컷 구조 또는 처마 구조에 의해 구현된 언더 컷 영역을 포함할 수 있다. 이에 의해, 발광 소자층의 적어도 일부 층은 분리부(105)의 언더 컷 영역에 의해서 물리적으로 분리(또는 단절)될 수 있다. 예를 들어, 분리부(105) 위에 형성(또는 증착)되는 발광 소자층의 자발광 소자(또는 자발광층)는 분리부(105)의 언더 컷 영역에서 적어도 1회 분리(또는 단절)될 수 있다.
배선 기판(200)은 제 2 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다. 배선 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 예를 들어, 배선 기판(200)은 기판(100)과 동일한 물질로 이루어질 수 있다. 배선 기판(200)은 기판(100)과 동일한 크기를 가질 수 있으나, 이에 한정되지 않고, 기판(100)보다 작은 크기를 가질 수 있다. 예를 들어, 배선 기판(200)은, 기판(100)의 강성 유지 또는 강성 확보를 위하여, 기판(100)과 동일한 크기를 가지는 것이 바람직할 수 있다.
배선 기판(200)은 제 2 패드부(210), 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)를 포함할 수 있다.
제 2 패드부(210)는 후면 패드부 또는 제 2 라우팅 패드(routing pad)일 수 있다. 제 2 패드부(210)는 기판(100)의 전면에 배치된 제 1 패드부(110)와 중첩되는 배선 기판(200)의 후면(200b) 중 일측 가장자리 부분(또는 제 1 후면 가장자리 부분)에 배치될 수 있다.
제 2 패드부(210)는 제 1 방향(X)을 따라 배선 기판(200)의 제 1 가장자리 부분에 서로 나란하게 배치된 복수의 제 2 패드(또는 후면 패드)를 포함할 수 있다. 예를 들어, 제 2 패드부(210)는 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 레퍼런스 전압, 및 화소 공통 전압 등을 수신하기 위한 복수의 제 2 패드(또는 후면 패드)를 포함할 수 있다. 복수의 제 2 패드 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 패드 각각과 일대일으로 중첩될 수 있다.
적어도 하나의 제 3 패드부(230)는 입력 패드부, 구동 회로 연결 패드부, 구동 회로 본딩부, 또는 구동 회로 본딩 패드부일 수 있다. 적어도 하나의 제 3 패드부(230)는 배선 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 적어도 하나의 제 3 패드부(230)는 배선 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다. 예를 들어, 배선 기판(200)은 제 2 패드부(210)에 연결된 2개 이상의 제 3 패드부(230)를 포함할 수 있다. 예를 들어, 제 2 패드부(210)는 제 1 방향(X)을 따라 2개 이상의 영역으로 분할될 수 있고, 2개 이상의 제 3 패드부(230) 각각은 제 2 패드부(210)의 각 분할 영역에 연결되도록 구성될 수 있다.
적어도 하나의 제 3 패드부(230)는 제 1 방향(X)을 따라 일정한 간격을 가지도록 서로 이격된 복수의 입력 패드(또는 제 3 패드)를 포함할 수 있다. 적어도 하나의 제 3 패드부(230)는 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 레퍼런스 전압, 및 화소 공통 전압 등을 수신하기 위한 복수의 입력 패드(또는 제 3 패드)를 포함할 수 있다.
링크 라인부(250)는 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치될 수 있다. 링크 라인부(250)는 적어도 하나의 제 3 패드부(230)에 배치된 복수의 입력 패드를 제 2 패드부(210)에 배치된 복수의 제 2 패드와 연결하도록 구성된 복수의 링크 라인을 포함할 수 있다.
적어도 하나의 제 3 패드부(230)에 배치된 복수의 입력 패드 중 일부는 복수의 링크 라인 중 해당하는 링크 라인을 통해 제 2 패드부(210)에 배치되어 있는 복수의 제 2 패드 중 일부와 일대일으로 결합될 수 있다. 예를 들어, 복수의 입력 패드 중 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 및 레퍼런스 전압 각각을 수신하는 입력 패드들은 해당하는 링크 라인을 통해 제 2 패드부(210)에 배치되어 있는 해당하는 제 2 패드와 일대일으로 연결될 수 있다.
적어도 하나의 제 3 패드부(230)에 배치된 복수의 입력 패드 중 나머지는 복수의 제 2 패드 중 나머지와 공통적으로 결합될 수 있다. 예를 들어, 복수의 입력 패드 중 화소 공통 전압을 수신하는 하나 이상의 화소 공통 전압 입력 패드는 화소 공통 전원 링크 라인(257)을 통해 복수의 제 2 패드 중 화소 공통 전압을 수신하는 복수의 제 2 패드와 공통적으로 결합될 수 있다.
화소 공통 전원 링크 라인(257)은 제 1 공통 링크 라인(257a) 및 제 2 공통 링크 라인(257b)을 포함할 수 있다.
제 1 공통 링크 라인(257a)은 적어도 하나의 제 3 패드부(230)에 배치된 하나 이상의 화소 공통 전압 입력 패드와 결합될 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)은 배선 기판(200)의 후면(200b) 중 제 3 패드부(230)의 일측 부분에 배치될 수 있다.
제 1 공통 링크 라인(257a)은 인가되는 화소 공통 전원의 전압 강하가 최소화될 수 있도록, 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이의 배선 기판(200)의 후면(200b) 상에 상대적으로 넓은 크기(또는 면적)을 가지도록 배치되거나 형성될 수 있다. 일 실시예에 따른 제 1 공통 링크 라인(257a)의 크기는 일측에서 타측으로 갈수록 점점 증가할 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)의 크기는 적어도 하나의 제 3 패드부(230)로부터 배선 기판(200)의 외측면(OS) 쪽으로 갈수록 점점 증가할 수 있다.
제 2 공통 링크 라인(257b)은 제 2 패드부(210)에 인접하도록 배선 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 일 실시예에 따른 제 2 공통 링크 라인(257b)은 제 1 방향(X)과 나란하도록 배치되어 제 2 패드부(210)에 배치되어 있는 복수의 제 2 패드 모두와 마주하도록 배치될 수 있다. 예를 들어, 제 2 공통 링크 라인(257b)은 화소 공통 전원 링크 라인(257)에 인가되는 화소 공통 전압의 전압 강하를 최소화하기 위하여, 상대적으로 넓은 크기(또는 면적)을 갖는 바(bar) 형태를 가질 수 있다.
제 2 공통 링크 라인(257b)은 링크 컨택홀(257h)을 통해서 제 1 공통 링크 라인(257a)의 적어도 일부와 전기적으로 연결될 수 있다. 제 2 공통 링크 라인(257b)은 제 2 패드부(210)에 배치되어 있는 복수의 화소 공통 전압 패드(또는 후면 공통 전압 패드) 쪽으로 연장(또는 돌출)되고, 복수의 화소 공통 전압 패드 각각과 전기적으로 연결될 수 있다.
결합 부재(300)는 기판(100)과 배선 기판(200) 사이에 개재된다. 이에 따라, 기판(100)과 배선 기판(200)은 결합 부재(300)를 매개로 서로 대향 합착될 수 있다. 결합 부재(300)는 OCA(optically clear adhesive) 또는 OCR(optically clear resin)을 포함하는 투명 접착 부재이거나 양면 테이프일 수 있으나, 이에 한정되지 않는다. 결합 부재(300)는 유리 섬유를 포함할 수 있다.
대안적으로, 배선 기판(200)은 생략될 수 있다. 이 경우, 제 2 패드부(210), 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)는 기판(100)의 후면에 배치되므로, 이에 대한 중복 설명은 생략한다. 이에 따라, 배선 기판(200)이 생략될 경우, 결합 부재(300)도 생략된다.
라우팅부(400)는 측면 배선부, 에지 배선부, 사이드 라우팅부, 에지 라우팅부, 프린팅 라인부, 사이드 프린팅 라인부, 또는 사이드 와이어링부 등으로 표현될 수 있다. 라우팅부(400)는 기판(100)의 외측면(OS1a)과 배선 기판(200)의 외측면(OS1b)을 감싸도록 배치될 수 있다. 일 실시예에 따른 라우팅부(400)는 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 배선 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인(410)을 포함할 수 있다.
대안적으로, 배선 기판(200)이 생략될 때, 복수의 라우팅 라인(410) 각각은 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)을 감싸도록 형성되고, 제 1 패드부(110)의 제 1 패드들과 제 2 패드부(210)의 제 2 패드들을 개별적(또는 일대일)으로 연결할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10)는 구동 회로부(500)를 더 포함할 수 있다.
구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시부(AA)에 표시할 수 있다. 구동 회로부(500)는 배선 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)에 연결되고, 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 적어도 하나의 제 3 패드부(230)로 출력할 수 있다.
일 실시예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 타이밍 컨트롤러(570), 및 전원 회로부(590)를 포함할 수 있다.
플렉서블 회로 필름(510)은 배선 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)와 연결될 수 있다.
구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 출력할 수 있다.
구동 집적 회로(530)는 미리 설정된 외부 센싱 구간 동안 기판(100) 상에 배치된 복수의 레퍼런스 전압 라인(또는 화소 센싱 라인) 각각을 통해서 부화소(P)에 배치된 구동 TFT의 특성값을 센싱하고, 부화소별 센싱값에 대응되는 부화소별 센싱 로우 데이터(sensing raw data)를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
또한, 구동 집적 회로(530)는 검사 모드에서 복수의 레퍼런스 전압 라인(또는 화소 센싱 라인) 각각을 통해 검사 신호를 센싱(또는 수신)하고, 센싱값(또는 수신값)에 대응되는 라인별 라인 센싱 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
그리고, 구동 집적 회로(530)는 검사 모드 동안 복수의 스위칭 회로부 각각을 통해 복수의 라우팅 라인(410) 중 적어도 일부에 대한 라인 저항을 센싱하거나 복수의 라우팅 라인(410) 각각의 라인 저항을 센싱하고, 센싱된 라인 저항에 대응되는 라인별 저항 센싱 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다. 예를 들어, 구동 집적 회로(530)는 복수의 데이터 라인 각각에 연결된 복수의 데이터 라우팅 라인 각각의 라인 저항을 복수의 스위칭 회로부 각각을 통해 센싱하고, 센싱된 데이터 라우팅 라인의 라인 저항에 대응되는 저항 센싱 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 라인별 저항 보상값이 반영된 데이터 신호를 출력할 수 있으며, 이에 의해 복수의 데이터 라우팅 간의 저항 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
본 명세서의 다른 실시예에 따르면, 구동 집적 회로(530)는 데이터 신호를 출력하는 복수의 신호 출력 회로를 포함할 수 있다. 복수의 신호 출력 회로 각각의 전류 옵션값(또는 출력 전류 옵션값)은 타이밍 컨트롤러(570)로부터 제공되는 라인별 저항 보상값(또는 바이어스 전압 레벨)에 따라 설정(또는 가변)될 수 있으며, 이에 의해, 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 라인별 저항 보상값이 반영된 데이터 신호를 출력할 수 있다.
인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.
타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(550)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 디지털 영상 데이터를 표시부(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 구동 집적 회로(530)에 제공한다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(530)의 구동 타이밍을 제어하며 게이트 제어 신호를 통해 게이트 구동 회로(150)의 구동 타이밍을 제어할 수 있다.
타이밍 컨트롤러(570)는 미리 설정된 외부 센싱 구간 동안 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 부화소별 센싱 로우 데이터에 기초하여 부화소별 구동 TFT 의 특성 변화를 보상하기 위한 부화소별 보상 데이터를 생성하고, 부화소별 보상 데이터에 기초하여 부화소별 화소 데이터를 변조할 수 있다.
타이밍 컨트롤러(570)는 검사 모드에서 구동 집적 회로(530)와 복수의 스위칭 회로부 각각을 검사 모드로 구동시키고, 구동 집적 회로(530)로부터 공급되는 라인별 라인 센싱 데이터에 기초하여 라우팅 라인의 쇼트 여부와 쇼트 불량 위치를 판단하고, 판단 결과를 별도의 모니터에 디스플레이 할 수 있다.
타이밍 컨트롤러(570)는 검사 모드에서 구동 집적 회로(530)와 복수의 스위칭 회로부 각각을 검사 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 라인별 저항 센싱 데이터에 기초하여 부화소별 화소 데이터를 변조하거나 구동 집적 회로(530)의 전류 옵션값(또는 출력 전류 옵션값 또는 슬루율(slew rate))을 설정(변경)함으로써 복수의 데이터 라우팅 간의 저항 편차로 인한 화질 불량을 방지하거나 최소화할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 구동 집적 회로(530)로부터 제공되는 라인별 저항 센싱 데이터에 기초하여 복수의 데이터 라우팅 간의 저항 편차를 보상하기 위한 라인별 저항 보상값에 대응되는 을 생성하여 구동 집적 회로(530)에 제공할 수 있다. 예를 들어, 라인별 저항 보상값은 룩-업 테이블 형태로 저장 회로에 저장될 수 있다.
전원 회로부(590)는 인쇄 회로 기판(550)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소들(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공할 수 있다.
도 3a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이고, 도 3b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이며, 도 3c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 1 및 도 3a를 참조하면, 본 명세서의 일 실시예에 따른 하나의 화소(또는 단위 화소)(P)는 화소 영역(PA)에 배치된 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)를 포함할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 2×2 형태 또는 쿼드(quad) 구조로 배치될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA) 및 회로 영역(CA)을 포함할 수 있다. 예를 들어, 발광 영역(EA)은 개구 영역, 개구부, 또는 발광부로 표현할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 서로 동일한 크기를 갖는 정사각 형태를 갖는 균등 쿼드 구조를 가질 수 있다. 일 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 부화소 영역 내에서 화소(P)의 중심부(CP) 쪽으로 치우져 배치되거나 화소(P)의 중심부(CP)에 집중되어 배치될 수 있다. 다른 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 해당하는 부화소 영역의 중심부에 배치될 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 회로 영역(CA)은 해당하는 발광 영역(EA)의 주변에 배치될 수 있다. 회로 영역(CA)은 해당하는 부화소를 발광시키기 위한 회로 회로와 화소 구동 라인들을 포함할 수 있다. 예를 들어, 회로 영역(CA)은 비발광 영역, 비개구 영역, 비발광부, 비개구부, 또는 주변부로 표현될 수 있다.
도 1 및 도 3b를 참조하면, 본 명세서의 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 회로 영역(CA)의 일부 또는 전체와 중첩되도록 회로 영역(CA) 상으로 확장될 수 있다. 즉, 발광 영역(EA)의 크기에 대응되는 부화소(SP1, SP2, SP3, SP4)의 개구율을 증가시키거나 화소(P)의 고해상도화에 따라 화소 피치(D1)를 감소시키기 위하여, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 회로 영역(CA)의 일부 또는 전체와 중첩되도록 회로 영역(CA) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 상부 발광 구조를 가지므로, 해당하는 회로 영역(CA)과 중첩되도록 배치될 수 있다. 이에 의해, 발광 영역(EA)은 회로 영역(CA)과 같거나 넓은 크기를 가질 수 있다.
도 1 및 도 3c를 참조하면, 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다.
비균등 쿼드 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 크기는 해상도, 발광 효율, 또는 화질 등에 따라 설정될 수 있다. 발광 영역(EA)이 비균등 쿼드 구조를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA) 중 제 4 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 제 3 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 회로 영역(CA)의 일부 또는 전체와 중첩되도록 회로 영역(CA) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 상부 발광 구조를 가지므로, 해당하는 회로 영역(CA)과 중첩되도록 배치될 수 있다. 이에 의해, 발광 영역(EA)은 회로 영역(CA)과 같거나 넓은 크기를 가질 수 있다.
도 3a 내지 도 3c에서, 제 1 부화소(SP1)는 제 1 색의 광, 제 2 부화소(SP2)는 제 2 색의 광, 제 3 부화소(SP3)는 제 3 색의 광, 및 제 4 부화소(SP4)는 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 제 1 내지 제 4 색 각각은 각기 다를 수 있다. 본 명세서의 일 실시예에 따르면, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 본 명세서의 다른 실시예에 따르면,제 1 내지 제 4 색 중 일부는 동일할 수 있다. 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.
대안적으로, 본 명세서의 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 1×4 형태, 균등 스트라이프(stripe) 구조, 또는 비균등 스트라이프 구조를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 1×4 형태, 균등 스트라이프(stripe) 구조, 또는 비균등 스트라이프 구조를 가질 수 있다. 예를 들어, 균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA)은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가질 수 있다. 선택적으로, 1×4 형태, 균등 스트라이프(stripe) 구조, 또는 비균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 중 백색 광을 방출하는 백색 부화소는 생략 가능할 수 있다.
도 4는 도 1에 도시된 'B1'부분의 개략적인 확대도이며, 도 5는 도 1과 도 4에 도시된 하나의 화소에 대한 등가 회로도이다.
도 1, 도 4, 및 도 5를 참조하면, 본 명세서의 일 실시예에 따른 기판(100)은 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전극 연결부(CECP), 댐부(104), 및 제 1 패드부(110)를 포함할 수 있다.
화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)은 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전압 라인(CVL), 복수의 레퍼런스 전압 라인(RL), 및 복수의 게이트 제어 라인(GCL)을 포함할 수 있다.
복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다.
복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다.
복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다.
복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해서 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결(또는 접촉)됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 명세서의 실시예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 화소 공통 전압 라인(CVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전압 라인(CVL) 각각은 제 1 방향(X)을 기준으로, 짝수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다. 복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 레퍼런스 전압 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전압 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다. 레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결(또는 접촉)될 수 있다.
복수의 게이트 제어 라인(GCL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다. 예를 들어, 복수의 게이트 제어 라인(GCL) 각각은 제 1 방향(X)을 기준으로, 복수의 화소 영역(PA) 사이 또는 인접한 2개의 화소 영역들(PA) 사이의 경계부에 배치될 수 있다.
복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다. 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자층을 포함할 수 있다.
일 실시예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자층에 흐르는 전류를 제어할 수 있다.
일 실시예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 구동 박막 트랜지스터(Tdr), 및 스토리지 커패시터(Cst)를 포함할 수 있으며, 이에 한정되는 것은 아니다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.
제 1 스위칭 TFT(Tsw1)는 게이트 라인(GLo, GLe)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 제 1 전극(또는 제 1 소스/드레인 전극), 및 구동 TFT(Tdr)의 게이트 노드(n1)에 접속된 제 2 전극(또는 제 2 소스/드레인 전극)을 포함 할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 데이터 라인(DL)으로부터 공급되는 데이터 전압을 구동 TFT(Tdr)의 게이트 노드(n1)에 공급할 수 있다.
제 2 스위칭 TFT(Tsw2)는 게이트 라인(GLo, GLe)에 접속된 게이트 전극, 구동 TFT(Tdr)의 소스 노드(n2)에 접속된 제 1 전극(또는 제 1 소스/드레인 전극), 및 레퍼런스 전압 라인(RL)에 접속된 제 2 전극(또는 제 2 소스/드레인 전극)을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 레퍼런스 전압 라인(RL)에 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 노드(n2)에 공급할 수 있다.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이에 형성될 수 있다. 일 실시예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 노드(n2)에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 스위칭시킨다.
구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 접속된 게이트 전극(또는 게이트 노드(n1)), 제 2 스위칭 TFT(Tsw2)의 제 1 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 발광 소자층의 화소 전극(PE)에 공통적으로 연결된 제 1 전극(또는 제 1 소스/드레인 전극 또는 소스 노드(n2)), 및 화소 구동 전원 라인(PL)에 연결된 제 2 전극(또는 제 2 소스/드레인 전극 또는 드레인 노드)을 포함할 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자층으로 흐르는 전류 량을 제어할 수 있다.
발광 소자층은 화소 영역(PA)의 발광 영역(EA)에 배치되어 화소 회로(PC)와 전기적으로 연결(또는 접촉)될 수 있다. 일 실시예에 따른 발광 소자층은 화소 회로(PC)와 전기적으로 연결(또는 접촉)된 화소 전극(PE), 화소 공통 전압 라인(CVL)에 전기적으로 연결(또는 접촉)된 공통 전극(CE), 및 화소 전극(PE)과 공통 전극(CE) 사이에 개재된 자발광 소자(ED)를 포함할 수 있다.
복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각에 전기적으로 연결(또는 접촉)시킨다. 일 실시예에 따른 복수의 공통 전극 연결부(CECP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결(또는 접촉)되고, 공통 전극(CE)의 일부와 전기적으로 연결(또는 접촉)됨으로써 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결(또는 접촉)시킬 수 있다.
복수의 공통 전극 연결부(CECP) 각각은 복수의 화소(P) 사이마다 배치되어 복수의 화소 공통 전압 라인(CVL) 각각과 공통 전극(CE)을 전기적으로 연결(또는 접촉)함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전압의 전압 강하(IR drop)를 방지하거나 최소화할 수 있다. 본 명세서의 일 실시예에 따르면, 복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결(또는 접촉)되도록 적어도 2층 구조로 이루어진 화소 전극(PE)과 함께 형성될 수 있다. 복수의 공통 전극 연결부(CECP) 각각은 사이드 컨택 구조(또는 측면 노출 구조)를 통해 공통 전극(CE)과 전기적으로 연결(또는 접촉)될 수 있다.
댐부(104)는 폐루프 라인 형상(또는 폐루프 형태)를 가지도록 기판(100) 또는 최외곽 화소(Po)의 가장자리 부분에 배치되거나 구현되는 것으로, 이는 도 1을 참조하여 설명한 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
본 명세서의 일 실시예에 따른 기판(100)은 분리부(105)를 더 포함할 수 있다. 분리부(105)는 댐부(104) 주변에 폐루프 라인 형상(또는 폐루프 형태)를 가지도록 기판(100) 또는 최외곽 화소(Po)의 가장자리 부분에 배치되거나 구현되는 것으로, 이는 도 1을 참조하여 설명한 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
제 1 패드부(110)는 기판(100)의 제 1 가장자리 부분 위에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다. 복수의 제 1 패드는 복수의 제 1 데이터 패드(DP1), 복수의 제 1 게이트 패드(GP1), 복수의 제 1 화소 구동 전원 패드(PPP1), 복수의 제 1 레퍼런스 전압 패드(RVP1), 및 복수의 제 1 화소 공통 전압 패드(CVP1)로 구분(또는 분류)될 수 있다.
복수의 제 1 데이터 패드(DP1) 각각은 기판(100) 위에 배치된 복수의 데이터 라인(DLo, DLe) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
복수의 제 1 게이트 패드(GP1) 각각은 기판(100) 위에 배치되어 있는 게이트 제어 라인들(GCL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 복수의 제 1 게이트 패드(GP1)는 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 복수의 제 1 캐리 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드 등으로 구분(또는 분류)될 수 있다.
복수의 제 1 화소 구동 전원 패드(PPP1) 각각은 기판(100) 위에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 복수의 제 1 레퍼런스 전압 패드(RVP1) 각각은 기판(100) 위에 배치된 복수의 레퍼런스 전압 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 복수의 제 1 화소 공통 전압 패드(CVP1) 각각은 기판(100) 위에 배치된 복수의 화소 공통 전압 라인(CVL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
본 명세서의 일 실시예에 따른 제 1 패드부(110)는 제 1 방향(X)을 따라 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 교번적으로 배치된 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)을 포함할 수 있다. 제 1 패드 그룹(PG1)은 홀수번째 화소 영역(PA) 내에서 제 1 방향(X)을 따라 연속적으로 배치된 제 1 화소 구동 전원 패드(PPP1), 제 1 데이터 패드(DP1), 제 1 레퍼런스 전원 패드(RVP1), 제 1 데이터 패드(DP1), 및 제 1 화소 공통 전압 패드(CVP1)를 포함할 수 있다. 제 2 패드 그룹(PG2)은 짝수번째 화소 영역(PA) 내에서 제 1 방향(X)을 따라 연속적으로 배치된 제 1 게이트 패드(GP1), 제 1 데이터 패드(DP1), 제 1 레퍼런스 전원 패드(RVP1), 제 1 데이터 패드(DP1), 및 제 1 화소 구동 전원 패드(PPP1)를 포함할 수 있다.
본 명세서의 일 실시예에 따른 기판(100)은 복수의 보조 전압 라인(SVL) 및 복수의 보조 라인 연결부(SLCP)를 더 포함할 수 있다.
복수의 보조 전압 라인(SVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전압 라인(CVL) 각각에 인접하게 배치될 수 있다. 복수의 보조 전압 라인(SVL) 각각은 제 1 화소 공통 전압 패드(CVP)와 전기적으로 연결(또는 접촉)되지 않고, 인접한 화소 공통 전압 라인(CVL)에 전기적으로 연결(또는 접촉)됨으로써 인접한 화소 공통 전압 라인(CVL)으로부터 화소 공통 전압을 공급받을 수 있다. 이를 위해, 본 명세서의 일 실시예에 따른 기판(100)은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결(또는 접촉)하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.
복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 교차하도록 기판(100) 위에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결(또는 접촉)할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전압 라인(SVL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해서 보조 전압 라인(SVL)의 일부와 전기적으로 연결(또는 접촉)되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전압 라인(CVL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해서 화소 공통 전압 라인(CVL)의 일부와 전기적으로 연결(또는 접촉)될 수 있다.
복수의 보조 라인 연결부(SLCP) 각각은 복수의 보조 전압 라인(SVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각에 전기적으로 연결(또는 접촉)시킨다. 일 실시예에 따른 복수의 보조 라인 연결부(SLCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결(또는 접촉)되고, 공통 전극(CE)의 일부와 전기적으로 연결(또는 접촉)됨으로써 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결(또는 접촉)시킬 수 있다. 이에 따라, 공통 전극(CE)은 복수의 보조 라인 연결부(SLCP)를 통해서 복수의 보조 전압 라인(SVL) 각각과 추가로 연결될 수 있다. 이로 인하여 본 명세서의 실시예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전압의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 명세서의 실시예에 따른 발광 표시 장치는 복수의 보조 전압 라인(SVL) 각각에 연결되는 제 1 화소 공통 전압 패드(CVP)를 추가로 배치(또는 형성)하지 않고도, 화소 공통 전압 라인(CVL)과 복수의 라인 연결 패턴(LCP) 각각을 통해서 복수의 보조 전압 라인(SVL) 각각에 화소 공통 전압을 공급할 수 있다.
본 명세서의 일 실시예에 따른 기판(100)은 봉지층을 더 포함할 수 있다.
봉지층은 발광 소자층을 둘러싸도록 구현될 수 있다. 봉지층은 발광 소자층과 댐부(104) 및 분리부(105) 위에 배치된 제 1 무기 봉지층(또는 제 1 봉지층), 제 1 무기 봉지층 위에 배치된 제 2 무기 봉지층(또는 제 3 봉지층), 및 댐부(104)에 의해 정의되는 봉지 영역 위에 배치된 제 1 무기 봉지층과 제 2 무기 봉지층 사이에 개재된 유기 봉지층(또는 제 2 봉지층)을 포함할 수 있다.
유기 봉지층은 발광 소자층의 전면(또는 상면)을 덮고 기판(100)의 끝단 쪽으로 흐를 수 있으며, 이러한 유기 봉지층의 퍼짐(또는 흐름)은 댐부(104)에 의해 차단될 수 있다. 댐부(104)는 유기 봉지층의 배치 영역(또는 봉지 영역)을 정의하거나 한정할 수 있으며, 나아가 유기 봉지층의 퍼짐 또는 흘러 넘침(over flow)을 차단하거나 방지할 수 있다.
도 6은 도 1 및 도 4에 도시된 게이트 구동 회로를 나타내는 도면이다.
도 1, 도 4, 및 도 6을 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(150)는 기판(100)의 표시부(AA) 내에 구현(또는 내장)될 수 있다. 게이트 구동 회로(150)는 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 기초하여 스캔 신호를 생성해 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
게이트 제어 라인들(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전압 라인, 및 적어도 하나의 게이트 공통 전압 라인을 포함할 수 있다. 게이트 제어 라인들(GCL)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시부(AA) 위에 배치될 수 있다. 예를 들어, 게이트 제어 라인들(GCL)은 제 1 방향(X)을 따라 적어도 하나의 화소(P) 사이에 배치될 수 있다.
게이트 구동 회로(150)는 복수의 스테이지 회로(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.
복수의 스테이지 회로(1501 내지 150m) 각각은 제 1 방향(X)을 따라 기판(100)의 제 1 면 상의 각 수평 라인에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 복수의 스테이지 회로(1501 내지 150m) 각각은 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
복수의 스테이지 회로(1501 내지 150m) 각각은 복수의 브랜치 회로(1511 내지 151n) 및 브랜치 네트워크(153)를 포함할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 게이트 제어 라인들(GCL)에 선택적으로 연결되고, 브랜치 네트워크(153)를 통해서 서로 전기적으로 연결(또는 접촉)될 수 있다. 이러한 복수의 브랜치 회로(1511 내지 151n) 각각은 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호와 브랜치 네트워크(153)의 전압에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로(1501 내지 150m)를 구성하는 복수의 TFT 중 적어도 하나의 TFT(또는 브랜치 TFT)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 어느 하나는 게이트 라인(GL)에 연결된 풀-업 TFT를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 다른 하나는 게이트 라인(GL)에 연결된 풀-다운 TFT를 포함할 수 있다.
일 실시예에 따른 복수의 브랜치 회로(1511 내지 151n) 각각은 기판(100)의 각 수평 라인에서, 인접한 2개의 화소(P) 사이에 배치되거나 인접한 적어도 2개의 화소(P) 사이에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로(1501 내지 150m)를 구성하는 TFT의 개수와 하나의 수평 라인에 배치된 화소(P)의 개수에 따라서 인접한 적어도 하나의 화소(P) 사이의 회로 영역(또는 경계부)에 배치될 수 있다.
브랜치 네트워크(153)는 기판(100)의 각 수평 라인에 배치되고 복수의 브랜치 회로(1511 내지 151n)를 서로 전기적으로 연결(또는 접촉)할 수 있다. 브랜치 네트워크(153)는 복수의 제어 노드 라인과 복수의 네트워크 라인을 포함할 수 있다.
복수의 제어 노드 라인은 기판(100)의 각 수평 라인에 배치되고, 하나의 수평 라인에서 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 제어 노드 라인은 기판(100)의 각 수평 라인에 배열되어 있는 화소 영역들 중 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 네트워크 라인은 기판(100)에 배치된 게이트 제어 라인들(GCL)과 선택적으로 연결되고, 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 네트워크 라인은 게이트 제어 라인들(GCL)로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(1511 내지 151n)에 공급하고, 복수의 브랜치 회로(1511 내지 151n) 간의 신호를 전달할 수 있다.
이와 같은, 본 명세서의 실시예에 따르면, 게이트 구동 회로(150)가 기판(100)의 표시부(AA) 내에 배치되기 때문에 최외곽 화소(Po)의 중심부와 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)은 인접한 화소(P) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하를 가질 수 있다. 예를 들어, 게이트 구동 회로(150)가 기판(100)의 표시부(AA) 내에 배치되지 않고, 기판(100)의 가장자리 부분에 배치될 때, 제 2 간격(D2)은 게이트 구동 회로(150)로 인하여 제 1 간격(D1)의 절반 이하를 가질 수 없다. 따라서, 본 명세서의 일 실시예예 따른 발광 표시 장치는 게이트 구동 회로(150)가 기판(100)의 표시부(AA) 내에 배치됨으로써 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하로 구현될 수 있으며, 나아가 베젤 영역이 없거나 제로화된 베젤을 갖는 에어 베젤 구조를 가질 수 있다.
도 7은 본 명세서의 일 실시예에 따른 복수의 스위칭 회로부를 설명하기 위한 도면이며, 도 8은 도 7에 도시된 제 1 패드부와 하나의 스위칭 회로부 및 댐부를 나타내는 도면이다. 도 7과 도 8은 본 명세서의 실시예에 따른 라우팅부에 배치된 라우팅 라인의 저항을 센싱하기 위한 스위칭 회로부 및 이와 관련된 구성들을 개략적으로 나타낸 것이다.
도 1, 도 7, 및 도 8을 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(10)에서, 복수의 스위칭 회로부(170) 각각은 댐부(104)와 중첩되도록 배치되고, 제 1 패드부(110), 라우팅부(400), 제 2 패드부(210), 링크 라인부(250), 및 제 3 패드부(230)를 통해서 구동 회로부(500)에 연결될 수 있다. 복수의 스위칭 회로부(170) 각각은 구동 회로부(500)로부터 공급되는 스위칭 제어 신호에 따라 구동(또는 스위칭)되도록 구성될 수 있다.
댐부(104)는 제 1 내지 제 3 댐(104-1, 104-2, 104-3)을 포함할 수 있으며, 분리부(105)는 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 사이에 배치된 제 1 및 제 2 분리 구조물(105-1, 105-2)을 포함할 수 있다.
제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각은 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 서로 나란하게 구현될 수 있다. 제 1 댐(104-1)은 제 2 댐(104-2)을 둘러싸도록 배치되고, 제 2 댐(104-2)은 제 3 댐(104-3)을 둘러싸도록 배치될 수 있다.
제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각은 금속 라인(104m)을 포함할 수 있다. 금속 라인(104m)은 댐부(104)의 내부에 내장되거나 구현됨으로써 평면적으로 댐부(104)와 동일한 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가질 수 있다.
제 1 및 제 2 분리 구조물(105-1, 105-2) 각각은 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 서로 나란하게 구현될 수 있다. 제 1 분리 구조물(105-1)은 제 1 댐(104-1)과 제 2 댐(104-2) 사이에 배치될 수 있다. 제 2 분리 구조물(105-2)은 제 2 댐(104-2)과 제 3 댐(104-3) 사이에 배치될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10)에 있어서, 제 1 패드부(110)는 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c), 및 제 1 내지 제 3 패드 연결 라인(176, 177, 178)을 더 포함할 수 있다.
제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 복수의 제 1 패드 사이에 배치될 수 있다. 예를 들어, 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 도 4에서 설명한 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2) 사이의 영역에 하나씩 배치될 수 있다. 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 검사 모드에서 플렉서블 회로 필름(510), 제 3 패드(230), 링크 라인부(250), 제 2 패드부(210), 및 라우팅부(400)를 경유하여 구동 집적 회로(530)로부터 해당하는 스위칭 제어 신호를 수신할 수 있다.
본 명세서의 일 실시예에 따르면, 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 제 1 패드부(110)에 일정한 간격으로 배치되고 화소 구동 전압들에 연결되지 않은 복수의 전면 더미 패드 중에서 선택될 수 있다. 예를 들어, 제 1 패드부(110)는 복수의 전면 패드를 포함하고, 복수의 전면 패드는 복수의 제 1 데이터 패드(DP1), 복수의 제 1 게이트 패드(GP1), 복수의 제 1 화소 구동 전원 패드(PPP1), 복수의 제 1 레퍼런스 전압 패드(RVP1), 복수의 제 1 화소 공통 전압 패드(CVP1), 및 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c)로 구분(또는 분류)될 수 있다.
제 1 패드 연결 라인(176)은 제 1 전면 센싱 제어 패드(112a)와 제 1 댐(104-1)의 금속 라인(104m)과 전기적으로 결합되도록 구성될 수 있다. 제 1 패드 연결 라인(176)은 제 1 전면 센싱 제어 패드(112a)와 중첩되고, 제 1 댐(104-1)의 금속 라인(104m)과 교차하도록 제 2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 제 1 패드 연결 라인(176)의 일측(또는 일단)은 패드 컨택홀을 통해서 제 1 전면 센싱 제어 패드(112a)와 전기적으로 연결될 수 있다. 제 1 댐(104-1)의 금속 라인(104m)은 비아홀(176h)을 통해 제 1 패드 연결 라인(176)의 타측(또는 타측 가장자리 부분)과 전기적으로 연결될 수 있다. 이에 의해, 검사 모드에서 구동 집적 회로(530)로부터 제 1 전면 센싱 제어 패드(112a)에 공급되는 제 1 스위칭 제어 신호는 제 1 패드 연결 라인(176)을 통해 제 1 댐(104-1)의 금속 라인(104m)에 공급될 수 있다.
제 2 패드 연결 라인(177)은 제 2 전면 센싱 제어 패드(112b)와 제 2 댐(104-2)의 금속 라인(104m)과 전기적으로 결합되도록 구성될 수 있다. 제 2 패드 연결 라인(177)은 제 2 전면 센싱 제어 패드(112b)와 중첩되고, 제 2 댐(104-2)의 금속 라인(104m)과 교차하도록 제 2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 제 2 패드 연결 라인(177)의 일측(또는 일단)은 패드 컨택홀을 통해서 제 2 전면 센싱 제어 패드(112b)와 전기적으로 연결될 수 있다. 제 2 댐(104-2)의 금속 라인(104m)은 비아홀(177h)을 통해 제 2 패드 연결 라인(177)의 타측(또는 타측 가장자리 부분)과 전기적으로 연결될 수 있다. 이에 의해, 검사 모드에서 구동 집적 회로(530)로부터 제 2 전면 센싱 제어 패드(112b)에 공급되는 제 2 스위칭 제어 신호는 제 2 패드 연결 라인(177)을 통해 제 2 댐(104-2)의 금속 라인(104m)에 공급될 수 있다.
제 3 패드 연결 라인(178)은 제 3 전면 센싱 제어 패드(112c)와 제 3 댐(104-3)의 금속 라인(104m)과 전기적으로 결합되도록 구성될 수 있다. 제 3 패드 연결 라인(178)은 제 3 전면 센싱 제어 패드(112c)와 중첩되고, 제 3 댐(104-3)의 금속 라인(104m)과 교차하도록 제 2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 제 3 패드 연결 라인(178)의 일측(또는 일단)은 패드 컨택홀을 통해서 제 3 전면 센싱 제어 패드(112c)와 전기적으로 연결될 수 있다. 제 3 댐(104-3)의 금속 라인(104m)은 비아홀(178h)을 통해 제 3 패드 연결 라인(178)의 타측(또는 타측 가장자리 부분)과 전기적으로 연결될 수 있다. 이에 의해, 검사 모드에서 구동 집적 회로(530)로부터 제 3 전면 센싱 제어 패드(112c)에 공급되는 제 3 스위칭 제어 신호는 제 3 패드 연결 라인(178)을 통해 제 3 댐(104-3)의 금속 라인(104m)에 공급될 수 있다.
복수의 스위칭 회로부(170) 각각은 기판(100)의 제 1 가장자리 부분 또는 기판(100)의 제 1 가장자리 부분을 따라 배치될 수 있다. 복수의 스위칭 회로부(170) 각각은 복수의 최외곽 화소(Po) 각각에 배치(또는 포함)되도록 구성될 수 있다. 복수의 스위칭 회로부(170) 각각은 댐부(104)와 중첩되도록 배치될 수 있다. 복수의 스위칭 회로부(170) 각각은 댐부(104)와 중첩되도록 댐부(104)와 기판(100) 사이에 배치될 수 있으며, 이에 의해 복수의 스위칭 회로부(170)에 의한 베젤 폭의 증가가 방지될 수 있다.
본 명세서의 일 실시예에 따른 복수의 스위칭 회로부(170) 각각은 제 1 내지 제 3 스위칭 회로(171, 172, 173)를 포함할 수 있다.
제 1 내지 제 3 스위칭 회로(171, 172, 173)는 제 1 내지 제 3 댐(104-1, 104-2, 104-3)과 개별적으로 중첩되도록 배치될 수 있다. 예를 들어, 제 1 스위칭 회로(171)는 제 1 댐(104-1)과 중첩되거나 제 1 댐(104-1) 아래에 배치될 수 있다. 제 2 스위칭 회로(172)는 제 2 댐(104-2)과 중첩되거나 제 2 댐(104-2) 아래에 배치될 수 있다. 제 3 스위칭 회로(173)는 제 3 댐(104-3)과 중첩되거나 제 3 댐(104-3) 아래에 배치될 수 있다.
제 1 내지 제 3 스위칭 회로(171, 172, 173) 각각은 게이트 전극(Sg), 제 1 전극(Se1)(또는 제 1 소스/드레인 전극), 및 제 2 전극(Se2)(또는 제 2 소스/드레인 전극)을 포함하는 TFT일 수 있다. 이러한 구성을 갖는 제 1 내지 제 3 스위칭 회로(171, 172, 173) 각각은 화소 회로의 구동 TFT(Tdr)와 함께 형성될 수 있다.
제 1 스위칭 회로(171)는 검사 모드에서 하나의 화소 영역(PA)에 배치된 2개의 데이터 라인(DLo, DLe) 중 제 1 데이터 라인(또는 홀수번째 데이터 라인)에 연결된 데이터 라우팅 라인의 라인 저항과 레퍼런스 전압 라인(RL)에 연결된 레퍼런스 라우팅 라인의 라인 저항을 센싱할 수 있도록 구성될 수 있다. 제 1 스위칭 회로(171)는 하나의 화소 영역(PA)에 배치된 제 1 데이터 라인(DLo)과 레퍼런스 전압 라인(RL) 및 제 1 댐(104-1)의 금속 라인(104m)에 전기적으로 연결될 수 있다. 제 1 스위칭 회로(171)는 검사 모드에서 제 1 댐(104-1)의 금속 라인(104m)을 통해 공급되는 제 1 스위칭 제어 신호에 따라 턴-온되어 제 1 데이터 라인(DLo)을 통해 공급되는 검사 신호를 레퍼런스 전압 라인(RL)으로 출력할 수 있다.
제 1 스위칭 회로(171)의 게이트 전극(Sg)은 제 1 댐(104-1)의 금속 라인(104m)과 중첩되거나 제 1 댐(104-1)의 금속 라인(104m) 아래에 배치될 수 있으며, 제 1 제어 라인 컨택홀(CLh1)을 통해 제 1 댐(104-1)의 금속 라인(104m)과 전기적으로 결합될 수 있다. 예를 들어, 제 1 댐(104-1)의 금속 라인(104m)은 제 1 스위칭 제어 라인일 수 있다.
제 1 스위칭 회로(171)의 제 1 전극(Se1)은 하나의 화소 영역(PA)에 배치된 2개의 데이터 라인(DLo, DLe) 중 제 1 데이터 라인(또는 홀수번째 데이터 라인)(DLo)과 전기적으로 결합될 수 있다. 예를 들어, 제 1 스위칭 회로(171)의 제 1 전극(Se1)은 제 1 데이터 라인(DLo)과 중첩되거나 교차하도록 연장되고 제 1 컨택홀(CH1)을 통해 제 1 데이터 라인(DLo)에 전기적으로 결합될 수 있다.
제 1 스위칭 회로(171)의 제 2 전극(Se2)은 하나의 화소 영역(PA)에 배치된 레퍼런스 전압 라인(RL)과 전기적으로 결합될 수 있다. 예를 들어, 제 1 스위칭 회로(171)의 제 2 전극(Se2)은 레퍼런스 전압 라인(RL)과 중첩되거나 교차하도록 연장되고 제 2 컨택홀(CH2)을 통해 레퍼런스 전압 라인(RL)과 전기적으로 결합될 수 있다. 예를 들어, 레퍼런스 전압 라인(RL)은 제 1 스위칭 회로(171)의 턴-온시 센싱 라인으로 사용될 수 있다.
제 2 스위칭 회로(172)는 검사 모드에서 하나의 화소 영역(PA)에 배치된 2개의 데이터 라인(DLo, DLe) 중 제 2 데이터 라인(또는 짝수번째 데이터 라인)에 연결된 데이터 라우팅 라인의 라인 저항과 레퍼런스 전압 라인(RL)에 연결된 레퍼런스 라우팅 라인의 라인 저항을 센싱할 수 있도록 구성될 수 있다. 제 2 스위칭 회로(172)는 하나의 화소 영역(PA)에 배치된 제 2 데이터 라인(DLe)과 레퍼런스 전압 라인(RL) 및 제 2 댐(104-2)의 금속 라인(104m)에 전기적으로 연결될 수 있다. 제 2 스위칭 회로(172)는 검사 모드에서 제 2 댐(104-2)의 금속 라인(104m)을 통해 공급되는 제 2 스위칭 제어 신호에 따라 턴-온되어 제 2 데이터 라인(DLe)을 통해 공급되는 검사 신호를 레퍼런스 전압 라인(RL)으로 출력할 수 있다.
제 2 스위칭 회로(172)의 게이트 전극(Sg)은 제 2 댐(104-2)의 금속 라인(104m)과 중첩되거나 제 2 댐(104-2)의 금속 라인(104m) 아래에 배치될 수 있으며, 제 2 제어 라인 컨택홀(CLh2)을 통해 제 2 댐(104-2)의 금속 라인(104m)과 전기적으로 결합될 수 있다. 예를 들어, 제 2 댐(104-2)의 금속 라인(104m)은 제 2 스위칭 제어 라인일 수 있다.
제 2 스위칭 회로(172)의 제 1 전극(Se1)은 하나의 화소 영역(PA)에 배치된 2개의 데이터 라인(DLo, DLe) 중 제 2 데이터 라인(DLe)과 전기적으로 결합될 수 있다. 예를 들어, 제 2 스위칭 회로(172)의 제 1 전극(Se1)은 제 2 데이터 라인(DLe)과 중첩되거나 교차하도록 연장되고 제 1 컨택홀을 통해 제 2 데이터 라인(DLe)에 전기적으로 결합될 수 있다.
제 2 스위칭 회로(172)의 제 2 전극(Se2)은 하나의 화소 영역(PA)에 배치된 레퍼런스 전압 라인(RL)과 전기적으로 결합될 수 있다. 예를 들어, 제 2 스위칭 회로(172)의 제 2 전극(Se2)은 레퍼런스 전압 라인(RL)과 중첩되거나 교차하도록 연장되고 제 2 컨택홀을 통해 레퍼런스 전압 라인(RL)과 전기적으로 결합될 수 있다. 예를 들어, 레퍼런스 전압 라인(RL)은 제 2 스위칭 회로(172)의 턴-온시 센싱 라인으로 사용될 수 있다.
제 3 스위칭 회로(173)는 검사 모드에서 하나의 화소 영역(PA)에 배치된 제 1 데이터 라인(DLo)과 제 2 데이터 라인(DLe) 각각에 연결된 2개의 데이터 라우팅 라인들에 대한 라인 저항을 센싱할 수 있도록 구성될 수 있다. 제 3 스위칭 회로(173)는 하나의 화소 영역(PA)에 배치된 제 1 데이터 라인(DLo)과 제 2 데이터 라인(DLe) 및 제 3 댐(104-3)의 금속 라인(104m)에 전기적으로 연결될 수 있다. 제 3 스위칭 회로(173)는 검사 모드에서 제 3 댐(104-3)의 금속 라인(104m)을 통해 공급되는 제 3 스위칭 제어 신호에 따라 턴-온되어 제 1 데이터 라인(DLo)을 통해 공급되는 검사 신호를 제 2 데이터 라인(DLe)으로 출력할 수 있다.
제 3 스위칭 회로(173)의 게이트 전극(Sg)은 제 3 댐(104-3)의 금속 라인(104m)과 중첩되거나 제 3 댐(104-3)의 금속 라인(104m) 아래에 배치될 수 있으며, 제 3 제어 라인 컨택홀(CLh3)을 통해 제 3 댐(104-3)의 금속 라인(104m)과 전기적으로 결합될 수 있다. 예를 들어, 제 3 댐(104-3)의 금속 라인(104m)은 제 3 스위칭 제어 라인일 수 있다.
제 3 스위칭 회로(173)의 제 1 전극(Se1)은 제 1 데이터 라인(DLo)과 전기적으로 결합될 수 있다. 예를 들어, 제 3 스위칭 회로(173)의 제 1 전극(Se1)은 제 1 데이터 라인(DLo)과 중첩되거나 교차하도록 연장되고 제 1 컨택홀을 통해 제 1 데이터 라인(DLo)에 전기적으로 결합될 수 있다.
제 3 스위칭 회로(173)의 제 2 전극(Se2)은 제 2 데이터 라인(DLe)과 전기적으로 결합될 수 있다. 예를 들어, 제 3 스위칭 회로(173)의 제 2 전극(Se2)은 제 2 데이터 라인(DLe)과 중첩되거나 교차하도록 연장되고 제 2 컨택홀을 통해 제 2 데이터 라인(DLe)에 전기적으로 결합될 수 있다.
도 9는 도 2와 도 8에 도시된 선 I-I'의 단면도이고, 도 10은 도 9에 도시된 'B2'의 확대도이고, 도 11은 도 9에 도시된 'B3'의 확대도이며, 도 12는 도 8에 도시된 선 II-II'의 단면도이다. 도 9 내지 도 12는 본 명세서의 실시예에 따른 댐부와 복수의 스위칭 회로부 등을 포함하는 최외곽 화소의 단면 구조를 개략적으로 나타내므로, 이하의 설명에서는 도 1 내지 도 8에서 설명한 구성과 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
도 2, 및 도 8 내지 도 12를 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10)은 기판(100), 배선 기판(200), 결합 부재(300), 및 라우팅부(400)를 더 포함할 수 있다.
본 명세서의 일 실시예에 따른 기판(100)은 회로층(101), 복수의 스위칭 회로부(170), 평탄화층(102), 발광 소자층(EDL), 뱅크(103), 댐부(104), 및 봉지층(106)을 포함할 수 있다.
회로층(101)은 기판(100) 위에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수 있다.
일 실시예에 따른 회로층(101)은 버퍼층(101a) 및 회로 어레이층(101b)을 포함할 수 있다.
버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(EDL) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 예를 들어, 버퍼층(101a)은 무기 물질로 이루어질 수 있다.
회로 어레이층(101b)은 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC), 복수의 스위칭 회로부(170), 및 패시베이션층(PAS)을 포함할 수 있다.
각 화소 영역(PA)의 회로 영역(CA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연층(ILD), 제 1 전극(SD1), 및 제 2 전극(SD2)을 포함할 수 있다.
활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 위에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 전극 컨택 영역과 제 2 전극 컨택 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시부(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결(또는 접촉)하는 점핑 구조물의 브릿지 라인으로 사용될 수 있다.
게이트 절연막(GI)은 활성층(ACT)의 채널 영역 위에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 위에 배치되고, 게이트 라인(GL)과 연결될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 활성층(ACT)의 채널 영역과 중첩될 수 있다.
층간 절연층(ILD)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 기판(100) 위에 배치될 수 있다. 예를 들어, 층간 절연층(ILD)은 무기 물질로 이루어질 수 있다. 일 실시예에 따른 층간 절연층(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 층간 절연층(ILD)은 절연층 또는 제 1 절연층으로 표현될 수 있다.
제 1 전극(SD1)은 활성층(ACL)의 제 1 전극 컨택 영역과 중첩되는 층간 절연층(ILD) 위에 배치되고, 층간 절연층(ILD)에 배치된 제 1 비아홀을 통해 활성층(ACL)의 제 1 전극 컨택 영역과 전기적으로 연결(또는 접촉)될 수 있다. 예를 들어, 제 1 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 전극 컨택 영역은 소스 영역일 수 있다.
제 2 전극(SD2)은 활성층(ACL)의 제 2 전극 컨택 영역과 중첩되는 층간 절연층(ILD) 위에 배치되고, 층간 절연층(ILD)에 배치된 제 2 비아홀을 통해 활성층(ACL)의 제 2 전극 컨택 영역과 전기적으로 연결(또는 접촉)될 수 있다. 예를 들어, 제 2 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 전극 컨택 영역은 드레인 영역일 수 있다.
도 5에 도시된 바와 같이, 화소 회로(PC)를 구성하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.
복수의 스위칭 회로부(170)는 최외곽 화소(Po)의 가장자리 부분(MA3)에 형성될 수 있다. 복수의 스위칭 회로부(170)는 제 1 내지 제 3 스위칭 회로(171, 172, 173)를 포함할 수 있다. 이러한 구성을 갖는 제 1 내지 제 3 스위칭 회로(171, 172, 173)는 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.
일 실시예에 따른 회로층(101)은 기판(100)과 버퍼층(101a) 사이에 배치된 하부 금속층(BML)을 더 포함할 수 있다. 하부 금속층(BML)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광 패턴(LSP)을 포함할 수 있다.
차광 패턴(LSP)은 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광 패턴(LSP)은 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광 패턴(LSP)은 TFT의 제 1 전극(SD1)에 전기적으로 결합됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.
하부 금속층(BML)은 게이트 라인(GL), 데이터 라인(DL), 화소 구동 전원 라인(PL), 화소 공통 전압 라인(CVL), 및 레퍼런스 전압 라인(RL) 중 서로 나란하게 배치되는 라인으로 사용될 수 있다. 예를 들어, 하부 금속층(BML)은 기판(100) 위에 배치되는 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 제 2 방향(Y)과 나란한 방향으로 배치되는 라인들로 사용될 수 있다.
패시베이션층(PAS)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 기판(100) 위에 배치될 수 있다. 패시베이션층(PAS)은 각 부화소 영역(SPA)에 배치된 구동 TFT(Tdr)를 덮는 회로층(101)의 최상층일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(PAS)은 층간 절연층(ILD)과 동일하거나 다른 무기 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다. 예를 들어, 패시베이션층(PAS)은 보호층, 회로 보호층, 회로 절연층, 무기 절연층, 제 1 무기 절연층, 또는 제 2 절연층 등의 용어로 표현될 수 있다.
평탄화층(102)은 패시베이션층(PAS)이 배치되어 있는 기판(100) 위에 배치되고 패시베이션층(PAS) 위에 평탄면을 제공할 수 있다. 예를 들어, 패시베이션층(PAS)은 층간 절연층(ILD)과 평탄화층(102) 사이에 배치될 수 있다.
평탄화층(102)은 기판(100)의 가장자리 부분에 배치된 패시베이션층(PAS)을 제외한 나머지 회로층(101)을 덮도록 형성될 수 있다. 예를 들어, 평탄화층(102)은 기판(100)과 발광 소자층(EDL) 사이에 배치되거나 발광 소자층(EDL) 아래에 배치될 수 있다. 일 실시예에 따른 평탄화층(102)은 유기 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 평탄화층(102)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등의 유기 물질로 이루어질 수 있으나, 이에 한정되지 않는다.
발광 소자층(EDL)은 평탄화층(102) 위에 배치될 수 있다. 일 실시예에 따른 발광 소자층(EDL)은 화소 전극(PE), 자발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(PE)은 반사 전극, 하부 전극, 자발광 소자(ED)의 애노드 전극 또는 제 1 전극으로 표현될 수도 있다. 화소 전극(PE)은 각 부화소(SP)의 발광 영역(EA)과 중첩되는 평탄화층(102) 위에 배치될 수 있다. 화소 전극(PE)은 화소 회로(PC)의 적어도 일부 또는 전체와 중첩되도록 배치될 수 있다.
화소 전극(PE)은 화소 회로(PC)의 적어도 일부 또는 전체와 중첩되도록 발광 영역(EA)에 배치된 복수의 화소 분할 전극(PEa, PEb)을 포함할 수 있으나, 이에 한정되지 않고, 화소 회로(PC)의 적어도 일부 또는 전체와 중첩되도록 발광 영역(EA)에 단일 몸체로 형성된 단일 전극 구조를 포함할 수 있다.
본 명세서의 일 실시예에 따른 화소 전극(PE)은 발광 영역(EA)의 일측 영역에 배치된 제 1 화소 분할 전극(PEa) 및 발광 영역(EA)의 타측 영역에 배치된 제 1 화소 분할 전극(PEa)을 포함할 수 있다. 복수의 화소 분할 전극(PEa, PEb)은 해당하는 발광 영역(EA)(또는 부화소 영역(SPA)) 내에서 서로 이격되도록 배치될 수 있다. 복수의 화소 분할 전극(PEa, PEb) 각각의 일측은 구동 TFT(Tdr)의 제 1 전극(SD1) 상으로 연장(또는 돌출)되고, 전극 컨택홀(ECH)을 통해서 구동 TFT(Tdr)의 제 1 전극(SD1)에 공통적으로 연결될 수 있다. 예를 들어, 복수의 화소 분할 전극(PEa, PEb) 각각은 발광 영역(EA)(또는 부화소 영역(SPA)) 내에 배치된 전극 컨택홀(ECH)로부터 분기될 수 있다.
복수의 화소 분할 전극(PEa, PEb)은 제조 공정시 이물질 등에 의한 불량 발생시 해당하는 부화소의 리페어(또는 정상화)를 위해 구현될 수 있다. 예를 들어, 복수의 화소 분할 전극(PEa, PEb)은 중 제 1 화소 분할 전극(PEa)에서 이물질에 의한 불량이 발생할 경우, 리페어 공정에서는 제 1 화소 분할 전극(PEa)의 연장부를 컷팅하여 구동 TFT(Tdr)의 제 1 전극(SD1)과 제 1 화소 분할 전극(PEa)의 전기적으로 연결(또는 접촉)을 분리시킴으로써 제 1 화소 분할 전극(PEa)을 제외한 나머지 화소 분할 전극(PEb)을 통해 해당 부화소를 리페어(또는 정상화)할 수 있다.
화소 전극(PE)은 적어도 2층 이상의 화소 전극층(PEL1, PEL2)의 적층 구조를 포함할 수 있다. 예를 들어, 적어도 2층 이상의 화소 전극층(PEL1, PEL2) 각각은 ITO, IZO, Al, Ag, Mo, Ti, MoTi, 및 Cu 중에서 선택된 적어도 하나의 재질로 이루어질 수 있다. 예를 들어, 적어도 2층 이상의 화소 전극층(PEL1, PEL2)은 평탄화층(102) 위에 순차적으로 증착된 후, 동시에 패터닝될 수 있으나, 이에 한정되지 않는다.
본 명세서의 일 실시예에 따른 화소 전극(PE)은 평탄화층(102) 위에 배치된 제 1 화소 전극층(PEL1)(또는 제 1 금속층), 및 제 1 화소 전극층(PEL1) 위에 배치(또는 적층)된 제 2 화소 전극층(PEL2)(또는 제 2 금속층)을 포함하는 2층 구조를 가질 수 있다. 제 1 및 2 화소 전극층(PEL1, PEL2)은 평탄화층(102) 위에 순차적으로 증착된 후, 동시에 패터닝될 수 있으나, 이에 한정되지 않는다.
제 1 화소 전극층(PEL1)은 평탄화층(102)과의 접착층 역할과 자발광 소자(ED)의 보조 전극의 역할을 할 수 있으며, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 제 2 화소 전극층(PEL2)은 반사판의 역할과 화소 전극(PE)의 저항을 감소시키는 역할을 할 수 있으며, Al, Ag, Mo, Ti, MoTi, 및 Cu 중 어느 하나의 재질로 이루어질 수 있다.
본 명세서의 다른 실시예에 따른 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조, ITO/Cu/MoTi/ITO의 4층 구조, 또는 ITO/MoTi/ITO/Ag/ITO의 5층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
자발광 소자(ED)는 기판(100) 위에 배치될 수 있다. 자발광 소자(ED)는 화소 전극(PE) 위에 형성되어 화소 전극(PE)과 직접적으로 접촉될 수 있다. 화소 전극(PE)은 자발광 소자(ED) 아래에 배치될 수 있다.
자발광 소자(ED)는 부화소(SP)별로 구분되지 않도록 복수의 부화소(SP) 각각에 공통적으로 형성되는 공통층일 수 있다. 자발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광(또는 청색 광)을 방출할 수 있다. 자발광 소자(ED)는 유기 발광 소자를 포함하거나, 유기 발광 소자와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.
유기 발광 소자는 백색 광(또는 청색 광)을 방출하기 위한 2 이상의 유기 발광부를 포함할 수 있다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 유기 발광부와 제 2 유기 발광부를 포함할 수 있다. 여기서, 제 1 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 적어도 하나를 포함할 수 있다. 제 2 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 제 1 유기 발광부로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나의 발광층을 포함할 수 있다.
유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광층의 상부 및/또는 하부 각각에 배치될 수 있다.
공통 전극(CE)은 기판(100)의 표시부(AA) 위에 배치되고 복수의 부화소(SP) 각각에 배치된 자발광 소자(ED)와 전기적으로 결합될 수 있다. 공통 전극(CE)은 캐소드 전극, 투명 전극, 상부 전극, 음극, 또는 제 2 전극으로 표현될 수 있다. 공통 전극(CE)은 자발광 소자(ED) 위에 형성되어 자발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 자발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.
추가적으로, 발광 소자층(EDL)은 공통 전극(CE) 위에 배치된 캡핑층(capping layer)을 더 포함할 수 있다. 캡핑층은 공통 전극(CE) 위에 배치되어 발광 소자층(EDL)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시킬 수 있다.
뱅크(103)는 평탄화층(102) 위에 배치되고 부화소 영역(SPA)의 발광 영역(EA)과 중첩되는 개구부를 포함하도록 형성될 수 있다. 뱅크(103)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 위에 배치될 수 있다. 뱅크(103)는 복수의 부화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 부화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리할 수 있다. 뱅크(103)는 각 화소 영역(PA)에 배치된 전극 컨택홀(ECH)을 덮도록 형성될 수 있다. 뱅크(103)는 발광 소자층(EDL)의 자발광 소자(ED)에 의해 덮일 수 있다. 예를 들어, 자발광 소자(ED)는 복수의 부화소(SP) 각각의 화소 전극(PE)뿐만 아니라 뱅크(103) 위에 배치될 수 있다.
댐부(104)는 기판(100)의 가장자리 부분 또는 최외곽 화소(Po)의 가장자리 부분에 배치될 수 있다. 댐부(104)는 최외곽 화소(Po)의 제 3 마진 영역(MA3)을 따라 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 표시부(AA)의 회로층(101) 위에 배치될 수 있다. 예를 들어, 댐부(104)는 형성 위치에 따라 회로층(101)의 층간 절연층(ILD)에 의해 지지되거나 스위칭 회로부(170) 위에 배치될 수 있다. 예를 들어, 제 3 마진 영역(MA3)은 댐부(104)를 포함하는 영역일 수 있다.
댐부(104)는 기판(100) 또는 최외곽 화소들(Po)의 가장자리 부분에 배치된 발광 소자층(EDL)의 적어도 일부를 분리시키도록 구현될 수 있다. 이러한 댐부(104)는 기판(100) 또는 최외곽 화소들(Po)의 가장자리 부분에서 발광 소자층(EDL)을 물리적으로 분리하는 기능, 유기 봉지층의 퍼짐 또는 흘러 넘침(over flow)을 차단하는 기능, 및 기판(100)의 측면 방향에서의 수분 침투를 방지하는 기능을 포함할 수 있다. 발광 소자층(EDL)을 분리하기 위한 댐부(104)의 구조에 대해서는 후술하기로 한다.
봉지층(106)은 기판(100)의 최외곽 가장자리 부분을 제외한 나머지 부분 위에 배치되어 발광 소자층(EDL)을 덮도록 구현될 수 있다. 봉지층(106)은 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 기판(100) 위에 구현될 수 있다. 예를 들어, 봉지층(106)은 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현됨으로써 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하고, 이를 통해 산소 또는 수분 등에 의한 발광 소자층(EDL)의 신뢰성을 향상시킬 수 있다.
봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.
제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 위에 배치되고 발광 소자층(EDL)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 제 1 봉지층(106a)은 무기 물질을 포함하는 제 1 무기 봉지층일 수 있다. 예를 들어, 제 1 봉지층(106a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다.
제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 댐부(104)에 의해 정의되는 봉지 영역에 배치된 제 1 봉지층(106a) 위에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 위에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 제 2 봉지층(106b)은 댐부(104)에 의해 둘러싸일 수 있다. 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 기판(100)의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐부(104)에 의해 차단될 수 있다. 제 2 봉지층(106b)은 유기 물질 또는 액상 유기 물질을 포함할 수 있다. 예를 들어, 제 2 봉지층(106b)은 실리콘옥시카본(SiOCz) 아크릴 또는 에폭시 계열의 레진(Resin) 등의 유기 물질로 이루어질 수 있다. 예를 들어, 제 2 봉지층(106b)은 이물 커버층 또는 유기 봉지층 등으로 표현될 수 있다.
제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 댐부(104)의 내측에 배치된 제 2 봉지층(106b)과 댐부(104)의 외측에 배치된 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 일 실시예에 따른 제 3 봉지층(106c)은 제 1 봉지층(106a)과 동일하거나 다른 무기 물질을 포함할 수 있다. 제 3 봉지층(106c)은 무기 물질을 포함하는 제 2 무기 봉지층일 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10) 또는 기판(100)은 분리부(105)를 더 포함할 수 있다.
분리부(105)는 기판(100)의 가장자리 부분 또는 최외곽 화소들(Po)의 가장자리 부분에 배치되거나 구현될 수 있다. 분리부(105)는 최외곽 화소(Po)의 제 3 마진 영역(MA3) 내에서 댐부(104)의 주변 영역을 따라 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 기판(100)의 가장자리 부분에 배치되거나 최외곽 화소들(Po)의 가장자리 부분에 배치될 수 있다. 예를 들어, 분리부(105)은 회로층(101) 위에 배치되고, 회로층(101)의 층간 절연층(ILD) 또는 버퍼층(101a)에 의해 지지될 수 있다.
최외곽 화소들(Po)에서, 제 1 마진 영역(MA1)은 제 3 마진 영역(MA3)과 발광 영역(EA) 사이에 배치될 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 최외곽 화소(Po)의 발광 영역(EA)(또는 뱅크(103))의 끝단과 댐부(104) 사이에 배치될 수 있다. 제 2 마진 영역(MA1)은 제 3 마진 영역(MA3)과 기판(100)의 외측면(OS1a) 사이에 배치될 수 있다. 예를 들어, 제 2 마진 영역(MA2)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 기판(100)의 외측면(OS)과 댐부(104) 사이에 배치될 수 있으며, 제 1 패드부(110)를 포함할 수 있다. 제 3 마진 영역(MA3)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 사이에 배치될 수 있으며, 댐부(104)를 포함할 수 있다.
분리부(105)는 최외곽 화소들(Po)의 가장자리 부분에 배치된 자발광 소자(ED)를 분리시키도록 구현될 수 있다. 분리부(105)는 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 자발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 분리부(105)는 댐부(104) 주변에서 발광 소자층(EDL)의 자발광 소자(ED)를 적어도 1회 분리(또는 단절)시킴으로써 측면 투습을 방지할 수 있다. 이러한 분리부(105)에 대해서는 후술하기로 한다.
도 2, 도 4, 도 8, 및 도 10을 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치 또는 기판(100)은 제 1 패드부(110)를 더 포함할 수 있다.
제 1 패드부(110)는 기판(100)의 일측 가장자리 부분에 배치되고, 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)과 전기적으로 일대일 연결될 수 있다.
일 실시예에 따른 제 1 패드부(110)는 회로층(101) 내부에 배치된 복수의 제 1 패드(111)를 포함할 수 있다. 복수의 제 1 패드(111)는 제 1 데이터 패드들(DP), 제 1 게이트 패드들(GP), 제 1 화소 구동 전원 패드들(PPP), 제 1 레퍼런스 전압 패드들(RVP), 제 1 화소 공통 전압 패드들(CVP)로 구분(또는 분류)될 수 있다. 일 실시예에 따른 제 1 패드부(110)는 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c), 및 제 1 내지 제 3 패드 연결 라인(176, 177, 178)을 더 포함할 수 있다.
복수의 제 1 패드(111)와 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 층간 절연층(ILD) 위에 배치되고 층간 절연층(ILD)과 버퍼층(101a)을 관통하는 패드 컨택홀(PCH)을 통해서 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 해당하는 라인과 전기적으로 연결(또는 접촉)될 수 있다. 일 실시예에 따른 복수의 제 1 패드(111)와 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 화소 전극(PE)과 동일한 물질로 이루어지고, 화소 전극(PE)과 함께 형성될 수 있다. 다른 실시예에 따른 복수의 제 1 패드(111) 각각은 TFT의 소스/드레인 전극과 동일한 물질로 이루어지고, TFT의 소스/드레인 전극과 함께 형성될 수 있다.
복수의 제 1 패드(111)와 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각의 적어도 일부는 패시베이션층(PAS)에 형성된 패드 오픈홀(POH)를 통해 기판(100) 위에 노출될 수 있다.
도 9를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(10) 또는 기판(100)은 봉지층(106) 위에 배치된 파장 변환층(107)을 더 포함할 수 있다.
파장 변환층(107)은 각 부화소 영역(SPA)의 발광 영역(EA)으로부터 입사되는 백색 광(또는 청색 광)을 부화소(SP)에 해당하는 컬러 광으로 변환시키거나 부화소(SP)에 해당하는 컬러 광만을 통과시킬 수 있다. 예를 들어, 파장 변환층(107)은 파장 변환 부재와 컬러 필터층 중 적어도 하나를 포함할 수 있다.
파장 변환층(107)은 복수의 파장 변환 부재(107a) 및 보호층(107b)을 포함할 수 있다.
복수의 파장 변환 부재(107a)는 각 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 위에 배치될 수 있다. 예를 들어, 복수의 파장 변환 부재(107a)는 각 부화소(SP)의 발광 영역(EA)과 동일하거나 넓은 크기를 가질 수 있다. 복수의 파장 변환 부재(107a)는 적색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 위에 배치된 적색 컬러 필터, 녹색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 위에 배치된 녹색 컬러 필터, 및 청색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 위에 배치된 청색 컬러 필터로 구분(또는 분류)될 수 있다.
보호층(107b)은 파장 변환 부재들(107a)을 덮으면서 파장 변환 부재들(107a) 위에 평탄면을 제공하도록 구현될 수 있다. 예를 들어, 보호층(107b)은 파장 변환 부재들(107a), 및 파장 변환 부재들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 실시예에 따른 보호층(107b)은 유기 물질을 포함할 수 있다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
대안적으로, 본 명세서의 일 실시예에 따른 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 위에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 부재들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소(SP)에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소(SP)의 발광 소자층(EDL)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치 또는 기판(100)은 기능성 필름(108)을 더 포함할 수 있다. 기능성 필름(108)은 파장 변환층(107) 위에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 위에 결합될 수 있다. 일 실시예에 따른 기능성 필름(108)은 반사 방지층(또는 반사 방지 필름), 배리어층(또는 배리어 필름), 터치 센싱층, 및 광 경로 제어층(또는 광 경로 제어 필름) 중 적어도 하나를 포함할 수 있다.
반사 방지층은 기판(100) 위에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다. 배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어짐으로써 수분 또는 산소 침투를 1차적으로 방지할 수 있다. 터치 센싱층은 상호 정전 용량 방식 또는 자기 정전 용량 방식을 기반으로 하는 터치 전극층을 포함함으로써 터치 전극층을 통해 사용자 터치에 대응되는 터치 데이터를 출력할 수 있다. 광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10) 또는 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.
측면 실링 부재(109)는 기판(100)과 기능성 필름(108) 사이에 형성되고, 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 예를 들어, 측면 실링 부재(109)는 기능성 필름(108)과 기판(100) 사이에서 발광 표시 장치의 외부에 노출된 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 기판(100)의 제 1 패드부(110)에 연결된 라우팅부(400)의 일부를 덮을 수 있다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 자발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 기판(100)의 제 1 패드부(110)와 중첩되는 측면 실링 부재(109)는 제 1 패드부(110)에 배치된 제 1 패드(111)에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다. 선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10)에서, 기판(100)은 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성된 제 1 챔퍼(champer)(100c)를 더 포함할 수 있다. 제 1 챔퍼(100c)는 외부로부터의 물리적인 충격에 따른 기판(100)의 모서리 부분의 파손을 최소화하면서 기판(100)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 1 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다. 이러한 제 1 챔퍼(100c)는 컷팅 휠, 연마 휠, 또는 레이저를 이용한 모따기 공정에 의해 구현될 수 있다. 이에 따라, 제 1 챔퍼(100c)에 접하도록 배치된 제 1 패드부(110)의 패드 전극들(111)의 외측면은 모따기 공정에 의해 기판(100)의 모서리 부분과 함께 제거되거나 연마됨으로써 제 1 챔퍼(100c)의 각도와 대응되는 각도로 경사진 경사면을 포함할 수 있다. 예를 들어, 제 1 챔퍼(100c)는 기판(100)의 제 1 면(100a)과 외측면(OS) 사이에 45도 각도로 형성될 때, 제 1 패드부(110)의 패드 전극들(111)의 외측면(또는 일단) 역시 45도 각도로 형성될 수 있다.
도 2, 도 4, 도 7, 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 배선 기판(200)은 배선 기판(200)은 제 2 패드부(210), 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)를 포함할 수 있다.
제 2 패드부(210)는 제 1 패드부(110)에 배치되어 있는 복수의 제 1 패드 각각과 일대일으로 중첩되도록 배선 기판(200)의 후면(200b)에 배치된 복수의 제 2 패드(211)를 포함할 수 있다. 복수의 제 2 패드(211)는 복수의 제 2 화소 구동 전원 패드, 복수의 제 2 데이터 패드, 복수의 제 2 레퍼런스 전압 패드, 복수의 제 2 게이트 패드, 및 복수의 제 2 화소 공통 전압 패드로 구분(또는 분류)될 수 있다.
복수의 제 2 화소 구동 전원 패드 각각은 제 1 패드부(110)에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 중첩될 수 있다. 복수의 제 2 데이터 패드 각각은 제 1 패드부(110)에 배치된 복수의 제 1 데이터 패드(DP1) 각각과 중첩될 수 있다. 복수의 제 2 레퍼런스 전압 패드 각각은 제 1 패드부(110)에 배치된 복수의 제 1 레퍼런스 전압 패드(RVP1) 각각과 중첩될 수 있다. 복수의 제 2 게이트 패드 각각은 제 1 패드부(110)에 배치된 복수의 제 1 게이트 패드(GP1) 각각과 중첩될 수 있다. 복수의 제 2 화소 공통 전압 패드 각각은 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전압 패드(CVP1) 각각과 중첩될 수 있다.
제 2 패드부(210)는 제 1 패드부(110)에 배치된 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각과 중첩된 제 1 내지 제 3 후면 센싱 제어 패드를 더 포함할 수 있다. 본 명세서의 일 실시예에 따르면, 제 1 내지 제 3 후면 센싱 제어 패드 각각은 복수의 전면 더미 패드 각각과 중첩되는 복수의 후면 더미 패드 중에서 선택될 수 있다. 예를 들어, 제 2 패드부(110)는 복수의 후면 패드를 포함하고, 복수의 후면 패드는 복수의 제 2 화소 구동 전원 패드, 복수의 제 2 데이터 패드, 복수의 제 2 레퍼런스 전압 패드, 복수의 제 2 게이트 패드, 복수의 제 2 화소 공통 전압 패드, 및 제 1 내지 제 3 후면 센싱 제어 패드로 구분(또는 분류)될 수 있다.
적어도 하나의 제 3 패드부(230)는 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)(231)를 포함할 수 있다. 예를 들어, 복수의 제 3 패드(231)는 복수의 제 3 화소 구동 전원 패드, 복수의 제 3 데이터 패드, 복수의 제 3 레퍼런스 전압 패드, 복수의 제 3 게이트 패드, 및 적어도 하나의 제 3 화소 공통 전압 패드로 구분(또는 분류)될 수 있다. 적어도 하나의 제 3 패드부(230)는 구동 회로부(500)와 결합되며, 구동 회로부(500)로부터 공급되는 화소 구동 전원, 데이터 신호, 레퍼런스 전압, 게이트 제어 신호, 및 화소 공통 전압을 수신할 수 있다.
그리고, 적어도 하나의 제 3 패드부(230)는 구동 회로부(500)로부터 제 1 내지 제 3 스위칭 제어 신호를 수신하는 제 1 내지 제 3 스위칭 제어 신호 패드를 더 포함할 수 있다.
링크 라인부(250)는 배선 기판(200)의 후면(200b) 중 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치된 복수의 링크 라인을 포함할 수 있다.
복수의 링크 라인은 복수의 화소 구동 전원 링크 라인, 복수의 데이터 링크 라인, 복수의 레퍼런스 전압 링크 라인, 복수의 게이트 링크 라인, 및 적어도 하나의 화소 공통 전압 링크 라인으로 구분(또는 분류)될 수 있다.
복수의 화소 구동 전원 링크 라인 각각은 복수의 제 2 화소 구동 전원 패드 각각과 복수의 제 3 화소 구동 전원 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 데이터 링크 라인 각각은 복수의 제 2 데이터 패드 각각과 복수의 제 3 데이터 패드 각각에 개별적(또는 일대일)(또는 결합)으로 연결될 수 있다. 복수의 레퍼런스 전압 링크 라인 각각은 복수의 제 2 레퍼런스 전압 패드 각각과 복수의 제 3 레퍼런스 전압 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 게이트 링크 라인 각각은 복수의 제 2 게이트 패드 각각과 복수의 제 3 게이트 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 적어도 하나의 화소 공통 전압 링크 라인(257)은 복수의 제 2 화소 공통 전압 패드 각각과 적어도 하나의 제 3 화소 공통 전압 패드에 공통적으로 연결(또는 결합)될 수 있다.
또한, 링크 라인부(250)에서, 복수의 링크 라인은 제 1 내지 제 3 센싱 제어 링크 라인으로 더 구분(또는 분류)될 수 있다. 예를 들어, 링크 라인부(250)는 제 1 내지 제 3 센싱 제어 링크 라인을 더 포함할 수 다. 제 1 내지 제 3 센싱 제어 링크 라인 각각은 제 2 패드부(210)에 배치된 제 1 내지 제 3 후면 센싱 제어 패드 각각과 적어도 하나의 제 3 패드부(250)에 배치된 제 1 내지 제 3 스위칭 제어 신호 패드 각각에 개별적(또는 일대일)으로 연결될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치(10) 또는 배선 기판(200)은 금속 패턴층 및 절연층을 더 포함할 수 있다.
금속 패턴층(또는 전도성 패턴층)은 복수의 금속층을 포함할 수 있다. 금속 패턴층은 제 1 금속층(201), 제 2 금속층(203), 및 제 3 금속층(205)을 포함할 수 있다. 절연층은 복수의 절연층을 포함할 수 있다. 예를 들어, 절연층은 제 1 절연층(202), 제 2 절연층(204), 및 제 3 절연층(206)을 포함할 수 있다. 절연층은 후면 절연층 또는 패턴 절연층으로 표현될 수도 있다.
제 1 금속층(201)은 배선 기판(200)의 후면(200b) 위에 구현될 수 있다. 제 1 금속층(201)은 제 1 금속 패턴을 포함할 수 있다. 예를 들어, 제 1 금속층(201)은 제 1 링크층 또는 링크 라인층으로 표현될 수도 있다. 이러한 제 1 금속 패턴은 링크 라인부(250)의 링크 라인들로 사용될 수 있다.
제 1 절연층(202)은 제 1 금속층(201)을 덮도록 배선 기판(200)의 후면(200b) 위에 구현될 수 있다. 일 실시예에 따른 제 1 절연층(202)은 무기 물질로 이루어질 수 있다.
제 2 금속층(203)은 제 1 절연층(202) 위에 구현될 수 있다. 일 실시예에 따른 제 2 금속층(203)은 제 2 금속 패턴을 포함할 수 있다. 예를 들어, 제 2 금속층(203)은 제 2 링크층, 점핑 라인층 또는 브릿지 라인층으로 표현될 수도 있다. 이러한 제 2 금속 패턴은 링크 라인부의 링크 라인들 중 게이트 링크 라인들로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 2 금속층(203)은 링크 라인부에서, 서로 다른 층 또는 서로 다른 금속 재질로 이루어진 링크 라인들을 전기적으로 연결(또는 접촉)하기 위한 점핑 라인(또는 브릿지 라인)으로 사용될 수 있다.
선택적으로, 제 2 금속층(203)에 배치되는 링크 라인(예를 들어, 복수의 제 1 링크 라인)은 제 1 금속층(201)에 배치되고, 제 1 금속층(201)에 배치되는 링크 라인(예를 들어, 복수의 제 2 링크 라인)은 제 2 금속층(203)에 배치되도록 변경될 수 있다.
제 2 절연층(204)은 제 2 금속층(203)을 덮도록 배선 기판(200)의 후면(200b) 위에 구현될 수 있다. 일 실시예에 따른 제 2 절연층(204)은 무기 물질로 이루어질 수 있다.
제 3 금속층(205)은 제 2 절연층(204) 위에 구현될 수 있다. 일 실시예에 따른 제 3 금속층(205)은 제 3 금속 패턴을 포함할 수 있다. 예를 들어, 제 3 금속층(205)은 제 3 링크층 또는 패드 전극층으로 표현될 수도 있다. 이러한 제 3 금속 패턴은 제 2 패드부(210)의 패드들로 사용될 수 있다. 예를 들어, 제 3 금속층(205)으로 이루어진 제 2 패드부(210)의 패드들은 제 1 및 제 2 절연층(202, 204)에 형성된 패드 컨택홀을 통해서 제 1 금속층(201)과 전기적으로 연결(또는 접촉)될 수 있다.
제 3 절연층(206)은 제 3 금속층(205)을 덮도록 배선 기판(200)의 후면(200b) 위에 구현될 수 있다. 일 실시예에 따른 제 3 절연층(206)은 유기 물질로 이루어질 수 있다. 예를 들어, 제 3 절연층(206)은 포토아크릴(photo acryl) 등과 같은 절연 재질로 이루어질 수 있다. 이러한 제 3 절연층(206)은 제 3 금속층(205)을 덮음으로써 제 3 금속층(205)의 외부 노출을 방지할 수 있다. 제 3 절연층(206)은 유기 절연층, 보호층, 후면 보호층, 유기 보호층, 후면 코팅층, 또는 후면 커버층으로도 표현될 수도 있다.
라우팅부(400)는 기판(100)의 외측면(OS) 중 제 1 외측면(OS1a)과 배선 기판(200)의 제 1 외측면(OS1b) 각각에 배치된 복수의 라우팅 라인(410)을 포함할 수 있다.
복수의 라우팅 라인(410) 각각은 제 1 패드부(110)의 제 1 패드들(111) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결될 수 있다. 복수의 라우팅 라인(410)은 복수의 화소 전원 라우팅 라인, 복수의 데이터 라우팅 라인, 복수의 레퍼런스 전압 라우팅 라인, 복수의 게이트 라우팅 라인, 및 복수의 화소 공통 전압 라우팅 라인로 분류(또는 구분)될 수 있다.
복수의 화소 전원 라우팅 라인 각각은 제 1 패드부(110)에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 제 2 패드부(210)에 배치된 복수의 제 2 화소 구동 전원 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 데이터 라우팅 라인 각각은 제 1 패드부(110)에 배치된 복수의 제 1 데이터 패드(DP1) 각각과 제 2 패드부(210)에 배치된 복수의 제 2 데이터 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 레퍼런스 전압 라우팅 라인들(415) 각각은 제 1 패드부(110)의 제 1 레퍼런스 전압 패드들(RVP1)과 제 2 패드부(210)의 제 2 레퍼런스 전압 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 게이트 라우팅 라인 각각은 제 1 패드부(110)에 배치된 복수의 제 1 게이트 패드 각각과 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 복수의 화소 공통 전압 라우팅 라인 각각은 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전압 패드 각각과 제 2 패드부(210)에 배치된 복수의 제 2 화소 공통 전압 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다.
라우팅부(400)에서, 복수의 라우팅 라인(410)은 제 1 내지 제 3 센싱 제어 라우팅 라인으로 더 분류(구분)될 수 있다. 예를 들어, 라우팅부(400)는 제 1 내지 제 3 센싱 제어 라우팅 라인을 더 포함할 수 있다. 제 1 내지 제 3 센싱 제어 라우팅 라인 각각은 제 1 패드부(110)에 배치된 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각과 제 2 패드부(210)에 배치된 제 1 내지 제 3 후면 센싱 제어 패드 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다.
복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 각각은 기판(100)의 외측면(OS1a)과 배선 기판(200)의 외측면(OS1b)을 감싸도록 형성될 수 있다. 본 명세서의 일 실시예에 따르면, 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 각각은 전도성 페이스트를 이용한 프린팅 공정에 의해 형성될 수 있다. 본 명세서의 다른 실시예에 따르면, 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 각각은 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정에 의해 형성될 수 있다. 예를 들어, 전도성 페이스트는 은(Ag) 페이스트를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 명세서의 일 실시예에 따른 발광 표시 장치 또는 라우팅부(400)는 에지 코팅층(430)을 더 포함할 수 있다.
에지 코팅층(430)은 라우팅부(400)를 덮도록 구현될 수 있다. 에지 코팅층(430)은 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 각각을 덮도록 구현될 수 있다. 예를 들어, 에지 코팅층(430)은 에지 보호층 또는 에지 절연층일 수 있다.
일 실시예에 따른 에지 코팅층(430)은 복수의 라우팅 라인(410)뿐만 아니라 기판(100)의 제 1 가장자리 부분과 제 1 외측면(OS1a), 및 배선 기판(200)의 제 1 가장자리 부분과 제 1 외측면(OS1b) 전체를 덮도록 구현될 수 있다. 에지 코팅층(430)은 금속 재질로 이루어진 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 각각의 부식이나 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 간의 전기적인 쇼트를 방지할 수 있다. 또한, 에지 코팅층(430)은 복수의 라우팅 라인(410)과 제 1 내지 제 3 센싱 제어 라우팅 라인 및 제 1 패드부(110)의 제 1 패드들(111)에 의해 외부 광의 반사를 방지하거나 최소화할 수 있다. 에지 코팅층(430)은 블랙 잉크를 포함하는 광차단 물질로 이루어질 수 있다. 에지 코팅층(430)은 표시 장치(또는 표시 패널)의 최외곽 측면(또는 측벽)을 구현(또는 구성)하므로, 외부 충격에 의한 기판(100, 200)의 외측면(OS)의 손상을 방지하기 위하여, 충격 흡수 물질(또는 재질) 또는 연성 물질을 포함할 수 있다. 에지 코팅층(430)은 광차단 물질과 충격 흡수 물질의 혼합 물질을 포함할 수 있다.
도 9, 도 11, 및 도 12를 참조하여 본 명세서의 실시예에 따른 댐부(104)와 복수의 스위칭 회로부(170) 및 분리부(105)를 설명하면 다음과 같다.
본 명세서의 실시예에 따른 댐부(104)의 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각은 제 1 댐 패턴(또는 하부 댐)(104a), 제 2 댐 패턴(또는 중간 댐)(104b), 금속 라인(104m), 및 제 3 댐 패턴(또는 상부 댐)(104c)을 포함할 수 있다.
제 1 댐 패턴(104a)은 기판(100) 또는 최외곽 화소(Po)의 제 3 마진 영역(MA3)의 회로층(101) 위에 배치될 수 있다. 제 1 댐 패턴(104a)의 일부는 정전기 보호 회로(EPC) 위에 배치될 수 있다. 제 1 댐 패턴(104a)은 무기 물질로 이루어질 수 있다.
본 명세서의 일 실시예에 따르면, 제 1 댐 패턴(104a)은 패시베이션층(PAS)과 동일한 물질로 이루어질 수 있다. 제 1 댐 패턴(104a)은 패시베이션층(PAS)의 단일층 구조로 구현될 수 있다. 이 경우, 제 1 댐 패턴(104a)은 제 3 마진 영역(MA3)의 층간 절연층(ILD) 위에 배치된 패시베이션층(PAS)의 패터닝 공정에 의해 패터닝(또는 제거)되지 않고 그대로 남아 있는 패시베이션층(PAS)의 일부(또는 비패터닝 영역)에 의해 형성되거나 구현될 수 있다.
본 명세서의 다른 실시예에 따르면, 제 1 댐 패턴(104a)은 패시베이션층(PAS)과 층간 절연층(ILD)의 적층 구조로 구현될 수 있다. 이 경우, 제 1 댐 패턴(104a)은 제 3 마진 영역(MA3)의 버퍼층(101a) 위에 배치된 층간 절연층(ILD)과 패시베이션층(PAS)의 패터닝 공정에 의해 패터닝(또는 제거)되지 않고 그대로 남아 있는 층간 절연층(ILD)과 패시베이션층(PAS)의 일부(또는 비패터닝 영역)에 의해 형성되거나 구현될 수 있다.
제 1 댐 패턴(104a)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 제 1 댐 패턴(104a)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태의 단면 구조를 가질 수 있다.
제 2 댐 패턴(104b)은 제 1 댐 패턴(104a) 위에 배치될 수 있다. 일 실시예에 따른 제 2 댐 패턴(104b)은 유기 물질로 이루어질 수 있다. 예를 들어, 제 2 댐 패턴(104b)은 평탄화층(102)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제 2 댐 패턴(104b)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 제 2 댐 패턴(104b)의 높이(또는 두께)는 평탄화층(102)의 2번 증착에 따라 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다. 이러한 제 2 댐 패턴(104b)은 평탄화층(102)의 패터닝 공정에 의해 패터닝(또는 제거)되지 않고 그대로 남아 있는 평탄화층(102)의 일부(또는 비패터닝 영역)에 의해 형성되거나 구현될 수 있다.
제 2 댐 패턴(104b)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 제 2 댐 패턴(104b)은 제 1 댐 패턴(104a)과 동일한 사다리꼴 형태의 단면 구조를 가질 수 있다. 폭 방향을 기준으로, 제 2 댐 패턴(104b)의 일측 가장자리 부분과 타측 가장자리 부분 각각은 제 1 댐 패턴(104a)의 측면 외부로 돌출될 수 있다. 예를 들어, 제 2 댐 패턴(104b)의 측면 끝단과 제 1 댐 패턴(104a)의 측면 사이의 거리는 자발광 소자(ED)의 두께와 공통 전극(CE)의 두께를 합한 두께보다 클 수 있다.
제 1 댐 패턴(104a)의 측면(104as)은 제 2 댐 패턴(104b)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 댐부(104)은 제 1 댐 패턴(104a)과 제 2 댐 패턴(104b) 사이의 경계부 또는 제 1 댐 패턴(104a)의 상부 측면에 배치된 언더 컷 영역을 포함할 수 있다. 제 1 댐 패턴(104a)과 제 2 댐 패턴(104b) 사이의 언더 컷 영역은 댐부(104) 위에 배치되는 발광 소자층(EDL)의 적어도 일부 층을 분리(또는 단절)시키기 위한 구조물일 수 있다. 예를 들어, 제 1 댐 패턴(104a)과 제 2 댐 패턴(104b) 사이의 언더 컷 영역은 패시베이션층(PAS)의 과식각 공정에 의해 형성되거나 구현될 수 있다. 이러한 제 2 댐 패턴(104b)은 제 1 댐 패턴(104a)의 언더 컷 구조에 의해서 제 1 댐 패턴(104a)의 측면 외부로 돌출됨으로써 제 1 댐 패턴(104a)의 측면을 덮을 수 있다. 이에 의해, 제 2 댐 패턴(104b)은 제 1 댐 패턴(104a)에 대해 처마 구조를 가질 수 있다.
금속 라인(104m)은 제 2 댐 패턴(104b) 위에 배치될 수 있다. 금속 라인(104m)은 화소 전극(PE)과 동일한 재질 또는 동일한 구조로 제 2 댐 패턴(104b) 위에 적층될 수 있다. 이러한 금속 라인(104m)은 화소 전극(PE)의 패터닝 공정에 의해 패터닝(또는 제거)되지 않고, 제 2 댐 패턴(104b) 위에 그대로 남아 있는 화소 전극 물질의 일부(또는 비패터닝 영역)에 의해 형성되거나 구현될 수 있다.
제 3 댐 패턴(104c)은 금속 라인(104m)을 감싸도록 제 2 댐 패턴(104b) 위에 배치될 수 있다. 제 3 댐 패턴(104c)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 제 3 댐 패턴(104c)은 제 2 댐 패턴(104b)과 동일한 사다리꼴 형태의 단면 구조를 가질 수 있다.
제 3 댐 패턴(104c)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들어, 제 3 댐 패턴(104c)은 뱅크(103)와 동일한 물질로 제 2 댐 패턴(104b) 위에 적층될 수 있다. 이러한 제 3 댐 패턴(104c)은 뱅크(103)의 패터닝 공정에 의해 패터닝(또는 제거)되지 않고 그대로 남아 있는 뱅크(103)의 일부(또는 비패터닝 영역)에 의해 형성되거나 구현될 수 있다.
본 명세서의 일 실시예에 따르면, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각의 위에 배치되는 자발광 소자(ED)의 물질층은 제 1 댐 패턴(104a)과 제 2 댐 패턴(104b) 사이의 언더 컷 영역(또는 처마 구조)에 의해서 증착 공정 중에 자동적으로 분리(또는 단절)될 수 있다. 예를 들어, 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에서, 제 2 댐 패턴(104b)에 의해 가려지는 제 1 댐 패턴(104a)의 측면(104as)에 증착되지 못하고, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각의 상면과 측면, 및 회로층(101) 위에 증착됨으로써 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각의 제 1 댐 패턴(104a)과 제 2 댐 패턴(104b) 사이의 언더 컷 영역에서 분리(또는 단절)될 수 있다. 따라서, 자발광 소자(ED)은 증착 공정시 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에서 자동적으로 분리(또는 단절)될 수 있으며, 이로 인해 자발광 소자(ED)를 분리(또는 단절)시키기 위한 별도의 패터닝 공정이 생략될 수 있다. 따라서, 기판(100) 상에 배치된 자발광 소자(ED)는 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에서 분리(또는 단절)됨으로써 기판(100)의 측면 투습 경로는 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 의해 차단될 수 있다.
부가적으로, 자발광 소자(ED) 상에 배치된 공통 전극(CE)은 증착 방식에 따른 증착 공정시, 자발광 소자(ED)와 동일하게 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각의 언더 컷 영역에 의해서 자동적으로 분리(또는 단절)되거나, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각의 언더 컷 영역에 의해 분리되지 않고 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각과 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 의해 분리된 섬 형태의 발광 소자(EDi) 모두를 둘러싸도록 형성될 수 있다.
도 8, 도 9, 및 도 11을 참조하면, 제 1 댐(104-1)의 금속 라인(104m)은 제 1 패드 연결 라인(176) 및 복수의 스위칭 회로부(170) 각각의 제 1 스위칭 회로(171)의 게이트 전극(Sg) 각각과 중첩되거나 교차할 수 있다. 제 1 댐(104-1)의 금속 라인(104m)은 제 1 패드 연결 라인(176)과 제 1 댐(104-1)의 교차 영역에 형성된 비아홀(176h)을 통해 제 1 패드 연결 라인(176)과 전기적으로 연결(또는 접촉)될 수 있다. 제 1 댐(104-1)의 금속 라인(104m)은 제 1 스위칭 회로(171)의 게이트 전극(Sg)과 제 1 댐(104-1)의 교차 영역에 형성된 제 1 제어 라인 컨택홀(CLh1)을 통해 제 1 스위칭 회로(171)의 게이트 전극(Sg)과 전기적으로 연결(또는 접촉)될 수 있다. 이에 의해, 제 1 댐(104-1)에 내장된 금속 라인(104m)은 기판(100)의 가장자리 부분에 연속적으로 배치된 폐루프 라인 형상으로 배치됨으로써 제 1 전면 센싱 제어 패드(112a)와 제 1 패드 연결 라인(176)를 통해 공급되는 제 1 스위칭 제어 신호를 복수의 스위칭 회로부(170) 각각의 제 1 스위칭 회로(171)의 게이트 전극(Sg)에 공급할 수 있다. 예를 들어, 제 1 댐(104-1)에 내장된 금속 라인(104m)은 제 1 스위칭 제어 라인으로 사용될 수 있다.
제 2 댐(104-2)의 금속 라인(104m)은 제 2 패드 연결 라인(177) 및 복수의 스위칭 회로부(170) 각각의 제 2 스위칭 회로(172)의 게이트 전극(Sg) 각각과 중첩되거나 교차할 수 있다. 제 2 댐(104-2)의 금속 라인(104m)은 제 2 패드 연결 라인(177)과 제 2 댐(104-2)의 교차 영역에 형성된 비아홀(177h)을 통해 제 2 패드 연결 라인(177)과 전기적으로 연결(또는 접촉)될 수 있다. 제 2 댐(104-2)의 금속 라인(104m)은 제 2 스위칭 회로(172)의 게이트 전극(Sg)과 제 2 댐(104-2)의 교차 영역에 형성된 제 2 제어 라인 컨택홀(CLh2)을 통해 제 2 스위칭 회로(172)의 게이트 전극(Sg)과 전기적으로 연결(또는 접촉)될 수 있다. 이에 의해, 제 2 댐(104-2)에 내장된 금속 라인(104m)은 기판(100)의 가장자리 부분에 연속적으로 배치된 폐루프 라인 형상으로 배치됨으로써 제 2 전면 센싱 제어 패드(112b)와 제 2 패드 연결 라인(177)를 통해 공급되는 제 2 스위칭 제어 신호를 복수의 스위칭 회로부(170) 각각의 제 2 스위칭 회로(172)의 게이트 전극(Sg)에 공급할 수 있다. 예를 들어, 제 2 댐(104-2)에 내장된 금속 라인(104m)은 제 2 스위칭 제어 라인으로 사용될 수 있다.
제 3 댐(104-3)의 금속 라인(104m)은 제 3 패드 연결 라인(178) 및 복수의 스위칭 회로부(170) 각각의 제 3 스위칭 회로(173)의 게이트 전극(Sg) 각각과 중첩되거나 교차할 수 있다. 제 3 댐(104-3)의 금속 라인(104m)은 제 3 패드 연결 라인(178)과 제 3 댐(104-3)의 교차 영역에 형성된 비아홀(178h)을 통해 제 3 패드 연결 라인(178)과 전기적으로 연결(또는 접촉)될 수 있다. 제 3 댐(104-3)의 금속 라인(104m)은 제 3 스위칭 회로(173)의 게이트 전극(Sg)과 제 3 댐(104-3)의 교차 영역에 형성된 제 3 제어 라인 컨택홀(CLh3)을 통해 제 3 스위칭 회로(173)의 게이트 전극(Sg)과 전기적으로 연결(또는 접촉)될 수 있다. 이에 의해, 제 3 댐(104-3)에 내장된 금속 라인(104m)은 기판(100)의 가장자리 부분에 연속적으로 배치된 폐루프 라인 형상으로 배치됨으로써 제 3 전면 센싱 제어 패드(112C)와 제 3 패드 연결 라인(178)를 통해 공급되는 제 3 스위칭 제어 신호를 복수의 스위칭 회로부(170) 각각의 제 3 스위칭 회로(173)의 게이트 전극(Sg)에 공급할 수 있다. 예를 들어, 제 3 댐(104-3)에 내장된 금속 라인(104m)은 제 3 스위칭 제어 라인으로 사용될 수 있다.
부가적으로, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 내장된 금속 라인(104m)은 발광 표시 장치의 검사 모드에서 구동 회로부(500)로부터 공급되는 스위칭 제어 신호를 복수의 스위칭 회로부(170)에 공급하기 위한 스위칭 제어 라인으로 사용될 수 있고, 발광 표시 장치의 정상 구동 모드 또는 영상 표시 모드에서 정전기 보호 라인 또는 정전기 차단 라인으로 사용될 수 있다. 예를 들어, 발광 표시 장치의 정상 구동 모드 또는 영상 표시 모드에서, 구동 회로부(500)는 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 내장된 금속 라인(104m)에 정전기 보호 전원을 공급할 수 있다. 예를 들어, 정전기 보호 전원은 그라운드 전압, 접지 전압, 또는 화소 공통 전압일 수 있다. 이에 의해, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 내장된 금속 라인(104m)은 외부로부터 표시부(AA)의 내부 쪽으로 유입되는 정전기를 차단하여 정전기에 의한 불량을 방지할 수 있다.
부가적으로, 제 1 내지 제 3 댐(104-1, 104-2, 104-3) 각각에 내장된 금속 라인(104m)과 제 1 내지 제 3 패드 연결 라인(176, 177, 178)의 교차 영역에 있어서, 금속 라인(104m)과 패드 연결 라인(176, 177, 178) 간의 거리(또는 높이)로 인하여 패드 연결 라인(176, 177, 178)을 노출시키기 위한 비아홀(176h, 177h, 178h)을 형성하는데 어려움이 있을 수 있다. 이에, 금속 라인(104m)과 패드 연결 라인(176, 177, 178) 사이에 중간 금속층이 추가로 배치될 수 있다. 중간 금속층은 구동 TFT(Tdr)의 제 1 전극(SD1)과 함께 층간 절연층(ILD) 상에 구현될 수 있다. 예를 들어, 중간 금속층은 층간 절연층(ILD)과 버퍼층(101a)을 관통하여 형성되는 중간 비아홀을 통해 패드 연결 라인(176, 177, 178)과 전기적으로 연결(또는 접촉)될 수 있다. 그리고, 금속 라인(104m)의 일 부분은 제 2 댐 패턴(104b)를 관통하여 중간 금속층을 노출시키는 비아홀(176h, 177h, 178h)을 통해서 중간 금속층과 전기적으로 연결(또는 접촉)될 수 있다. 이에 따라, 금속 라인(104m)은 중간 금속층을 통해서 패드 연결 라인(176, 177, 178)과 전기적으로 연결(또는 접촉)될 수 있다.
본 명세서의 일 실시예에 따른 분리부(105)는 댐부(104)의 주변에 배치되는 자발광 소자(ED)를 분리시키도록 댐부(104)의 주변에 구현될 수 있다. 분리부(105)는 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 자발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 분리부(105)는 댐부(105)의 주변에서 발광 소자층(EDL)의 자발광 소자(ED)를 적어도 1회 분리(또는 단절)시킴으로써 측면 투습을 방지할 수 있다. 예를 들어, 분리부(105)는 자발광 소자(ED)의 분리 영역, 분리 라인, 단절 영역, 또는 단선 라인으로 정의될 수도 있다.
분리부(105)는 댐부(104)의 주변의 회로층(101)의 버퍼층(101a) 또는 층간 절연층(ILD) 위에 구현될 수 있다. 분리부(105)는 댐부(104)의 주변에 배치된 복수의 분리 구조물(105-1, 105-2)을 포함할 수 있다. 예를 들어, 분리부(105)는 제 1 댐(104-1)과 제 2 댐(104-2) 사이에 배치된 제 1 분리 구조물(105-1), 및 제 2 댐(104-2)과 제 3 댐(104-3) 사이에 배치된 제 2 분리 구조물(105-2)을 포함할 수 있다.
제 1 및 제 2 분리 구조물(105-1, 105-2) 각각은 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 표시부(AA)의 회로층(101) 위에 배치될 수 있다. 제 1 분리 구조물(105-1)은 제 1 댐(104-1)을 둘러싸도록 배치될 수 있다. 제 2 분리 구조물(105-2)은 제 2 댐(104-2)을 둘러싸도록 배치될 수 있다.
제 1 및 제 2 분리 구조물(105-1, 105-2) 각각은 하부 구조물(105a) 및 상부 구조물(105b)을 포함할 수 있다.
하부 구조물(105a)은 패시베이션층(101d)에 의한 단일층 구조로 구현되거나 패시베이션층(PAS)과 층간 절연층(ILD)의 적층 구조로 구현될 수 있다. 하부 구조물(105a)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 하부 구조물(105a)은 베이스 분리 구조물, 하부 테이퍼 구조물, 또는 제 1 테이퍼 구조물 등의 용어로 표현될 수 있다. 이러한 하부 구조물(105a)은 제 1 댐 패턴(104a)과 함께 제 1 댐 패턴(104a)과 동일한 구조를 가지도록 구현될 수 있다.
상부 구조물(105b)은 하부 구조물(105a) 상에 배치될 수 있다. 상부 구조물(105b)은 유기 물질을 포함할 수 있다. 상부 구조물(105b)은 뱅크(103)와 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 구조물(105b)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 폭 방향을 기준으로, 상부 구조물(105b)의 일측 가장자리 부분과 타측 가장자리 부분 각각은 하부 구조물(105a)의 측면 외부로 돌출될 수 있다. 예를 들어, 상부 구조물(105b)은 상부 테이퍼 구조물 또는 제 2 테이퍼 구조물 등의 용어로 표현될 수 있다.
하부 구조물(105a)의 측면(105as)은 상부 구조물(105b)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각은 하부 구조물(105a)과 상부 구조물(105b) 사이의 경계부 또는 하부 구조물(105a)의 상부 측면에 배치된 언더 컷 영역을 포함할 수 있다. 하부 구조물(105a)과 상부 구조물(105b) 사이의 언더 컷 영역은 분리부(105) 위에 배치되는 발광 소자층(EDL)의 적어도 일부 층을 분리(또는 단절)시키기 위한 구조물일 수 있다. 예를 들어, 하부 구조물(105a)과 상부 구조물(105b) 사이의 언더 컷 영역은 패시베이션층(PAS)의 과식각 공정에 의해 형성되거나 구현될 수 있다. 이러한 상부 구조물(105b)은 하부 구조물(105a)의 언더 컷 구조에 의해서 하부 구조물(105a)의 측면 외부로 돌출됨으로써 하부 구조물(105a)의 측면을 덮을 수 있다. 이에 의해, 상부 구조물(105b)은 하부 구조물(105a)에 대해 처마 구조를 가지도록 하부 구조물(105a) 위에 배치될 수 있다.
제 1 및 제 2 분리 구조물(105-1, 105-2) 중 적어도 하나는 하부 구조물(105a)과 상부 구조물(105b) 사이에 배치된 금속 구조물(105m)을 더 포함할 수 있다.
금속 구조물(105m)은 하부 구조물(105a) 상에 배치될 수 있다. 금속 구조물(105m)은 화소 전극(PE) 또는 댐부(104)의 금속 라인(104m)과 동일한 재질 또는 동일한 구조를 가지도록 하부 구조물(105a) 위에 적층될 수 있다. 금속 구조물(105m)은 댐부(104)의 금속 라인(104m)과 함께 형성될 수 있다. 금속 구조물(105m)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 폭 방향을 기준으로, 금속 구조물(105m)의 일측 가장자리 부분과 타측 가장자리 부분 각각은 하부 구조물(105a)의 측면 외부로 돌출될 수 있다. 예를 들어, 금속 구조물(105m)은 금속 패턴층 또는 중간 구조물 등의 용어로 표현될 수 있다.
상부 구조물(105b)은 금속 구조물(105m) 위에 배치될 수 있다. 상부 구조물(105b)은 금속 구조물(105m)의 상면에 적층될 수 있다. 도 9, 도 11, 및 도 12에서는 상부 구조물(105b)이 금속 구조물(105m)의 상면에만 배치되는 것으로 나타내었지만, 이에 한정되지 않고, 상부 구조물(105b)은 금속 구조물(105m)의 측면과 상면 모두를 둘러싸거나 덮도록 하부 구조물(105a) 상에 적층될 수 있다. 이 경우, 금속 구조물(105m)은 댐부(104)의 금속 라인(104m)과 동일하게 상부 구조물(105b)의 내부에 내장될 수 있다.
하부 구조물(105a)의 측면은 금속 구조물(105m)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각은 하부 구조물(105a)과 금속 구조물(105m) 사이의 경계부 또는 하부 구조물(105a)의 상부 측면에 배치된 언더 컷 영역을 포함할 수 있다. 예를 들어, 하부 구조물(105a)과 금속 구조물(105m) 사이의 언더 컷 영역은 패시베이션층(PAS)의 과식각 공정에 의해 형성되거나 구현될 수 있다. 이러한 금속 구조물(105m)은 하부 구조물(105a)의 언더 컷 구조에 의해서 하부 구조물(105a)의 측면 외부로 돌출됨으로써 하부 구조물(105a)의 측면을 덮을 수 있다. 이에 의해, 금속 구조물(105m)은 하부 구조물(105a)에 대해 처마 구조를 가질 수 있다.
본 명세서의 일 실시예에 따르면, 분리부(105) 위에 배치되는 자발광 소자(ED)의 물질층은 하부 구조물(105a)과 상부 구조물(105b)(또는 금속 구조물(105m)) 사이의 언더 컷 영역(또는 처마 구조)에 의해서 증착 공정 중에 자동적으로 분리(또는 단절)될 수 있다. 예를 들어, 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 상부 구조물(105b)(또는 금속 구조물(105m))에 의해 가려지는 하부 구조물(105a)의 측면(105as)에 증착되지 못하고, 상부 구조물(105b)의 상면과 측면, 및 분리부(105) 주변의 회로층(101) 위에 증착됨으로써 하부 구조물(105a)과 상부 구조물(105b)(또는 금속 구조물(105m)) 사이의 언더 컷 영역에서 분리(또는 단절)될 수 있다. 이에 따라, 자발광 소자(ED)는 증착 공정시 분리부(105)의 제 1 및 제 2 분리 구조물(105-1, 105-2)에 의해서 자동적으로 분리(또는 단절)될 수 있으며, 이로 인해 자발광 소자(ED)를 분리(또는 단절)시키기 위한 별도의 패터닝 공정이 생략될 수 있다. 따라서, 기판(100) 상에 배치된 자발광 소자(ED)는 분리부(105)에 의해 댐부(104)의 주변에서 추가로 분리(또는 단절)됨으로써 기판(100)의 측면 투습 경로는 분리부(105)의 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각에 의해 추가로 차단될 수 있다.
부가적으로, 자발광 소자(ED) 상에 배치된 공통 전극(CE)은 증착 방식에 따른 증착 공정시, 자발광 소자(ED)와 동일하게 분리부(105)의 언더 컷 영역에 의해서 자동적으로 분리(또는 단절)되거나, 분리부(105)의 언더 컷 영역에 의해 분리되지 않고 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각과 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각에 의해 분리된 섬 형태의 발광 소자(EDi) 모두를 둘러싸도록 형성될 수 있다.
부가적으로, 제 1 및 제 2 분리 구조물(105-1, 105-2) 중 적어도 하나의 금속 구조물(105m)은 하부 구조물(105a)에 대해 처마 구조를 가지면서 외부로부터 표시부(AA)의 내부 쪽으로 유입되는 정전기를 차단하도록 구현될 수 있다. 이를 위해, 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각의 금속 구조물(105m)은 화소 공통 전압 라인(CVL)과 전기적으로 결합되도록 구현될 수 있다. 예를 들어, 도 8과 도 12에 도시된 바와 같이, 화소 공통 전압 라인(CVL)과 중첩되는 금속 구조물(105m)의 일 부분은 하부 구조물(105a)과 버퍼층(101a)을 관통하여 형성되는 비아홀(105h)을 통해서 화소 공통 전압 라인(CVL)과 전기적으로 연결(또는 접촉)될 수 있다. 이에 의해, 제 1 및 제 2 분리 구조물(105-1, 105-2) 각각의 금속 구조물(105m)은 기판(100)의 가장자리 부분에 연속적으로 배치된 폐루프 라인 형상으로 배치됨으로써 외부로부터 표시부(AA)의 내부 쪽으로 유입되는 정전기를 차단하여 정전기에 의한 불량을 방지할 수 있다. 예를 들어, 제 1 및 제 2 분리 구조물(105-1, 105-2) 중 적어도 하나의 금속 구조물(105m)은 외부로부터 유입되는 정전기를 화소 공통 전압 라인(CVL)으로 방전시킴으로써 정전기에 의한 불량을 방지할 수 있다.
도 9, 도 11, 및 도 12를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(10) 또는 기판(100)은 그루브 라인(GRV)을 더 포함할 수 있다.
그루브 라인(GRV)은 댐부(104)와 평탄화층(102) 사이에 구현될 수 있다. 그루브 라인(GRV)은 댐부(104)와 함께 형성되거나 구현될 수 있다.
그루브 라인(GRV)은 댐부(104)의 내측 영역에서 패시베이션층(PAS)과 평탄화층(102)이 모두 제거되어 구현될 수 있다. 예를 들어, 그루브 라인(GRV)은 댐부(104)와 뱅크(103) 사이의 버퍼층(101a) 위에 배치된 층간 절연층(ILD), 패시베이션층(PAS), 평탄화층(102), 화소 전극 물질층, 및 뱅크(103) 중 적어도 하나를 포함하는 단일 구조물 또는 복층 구조물 등이 모두 제거된 영역일 수 있다. 예를 들어, 그루브 라인(GRV)은 기판(100) 또는 최외곽 화소(Po)의 제 1 마진 영역(MA1)에 배치되는 뱅크(103)과 평탄화층(102)과 패시베이션층(PAS) 및 층간 절연층(ILD) 각각의 패터닝(또는 제거)에 의해 형성되거나 구현될 수 있다. 이에 의해, 그루브 라인(GRV)은 평탄화층(102)의 측면(102s)을 정의하거나 형성하고, 평탄화층(102)의 측면(102s)을 둘러싸는 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)으로 구현될 수 있다.
그루브 라인(GRV)은 내부 화소(Pi)와 최외곽 화소(Po)에 공통적으로 배치되는 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 및 층간 절연층(ILD)의 측면(ILDs)을 정의하거나 형성할 수 있다. 예를 들어, 그루브 라인(GRV)은 내부 화소(Pi)와 최외곽 화소(Po)에 공통적으로 배치되는 평탄화층(102)의 끝단(102e)과 패시베이션층(PAS)의 측면(PASs) 및 층간 절연층(ILD)의 측면(ILDs)을 정의하거나 형성할 수 있다. 예를 들어, 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 및 층간 절연층(ILD)의 측면(ILDs) 각각은 그루브 라인(GRV)에 노출됨으로써 그루브 라인(GRV)의 일측벽을 구현할 수 있다.
평탄화층(102)의 측면 끝단(102e)은 패시베이션층(PAS)의 측면(PASs)으로부터 그루브 라인(GRV)의 중심부(또는 댐부(104)) 쪽으로 돌출될 수 있다. 예를 들어, 평탄화층(102)의 측면 끝단(102e)과 기판(100)의 외측면(OS) 사이의 거리는 패시베이션층(PAS)의 측면(PASs)과 기판(100)의 외측면(OS) 사이의 거리보다 작을 수 있다. 평탄화층(102)의 측면 끝단(102e)과 패시베이션층(PAS)의 측면(PASs) 사이의 거리 또는 패시베이션층(PAS)의 측면(PASs)과 평탄화층(102)의 측면 끝단(102e) 사이의 거리는 자발광 소자(ED)의 두께와 공통 전극(CE)의 두께를 합한 두께보다 클 수 있다. 이에 의해, 평탄화층(102)의 측면(102s)과 측면 끝단(102e)을 포함하는 평탄화층(102)의 가장자리 부분은 패시베이션층(PAS)의 측면(PASs)을 덮고, 버퍼층(101a)의 상면과 직접적으로 마주할 수 있다. 따라서, 평탄화층(102)의 가장자리 부분은 패시베이션층(PAS)의 측면(PASs)에 대해 처마 구조를 가질 수 있다.
패시베이션층(PAS)의 측면(PASs)은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 이에 의해, 패시베이션층(PAS)의 측면(PASs)은 평탄화층(102)의 가장자리 부분에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 그루브 라인(GRV)의 일측에 위치한 평탄화층(102)과 패시베이션층(PAS) 사이의 경계부 또는 패시베이션층(PAS)의 측면 상부는 평탄화층(102)에 대하여 언더 컷 구조를 가질 수 있다. 예를 들어, 그루브 라인(GRV)으로 인하여 그루브 라인(GRV)에 인접한 패시베이션층(PAS)의 측면(PASs)과 그루브 라인(GRV)에 인접한 평탄화층(102)의 측면(102s) 사이에 언더 컷 영역이 구현될 수 있고, 언더 컷 영역은 평탄화층(102)의 가장자리 부분과 그루브 라인(GRV) 위에 배치되는 발광 소자층(EDL)의 적어도 일부 층을 분리(또는 단절)시키기 위한 구조물일 수 있다. 예를 들어, 패시베이션층(PAS)의 측면(PASs)과 평탄화층(102)의 측면(102s) 사이의 언더 컷 영역은 패시베이션층(PAS)의 과식각 공정에 의해 형성되거나 구현될 수 있다. 이러한 평탄화층(102)의 측면(102s)은 패시베이션층(PAS)의 측면(PASs)의 언더 컷 구조에 의해서 패시베이션층(PAS)의 측면(PASs) 외부로 돌출됨으로써 패시베이션층(PAS)의 측면(PASs)을 덮을 수 있다. 이에 의해, 평탄화층(102)의 측면(102s)은 패시베이션층(PAS)의 측면(PASs)에 대해 처마 구조를 가질 수 있다.
본 명세서의 일 실시예에 따르면, 평탄화층(102)의 가장자리 부분과 그루브 라인(GRV) 위에 배치되는 자발광 소자(ED)의 물질층은 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 사이의 언더 컷 영역(또는 처마 구조)에 의해서 증착 공정 중에 자동적으로 분리(또는 단절)될 수 있다. 예를 들어, 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 평탄화층(102)의 측면(102s)에 의해 가려지는 패시베이션층(PAS)의 측면(PASs)에 증착되지 못하고, 평탄화층(102)의 측면(102s)과 그루브 라인(GRV)의 버퍼층(101a) 위에 증착됨으로써 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 사이의 언더 컷 영역에서 추가로 분리(또는 단절)될 수 있다.
부가적으로, 자발광 소자(ED) 상에 배치된 공통 전극(CE)은 증착 방식에 따른 증착 공정시, 자발광 소자(ED)와 동일하게 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 사이의 언더 컷 영역에 의해 자동적으로 분리(또는 단절)되거나, 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 사이의 언더 컷 영역에 의해 분리되지 않고 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 및 그루부 라인(GRV)의 버퍼층(101a) 모두를 덮도록 형성될 수 있다.
이와 같은, 본 명세서의 일 실시예에 따르면, 기판(100)의 패드부(110)가 최외곽 화소(Po) 내부에 배치(또는 포함)되고, 기판(100)의 측면에 패드부(110)와 전기적으로 결합되는 라우팅부(400)가 형성됨으로써 베젤 영역이 없거나 제로화된 베젤을 갖는 에어 베젤 구조를 갖는 발광 표시 장치를 구현할 수 있다. 본 명세서의 일 실시예에 따르면, 라우팅 라인들 간의 전기적인 쇼트를 용이하게 검출할 수 있으며, 댐부(104)에 내장되는 금속 라인(104m)을 통해 댐부(104)와 중첩되도록 배치된 복수의 스위칭 회로부(170) 각각의 스위칭을 제어하여 라우팅 라인들의 라인 저항을 센싱하여 라우팅 라인의 저항 편차를 보상함으로써 라우팅 라인의 저항 편차에 따른 화질 불량을 방지하거나 최소화할 수 있다. 또한, 본 명세서의 일 실시예에 따르면, 댐부(104)의 언더 컷 구조에 의해 자발광 소자(ED)가 분리됨으로써 측면 투습에 따른 자발광 소자(ED)의 신뢰성 저하가 방지될 수 있다. 또한, 본 명세서의 일 실시예에 따르면, 댐부(104)의 주변에 배치된 분리부(105)의 분리 구조물(105-1, 105-2)에 구현된 언더 컷 영역과 그루브 라인(GRV)에 의해 평탄화층(102)의 측면(102s)과 패시베이션층(PAS)의 측면(PASs) 사이에 구현된 언더 컷 영역에 의해 자발광 소자(ED)가 적어도 2회 이상 추가로 분리됨으로써 측면 투습에 따른 자발광 소자(ED)의 신뢰성 저하가 더욱 방지될 수 있다. 그리고, 본 명세서의 일 실시예에 따르면, 분리 구조물(105-1, 105-2)에 배치된 금속 구조물 및/또는 댐부(104)에 내장되는 금속 라인(104m)을 포함함으로써 정전기로부터 최외곽 화소에 배치된 화소 회로를 보호할 수 있다.
도 13은 본 명세서의 다른 실시예에 따른 제 1 내지 제 2 패드부 및 라우팅부를 설명하기 위한 도면이다.
도 13을 참조하면, 본 명세서의 다른 실시예에 따른 제 1 패드부(110)는 제 1 패드 그룹(PG1), 제 2 패드 그룹(PG2), 및 복수의 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c)를 포함할 수 있다.
제 1 패드부(110)의 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)은 제 1 방향(X)을 따라 교번적으로 배치될 수 있다. 제 1 패드부(110)의 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)은 도 4에서 설명한 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
복수의 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 적어도 2개의 패드 그룹(PG1, PG2) 사이에 배치될 수 있다. 예를 들어, 복수의 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각은 제 1 및 제 2 패드 그룹(PG1, PG2) 사이마다 하나씩 배치될 수 있다.
제 2 패드부(210)는 제 1 패드 그룹(PG1), 제 2 패드 그룹(PG2), 및 복수의 제 1 내지 제 3 후면 센싱 제어 패드(212a, 212b, 212c)를 포함할 수 있다.
제 2 패드부(210)의 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)은 제 1 방향(X)을 따라 교번적으로 배치될 수 있다.
제 2 패드부(210)의 제 1 패드 그룹(PG1)은 제 1 패드부(110)의 제 1 패드 그룹(PG1)에 배치된 제 1 화소 구동 전원 패드(PPP1), 제 1 데이터 패드(DP1), 제 1 레퍼런스 전원 패드(RVP1), 제 1 데이터 패드(DP1), 및 제 1 화소 공통 전압 패드(CVP1) 각각과 일대일로 중첩되는 제 2 화소 구동 전원 패드(PPP2), 제 2 데이터 패드(DP2), 제 2 레퍼런스 전원 패드(RVP2), 제 2 데이터 패드(DP2), 및 제 2 화소 공통 전압 패드(CVP2)를 포함할 수 있다.
제 2 패드부(210)의 제 2 패드 그룹(PG2)은 제 1 패드부(110)의 제 2 패드 그룹(PG2)에 배치된 제 1 게이트 패드, 제 1 데이터 패드(DP1), 제 1 레퍼런스 전원 패드(RVP1), 제 1 데이터 패드(DP1), 및 제 1 화소 구동 전원 패드(PPP1) 각각과 일대일로 중첩되는 제 2 게이트 패드, 제 2 데이터 패드(DP2), 제 2 레퍼런스 전원 패드(RVP2), 제 2 데이터 패드(DP2), 및 제 2 화소 구동 전원 패드(PPP2)를 포함할 수 있다.
복수의 제 1 내지 제 3 후면 센싱 제어 패드(212a, 212b, 212c) 각각은 적어도 2개의 패드 그룹(PG1, PG2) 사이에 배치될 수 있다. 예를 들어, 복수의 제 1 내지 제 3 후면 센싱 제어 패드(212a, 212b, 212c) 각각은 제 1 및 제 2 패드 그룹(PG1, PG2) 사이마다 하나씩 배치될 수 있다.
복수의 제 1 후면 센싱 제어 패드(212a)는 링크 라인부(250)의 제 1 센싱 제어 링크 라인(252a)에 공통적으로 연결되거나 병렬로 연결될 수 있다. 복수의 제 2 후면 센싱 제어 패드(212b)는 링크 라인부(250)의 제 2 센싱 제어 링크 라인(252b)에 공통적으로 연결되거나 병렬로 연결될 수 있다. 복수의 제 3 후면 센싱 제어 패드(212c)는 링크 라인부(250)의 제 3 센싱 제어 링크 라인(252c)에 공통적으로 연결되거나 병렬로 연결될 수 있다.
라우팅부(400)는 복수의 라우팅 라인(410) 및 복수의 제 1 내지 제 3 센싱 제어 라우팅 라인(412a, 412b, 412c)을 포함할 수 있다.
복수의 라우팅 라인(410) 각각은 제 1 패드부(110)의 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)에 배치된 패드(PPP1, DP1, RVP1, CVP1) 각각과 제 2 패드부(210)의 제 1 패드 그룹(PG1)과 제 2 패드 그룹(PG2)에 배치된 패드(PPP2, DP2, RVP2, CVP2) 각각에 일대일로 연결되도록 형성될 수 있다.
복수의 제 1 센싱 제어 라우팅 라인(412a) 각각은 복수의 제 1 전면 센싱 제어 패드(112a) 각각과 복수의 제 1 후면 센싱 제어 패드(212a) 각각에 일대일로 연결되도록 형성될 수 있다. 복수의 제 2 센싱 제어 라우팅 라인(412b) 각각은 복수의 제 2 전면 센싱 제어 패드(112b) 각각과 복수의 제 2 후면 센싱 제어 패드(212b) 각각에 일대일로 연결되도록 형성될 수 있다. 복수의 제 3 센싱 제어 라우팅 라인(412c) 각각은 복수의 제 3 전면 센싱 제어 패드(112c) 각각과 복수의 제 3 후면 센싱 제어 패드(212c) 각각에 일대일로 연결되도록 형성될 수 있다.
이와 같은, 본 명세서에 다른 실시예에 따르면, 제 1 내지 제 3 센싱 제어 라우팅 라인(412a, 412b, 412c) 각각이 병렬 연결 구조를 가지도록 복수로 구성됨으로써 병렬로 연결된 복수의 센싱 제어 라우팅 라인 중 일부의 라인에서 라인 불량이 발생되더라도 나머지 라인을 통해 스위칭 제어 신호를 공급할 수 있다.
도 14는 본 명세서의 다른 실시예에 따른 발광 표시 장치를 나타내는 평면도이며, 도 15는 본 명세서의 다른 실시예에 따른 발광 표시 장치를 나타내는 후면도이다. 도 14와 도 15는 도 1 내지 도 13에 도시된 발광 표시 장치에 보조 패드부를 추가로 구성한 것이다. 이에 따라, 이하의 설명에서는 보조 패드부 및 이와 관련된 구성을 제외한 나머지 구성들에 대해 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략한다.
도 14 및 도 15를 참조하면, 본 명세서의 다른 실시예에 따른 발광 표시 장치(10)는 전면 보조 패드부(1110), 후면 보조 패드부(1110), 및 보조 링크 라인부(1250)를 더 포함할 수 있다.
전면 보조 패드부(1110)는 기판(100)의 제 1 가장자리 부분과 나란한 제 2 가장자리 부분(또는 타측 가장자리 부분)에 배치될 수 있다. 전면 보조 패드부(1110)는 적어도 하나의 전면 보조 패드(1112a, 1112b, 1112c)를 포함할 수 있다. 예를 들어, 전면 보조 패드부(1110)는 제 1 방향(X)을 따라 서로 이격된 복수의 제 1 내지 제 3 전면 보조 패드(1112a, 1112b, 1112c)를 포함할 수 있다.
복수의 제 1 내지 제 3 전면 보조 패드(1112a, 1112b, 1112c) 각각은 기판(100)의 제 2 가장자리 부분에 배치된 댐부(104)의 금속 라인(104m)과 전기적으로 연결되도록 구성될 수 있다. 이러한 복수의 제 1 내지 제 3 전면 보조 패드(1112a, 1112b, 1112c) 각각은 기판(100)의 제 2 가장자리 부분에 배치되는 것을 제외하고는 제 1 패드부(110)에 배치된 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각과 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
후면 보조 패드부(1210)는 전면 보조 패드부(1110)와 중첩되도록 배선 기판(100)의 후면에 배치될 수 있다. 후면 보조 패드부(1210)는 전면 보조 패드부(1110)에 배치된 적어도 하나의 전면 보조 패드(1112a, 1112b, 1112c)와 중첩되는 적어도 하나의 후면 보조 패드(1212a, 1212b, 1212c)를 포함할 수 있다. 예를 들어, 후면 보조 패드부(1210)는 전면 보조 패드부(1110)에 배치된 복수의 제 1 내지 제 3 전면 보조 패드(1112a, 1112b, 1112c) 각각과 일대일로 중첩되도록 배선 기판(100)의 후면에 배치된 복수의 제 1 내지 제 3 후면 보조 패드(1212a, 1212b, 1212c)를 포함할 수 있다. 이러한 복수의 제 1 내지 제 3 후면 보조 패드(1212a, 1212b, 1212c) 각각은 배선 기판(200)의 제 2 가장자리 부분에 배치되는 것을 제외하고는 제 2 패드부(210)에 배치된 제 1 내지 제 3 후면 센싱 제어 패드(212a, 212b, 212c) 각각과 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
보조 링크 라인부(1250)는 후면 보조 패드부(1210)와 적어도 하나의 제 3 패드부(230) 사이에 배치될 수 있다. 보조 링크 라인부(1250)는 적어도 하나의 후면 보조 패드(1212a, 1212b, 1212c)와 전기적으로 결합된 적어도 하나의 보조 링크 라인(1252a, 1252b, 1252c)을 포함할 수 있다. 예를 들어, 보조 링크 라인부(1250)는 제 1 내지 제 3 보조 링크 라인(1252a, 1252b, 1252c)을 포함할 수 있다.
제 1 보조 링크 라인(1252a)은 복수의 제 1 후면 보조 패드(1212a)와 공통적으로 연결되거나 병렬로 연결되고, 적어도 하나의 제 3 패드부(250)에 배치된 제 1 스위칭 제어 신호 패드에 연결될 수 있다.
제 2 보조 링크 라인(1252b)은 복수의 제 2 후면 보조 패드(1212b)와 공통적으로 연결되거나 병렬로 연결되고, 적어도 하나의 제 3 패드부(250)에 배치된 제 2 스위칭 제어 신호 패드에 연결될 수 있다.
제 3 보조 링크 라인(1252c)은 복수의 제 3 후면 보조 패드(1212c)와 공통적으로 연결되거나 병렬로 연결되고, 적어도 하나의 제 3 패드부(250)에 배치된 제 3 스위칭 제어 신호 패드에 연결될 수 있다.
본 명세서의 다른 실시예에 따른 발광 표시 장치(10)는 보조 라우팅부를 더 포함할 수 있다.
보조 라우팅부는 기판(100)과 배선 기판(200)의 제 2 외측면(OS2)을 감싸도록 배치된 복수의 보조 라우팅 라인을 포함할 수 있다.
복수의 보조 라우팅 라인 각각은 복수의 제 1 내지 제 3 전면 보조 패드(1112a, 1112b, 1112c) 각각과 복수의 제 1 내지 제 3 후면 보조 패드(1212a, 1212b, 1212c) 각각에 개별적(또는 일대일)으로 연결(또는 결합)될 수 있다. 이러한 복수의 보조 라우팅 라인 각각은 기판(100)과 배선 기판(200)의 제 2 외측면(OS2)을 감싸도록 배치되는 것을 제외하고는 복수의 센싱 제어 라우팅 라인(412a, 412b, 412c) 각각과 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
이와 같은, 본 명세서에 다른 실시예에 따르면, 보조 링크 라인부(1250), 후면 보조 패드부(1110), 보조 라우팅부, 및 전면 보조 패드부(1110)을 통해 댐부(104)에 배치된 금속 라인(104m)에 스위칭 제어 신호를 추가로 공급할 수 있다.
대안적으로, 본 명세서의 다른 실시예에 따른 발광 표시 장치에 따르면, 댐부(104)에 배치된 금속 라인(104m)이 평면적으로 기판(100) 위에 끊김 없이 연속적으로 이어지는 폐루프 라인 형상을 가지므로, 스위칭 제어 신호는 전면 센싱 제어 패드(112a, 112b, 112c) 없이 전면 보조 패드부(1110)를 통해 댐부(104)에 배치된 금속 라인(104m)에 공급될 수 있다. 이에 의해, 본 명세서의 다른 실시예에 따른 발광 표시 장치가 보조 링크 라인부(1250), 후면 보조 패드부(1110), 보조 라우팅부, 및 전면 보조 패드부(1110)를 포함할 때, 전면 센싱 제어 패드(112a, 112b, 112c), 후면 센싱 제어 패드(212a, 212b, 212c), 센싱 제어 라우팅 라인(412a, 412b, 412c), 및 센싱 제어 링크 라인(252a. 252b, 252c) 각각은 생략될 수 있다. 이 경우, 제 1 패드부(110)의 패드 개수가 감소되므로, 고해상도화에 대한 화소의 설계(또는 디자인)가 용이할 수 있다.
도 16은 본 명세서의 일 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면으로써, 이는 스위칭 회로부를 통해 라우팅 라인의 쇼트 또는 라우팅 라인에 대한 라인 저항의 센싱을 설명하기 위한 도면이다.
도 16을 참조하면, 본 명세서의 일 실시예에 따른 구동 집적 회로(530)는 데이터 구동부(531), 센싱부(533), 및 라인 선택부(535)를 포함할 수 있다.
데이터 구동부(531)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 출력할 수 있다. 예를 들어, 데이터 구동부(531)는 검사 모드에서 타이밍 컨트롤러(570)로부터 검사 데이터를 아날로그 형태의 검사 데이터 신호로 변환하여 출력할 수 있다.
본 명세서의 일 실시예에 따른 데이터 구동부(531)는 데이터 신호 셍성부(531a) 및 복수의 신호 출력 회로(531o, 531e)를 포함할 수 있다.
데이터 신호 생성부(531a)는 타이밍 컨트롤러(570)로부터 제공되는 화소 데이터 또는 검사 데이터를 아날로그 형태의 데이터 신호로 변환하여 출력하도록 구성될 수 있다.
복수의 신호 출력 회로(531o, 531e) 각각은 데이터 링크 라인, 제 2 패드부의 제 2 데이터 패드(DP2), 데이터 라우팅 라인, 및 제 1 패드부의 제 1 데이터 패드(DP1)를 통해 데이터 라인(DLo, DLe)에 연결될 수 있다. 복수의 신호 출력 회로(531o, 531e) 각각은 데이터 신호 생성부(531a)로부터 출력되는 데이터 신호를 버퍼링하여 해당 데이터 라인(DLo, DLe)으로 출력할 수 있다. 예를 들어, 복수의 신호 출력 회로(531o, 531e) 각각은 출력 버퍼일 수 있으며, 차동 증폭기 등으로 구현될 수 있다. 예를 들어, 복수의 신호 출력 회로(531o, 531e) 각각은 출력 전압이 입력 단자로 피드백되는 전압 팔로워(Voltage follower)일 수 있다. 복수의 신호 출력 회로(531o, 531e) 각각의 정적 전류는 바이어스 단자에 공급되는 전류 옵션값(또는 앰프 전류 옵션값 또는 바이어스 전압 레벨)에 따라 가변(또는 변경)될 수 있다. 예를 들어, 복수의 신호 출력 회로(531o, 531e) 각각의 정적 전류는 바이어스 단자에 공급되는 바이어스 전압 레벨에 따라 증가되거나 감소될 수 있다.
센싱부(533)는 데이터 링크 라인, 제 2 패드부의 제 2 레퍼런스 전압 패드(RVP2), 레퍼런스 라우팅 라인, 및 제 1 패드부의 제 1 레퍼런스 전압 패드(RVP1)를 통해 레퍼런스 라인(RL)에 선택적으로 연결될 수 있다. 센싱부(533)는 레퍼런스 라인(RL)을 통해 입력되는 전류(또는 검사 신호)에 대응되는 센싱값을 센싱 데이터로 변환해 타이밍 컨트롤러(570)에 제공하도록 구성될 수 있다. 예를 들어, 센싱부(533)는 레퍼런스 라인(RL)을 통해 입력되는 전류(또는 검사 신호)에 대응되는 센싱 전압을 아날로그-디지털 변환하여 센싱 데이터를 생성하고, 센성된 센싱 데이터를 타이밍 컨트롤러(570)에 제공할 수 있다.
센싱부(533)는 기판(100) 상에 배치된 레퍼런스 라인의 개수와 동일한 개수로 구성될 수 있다. 본 명세서의 일 실시예에 따른 센싱부(533)는 복수의 센싱 회로 및 복수의 아날로그-디지털 변환기를 포함할 수 있다.
복수의 센싱 회로 각각은 연산 증폭기와 커패시터를 포함하는 적분기로 구성될 수 있다. 예를 들어, 센싱 회로의 연산 증폭기는 레퍼런스 라인(RL)과 선택적으로 연결되는 반전 입력 단자(-), 기준 전압이 공급되는 비반전 입력 단자(+), 및 아날로그-디지털 변환기에 연결된 출력 단자를 포함할 수 있다. 커패시터는 연산 증폭기의 반전 입력 단자(-)와 출력 단자 사이에 연결되는 피드백 커패시터일 수 있다. 부가적으로, 복수의 센싱 회로 각각은 연산 증폭기의 반전 입력 단자(-)와 출력 단자 사이에 연결된 피드백 스위치(또는 리셋 스위치)를 더 포함할 수 있다. 피드백 커패시터에 흐르는 전류는 레퍼런스 라인(RL)에 흐르는 전류와 동일할 수 있다.
복수의 아날로그-디지털 변환기 각각은 복수의 센싱 회로 중 해당하는 센싱 회로의 출력 전압(또는 센싱 전압)을 아날로그-디지털 변환하여 센싱 데이터를 생성하고, 센성된 센싱 데이터를 타이밍 컨트롤러(570)에 제공할 수 있다. 예를 들어, 복수의 아날로그-디지털 변환기 각각은 해당하는 센싱 회로의 피드백 커패시터에 흐르는 전류를 기반으로 하는 해당하는 센싱 회로의 출력 전압(또는 센싱 전압)을 아날로그-디지털 변환하여 센싱 데이터를 생성할 수 있다.
라인 선택부(535)는 타이밍 컨트롤러(570)로부터 제공되는 라인 선택 신호에 따라 짝수번째 데이터 라인(DLe)에 연결되는 데이터 링크 라인을 센싱부(533)에 연결하거나 신호 출력 회로(531o, 531e)에 연결하도록 구성될 수 있다. 예를 들어, 라인 선택부(535)는 멀티플렉서일 수 있다.
타이밍 컨트롤러(570)는 검사 모드에서 제 1 내지 제 3 스위칭 제어 신호를 생성해 스위칭 회로부(170)의 제 1 내지 제 3 스위치 회로(171, 172, 173) 각각의 스위칭을 제어하고, 검사 데이터 및 라인 선택 신호를 생성해 데이터 구동부(531)에 제공할 수 있다. 타이밍 컨트롤러(570)는 검사 모드에서, 구동 집적 회로(530)의 센싱부(533)로부터 제공되는 라인별 라인 센싱 데이터에 기초하여 라우팅 라인의 쇼트 여부와 쇼트 불량 위치를 판단하고, 판단 결과를 별도의 모니터에 디스플레이 할 수 있다. 또한, 타이밍 컨트롤러(570)는 검사 모드에서, 구동 집적 회로(530)의 센싱부(533)로부터 제공되는 라인별 저항 센싱 데이터에 기초하여 복수의 데이터 라우팅 간의 저항 편차를 보상하기 위한 라인별 저항 보상값을 생성하고, 라인별 저항 보상값에 대응되는 바이어스 전압을 생성해 구동 집적 회로(530)의 해당하는 신호 출력 회로(531o, 531e)의 바이어스 단자에 공급할 수 있다. 이에 의해, 신호 출력 회로(531o, 531e)는 바이어스 전압 레벨에 따라 저항 보상값이 보상된 데이터 신호를 출력할 수 있다.
본 명세서의 일 실시예에 따르면, 라우팅 라인에 흐르는 전류와 센싱 회로의 패드백 커패시터에 흐르는 전류가 동일하므로, 타이밍 컨트롤러(570)는 아래의 식 1과 같이, 저항 센싱 데이터에 대응되는 센싱 전압과 라우팅 라인에 흐르는 전류식(Current 1) 및 센싱 회로의 패드백 커패시터(Cf)에 흐르는 전류식(Current 2)에 따라 라인 저항을 산출할 수 있다.
[식 1]
Current 1=(Vdata-Vinv)/R
Current 2=Cf(Vinv-Vsen)/ΔTsen
Current 1=Current 2, (Vdata-Vinv)/R=Cf(Vinv-Vsen)/Δtsen
R=(ΔTsen×(Vdata-Vinv))/Cf(Vinv-Vsen)
식 1에서, Vdata는 검사 신호의 전압 레벨을 나타내고, Cf는 피드백 커패시터의 커패시턴스를 나타내며, Vinv는 연산 증폭기의 반전 단자(-)의 전압 레벨을 나타내고, Vsen은 저항 센싱 데이터에 대응되는 센싱 전압(또는 센싱 회로의 출력 전압)을 나타내며, Δtsen는 전류가 흐르는 시간을 나타낸다. Vinv는 센싱 회로의 피드백 스위치가 턴-온 상태일 때 비반전 단자(+)에 인가되는 기준 전압과 동일한 전압 레벨을 갖는다. 예를 들어, 센싱 회로의 피드백 스위치가 턴-온되어 연산 증폭기의 게인 값(또는 이득 값)이 무한대일 때, Vinv는 비반전 단자(+)의 전압 레벨과 동일한 전압 레벨을 갖는다. 식 1에서, 검사 신호의 전압 레벨(Vdata), 피드백 커패시터의 커패시턴스(Cf), 전류가 흐르는 시간(Δtsen), 및 연산 증폭기의 반전 단자의 전압 레벨(Vinv) 각각은 상수이다. 따라서, 타이밍 컨트롤러(570)는 저항 센싱 데이터에 대응되는 센싱 전압(Vsen)을 산출하고, 식 1의 연산을 통해 라우팅 라인의 라인 저항을 산출할 수 있다. 예를 들어, 센싱 회로는 피드백 스위치가 턴-온되고 피드백 커패시터(Cf)에 전류가 흐름으로써 타이밍 컨트롤러(570)는 식 1에 기초하여 라우팅 라인의 라인 저항을 산출할 수 있다.
선택적으로, 타이밍 컨트롤러(570)는 라인별 저항 보상값에 대응되는 바이어스 전압을 생성하지 않고, 라인별 저항 보상값을 구동 집적 회로(530)에 제공할 수도 있다. 이 경우, 구동 직접 회로(530)는 바이어스 전압 생성부(537)를 더 포함할 수 있다. 바이어스 전압 생성부(537)는 타이밍 컨트롤러(570)로부터 공급되는 라인별 저항 보상값 각각에 대응되는 라인별 바이어스 전압을 생성하고, 생성된 라인별 바이어스 전압을 해당하는 신호 출력 회로(531o, 531e)의 바이어스 단자에 공급할 수 있다.
부가적으로, 본 명세서의 일 실시예에 따른 구동 집적 회로(530) 또는 구동 회로부(500)는 전압 선택부(539)를 더 포함할 수 있다.
전압 선택부(539)는 타이밍 컨트롤러(570)의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 스위칭 제어 신호와 그라운드 전압 중 어느 하나를 선택하여 출력할 수 있다.
전압 선택부(539)는 검사 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 1 전압 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 제 1 내지 제 3 스위칭 제어 신호 각각을 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 내지 제 3 스위치 회로(171, 172, 173) 각각은 전압 선택부(539)로부터 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각을 통해 공급되는 해당하는 스위칭 제어 신호에 따라 스위칭될 수 있다.
전압 선택부(539)는 비검사 모드 또는 정상 구동 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 2 전압 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 그라운드 전압(GND)을 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 내지 제 3 스위치 회로(171, 172, 173) 각각은 전압 선택부(539)로부터 제 1 내지 제 3 전면 센싱 제어 패드(112a, 112b, 112c) 각각과 댐부의 금속 라인(104m)을 통해 공급되는 그라운드 전압(GND)에 의해 오프 상태로 유지되고, 댐부의 금속 라인(104m)은 그라운드 전압(GND)으로 유지되어 정전기 보호 라인 또는 정전기 차단 라인으로 사용될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 쇼트를 검사하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 타이밍 컨트롤러(570)로부터 제 1 논리 레벨(또는 게이트 오프 전압 레벨)을 갖는 제 1 내지 제 3 스위칭 제어 신호 각각이 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 내지 제 3 스위치 회로(171, 172, 173) 각각이 턴-오프된다.
이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 데이터 라인(DLo, DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 레퍼런스 라인(RL)과 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 라인 센싱 데이터를 출력한다.
이어서, 타이밍 컨트롤러(570)에서 라인 센싱 데이터에 기초하여 라우팅 라인 간의 쇼트 여부를 판단한다. 예를 들어, 인접하게 배치된 레퍼런스 라인(RL)과 데이터 라인(DLo, DLe) 간의 쇼트가 발생된 경우, 데이터 라인(DLo, DLe)에 흐르는 전류를 쇼트 부분을 통해 레퍼런스 라인(RL)에 흐르며, 이에 의해 레퍼런스 라인(RL)에 흐르는 전류를 센싱하여 라인 간의 쇼트 여부를 검출할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 라인 센싱 데이터가 기준 문턱 전압값 이상일 경우, 라우팅 라인 간의 쇼트가 발생한 것으로 판단할 수 있다.
따라서, 본 명세서의 일 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 내지 제 3 스위칭 회로(171, 172, 173)를 턴-오프시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 공급하면서 복수의 레퍼런스 라인(RL) 각각에 흐르는 전류를 센싱함으로써 복수의 라우팅 라인 간의 쇼트 불량을 검출할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 라인 저항을 센싱하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 검사 모드의 제 1 검사 기간에서, 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨(또는 게이트 온 전압 레벨)을 갖는 제 1 스위칭 제어 신호와 제 1 논리 레벨의 제 2 및 제 3 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 스위치 회로(171)가 턴-온되고, 스위칭 회로부(170)의 제 2 및 제 3 스위치 회로(172, 173) 각각이 턴-오프된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 1 스위치 회로(171) 및 레퍼런스 라인(RL)을 포함하는 제 1 전류 패스(CP1)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 2 검사 기간에서, 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 제 2 스위칭 제어 신호와 제 1 논리 레벨의 제 1 및 제 3 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 2 스위치 회로(172)가 턴-온되고, 스위칭 회로부(170)의 제 1 및 제 3 스위치 회로(171, 173) 각각이 턴-오프된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 짝수번째 데이터 라인(DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 짝수번째 데이터 라인(DLe)과 제 2 스위치 회로(172) 및 레퍼런스 라인(RL)을 포함하는 제 2 전류 패스(CP2)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 3 검사 기간에서, 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 제 3 스위칭 제어 신호와 제 1 논리 레벨의 제 1 및 제 2 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 3 스위치 회로(173)가 턴-온되고, 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각이 턴-오프된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 3 스위치 회로(173) 및 짝수번째 데이터 라인(DLe)을 포함하는 제 3 전류 패스(CP3)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 타이밍 컨트롤러(570)는 제 1 내지 제 3 검사 기간 각각에서 생성된 라인 저항값을 기반으로, 아래의 식 2의 연산을 통해, 홀수번째 데이터 라우팅 라인의 라인 저항값과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성하고, 레퍼런스 라우팅 라인의 라인 저항값을 추가로 생성할 수 있다.
[식 2]
Rl+R3=Rsum1, R2+R3=Rsum2, R1+R2=Rsum3
Rsum1+Rsum2+Rsum3=Rtot, 2(R1+R2+R3)=Rtot, R1+R2+R3= Rtot/2
R1=(Rtot/2)-Rsum2, R2=(Rtot/2)-Rsum1, R3=(Rtot/2)-Rsum3
식 2에서, R1은 홀수번째 데이터 라우팅 라인의 라인 저항값을 나타내고, R2는 짝수번째 데이터 라우팅 라인의 라인 저항값을 나타내며, R3는 레퍼런스 라우팅 라인의 라인 저항값을 나타낸다. 그리고, Rsum1은 제 1 검사 기간에서 생성된 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 나타내고, Rsum2는 제 2 검사 기간에서 생성된 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 나타내며, Rsum3은 제 3 검사 기간에서 생성된 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 나타낸다.
다음으로, 타이밍 컨트롤러(570)는 라인별 저항값에 기초하여 라인별 저항 편차를 보상하기 위한 라인별 저항 보상값을 산출하고, 라인별 저항 보상값을 룩-업 테이블 형태로 저장 회로에 저장한다. 본 명세서의 일 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 공급될 화소 데이터를 변조하고, 변조된 화소 데이터를 구동 집적 회로(530)에 제공할 수 있다. 본 명세서의 다른 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 대응되는 복수의 신호 출력 회로(531o, 531e) 각각의 전류 옵션값(또는 바이어스 전압 레벨)을 설정하여 저장 회로에 저장하고, 저장 회로에 저장된 전류 옵션값을 해당하는 신호 출력 회로(531o, 531e)에 각각 공급할 수 있다. 이에 의해, 복수의 신호 출력 회로(531o, 531e) 각각은 타이밍 컨트롤러(570)로부터 공급되는 전류 옵션값에 대응되는 바이어스 전압 레벨에 따라 해당하는 데이터 라우팅 라인의 저항 값이 보상된 데이터 신호를 출력할 수 있고, 이에 의해 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차가 보상될 수 있다.
따라서, 본 명세서의 다른 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 내지 제 3 스위칭 회로(171, 172, 173)를 선택적으로 턴-온시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 선택적으로 공급하면서 레퍼런스 라인(RL)를 통해 흐르는 전류를 센싱함으로써 복수의 데이터 라우팅 라인 각각의 라인 저항을 검출할 수 있으며, 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차를 보상할 수 있다.
도 17은 본 명세서의 다른 실시예에 따른 복수의 스위칭 회로부를 설명하기 위한 도면이며, 도 18은 도 17에 도시된 선 III-III'의 단면도이다. 도 17과 도 18은 도 1 내지 도 16에서 설명한 발광 표시 장치에서, 댐부 및 복수의 스위칭 회로부를 변경한 것이다. 이에 따라, 이하의 설명에서는 댐부와 복수의 스위칭 회로부 및 이와 관련된 구성을 제외한 나머지 구성들에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 17 및 도 18을 참조하면, 본 명세서의 다른 실시예에 따른 댐부(104)는 제 1 및 제 2 댐(104-1, 104-2)을 포함할 수 있다.
제 1 및 제 2 댐(104-1, 104-2) 각각은 금속 라인(104m)을 포함할 수 있다. 금속 라인(104m)은 댐부(104)의 내부에 내장되거나 구현됨으로써 평면적으로 댐부(104)와 동일한 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가질 수 있다. 이러한 댐부(104)는 제 1 및 제 2 댐(104-1, 104-2)를 가지는 것을 제외하고는 도 1 내지 도 12에서 설명한 댐부(104)와 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
분리부(105)는 제 1 및 제 2 댐(104-1, 104-2) 사이에 배치된 제 1 분리 구조물(105-1), 및 제 2 댐(104-2)의 내측 영역에 배치된 제 2 및 제 3 분리 구조물(105-2, 105-3)을 포함할 수 있다. 이러한 분리부(105)는 제 3 분리 구조물(105-3)을 더 포함하는 것을 제외하고는 도 1 내지 도 13에서 설명한 분리부(105)와 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
부가적으로, 제 1 내지 제 3 분리 구조물(105-1, 105-2, 105-3) 각각의 금속 구조물은 비아홀(105h)을 통해서 화소 공통 전압 라인(CVL)과 전기적으로 연결(또는 접촉)될 수 있다.
제 1 패드부(110)는 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b), 및 제 1 및 제 2 패드 연결 라인(176, 177)을 포함할 수 있다. 이러한 제 1 패드부(110)는 도 1 내지 도 13에서 설명한 패드부(110)에서 제 3 전면 센싱 제어 패드(112c)와 제 3 패드 연결 라인이 생략된 구성을 가지므로, 이에 대한 중복 설명은 생략한다.
본 명세서의 일 실시예에 따른 복수의 스위칭 회로부(170) 각각은 제 1 및 제 2 스위칭 회로(171, 172)를 포함할 수 있다.
제 1 및 제 2 스위칭 회로(171, 172)는 제 1 및 제 2 댐(104-1, 104-2)과 개별적으로 중첩되도록 배치될 수 있다. 예를 들어, 제 1 스위칭 회로(171)는 제 1 댐(104-1)과 중첩되거나 제 1 댐(104-1) 아래에 배치될 수 있다. 제 2 스위칭 회로(172)는 제 2 댐(104-2)과 중첩되거나 제 2 댐(104-2) 아래에 배치될 수 있다. 이러한 제 1 및 제 2 스위칭 회로(171, 172) 각각은 도 1 내지 도 13에서 설명한 제 1 및 제 2 스위칭 회로(171, 172) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
부가적으로, 도 14 및 도 15에서 설명한 전면 보조 패드부(1110), 후면 보조 패드부(1110), 및 보조 링크 라인부(1250) 각각은 도 17 및 도 18에 도시된 실시예에 적용될 수 있다.
이와 같은, 본 명세서의 다른 실시예에 따르면, 도 1 내지 도 16에서 설명한 발광 표시 장치와 동일한 효과를 가질 수 있으며, 도 1 내지 도 16에서 설명한 발광 표시 장치와 비교하여 댐부(104)가 차지하는 영역이 감소함에 따라 고해상도화에 대한 화소의 설계(또는 디자인)가 용이할 수 있다.
도 19는 본 명세서의 다른 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면으로써, 이는 스위칭 회로부를 통해 라우팅 라인의 쇼트 또는 라우팅 라인에 대한 라인 저항의 센싱을 설명하기 위한 도면이다.
도 17 내지 도 19를 참조하면, 본 명세서의 다른 실시예에 따른 구동 집적 회로(530)는 데이터 구동부(531), 센싱부(533), 및 라인 선택부(535)를 포함할 수 있다. 이러한 구성을 포함하는 구동 집적 회로(530)는 검사 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 1 및 제 2 스위칭 제어 신호를 출력하도록 구성되는 것을 제외하고는 도 16에서 설명한 구동 집적 회로(530)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
타이밍 컨트롤러(570)는 검사 모드에서 제 1 및 제 2 스위칭 제어 신호를 생성해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각의 스위칭을 제어하고, 검사 데이터 및 라인 선택 신호를 생성해 데이터 구동부(531)에 제공할 수 있다. 이러한 타이밍 컨트롤러(570)는 검사 모드에서, 제 1 및 제 2 스위칭 제어 신호를 생성해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각의 스위칭을 제어하는 것을 제외하고는 도 16에서 설명한 타이밍 컨트롤러(570)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
선택적으로, 타이밍 컨트롤러(570)는 라인별 저항 보상값에 대응되는 바이어스 전압을 생성하지 않고, 라인별 저항 보상값을 구동 집적 회로(530)에 제공할 수도 있다. 이 경우, 구동 직접 회로(530)는 바이어스 전압 생성부(537)를 더 포함할 수 있다. 바이어스 전압 생성부(537)는 타이밍 컨트롤러(570)로부터 공급되는 라인별 저항 보상값 각각에 대응되는 라인별 바이어스 전압을 생성하고, 생성된 라인별 바이어스 전압을 해당하는 신호 출력 회로(531o, 531e)의 바이어스 단자에 공급할 수 있다.
부가적으로, 본 명세서의 다른 실시예에 따른 구동 집적 회로(530) 또는 구동 회로부(500)는 전압 선택부(539)를 더 포함할 수 있다.
전압 선택부(539)는 타이밍 컨트롤러(570)의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 스위칭 제어 신호와 그라운드 전압 중 어느 하나를 선택하여 출력할 수 있다.
전압 선택부(539)는 검사 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 1 논리 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 제 1 및 제 2 스위칭 제어 신호 각각을 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각은 전압 선택부(539)로부터 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b) 각각을 통해 공급되는 해당하는 스위칭 제어 신호에 따라 스위칭될 수 있다.
전압 선택부(539)는 비검사 모드 또는 정상 구동 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 2 논리 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 그라운드 전압(GND)을 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각은 전압 선택부(539)로부터 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b) 각각과 댐부의 금속 라인(104m)을 통해 공급되는 그라운드 전압(GND)에 의해 오프 상태로 유지되고, 댐부의 금속 라인(104m)은 그라운드 전압(GND)으로 유지되어 정전기 보호 라인 또는 정전기 차단 라인으로 사용될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 쇼트를 검사하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 타이밍 컨트롤러(570)로부터 제 1 논리 레벨을 갖는 제 1 및 제 2 스위칭 제어 신호 각각이 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각이 턴-오프된다.
이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 데이터 라인(DLo, DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 레퍼런스 라인(RL)과 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 라인 센싱 데이터를 출력한다.
이어서, 타이밍 컨트롤러(570)에서 라인 센싱 데이터에 기초하여 라우팅 라인 간의 쇼트 여부를 판단한다. 예를 들어, 인접하게 배치된 레퍼런스 라인(RL)과 데이터 라인(DLo, DLe) 간의 쇼트가 발생된 경우, 데이터 라인(DLo, DLe)에 흐르는 전류를 쇼트 부분을 통해 레퍼런스 라인(RL)에 흐르며, 이에 의해 레퍼런스 라인(RL)에 흐르는 전류를 센싱하여 라인 간의 쇼트 여부를 검출할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 라인 센싱 데이터가 기준 문턱 전압값 이상일 경우, 라우팅 라인 간의 쇼트가 발생한 것으로 판단할 수 있다.
따라서, 본 명세서의 일 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 및 제 2 스위칭 회로(171, 172)를 턴-오프시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 공급하면서 복수의 레퍼런스 라인(RL) 각각에 흐르는 전류를 센싱함으로써 복수의 라우팅 라인 간의 쇼트 불량을 검출할 수 있다.
본 명세서의 다른 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 라인 저항을 센싱하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 검사 모드의 제 1 검사 기간에서, 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 제 1 스위칭 제어 신호와 제 1 논리 레벨의 제 2 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 스위치 회로(171)가 턴-온되고, 스위칭 회로부(170)의 제 2 스위치 회로(172)가 턴-오프된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 1 스위치 회로(171) 및 레퍼런스 라인(RL)을 포함하는 제 1 전류 패스(CP1)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 2 검사 기간에서, 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 제 2 스위칭 제어 신호와 제 1 논리 레벨의 제 1 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 2 스위치 회로(172)가 턴-온되고, 스위칭 회로부(170)의 제 1 스위치 회로(171)가 턴-오프된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 짝수번째 데이터 라인(DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 짝수번째 데이터 라인(DLe)과 제 2 스위치 회로(172) 및 레퍼런스 라인(RL)을 포함하는 제 2 전류 패스(CP2)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 3 검사 기간에서, 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨의 제 1 및 제 2 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각이 턴-온된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 1 및 제 2 스위치 회로(171, 172)와 짝수번째 데이터 라인(DLe)을 포함하는 제 3 전류 패스(CP3)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 타이밍 컨트롤러(570)는 제 1 내지 제 3 검사 기간 각각에서 생성된 라인 저항값을 기반으로, 전술한 식 1과 2의 연산을 통해, 홀수번째 데이터 라우팅 라인의 라인 저항값과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성하고, 레퍼런스 라우팅 라인의 라인 저항값을 추가로 생성할 수 있다.
다음으로, 타이밍 컨트롤러(570)는 라인별 저항값에 기초하여 라인별 저항 편차를 보상하기 위한 라인별 저항 보상값을 산출하고, 라인별 저항 보상값을 룩-업 테이블 형태로 저장 회로에 저장한다. 본 명세서의 일 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 공급될 화소 데이터를 변조하고, 변조된 화소 데이터를 구동 집적 회로(530)에 제공할 수 있다. 본 명세서의 다른 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 대응되는 복수의 신호 출력 회로(531o, 531e) 각각의 전류 옵션값(또는 바이어스 전압 레벨)을 설정하여 저장 회로에 저장하고, 저장 회로에 저장된 전류 옵션값을 해당하는 신호 출력 회로(531o, 531e)에 각각 공급할 수 있다. 이에 의해, 복수의 신호 출력 회로(531o, 531e) 각각은 타이밍 컨트롤러(570)로부터 공급되는 전류 옵션값에 대응되는 바이어스 전압 레벨에 따라 해당하는 데이터 라우팅 라인의 저항 값이 보상된 데이터 신호를 출력할 수 있고, 이에 의해 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차가 보상될 수 있다.
따라서, 본 명세서의 일 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 및 제 2 스위칭 회로(171, 172)를 선택적으로 턴-온시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 선택적으로 공급하면서 레퍼런스 라인(RL)를 통해 흐르는 전류를 센싱함으로써 복수의 데이터 라우팅 라인 각각의 라인 저항을 검출할 수 있으며, 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차를 보상할 수 있다.
도 20은 본 명세서의 또 다른 실시예에 따른 복수의 스위칭 회로부를 설명하기 위한 도면이고, 도 21은 도 20에 도시된 선 IV-IV'의 단면도이며, 도 22는 도 20에 도시된 선 V-V'의 단면도이다. 도 20 내지 도 22는 도 17과 도 18에서 설명한 발광 표시 장치에서, 하나의 댐부와 중첩되도록 복수의 스위칭 회로부를 배치한 것이다. 이에 따라, 이하의 설명에서는 하나의 댐부와 복수의 스위칭 회로부 및 이와 관련된 구성을 제외한 나머지 구성들에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 20 내지 도 22를 참조하면, 본 명세서의 다른 실시예에 따른 댐부(104)는 최외곽 화소(Po)의 가장자리 부분을 따라 평면적으로 폐루프 라인 형상(또는 연속적인 라인 형상 또는 폐루프 형상)을 가지도록 구성될 수 있다. 이러한 댐부(104)는 금속 라인(104m)을 갖는 댐(또는 하나의 댐)으로 구성되는 것을 제외하고는 도 1 내지 도 14에서 설명한 댐부(104)와 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
분리부(105)는 댐부(또는 댐)(104)의 외측 영역에 배치된 적어도 하나의 외측 분리 구조물(또는 제 1 및 제 2 분리 구조물)(105-1, 105-2)을 포함할 수 있다. 분리부(105)는 댐부(104)의 내측 영역에 배치된 적어도 하나의 외측 분리 구조물(또는 제 3 및 제 4 분리 구조물)(105-3, 105-4)을 더 포함할 수 있다. 적어도 하나의 외측 분리 구조물(105-1, 105-2)은 댐부(104)를 둘러싸도록 배치될 수 있다. 적어도 하나의 내측 분리 구조물(105-3, 105-4)는 댐부(104)에 의해 둘러싸이도록 배치될 수 있다. 이러한 분리부(105)는 적어도 하나의 외측 분리 구조물(105-1, 105-2)과 적어도 하나의 내측 분리 구조물(105-3, 105-4)을 포함하는 것을 제외하고는 도 1 내지 도 13에서 설명한 분리부(105)와 실질적으로 동일한 구조를 가지도록 구성되므로, 이에 대한 설명은 생략한다.
부가적으로, 적어도 하나의 외측 분리 구조물(105-1, 105-2)과 적어도 하나의 내측 분리 구조물(105-3, 105-4) 각각의 금속 구조물은 비아홀(105h)을 통해서 화소 공통 전압 라인(CVL)과 전기적으로 연결(또는 접촉)될 수 있다.
제 1 패드부(110)는 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b), 및 제 1 및 제 2 패드 연결 라인(176, 177)을 포함할 수 있다. 제 1 패드 연결 라인(176)은 비아홀(176h)을 통해 금속 라인(104m)에 전기적으로 연결되고, 제 2 패드 연결 라인(177)은 비아홀(177h)을 통해 금속 라인(104m)에 전기적으로 연결될 수 있다. 이에 의해, 금속 라인(104m)은 제 1 및 제 2 패드 연결 라인(176, 177)에 공통적으로 연결될 수 있다. 부가적으로, 제 1 패드부(110)는 하나의 전면 센싱 제어 패드(112a)와 하나의 패드 연결 라인(176)만으로 구성될 수 있으며, 이에 한정되지 않고, 도 13에 도시된 복수의 제 1 전면 센싱 제어 패드(112a)를 포함할 수도 있다.
본 명세서의 다른 실시예에 따른 복수의 스위칭 회로부(170) 각각은 제 1 및 제 2 스위칭 회로(171, 172)를 포함할 수 있다. 제 1 및 제 2 스위칭 회로(171, 172)는 하나의 금속 라인(104m)에 공통적으로 연결되는 것을 제외하고는 도 17과 도 18에서 설명한 제 1 및 제 2 스위칭 회로(171, 172) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
부가적으로, 도 14 및 도 15에서 설명한 전면 보조 패드부(1110), 후면 보조 패드부(1110), 및 보조 링크 라인부(1250) 각각은 도 20 내지 도 22에 도시된 실시예에 적용될 수 있다.
이와 같은, 본 명세서의 다른 실시예에 따르면, 도 17과 도 18에서 설명한 발광 표시 장치와 동일한 효과를 가질 수 있으며, 도 17과 도 18에서 설명한 발광 표시 장치와 비교하여 댐부(104)가 차지하는 영역이 더욱 감소함에 따라 고해상도화에 대한 화소의 설계(또는 디자인)가 더욱 용이할 수 있다.
도 23은 본 명세서의 또 다른 실시예에 따른 스위칭 회로부와 구동 집적 회로 및 타이밍 컨트롤러를 개략적으로 나타내는 도면으로써, 이는 스위칭 회로부를 통해 라우팅 라인의 쇼트 또는 라우팅 라인에 대한 라인 저항의 센싱을 설명하기 위한 도면이다.
도 20 내지 도 23을 참조하면, 본 명세서의 다른 실시예에 따른 구동 집적 회로(530)는 데이터 구동부(531), 센싱부(533), 및 라인 선택부(535)를 포함할 수 있다. 이러한 구성을 포함하는 구동 집적 회로(530)는 검사 모드에서 타이밍 컨트롤러(570)로부터 공급되는 단일의 스위칭 제어 신호를 출력하도록 구성되는 것을 제외하고는 도 16에서 설명한 구동 집적 회로(530)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
타이밍 컨트롤러(570)는 검사 모드에서 단일의 스위칭 제어 신호를 생성해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각의 스위칭을 제어하고, 검사 데이터 및 라인 선택 신호를 생성해 데이터 구동부(531)에 제공할 수 있다. 이러한 타이밍 컨트롤러(570)는 검사 모드에서, 단일의 스위칭 제어 신호를 생성해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각의 스위칭을 제어하는 것을 제외하고는 도 16에서 설명한 타이밍 컨트롤러(570)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
선택적으로, 타이밍 컨트롤러(570)는 라인별 저항 보상값에 대응되는 바이어스 전압을 생성하지 않고, 라인별 저항 보상값을 구동 집적 회로(530)에 제공할 수도 있다. 이 경우, 구동 직접 회로(530)는 바이어스 전압 생성부(537)를 더 포함할 수 있다. 바이어스 전압 생성부(537)는 타이밍 컨트롤러(570)로부터 공급되는 라인별 저항 보상값 각각에 대응되는 라인별 바이어스 전압을 생성하고, 생성된 라인별 바이어스 전압을 해당하는 신호 출력 회로(531o, 531e)의 바이어스 단자에 공급할 수 있다.
부가적으로, 본 명세서의 다른 실시예에 따른 구동 집적 회로(530) 또는 구동 회로부(500)는 전압 선택부(539)를 더 포함할 수 있다.
전압 선택부(539)는 타이밍 컨트롤러(570)의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 스위칭 제어 신호와 그라운드 전압 중 어느 하나를 선택하여 출력할 수 있다.
전압 선택부(539)는 검사 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 1 논리 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 스위칭 제어 신호를 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각은 전압 선택부(539)로부터 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b) 각각을 통해 공급되는 스위칭 제어 신호에 따라 스위칭될 수 있다.
전압 선택부(539)는 비검사 모드 또는 정상 구동 모드에서 타이밍 컨트롤러(570)로부터 공급되는 제 2 논리 레벨의 전압 선택 신호에 따라 타이밍 컨트롤러(570)로부터 공급되는 그라운드 전압(GND)을 출력할 수 있으며, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각은 전압 선택부(539)로부터 제 1 및 제 2 전면 센싱 제어 패드(112a, 112b) 각각과 댐부(104)의 금속 라인(104m)을 통해 공급되는 그라운드 전압(GND)에 의해 오프 상태로 유지되고, 댐부(104)의 금속 라인(104m)은 그라운드 전압(GND)으로 유지되어 정전기 보호 라인 또는 정전기 차단 라인으로 사용될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 쇼트를 검사하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 타이밍 컨트롤러(570)로부터 제 1 논리 레벨을 갖는 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172) 각각이 턴-오프된다.
이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 데이터 라인(DLo, DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 레퍼런스 라인(RL)과 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 라인 센싱 데이터를 출력한다.
이어서, 타이밍 컨트롤러(570)에서 라인 센싱 데이터에 기초하여 라우팅 라인 간의 쇼트 여부를 판단한다. 예를 들어, 인접하게 배치된 레퍼런스 라인(RL)과 데이터 라인(DLo, DLe) 간의 쇼트가 발생된 경우, 데이터 라인(DLo, DLe)에 흐르는 전류를 쇼트 부분을 통해 레퍼런스 라인(RL)에 흐르며, 이에 의해 레퍼런스 라인(RL)에 흐르는 전류를 센싱하여 라인 간의 쇼트 여부를 검출할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 라인 센싱 데이터가 기준 문턱 전압값 이상일 경우, 라우팅 라인 간의 쇼트가 발생한 것으로 판단할 수 있다.
따라서, 본 명세서의 일 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 및 제 2 스위칭 회로(171, 172)를 턴-오프시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 공급하면서 복수의 레퍼런스 라인(RL) 각각에 흐르는 전류를 센싱함으로써 복수의 라우팅 라인 간의 쇼트 불량을 검출할 수 있다.
본 명세서의 다른 실시예에 따른 발광 표시 장치에서, 라우팅 라인의 라인 저항을 센싱하기 위한 구동 방법을 설명하면 다음과 같다.
먼저, 검사 모드의 제 1 검사 기간에서, 구동 집적 회로(530)의 홀수번째 신호 출력 회로(531o)가 인에이블(enable)되고, 짝수번째 신호 출력 회로(531e)가 디스인에이블(disenable)되며, 이에 의해 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172)가 동시에 턴-온된다. 이어서, 구동 집적 회로(530)의 홀수번째 신호 출력 회로(531o)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 1 및 제 2 스위치 회로(171, 172)와 레퍼런스 라인(RL)을 포함하는 제 1 전류 패스(CP1)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 2 검사 기간에서, 구동 집적 회로(530)의 홀수번째 신호 출력 회로(531o)가 디스인에이블되고, 짝수번째 신호 출력 회로(531e)가 인에이블되며, 이에 의해 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨을 갖는 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172)가 동시에 턴-온된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 짝수번째 데이터 라인(DLe)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 짝수번째 데이터 라인(DLe)과 제 1 및 제 2 스위치 회로(171, 172)와 레퍼런스 라인(RL)을 포함하는 제 2 전류 패스(CP2)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 짝수번째 데이터 라우팅 라인과 레퍼런스 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 검사 모드의 제 3 검사 기간에서, 구동 집적 회로(530)의 홀수번째 신호 출력 회로(531o)가 인에이블되고, 짝수번째 신호 출력 회로(531e)가 디스인에이블되며, 이에 의해 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 센싱할 수 있다. 본 명세서의 일 실시예에 따르면, 구동 집적 회로(530)로부터 제 2 논리 레벨의 스위칭 제어 신호가 출력되고, 이에 의해 스위칭 회로부(170)의 제 1 및 제 2 스위치 회로(171, 172)가 동시에 턴-온된다. 이어서, 구동 집적 회로(530)로부터 검사 데이터 신호가 홀수번째 데이터 라인(DLo)에 공급되고, 이에 의해 구동 집적 회로(530)의 센싱부(533)는 홀수번째 데이터 라인(DLo)과 제 1 및 제 2 스위치 회로(171, 172)와 짝수번째 데이터 라인(DLe)을 포함하는 제 3 전류 패스(CP3)와 라인 선택부(535)를 통해 입력되는 전류를 센싱하여 저항 센싱 데이터를 생성한다. 이어서, 타이밍 컨트롤러(570)에서 저항 센싱 데이터에 기초하여 홀수번째 데이터 라우팅 라인과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성해 저장 회로에 저장할 수 있다.
다음으로, 타이밍 컨트롤러(570)는 제 1 내지 제 3 검사 기간 각각에서 생성된 라인 저항값을 기반으로, 전술한 식 1과 2의 연산을 통해, 홀수번째 데이터 라우팅 라인의 라인 저항값과 짝수번째 데이터 라우팅 라인의 라인 저항값을 생성하고, 레퍼런스 라우팅 라인의 라인 저항값을 추가로 생성할 수 있다.
다음으로, 타이밍 컨트롤러(570)는 라인별 저항값에 기초하여 라인별 저항 편차를 보상하기 위한 라인별 저항 보상값을 산출하고, 라인별 저항 보상값을 룩-업 테이블 형태로 저장 회로에 저장한다. 본 명세서의 일 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 공급될 화소 데이터를 변조하고, 변조된 화소 데이터를 구동 집적 회로(530)에 제공할 수 있다. 본 명세서의 다른 실시예로서, 타이밍 컨트롤러(570)는 저장 회로에 저장된 복수의 데이터 라우팅 라인 각각의 저항 보상값에 따라 복수의 데이터 라인 각각에 대응되는 복수의 신호 출력 회로(531o, 531e) 각각의 전류 옵션값(또는 바이어스 전압 레벨)을 설정하여 저장 회로에 저장하고, 저장 회로에 저장된 전류 옵션값을 해당하는 신호 출력 회로(531o, 531e)에 각각 공급할 수 있다. 이에 의해, 복수의 신호 출력 회로(531o, 531e) 각각은 타이밍 컨트롤러(570)로부터 공급되는 전류 옵션값에 대응되는 바이어스 전압 레벨에 따라 해당하는 데이터 라우팅 라인의 저항 값이 보상된 데이터 신호를 출력할 수 있고, 이에 의해 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차가 보상될 수 있다.
따라서, 본 명세서의 다른 실시예에 따르면, 복수의 스위칭 회로부(170) 각각의 제 1 및 제 2 스위칭 회로(171, 172)를 동시에 턴-온시키고, 복수의 데이터 라인(DLo, DLe) 각각에 검사 신호를 선택적으로 공급하면서 레퍼런스 라인(RL)를 통해 흐르는 전류를 센싱함으로써 복수의 데이터 라우팅 라인 각각의 라인 저항을 검출할 수 있으며, 복수의 데이터 라우팅 라인 각각의 라인 저항값 간의 저항 편차를 보상할 수 있다.
도 24는 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이며, 도 25는 도 24에 도시된 선 VI-VI'의 개략적인 단면도이다. 도 24와 도 25는 도 1 내지 도 23에서 설명한 본 명세서에 따른 발광 표시 장치를 타일링하여 구현한 멀티 스크린 표시 장치를 나타낸 것이다.
도 24 및 도 25를 참조하면, 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치(또는 타일링 발광 표시 장치)는 복수의 표시 장치(DA1, DA2, DA3, DA4)를 포함할 수 있다.
복수의 표시 장치(DA1, DA2, DA3, DA4) 각각은 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 수 있다. 이러한 복수의 표시 장치((DA1, DA2, DA3, DA4) 각각은 도 1 내지 도 23에서 설명한 본 명세서에 따른 발광 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 할 수 있다.
복수의 표시 장치(DA1, DA2, DA3, DA4) 각각은 측면끼리 서로 접촉되도록 별도의 타일링 프레임에 타일링될 수 있다. 예를 들어, 복수의 표시 장치(DA1, DA2, DA3, DA4) 각각은 N×M 형태를 가지도록 타일링됨으로써 대화면의 멀티 스크린 표시 장치를 구현할 수 있다. 예를 들어, N은 1 이상의 양의 정수이며, M은 2 이상의 양의 정수일 수 있다. 예를 들어, N은 2 이상의 양의 정수이며, M은 1 이상의 양의 정수일 수 있다.
복수의 표시 장치(DA1, DA2, DA3, DA4) 각각은 영상이 표시되는 표시부(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시부(AA)가 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 장치(DA1, DA2, DA3, DA4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시부(AA)로 구현될 수 있다.
본 명세서의 실시예에 따르면, 복수의 표시 장치(DA1, DA2, DA3, DA4) 각각에서, 최외곽 화소(Po)의 중심부(CP)와 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)(또는 화소 피치)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y) 중 적어도 하나의 방향을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 장치(DA1, DA2, DA3, DA4)에서, 인접한 최외곽 화소(Po) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작을 수 있다.
도 24를 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 장치(DA1)와 제 3 표시 장치(DA3)에서, 제 1 표시 장치(DA1)의 최외곽 화소(Po)의 중심부(CP)와 제 3 표시 장치(DA3)의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)은 제 1 표시 장치(DA1)와 제 3 표시 장치(DA3) 각각에 배치된 인접한 2개의 화소(Po, Pi) 사이의 제 1 간격(D1)(또는 화소 피치)과 동일하거나 작을 수 있다.
따라서, 제 1 방향(X)과 제 2 방향(Y) 중 적어도 하나의 방향을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 장치(DA1, DA2, DA3, DA4) 각각의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)이 각 표시 장치(DA1, DA2, DA3, DA4)에 배치된 인접한 2개의 화소(Po, Pi) 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 장치(DA1, DA2, DA3, DA4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 장치(DA1, DA2, DA3, DA4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다. 결과적으로, 복수의 표시 장치(DA1, DA2, DA3, DA4)는 N×M 형태로 타일링된 멀티 스크린 표시 장치에 표시되는 영상은 복수의 표시 장치(DA1, DA2, DA3, DA4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있다.
도 24 및 도 25에서는 복수의 표시 장치(DA1, DA2, DA3, DA4)가 2×2 형태로 타일링된 것을 나타내었지만, 이에 한정되지 않고, 복수의 표시 장치(DA1, DA2, DA3, DA4)는 x×1 형태, 1×y 형태, 또는 x×y 형태로 타일링될 수 있다. 예를 들어, x와 y는 서로 같거나 다른 2 이상의 자연수일 수 있다. 예를 들어, x는 2 이상의 자연수이거나 y와 같은 자연수일 수 있다. y는 2 이상의 자연수이거나 x보다 크거나 작은 자연수일 수 있다.
이와 같은, 본 명세서의 실시예에 따른 멀티 스크린 표시 장치는 복수의 표시 장치(DA1, DA2, DA3, DA4) 각각의 표시부(AA)를 하나의 화면으로 하여 한 장의 영상을 표시할 때, 복수의 표시 장치(DA1, DA2, DA3, DA4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있으며, 이에 의해 멀티 스크린 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.
본 명세서에 따른 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치는 기판, 기판 위에 배치된 복수의 화소 구동 라인과 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부, 표시부에 배치된 자발광 소자를 포함하는 발광 소자층, 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부, 발광 소자층을 덮도록 배치되고 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층, 적어도 하나의 댐과 중첩되도록 배치되고 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부, 및 기판의 일측 가장자리 부분에 배치되고 복수의 화소 구동 라인과 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며, 복수의 스위칭 회로부 각각은 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 기판과 적어도 하나의 댐 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 복수의 화소 중 기판의 제 1 가장자리 부분에 배치된 복수의 최외곽 화소 각각에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 댐의 금속 라인은 복수의 전면 패드 중 적어도 하나와 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 댐부는 표시부를 둘러싸도록 서로 나란하게 배치되고 금속 라인을 각각 갖는 제 1 내지 제 3 댐을 포함하고, 복수의 스위칭 회로부 각각은 제 3 스위칭 회로를 더 포함하고, 제 1 스위칭 회로는 제 1 댐과 중첩되도록 배치되고 제 1 댐의 금속 라인과 연결된 게이트 전극을 포함하고, 제 2 스위칭 회로는 제 2 댐과 중첩되도록 배치되고 제 2 댐의 금속 라인과 연결된 게이트 전극을 포함하며, 제 3 스위칭 회로는 제 3 댐과 중첩되도록 배치되고 제 3 댐의 금속 라인과 연결된 게이트 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고, 제 1 스위칭 회로는 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하고, 제 2 스위칭 회로는 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며, 제 3 스위칭 회로는 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 짝수번째 데이터 라인과 전기적으로 결합된 제 2 전극을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 댐부는 표시부를 둘러싸도록 서로 나란하게 배치되고 금속 라인을 각각 갖는 제 1 및 제 2 댐을 포함하고, 제 1 스위칭 회로는 제 1 댐과 중첩되도록 배치되고 제 1 댐의 금속 라인과 연결된 게이트 전극을 포함하며, 제 2 스위칭 회로는 제 2 댐과 중첩되도록 배치되고 제 2 댐의 금속 라인과 연결된 게이트 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고, 제 1 스위칭 회로는 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며, 제 2 스위칭 회로는 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 댐부는 표시부를 둘러싸도록 배치되고 금속 라인을 갖는 댐을 포함하고, 제 1 스위칭 회로는 댐과 중첩되도록 배치되고 댐의 금속 라인과 연결된 게이트 전극을 포함하고, 제 2 스위칭 회로는 댐과 중첩되도록 제 1 스위칭 회로와 나란하게 배치되고 댐의 금속 라인과 연결된 게이트 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고, 제 1 스위칭 회로는 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며, 제 2 스위칭 회로는 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 금속 라인에 그라운드 전압을 공급하는 구동 회로부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 복수의 전면 패드 각각과 중첩되는 복수의 후면 패드를 포함하는 후면 패드부, 복수의 후면 패드와 전기적으로 결합된 복수의 링크 라인을 갖는 링크 라인부, 복수의 링크 라인과 전기적으로 결합된 복수의 입력 패드를 포함하는 입력 패드부, 입력 패드부에 연결된 구동 회로부, 및 기판의 외측면을 감싸고 복수의 전면 패드 각각과 복수의 후면 패드 각각에 전기적으로 결합된 복수의 라우팅 라인을 포함하는 라우팅부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 스위칭 회로부 각각은 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고, 구동 회로부는 홀수번째 데이터 라인 또는 짝수번째 데이터 라인으로 검사 신호를 출력하는 복수의 신호 출력 회로를 갖는 데이터 구동부, 및 검사 신호에 따라 제 1 및 제 2 스위칭 회로 중 적어도 하나를 통해 레퍼런스 전압 라인에 흐르는 전류를 센싱하는 센싱부를 포함하는 구동 집적 회로; 및 구동 집적 회로에 검사 데이터를 제공하고 센싱부로부터 제공되는 센싱 데이터에 기초하여 복수의 신호 출력 회로 각각의 바이어스 단자에 입력되는 바이어스 전압 레벨을 설정하는 타이밍 컨트롤러를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 타이밍 컨트롤러는 센싱 데이터에 기초하여 복수의 라우팅 라인 간의 쇼트 여부를 판단하거나, 센싱 데이터에 기초하여 복수의 라우팅 라인 중 데이터 라인에 연결된 데이터 라우팅 라인의 라인 저항값을 생성하고 생성된 라인 저항값에 따라 바이어스 전압 레벨을 설정할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 기판의 타측 가장자리 부분에 배치되고 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 적어도 하나의 전면 보조 패드를 갖는 전면 보조 패드부, 적어도 하나의 전면 보조 패드와 중첩되는 적어도 하나의 후면 보조 패드를 포함하는 후면 보조 패드부, 및 적어도 하나의 후면 보조 패드와 전기적으로 결합된 적어도 하나의 보조 링크 라인을 갖는 보조 링크 라인부를 더 포함하며, 적어도 하나의 보조 링크 라인은 복수의 입력 패드 중 적어도 하나와 전기적으로 결합될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 댐은 기판 위에 배치된 제 1 댐 패턴, 제 1 댐 패턴 위에 배치된 제 2 댐 패턴, 및 제 2 댐 패턴 위에 배치된 제 3 댐 패턴을 포함하며, 금속 라인은 제 2 댐 패턴과 제 3 댐 패턴 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 댐은 제 1 댐 패턴의 측면과 제 2 댐 패턴 사이에 구현된 언더 컷 영역을 더 포함하며, 댐부 위에 배치되는 자발광 소자는 언더 컷 영역에서 분리될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 적어도 하나의 댐 주변에 배치된 복수의 분리 구조물을 갖는 분리부를 더 포함하며, 복수의 분리 구조물 각각은 하부 구조물, 및 하부 구조물에 대해 처마 구조를 가지도록 하부 구조물 위에 배치된 상부 구조물을 포함하며, 분리부 위에 배치되는 자발광 소자는 복수의 분리 구조물 각각의 처마 구조에 의해 분리될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 적어도 하나의 댐 주변에 배치된 복수의 분리 구조물을 갖는 분리부를 더 포함하며, 복수의 분리 구조물 각각은 하부 구조물, 및 하부 구조물에 대해 처마 구조를 가지도록 하부 구조물 위에 배치된 상부 구조물을 포함하고, 복수의 분리 구조물 중 적어도 하나는 하부 구조물과 상부 구조물 사이에 배치된 금속 구조물을 더 포함하고, 금속 구조물은 하부 구조물에 대해 처마 구조를 가지도록 하부 구조물 위에 배치되며, 분리부 위에 배치되는 자발광 소자는 금속 구조물의 처마 구조에 의해 분리될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 분리 구조물 각각은 복수의 화소 구동 라인과 교차하며, 금속 구조물은 복수의 화소 구동 라인 중 적어도 하나의 화소 공통 전압 라인과 전기적으로 결합될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 표시 장치는 기판과 발광 소자층 사이에 배치된 평탄화층, 기판과 평탄화층 사이에 배치된 패시베이션층, 댐부의 내측 영역에 배치되고 평탄화층과 패시베이션층이 모두 제거되어 구현된 그루브 라인, 및 그루브 라인에 인접한 패시베이션층의 측면과 그루브 라인에 인접한 평탄화층의 측면 사이에 구현된 언더 컷 영역을 더 포함하며, 그루브 라인과 평탄화층의 측면 위에 배치되는 자발광 소자는 언더 컷 영역에서 분리될 수 있다.
본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치되고 발광 표시 장치를 포함하는 복수의 표시 장치를 포함하며, 발광 표시 장치는 기판, 기판 위에 배치된 복수의 화소 구동 라인과 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부, 표시부에 배치된 자발광 소자를 포함하는 발광 소자층, 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부, 발광 소자층을 덮도록 배치되고 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층, 적어도 하나의 댐과 중첩되도록 배치되고 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부, 및 기판의 일측 가장자리 부분에 배치되고 복수의 화소 구동 라인과 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며, 복수의 스위칭 회로부 각각은 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 표시 장치 각각의 발광 표시 장치에서, 복수의 화소는 기판 상에 제 1 방향과 제 2 방향을 따라 배열되고, 제 1 방향과 제 2 방향 중 적어도 하나의 방향을 따라 인접한 제 1 표시 장치와 제 2 표시 장치에서, 제 1 표시 장치의 최외곽 화소의 중심부와 제 2 표시 장치의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며, 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 발광 표시 패널을 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서의 실시예에 따른 발광 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
위에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형상이가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 발광 표시 장치 100: 기판
101: 회로층 102: 평탄화층
103: 뱅크 104: 댐
105: 분리부 106: 봉지층
110: 제 1 패드부 150: 게이트 구동 회로
170: 스위칭 회로부 171, 172, 173: 스위칭 회로
210: 제 2 패드부 230: 제 3 패드부
400: 라우팅부 500: 구동 회로부
530: 구동 집적 회로 531: 데이터 구동부
533: 센싱부 535: 라인 선택부
539: 전압 선택부 570: 타이밍 컨트롤러

Claims (23)

  1. 기판;
    상기 기판 위에 배치된 복수의 화소 구동 라인과 상기 복수의 화소 구동 라인에 선택적으로 연결된 복수의 화소를 포함하는 표시부;
    상기 표시부에 배치된 자발광 소자를 포함하는 발광 소자층;
    상기 기판의 가장자리 부분을 따라 배치되고 금속 라인을 갖는 적어도 하나의 댐을 포함하는 댐부;
    상기 발광 소자층을 덮도록 배치되고 상기 댐부에 의해 둘러싸이는 유기 봉지층을 갖는 봉지층;
    상기 적어도 하나의 댐과 중첩되도록 배치되고 상기 복수의 화소 구동 라인에 선택적으로 연결된 복수의 스위칭 회로부; 및
    상기 기판의 일측 가장자리 부분에 배치되고 상기 복수의 화소 구동 라인과 상기 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 복수의 전면 패드를 포함하는 전면 패드부를 포함하며,
    상기 복수의 스위칭 회로부 각각은 상기 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 게이트 전극을 갖는 제 1 및 제 2 스위칭 회로를 포함하는, 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 기판과 상기 적어도 하나의 댐 사이에 배치된, 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 복수의 화소 중 상기 기판의 제 1 가장자리 부분에 배치된 복수의 최외곽 화소 각각에 배치된, 발광 표시 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 댐의 금속 라인은 상기 복수의 전면 패드 중 적어도 하나와 전기적으로 연결된, 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 댐부는 상기 표시부를 둘러싸도록 서로 나란하게 배치되고 상기 금속 라인을 각각 갖는 제 1 내지 제 3 댐을 포함하고,
    상기 복수의 스위칭 회로부 각각은 제 3 스위칭 회로를 더 포함하고,
    상기 제 1 스위칭 회로는 상기 제 1 댐과 중첩되도록 배치되고 상기 제 1 댐의 금속 라인과 연결된 게이트 전극을 포함하고,
    상기 제 2 스위칭 회로는 상기 제 2 댐과 중첩되도록 배치되고 상기 제 2 댐의 금속 라인과 연결된 게이트 전극을 포함하며,
    상기 제 3 스위칭 회로는 상기 제 3 댐과 중첩되도록 배치되고 상기 제 3 댐의 금속 라인과 연결된 게이트 전극을 포함하는, 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고,
    상기 제 1 스위칭 회로는 상기 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하고,
    상기 제 2 스위칭 회로는 상기 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며,
    상기 제 3 스위칭 회로는 상기 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 짝수번째 데이터 라인과 전기적으로 결합된 제 2 전극을 더 포함하는, 발광 표시 장치.
  7. 제 1 항에 있어서,
    상기 댐부는 상기 표시부를 둘러싸도록 서로 나란하게 배치되고 상기 금속 라인을 각각 갖는 제 1 및 제 2 댐을 포함하고,
    상기 제 1 스위칭 회로는 상기 제 1 댐과 중첩되도록 배치되고 상기 제 1 댐의 금속 라인과 연결된 게이트 전극을 포함하며,
    상기 제 2 스위칭 회로는 상기 제 2 댐과 중첩되도록 배치되고 상기 제 2 댐의 금속 라인과 연결된 게이트 전극을 포함하는, 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고,
    상기 제 1 스위칭 회로는 상기 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며,
    상기 제 2 스위칭 회로는 상기 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하는, 발광 표시 장치.
  9. 제 1 항에 있어서,
    상기 댐부는 상기 표시부를 둘러싸도록 배치되고 상기 금속 라인을 갖는 댐을 포함하고,
    상기 제 1 스위칭 회로는 상기 댐과 중첩되도록 배치되고 상기 댐의 금속 라인과 연결된 게이트 전극을 포함하고,
    상기 제 2 스위칭 회로는 상기 댐과 중첩되도록 상기 제 1 스위칭 회로와 나란하게 배치되고 상기 댐의 금속 라인과 연결된 게이트 전극을 포함하는, 발광 표시 장치.
  10. 제 9 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고,
    상기 제 1 스위칭 회로는 상기 홀수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하며,
    상기 제 2 스위칭 회로는 상기 짝수번째 데이터 라인과 전기적으로 결합된 제 1 전극 및 상기 레퍼런스 전압 라인과 전기적으로 결합된 제 2 전극을 더 포함하는, 발광 표시 장치.
  11. 제 1 항에 있어서,
    상기 금속 라인에 그라운드 전압을 공급하는 구동 회로부를 더 포함하는, 발광 표시 장치.
  12. 제 1 항에 있어서,
    상기 복수의 전면 패드 각각과 중첩되는 복수의 후면 패드를 포함하는 후면 패드부;
    상기 복수의 후면 패드와 전기적으로 결합된 복수의 링크 라인을 갖는 링크 라인부;
    상기 복수의 링크 라인과 전기적으로 결합된 복수의 입력 패드를 포함하는 입력 패드부;
    상기 입력 패드부에 연결된 구동 회로부; 및
    상기 기판의 외측면을 감싸고 상기 복수의 전면 패드 각각과 상기 복수의 후면 패드 각각에 전기적으로 결합된 복수의 라우팅 라인을 포함하는 라우팅부를 더 포함하는, 발광 표시 장치.
  13. 제 12 항에 있어서,
    상기 복수의 스위칭 회로부 각각은 상기 복수의 화소 구동 라인 중 서로 인접하게 배치된 홀수번째 데이터 라인과 레퍼런스 전압 라인 및 짝수번째 데이터 라인에 선택적으로 연결되고,
    상기 구동 회로부는,
    상기 홀수번째 데이터 라인 또는 상기 짝수번째 데이터 라인으로 검사 신호를 출력하는 복수의 신호 출력 회로를 갖는 데이터 구동부, 및 상기 검사 신호에 따라 상기 제 1 및 제 2 스위칭 회로 중 적어도 하나를 통해 상기 레퍼런스 전압 라인에 흐르는 전류를 센싱하는 센싱부를 포함하는 구동 집적 회로; 및
    상기 구동 집적 회로에 검사 데이터를 제공하고 상기 센싱부로부터 제공되는 센싱 데이터에 기초하여 상기 복수의 신호 출력 회로 각각의 바이어스 단자에 입력되는 바이어스 전압 레벨을 설정하는 타이밍 컨트롤러를 포함하는, 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 센싱 데이터에 기초하여 상기 복수의 라우팅 라인 간의 쇼트 여부를 판단하거나,
    상기 센싱 데이터에 기초하여 상기 복수의 라우팅 라인 중 데이터 라인에 연결된 데이터 라우팅 라인의 라인 저항값을 생성하고 생성된 라인 저항값에 따라 상기 바이어스 전압 레벨을 설정하는, 발광 표시 장치.
  15. 제 10 항에 있어서,
    상기 기판의 타측 가장자리 부분에 배치되고 상기 적어도 하나의 댐의 금속 라인과 전기적으로 결합된 적어도 하나의 전면 보조 패드를 갖는 전면 보조 패드부;
    상기 적어도 하나의 전면 보조 패드와 중첩되는 적어도 하나의 후면 보조 패드를 포함하는 후면 보조 패드부; 및
    상기 적어도 하나의 후면 보조 패드와 전기적으로 결합된 적어도 하나의 보조 링크 라인을 갖는 보조 링크 라인부를 더 포함하며,
    상기 적어도 하나의 보조 링크 라인은 상기 복수의 입력 패드 중 적어도 하나와 전기적으로 결합된, 발광 표시 장치.
  16. 제 1 항에 있어서,
    상기 적어도 하나의 댐은,
    상기 기판 위에 배치된 제 1 댐 패턴;
    상기 제 1 댐 패턴 위에 배치된 제 2 댐 패턴; 및
    상기 제 2 댐 패턴 위에 배치된 제 3 댐 패턴을 포함하며,
    상기 금속 라인은 상기 제 2 댐 패턴과 상기 제 3 댐 패턴 사이에 배치된, 발광 표시 장치.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 댐은 상기 제 1 댐 패턴의 측면과 상기 제 2 댐 패턴 사이에 구현된 언더 컷 영역을 더 포함하며,
    상기 댐부 위에 배치되는 상기 자발광 소자는 상기 언더 컷 영역에서 분리된, 발광 표시 장치.
  18. 제 1 항에 있어서,
    상기 적어도 하나의 댐 주변에 배치된 복수의 분리 구조물을 갖는 분리부를 더 포함하며,
    상기 복수의 분리 구조물 각각은,
    하부 구조물; 및
    상기 하부 구조물에 대해 처마 구조를 가지도록 상기 하부 구조물 위에 배치된 상부 구조물을 포함하며,
    상기 분리부 위에 배치되는 상기 자발광 소자는 상기 복수의 분리 구조물 각각의 처마 구조에 의해 분리된, 발광 표시 장치.
  19. 제 1 항에 있어서,
    상기 적어도 하나의 댐 주변에 배치된 복수의 분리 구조물을 갖는 분리부를 더 포함하며,
    상기 복수의 분리 구조물 각각은,
    하부 구조물; 및
    상기 하부 구조물에 대해 처마 구조를 가지도록 상기 하부 구조물 위에 배치된 상부 구조물을 포함하고,
    상기 복수의 분리 구조물 중 적어도 하나는 상기 하부 구조물과 상기 상부 구조물 사이에 배치된 금속 구조물을 더 포함하고,
    상기 금속 구조물은 상기 하부 구조물에 대해 처마 구조를 가지도록 상기 하부 구조물 위에 배치되며,
    상기 분리부 위에 배치되는 상기 자발광 소자는 상기 금속 구조물의 처마 구조에 의해 분리된, 발광 표시 장치.
  20. 제 19 항에 있어서,
    상기 복수의 분리 구조물 각각은 상기 복수의 화소 구동 라인과 교차하며,
    상기 금속 구조물은 상기 복수의 화소 구동 라인 중 적어도 하나의 화소 공통 전압 라인과 전기적으로 결합된, 발광 표시 장치.
  21. 제 1 항에 있어서,
    상기 기판과 상기 발광 소자층 사이에 배치된 평탄화층;
    상기 기판과 상기 평탄화층 사이에 배치된 패시베이션층;
    상기 댐부의 내측 영역에 배치되고 상기 평탄화층과 상기 패시베이션층이 모두 제거되어 구현된 그루브 라인; 및
    상기 그루브 라인에 인접한 패시베이션층의 측면과 상기 그루브 라인에 인접한 평탄화층의 측면 사이에 구현된 언더 컷 영역을 더 포함하며,
    상기 그루브 라인과 상기 평탄화층의 측면 위에 배치되는 상기 자발광 소자는 상기 언더 컷 영역에서 분리된, 발광 표시 장치.
  22. 제 1 방향 및 상기 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 장치를 포함하며,
    상기 복수의 표시 장치 각각은 제 1 항 내지 제 21 항 중 어느 한 항에 따른 발광 표시 장치를 포함하는, 멀티 스크린 표시 장치.
  23. 제 22 항에 있어서,
    상기 복수의 표시 장치 각각의 발광 표시 장치에서, 상기 복수의 화소는 상기 기판 상에 상기 제 1 방향과 상기 제 2 방향을 따라 배열되고,
    상기 제 1 방향과 상기 제 2 방향 중 적어도 하나의 방향을 따라 인접한 제 1 표시 장치와 제 2 표시 장치에서, 상기 제 1 표시 장치의 최외곽 화소의 중심부와 상기 제 2 표시 장치의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며,
    상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리인, 멀티 스크린 표시 장치.
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