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KR20230072582A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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KR20230072582A
KR20230072582A KR1020210158908A KR20210158908A KR20230072582A KR 20230072582 A KR20230072582 A KR 20230072582A KR 1020210158908 A KR1020210158908 A KR 1020210158908A KR 20210158908 A KR20210158908 A KR 20210158908A KR 20230072582 A KR20230072582 A KR 20230072582A
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KR
South Korea
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transistor
node
electrode
light emitting
layer
Prior art date
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Pending
Application number
KR1020210158908A
Other languages
English (en)
Inventor
강장미
박준현
정민재
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US17/886,393 priority patent/US11705066B2/en
Priority to CN202211443131.8A priority patent/CN116137131A/zh
Priority to US18/201,739 priority patent/US12073786B2/en
Publication of KR20230072582A publication Critical patent/KR20230072582A/ko
Priority to US18/785,980 priority patent/US20240386850A1/en
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Abstract

본 발명의 일 실시예에 따른 화소는, 발광 소자, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 제3 노드와 데이터 라인 사이에 연결되며, 제1 스캔 신호에 의해 턴-온되는 제2 트랜지스터, 제1 노드와 제2 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제3 트랜지스터, 제1 노드와 초기화 전원 사이에 연결되며, 제3 스캔 신호에 의해 턴-온되는 제4 트랜지스터, 기준 전원과 제3 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제5 트랜지스터, 및 제4 노드와 애노드 초기화 전원 사이에 연결되며, 제4 스캔 신호에 의해 턴-온되는 제8 트랜지스터를 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결매체인 표시 장치의 중요성이 부각되고 있다.
표시 장치는 복수의 화소들을 포함한다. 화소들 각각은 복수의 트랜지스터들, 트랜지스터들에 전기적으로 연결된 발광 소자 및 커패시터를 포함한다. 트랜지스터들은 배선을 통해 제공되는 신호들에 각각 응답하여 턴 온되고, 이에 의해 소정의 구동 전류가 생성된다. 발광 소자는 이러한 구동 전류에 대응하여 발광한다.
최근에는 표시 장치의 구동 효율 향상 및 소비 전력을 최소화하기 위하여 표시 장치를 저주파로 구동하는 방법이 사용된다. 따라서, 표시 장치가 저주파로 구동될 때 표시 품질을 향상시킬 수 있는 방법이 요구된다.
본 발명의 일 목적은, 다양한 구동 주파수로 구동되는 화소 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은, 히스테리시스 특성(문턱 전압 시프트의 차이)을 보다 효과적으로 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 구동 트랜지스터 초기화 시, 발광 소자가 의도치 않게 발광하는 것을 방지하는 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 화소는, 발광 소자, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 상기 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 상기 제3 노드와 데이터 라인 사이에 연결되며, 제1 스캔 신호에 의해 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제3 트랜지스터, 상기 제1 노드와 초기화 전원 사이에 연결되며, 제3 스캔 신호에 의해 턴-온되는 제4 트랜지스터, 기준 전원과 상기 제3 노드 사이에 연결되며, 상기 제2 스캔 신호에 의해 턴-온되는 제5 트랜지스터, 및 제4 노드와 애노드 초기화 전원 사이에 연결되며, 제4 스캔 신호에 의해 턴-온되는 제8 트랜지스터를 포함한다.
상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되며, 제1 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터, 및 상기 제2 노드와 상기 제4 노드 사이에 연결되며, 제2 발광 제어 신호에 의해 턴-온되는 제7 트랜지스터를 더 포함할 수 있다.
상기 제5 노드와 바이어스 전원 사이에 연결되며, 상기 제4 스캔 신호에 의해 턴-온되는 제9 트랜지스터를 더 포함할 수 있다.
상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 더 포함할 수 있다.
상기 제1 전원과 상기 제6 트랜지스터의 일전극은 브릿지 패턴에 의해 연결되고, 상기 브릿지 패턴에 연결되는 일전극 및 상기 제1 커패시터의 상기 타 전극에 연결되는 타전극을 포함하는 제2_1 커패시터를 더 포함할 수 있다.
상기 제1 커패시터의 정전 용량은 상기 제2 커패시터의 정전 용량과 상기 제2_1 커패시터의 정전 용량의 합과 동일할 수 있다.
상기 제2 트랜지스터는 직렬로 연결된 제2_1 트랜지스터 및 제2_2 트랜지스터를 포함하고, 상기 제2_1 트랜지스터 및 상기 제2_2 트랜지스터 사이의 노드와 중첩되는 제1 차폐 패턴을 포함하되, 상기 제1 차폐 패턴은 상기 애노드 초기화 전원에 연결될 수 있다.
상기 제3 트랜지스터는 직렬로 연결된 제3_1 트랜지스터 및 제3_2 트랜지스터를 포함하고, 상기 제3_1 트랜지스터 및 상기 제3_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결될 수 있다.
상기 제4 트랜지스터는 직렬로 연결된 제4_1 트랜지스터 및 제4_2 트랜지스터를 포함하고, 상기 제4_1 트랜지스터 및 상기 제4_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결될 수 있다.
상기 제5 트랜지스터는 직렬로 연결된 제5_1 트랜지스터 및 제5_2 트랜지스터를 포함하고, 상기 제5_1 트랜지스터 및 상기 제5_2 트랜지스터 사이의 노드와 중첩되는 제2 차폐 패턴을 포함하되, 상기 제2 차폐 패턴은 상기 애노드 초기화 전원에 연결될 수 있다.
상기 과제를 해결하기 위한 표시 장치는, 기판, 상기 기판 상에 배치되고, 복수의 트랜지스터들의 채널 영역을 형성하는 반도체층, 상기 반도체층 상에 배치되고, 상기 트랜지스터들의 게이트 전극 및 커패시터들의 일 전극을 형성하는 제1 도전층, 및 상기 제1 도전층 상에 배치되고, 상기 커패시터들의 타 전극 및 복수의 차폐 패턴들을 형성하는 제2 도전층을 포함한다.
상기 복수의 트랜지스터들은, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 제3 노드와 데이터 라인 사이에 연결되며, 제1 스캔 신호에 의해 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제3 트랜지스터, 상기 제1 노드와 초기화 전원 사이에 연결되며, 제3 스캔 신호에 의해 턴-온되는 제4 트랜지스터, 기준 전원과 상기 제3 노드 사이에 연결되며, 상기 제2 스캔 신호에 의해 턴-온되는 제5 트랜지스터, 및 제4 노드와 애노드 초기화 전원 사이에 연결되며, 제4 스캔 신호에 의해 턴-온되는 제8 트랜지스터를 포함할 수 있다.
상기 반도체층은, 제1 방향으로 연장되고 일체로 형성되는 제1 더미부, 및 상기 제2 더미부와 분리되고, 상기 제1 방향으로 연장되며 일체로 형성되는 제2 더미부를 포함하되, 상기 제1 더미부는 상기 기준 전원에 연결되고, 상기 제2 더미부는 상기 애노드 초기화 전원에 연결될 수 있다.
상기 제1 더미부는, 상기 제2 트랜지터의 채널을 형성하는 제2 서브 반도체 패턴, 및 상기 제5 트랜지터의 채널을 형성하는 제5 서브 반도체 패턴을 포함할 수 있다.
상기 제1 더미부, 상기 제2 서브 반도체 패턴, 및 상기 제5 서브 반도체 패턴은 일체로 형성될 수 있다.
상기 제2 서브 반도체 패턴 및 상기 제5 서브 반도체 패턴 각각은 듀얼 게이트를 형성하기 위한 굴곡부를 포함하되, 상기 제2 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제1 간격은, 상기 제5 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제2 간격보다 큰 것을 특징으로 할 수 있다.
상기 제5 서브 반도체 패턴의 굴곡부는 일측에 상기 제1 방향으로 돌출된 확장부를 더 포함할 수 있다.
상기 차폐 패턴들은, 상기 제2 서브 반도체 패턴과 두께 방향으로 중첩되는 제1 차폐 패턴; 및 상기 제5 서브 반도체 패턴과 상기 두께 방향으로 중첩되는 제2 차폐 패턴을 포함할 수 있다.
상기 복수의 트랜지스터들은, 상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되며, 제1 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터, 및 상기 제2 노드와 상기 제4 노드 사이에 연결되며, 제2 발광 제어 신호에 의해 턴-온되는 제7 트랜지스터를 더 포함할 수 있다.
상기 커패시터들은, 상기 제1 노드에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 및 상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 포함할 수 있다.
상기 제2 도전층 상에 배치되고, 복수의 스캔 라인들, 복수의 발광 제어 라인들, 및 복수의 브릿지 패턴들을 형성하는 제3 도전층을 더 포함하되, 상기 제1 전원은 상기 제6 트랜지스터의 일전극과 상기 브릿지 패턴들 중 제3 브릿지 패턴에 의해 연결될 수 있다.
상기 제3 브릿지 패턴은, 제1 방향으로 연장되는 가로부, 상기 가로부의 양 단에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 및 제2 세로부를 포함할 수 있다.
상기 커패시터들은, 상기 가로부에 연결되는 일전극 및 상기 제1 커패시터의 상기 타전극에 연결되는 타전극을 포함하는 제2_1 커패시터를 더 포함할 수 있다.
상기 제1 세로부 및 상기 제2 세로부는 상기 제1 커패시터의 상기 타전극과 평면상 기설정된 거리만큼 이격되어 배치될 수 있다.
상기 제3 도전층 상에 배치되고, 복수의 데이터 라인들을 형성하는 제4 도전층을 더 포함할 수 있다.
상기 제1 세로부 및 상기 제2 세로부 각각은 상기 데이터 라인들과 상기 제1 커패시터의 상기 타전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 화소 및 이를 포함하는 표시 장치는, 다양한 구동 주파수로 구동될 수 있다.
본 발명의 일 실시예에 따른 화소 및 이를 포함하는 표시 장치는, 구동 트랜지스터의 소스 전극에 일정한 전압으로 바이어스를 인가하여, 구동 전류 방향과 바이어스 방향을 일치시킴으로써, 히스테리시스 특성(문턱 전압 시프트의 차이)을 보다 효과적으로 개선할 수 있다.
본 발명의 일 실시예에 따른 화소 및 이를 포함하는 표시 장치는, 구동 트랜지스터의 게이트 전극의 초기화 전압 및 발광 소자의 애노드의 초기화 전압 각각을 별도로 공급함으로써, 구동 트랜지스터 초기화 시, 발광 소자가 의도치 않게 발광하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 3a 내지 도 3f는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다.
도 4a 내지 도 4d는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다.
도 5a는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법의 일 예를 설명하기 위한 개념도이다.
도 5b는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 6a는 도 2a에 도시된 화소를 기준으로 복수의 화소들을 상부에서 바라본 개략적인 평면도이다.
도 6b는 도 6a의 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 6c는 도 6a의 화소에 포함된 제1 도전층의 일 예를 나타내는 평면도이다.
도 6d는 도 6a의 화소에 포함된 제2 도전층의 일 예를 나타내는 평면도이다.
도 6e는 도 6a의 화소에 포함된 제3 도전층의 일 예를 나타내는 평면도이다.
도 6f는 도 6a의 화소에 포함된 제4 도전층의 일 예를 나타내는 평면도이다.
도 7은 도 6a의 절단선 I-I' 및 절단선 II-II'을 따라 절단한 부분 단면도이다.
도 8 내지 도 10c는 일 실시예에 따른 표시 장치의 발광층을 확대 도시한 단면도이다.
도 11은 일 실시예에 따른 2 스택 텐덤 발광 구조를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200, 300, 400, 500), 발광 구동부(600, 700), 데이터 구동부(800), 및 타이밍 제어부(900)를 포함할 수 있다.
스캔 구동부(200, 300, 400, 500)는 제1 스캔 구동부(200), 제2 스캔 구동부(300), 제3 스캔 구동부(400), 및 제4 스캔 구동부(500)의 구성 및 동작으로 구분될 수 있다. 발광 구동부(600, 700)는 제1 발광 구동부(600), 및 제2 발광 구동부(700)의 구성 및 동작으로 구분될 수 있다. 다만, 상기 스캔 구동부 및 발광 구동부의 구분은 설명의 편의를 위한 것이며, 설계에 따라 스캔 구동부들 및 발광 구동부들의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수 있다.
일 실시예에서, 표시 장치(1000)는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압을 표시 패널(100)에 공급하기 위하여 도시되지 않은 전원 공급부를 더 포함할 수 있다. 전원 공급부는 스캔 신호, 제어 신호 및/또는 발광 제어 신호의 게이트 온(gate-on) 레벨 및 게이트 오프(gate-off) 레벨을 결정하는 로우(low) 전원(저전원) 및 하이(high) 전원(고전원)을 스캔 구동부(200, 300, 400, 500), 및/또는 발광 구동부(600, 700)에 공급할 수 있다. 로우 전원은 하이 전원보다 낮은 전압 레벨을 가질 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원) 제6 전원(Vbs)(또는, 바이어스 전원), 로우 전원, 및 하이 전원 중 적어도 하나는 타이밍 제어부(900) 또는 데이터 구동부(800)로부터 공급될 수도 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자의 구동을 위한 전압들을 생성할 수 있다. 일 실시예에서, 제2 전원(VSS)의 전압 레벨은 제1 전원(VDD)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 전원(VDD)의 전압은 양(positive)의 전압이고, 제2 전원(VSS)의 전압은 음(negative)의 전압일 수 있다.
기준 전원(VREF)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 기준 전원(VREF)의 전압에 의해 화소(PX)에 포함되는 커패시터 및/또는 트랜지스터가 초기화될 수 있다. 기준 전원(VREF)은 양의 전압일 수 있다.
초기화 전원(Vint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vint)의 전압에 의해 화소(PX)에 포함되는 구동 트랜지스터가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다.
애노드 초기화 전원(Vaint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vaint)의 전압에 의해 화소(PX)에 포함되는 발광 소자의 애노드가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다.
바이어스 전원(Vbs)은 화소(PX)에 포함되는 구동 트랜지스터의 소스 전극에 소정의 온 바이어스 전압을 공급하기 위한 전원일 수 있다. 바이어스 전원(Vbs)은 양의 전압일 수 있다. 일 실시예에서, 바이어스 전원(Vbs)의 전압은 블랙 계조의 데이터 전압과 유사한 수준일 수 있다. 예를 들어, 바이어스 전원(Vbs)의 전압은 약 5~7V 일 수 있다.
표시 장치(1000)는 구동 조건에 따라 다양한 영상 리프레시 레이트(refresh rate, 구동 주파수, 또는 화면 재생률)로 영상을 표시할 수 있다. 영상 리프레시 레이트는 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 신호가 기입되는 빈도수이다. 예를 들어, 영상 리프레시 레이트는 화면 스캔율, 화면 재생 빈도수라도고 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다.
일 실시예에서, 영상 리프레시 레이트에 대응하여, 하나의 수평 라인(또는, 화소행)에 대한 데이터 구동부(800)의 출력 주파수 및/또는 기입 스캔 신호를 출력하는 제1 스캔 구동부(200)의 출력 주파수가 결정될 수 있다. 예를 들어, 동영상 구동을 위한 리프레시 레이트는 약 60Hz 이상(예를 들어, 120Hz)의 주파수일 수 있다.
일 실시예에서, 표시 장치(1000)는, 구동 조건에 따라, 하나의 수평 라인(또는, 화소행)에 대한 스캔 구동부(200, 300, 400, 500)의 출력 주파수 및 이에 대응하는 데이터 구동부(800)의 출력 주파수를 조절할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 영상 리프레시 레이트들에 대응하여 영상을 표시할 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 120Hz 이상의 영상 리프레시 레이트(예를 들어, 240Hz, 480Hz)로도 영상을 표시할 수 있다.
표시 패널(100)은 데이터 라인(DL)들, 스캔 라인들(SL1, SL2, SL3, SL4), 및 발광 제어 라인들(EL1, EL2)과 각각 연결되는 화소(PX)들을 포함할 수 있다. 화소(PX)들은 외부로부터 제1 전원(VDD), 제2 전원(VSS), 초기화 전원(Vint), 및 기준 전원(VREF)의 전압들을 공급받을 수 있다. 일 실시예에서, 제i 행, 제j(단, i, j는 자연수) 열에 배치되는 화소(PX)는 제i 화소행에 대응하는 스캔 라인들(SL1i, SL2i, SL3i, SL4i), 제i 화소행에 대응하는 발광 제어 라인들(EL1i, EL2i), 및 제j 화소열에 대응하는 데이터 라인(DLj)에 연결될 수 있다.
본 발명의 실시예에서는 화소(PX)의 회로 구조에 대응하여 화소(PX)에 연결되는 신호선들(SL1, SL2, SL3, SL4, EL1, EL2, DL)은 다양하게 설정될 수 있다.
타이밍 제어부(900)는 외부로부터 공급되는 동기 신호들에 대응하여 제1 구동 제어 신호(SCS1), 제2 구동 제어 신호(SCS2), 제3 구동 제어 신호(SCS3), 제4 구동 제어 신호(SCS4), 제5 구동 제어 신호(ECS1), 제6 구동 제어 신호(ECS2), 및 제7 구동 제어 신호(DCS)를 생성할 수 있다. 제1 구동 제어 신호(SCS1)는 제1 스캔 구동부(200)로 공급되고, 제2 구동 제어 신호(SCS2)는 제2 스캔 구동부(300)로 공급되며, 제3 구동 제어 신호(SCS3)는 제3 스캔 구동부(400)로 공급되고, 제4 구동 제어 신호(SCS4)는 제4 스캔 구동부(500)로 공급되며, 제5 구동 제어 신호(ECS1)는 제1 발광 구동부(600)로 공급되고, 제6 구동 제어 신호(ECS2)는 제2 발광 구동부(700)로 공급되며, 제7 구동 제어 신호(DCS)는 데이터 구동부(800)로 공급될 수 있다. 또한, 타이밍 제어부(900)는 외부로부터 공급되는 입력 영상 데이터를 영상 데이터(RGB)로 재정렬하여 데이터 구동부(800)에 공급할 수 있다.
제1 구동 제어 신호(SCS1)에는 제1 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제1 스캔 스타트 펄스는 제1 스캔 구동부(200)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제2 구동 제어 신호(SCS2)에는 제2 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제2 스캔 스타트 펄스는 제2 스캔 구동부(300)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제2 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제3 구동 제어 신호(SCS3)에는 제3 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제3 스캔 스타트 펄스는 제3 스캔 구동부(400)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제3 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제4 구동 제어 신호(SCS4)에는 제4 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제4 스캔 스타트 펄스는 제4 스캔 구동부(500)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제4 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제5 구동 제어 신호(ECS1)에는 제1 발광 제어 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제1 발광 제어 스타트 펄스는 제1 발광 구동부(600)로부터 출력되는 발광 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 발광 제어 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제6 구동 제어 신호(ECS2)에는 제2 발광 제어 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제2 발광 제어 스타트 펄스는 제2 발광 구동부(700)로부터 출력되는 발광 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제2 발광 제어 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제7 구동 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 이용될 수 있다.
제1 스캔 구동부(200)는 타이밍 제어부(900)로부터 제1 구동 제어 신호(SCS1)를 수신하고, 제1 구동 제어 신호(SCS1)에 기초하여 제1 스캔 라인(SL1)들로 스캔 신호(예를 들어, 제1 스캔 신호)를 공급할 수 있다. 예를 들어, 제1 스캔 구동부(200)는 제1 스캔 라인(SL1)들로 제1 스캔 신호를 순차적으로 공급할 수 있다. 제1 스캔 신호가 순차적으로 공급되면, 화소(PX)들은 수평 라인 단위(또는, 화소행 단위)로 선택되며, 데이터 신호가 화소(PX)들에 공급될 수 있다. 즉, 제1 스캔 신호는 데이터 기입에 이용되는 신호일 수 있다.
제1 스캔 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제1 스캔 신호를 수신하는 트랜지스터는 제1 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
일 실시예에서, 제1 스캔 라인(SL1)들 중 하나의 스캔 라인(예를 들어, 제1 스캔 라인(SL1i))에 대응하여, 제1 스캔 구동부(200)는 표시 장치(1000)의 영상 리프레시 레이트와 동일한 주파수(예를 들어, 제2 주파수)로 스캔 신호(예를 들어, 제1 스캔 신호)를 제1 스캔 라인(SL1i)으로 공급할 수 있다. 제2 주파수는 발광 구동부(600, 700)를 구동하는 제1 주파수의 약수로 설정될 수 있다.
제1 스캔 구동부(200)는 한 프레임의 표시 스캔 기간에 제1 스캔 라인(SL1)들로 스캔 신호를 공급할 수 있다. 일례로, 제1 스캔 구동부(200)는 표시 스캔 기간 동안 제1 스캔 라인(SL1)들 각각으로 적어도 하나의 스캔 신호를 공급할 수 있다.
제2 스캔 구동부(300)는 타이밍 제어부(900)로부터 제2 구동 제어 신호(SCS2)를 수신하고, 제2 구동 제어 신호(SCS2)에 기초하여 제2 스캔 라인(SL2)들로 스캔 신호(예를 들어, 제2 스캔 신호)를 공급할 수 있다. 예를 들어, 제2 스캔 구동부(300)는 제2 스캔 라인(SL2)들로 제2 스캔 신호를 순차적으로 공급할 수 있다. 제2 스캔 신호는 화소(PX)들에 포함되는 트랜지스터 및 커패시터의 초기화 및/또는 문턱 전압(threshold voltage; Vth) 보상을 위해 공급될 수 있다. 제2 스캔 신호가 공급되면, 화소(PX)들은 문턱 전압 보상 및/또는 초기화 동작을 수행할 수 있다. 제2 스캔 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제2 스캔 신호를 수신하는 트랜지스터는 제2 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
일 실시예에서, 제2 스캔 라인(SL2)들 중 하나의 스캔 라인(예를 들어, 제2 스캔 라인(SL2i))에 대응하여, 제2 스캔 구동부(300)는 제1 스캔 구동부(200)의 출력과 동일한 주파수(예를 들어, 제2 주파수)로 스캔 신호(예를 들어, 제2 스캔 신호)를 제2 스캔 라인(SL2i)으로 공급할 수 있다.
제2 스캔 구동부(300)는 한 프레임의 표시 스캔 기간 동안 제2 스캔 라인(SL2)들로 스캔 신호를 공급할 수 있다. 일례로, 제2 스캔 구동부(300)는 표시 스캔 기간 동안 제2 스캔 라인(SL2)들 각각으로 적어도 하나의 스캔 신호를 공급할 수 있다.
제3 스캔 구동부(400)는 타이밍 제어부(900)로부터 제3 구동 제어 신호(SCS3)를 수신하고, 제3 구동 제어 신호(SCS3)에 기초하여 제3 스캔 라인(SL3)들로 스캔 신호(예를 들어, 제3 스캔 신호)를 공급할 수 있다. 예를 들어, 제3 스캔 구동부(400)는 제3 스캔 라인(SL3)들로 제3 스캔 신호를 순차적으로 공급할 수 있다. 제3 스캔 신호는 화소(PX)들에 포함되는 구동 트랜지스터의 초기화 및/또는 화소(PX)들에 포함되는 커패시터의 초기화를 위해 공급될 수 있다. 제3 스캔 신호가 공급되면, 화소(PX)들은 구동 트랜지스터의 초기화 및/또는 커패시터의 초기화 동작을 수행할 수 있다.
제3 스캔 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제3 스캔 신호를 수신하는 트랜지스터는 제3 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
일 실시예에서, 제3 스캔 라인(SL3)들 중 하나의 스캔 라인(예를 들어, 제3 스캔 라인(SL3i))에 대응하여, 제3 스캔 구동부(400)는 제1 스캔 구동부(200)의 출력과 동일한 주파수(예를 들어, 제2 주파수)로 스캔 신호(예를 들어, 제3 스캔 신호)를 제3 스캔 라인(SL3i)으로 공급할 수 있다.
제4 스캔 구동부(500)는 타이밍 제어부(900)로부터 제4 구동 제어 신호(SCS4)를 수신하고, 제4 구동 제어 신호(SCS4)에 기초하여 제4 스캔 라인(SL4)들로 스캔 신호(예를 들어, 제4 스캔 신호)를 공급할 수 있다. 예를 들어, 제4 스캔 구동부(500)는 제4 스캔 라인(SL4)들로 제4 스캔 신호를 순차적으로 공급할 수 있다. 제4 스캔 신호는 화소(PX)들에 포함되는 발광 소자의 초기화 및 화소(PX)들에 포함되는 구동 트랜지스터의 소스 전극에 소정의 바이어스 전압(예를 들어, 온-바이어스(on-bias) 전압)의 공급을 위해 공급될 수 있다. 제4 스캔 신호가 공급되면, 화소(PX)들은 발광 소자의 초기화 및 바이어스 전압의 공급 동작을 수행할 수 있다.
제4 스캔 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제4 스캔 신호를 수신하는 트랜지스터는 제4 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
일 실시예에서 제4 스캔 라인(SL4)들 중 하나의 스캔 라인(예를 들어, 제4 스캔 라인(SL4i))에 대응하여, 제4 스캔 구동부(500)는 제1 주파수로 스캔 신호(예를 들어, 제4 스캔 신호)를 제4 스캔 라인(SL4i)으로 공급할 수 있다. 따라서, 한 프레임 기간 내에서, 제4 스캔 라인(SL4)들 각각으로 공급되는 스캔 신호는 소정 주기마다 반복적으로 공급될 수 있다.
이에 따라, 영상 리프레시 레이트가 감소되는 경우, 하나의 프레임 기간 내에서 제4 스캔 신호를 공급하는 동작의 반복 횟수가 증가될 수 있다.
제1 발광 구동부(600)는 타이밍 제어부(900)로부터 제5 구동 제어 신호(ECS1)를 수신하고, 제5 구동 제어 신호(ECS1)에 기초하여 제1 발광 제어 라인(EL1)들로 발광 제어 신호(예를 들어, 제1 발광 제어 신호)를 공급할 수 있다. 예를 들어, 제1 발광 구동부(600)는 제1 발광 제어 라인(EL1)들로 제1 발광 제어 신호를 순차적으로 공급할 수 있다.
제2 발광 구동부(700)는 타이밍 제어부(900)로부터 제6 구동 제어 신호(ECS2)를 수신하고, 제6 구동 제어 신호(ECS2)에 기초하여 제2 발광 제어 라인(EL2)들로 발광 제어 신호(예를 들어, 제2 발광 제어 신호)를 공급할 수 있다. 예를 들어, 제2 발광 구동부(700)는 제2 발광 제어 라인(EL2)들로 제2 발광 제어 신호를 순차적으로 공급할 수 있다.
제1 발광 제어 신호 및/또는 제2 발광 제어 신호가 공급되면, 화소(PX)들이 수평 라인 단위(또는, 화소행 단위)로 비발광될 수 있다. 이를 위해, 제1 발광 제어 신호와 제2 발광 제어 신호는 화소(PX)들에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 레벨(예를 들어, 하이 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제1 발광 제어 신호 및/또는 제2 발광 제어 신호를 수신하는 트랜지스터는 제1 발광 제어 신호 및/또는 제2 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온 상태로 설정될 수 있다.
제1 발광 제어 신호와 제2 발광 제어 신호는 화소(PX)들의 발광 시간을 제어하기 위하여 사용될 수 있다. 이를 위하여, 제1 발광 제어 신호와 제2 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다.
일 실시예에서, 한 프레임 기간 동안 제1 발광 제어 신호 및/또는 제2 발광 제어 신호는 복수의 게이트 오프 레벨(예를 들어, 하이 전압) 기간을 가질 수 있다. 예를 들어, 제1 발광 제어 신호 및/또는 제2 발광 제어 신호는 초기화, 문턱 전압 보상 등을 위해 복수의 게이트 온 기간들과 복수의 게이트 오프 기간들을 포함할 수 있다.
일 실시예에서, 제4 스캔 구동부(500)와 마찬가지로, 제1 발광 제어 라인(EL1)들 중 하나의 발광 제어 라인(예를 들어, 제1 발광 제어 라인(EL1i))과 제2 발광 제어 라인(EL2)들 중 하나의 발광 제어 라인(예를 들어, 제2 발광 제어 라인(EL2i))에 대응하여, 제1 및 제2 발광 구동부들(600, 700)는 제1 주파수로 발광 제어 신호(예를 들어, 제1 및 제2 발광 제어 신호들)를 제1 및 제2 발광 제어 라인들(EL1i, EL2i)로 공급할 수 있다. 따라서, 한 프레임 기간 내에서, 제1 및 제2 발광 제어 라인들(EL1, EL2) 각각으로 공급되는 발광 제어 신호들은 소정 주기마다 반복적으로 공급될 수 있다.
이에 따라, 영상 리프레시 레이트가 감소되는 경우, 하나의 프레임 기간 내에서 제1 및 제2 발광 제어 신호들을 공급하는 동작의 반복 횟수가 증가될 수 있다.
데이터 구동부(800)는 타이밍 제어부(900)로부터 제7 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(800)는 제7 구동 제어 신호(DCS)에 대응하여 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다. 데이터 라인(DL)들로 공급된 데이터 신호는 스캔 신호(예를 들어, 제1 스캔 신호)에 의하여 선택된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(800)는 스캔 신호와 동기되도록 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다.
일 실시예에서, 데이터 구동부(800)는 영상 리프레시 레이트에 대응하여 한 프레임 기간 동안 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다. 예를 들어, 데이터 구동부(800)는 제1 스캔 라인(SL1)들로 공급되는 스캔 신호와 동기되도록 데이터 신호를 공급될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다. 도 2a 및 도 2b에서는 설명의 편의를 위하여 제i 수평 라인(또는, 제i 화소행)에 위치되며 제j 데이터 라인(DLj)과 접속된 화소(PX)를 도시하기로 한다.
도 2a를 참조하면, 화소(PX)는 발광 소자(LD), 제1 내지 제9 트랜지스터들(T1 내지 T9), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
발광 소자(LD)의 제1 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)(또는, 제2 노드(N2))에 연결되고, 발광 소자(LD)의 제2 전극은 제2 전원(VSS)에 연결될 수 있다. 구체적으로, 발광 소자(LD)의 제1 전극은 제6 트랜지스터(T6)의 일 전극 및 제7 트랜지스터(T7)의 일 전극이 공통으로 연결되는 제4 노드(N4)를 경유하여 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 제9 트랜지스터(T9)를 경유하여 제1 전원(VDD)과 접속되고, 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 제1 트랜지스터(T1)는 구동 전류를 생성하여 발광 소자(LD)에 제공할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 화소(PX)의 구동 트랜지스터로서 기능할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이의 전압 차에 대응하는 전압을 저장할 수 있다.
제2 커패시터(C2)는 제1 전원(VDD)과 제3 노드(N3) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제1 전원(VDD)과 제3 노드(N3) 사이의 전압 차에 대응하는 전압을 저장할 수 있다. 제2 커패시터(C2)의 일 전극이 정전압원인 제1 전원(VDD)에 연결되고 타 전극이 제3 노드(N3)에 연결됨에 따라, 제2 커패시터(C2)는 표시 스캔 기간에서 제2 트랜지스터(T2)를 통해 제3 노드(N3)로 기입된 데이터 신호(또는, 데이터 전압)를 데이터 신호가 기입되지 않는 자가 스캔 기간 동안 유지시킬 수 있다. 즉, 제2 커패시터(C2)는 제3 노드(N3)의 전압을 안정화시킬 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제3 노드(N3) 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1i)에 연결되어, 제1 스캔 신호를 수신할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(SL1i)으로 제1 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제3 노드(N3)를 전기적으로 연결시킬 수 있다. 이에 따라, 데이터 신호(또는, 데이터 전압)가 제3 노드(N3)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극, 드레인 전극) 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2i)에 연결되어, 제2 스캔 신호를 수신할 수 있다. 제3 트랜지스터(T3)는 제2 스캔 라인(SL2i)으로 제2 스캔 신호가 공급될 때 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결시킬 수 있다. 제3 트랜지스터(T3)의 턴-온에 의해, 제1 트랜지스터(T1)가 다이오드 연결 형태를 가질 수 있다. 제1 트랜지스터(T1)가 다이오드 연결 형태를 갖는 경우, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
제4 트랜지스터(T4)는 초기화 전원(Vint)과 제1 노드(N1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 라인(SL3i)에 연결되어, 제3 스캔 신호를 수신할 수 있다. 제4 트랜지스터(T4)는 제3 스캔 라인(SL3i)으로 제3 스캔 신호가 공급될 때 턴-온되어, 초기화 전원(Vint)과 제1 노드(N1)를 전기적으로 연결시킬 수 있다. 이에 따라, 제1 노드(N1)에 초기화 전원(Vint)의 전압이 공급될 수 있다. 따라서, 제1 노드(N1)의 전압이 초기화 전원(Vint)의 전압으로 초기화될 수 있다.
제5 트랜지스터(T5)는 기준 전원(VREF)과 제3 노드(N3) 사이에 연결될 수 있다. 제5 트랜지스터(T5)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 제2 스캔 라인(SL2i)에 연결되어, 제2 스캔 신호를 수신할 수 있다. 제5 트랜지스터(T5)는 제2 스캔 라인(SL2i)으로 제2 스캔 신호가 공급될 때 턴-온되어, 기준 전원(VREF)과 제3 노드(N3)를 전기적으로 연결시킬 수 있다. 이에 따라, 제3 노드(N3)에 기준 전원(VREF)의 전압이 공급될 수 있다. 따라서, 제3 노드(N3)의 전압이 기준 전원(VREF)의 전압으로 초기화될 수 있다.
한편, 제3 및 제5 트랜지스터들(T3, T5)의 게이트 전극들은 동일한 스캔 라인(즉, 제2 스캔 라인(SL2i))에 연결되므로, 동시에 턴-오프 또는 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 제1 전극(또는, 제5 노드(N5)) 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제6 트랜지스터(T6)의 게이트 전극은 제1 발광 제어 라인(EL1i)에 연결되어, 제1 발광 제어 신호를 수신할 수 있다. 제6 트랜지스터(T6)는 제1 발광 제어 라인(EL1i)으로 제1 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에는 턴-온될 수 있다. 턴-온 상태의 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제1 전극을 제1 전원(VDD)에 연결할 수 있다.
제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 제2 전극에 대응하는 제2 노드(N2)와 발광 소자(LD)의 애노드(또는, 제4 노드(N4)) 사이에 연결될 수 있다. 제7 트랜지스터(T7)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 제2 발광 제어 라인(EL2i)에 연결되어, 제2 발광 제어 신호를 수신할 수 있다. 제7 트랜지스터(T7)는 제2 발광 제어 라인(EL2i)으로 제2 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에는 턴-온될 수 있다. 턴-온 상태의 제7 트랜지스터(T7)는 제2 노드(N2)와 제4 노드(N4)를 전기적으로 연결할 수 있다.
제6 및 제7 트랜지스터들(T6, T7)이 모두 턴-온되는 경우, 발광 소자(LD)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 제6 트랜지스터(T6)가 턴-온되고 제7 트랜지스터(T7)가 턴-오프되는 경우, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행될 수 있다.
제8 트랜지스터(T8)는 발광 소자(LD)(또는, 제4 노드(N4))와 애노드 초기화 전원(Vaint) 사이에 연결될 수 있다. 제8 트랜지스터(T8)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 제4 스캔 라인(SL4i)에 연결되어, 제4 스캔 신호를 수신할 수 있다. 제8 트랜지스터(T8)는 제4 스캔 라인(SL4i)으로 제4 스캔 신호가 공급될 때 턴-온되어, 애노드 초기화 전원(Vaint)과 제4 노드(N4)를 전기적으로 연결시킬 수 있다. 이에 따라, 제4 노드(N4)(또는, 발광 소자(LD)의 애노드)의 전압이 애노드 초기화 전원(Vaint)의 전압으로 초기화될 수 있다. 발광 소자(LD)의 애노드로 애노드 초기화 전원(Vaint)의 전압이 공급되면, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 기생 커패시터에 충전된 잔류 전압이 방전(제거)됨에 따라 의도치 않은 미세 발광이 방지될 수 있다. 따라서, 화소(PX)의 블랙 표현 능력이 향상될 수 있다. 한편, 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))의 초기화 동작과 발광 소자(LD)의 애노드(또는, 제4 노드(N4))의 초기화 동작을 분리함으로써, 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))의 초기화 동작 시 발광 소자(LD)가 의도치 않게 발광되는 것을 방지될 수 있다.
제9 트랜지스터(T9)는 제1 트랜지스터(T1)의 제1 전극(또는, 제5 노드(N5))과 바이어스 전원(Vbs) 사이에 연결될 수 있다. 제9 트랜지스터(T9)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제9 트랜지스터(T9)의 게이트 전극은 제4 스캔 라인(SL4i)에 연결되어, 제4 스캔 신호를 수신할 수 있다. 제9 트랜지스터(T9)는 제4 스캔 라인(SL4i)으로 제4 스캔 신호가 공급될 때 턴-온되어, 제5 노드(N5)와 바이어스 전원(Vbs)을 전기적으로 연결시킬 수 있다.
한편, 도 1을 참조하여 설명한 바와 같이, 제9 트랜지스터(T9)는 양의 전압을 갖는 바이어스 전원(Vbs)에 기초하여 제1 트랜지스터(T1)의 제1 전극에 고전압을 공급할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 온-바이어스 상태를 가질 수 있다.
한편, 제2 트랜지스터(T2)가 턴-온되는 기간과 제3, 제5, 제6 트랜지스터들(T3, T5, T6)이 턴-온되는 기간은 중첩하지 않는다. 예를 들어, 제3, 제5, 제6 트랜지스터들(T3, T5, T6)이 턴-온되면, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행되고, 제2 트랜지스터(T2)가 턴-온되면, 데이터 기입이 수행될 수 있다. 따라서, 문턱 전압 보상 기간과 데이터 기입 기간이 서로 분리될 수 있다.
한 프레임 기간의 길이가 길어지는 저주파 구동에서는 인접한 화소 간의 계조 차이로 인한 히스테리시스 차이가 심하게 발생될 수 있다. 따라서, 인접한 화소들의 구동 트랜지스터들의 문턱 전압 시프트량의 차이가 발생되고, 이로 인한 화면 끌림(고스트 현상)이 시인될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제9 트랜지스터(T9)를 이용하여, 주기적으로 구동 트랜지스터(예: 제1 트랜지스터(T1))의 소스 전극에 일정한 전압으로 바이어스를 인가할 수 있다. 따라서, 인접한 화소들 사이의 계조 차이로 인한 히스테리시스 편차가 제거되고, 이로 인한 화면 끌림이 저감(제거)될 수 있다.
도 2b에 도시된 제1 화소(PX1)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5)가 듀얼 게이트로 형성되고, 제2_1 커패시터를 더 포함한다는 점에서 도 2a에 도시된 화소(PX)와 차이가 있으며, 나머지 구성들 및 구동 방법은 실질적으로 동일하다. 이하 동일한 구성의 반복 설명은 생략하고, 차이점을 위주로 설명한다.
제2 트랜지스터(T2)는 직렬로 연결된 제2_1 트랜지스터(T2_1) 및 제2_2 트랜지스터(T2_2)를 포함하고, 제2_1 트랜지스터(T2_1) 및 제2_2 트랜지스터(T2_2) 사이의 노드와 중첩되는 제1 차폐 패턴(도 6a의 SHP1 참조)을 포함할 수 있다. 상기 제1 차폐 패턴은 애노드 초기화 전원(Vaint)에 연결될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)를 포함하고, 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2) 사이의 노드와 중첩되는 제2 차폐 패턴(도 6a의 SHP2 참조)을 포함할 수 있다. 상기 제2 차폐 패턴은 애노드 초기화 전원(Vaint)에 연결될 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)를 포함하고, 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2) 사이의 노드와 중첩되는 제3 차폐 패턴(도 6a의 SHP3 참조)을 포함할 수 있다. 상기 제3 차폐 패턴은 제1 전원(VDD)에 연결될 수 있다.
제5 트랜지스터(T5)는 직렬로 연결된 제5_1 트랜지스터(T5_1) 및 제5_2 트랜지스터(T5_2)를 포함하고, 제5_1 트랜지스터(T5_1) 및 제5_2 트랜지스터(T5_2) 사이의 노드와 중첩되는 제3 차폐 패턴(도 6a의 SHP3 참조)을 포함할 수 있다. 상기 제3 차폐 패턴은 제1 전원(VDD)에 연결될 수 있다.
제2_1 커패시터(C2_1)는 제1 전원(VDD)과 제6 트랜지스터(T6)를 연결하는 브릿지 패턴에 연결되는 일전극 및 제1 커패시터(C1)의 타 전극(또는 제3 노드(N3))에 연결되는 타전극을 포함하는 포함할 수 있다. 일 실시예에 따르면, 제1 커패시터(C1)의 정전 용량은 제2 커패시터(C2)의 정전 용량과 제2_1 커패시터(C2_1)의 정전 용량의 합과 동일할 수 있다. 이로 인해, 제1 커패시터(C1) 및 제2 커패시터(C2)와 제2_1 커패시터(C2_1)의 정전 용량의 합의 비율을 공정 산포와 무관하게 1:1 로 일정하게 유지할 수 있다. 이와 관련하여, 도 6a 내지 도 6f를 통해 자세히 후술한다.
도 3a 내지 도 3f는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다.
도 2a 및 도 3a를 참조하면, 화소(PX)는 표시 스캔 기간(DSP) 동안 영상 표시를 위한 신호들을 공급받을 수 있다. 표시 스캔 기간(DSP)은 출력 영상에 실제로 대응하는 데이터 신호(DVj)가 기입되는 기간을 포함할 수 있다.
제1 및 제2 발광 제어 라인들(EL1i, EL2i)로 각각 제1 및 제2 발광 제어 신호들(EM1i, EM2i)이 공급되고, 제1 내지 제4 스캔 라인들(SL1i, SL2i, SL3i, SL4i)로 각각 제1 내지 제4 스캔 신호들(GWi, GCi, GIi, EBi)이 공급될 수 있다.
제1 시점(t1)에서, 제3 스캔 신호(GIi)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제4 트랜지스터(T4)가 턴-온될 수 있다. 이에 따라, 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)로 초기화 전원(Vint)의 전압이 공급되어, 제1 노드(N1)가 초기화 전원(Vint)의 전압으로 초기화될 수 있다.
또한, 제2 스캔 신호(GCi)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제3 트랜지스터(T3)가 턴-온될 수 있다. 또한, 제2 발광 제어 신호(EM2i)는 게이트 오프 레벨을 유지하므로, 제7 트랜지스터(T7)는 턴-오프되거나 턴-오프 상태를 유지할 수 있다. 이에 따라, 제1 노드(N1)로 공급된 초기화 전원(Vint)의 전압이 제4 노드(N4)로 공급되는 것이 방지되어, 발광 소자(LD)가 의도치 않게 발광하는 것을 방지할 수 있다.
또한, 게이트 온 레벨의 제2 스캔 신호(GCi)에 의해, 제5 트랜지스터(T5)가 턴-온될 수 있다. 이에 따라, 제3 노드(N3)로 기준 전원(VREF)의 전압이 공급되어, 제3 노드(N3)가 기준 전원(VREF)의 전압으로 초기화될 수 있다.
이에 따라, 도 3b에 도시된 제1 시점(t1)으로부터 제2 시점(t2)까지의 제1 기간(P1a) 동안 제1 노드(N1)에 초기화 전원(Vint)의 전압이 공급되고, 제3 노드(N3)에 기준 전원(VREF)의 전압이 공급될 수 있다. 즉, 제1 기간(P1a)은 구동 트랜지스터(제1 트랜지스터(T1))의 게이트 전극, 및 제3 노드(N3)를 초기화하는 초기화 기간(또는, 제1 초기화 기간)일 수 있다.
한편, 제3 스캔 신호(GIi)는 제1 시점(t1)으로부터 제2 시점(t2)까지의 기간 동안 게이트 온 레벨을 유지하므로, 해당 기간 동안 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))의 초기화 동작이 수행될 수 있다. 또한, 제2 스캔 신호(GCi)는 제1 시점(t1)으로부터 제6 시점(t6)까지의 기간 동안 게이트 온 레벨을 유지하므로, 해당 기간 동안 제3 노드(N3)에 기준 전원(VREF)의 전압이 공급될 수 있다.
제3 시점(t3)에서, 제1 발광 제어 신호(EM1i)가 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제6 트랜지스터(T6)는 턴-온되어, 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극)은 제1 전원(VDD)에 연결될 수 있다.
또한, 제2 스캔 신호(GCi)가 게이트 온 레벨을 유지하므로, 제3 트랜지스터(T3)는 턴-온 상태를 유지할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 다이오드 연결 형태를 가질 수 있다. 이 경우, 제1 노드(N1)에는 제1 전원(VDD)의 전압과 제1 트랜지스터(T1)의 문턱 전압 간의 차이(또는, 전압 차)에 대응하는 전압이 샘플링될 수 있다.
이에 따라, 도 3c에 도시된 제3 시점(t3)으로부터 제4 시점(t4)까지의 제2 기간(P2a) 동안 제1 트랜지스터(T1)가 다이오드 연결 형태를 가짐으로써, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 즉, 제2 기간(P2a)은 문턱 전압 보상 기간일 수 있다.
한편, 제2 기간(P2a)에서, 문턱 전압 보상은 정전압원인 제1 전원(VDD)의 전압에 의해 수행될 수 있다. 따라서, 화소행 및/또는 프레임에 따라 변할 수 있는 데이터 신호(데이터 전압)가 아닌 고정된 전압에 기초하여 문턱 전압 보상 동작이 수행될 수 있다.
제4 시점(t4)에서, 제1 발광 제어 신호(EM1i)는 게이트 온 레벨에서 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제6 트랜지스터(T6)는 턴-오프될 수 있다.
제5 시점(t5)에서, 제2 스캔 신호(GCi)는 게이트 온 레벨에서 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제3 및 제5 트랜지스터들(T3, T5)은 턴-오프될 수 있다.
제6 시점(t6)에서 제1 스캔 신호(GWi)가 게이트 오프 레벨에서 게이트 온 레벨로 천이되어, 제2 트랜지스터(T2)가 턴-온될 수 있다. 이에 따라, 데이터 신호(DVj)가 제3 노드(N3)로 공급될 수 있다.
제1 노드(N1)는 제1 커패시터(C1)에 의해 제3 노드(N3)와 연결되므로, 제1 노드(N1)에는 제3 노드(N3)의 전압의 변화량(즉, "DATA - VREF")이 반영될 수 있다. 따라서, 제1 노드(N1)의 전압은 "VDD - Vth + (DATA - VREF)"로 변할 수 있다. 여기서, DATA는 데이터 신호(DVj)에 대응하는 전압, VREF는 기준 전원(VREF)의 전압, VDD는 제1 전원(VDD)의 전압, Vth는 제1 트랜지스터(T1)의 문턱 전압일 수 있다.
이에 따라, 도 3d에 도시된 제7 시점(t6)으로부터 제7 시점(t7)까지의 제3 기간(P3a) 동안 데이터 신호(DVj)가 화소(PX)에 기입될 수 있다. 즉, 제3 기간(P3a)은 데이터 기입 기간일 수 있다.
일 실시예에서, 제3 기간(P3a)의 길이, 즉, 제1 스캔 신호(GWi)의 길이(펄스 폭)는 1 수평 주기(1H)일 수 있다. 다만, 제1 스캔 신호(GWi)의 길이가 이에 한정되는 것은 아니며, 예를 들어, 제1 스캔 신호(GWi)의 길이는 2 수평 주기(2H) 이상일 수 있다.
제7 시점(t7)에서, 제1 스캔 신호(GWi)는 게이트 온 레벨에서 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 턴-오프될 수 있다.
제8 시점(t8)에서, 제4 스캔 신호(EBi)는 게이트 오프 레벨에서 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제8 트랜지스터(T8)는 턴-온되어, 제4 노드(N4)에 애노드 초기화 전원(Vaint)의 전압이 공급될 수 있다. 즉, 제4 기간(P4a)에 발광 소자(LD)의 애노드 초기화를 수행할 수 있다.
또한, 제9 트랜지스터(T9)가 턴-온되어, 제5 노드(N5)(또는, 제1 트랜지스터(T1)의 소스 전극)에 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 양의 전압을 갖는 바이어스 전원(Vbs)의 전압이 공급될 수 있다.
이에 따라, 도 3e에 도시된 제8 시점(t8)로부터 제9 시점(t9)까지의 제4 기간(P4a) 동안 제1 트랜지스터(T1)에 온-바이어스가 인가될 수 있다. 즉, 제4 기간(P4a)은 온-바이어스 기간(또는, 제1 온-바이어스 기간)일 수 있다.
제9 시점(t9)에서, 제4 스캔 신호(EBi)는 게이트 온 레벨에서 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)는 턴-오프될 수 있다.
제4 기간(P4a)에서 제1 트랜지스터(T1)에 온-바이어스를 인가함으로써, 제1 트랜지스터(T1)의 히스테리시스 특성(즉, 문턱 전압 시프트)이 개선될 수 있다.
따라서, 도 3a의 동작에 따른 화소(PX) 및 표시 장치(도 1의 1000)는 제1 트랜지스터(T1)의 문턱 전압 편차를 제거함과 함께 히스테리시스 특성을 제거 내지 개선함으로써, 영상 불량(플리커, 색끌림, 휘도 저하 등)이 개선될 수 있다. 특히, 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 소스 전극에 일정한 전압으로 바이어스를 인가하여, 구동 전류 방향과 바이어스 방향을 일치시킴으로써, 히스테리시스 특성(문턱 전압 시프트의 차이)을 보다 효과적으로 개선할 수 있다.
제10 시점(t10)에서, 제1 및 제2 발광 제어 신호들(EM1i, EM2i)은 게이트 오프 레벨에서 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제6 및 제7 트랜지스터들(T6, T7)은 턴-온될 수 있으므로, 도 3f에 도시된 제10 시점(t10) 이후의 제5 기간(P5a)에서 화소(PX)가 발광할 수 있다. 즉, 제5 기간(P5a)은 발광 기간(또는, 제1 발광 기간)일 수 있다.
도 4a 내지 도 4d는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다.
도 2a, 도 3a, 및 도 4a를 참조하면, 표시 스캔 기간(DSP)에서 출력되는 영상의 휘도를 유지하기 위해, 자가 스캔 기간(SSP)에 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극 또는 제5 노드(N5))에 온-바이어스 전압이 인가될 수 있다.
영상 프레임 레이트에 따라 한 프레임은 적어도 하나의 자가 스캔 기간(SSP)을 포함할 수 있다. 자가 스캔 기간(SSP)은 제6 기간(P2b)의 온-바이어스 기간(또는, 제2 온-바이어스 기간), 제7 기간(P4b)의 온-바이어스 기간(또는, 제3 온-바이어스 기간), 및 제8 기간(P5b)의 발광 기간(또는, 제2 발광 기간)을 포함할 수 있다. 또한, 도 4a의 자가 스캔 기간(SSP)의 동작은 도 3a의 제1 기간(P1a)에서의 제1 트랜지스터(T1)의 게이트 전극 초기화를 위한 신호 공급, 제2 기간(P2a)(또는, 문턱 전압 보상 기간)에서의 문턱 전압 보상을 위한 신호 공급과 제3 기간(P3a)(또는, 데이터 기입 기간)에서의 데이터 신호 기입을 위한 신호 공급을 제외하면, 도 3a의 표시 스캔 기간(DSP)의 동작과 실질적으로 동일하거나 유사하다.
일 실시예에서, 자가 스캔 기간(SSP)에는 제2 내지 제5 트랜지스터들(T2, T3, T4, T5)로 스캔 신호가 공급되지 않는다. 예를 들어, 자가 스캔 기간(SSP)에서, 제1 스캔 라인(SL1i), 제2 스캔 라인(SL2i), 및 제3 스캔 라인(SL3i)으로 각각 공급되는 제1 스캔 신호(GWi), 제2 스캔 신호(GCi), 및 제3 스캔 신호(Gii)는 게이트 오프 레벨(또는, 하이 레벨(H))을 가질 수 있다. 이에 따라, 자가 스캔 기간(SSP)에서, 제1 트랜지스터(T1)의 게이트 전극 초기화 기간(예를 들어, 제1 기간(P1a)), 문턱 전압 보상 기간(예를 들어, 제2 기간(P2a))과 데이터 기입 기간(예를 들어, 제3 기간(P3a))을 포함하지 않는다.
도 4b에 도시된 제11 시점(t11)으로부터 제12 시점(t12)까지의 제6 기간(P2b)(또는, 제2 온-바이어스 기간) 동안 게이트 온 레벨의 제1 발광 제어 신호(EM1i)가 공급되므로, 제6 트랜지스터(T6)는 턴-온되거나 턴-온 상태를 유지할 수 있다. 이에 따라, 고전압의 제1 전원(VDD)의 전압이 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 공급됨으로써, 제1 트랜지스터(T1)는 온-바이어스 상태를 가질 수 있다.
도 4c에 도시된 제13 시점(t13)으로부터 제14 시점(t14)까지의 제7 기간(P4b)(또는, 제3 온-바이어스 기간) 동안 게이트 온 레벨의 제4 스캔 신호(EBi)가 공급되므로, 제9 트랜지스터(T9)는 턴-온되거나 턴-온 상태를 유지할 수 있다. 제9 트랜지스터(T9)가 턴-온되어, 제5 노드(N5)(또는, 제1 트랜지스터(T1)의 소스 전극)에 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 양의 전압을 갖는 바이어스 전원(Vbs)의 전압이 공급될 수 있다.
또한, 제8 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 제4 노드(N4)(또는, 발광 소자(LD)의 제1 전극)로 애노드 초기화 전원(Vaint)의 전압이 공급되어, 제4 노드(N4)가 애노드 초기화 전원(Vaint)의 전압으로 초기화될 수 있다.
도 4d에 도시된 제15 시점(t15) 이후의 제8 기간(P5b)(또는, 제2 발광 기간)에서는 제1 발광 제어 신호(EM1i)와 제2 발광 제어 신호(EM2i)가 모두 게이트 온 레벨을 가지므로, 제6 및 제7 트랜지스터들(T6, T7)이 턴-온되어 화소(PX)가 발광할 수 있다.
여기서, 제4 스캔 신호(EBi)와 제1 및 제2 발광 제어 신호들(EM1i, EM2i)은 영상 리프레시 레이트과 무관하게 제1 주파수로 공급될 수 있다. 따라서, 영상 리프레시 레이트가 변하는 경우에도, 발광 소자(LD)의 초기화 동작, 온-바이어스 기간(제4 기간(P4a) 및/또는 제6 기간(P2b) 및/또는 제7 기간(P4b))에서의 온-바이어스 인가는 항상 주기적으로 수행될 수 있다. 따라서, 다양한 영상 리프레시 레이트(특히, 저주파수 구동)에 대응하여 플리커가 개선될 수 있다.
한편, 자가 스캔 기간(SSP)에서 데이터 구동부(도 1의 800)는 화소(PX)에 데이터 신호를 공급하지 않을 수 있다. 따라서, 소비 전력이 더욱 저감될 수 있다.
도 5a는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법의 일 예를 설명하기 위한 개념도이고, 도 5b는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 1 내지 도 5a를 참조하면, 화소(PX)는, 표시 스캔 기간(DSP)에서 도 3a 내지 도 3g의 동작을 수행하고, 자가 스캔 기간(SSP)에 도 4a 내지 도 4d의 동작을 수행할 수 있다.
일 실시예에서, 영상 리프레시 레이트(RR)에 따라, 제1 스캔 신호(GWi) 및 제2 스캔 신호(GCi)의 출력 주파수가 달라질 수 있다. 예를 들어, 제1 스캔 신호(GWi) 및 제2 스캔 신호(GCi)는 영상 리프레시 레이트(RR)와 동일한 주파수(제2 주파수)로 출력될 수 있다.
일 실시예에서, 영상 리프레시 레이트(RR)와 무관하게, 제3 스캔 신호(GIi), 제4 스캔 신호(EBi), 제1 발광 제어 신호(EM1i), 및 제2 발광 제어 신호(EM2i)는 일정한 주파수(제1 주파수)로 출력될 수 있다. 예를 들어, 제3 스캔 신호(GIi), 제4 스캔 신호(EBi), 제1 발광 제어 신호(EM1i), 및 제2 발광 제어 신호(EM2i)의 출력 주파수는 표시 장치(1000)의 최대 리프레시 레이트의 2배로 설정될 수 있다.
일 실시예에서, 표시 스캔 기간(DSP)과 자가 스캔 기간(SSP)의 길이는 실질적으로 동일할 수 있다. 다만, 한 프레임 기간에 포함되는 자가 스캔 기간(SSP)들의 개수는 영상 리프레시 레이트(RR)에 따라 결정될 수 있다.
도 5a에 도시된 바와 같이, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 스캔 기간(DSP) 및 하나의 자가 스캔 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 2회씩 반복할 수 있다.
또한, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 스캔 기간(DSP)과 연속된 두 개의 자가 스캔 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 3회씩 반복할 수 있다.
상기와 유사한 방식으로 표시 장치(1000)는 한 프레임 기간에 포함되는 자가 스캔 기간(SSP)의 개수를 조절함으로써 60Hz, 48Hz, 30Hz, 24Hz, 1Hz 등의 구동 주파수로 구동될 수 있다. 다시 말하면, 표시 장치(1000)는 제1 주파수의 약수에 해당하는 주파수들로 다양한 영상 리프레시 레이트(RR)들을 지원할 수 있다.
또한, 구동 주파수가 감소할수록 자가 스캔 기간(SSP)의 개수가 증가됨으로써, 화소(PX)들 각각에 포함되는 제1 트랜지스터(T1)들 각각에 일정한 크기의 온-바이어스 및/또는 오프-바이어스가 주기적으로 인가될 수 있다. 따라서, 저주파수 구동에서의 휘도 감소, 플리커(깜빡임), 화면 끌림이 개선될 수 있다.
한편, 도 5b에 도시된 바와 같이, 표시 장치(1000)는 영상 리프레시 레이트(RR)에 따라 상이한 스타트 펄스(FLM1, FLM2)를 이용하여 영상을 표시할 수 있다. 예를 들어, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 표시 장치(1000)는 제1 스타트 펄스(FLM1)를 이용하여 영상을 표시하고, 표시 장치(1000)가 60Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 표시 장치(1000)는 제2 스타트 펄스(FLM2)를 이용하여 영상을 표시할 수 있다. 이 때, 영상 리프레시 레이트(RR)에 따라 제1 스캔 구동부(200)와 제2 스캔 구동부(300)가 상이한 주파수(또는, 제2 주파수)로 구동되므로, 제1 스타트 펄스(FLM1)와 제2 스타트 펄스(FLM2)는 상호 상이한 제1 스캔 스타트 펄스 및 제2 스캔 스타트 펄스를 포함할 수 있다.
도 6a는 도 2a에 도시된 화소를 기준으로 복수의 화소들을 상부에서 바라본 개략적인 평면도이다. 도 6b는 도 6a의 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다. 도 6c는 도 6a의 화소에 포함된 제1 도전층의 일 예를 나타내는 평면도이다. 도 6d는 도 6a의 화소에 포함된 제2 도전층의 일 예를 나타내는 평면도이다. 도 6e는 도 6a의 화소에 포함된 제3 도전층의 일 예를 나타내는 평면도이다. 도 6f는 도 6a의 화소에 포함된 제4 도전층의 일 예를 나타내는 평면도이다.
도 1, 도 2a, 및 도 6a를 참조하면, 표시 패널(100)은 제11 화소(PX11)(또는, 제11 화소 영역(PXA11)), 제12 화소(PX12)(또는, 제12 화소 영역(PXA12)), 및 제13 화소(PX13)(또는, 제13 화소 영역(PXA13))을 포함할 수 있다. 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)는 하나의 단위 화소를 구성할 수 있다.
실시예에 따라, 제11 내지 제13 화소들(PX11 내지 PX13)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제11 화소(PX11)는 적색으로 발광하는 적색 화소일 수 있고, 제12 화소(PX12)는 녹색으로 발광하는 녹색 화소일 수 있으며, 제13 화소(PX13)는 청색으로 발광하는 청색 화소일 수 있다. 다만, 단위 화소를 구성하는 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 실시예에 따라, 제11 내지 제13 화소들(PX11 내지 PX13)은 서로 동일한 색상으로 발광할 수 있다. 예를 들어, 제11 내지 제13 화소들(PX11 내지 PX13)은 청색으로 발광하는 청색 화소일 수 있다.
제11 내지 제13 화소들(PX11 내지 PX13)(또는, 제11 내지 제13 화소들(PX11 내지 PX13)의 화소 구동 회로들)은 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제11 내지 제13 화소들(PX11 내지 PX13)을 포괄하여, 제11 화소(PX11)를 설명한다.
제11 화소(PX11)는 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)을 포함할 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)은 상호 다른 공정을 통해 상호 다른 층들에 형성될 수 있다.
반도체층(ACT)은 제1 내지 제9 트랜지스터들(T1 내지 T9)의 채널을 이루는 액티브층일 수 있다. 반도체층(ACT)은 제1 내지 제9 트랜지스터들(T1 내지 T9) 각각의 제1 전극(예를 들어, 소스 전극) 및 제2 전극(예를 들어, 드레인 전극)에 접촉되는 소스 영역(또는, 제1 영역) 및 드레인 영역(또는, 제2 영역)을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
도 6a 및 도 6b를 참조하면, 반도체층(ACT)은 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다.
제1 반도체 패턴(ACT1)은 제1 더미부(ACT_DM1) 및 제1 줄기부(ACT_ST1)를 포함할 수 있다. 제1 더미부(ACT_DM1), 제1 줄기부(ACT_ST1)는 상호 연결되고 일체로 구성될 수 있다.
제1 더미부(ACT_DM1)는 제1 방향(DR1)으로 연장되며, 제11 화소 영역(PXA11)의 일변에 인접하여 위치할 수 있다. 제1 더미부(ACT_DM1)는 제3 도전층(SD1)으로 형성된 기준 전원 라인(VL_REF)과 컨택홀을 통해 연결될 수 있다. 제1 더미부(ACT_DM1)는 제11 화소 영역(PXA11), 제12 화소 영역(PXA12), 및 제13 화소 영역(PXA13)에서 연속하여 연장되므로, 제1 반도체 패턴(ACT1)은 표시 패널(100) 상에서 제1 방향(DR1)으로 상호 연결될 수 있다.
제1 줄기부(ACT_ST1)는 제2 서브 반도체 패턴(ACT_T2) 및 제5 서브 반도체 패턴(ACT_T5)을 포함할 수 있다. 제2 서브 반도체 패턴(ACT_T2)은 제2 트랜지스터(T2)의 채널을 구성하고, 제5 서브 반도체 패턴(ACT_T5)은 제5 트랜지스터(T5)의 채널을 구성할 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제2_1 및 제2_2 트랜지스터들(T2_1, T2_2) 을 포함하고, 제2 서브 반도체 패턴(ACT_T2)은 제2_1 및 제2_2 트랜지스터들(T2_1, T2_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 유사하게 제5 트랜지스터(T5)는 제5_1 및 제5_2 트랜지스터들(T5_1, T5_2) 을 포함하고, 제5 서브 반도체 패턴(ACT_T5)은 제5_1 및 제5_2 트랜지스터들(T5_1, T5_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 제2 서브 반도체 패턴(ACT_T2) 및 제5 서브 반도체 패턴(ACT_T5) 각각은 듀얼 게이트를 형성하기 위한 굴곡부를 포함할 수 있다.
제2 서브 반도체 패턴(ACT_T2)의 굴곡부는 제2 도전층(GAT2)으로 형성된 제1 차폐 패턴들(SHP1)과 제3 방향(DR3)으로 중첩되어 정전 용량을 형성하고, 제5 서브 반도체 패턴(ACT_T5)의 굴곡부는 제2 도전층(GAT2)으로 형성된 제2 차폐 패턴(SHP2)과 제3 방향(DR3)으로 중첩되어 정전 용량을 형성할 수 있다. 제1 및 제2 차폐 패턴들(SHP1, SHP2)은 애노드 초기화 전원 라인(VL_aint)과 컨택홀을 통해 연결되고, 애노드 초기화 전원(Vaint)을 인가받을 수 있다. 이로 인해, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)의 플로팅 노드(또는, 굴곡부)에서 발생되는 누설 전류가 최소화될 수 있다.
본원 발명의 일 실시예에 따르면, 제2 서브 반도체 패턴(ACT_T2)의 굴곡부의 제1 방향(DR1)으로의 제1 간격(d1)은 제5 서브 반도체 패턴(ACT_T5)의 굴곡부의 제1 방향(DR1)으로의 제2 간격(d2)보다 클 수 있다. 한편, 제5 서브 반도체 패턴(ACT_T2)의 굴곡부는 일측에 돌출된 제1 확장부(EX1)를 포함할 수 있다. 제1 확장부(EX1)는 제5 서브 반도체 패턴(ACT_T5)의 면적을 증가시킬 수 있다. 이로 인해, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)의 플로팅 노드(또는, 굴곡부)에서 정전 용량을 증가시킬 수 있다. 일반적으로, 트랜지스터의 플로팅 노드에 걸리는 정전 용량이 증가할수록 누설 전류가 더 감소한다.
제2 반도체 패턴(ACT2)은 제2 더미부(ACT_DM2) 및 제2 줄기부(ACT_ST2)를포함할 수 있다. 제2 더미부(ACT_DM2), 제2 줄기부(ACT_ST2)는 상호 연결되고 일체로 구성될 수 있다.
제2 더미부(ACT_DM2)는 제1 방향(DR1)으로 연장되며, 제11 화소 영역(PXA11)의 타변에 인접하여 위치할 수 있다. 제2 더미부(ACT_DM2)는 제3 도전층(SD1)으로 형성된 애노드 초기화 전원 라인(VL_aint)과 컨택홀을 통해 연결될 수 있다. 제2 더미부(ACT_DM2)는 제11 화소 영역(PXA11), 제12 화소 영역(PXA12), 및 제13 화소 영역(PXA13)에서 연속하여 연장되므로, 제2 반도체 패턴(ACT2)은 표시 패널(100) 상에서 제1 방향(DR1)으로 상호 연결될 수 있다.
제2 줄기부(ACT_ST2)는 제1 가지부(ACT_BR1) 및 제2 가지부(ACT_BR2)를 포함할 수 있다. 제2 줄기부(ACT_ST2)는 반시계 방향을 따라 제8 서브 반도체 패턴(ACT_T8), 제7 서브 반도체 패턴(ACT_T7), 제1 서브 반도체 패턴(ACT_T1), 및 제9 서브 반도체 패턴(ACT_T9)이 구비될 수 있다. 제8 서브 반도체 패턴(ACT_T8)은 제8 트랜지스터(T8)의 채널을 구성하고, 제7 서브 반도체 패턴(ACT_T7)은 제7 트랜지스터(T7)의 채널을 구성하고, 제1 서브 반도체 패턴(ACT_T1)은 제1 트랜지스터(T1)의 채널을 구성하고, 제9 서브 반도체 패턴(ACT_T9)은 제9 트랜지스터(T9)의 채널을 구성할 수 있다.
일 실시예에 따르면, 제1 서브 반도체 패턴(ACT_T1)은 채널 용량을 향상시키기 위한 굴곡부를 포함할 수 있다.
일 실시예에 따르면, 제1 가지부(ACT_BR1)는 제1 서브 반도체 패턴(ACT_T1)과 제7 서브 반도체 패턴(ACT_T7) 사이에서 분기되어 형성될 수 있다. 제1 가지부(ACT_BR1)는 제3 서브 반도체 패턴(ACT_T3) 및 제4 서브 반도체 패턴(ACT_T4)이 구비될 수 있다.
제3 서브 반도체 패턴(ACT_T3)은 제3 트랜지스터(T3)의 채널을 구성하고, 제4 서브 반도체 패턴(ACT_T4)은 제4 트랜지스터(T4)의 채널을 구성할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 제3_1 및 제3_2 트랜지스터들(T3_1, T3_2) 을 포함하고, 제3 서브 반도체 패턴(ACT_T3)은 제3_1 및 제3_2 트랜지스터들(T3_1, T3_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 유사하게 제4 트랜지스터(T4)는 제4_1 및 제4_2 트랜지스터들(T4_1, T4_2) 을 포함하고, 제4 서브 반도체 패턴(ACT_T4)은 제4_1 및 제4_2 트랜지스터들(T4_1, T4_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 제3 서브 반도체 패턴(ACT_T3) 및 제4 서브 반도체 패턴(ACT_T4) 각각은 듀얼 게이트를 형성하기 위한 굴곡부를 포함할 수 있다. 이 때, 굴곡부들은 제2 도전층(GAT2)으로 형성된 제3 차폐 패턴(SHP3)과 중첩될 수 있다.
제3 서브 반도체 패턴(ACT_T3) 및 제4 서브 반도체 패턴(ACT_T4)의 굴곡부 각각은 제2 도전층(GAT2)으로 형성된 제3 차폐 패턴(SHP3)과 제3 방향(DR3)으로 중첩되어 정전 용량을 형성할 수 있다. 제3 차폐 패턴(SHP3)은 제1_1 전원 라인(VL_VDD)과 제3 브릿지 패턴(BRP3)을 통해 연결되고, 제1 전원(VDD)을 인가받을 수 있다. 이로 인해, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 플로팅 노드(또는, 굴곡부)에서 발생되는 누설 전류가 최소화될 수 있다.
본원 발명의 일 실시예에 따르면, 제3 서브 반도체 패턴(ACT_T3)의 굴곡부는 일 측에 제2 확장부(EX2)를 포함하고, 제4 서브 반도체 패턴(ACT_T4)의 굴곡부는 일 측에 제3 확장부(EX3)를 포함할 수 있다. 제2 확장부(EX2)는 제3 서브 반도체 패턴(ACT_T3)의 면적을 증가시키고, 제3 확장부(EX3)는 제4 서브 반도체 패턴(ACT_T4)의 면적을 증가시킬 수 있다. 이로 인해, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 플로팅 노드(또는, 굴곡부)에서 정전 용량을 증가시킬 수 있다. 일반적으로, 트랜지스터의 플로팅 노드에 걸리는 정전 용량이 증가할수록 누설 전류가 더 감소한다.
일 실시예에 따르면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 플로팅 노드(또는, 굴곡부)에서 형성되는 정전 용량의 크기는 상호 동일하게 형성될 수 있다.
제2 가지부(ACT_BR2)는 제1 서브 반도체 패턴(ACT_T1)과 제9 서브 반도체 패턴(ACT_T9) 사이에서 분기되어 형성될 수 있다. 제2 가지부(ACT_BR2)는 제6 서브 반도체 패턴(ACT_T6)이 구비될 수 있다. 제6 서브 반도체 패턴(ACT_T6)은 제6 트랜지스터(T6)의 채널을 구성할 수 있다.
이와 같이, 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2) 각각은 제1 및 제2 더미부(ACT_DM1, ACT_DM2)에 의해 제1 방향(DR1)으로 연속하므로 공정과정에서 정전기로 인한 불량이 감소하여, 수율이 증가되는 효과를 기대할 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 도전층(GAT1)은 제11 커패시터 전극(C1_E1), 제21 커패시터 전극(C2_E1), 제2 내지 제9 트랜지스터들(T2~T9)의 게이트 패턴들(T2_GE, T3_GE, T4_GE, T5_GE, T6_GE, T7_GE¸ T8_GE, 및 T9_GE)을 포함할 수 있다.
제11 커패시터 전극(C1_E1)은 특정 면적을 가지고, 대체적으로 제11 화소 영역(PXA11)의 중앙에 위치하며, 제1 서브 반도체 패턴(ACT_T1)과 중첩할 수 있다. 제11 커패시터 전극(C1_E1)은 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
제21 커패시터 전극(C2_E1)은 특정 면적을 가지고, 제11 커패시터 전극(C1_E1)의 상측에 위치할 수 있다.
제2 트랜지스터(T2)의 게이트 패턴(T2_GE)은 제1 방향(DR1)으로 연장되고, 제2 서브 반도체 패턴(ACT_T2)의 굴곡부에 형성된 채널 영역과 중첩되어, 제2_1 및 제2_2 트랜지스터들(T2_1, T2_2)의 게이트 전극을 각각 구성할 수 있다.
제3 트랜지스터(T3)의 게이트 패턴(T3_GE)은 제1 방향(DR1)으로 연장되고,제2 방향(DR2)으로 분기되어, 제3 서브 반도체 패턴(ACT_T3)의 굴곡부에 형성된 채널 영역과 중첩되어, 제3_1 및 제3_2 트랜지스터들(T3_1, T3_2)의 게이트 전극을 각각 구성할 수 있다.
제4 트랜지스터(T4)의 게이트 패턴(T4_GE)은 제1 방향(DR1)으로 연장되고,제2 방향(DR2)으로 분기되어, 제4 서브 반도체 패턴(ACT_T4)의 굴곡부에 형성된 채널 영역과 중첩되어, 제4_1 및 제4_2 트랜지스터들(T4_1, T4_2)의 게이트 전극을 각각 구성할 수 있다.
제5 트랜지스터(T5)의 게이트 패턴(T5_GE)은 제1 방향(DR1)으로 연장되고,제5 서브 반도체 패턴(ACT_T5)의 굴곡부에 형성된 채널 영역과 중첩되어, 제5_1 및 제5_2 트랜지스터들(T5_1, T5_2)의 게이트 전극을 각각 구성할 수 있다.
제6 트랜지스터(T6)의 게이트 패턴(T6_GE)은 제1 방향(DR1)으로 연장되고,제6 서브 반도체 영역(ACT_T2)에 형성된 채널 영역과 중첩되어, 제6 트랜지스터(T6)의 게이트 전극을 구성할 수 있다.
제7 트랜지스터(T7)의 게이트 패턴(T7_GE)은 제1 방향(DR1)으로 연장되고,제7 서브 반도체 패턴(ACT_T7)에 형성된 채널 영역과 중첩되어, 제7 트랜지스터(T7)의 게이트 전극을 구성할 수 있다.
제8 트랜지스터(T8)의 게이트 패턴(T8_GE)과 제9 트랜지스터(T9)의 게이트 패턴(T9_GE)은 일체로 형성되고, 제1 방향(DR1)으로 연장될 수 있다. 제8 트랜지스터(T8)의 게이트 패턴(T8_GE)은 제8 서브 반도체 패턴(ACT_T8)에 형성된 채널 영역과 중첩되어, 제8 트랜지스터들(T8)의 게이트 전극을 구성하고, 제9 트랜지스터(T9)의 게이트 패턴(T9_GE)은 제9 서브 반도체 패턴(ACT_T9)에 형성된 채널 영역과 중첩되어, 제9 트랜지스터들(T9)의 게이트 전극을 구성할 수 있다.
제1 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(GAT1)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제1 도전층(GAT1)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
도 6a 내지 도 6d를 참조하면, 제2 도전층(GAT2)은 제12 커패시터 전극(C1_E2), 제1_1 전원 라인(VL_VDD), 및 제1 내지 제3 차폐 패턴들(SHP1, SHP2, SHP3)을 포함할 수 있다.
제1_1 전원 라인(VL_VDD)은 제1 방향(DR1)으로 연장되며, 제21 커패시터 전극(C2_E1)과 중첩하며, 제21 커패시터 전극(C2_E1)과 함께 제2 커패시터(C2, 도 2a 참고)를 구성할 수 있다. 제1_1 전원 라인(VL_VDD)의 면적은 제21 커패시터 전극(C2_E1)의 면적보다 크며, 제21 커패시터 전극(C2_E1)을 커버할 수 있다. 한편, 제1_1 전원 라인(VL_VDD)은 제3 도전층(SD1)으로 형성된 제2 브릿지 패턴(BRP2)과 제1 도전층(GAT1)으로 형성된 제21 커패시터 전극(C2_E1)을 연결하기 위한 제1 개구부(OP1)를 포함할 수 있다.
제12 커패시터 전극(C1_E2)은 제11 커패시터 전극(C1_E1)과 중첩하며, 제11 커패시터 전극(C1_E1)과 함께 제1 커패시터(C1, 도 2a 참고)를 구성할 수 있다. 제12 커패시터 전극(C1_E2)의 면적은 제11 커패시터 전극(C1_E1)의 면적보다 크며, 제11 커패시터 전극(C1_E1)을 커버할 수 있다. 한편, 제12 커패시터 전극(C1_E2)은 제3 도전층(SD1)으로 형성된 제4 브릿지 패턴(BRP4)과 제1 도전층(GAT1)으로 형성된 제11 커패시터 전극(C1_E1)을 연결하기 위한 제2 개구부(OP2)를 포함할 수 있다.
제1 차폐 패턴(SHP1)은 제2 서브 반도체 패턴(ACT_T2)의 굴곡부와 중첩되고, 제2 차폐 패턴(SHP2)은 제5 서브 반도체 패턴(ACT_T5)의 굴곡부와 중첩될 수 있다. 이 때, 제1 및 제2 차폐 패턴들(SHP1, SHP2)은 애노드 초기화 전원 라인(VL_aint)과 컨택홀을 통해 연결되고, 애노드 초기화 전원(Vaint)을 인가받을 수 있다. 이로 인해, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)의 누설 전류가 최소화될 수 있다.
제3 차폐 패턴(SHP1)은 제3 및 제4 서브 반도체 영역들(ACT_T3, ACT_T4)의 굴곡부와 중첩될 수 있다. 이 때, 제3 차폐 패턴(SHP3)은 제1_1 전원 라인(VL_VDD)과 제3 브릿지 패턴(BRP3)을 통해 연결되고, 제1 전원(VDD)을 인가받을 수 있다. 이로 인해, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 누설 전류가 최소화될 수 있다.
제2 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제2 도전층(GAT2)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
도 6a 내지 도 6e를 참조하면, 제3 도전층(SD1)은 제1 내지 제4 스캔 라인들(SL1, SL2, SL3, SL4), 제1 및 제2 발광 제어 라인들(EL1, EL2), 제3_1 전원 라인(VL_REF), 제4 전원 라인(VL_int), 제5 전원 라인(VL_aint), 제6 전원 라인(VL_bs), 및 제1 내지 제5 브릿지 패턴들(BRP1 내지 BRP5)을 포함할 수 있다.
제1 스캔 라인(SL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 스캔 라인(SL1)은 제2 트랜지스터(T2)의 게이트 패턴(T2_GE)과 컨택홀을 통해 연결될 수 있다.
제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스캔 라인(SL2)은 제3 트랜지스터(T3)의 게이트 패턴(T3_GE)과 컨택홀을 통해 연결되고, 제5 트랜지스터(T5)의 게이트 패턴(T5_GE)과 컨택홀을 통해 연결될 수 있다.
제3 스캔 라인(SL3)은 제1 방향(DR1)으로 연장될 수 있다. 제3 스캔 라인(SL3)은 제4 트랜지스터(T4)의 게이트 패턴(T4_GE)과 컨택홀을 통해 연결될 수 있다.
제4 스캔 라인(SL4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 스캔 라인(SL4)은 일체로 형성된 제8 및 제9 트랜지스터(T8, T9)의 게이트 패턴(T8_GE, T9_GE)과 컨택홀을 통해 연결될 수 있다.
제1 발광 제어 라인(EL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 발광 제어 라인(EL1)은 제6 트랜지스터(T6)의 게이트 패턴(T6_GE)과 컨택홀을 통해 연결될 수 있다.
제2 발광 제어 라인(EL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 발광 제어 라인(EL2)은 제7 트랜지스터(T7)의 게이트 패턴(T7_GE)과 컨택홀을 통해 연결될 수 있다.
제3_1 전원 라인(VL_REF)은 제1 방향(DR1)으로 연장될 수 있다. 제3_1 전원 라인(VL_REF)은 제5 트랜지스터(T5)의 일 전극과 컨택홀을 통해 연결될 수 있다.
제4 전원 라인(VL_int)은 제1 방향(DR1)으로 연장될 수 있다. 제4 전원 라인(VL_int)은 제4 트랜지스터(T4)의 일 전극과 컨택홀을 통해 연결될 수 있다.
제5 전원 라인(VL_aint)은 제1 방향(DR1)으로 연장될 수 있다. 제5 전원 라인(VL_aint)은 제8 트랜지스터(T8)의 일 전극과 컨택홀을 통해 연결될 수 있다. 한편, 제5 전원 라인(VL_aint)은 제1 차폐 패턴(SHP1) 및 제2 차폐 패턴(SHP2)과 컨택홀을 통해 연결될 수 있다.
제6 전원 라인(VL_bs)은 제1 방향(DR1)으로 연장될 수 있다. 제6 전원 라인(VL_bs) 제9 트랜지스터(T9)의 일 전극과 컨택홀을 통해 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 제2 트랜지스터(T2)의 일 전극과 중첩하며, 컨택홀을 통해 제2 트랜지스터(T2)의 일 전극과 접속될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 컨택홀을 통해 제4 도전층(SD2)으로 형성된 데이터 라인(DL)과 접속될 수 있다. 즉, 제1 브릿지 패턴(BRP1)은 제2 트랜지스터(T2)의 일 전극과 데이터 라인(DL)을 연결할 수 있다.
제2 브릿지 패턴(BRP2)은 제2 방향(DR2)으로 연장되며, 제1 반도체 패턴(ACT1)의 일부, 제12 커패시터 전극(C1_E2), 및 제21 커패시터 전극(C2_E1)과 각각 중첩할 수 있다. 제2 브릿지 패턴(BRP2)은 컨택홀을 통해 제1 반도체 패턴(ACT1)의 일부와 접속되며, 제2 트랜지스터(T2)의 일 전극 및 제5 트랜지스터(T5)의 일 전극과 각각 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 컨택홀을 통해 제12 커패시터 전극(C1_E2)에 접속될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제1_1 전원 라인(VL_VDD)에 형성된 제1 개구부(OP1)에 의해 노출된 제21 커패시터 전극(C2_E1)에 접속될 수 있다. 즉, 제2 브릿지 패턴(BRP2)은 도 2a의 제3 노드(N3)를 구성할 수 있다.
제3 브릿지 패턴(BRP3)은 제1_1 전원 라인(VL_VDD), 제6 트랜지스터(T6)의 일 전극, 및 제3 차폐 패턴(SHP3)과 각각 중첩될 수 있다. 제3 브릿지 패턴(BRP3)은 컨택홀을 통해 제1_1 전원 라인(VL_VDD), 제6 트랜지스터(T6)의 일 전극, 및 제3 차폐 패턴(SHP3)과 각각 중첩될 수 있다.
한편, 제3 브릿지 패턴(BRP3)은 'H'형상을 가질 수 있다. 다시 말해, 제3 브릿지 패턴(BRP3)은 제1 방향(DR1)으로 연장되는 하나의 가로부(BRP3_1)와 가로부(BRP3_1)의 양 단에 배치되고, 제2 방향(DR2)으로 연장되는 제1 세로부(BRP3_2) 및 제2 세로부(BRP3_3)를 포함할 수 있다. 이 때, 가로부(BRP3_1)는 제12 커패시터 전극(C1_E2)과 제3 방향(DR3)으로 중첩되게 배치될 수 있다. 제1 및 제2 세로부들(BRP3_2, BRP3_3) 각각은 평면상 제12 커패시터 전극(C1_E2)과 기설정된 간격만큼 이격될 수 있다. 예를 들어, 기설정된 간격은 1.5 um 일 수 있다.
제3 브릿지 패턴(BRP3)은 제1_1 전원 라인(VL_VDD)을 제6 트랜지스터(T6)의 일 전극과 제3 차폐 패턴(SHP3)에 연결하기 위한 것이므로, 제1 세로부(BRP3_2)만으로 그 기능을 수행할 수 있다. 하지만, 공정 산포로 인해, 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_1))과 제12 커패시터 전극(C1_E2) 사이의 이격 거리가 달라지는 경우, 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_1))과 제12 커패시터 전극(C1_E2) 사이의 정전 용량이 달라질 수 있다. 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_1))과 제12 커패시터 전극(C1_E2) 사이의 정전 용량은 제2_1 커패시터(C2_1, 도 2b 참조)에 해당하는 바, 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_1))과 제12 커패시터 전극(C1_E2) 사이의 정전 용량이 변경되는 경우, 제1 커패시터(C1) 및 제2 커패시터(C2)의 비율이 변경될 수 있다. 일반적으로 직렬 환산 최대 정전 용량을 위해 제1 커패시터(C1) 및 제2 커패시터(C2)의 비율은 1:1 을 유지하는 것이 바람직하다.
따라서, 일정 면적을 갖는 가로부(BRP3_1)와 제12 커패시터 전극(C1_E2)을 제3 방향(DR3)으로 의도적으로 중첩되게 설계하여, 가로부(BRP3_1)와 제12 커패시터 전극(C1_E2) 사이에 형성되는 정전 용량을 일정하게 유지시킬 수 있다. 또한, 공정 산포를 고려하여 제1 및 제2 세로부들(BRP3_2, BRP3_3) 각각은 평면상 제12 커패시터 전극(C1_E2)과 기설정된 간격만큼 이격시킴으로써 제1 및 제2 세로부들(BRP3_2, BRP3_3)과 제12 커패시터 전극(C1_E2) 사이에 정전 용량이 발생되는 것을 방지할 수 있다.
제11 커패시터 전극(C1_E1)과 제12 커패시터 전극(C1_E2)사이의 정전 용량(또는, 제1 커패시터(C1)의 정전 용량)은, 제21 커패시터 전극(C2_E1)과 제1_1 전원 라인(VL_VDD) 사이의 정전 용량(또는, 제2 커패시터(C2)의 정전 용량)과 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_1))과 제12 커패시터 전극(C1_E2) 사이의 정전 용량(또는, 제2_1 커패시터(C2_1)의 정전 용량)의 합과 동일할 수 있다. 이로 인해, 제1 커패시터(C1)와 제2 커패시터(C2)(제2_1 커패시터(C2_1) 포함)의 정전 용량 비율을 공정 산포와 무관하게 1:1 로 일정하게 유지할 수 있다.
또한, 제1 전원(VDD)이 공급되는 제1 및 제2 세로부들(BRP3_2, BRP3_3) 각각은 인접한 데이터 라인(DL)과 제1 커패시터(C1)(또는, 제12 커패시터 전극(C1_E2))를 차폐시킴으로써, 크로스 토크 발생을 최소화할 수 있다.
제4 브릿지 패턴(BRP4)은 제1 트랜지스터(T1)의 일 전극(또는, 제11 커패시터 전극(C1_E1)) 및 제3 트랜지스터(T3)의 일 전극을 연결시킬 수 있다. 제4 브릿지 패턴(BRP4)은 제12 커패시터 전극(C1_E2)에 형성된 제2 개구부(OP2)에 의해 노출된 제11 커패시터 전극(C1_E1)에 접속될 수 있다. 또한, 제4 브릿지 패턴(BRP4)은 컨택홀을 통해 제3 서브 반도체 영역(ACT3_T3)의 일 영역과 접속될 수 있다.
제5 브릿지 패턴(BRP5)은 제7 트랜지스터(T7)의 일 전극 및 발광 소자(LD)의 애노드를 연결시킬 수 있다.
도 6a 내지 도 6f를 참조하면, 제4 도전층(SD2)은 제6 브릿지 패턴(BRP6), 데이터 라인(DL), 제1 전원 라인(VDDL), 및 제3 전원 라인(VREFL)을 포함할 수 있다.
제6 브릿지 패턴(BRP6)은 제5 브릿지 패턴(BRP5)과 중첩하며, 컨택홀을 통해 제5 브릿지 패턴(BRP5)과 접속될 수 있다. 제6 브릿지 패턴(BRP6)은 제5 브릿지 패턴(BRP5)을 통해 제7 트랜지스터(T7)의 일 전극에 연결될 수 있다. 또한, 제6 브릿지 패턴(BRP6)은 컨택홀(미도시)을 통해 발광 소자(LD)의 애노드에 연결될 수 있다. 즉, 제6 브릿지 패턴(BRP6)은 제5 브릿지 패턴(BRP5)과 함께 제7 트랜지스터(T7)의 일 전극을 발광 소자(LD)의 애노드에 연결할 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 좌측에 위치하고, 제1 브릿지 패턴(BRP1)과 중첩할 수 있다. 데이터 라인(DL)은 컨택홀을 통해 제1 브릿지 패턴(BRP1)과 접속하며, 제1 브릿지 패턴(BRP1)을 통해 제2 트랜지스터(T2)의 일 전극에 연결될 수 있다.
제3 전원 라인(VREFL)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 우측에 위치하고, 제3_1 전원 라인(VL_REF)과 중첩할 수 있다. 제3 전원 라인(VREFL)은 컨택홀을 통해 제3_1 전원 라인(VL_REF)과 접속하며, 컨택홀을 통해 제5 트랜지스터(T5)의 일 전극에 연결될 수 있다.
제1 전원 라인(VDDL)은 제2 방향(DR2)으로 연장하고, 데이터 라인(DL)과 제3 전원 라인(VREFL) 사이에 위치할 수 있다. 제1 전원 라인(VDDL)은 제3 브릿지 패턴(BRP3)(또는, 제1 세로부(BRP3_2)의 상측)과 컨택홀을 통해 연결될 수 있다.
이와 같이, 제1 전원 라인(VDDL)은 제2 방향(DR2)으로 연장되고, 제1 전원 라인(VDDL)과 제3 브릿지 패턴(BRP3) 및 컨택홀을 통해 연결된 제1_1 전원 라인(VL_VDD)은 제1 방향(DR1)으로 연장되어, 메쉬 구조를 가질 수 있다. 또한, 제3 전원 라인(VREFL)은 제2 방향(DR2)으로 연장되고, 제3 전원 라인(VREFL)과 컨택홀을 통해 연결된 제3_1 전원 라인(VL_REF)은 제1 방향(DR1)으로 연장되어, 메쉬 구조를 가질 수 있다. 이로 인해, IR 드랍이 감소하고, 표시 패널(100)의 얼룩 산포가 감소할 수 있다.
제3 도전층(SD1) 및 제4 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(SD1) 및 제4 도전층(SD2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제3 도전층(SD1) 및 제4 도전층(SD2)은 Ti/AL/Ti의 다층막 구조일 수 있다.
도 7은 도 6a의 절단선 I-I' 및 절단선 II-II'을 따라 절단한 부분 단면도이다. 도 8 내지 도 10c는 일 실시예에 따른 표시 장치의 발광층을 확대 도시한 단면도이다.
도 2a, 도 6a, 및 도 7을 참조하면, 제11 내지 제13 화소들(PX11 내지 PX13)(또는, 제11 내지 제13 화소들(PX11 내지 PX13)의 발광 유닛들)은 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제11 내지 제13 화소들(PX11 내지 PX13)을 포괄하여, 제11 화소(PX11)를 설명한다.
도 7에서, 전극을 단일막의 전극으로, 복수의 절연층들을 단일막의 절연층으로만 도시하는 등 하나의 화소를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 있어서, 다른 설명이 없는 한, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
베이스층(SUB)(또는, 기판) 상에 화소 회로층(PCL), 표시 소자층(DPL), 및 박막 봉지층(TFE)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은, 버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1)(또는, 제1 게이트 절연층), 제1 도전층(GAT1), 제2 절연층(GI2)(또는, 제2 게이트 절연층), 제2 도전층(GAT2), 제3 절연층(ILD)(또는, 층간 절연층), 제3 도전층(SD1), 제1 보호층(PSV1)(또는, 제1 비아층, 제4 절연층), 제4 도전층(SD2), 및 제2 보호층(PSV2)(또는, 제2 비아층, 제5 절연층)을 포함할 수 있다.
버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1), 제1 도전층(GAT1), 제2 절연층(GI2), 제2 도전층(GAT2), 제3 절연층(ILD), 제3 도전층(SD1), 제1 보호층(PSV1), 제4 도전층(SD2), 및 제2 보호층(PSV2)은 베이스층(SUB) 상에 순차적으로 적층될 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)은 도 6a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
베이스층(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 베이스층(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
버퍼층(BFL)은 베이스층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층(BFL)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 베이스층(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
반도체층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(ACT)은 버퍼층(BFL) 및 제1 절연층(GI1) 사이에 배치될 수 있다. 반도체층(ACT)은 제7 트랜지스터(T7)를 구성하는 제7 서브 반도체 패턴(ACT_T7)을 포함할 수 있다. 제7 서브 반도체 패턴(ACT_T7)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 제7 트랜지스터(T7)의 제7 서브 반도체 패턴(ACT_T7)은 비정질 실리콘, 폴리 실리콘, 저온 폴리 실리콘 등으로 이루어진 반도체 패턴일 수 있다. 다만, 이에 한정되는 것은 아니며, 제7 트랜지스터(T7)의 제7 서브 반도체 패턴(ACT_T7)은 산화물 반도체를 포함하는 반도체 패턴일 수도 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 영역과 제2 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제1 절연층(GI1)은 반도체층(ACT) 상에 배치될 수 있다. 제1 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 절연층(GI1)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제1 절연층(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 절연층(GI1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 도전층(GAT1)은 제1 절연층(GI1) 상에 배치될 수 있다. 도 6a를 참조하여 설명한 바와 같이, 제1 도전층(GAT1)은 제7 트랜지스터(T7)의 게이트 패턴(T7_GE)제11 커패시터 전극(C1_E11), 및 제21 커패시터 전극(C2_E21)을 포함할 수 있다.
제2 절연층(GI2)은 제1 절연층(GI1) 및 제1 도전층(GAT1) 상에 배치될 수 있다. 제2 절연층(GI2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(GI2)은 제1 절연층(GI1)과 동일한 물질을 포함하거나 제1 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 도전층(GAT2)은 제2 절연층(GI2) 상에 배치될 수 있다. 도 6a를 참조하여 설명한 바와 같이, 제2 도전층(GAT2)은 제12 커패시터 전극(C1_E12), 제1_1 전원 라인(VL_VDD)을 포함할 수 있다. 제12 커패시터 전극(C1_E12)은 제11 커패시터 전극(C1_E11)과 중첩하며, 제11 커패시터 전극(C1_E11)과 함께 제1 커패시터(C1)를 구성할 수 있다. 제1_1 전원 라인(VL_VDD)은 제21 커패시터 전극(C2_E21)과 중첩하며, 제21 커패시터 전극(C2_E21)과 함께 제2 커패시터(C2)를 구성할 수 있다. 제1_1 전원 라인(VL_VDD)은 제1 개구부(OP1)를 포함할 수 있다.
제3 절연층(ILD)은 제2 절연층(GI2) 및 제2 도전층(GAT2) 상에 배치될 수 있다. 제3 절연층(ILD)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제3 절연층(ILD)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제3 절연층(ILD)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층(SD1)은 제3 절연층(ILD) 상에 배치될 수 있다. 도 6a를 참조하여 설명한 바와 같이, 제3 도전층(SD1)은 제2 브릿지 패턴(BRP2), 제5 브릿지 패턴(BRP5), 및 제5 전원 라인(VL_aint)을 포함할 수 있다.
제5 전원 라인(VL_aint)은 제7 서브 반도체 패턴(ACT_T7)의 일 영역과 중첩하며, 제1 절연층(GI1), 제2 절연층(GI2), 및 제3 절연층(ILD)을 관통하는 컨택홀을 통해 제7 서브 반도체 패턴(ACT_T7)의 일 영역과 접속되고, 제7 트랜지스터(T7)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제5 브릿지 패턴(BRP5)은 제7 서브 반도체 패턴(ACT_T7)의 다른 영역과 중첩하며, 제1 절연층(GI1), 제2 절연층(GI2), 및 제3 절연층(ILD)을 관통하는 컨택홀을 통해 제7 서브 반도체 패턴(ACT_T7)의 다른 영역과 접속되고, 제7 트랜지스터(T7)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
제2 브릿지 패턴(BRP2)은 컨택홀을 통해 제12 커패시터 전극(C1_E12)과 접속될 수 있다. 제2 브릿지 패턴(BRP2)은 제1 개구부(OP1)에 형성된 컨택홀을 통해 제21 커패시터 전극(C2_E21)과 접속될 수 있다. 제2 브릿지 패턴(BRP2)은 도 2a의 제3 노드(N3)를 구성할 수 있다.
제1 보호층(PSV1)은 제3 절연층(ILD) 및 제3 도전층(SD1) 상에 배치될 수 있다. 제1 보호층(PSV1)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제1 보호층(PSV1)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 도전층(SD2)은 제1 보호층(PSV1) 상에 배치될 수 있다. 제4 도전층(SD2)은 도 6a를 참조하여 설명한 바와 같이, 제6 브릿지 패턴(BRP6), 제1 전원 라인(VDDL), 및 제3 전원 라인(VREFL)을 포함할 수 있다.
제6 브릿지 패턴(BRP6)은 제5 브릿지 패턴(BRP5)과 중첩하며, 제1 보호층(PSV1)을 관통하는 컨택홀(CNT_1)을 통해 제5 브릿지 패턴(BRP5)과 접속될 수 있다.
제3 전원 라인(VREFL)은 제5 전원 라인(VL_aint)의 일부 영역과 중첩할 수 있다.
제1 전원 라인(VDDL)은 제1 커패시터(C1) 및 제2 커패시터(C2)와 중첩될 수 있다.
제2 보호층(PSV2)은 제1 보호층(PSV1) 및 제4 도전층(SD2) 상에 배치될 수 있다. 제2 보호층(PSV2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 보호층(PSV2)은 제1 보호층(PSV1)과 동일한 물질을 포함하거나 제1 보호층(PSV1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 보호층(PSV2) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 애노드(AD), 화소 정의막(PDL), 발광층(EML), 및 캐소드(CD)를 포함할 수 있다. 애노드(AD), 화소 정의막(PDL), 발광층(EML), 및 캐소드(CD)는 제2 보호층(PSV2)(또는, 화소 회로층(PCL)) 상에 순차적으로 배치 또는 형성될 수 있다.
애노드(AD)는 제2 보호층(PSV2) 상에 배치될 수 있다. 애노드(AD)는 각각의 화소의 발광 영역(EA)에 대응하여 배치될 수 있다.
애노드(AD)는 제2 보호층(PSV2)을 관통하여 제6 브릿지 패턴(BRP6)을 노출시키는 컨택홀(CNT_2)을 통해 제6 브릿지 패턴(BRP6)에 접속될 수 있다. 애노드(AD)는 제6 브릿지 패턴(BRP6) 및 제5 브릿지 패턴(BRP5)을 통해 제7 트랜지스터(T7)의 제2 트랜지스터 전극(ET2)에 연결될 수 있다.
애노드(AD)는 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 애노드(AD)는 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다.
화소 정의막(PDL)은 비발광 영역(NEA)에서 제2 보호층(PSV2) 및 애노드(AD) 상에 배치 또는 형성될 수 있다. 화소 정의막(PDL)은 비발광 영역(NEA)에서 애노드(AD)의 가장자리와 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 화소 정의막(PDL)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 화소 정의막(PDL)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 화소 정의막(PDL)은 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 화소 정의막(PDL)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 화소 정의막(PDL)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소에서 방출되는 광의 효율을 더욱 향상시키기 위해 화소 정의막(PDL) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
발광층(EML)은 발광 영역(EA)에서 애노드(AD) 상에 배치될 수 있다. 즉, 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함하여, 소정의 색을 발광할 수 있다. 예를 들어, 화소(PX)는 제1 내지 제3 서브 화소들을 포함할 수 있다. 제1 내지 제3 서브 화소들 각각은 적색광, 녹색광 및 청색광을 발광할 수 있다. 다만 이에 한정되는 것은 아니고 예를 들어, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색광을 발광할 수 있다.
발광층(EML)은 싱글 발광 구조, 2 스택 텐덤(tandem) 발광 구조, 및 3 스택 텐덤(tandem) 발광 구조를 가질 수 있다. 이하, 도 8 내지 도 10의 발광 구조는 표시 패널(100)에 포함된 모든 화소들(PXL)에 동일하게 적용되는 것을 가정한다. 즉, 표시 패널(100)에 포함된 모든 화소들(PXL)은 동일한 색상의 광을 방출할 수 있다. 이와 같은 경우, 도 7에 도시된 표시 소자층(DPL) 상에 컬러 필터를 더 포함할 수 있다. 컬러 필터는 색 변화 입자들에 의해 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 화소가 적색 화소인 경우, 컬러 필터는 적색 컬러 필터를 포함할 수 있다. 또한, 화소가 녹색 화소인 경우, 컬러 필터는 녹색 컬러 필터를 포함할 수 있다. 또한, 화소가 청색 화소인 경우, 컬러 필터는 청색 컬러 필터를 포함할 수 있다.
도 7 및 도 8을 참조하면, 싱글 발광 구조는, 발광층(EML), 전자 수송 영역(ETR) 및 정공 수송 영역(HTR)을 포함할 수 있다. 발광층(EML)은 전자 수송 영역(ETR) 및 정공 수송 영역(HTR) 사이에 배치될 수 있다. 일 실시예에 따르면, 전자 수송 영역(ETR)은 발광 소자(LD)의 캐소드(CD)와 전기적으로 연결될 수 있고, 정공 수송 영역(ETR)은 발광 소자(LD)의 애노드(AD)와 전기적으로 연결될 수 있다.
도 7 및 도 9를 참조하면, 일 실시예에 따른 2 스택 텐덤(tandem) 발광 구조는, 복수의 발광 구조 유닛을 포함할 수 있다. 예를 들어, 2 스택 텐덤(tandem) 발광 구조는 발광 소자(LD)의 애노드(AD)에 인접한 제1 발광 구조 유닛(EU1) 및 캐소드(CD)에 인접한 제2 발광 구조 유닛(EU2)을 포함할 수 있다.
제1 및 제2 발광 구조 유닛들(EU1, EU2) 각각은 인가되는 전류에 따라 광을 생성하는 발광층을 포함한다. 예를 들어, 제1 발광 구조 유닛(EU1)은 제1 발광층(EML1), 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1)을 포함할 수 있다. 제1 발광층(EML1)은 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1) 사이에 배치될 수 있다. 예를 들어, 제2 발광 구조 유닛(EU2)은 제2 발광층(EML2), 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2)을 포함할 수 있다. 제2 발광층(EML2)은 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2) 사이에 배치될 수 있다.
제1 정공 수송 영역(HTR1) 및 제2 정공 수송 영역(HTR2)은 각각, 정공 주입층 및 정공 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 정공 버퍼층, 전자 저지층 등을 더 포함할 수 있다. 제1 정공 수송 영역(HTR1) 및 제2 정공 수송 영역(HTR2)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 전자 수송 영역(ETR1) 및 제2 전자 수송 영역(ETR2)은 각각, 전자 주입층 및 전자 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 전자 버퍼층, 정공 저지층 등을 더 포함할 수 있다. 제1 전자 수송 영역(ETR1) 및 제2 전자 수송 영역(ETR2)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 발광 구조 유닛(EU1)과 제2 발광 구조 유닛(EU2) 사이에는 연결층(CGL)이 배치될 수 있다.
예를 들어, 연결층(CGL)은 p 도펀트층 및 n 도펀트층의 적층 구조를 가질 수 있다. 예를 들어, p 도펀트층은 HAT-CN, TCNQ, NDP-9 등과 같은 p형 도펀트를 포함할 수 있으며, n 도펀트층은 알칼리 금속, 알칼리 토금속, 란타나이드계 금속 또는 이들의 조합을 포함할 수 있다. 일 실시예에 따르면, 제1 발광층(EML1)과 제2 발광층(EML2)은 같은 색상의 광을 생성할 수 있다.
실시예에 따르면, 제1 발광층(EML1)은 제2 발광층(EML2)과 다른 색상의 광을 생성할 수 있다. 일 실시예에 따르면, 제1 발광층(EML1) 및 제2 발광층(EML2) 각각에서 방출된 광들은 혼합되어 백색광을 생성할 수 있다. 예를 들어, 제1 발광층(EML1)은 청색 광을 생성하고, 제2 발광층(EML2)은 노란색 광을 생성할 수 있다.
발광층(EML) 상에 캐소드(CD)가 배치될 수 있다. 캐소드(CD)는 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다.
캐소드(CD) 상에 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 도 7에서는 박막 봉지층(TFE)이 캐소드(CD)를 직접 커버하는 것으로 도시하였으나, 박막 봉지층(TFE)과 캐소드(CD) 사이에는, 캐소드(CD)를 커버하는 캡핑층(CPL, 도 11 참조)이 더 배치될 수 있다.
도 7 및 도 10a를 참조하면 3 스택 텐덤(tandem) 발광 구조는 셋 이상의 발광 구조 유닛들을 포함할 수 있다.
예를 들어, 도 10a에 도시된 것과 같이, 3 스택 텐덤(tandem) 발광 구조는 제1 발광 구조 유닛(EU1), 제2 발광 구조 유닛(EU2) 및 제3 발광 구조 유닛(EU3)을 포함할 수 있다.
3 스택 텐덤(tandem) 발광 구조는 각각 인가되는 전류에 따라 광을 생성하는 발광층을 포함한다. 예를 들어, 제1 발광 구조 유닛(EU1)은 제1 발광층(EML1), 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1)을 포함할 수 있다. 제1 발광층(EML1)은 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1) 사이에 배치될 수 있다. 제2 발광 구조 유닛(EU2)은 제2 발광층(EML2), 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2)을 포함할 수 있다. 제2 발광층(EML2)은 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2) 사이에 배치될 수 있다. 제3 발광 구조 유닛(EU3)은 제3 발광층(EML3), 제3 전자 수송 영역(ETR3) 및 제3 정공 수송 영역(HTR3)을 포함할 수 있다. 제3 발광층(EML3)은 제3 전자 수송 영역(ETR3) 및 제3 정공 수송 영역(HTR3) 사이에 배치될 수 있다.
제1 정공 수송 영역(HTR1), 제2 정공 수송 영역(HTR2) 및 제3 정공 수송 영역(HTR3)은 각각, 정공 주입층 및 정공 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 정공 버퍼층, 전자 저지층 등을 더 포함할 수 있다. 제1 정공 수송 영역(HTR1), 제2 정공 수송 영역(HTR2) 및 제3 정공 수송 영역(HTR3)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 전자 수송 영역(ETR1), 제2 전자 수송 영역(ETR2) 및 제3 전자 수송 영역(ETR3)은 각각, 전자 주입층 및 전자 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 전자 버퍼층, 정공 저지층 등을 더 포함할 수 있다. 제1 전자 수송 영역(ETR1), 제2 전자 수송 영역(ETR2) 및 제3 전자 수송 영역(ETR3)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 발광 구조 유닛(EU1)과 제2 발광 구조 유닛(EU2) 사이에는 제1 연결층(CGL1)이 배치될 수 있다. 제2 발광 구조 유닛(EU2)과 제3 발광 구조 유닛(EU3) 사이에는 제2 연결층(CGL2)이 배치될 수 있다.
실시예에 따르면, 제1 발광층(EML1) 및 제3 발광층(EML3)은 제2 발광층(EML2)과 다른 색상의 광을 생성할 수 있다. 일 실시예에 따르면, 제1 발광층(EML1) 내지 제3 발광층(EML3) 각각에서 방출된 광들은 혼합되어 백색광을 생성할 수 있다. 예를 들어, 제1 발광층(EML1)과 제3 발광층(EML3)은 청색 광을 생성하고, 제2 발광층(EML2)은 노란색 광을 생성할 수 있다.
다만, 이에 한정되는 것은 아니고, 제2 발광층(EML2)은 순도 향상을 위해 서브 발광층(EML2', EML2")을 더 포함할 수 있다. 예들 들어, 도 10b에 도시된 바와 같이, 제2 발광층(EML2)은 하부에 제2-1 서브 발광층(EML2')이 배치될 수 있다. 이 때, 제2-1 서브 발광층(EML2')은 적색 광을 생성할 수 있다. 또한, 도 10c에 도시된 바와 같이, 제2 발광층(EML2)은 하부에 제2-1 서브 발광층(EML2')이 배치되고, 상부에 제2-2 서브 발광층(EML2")이 배치될 수 있다. 이 때, 제2-1 서브 발광층(EML2')은 적색 광을 생성하고, 제2-2 서브 발광층(EML2")은 녹색 광을 생성할 수 있다.
싱글 발광 구조, 2 스택 텐덤(tandem) 발광 구조, 및 3 스택 텐덤(tandem) 발광 구조는 진공 증착, 잉크젯 프린팅 등에 의해 형성될 수 있다.
도 11은 일 실시예에 따른 2 스택 텐덤 발광 구조를 설명하기 위한 도면이다. 이 때, 도 11은 도 6a에 도시된 하나의 단위 화소, 즉 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)의 개략적인 단면도이다. 이하, 설명의 편의를 위해, 제11 화소(PX11)는 적색 발광층(R), 제12 화소(PX12)는 녹색 발광층(G), 및 제13 화소(PX13)는 청색 발광층(B)을 포함하는 것을 전제로 설명한다.
도 11을 참조하면, 다른 실시예에 따른 2 스택 텐덤(tandem) 발광 구조는, 복수의 발광 구조 유닛을 포함할 수 있다. 예를 들어, 2 스택 텐덤(tandem) 발광 구조는 발광 소자(LD)의 애노드(AD)에 인접한 제1 발광 구조 유닛(EU1) 및 캐소드(CD)에 인접한 제2 발광 구조 유닛(EU2)을 포함할 수 있다.
제1 및 제2 발광 구조 유닛들(EU1, EU2) 각각은 인가되는 전류에 따라 광을 생성하는 발광층을 포함한다. 예를 들어, 제1 발광 구조 유닛(EU1)은 제1 발광층(EML1), 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1)을 포함할 수 있다. 제1 발광층(EML1)은 제1 전자 수송 영역(ETR1) 및 제1 정공 수송 영역(HTR1) 사이에 배치될 수 있다. 예를 들어, 제2 발광 구조 유닛(EU2)은 제2 발광층(EML2), 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2)을 포함할 수 있다. 제2 발광층(EML2)은 제2 전자 수송 영역(ETR2) 및 제2 정공 수송 영역(HTR2) 사이에 배치될 수 있다.
제1 정공 수송 영역(HTR1) 및 제2 정공 수송 영역(HTR2)은 각각, 정공 주입층 및 정공 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 정공 버퍼층, 전자 저지층 등을 더 포함할 수 있다. 제1 정공 수송 영역(HTR1) 및 제2 정공 수송 영역(HTR2)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 전자 수송 영역(ETR1) 및 제2 전자 수송 영역(ETR2)은 각각, 전자 주입층 및 전자 수송층 중 적어도 하나를 포함할 수 있으며, 필요에 따라 전자 버퍼층, 정공 저지층 등을 더 포함할 수 있다. 제1 전자 수송 영역(ETR1) 및 제2 전자 수송 영역(ETR2)은 서로 동일한 구성 또는 다른 구성을 가질 수 있다.
제1 발광 구조 유닛(EU1)과 제2 발광 구조 유닛(EU2) 사이에는 연결층(CGL)이 배치될 수 있다.
예를 들어, 연결층(CGL)은 p 도펀트층 및 n 도펀트층의 적층 구조를 가질 수 있다. 예를 들어, p 도펀트층은 HAT-CN, TCNQ, NDP-9 등과 같은 p형 도펀트를 포함할 수 있으며, n 도펀트층은 알칼리 금속, 알칼리 토금속, 란타나이드계 금속 또는 이들의 조합을 포함할 수 있다. 일 실시예에 따르면, 제1 발광층(EML1)과 제2 발광층(EML2)은 같은 색상의 광을 생성할 수 있다.
도 11에 도시된 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)에서, 애노드(AD), 발광 보조층(R'), 적색 발광층(R), 녹색 발광층(G), 및 청색 발광층(B)은 각 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)별로 구분되어 형성되며, 제1 전자 수송 영역(ETR1), 제2 전자 수송 영역(ETR2), 제1 정공 수송 영역(HTR1), 제2 정공 수송 영역(HTR2), 연결층(CGL), 및 캐소드(CD)는 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)에 대하여 공통적으로 적층될 수 있다.
애노드(AD)와 제1 정공 수송 영역(HTR1) 사이에는 반사막(RFL)을 포함할 수 있다. 반사막(RFL)은 투명 도전막일 수 있다. 투명 도전막은 투명 전도성 산화물(Transparent Conductive Oxide; TCO)을 포함할 수 있는데, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide) 및 In2O3(Indium Oxide) 중 적어도 하나를 포함할 수 있다. 투명 도전막은 상대적으로 높은 일함수를 갖는다. 애노드(AD)가 투명 도전막을 포함하면, 애노드(AD)를 통한 정공 주입이 원활해질 수 있다.
캐소드(CD)는 금속을 포함하는 반투과막으로 형성될 수 있다. 한편, 캐소드(CD) 상에 캐소드(CD)를 커버하는 캡핑층(CPL)이 더 배치될 수 있다. 캡핑층(CPL)은 발광층(EML1, EML2)을 보호하는 동시에 발광층(EML1, EML2)에서 발생된 광이 효율적으로 외부로 방출될 수 있도록 돕는 역할을 할 수 있다. 도면에 도시하지 않았으나, 제2 발광층(EML2)과 캐소드(CD) 사이에 버퍼층 및 금속층을 더 포함할 수 있다.
제1 발광층(EML1)과 제2 발광층(EML2)에서 발생된 광이 효과적으로 외부로 방출될 수 있도록 하기 위하여 제1 발광층(EML1)과 제2 발광층(EML2)에 미세 공진 구조가 적용될 수 있다. 반사막(RFL)을 포함하는 애노드(AD)와 반투과막인 캐소드(CD) 사이에서 광이 반사를 반복하면, 반사 거리에 맞는 특정 파장의 광이 증폭되고 이외 파장의 광이 상쇄되며, 증폭된 광은 반투과막인 캐소드(CD)을 통과하여 외부로 방출될 수 있다.
발광 보조층(R')은 정공 수송 물질을 포함할 수 있는데, 발광 보조층(R')은 정공 수송 영역(HTR1, HTR2)과 동일한 물질로 만들어질 수 있다. 예를 들어, 발광 보조층(R')은 NPD(N, N-dinaphthyl-N, N'-diphenyl benzidine), TPD(N, N'-bis-(3-methylphenyl)-N, N'-bis(phenyl)- benzidine), s-TAD 및 MTDATA(4, 4', 4″-Tris(N-3-methylphenyl-Nphenyl-amino)- triphenylamine)로 이루어진 군에서 선택된 정공 수송 물질 중 하나 이상 포함할 수 있다. 발광 보조층(R')은 적색 발광층(R)으로 정공을 수송하는 역할을 하면서 제2 발광 구조 유닛(EU2)의 두께(즉, 제2 정공 수송 영역(HTR2), 발광 보조층(R'), 적색 발광층(R), 및 제2 전자 수송 영역(ETR2))를 조정하는 역할을 할 수 있다.
일 실시예에 따르면, 발광 보조층(R')은 제11 화소(PX11)에만 형성될 수 있다. 즉, 제11 화소(PX11)는 제2 발광층(EML2)에서 순차적으로 적층된 발광 보조층(R') 및 적색 발광층(R)을 포함하고, 제12 화소(PX12)는 제2 발광층(EML2)에서 녹색 발광층(G)만 포함하고, 제13 화소(PX13)는 제2 발광층(EML2)에서 청색 발광층(B)만 포함할 수 있다.
도 11에 도시된 바와 같이, 제11 화소(PX11)는 제2 발광층(EML2)에서 발광 보조층(R') 및 적색 발광층(R)이 순차적으로 적층된 구조를 포함함으로써, 애노드(AD)의 반사막(RFL)과 캐소드(CD) 사이에서 2차 공진이 일어나도록 설계되고, 제12 화소(PX12) 및 제13 화소(PX13) 각각은 제2 발광층(EML2)에서 녹색 발광층(G) 및 청색 발광층(B)만 포함함으로써 애노드(AD)의 반사막(RFL)과 캐소드(CD) 사이에서 1차 공진이 일어나도록 설계될 수 있다. 이 때, 애노드(AD)의 반사막(RFL)과 캐소드(CD) 사이의 간격(t)에 따라 발광층(EML1, EML2)으로부터 방출되는 광 투과율이 달라지는데, 간격(t)이 짧을수록 더 높은 광 투과율을 가질 수 있다. 즉, 1차 공진 시의 광 투과율이 2차 공진 시의 광 투과율보다 클 수 있다. 한편, 도 11에서는 설명의 편의를 위해 제2 발광층(EML2)의 두께가 동일한 것으로 도시되었으나, 상술한 바와 같이, 정공 수송 영역(HTR1, HTR2), 전자 수송 영역(ETR1, ETR2), 연결층(CGL), 및 캐소드(CD)는 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)에 대하여 공통적으로 적층되는 바, 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13) 순으로 제2 발광층(EML2)의 두께가 작은 것으로 이해되어야 한다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 제1 스캔 구동부
300: 제2 스캔 구동부 400: 제3 스캔 구동부
500: 제4 스캔 구동부 600: 제1 발광 구동부
700: 제2 발광 구동부 800: 데이터 구동부
900: 타이밍 제어부 1000: 표시 장치
C1, C2: 커패시터 LD: 발광 소자
PX, PX1: 화소 T1~T9: 트랜지스터

Claims (27)

  1. 발광 소자;
    제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 상기 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터;
    상기 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터;
    상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터;
    기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터; 및
    제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터;를 포함하는 화소.
  2. 제1 항에 있어서,
    상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터; 및
    상기 제2 노드와 상기 제4 노드 사이에 연결되는 제7 트랜지스터;를 더 포함하는 화소.
  3. 제2 항에 있어서,
    상기 제5 노드와 바이어스 전원 사이에 연결되는 제9 트랜지스터를 더 포함하는 화소.
  4. 제2 항에 있어서,
    상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 더 포함하는 화소.
  5. 제4 항에 있어서,
    상기 제1 전원과 상기 제6 트랜지스터의 일전극은 브릿지 패턴에 의해 연결되고, 상기 브릿지 패턴에 연결되는 일전극 및 상기 제1 커패시터의 상기 타 전극에 연결되는 타전극을 포함하는 제2_1 커패시터를 더 포함하는 화소.
  6. 제5 항에 있어서,
    상기 제1 커패시터의 정전 용량은 상기 제2 커패시터의 정전 용량과 상기 제2_1 커패시터의 정전 용량의 합과 동일한 화소.
  7. 제1 항에 있어서,
    상기 제2 트랜지스터는 직렬로 연결된 제2_1 트랜지스터 및 제2_2 트랜지스터를 포함하고, 상기 제2_1 트랜지스터 및 상기 제2_2 트랜지스터 사이의 노드와 중첩되는 제1 차폐 패턴을 포함하되, 상기 제1 차폐 패턴은 상기 애노드 초기화 전원에 연결되는 화소.
  8. 제1 항에 있어서,
    상기 제3 트랜지스터는 직렬로 연결된 제3_1 트랜지스터 및 제3_2 트랜지스터를 포함하고, 상기 제3_1 트랜지스터 및 상기 제3_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결되는 화소.
  9. 제1항에 있어서,
    상기 제4 트랜지스터는 직렬로 연결된 제4_1 트랜지스터 및 제4_2 트랜지스터를 포함하고, 상기 제4_1 트랜지스터 및 상기 제4_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결되는 화소.
  10. 제1 항에 있어서,
    상기 제5 트랜지스터는 직렬로 연결된 제5_1 트랜지스터 및 제5_2 트랜지스터를 포함하고, 상기 제5_1 트랜지스터 및 상기 제5_2 트랜지스터 사이의 노드와 중첩되는 제2 차폐 패턴을 포함하되, 상기 제2 차폐 패턴은 상기 애노드 초기화 전원에 연결되는 화소.
  11. 제3 항에 있어서,
    제2 트랜지스터는, 제1 스캔 신호에 의해 턴-온되고,
    제3 트랜지스터는, 제2 스캔 신호에 의해 턴-온되고,
    제4 트랜지스터는, 제3 스캔 신호에 의해 턴-온되고,
    제5 트랜지스터는, 상기 제2 스캔 신호에 의해 턴-온되고,
    제6 트랜지스터는, 제1 발광 제어 신호에 의해 턴-온되고,
    제7 트랜지스터는, 제2 발광 제어 신호에 의해 턴-온되고,
    제8 트랜지스터는, 제4 스캔 신호에 의해 턴-온되고,
    제9 트랜지스터는, 상기 제4 스캔 신호에 의해 턴-온되는 것을 특징으로 하는 화소.
  12. 기판;
    상기 기판 상에 배치되고, 복수의 트랜지스터들의 채널 영역을 형성하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 트랜지스터들의 게이트 전극 및 커패시터들의 일 전극을 형성하는 제1 도전층; 및
    상기 제1 도전층 상에 배치되고, 상기 커패시터들의 타 전극 및 복수의 차폐 패턴들을 형성하는 제2 도전층;을 포함하되,
    상기 복수의 트랜지스터들은,
    제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터;
    상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터;
    기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터; 및
    제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터;를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 반도체층은, 제1 방향으로 연장되고 일체로 형성되는 제1 더미부, 및 상기 제1 더미부와 분리되고, 상기 제1 방향으로 연장되며 일체로 형성되는 제2 더미부를 포함하되, 상기 제1 더미부는 상기 기준 전원에 연결되고, 상기 제2 더미부는 상기 애노드 초기화 전원에 연결되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 더미부는, 상기 제2 트랜지터의 채널을 형성하는 제2 서브 반도체 패턴 및 상기 제5 트랜지터의 채널을 형성하는 제5 서브 반도체 패턴을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 더미부, 상기 제2 서브 반도체 패턴, 및 상기 제5 서브 반도체 패턴은 일체로 형성되는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 서브 반도체 패턴 및 상기 제5 서브 반도체 패턴 각각은 듀얼 게이트를 형성하기 위한 굴곡부를 포함하되, 상기 제2 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제1 간격은, 상기 제5 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제2 간격보다 큰 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제5 서브 반도체 패턴의 굴곡부는 일측에 상기 제1 방향으로 돌출된 확장부를 더 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 차폐 패턴들은, 상기 제2 서브 반도체 패턴과 두께 방향으로 중첩되는 제1 차폐 패턴; 및 상기 제5 서브 반도체 패턴과 상기 두께 방향으로 중첩되는 제2 차폐 패턴;을 포함하는 표시 장치.
  19. 제12 항에 있어서,
    상기 복수의 트랜지스터들은,
    상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터; 및
    상기 제2 노드와 상기 제4 노드 사이에 연결되는 제7 트랜지스터;를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 커패시터들은,
    상기 제1 노드에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터; 및
    상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터;를 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제2 도전층 상에 배치되고, 복수의 스캔 라인들, 복수의 발광 제어 라인들, 및 복수의 브릿지 패턴들을 형성하는 제3 도전층을 더 포함하되, 상기 제1 전원은 상기 제6 트랜지스터의 일전극과 상기 브릿지 패턴들 중 제3 브릿지 패턴에 의해 연결되는 표시 장치.
  22. 제21 항에 있어서,
    상기 제3 브릿지 패턴은, 제1 방향으로 연장되는 가로부, 상기 가로부의 양 단에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 및 제2 세로부를 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 커패시터들은, 상기 가로부에 연결되는 일전극 및 상기 제1 커패시터의 상기 타전극에 연결되는 타전극을 포함하는 제2_1 커패시터를 더 포함하는 표시 장치.
  24. 제22 항에 있어서,
    상기 제1 세로부 및 상기 제2 세로부는 상기 제1 커패시터의 상기 타전극과 평면상 기설정된 거리만큼 이격되어 배치되는 표시 장치.
  25. 제22 항에 있어서,
    상기 제3 도전층 상에 배치되고, 복수의 데이터 라인들을 형성하는 제4 도전층을 더 포함하는 표시 장치.
  26. 제25 항에 있어서,
    상기 제1 세로부 및 상기 제2 세로부 각각은 상기 데이터 라인들과 상기 제1 커패시터의 상기 타전극 사이에 배치되는 표시 장치.
  27. 제19 항에 있어서,
    제2 트랜지스터는, 제1 스캔 신호에 의해 턴-온되고,
    제3 트랜지스터는, 제2 스캔 신호에 의해 턴-온되고,
    제4 트랜지스터는, 제3 스캔 신호에 의해 턴-온되고,
    제5 트랜지스터는, 상기 제2 스캔 신호에 의해 턴-온되고,
    제6 트랜지스터는, 제1 발광 제어 신호에 의해 턴-온되고,
    제7 트랜지스터는, 제2 발광 제어 신호에 의해 턴-온되고,
    제8 트랜지스터는, 제4 스캔 신호에 의해 턴-온되는 것을 특징으로 하는 표시 장치.
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