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KR20230071106A - 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 - Google Patents

연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 Download PDF

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Publication number
KR20230071106A
KR20230071106A KR1020230061466A KR20230061466A KR20230071106A KR 20230071106 A KR20230071106 A KR 20230071106A KR 1020230061466 A KR1020230061466 A KR 1020230061466A KR 20230061466 A KR20230061466 A KR 20230061466A KR 20230071106 A KR20230071106 A KR 20230071106A
Authority
KR
South Korea
Prior art keywords
protective layer
layer
inner lead
wiring
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020230061466A
Other languages
English (en)
Inventor
이성진
신인환
김진규
신상원
Original Assignee
스템코 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스템코 주식회사 filed Critical 스템코 주식회사
Priority to KR1020230061466A priority Critical patent/KR20230071106A/ko
Publication of KR20230071106A publication Critical patent/KR20230071106A/ko
Ceased legal-status Critical Current

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Abstract

이너 리드 영역 상에 보호층을 형성하는 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지가 제공된다. 상기 연성 회로 기판은, 기재층; 양측에 이너 리드와 아우터 리드를 각각 구비하는 복수개의 전극 라인을 포함하여, 기재층의 적어도 일면 상에 형성되는 배선층; 전극 라인에서 이너 리드와 아우터 리드가 노출되도록 배선층 상에 형성되는 제1 보호층; 및 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함한다.

Description

연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 {Flexible printed circuit board and manufacturing method thereof, and package having flexible printed circuit board}
본 발명은 인쇄 회로 기판(PCB) 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 연성 회로 기판(FPCB) 및 그 제조 방법에 관한 것이다. 또한 본 발명은 연성 회로 기판을 구비하는 패키지에 관한 것이다.
연성 회로 기판(FPCB; Flexible Printed Circuit Board)은 절연 필름 상에 유연하게 구부러지는 동박을 입힌 회로 기판을 말한다. 이러한 연성 회로 기판은 경성 기판과 달리 얇고 유연하기 때문에, 전자 제품의 경량화에 적합하다.
연성 회로 기판은 배선이 형성된 일면 상에 반도체 칩을 실장할 수 있는 이너 리드(inner lead) 영역과 외부 기기와 접속되는 아우터 리드(outer lead) 영역을 구비한다.
한국공개특허 제10-2018-0100929호 (공개일: 2018.09.12.)
연성 회로 기판의 이너 리드 영역에 반도체 칩을 실장할 때에는, 반도체 칩(110)의 범프(111)와 배선의 이너 리드(120)가 접합되도록 열 압착 가공을 한다.
그런데 이 경우 도 1에 도시된 바와 같이 열적 스트레스로 인해 베이스 필름(130)이 휘어지는 현상이 발생하며, 이로 인해 베이스 필름(130)이 반도체 칩(110)에 접촉될 수 있다.
베이스 필름(130)이 반도체 칩(110)에 접촉되면, 이너 리드 영역의 가운데 부분(140)의 두께가 이너 리드 영역의 외곽 부분(150)의 두께보다 얇아져서 강성이 저하되며, 이에 따라 제품의 유동시 반도체 칩(110)이 파손될 수 있다.
한편 설계 변경에 따라 이너 리드 영역 상에 도체 배선이 형성될 수도 있다. 이 경우 베이스 필름의 휘어짐에 따라 도체 배선이 반도체 칩에 접촉될 수 있으며, 이로 인해 쇼트(short)와 같은 전기적 불량이 발생할 수 있다.
본 발명에서 해결하고자 하는 과제는, 이너 리드 영역 상에 보호층을 형성하는 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 일 면(aspect)은, 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함한다.
상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값과 같거나 그보다 작을 수 있다.
상기 배선층은 상기 이너 리드 영역 상에 상기 전극 라인과 별도로 형성되는 내측 배선을 더 포함하며, 상기 제2 보호층은 상기 내측 배선 상에 형성될 수 있다.
상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값에서 상기 내측 배선의 높이를 뺀 값과 같거나 그보다 작을 수 있다.
상기 내측 배선은 상기 기재층의 비아홀에 충전되는 금속층을 통해 외부 배선과 연결되며, 상기 제2 보호층은 상기 금속층을 덮도록 형성될 수 있다.
상기 제2 보호층은 3㎛ ~ 50㎛의 높이로 형성될 수 있다.
상기 제2 보호층은 실장 부품의 실장면 대비 1% ~ 50%의 면적으로 형성될 수 있다.
상기 제2 보호층은 상기 이너 리드 영역의 일부에 형성될 수 있다.
상기 제2 보호층은 상기 이너 리드 영역의 중앙에 형성될 수 있다.
상기 제2 보호층은 상기 이너 리드 영역에 복수개 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 일 면(aspect)은, 양측에 이너 리드와 아우터 리드를 각각 구비하는 복수개의 전극 라인을 기재층의 적어도 일면 상에 형성하는 단계(S1); 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드를 제외한 나머지 부분을 덮도록 제1 보호층을 형성하는 단계(S2); 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 제2 보호층을 형성하는 단계(S3)를 포함한다.
상기 S1 단계와 상기 S2 단계 사이에, 상기 전극 라인과 별도로 구비되는 내측 배선을 상기 이너 리드 영역 상에 형성하는 단계(S4)를 더 포함하며, 상기 제2 보호층을 형성하는 단계(S3)는 상기 내측 배선 상에 상기 제2 보호층을 형성할 수 있다.
상기 전극 라인 상에 도금막을 형성하는 단계(S5)를 더 포함하며, 상기 도금막을 형성하는 단계(S5)는 상기 제1 보호층이 형성되기 전(S1 단계와 S2 단계 사이)에 상기 전극 라인의 전면 상에 형성되거나, 상기 제1 보호층이 형성된 후(S2 단계와 S3 단계 사이) 상기 이너 리드와 상기 아우터 리드 상에 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 패키지의 일 면(aspect)은, 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판; 및 상기 이너 리드 영역 상에 실장되어 범프를 통해 상기 전극 라인과 전기적으로 연결되는 전자 부품을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 종래의 연성 회로 기판의 단면도이다.
도 2는 본 발명의 일실시예에 따른 연성 회로 기판의 평면도이다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 연성 회로 기판의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
최근 들어 경박단소(輕薄短小)와 재료비 절감을 목적으로 반도체 칩의 범퍼의 크기가 감소하고 있다. 이에 따라 기판과 반도체 칩 사이의 거리가 이전보다 더 가까워져서, 기판과 반도체 칩 사이의 접촉 문제를 해결하는 것이 중요한 기술적 과제가 되고 있다.
본 발명은 이너 리드 영역(칩 실장 영역) 상에 보호층을 구비하는 연성 회로 기판에 관한 것이다. 본 발명은 이너 리드 영역 상에 보호층을 구비함으로써, 기판과 반도체 칩이 접촉되는 것을 예방할 수 있으며, 제품의 신뢰성을 확보할 수 있다.
이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 연성 회로 기판의 평면도이며, 도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 단면도이다.
도 2 및 도 3에 따르면, 본 발명의 일실시예에 따른 연성 회로 기판(200)은 기재층(210), 배선층(220), 제1 보호층(230) 및 제2 보호층(240)을 포함하여 구성될 수 있다.
연성 회로 기판(200)은 배선층(220)이 형성되는 기재층(210)의 일면에 반도체 칩(330)과 같은 전자 부품이 실장되는 회로 기판이다. 이러한 연성 회로 기판(200)은 반도체 칩(330)과 결합하여 COF(Chip On Film) 패키지(package)로 구현될 수 있다.
본 실시예에서 연성 회로 기판(200)은 반도체 칩(330)이 실장되는 이너 리드 영역(310) 상에 제2 보호층(240)을 구비하는 것을 특징으로 한다. 연성 회로 기판(200)은 이를 통해 연성 회로 기판(200)과 반도체 칩(330)이 접촉되는 것을 예방하며, 반도체 칩(330)을 보강하여 파손되는 것을 예방할 수 있다.
기재층(210)은 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지는 베이스 기재(base film)이다.
기재층(210)은 폴리이미드(PI; Poly-Imide), 폴리에틸렌테레프탈레이트(PET; Poly-Ethylene Terephthalate), 폴리에틸렌나프탈레이트(PEN; Poly-Ethylene Naphthalate), 폴리카보네이트(polycarbonate), 에폭시(epoxy), 유리 섬유(glass fiber) 등의 고분자 물질 중에서 적어도 하나의 고분자 물질을 소재로 하여 형성될 수 있다. 일례로 기재층(210)은 폴리이미드를 소재로 하여 고분자 절연 필름 형태로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 기재층(210)은 상기에서 언급한 고분자 물질 외에 다른 고분자 물질을 소재로 하여 형성되는 것도 가능하다.
기재층(210)의 적어도 일면 상에는 시드층(seed layer; 미도시)(또는 하지층(under layer))이 형성될 수 있다. 시드층(또는 하지층)은 기재층(210)과 배선층(220) 간 접합성을 향상시키기 위해 전도성 물질로 구성되어 형성될 수 있다. 일례로 시드층(또는 하지층)은 니켈(Ni), 크롬(Cr), 구리(Cu) 및 금(Au) 중에서 선택되는 적어도 하나의 금속을 소재로 하여 형성될 수 있다.
한편 시드층(또는 하지층)은 증착(vacuum evaporation), 접착(adhesion), 도금 등의 방법을 이용하여 기재층(210) 상에 형성될 수 있다.
배선층(220)은 반도체 칩(330)과 외부 기기(미도시)를 전기적으로 연결시키는 배선 기능을 하는 것이다. 이러한 배선층(220)은 기재층(210)의 적어도 일면 상에 복수개의 전극 라인(221)으로 형성될 수 있다.
배선층(220)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt) 등의 금속 중에서 적어도 하나의 금속을 소재로 하여 기재층(210) 상에 형성될 수 있다.
배선층(220)은 에칭 방법(etching process)을 이용하여 기재층(210) 상에 형성될 수 있다. 이 경우 기재층(210) 상에 금속층을 형성하고, 포토 에칭(photo etching)을 통해 배선을 형성함으로써, 배선층(220)이 기재층(210) 상에 형성될 수 있다.
배선층(220)은 도금 방법(plating process)을 이용하여 기재층(210) 상에 형성되는 것도 가능하다. 이 경우 기재층(210) 상에 하지 금속층을 형성한 후, 세미 어디티브법(semi additive process), 어디티브법(additive process), 인쇄, 코팅 등을 통해 배선을 형성함으로써, 배선층(220)이 기재층(210) 상에 형성될 수 있다. 상기에서 세미 어디티브법은 기재층(210) 상에 하지 금속층을 형성한 후, 배선 외의 하지 금속층을 제거하는 방법을 말한다. 어디티브법은 기재층(210) 상에 도금 방식으로 배선을 형성하는 방법을 말하며, 인쇄, 코팅 등은 기재층(210) 상에 금속 페이스트 등을 각각 인쇄, 코팅 등으로 형성하는 방법을 말한다.
배선층(220)을 구성하는 전극 라인(221)은 양측에 이너 리드(inner lead; 222)와 아우터 리드(outer lead; 223)를 각각 포함하여 형성된다. 이러한 전극 라인(221)은 이너 리드 영역(310), 아우터 리드 영역(320), 이너 리드(222)와 아우터 리드(223)를 연결하는 재배선 영역(미도시) 등에 걸쳐 길게 형성될 수 있다.
이너 리드(222)은 전극 라인(221)의 일측에 형성되는 것으로서, 이너 리드 영역(310) 내에 형성된다.
아우터 리드(223)는 전극 라인(221)의 타측에 형성되는 것으로서, 아우터 리드 영역(320) 내에 형성된다.
이너 리드 영역(310)은 반도체 칩(330)과 같은 전자 부품이 실장되는 칩 실장 영역이며, 아우터 리드 영역(320)은 외부 전자 기기와 연결되는 영역이다. 그리고 재배선 영역은 이너 리드 영역(310)과 아우터 리드 영역(320) 사이에 형성되는 영역으로서, 제1 보호층(230)이 형성될 수 있는 영역이다.
한편 배선층(220) 상에는 주석, 금 등의 금속을 소재로 하여 도금막(미도시)가 추가 형성될 수 있다. 도금막은 전자 부품 단자와의 접합성을 향상시키고, 구리 배선의 산화를 방지하기 위한 것이다.
도금막은 배선층(220) 상에 제1 보호층(230)을 형성하기 전에 배선층(220) 전체를 덮도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금막은 제1 보호층(230)을 형성한 후 노출되는 배선층(220) 일부를 덮도록 형성되는 것도 가능하다.
제1 보호층(230)은 기재층(210) 상에 노출되는 배선층(220)을 보호하기 위한 것이다. 이러한 제1 보호층(230)은 기재층(210) 상에서 이너 리드 영역(310)과 아우터 리드 영역(320)을 제외한 나머지 영역, 즉 재배선 영역 상에 형성된다. 즉, 제1 보호층(230)은 전극 라인에서 이너 리드(222)와 아우터 리드(223)를 노출시키고, 이너 리드(222)와 아우터 리드(223)를 제외한 전극 라인의 나머지 부분을 보호하도록 형성될 수 있다.
제1 보호층(230)은 절연성 물질을 소재로 하여 형성될 수 있다. 일례로 제1 보호층(230)은 솔더 레지스트(solder resist)를 소재로 하여 형성될 수 있다.
제1 보호층(230)은 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 보호층(230)은 보호 필름(예를 들어, 커버레이 필름(coverlay film))을 라미네이트 방식으로 기재층(210) 상에 접착시켜 형성되는 것도 가능하다.
한편 제1 보호층(230)은 감광성 재료를 도포한 후 이너 리드 영역(310)과 아우터 리드 영역(320)을 노출시키는 포토 패터닝 방식으로 형성할 수도 있다. 또한 제1 보호층(230)은 기재층(210)의 전면에 절연층을 형성한 후, 일부를 제거하는 포토 가공 방식으로 형성되는 것도 가능하다. 본 실시예에서는 배선층(220)을 보호할 수 있는 절연층을 형성하는 것이라면 다양한 재료나 가공 방법이 제1 보호층(230)을 형성하는 데에 이용될 수 있다.
제2 보호층(240)은 기재층(210)이 휘어질 때 기재층(210)이 반도체 칩(330)에 직접적으로 접촉되는 것을 방지하기 위해, 이너 리드 영역(310) 상에 형성되는 것이다. 이러한 제2 보호층(240)은 제1 보호층(230)과 마찬가지로 절연성 물질(예를 들어, 솔더 레지스트)을 소재로 하여 형성될 수 있다.
제2 보호층(240)은 제1 보호층(240)과 마찬가지로 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있으며, 커버레이 필름을 라미네이트 방식으로 이너 리드 영역(310) 상에 접착시켜 형성될 수 있다. 이때 제2 보호층(240)은 제1 보호층(230)과 동일한 방법으로 이너 리드 영역(310) 상에 형성될 수 있으나, 제1 보호층(230)과 서로 다른 방법으로 이너 리드 영역(310) 상에 형성되는 것도 가능하다.
제2 보호층(240)은 이너 리드 영역(310)의 일부에 형성될 수 있다. 제2 보호층(240)이 이너 리드 영역(310)의 일부에 형성되는 경우, 제2 보호층(240)은 이너 리드 영역(310)의 중앙에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 설계에 따라 반도체 칩(330)의 저면에 접촉될 위험이 있는 영역에 대해 선택적으로 형성되는 것도 가능하다. 한편 제2 보호층(240)은 이너 리드 영역(310)의 전체에 형성되는 것도 가능하다.
또한 제2 보호층(240)은 절연 접착층일 수 있으며, 반도체 칩(330) 실장시 접착 고정시킬 수 있다.
제2 보호층(240)은 이너 리드 영역(310)에 적어도 한 개 형성될 수 있다. 이때 적어도 하나의 제2 보호층(240)은 기재층(210)이 반도체 칩(330)에 직접적으로 접촉되는 것을 방지할 수 있다면 이너 리드 영역(310) 내의 어떠한 위치에 형성되어도 무방하다.
제2 보호층(240)은 이너 리드 영역(310)에 사각형 형상으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 삼각형, 오각형 등의 다각형, 원형, 띠형 등 다양한 패턴 형상으로 형성될 수도 있다.
제2 보호층(240)은 이너 리드 영역(310)에 복수개 형성되는 경우, 동일한 형상으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 그룹별로 서로 다른 형상으로 형성되거나, 각기 다른 형상으로 형성되는 것도 가능하다.
제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않는 선에서 소정의 높이를 가지도록 이너 리드 영역(310) 상에 형성될 수 있다. 즉, 이너 리드(222)의 높이를 b라 하고 반도체 칩(330)의 범프(331)의 높이를 c라 할 때, 제2 보호층(240)의 높이(a)는 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값과 같거나 그보다 작은 값(a ≤ b + c)을 가지도록 형성될 수 있다.
제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않아야 하지만, 다른 한편으로는 기재층(210)이 반도체 칩(330)에 접촉되는 것을 방지해야 한다. 제2 보호층(240)은 이러한 측면을 고려할 때 3㎛ ~ 50㎛의 높이를 가지도록 형성될 수 있다.
제2 보호층(240)은 반도체 칩(330)의 저면에 접촉 가능할 정도의 높이를 가지도록 이너 리드 영역(310) 상에 형성될 수 있다. 즉, 제2 보호층(240)의 높이(a)가 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값(b + c)보다 작지만 이 값(b + c)에 근접하는 값을 가지도록 형성될 수 있다. 제2 보호층(240)이 이와 같이 형성되면, 이너 리드 영역(310) 상에 반도체 칩(330)이 실장될 때 기재층(210)의 휘어짐을 최소화할 수 있다.
한편 설계 변경에 따라 이너 리드 영역(310) 내에 내측 배선(224)이 형성될 수도 있다. 이 경우 제2 보호층(240)은 내측 배선(224) 상에 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 연성 회로 기판의 평면도이며, 도 5는 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다. 이하 설명은 도 4 및 도 5를 참조한다.
내측 배선(224)은 전극 라인(221)과 함께 배선층(220)을 구성하는 것이다. 전극 라인(221)은 반도체 칩(330)과 외부 기기의 전기적 연결을 위해 이너 리드 영역(310)에서 아우터 리드 영역(320)까지 길게 형성된다. 반면 내측 배선(224)은 설계 변경에 따라 이너 리드 영역(310) 내에 형성되며, 전극 라인(221)과는 연결되지 않는다.
제2 보호층(240)은 내측 배선(224) 상에 형성되는 것이다. 제2 보호층(240)은 이를 통해 내측 배선(224)과 반도체 칩(330) 사이의 접촉을 예방하여, 전기적 불량(예를 들어, 쇼트(short))이 발생하는 것을 방지할 수 있다.
제2 보호층(240)은 내측 배선(224) 상에 적어도 하나 형성될 수 있다. 이때 제2 보호층(240)은 내측 배선(224)보다 작은 면적을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(240)은 내측 배선(224)과 동일 면적을 가지도록 형성되는 것도 가능하다.
한편 제2 보호층(240)은 내측 배선(224)을 덮도록 내측 배선(224)의 상면과 각 측면에 형성되는 것도 가능하다.
제2 보호층(240)은 이너 리드(222)와 반도체 칩(330)의 범프(331) 간 접속을 방해하지 않는 선에서 소정의 높이를 가지도록 내측 배선(224) 상에 형성될 수 있다. 즉, 내측 배선(224)의 높이를 d라 할 때, 제2 보호층(240)의 높이(a)는 이너 리드(222)의 높이(b)와 반도체 칩(330)의 범프(331)의 높이(c)를 합산한 값에서 내측 배선(224)의 높이(d)를 뺀 값과 같거나 그보다 작은 값(a ≤ b + c - d)을 가지도록 형성될 수 있다.
내측 배선(224)은 도 6에 도시된 바와 같이 기재층(210)의 비아홀(211)에 형성되는 금속층(260)을 통해 기재층(210)의 타면에 형성된 외부 배선(250)과 연결되는 것도 가능하다. 이 경우 제2 보호층(240)은 금속층(260)을 덮도록 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 연성 회로 기판의 단면도이다. 이하 설명은 도 6을 참조한다.
금속층(260)은 내측 배선(224)과 외부 배선(250)을 전기적으로 연결시키기 위해 비아홀(211)에 충전(充塡)되는 것이다. 제2 보호층(240)은 이러한 금속층(260)을 덮도록 형성되어, 금속층(260)이 반도체 칩(330)과 접촉하는 것을 예방할 수 있다.
상기 실시예들에서, 제2 보호층(240)의 면적은 실장되는 반도체 칩(330)의 범프가 형성된 실장면의 면적보다 작은 것이 바람직하며, 상기 실장면의 면적 대비 1% ~ 50%인 것이 바람직하다. 제2 보호층(240)은 반도체 칩(330)과 연성 회로 기판의 접촉을 예방할 수 있는 면적이 바람직하고, 그 형성 면적은 작을수록 유리하다. 상기 범위를 벗어나게 되면 불필요하게 도포량이 증가하여 재료비가 증가되는 문제가 발생할 수 있다.
다음으로 연성 회로 기판(200)의 제조 방법에 대하여 설명한다.
도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 2, 도 3 및 도 7을 참조한다.
먼저 기재층(210) 상에 배선층(220)을 형성한다(S310). 이때 배선층(220)을 구성하는 복수개의 전극 라인(221)은 이너 리드 영역(310)에서 재배선 영역을 거쳐 아우터 리드 영역(320)까지 연장되어 형성된다.
이후 재배선 영역에 위치하는 전극 라인을 보호하기 위해 그 위에 제1 보호층(230)을 형성한다(S320). 제1 보호층(230)이 형성되면, 각각의 전극 라인(221)은 이너 리드(222)와 아우터 리드(223)만 노출된다.
이후 이너 리드 영역(310) 상에 제2 보호층(240)을 형성한다(S330). 제2 보호층(240)은 제1 보호층(230)을 형성한 후에 형성될 수 있으나, 제1 보호층(230)과 동시에 형성되는 것도 가능하다.
도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 4, 도 5 및 도 8을 참조한다.
먼저 기재층(210) 상에 배선층(220)을 구성하는 복수개의 전극 라인(221)을 형성한다(S410).
이후 이너 리드 영역(310) 상에 배선층(220)을 구성하는 내측 배선(224)을 형성한다(S420). 본 실시예에서는 전극 라인(221)을 형성한 후에 내측 배선(224)을 형성할 수 있는데, 전극 라인(221)과 내측 배선(224)을 동시에 형성하는 것도 가능하다.
이후 재배선 영역 상의 전극 라인을 보호하기 위해 제1 보호층(230)을 형성한다(S430).
이후 내측 배선(224) 상에 제2 보호층(240)을 형성한다(S440). 제2 보호층(240)은 제1 보호층(230)을 형성한 후에 형성될 수 있으나, 제1 보호층(230)과 동시에 형성되는 것도 가능하다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200: 연성 회로 기판 210: 기재층
220: 배선층 221: 전극 라인
222: 이너 리드 223: 아우터 리드
224: 내측 배선 230: 제1 보호층
240: 제2 보호층 250: 외부 배선
260: 금속층 310: 이너 리드 영역
320: 아우터 리드 영역 330: 반도체 칩
331: 범프

Claims (14)

  1. 기재층;
    양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층;
    상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및
    상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판.
  2. 제 1 항에 있어서,
    상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값과 같거나 그보다 작은 연성 회로 기판.
  3. 제 1 항에 있어서,
    상기 배선층은 상기 이너 리드 영역 상에 상기 전극 라인과 별도로 형성되는 내측 배선을 더 포함하며,
    상기 제2 보호층은 상기 내측 배선 상에 형성되는 연성 회로 기판.
  4. 제 3 항에 있어서,
    상기 제2 보호층의 높이는 상기 이너 리드 영역 상에 실장되는 전자 부품의 범프의 높이와 상기 이너 리드의 높이를 합산한 값에서 상기 내측 배선의 높이를 뺀 값과 같거나 그보다 작은 연성 회로 기판.
  5. 제 3 항에 있어서,
    상기 내측 배선은 상기 기재층의 비아홀에 충전되는 금속층을 통해 외부 배선과 연결되며,
    상기 제2 보호층은 상기 금속층을 덮도록 형성되는 연성 회로 기판.
  6. 제 1 항에 있어서,
    상기 제2 보호층은 3㎛ ~ 50㎛의 높이로 형성되는 연성 회로 기판.
  7. 제 1 항에 있어서,
    상기 제2 보호층은 실장 부품의 실장면 대비 1% ~ 50%의 면적으로 형성되는 연성 회로 기판.
  8. 제 1 항에 있어서,
    상기 제2 보호층은 상기 이너 리드 영역의 일부에 형성되는 연성 회로 기판.
  9. 제 8 항에 있어서,
    상기 제2 보호층은 상기 이너 리드 영역의 중앙에 형성되는 연성 회로 기판.
  10. 제 1 항에 있어서,
    상기 제2 보호층은 상기 이너 리드 영역에 복수개 형성되는 연성 회로 기판.
  11. 양측에 이너 리드와 아우터 리드를 각각 구비하는 복수개의 전극 라인을 기재층의 적어도 일면 상에 형성하는 단계;
    상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드를 제외한 나머지 부분을 덮도록 제1 보호층을 형성하는 단계; 및
    상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 제2 보호층을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 전극 라인과 별도로 구비되는 내측 배선을 상기 이너 리드 영역 상에 형성하는 단계를 더 포함하며,
    상기 제2 보호층을 형성하는 단계는 상기 내측 배선 상에 상기 제2 보호층을 형성하는 연성 회로 기판의 제조 방법.
  13. 제 11 항에 있어서,
    상기 전극 라인 상에 도금막을 형성하는 단계를 더 포함하며,
    상기 도금막을 형성하는 단계는 상기 제1 보호층이 형성되기 전에 상기 전극 라인의 전면 상에 형성되거나, 상기 제1 보호층이 형성된 후 상기 이너 리드와 상기 아우터 리드 상에 형성되는 연성 회로 기판의 제조 방법.
  14. 기재층; 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 구비하는 복수개의 전극 라인을 포함하여, 상기 기재층의 적어도 일면 상에 형성되는 배선층; 상기 전극 라인에서 상기 이너 리드와 상기 아우터 리드가 노출되도록 상기 배선층 상에 형성되는 제1 보호층; 및 상기 제1 보호층에 둘러싸여 형성되는 이너 리드 영역 상에 형성되는 제2 보호층을 포함하는 연성 회로 기판; 및
    상기 이너 리드 영역 상에 실장되어 범프를 통해 상기 전극 라인과 전기적으로 연결되는 전자 부품을 포함하는 패키지.
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