KR20230069145A - 반도체 장치 및 전자 기기 - Google Patents
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Abstract
저소비 전력의 반도체 장치를 제공한다. 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가진다. 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고, 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가진다. 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가진다. 제 1 트랜지스터는 오프 상태일 때 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가진다. 제 2 트랜지스터는 출력 전류를 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가진다.
Description
본 명세서에서는 반도체 장치 등에 대하여 설명한다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 촬상 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
현재, 인간의 뇌의 메커니즘을 모방한 집적 회로의 개발이 활발히 진행되고 있다. 상기 집적 회로에는 뇌의 메커니즘이 전자 회로로서 제공되어 있고, 인간의 뇌의 '뉴런'과 '시냅스'에 상당하는 회로를 가진다. 그러므로, 이러한 집적 회로를 '뉴로모픽', '브레인모픽', 또는 '브레인 인스파이어'라고 부르는 경우도 있다. 상기 집적 회로는 비노이만형 아키텍처를 가지고, 처리 속도의 증가에 따라 소비 전력이 높아지는 노이만형 아키텍처와 비교하여 매우 낮은 소비 전력으로 병렬 처리를 수행할 수 있는 것으로 기대된다.
'뉴런'과 '시냅스'를 가지는 신경 회로망을 모방한 정보 처리 모델은 인공 신경망(ANN)이라고 불린다. 인공 신경망을 사용함으로써, 인간 레벨 또는 인간을 초월하는 정밀도로 추론할 수도 있다. 인공 신경망에서는 뉴런 출력의 가중 합 연산, 즉 적화 연산(product-sum operation)이 주된 연산이다.
비특허문헌 1에는, 비휘발성 메모리 셀을 사용한 적화 연산 회로가 제안되어 있다. 상기 적화 연산 회로에서는, 각 메모리 셀에 있어서 채널 형성 영역에 실리콘을 가지는 트랜지스터의 서브스레숄드 영역에서의 동작을 이용하여, 각 메모리 셀에 저장한 승수에 대응한 데이터와 피승수에 대응한 입력 데이터의 승산에 대응한 전류를 출력한다. 또한, 각 열의 메모리 셀이 출력하는 전류의 합에 따라, 적화 연산에 대응한 데이터를 취득한다. 상기 적화 연산 회로는 내부에 메모리 셀을 가지기 때문에, 승산, 가산에 있어서 외부의 메모리로부터의 데이터 판독 및 기록을 수행할 필요가 없다. 그러므로, 판독 및 기록 등에 기인하는 데이터 전송의 횟수를 줄일 수 있기 때문에, 소비 전력을 낮출 수 있는 것으로 기대되고 있다.
X.Guo et al., "Fast, Energy-Efficient, Robust, and Reproducible Mixed-Signal Neuromorphic Classifier Based on Embedded NOR Flash Memory Technology" IEDM2017, pp.151-154.
본 발명의 일 형태는 저소비 전력의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 장시간 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는 상기 과제 모두를 반드시 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한, 상기 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 이들 이외의 과제는 명세서, 청구범위, 도면 등의 기재에서 저절로 명백해지는 것이고, 명세서, 청구범위, 도면 등의 기재에서 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고, 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고, 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고, 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고, 제 1 트랜지스터는 오프 상태일 때 제 1 트랜지스터를 통하여 제 2 백 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고, 용량 소자는 용량 소자의 한쪽의 전극에 공급되는 제 2 데이터에 대응하는 전위의 변화에 따라, 제 2 백 게이트에 유지된 제 1 전위를 제 2 전위로 변화시키는 기능을 가지고, 제 2 트랜지스터는 제 2 백 게이트의 전위에 대응하는 출력 전류를 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고, 출력 전류는 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류이고, 제 2 게이트에는 정전위가 인가되는 반도체 장치이다.
또는, 본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고, 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고, 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고, 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고, 용량 소자의 한쪽의 전극은 제 2 게이트에 전기적으로 접속되고, 용량 소자의 다른 쪽의 전극에는 정전위가 인가되고, 제 1 트랜지스터는 오프 상태일 때 제 1 트랜지스터를 통하여 제 2 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고, 제 2 트랜지스터는 제 2 게이트의 전위에 대응하는 출력 전류를 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고, 출력 전류는 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류인 반도체 장치이다.
또는, 본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고, 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고, 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고, 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고, 용량 소자의 한쪽의 전극은 제 2 백 게이트에 전기적으로 접속되고, 용량 소자의 다른 쪽의 전극에는 정전위가 인가되고, 제 1 트랜지스터는 오프 상태일 때 제 1 트랜지스터를 통하여 제 2 백 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고, 제 2 트랜지스터는 제 2 백 게이트의 전위에 대응하는 출력 전류를 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고, 출력 전류는 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류인 반도체 장치이다.
또는, 상기 형태에 있어서, 반도체 장치는 회로를 가지고, 회로는 제 1 게이트에 전기적으로 접속되고, 회로는 제 1 트랜지스터의 온 또는 오프를 제어하는 신호를 생성하는 기능을 가져도 좋다.
또는, 상기 형태에 있어서, 제 1 백 게이트에 대한 게이트 절연층은 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함하는 산화물을 가져도 좋다.
또는, 본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고, 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 백 게이트 및 제 1 용량 소자의 다른 쪽의 전극에 전기적으로 접속되고, 제 1 트랜지스터의 백 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 제 3 트랜지스터의 백 게이트, 및 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 강유전 커패시터의 다른 쪽의 전극 및 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는 반도체 장치이다.
또는, 상기 형태에 있어서, 제 2 트랜지스터의 게이트에는 정전위가 인가되어도 좋다.
또는, 본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고, 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 게이트 및 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고, 제 1 트랜지스터의 백 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 제 3 트랜지스터의 백 게이트, 및 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 강유전 커패시터의 다른 쪽의 전극 및 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는 반도체 장치이다.
또는, 본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고, 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 백 게이트 및 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고, 제 1 트랜지스터의 백 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 제 3 트랜지스터의 백 게이트, 및 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 강유전 커패시터의 다른 쪽의 전극 및 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는 반도체 장치이다.
또는, 상기 형태에 있어서, 제 1 용량 소자의 다른 쪽의 전극에는 정전위가 인가되어도 좋다.
또는, 상기 형태에 있어서, 반도체 장치는 회로를 가지고, 회로는 제 1 트랜지스터의 게이트에 전기적으로 접속되고, 회로는 제 1 트랜지스터의 온 또는 오프를 제어하는 신호를 생성하는 기능을 가져도 좋다.
또는, 상기 형태에 있어서, 강유전 커패시터는 유전체층을 가지고, 유전체층은 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함하는 산화물을 가져도 좋다.
또는, 상기 형태에 있어서, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가져도 좋다.
또는, 상기 형태에 있어서, 금속 산화물은 In과, Ga와, Zn을 포함하여도 좋다.
또는, 상기 형태에 있어서, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가지는 반도체층을 가져도 좋다.
본 발명의 일 형태의 반도체 장치와 하우징을 가지고, 반도체 장치에 의하여 신경망의 연산을 수행하는 전자 기기도 본 발명의 일 형태이다.
또한 상술한 것 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태에 의하여 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 데이터를 장시간 유지할 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치 등을 제공할 수 있다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에서, 상기 이외의 과제, 효과, 및 신규 특징은 본 명세서의 기재 및 도면에서 저절로 명백해진다.
도 1의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 2의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 3의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 4의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 5의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 6의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 7의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 8의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 9의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 10의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 11의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 12의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 13은 반도체 장치의 구성예를 설명하는 도면이다.
도 14는 반도체 장치의 구성예를 설명하는 도면이다.
도 15는 반도체 장치의 구성예를 설명하는 도면이다.
도 16은 연산 회로의 구성예를 설명하는 도면이다.
도 17의 (A), (B), 및 (C)는 연산 회로의 구성예를 설명하는 도면이다.
도 18의 (A), (B), (C), 및 (D)는 연산 회로의 구성예를 설명하는 도면이다.
도 19의 (A), (B), 및 (C)는 연산 회로의 구성예를 설명하는 도면이다.
도 20은 연산 회로의 구성예를 설명하는 도면이다.
도 21의 (A) 및 (B)는 신경망을 설명하는 도면이다.
도 22의 (A)는 반도체 장치의 구성예를 설명하는 도면이다. 도 22의 (B) 및 (C)는 트랜지스터의 구성예를 설명하는 도면이다.
도 23의 (A) 및 (B)는 트랜지스터의 구성예를 설명하는 도면이다.
도 24는 트랜지스터의 구성예를 설명하는 도면이다.
도 25의 (A) 내지 (C)는 트랜지스터의 구성예를 설명하는 도면이다.
도 26의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 26의 (B)는 Crystalline IGZO의 XRD 스펙트럼을 설명하는 도면이다. 도 26의 (C)는 Crystalline IGZO의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 27은 집적 회로의 구성예를 설명하는 도면이다.
도 28의 (A) 및 (B)는 집적 회로의 적용예를 설명하는 도면이다.
도 29의 (A) 및 (B)는 집적 회로의 적용예를 설명하는 도면이다.
도 30의 (A), (B), 및 (C)는 집적 회로의 적용예를 설명하는 도면이다.
도 31은 집적 회로의 적용예를 설명하는 도면이다.
도 2의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 3의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 4의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 5의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 6의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 7의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다.
도 8의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 9의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 10의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 11의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 12의 (A) 및 (B)는 반도체 장치의 동작 방법의 일례를 설명하는 도면이다.
도 13은 반도체 장치의 구성예를 설명하는 도면이다.
도 14는 반도체 장치의 구성예를 설명하는 도면이다.
도 15는 반도체 장치의 구성예를 설명하는 도면이다.
도 16은 연산 회로의 구성예를 설명하는 도면이다.
도 17의 (A), (B), 및 (C)는 연산 회로의 구성예를 설명하는 도면이다.
도 18의 (A), (B), (C), 및 (D)는 연산 회로의 구성예를 설명하는 도면이다.
도 19의 (A), (B), 및 (C)는 연산 회로의 구성예를 설명하는 도면이다.
도 20은 연산 회로의 구성예를 설명하는 도면이다.
도 21의 (A) 및 (B)는 신경망을 설명하는 도면이다.
도 22의 (A)는 반도체 장치의 구성예를 설명하는 도면이다. 도 22의 (B) 및 (C)는 트랜지스터의 구성예를 설명하는 도면이다.
도 23의 (A) 및 (B)는 트랜지스터의 구성예를 설명하는 도면이다.
도 24는 트랜지스터의 구성예를 설명하는 도면이다.
도 25의 (A) 내지 (C)는 트랜지스터의 구성예를 설명하는 도면이다.
도 26의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 26의 (B)는 Crystalline IGZO의 XRD 스펙트럼을 설명하는 도면이다. 도 26의 (C)는 Crystalline IGZO의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 27은 집적 회로의 구성예를 설명하는 도면이다.
도 28의 (A) 및 (B)는 집적 회로의 적용예를 설명하는 도면이다.
도 29의 (A) 및 (B)는 집적 회로의 적용예를 설명하는 도면이다.
도 30의 (A), (B), 및 (C)는 집적 회로의 적용예를 설명하는 도면이다.
도 31은 집적 회로의 적용예를 설명하는 도면이다.
이하에서 본 발명의 실시형태에 대하여 설명한다. 다만 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명의 일 형태는 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 또한, 예를 들어 본 명세서 등의 실시형태 중 하나에 있어서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에 있어서 '제 2'로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서는 생략될 수도 있다.
도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 혹은 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
본 명세서에서 예를 들어 전원 전위 VDD를 전위 VDD, VDD 등이라고 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한 복수의 요소에 같은 부호를 사용하고, 이들을 특별히 구별할 필요가 있는 경우에는, 부호에 "_1", "_2", "_n", "_m,n" 등의 식별용 부호를 붙여 기재하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치의 구성 및 동작 등에 대하여 설명한다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 포함한다고 할 수 있는 경우가 있다.
도 1의 (A)는 본 발명의 일 형태인 반도체 장치(10A1)를 설명하기 위한 도면이다.
반도체 장치(10A1)는 참조 셀(21(1)) 및 연산 셀(31(1))을 가진다. 참조 셀(21(1))은 트랜지스터(22), 트랜지스터(24), 및 용량 소자(25)를 가진다. 연산 셀(31(1))은 트랜지스터(32), 트랜지스터(34), 및 용량 소자(35)를 가진다. 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)는 각각 게이트와 백 게이트를 가진다.
본 명세서 등에서, 예를 들어 스위치로서의 기능을 가지는 트랜지스터가 게이트와 백 게이트를 가지는 경우, 게이트의 전위를 제어함으로써 트랜지스터의 온 오프를 제어할 수 있는 것으로 한다. 또한, 백 게이트의 전위를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있는 것으로 한다.
참조 셀(21(1)) 및 연산 셀(31(1))이 가지는 트랜지스터 및 용량 소자는 도 1에 나타낸 바와 같이 배선(WSL), 배선(XCL), 배선(WCL), 및 접지 전위를 인가하는 배선 중 적어도 하나에 접속된다.
참조 셀(21(1))은 데이터 기록 시와 데이터 판독 시에 있어서, 설정한 전류를 흘림으로써, 연산 셀(31(1))에서의 연산 동작을 실행시키는 기능을 가진다. 구체적으로는, 데이터 기록 시에 기준이 되는 전류를 흘림으로써, 참조 셀(21(1)) 내에 기준 전위를 유지시키고, 그 후 데이터 판독 시에 연산 셀(31(1))에 공급하는 입력 데이터(X)에 대응하는 전류를 참조 셀(21(1))에 흘려, 연산 셀(31(1))에 흐르는 전류를 제어하는 기능을 가진다. 또한 참조 셀(21(1))을 단순히 셀이라고 하는 경우가 있다.
이어서, 참조 셀(21(1)) 내의 접속 관계에 대하여 설명한다.
트랜지스터(22)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 한쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 또한 배선(XCL)을 통하여 용량 소자(25)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 백 게이트 및 용량 소자(25)의 다른 쪽의 전극에 전기적으로 접속된다. 트랜지스터(22)는 데이터 기록 시에 온 상태로 함으로써 기준 전위를 참조 셀(21(1)) 내의 유지 노드(트랜지스터(24)의 백 게이트)에 기록할 수 있고, 오프 상태로 함으로써 기준 전위를 참조 셀(21(1)) 내에 유지할 수 있다. 또한, 트랜지스터(24)의 백 게이트, 트랜지스터(22)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(25)의 다른 쪽의 전극이 접속되는 노드는 유지 노드라고도 한다. 유지 노드는 트랜지스터(24)에 흐르는 전류에 따른 전위로 설정할 수 있다.
여기서, 트랜지스터(22)의 백 게이트의 전위를 제어함으로써, 트랜지스터(22)의 문턱 전압을 제어할 수 있다. 구체적으로는, 트랜지스터(22)의 백 게이트의 전위를 높임으로써, 트랜지스터(22)의 문턱 전압을 낮출 수 있다. 반대로, 트랜지스터(22)의 백 게이트의 전위를 낮춤으로써, 트랜지스터(22)의 문턱 전압을 높일 수 있다. 따라서, 트랜지스터(22)가 온 상태인 경우에 트랜지스터(22)의 백 게이트의 전위를 높이면 트랜지스터(22)의 온 전류를 높일 수 있고, 트랜지스터(22)가 오프 상태인 경우에 트랜지스터(22)의 백 게이트의 전위를 낮추면 트랜지스터(22)의 오프 전류를 낮출 수 있다.
트랜지스터(24)의 게이트 및 트랜지스터(24)의 소스 및 드레인 중 다른 쪽은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(24)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다.
용량 소자(25)는 다른 쪽의 전극이 전기적으로 플로팅 상태일 때, 한쪽의 전극에 인가되는 전위의 변화에 따라 다른 쪽의 전극의 전위를 변화시킨다.
연산 셀(31(1))은 데이터 기록 시에 있어서, 연산 셀(31(1))에 유지하는 가중치 데이터(W)에 대응하는 전류를 흘림으로써, 내부에 상기 전류에 대응하는 전압을 유지하는 기능을 가진다. 또한, 연산 셀(31(1))은 데이터 판독 시에 있어서, 데이터 기록 시에 유지한 전압이 참조 셀(21(1))을 흐르는 전류에 따라 승압됨으로써, 가중치 데이터와 입력 데이터의 연산에 대응하는 전류를 흘리는 기능을 가진다. 가중치 데이터를 제 1 데이터, 입력 데이터를 제 2 데이터라고 하는 경우가 있다. 또한 연산 셀(31(1))을 단순히 셀이라고 하는 경우가 있다. 또한 가중치 데이터는 예를 들어 인공 신경망의 적화 연산에 사용되는 가중치 파라미터에 대응하는 데이터(가중치 데이터)이다.
이어서 연산 셀(31(1)) 내의 접속 관계에 대하여 설명한다.
트랜지스터(32)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 한쪽은 트랜지스터(34)의 소스 및 드레인 중 한쪽 및 배선(WCL)에 전기적으로 접속된다. 용량 소자(35)의 한쪽의 전극은 배선(XCL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(34)의 백 게이트 및 용량 소자(35)의 다른 쪽의 전극에 전기적으로 접속된다. 트랜지스터(32)는 데이터 기록 시에 온 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(1)) 내에 기록할 수 있고, 오프 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(1)) 내에 유지할 수 있다. 또한, 트랜지스터(34)의 백 게이트, 트랜지스터(32)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(35)의 다른 쪽의 전극이 접속되는 노드는 유지 노드라고도 한다.
여기서, 트랜지스터(32)의 백 게이트의 전위를 제어함으로써, 트랜지스터(32)의 문턱 전압을 제어할 수 있다. 구체적으로는, 트랜지스터(32)의 백 게이트의 전위를 높임으로써, 트랜지스터(32)의 문턱 전압을 낮출 수 있다. 반대로, 트랜지스터(32)의 백 게이트의 전위를 낮춤으로써, 트랜지스터(32)의 문턱 전압을 높일 수 있다. 따라서, 트랜지스터(32)가 온 상태인 경우에 트랜지스터(32)의 백 게이트의 전위를 높이면 트랜지스터(32)의 온 전류를 높일 수 있고, 트랜지스터(32)가 오프 상태인 경우에 트랜지스터(32)의 백 게이트의 전위를 낮추면 트랜지스터(32)의 오프 전류를 낮출 수 있다.
트랜지스터(34)의 게이트 및 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(34)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다.
용량 소자(35)는 다른 쪽의 전극이 전기적으로 플로팅 상태일 때, 한쪽의 전극에 인가되는 전위의 변화에 따라 다른 쪽의 전극의 전위를 변화시킨다.
이어서 참조 셀(21(1)) 및 연산 셀(31(1))이 가지는 트랜지스터에 대하여 설명한다.
트랜지스터(24) 및 트랜지스터(34)는 특별히 언급하지 않는 경우에는 서브스레숄드 영역에서 동작한다. 서브스레숄드 영역에서 동작하는 트랜지스터의 드레인 전류 Id는 식(1)으로 나타낼 수 있다.
[수학식 1]
식(1)에서, I0은 Vg=Vth일 때의 드레인 전류, q는 전기 소량, Vg는 게이트 전압, Vth는 문턱 전압, η는 디바이스 구조 등에 의하여 정해진 계수, kB는 볼츠만 상수, T는 온도이다. 식(1)에 나타낸 바와 같이, 서브스레숄드 영역에서 동작하는 트랜지스터의 드레인 전류 Id는 드레인 전압에 의존하지 않는다. 트랜지스터(24) 및 트랜지스터(34)에 흐르는 전류는 서브스레숄드 영역에서 동작할 때 흐르는 전류의 양이다. 트랜지스터(24) 및 트랜지스터(34)의 서브스레숄드 영역에서의 전류는 드레인 전압의 편차의 영향을 저감할 수 있다. 그러므로, 연산에 의하여 얻어지는 데이터의 정밀도를 높일 수 있다.
또한 본 명세서 등에서 서브스레숄드 영역이란, 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 특성을 나타내는 그래프에서 게이트 전압이 문턱 전압보다 낮은 영역을 말한다. 또는 서브스레숄드 영역이란, 경사형 채널 근사(gradual channel approximation)(드리프트 전류만 고려하는 모델)에서 벗어난, 캐리어의 확산에 의한 전류가 흐르는 영역을 말한다. 또는 서브스레숄드 영역이란, 게이트 전압의 증가에 대하여 드레인 전류가 지수 함수적으로 증대되는 영역을 말한다. 또는 서브스레숄드 영역은 상기에서 설명한 영역으로 간주할 수 있는 영역을 포함하는 것으로 한다.
또한, 트랜지스터가 서브스레숄드 영역에서 동작하는 경우의 드레인 전류를 서브스레숄드 전류라고 한다. 서브스레숄드 전류는 드레인 전압과 상관없이 게이트 전압에 대하여 지수 함수적으로 증대된다. 서브스레숄드 전류를 사용한 회로 동작에서는 드레인 전압의 편차의 영향을 줄일 수 있다.
또한, 트랜지스터(22) 및 트랜지스터(32)는 오프 상태로 함으로써 트랜지스터(24)의 백 게이트 및 트랜지스터(34)의 백 게이트의 전위를 유지하는 기능을 가진다. 구체적으로는, 트랜지스터(22)를 통하여 트랜지스터(24)의 백 게이트에 인가되는 기준 전위를 유지하는 기능을 가진다. 또한, 트랜지스터(32)를 통하여 트랜지스터(34)의 백 게이트에 공급되는 데이터에 대응하는 전위를 유지하는 기능을 가진다. 트랜지스터(22) 및 트랜지스터(32)는 일례로서, 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터라고도 함)인 것이 바람직하다. 예를 들어, 트랜지스터(22) 및 트랜지스터(32)의 채널 형성 영역은 인듐, 갈륨, 아연 중 적어도 하나를 포함하는 산화물인 것이 더 바람직하다. 또한, 상기 산화물 대신 인듐, 원소 M(원소 M으로서는, 예를 들어 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류 등이 있음), 아연 중 적어도 하나를 포함하는 산화물을 사용하여도 좋다.
OS 트랜지스터는 오프 상태에서 소스와 드레인 사이에 흐르는 전류, 즉 누설 전류가 매우 작다. 따라서, 트랜지스터(22) 및/또는 트랜지스터(32)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(22) 및/또는 트랜지스터(32)의 누설 전류를 억제할 수 있기 때문에, 반도체 장치(10A1)의 소비 전력을 저감할 수 있다. 구체적으로는, 트랜지스터(24)의 백 게이트 및 트랜지스터(34)의 백 게이트의 각각에 유지된 전위의 변동을 매우 작게 할 수 있기 때문에, 상기 전위의 리프레시 동작을 줄일 수 있다. 또한, 리프레시 동작을 줄임으로써, 반도체 장치(10A1)의 소비 전력을 저감할 수 있다. 또한, 유지 노드로부터 배선(WCL) 또는 배선(XCL)으로의 누설 전류를 매우 작게 함으로써, 셀은 유지 노드의 전위를 긴 시간 유지할 수 있다.
또한 OS 트랜지스터에서는, 게이트 전압이 트랜지스터의 문턱 전압보다 작은 경우, 채널 폭 1μm당 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만의 드레인 전류로서 매우 낮은 전류를 흘릴 수 있다. 또한 OS 트랜지스터에서는, 게이트 전압이 트랜지스터의 문턱 전압인 경우, 채널 폭 1μm당 1.0×10-8A 이하, 1.0×10-12A 이하, 또는 1.0×10-15A 이하의 드레인 전류를 흘릴 수 있다. 그러므로, OS 트랜지스터에서는, 서브스레숄드 영역에서 동작하는 게이트 전압의 범위에 있어서, 크기가 다른 서브스레숄드 전류를 흘릴 수 있다. 즉, OS 트랜지스터는 서브스레숄드 영역에서 동작하는 게이트 전압의 범위를 넓게 할 수 있다. 구체적으로는 OS 트랜지스터의 문턱 전압을 Vth로 한 경우, 서브스레숄드 영역에서는 (Vth-1.0V) 이상 Vth 이하, 또는 (Vth-0.5V) 이상 Vth 이하의 전압 범위의 게이트 전압을 사용한 회로 동작을 할 수 있다.
산화물 반도체로서 기능하는 금속 산화물의 밴드 갭은 2.5eV 이상이기 때문에, OS 트랜지스터는 오프 전류가 매우 낮다. 일례로서, 소스와 드레인 간의 전압이 3.5V이고, 실온(25℃)하에서의 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 그러므로 OS 메모리에서는, OS 트랜지스터를 통하여 유지 노드로부터 누설되는 전하의 양이 매우 적다.
OS 트랜지스터에 적용되는 금속 산화물로서는 Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf) 등이 있다. 특히 M으로서 Ga를 사용하는 금속 산화물을 OS 트랜지스터에 채용하는 경우, 원소의 비율을 조정함으로써 전계 효과 이동도 등의 전기 특성이 우수한 트랜지스터로 할 수 있기 때문에 바람직하다. 또한 인듐 및 아연을 포함한 산화물에 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
OS 트랜지스터의 신뢰성, 전기 특성을 향상시키기 위하여, 반도체층에 적용되는 금속 산화물은 CAAC-OS, CAC-OS, nc-OS 등 결정부를 가지는 금속 산화물인 것이 바람직하다. CAAC-OS란 c-axis-aligned crystalline oxide semiconductor의 약칭이다. CAC-OS란 Cloud-Aligned Composite oxide semiconductor의 약칭이다. nc-OS란 nanocrystalline oxide semiconductor의 약칭이다.
CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 가지는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
CAC-OS는 캐리어가 되는 전자(또는 정공)를 흘리는 기능과, 캐리어가 되는 전자를 흘리지 않는 기능을 가진다. 전자를 흘리는 기능과 전자를 흘리지 않는 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 즉 CAC-OS를 OS 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 온 전류와 매우 낮은 오프 전류의 양쪽을 실현할 수 있다.
OS 트랜지스터는 전자를 다수 캐리어로 하는 축적형 트랜지스터이다. 그러므로, pn 접합을 가지는 반전형 트랜지스터에 비하여 단채널 효과의 하나인 드레인 유발 장벽 저하(Drain-Induced Barrier Lowering: DIBL)의 영향이 작다. 즉 OS 트랜지스터는 Si 트랜지스터보다 단채널 효과에 대한 내성이 높다.
또한, 트랜지스터(24) 및 트랜지스터(34)에 대해서도 OS 트랜지스터를 사용함으로써, 서브스레숄드 영역의 넓은 전류 범위에서 동작시킬 수 있기 때문에, 소비 전류를 저감할 수 있다. 또한, 트랜지스터(24) 및 트랜지스터(34)에 대해서도 OS 트랜지스터를 사용함으로써, 트랜지스터(22) 및 트랜지스터(32)와 동시에 제작할 수 있기 때문에, 연산 회로의 제작 공정을 단축할 수 있는 경우가 있다.
또한, 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)는 OS 트랜지스터로 하지 않아도 된다. 예를 들어, 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)를 Si 트랜지스터로 할 수 있다. 실리콘으로서는, 예를 들어 비정질 실리콘(수소화 비정질 실리콘이라고 부르는 경우가 있음), 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용할 수 있다.
또한, 도 1에 나타낸 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)는 n채널형 트랜지스터로 하였지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어, 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)의 일부 또는 전체를 p채널형 트랜지스터로 변경하여도 좋다. 또한, 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)의 일부 또는 전체를 p채널형 트랜지스터로 변경하는 경우, 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)가 원하는 동작을 하도록 필요에 따라 배선이 공급하는 전압 등을 변경하여도 좋다.
또한, 상기 트랜지스터의 구조, 극성에 관한 변경예는 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)에만 한정되는 것이 아니다. 예를 들어, 명세서의 다른 부분에 기재되는 트랜지스터 또는 다른 도면에 나타낸 트랜지스터에 대해서도 마찬가지로 구조, 극성 등을 변경하여도 좋다.
이어서, 참조 셀(21(1)) 및 연산 셀(31(1))에 접속되는 배선(WSL), 배선(XCL), 및 배선(WCL)에 대하여 설명한다.
배선(WSL)에는 스위치로서 기능하는 트랜지스터(22) 및 트랜지스터(32)의 온 또는 오프를 제어하는 신호가 공급된다. 배선(WSL)은 참조 셀(21(1)) 및 연산 셀(31(1))에 데이터를 기록할 때의 기록 워드선으로서 기능한다. 여기서, 배선(XCL) 또는 배선(WCL)에 원하는 데이터에 대응하는 전류를 흘림으로써, 참조 셀(21(1)) 또는 연산 셀(31(1))에 데이터가 기록된다. 또한, 배선(XCL) 또는 배선(WCL)에 원하는 데이터에 대응하는 전위를 인가함으로써, 참조 셀(21(1)) 또는 연산 셀(31(1))에 데이터가 기록된다. 데이터는 트랜지스터(22)를 온으로 함으로써 참조 셀(21(1))에 기록되고, 트랜지스터(32)를 온으로 함으로써 연산 셀(31(1))에 기록된다. 트랜지스터(22) 및 트랜지스터(32)는 배선(WSL)을 H 레벨(고레벨 전위)로 함으로써 온으로 할 수 있다. 또한, 트랜지스터(22)를 오프로 함으로써 참조 셀(21(1))에 데이터가 유지되고, 트랜지스터(32)를 오프로 함으로써 연산 셀(31(1))에 데이터가 유지된다. 트랜지스터(22) 및 트랜지스터(32)는 배선(WSL)을 L 레벨(저레벨 전위)로 함으로써 오프로 할 수 있다.
배선(WCL)은 연산 셀(31(1))에 대하여 가중치 데이터(제 1 데이터, 제 1 입력 데이터라고도 함)에 대응하는 양의 전류(가중치 전류 또는 전류 IWut)를 흘리는 기능 또는 연산 셀(31(1))에 유지된 전위에 따라 전류를 흘리기 위한 정전위를 인가하는 기능을 가진다.
배선(XCL)은 참조 셀(21(1)) 및 연산 셀(31(1))에 대하여 참조 데이터에 대응하는 전류량(참조 전류 또는 전류 IXut) 또는 입력 데이터(제 2 데이터, 제 2 입력 데이터라고도 함)에 대응하는 전류량(입력 전류 또는 전류 IX)을 흘리는 기능을 가진다.
도 1의 (B)는 본 발명의 일 형태인 반도체 장치(10B1)를 설명하기 위한 도면이다. 반도체 장치(10B1)는 반도체 장치(10A1)가 가지는 트랜지스터(22)의 백 게이트에 대한 게이트 절연층 및 트랜지스터(32)의 백 게이트에 대한 게이트 절연층이 강유전성을 가질 수 있는 재료를 가지는 것으로 하였다.
본 명세서 등의 회로도에 있어서, 트랜지스터의 백 게이트에 대한 게이트 절연층이 강유전성을 가질 수 있는 재료를 가지는 것을 상기 백 게이트에 사선을 그음으로써 나타내었다.
본 명세서 등에서, 강유전성이란, 전압을 인가하여 분극시킨 후에 전압의 인가를 정지하여도, 분극의 상태를 유지하는 성질을 가리킨다. 또한, 상유전성이란, 전압을 인가하여 분극시킨 후에 전압의 인가를 정지할 때 분극의 상태가 유지되지 않고 소멸되는 성질을 가리킨다.
강유전성을 가질 수 있는 재료로서는 산화 하프늄, 산화 지르코늄, HfZrOX(X는 0보다 큰 실수로 함), 산화 하프늄에 원소 J1(여기서의 원소 J1은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)을 첨가한 재료, 산화 지르코늄에 원소 J2(여기서의 원소 J2는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등을 들 수 있다. 또한, 강유전성을 가질 수 있는 재료로서 PbTiOX, 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 연(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등의 페로브스카이트 구조를 가지는 압전성 세라믹을 사용하여도 좋다. 또한, 강유전성을 가질 수 있는 재료로서는, 예를 들어 앞에서 열거한 재료에서 선택된 복수의 재료 또는 앞에서 열거한 재료에서 선택된 복수의 재료로 이루어지는 적층 구조로 할 수 있다. 그리고, 산화 하프늄, 산화 지르코늄, HfZrOX, 및 산화 하프늄에 원소 J1을 첨가한 재료 등은, 성막 조건뿐만 아니라 각종 프로세스 등에 의해서도 결정 구조(특성)가 변화될 가능성이 있기 때문에, 본 명세서 등에서는 '강유전성을 가질 수 있는 재료'라고 부른다.
이들 중에서, 강유전성을 가질 수 있는 재료로서 산화 하프늄, 또는 산화 하프늄 및 산화 지르코늄을 가지는 재료는 수nm의 박막으로 가공하여도 강유전성을 가질 수 있기 때문에, 바람직하다.
또한, 강유전성을 가질 수 있는 재료의 막 두께는 100nm 이하, 바람직하게는 50nm 이하, 더 바람직하게는 20nm 이하, 더욱 바람직하게는 10nm 이하(대표적으로는 2nm 이상 9nm 이하)로 할 수 있다. 또한, 강유전성을 가질 수 있는 재료로서 HfZrOX를 사용하는 경우, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 특히 열 ALD법을 사용하여 성막하는 것이 바람직하다.
또한, 열 ALD법을 사용하여, 강유전성을 가질 수 있는 재료를 성막하는 경우, 탄화수소(Hydro Carbon, HC라고도 함)를 포함하지 않는 재료를 전구체로서 사용하면 적합하다. 강유전성을 가질 수 있는 재료 내에 수소 및 탄소 중 어느 한쪽 또는 양쪽이 포함되는 경우, 강유전성을 가질 수 있는 재료의 결정화를 저해하는 경우가 있다. 그러므로, 상술한 바와 같이 탄화수소를 포함하지 않는 전구체를 사용함으로써, 강유전성을 가질 수 있는 재료 내의 수소 및 탄소 중 어느 한쪽 또는 양쪽의 농도를 저감하는 것이 바람직하다. 예를 들어, 탄화수소를 포함하지 않는 전구체로서는 염소계 재료를 들 수 있다. 또한, 강유전성을 가질 수 있는 재료로서 산화 하프늄 및 산화 지르코늄을 가지는 재료(HfZrOx)를 사용하는 경우, 전구체로서는 HfCl4 및/또는 ZrCl4를 사용하면 좋다.
또한, 열 ALD법을 사용하여 강유전성을 가질 수 있는 재료를 성막하는 경우, 산화제로서는 H2O 또는 O3을 사용할 수 있다. 다만, 열 ALD법의 산화제는 이에 한정되지 않는다. 예를 들어, 열 ALD법의 산화제는 O2, O3, N2O, NO2, H2O, 및 H2O2 중에서 선택되는 어느 하나 또는 복수를 포함하여도 좋다.
또한, 강유전성을 가질 수 있는 재료의 결정 구조는, 특별히 한정되지 않는다. 예를 들어, 강유전성을 가질 수 있는 재료의 결정 구조로서는, 입방정계, 정방정계, 직방정계, 및 단사정계 중에서 선택되는 어느 하나 또는 복수로 하면 좋다. 특히 강유전성을 가질 수 있는 재료로서는, 직방정계의 결정 구조를 가지면 강유전성이 발현되기 때문에 바람직하다. 또는, 강유전성을 가질 수 있는 재료로서 비정질 구조와 결정 구조를 가지는 복합 구조로 하여도 좋다.
상유전성을 가질 수 있는 재료로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
반도체 장치(10B1)에서는, 트랜지스터(22)의 백 게이트의 전위를 제어함으로써, 상기 백 게이트에 대한 게이트 절연층의 분극 상태를 제어할 수 있다. 이로써, 트랜지스터(22)의 문턱 전압을 제어할 수 있다. 마찬가지로, 트랜지스터(32)의 백 게이트의 전위를 제어함으로써, 상기 백 게이트에 대한 게이트 절연층의 분극 상태를 제어하여, 이로써 트랜지스터(32)의 문턱 전압을 제어할 수 있다.
또한, 반도체 장치(10B1)에서는, 트랜지스터(22) 또는 트랜지스터(32)의 백 게이트에 대한 게이트 절연층을 분극시킨 후 상기 백 게이트로의 전위의 공급을 정지하여도, 상기 게이트 절연층은 분극의 상태를 유지할 수 있다. 따라서, 트랜지스터(22) 및 트랜지스터(32)의 백 게이트에 전위를 계속 인가할 필요가 없다. 따라서, 반도체 장치(10B1)는 저소비 전력의 반도체 장치로 할 수 있다.
도 2의 (A)는 본 발명의 일 형태인 반도체 장치(10A2)를 설명하기 위한 도면이다. 또한, 이후에 나타내는 반도체 장치(10A2)의 설명에서, 반도체 장치(10A1)와 같은 구성 등에 대해서는 설명을 생략하는 경우가 있다.
반도체 장치(10A2)는 참조 셀(21(2)) 및 연산 셀(31(2))을 가진다. 참조 셀(21(2))은 참조 셀(21(1))과 마찬가지로, 트랜지스터(22), 트랜지스터(24), 및 용량 소자(25)를 가진다. 연산 셀(31(2))은 연산 셀(31(1))과 마찬가지로, 트랜지스터(32), 트랜지스터(34), 및 용량 소자(35)를 가진다.
트랜지스터(22)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 한쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽 및 배선(XCL)에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 게이트 및 용량 소자(25)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(22)는 데이터 기록 시에 온 상태로 함으로써 기준 전위를 참조 셀(21(2)) 내의 유지 노드(트랜지스터(24)의 게이트)에 기록할 수 있고, 오프 상태로 함으로써 기준 전위를 참조 셀(21(2)) 내에 유지할 수 있다. 또한, 트랜지스터(24)의 게이트, 트랜지스터(22)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(25)의 한쪽 전극이 접속되는 노드는 유지 노드라고도 한다. 유지 노드는 트랜지스터(24)에 흐르는 전류에 따른 전위로 설정할 수 있다.
트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 용량 소자(25)의 다른 쪽의 전극은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(24)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다. 또한, 트랜지스터(24)의 백 게이트는 배선(XCL)에 전기적으로 접속된다.
이어서 연산 셀(31(2)) 내의 접속 관계에 대하여 설명한다.
트랜지스터(32)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 한쪽은 트랜지스터(34)의 소스 및 드레인 중 한쪽 및 배선(WCL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(34)의 게이트 및 용량 소자(35)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(32)는 데이터 기록 시에 온 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(2)) 내에 기록할 수 있고, 오프 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(2)) 내에 유지할 수 있다. 또한, 트랜지스터(34)의 게이트, 트랜지스터(32)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(35)의 한쪽 전극이 접속되는 노드는 유지 노드라고도 한다.
트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(34)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다. 또한, 트랜지스터(34)의 백 게이트는 배선(XCL)에 전기적으로 접속된다.
이어서 참조 셀(21(2)) 및 연산 셀(31(2))이 가지는 트랜지스터에 대하여 설명한다.
트랜지스터(22) 및 트랜지스터(32)는 오프 상태로 함으로써, 트랜지스터(24)의 게이트 및 트랜지스터(34)의 게이트의 전위를 유지하는 기능을 가진다. 구체적으로는, 트랜지스터(22)를 통하여 트랜지스터(24)의 게이트에 인가되는 기준 전위를 유지하는 기능을 가진다. 또한, 트랜지스터(32)를 통하여 트랜지스터(34)의 게이트에 공급되는 데이터에 대응하는 전위를 유지하는 기능을 가진다.
상술한 바와 같이, OS 트랜지스터는 오프 상태에서 소스와 드레인 사이에 흐르는 전류, 즉 누설 전류가 매우 작다. 따라서, 트랜지스터(22) 및/또는 트랜지스터(32)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(22) 및/또는 트랜지스터(32)의 누설 전류를 억제할 수 있기 때문에, 반도체 장치(10A2)의 소비 전력을 저감할 수 있다. 구체적으로는, 트랜지스터(24)의 게이트 및 트랜지스터(34)의 게이트의 각각에 유지된 전위의 변동을 매우 작게 할 수 있기 때문에 상기 전위의 리프레시 동작을 줄일 수 있다. 또한, 리프레시 동작을 줄임으로써, 반도체 장치(10A2)의 소비 전력을 저감할 수 있다. 또한, 유지 노드로부터 배선(WCL) 또는 배선(XCL)으로의 누설 전류를 매우 작게 함으로써, 셀은 유지 노드의 전위를 긴 시간 유지할 수 있다.
도 2의 (B)는 본 발명의 일 형태인 반도체 장치(10B2)를 설명하기 위한 도면이다. 반도체 장치(10B2)는 반도체 장치(10A2)가 가지는 트랜지스터(22)의 백 게이트에 대한 게이트 절연층 및 트랜지스터(32)의 백 게이트에 대한 게이트 절연층이 강유전성을 가질 수 있는 재료를 가지는 것으로 하였다.
도 3의 (A)는 본 발명의 일 형태인 반도체 장치(10A3)를 설명하기 위한 도면이다. 또한, 이후에 나타내는 반도체 장치(10A3)의 설명에서, 반도체 장치(10A1)와 같은 구성 등에 대해서는 설명을 생략하는 경우가 있다.
반도체 장치(10A3)는 참조 셀(21(3)) 및 연산 셀(31(3))을 가진다. 참조 셀(21(3))은 참조 셀(21(1))과 마찬가지로, 트랜지스터(22), 트랜지스터(24), 및 용량 소자(25)를 가진다. 연산 셀(31(3))은 연산 셀(31(1))과 마찬가지로, 트랜지스터(32), 트랜지스터(34), 및 용량 소자(35)를 가진다. 트랜지스터(22), 트랜지스터(24), 트랜지스터(32), 및 트랜지스터(34)는 각각 게이트와 백 게이트를 가진다.
트랜지스터(22)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 한쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽 및 배선(XCL)에 전기적으로 접속된다. 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 백 게이트 및 용량 소자(25)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(22)는 데이터 기록 시에 온 상태로 함으로써 기준 전위를 참조 셀(21(3)) 내의 유지 노드(트랜지스터(24)의 백 게이트)에 기록할 수 있고, 오프 상태로 함으로써 기준 전위를 참조 셀(21(3)) 내에 유지할 수 있다. 또한, 트랜지스터(24)의 백 게이트, 트랜지스터(22)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(25)의 한쪽의 전극이 접속되는 노드는 유지 노드라고도 한다. 유지 노드는 트랜지스터(24)에 흐르는 전류에 따른 전위로 설정할 수 있다.
트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 용량 소자(25)의 다른 쪽의 전극은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(24)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다. 또한, 트랜지스터(24)의 게이트는 배선(XCL)에 전기적으로 접속된다.
이어서 연산 셀(31(3)) 내의 접속 관계에 대하여 설명한다.
트랜지스터(32)의 게이트는 배선(WSL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 한쪽은 트랜지스터(34)의 소스 및 드레인 중 한쪽 및 배선(WCL)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(34)의 백 게이트 및 용량 소자(35)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(32)는 데이터 기록 시에 온 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(3)) 내에 기록할 수 있고, 오프 상태로 함으로써 가중치 데이터에 대응하는 전압을 연산 셀(31(3)) 내에 유지할 수 있다. 또한, 트랜지스터(34)의 백 게이트, 트랜지스터(32)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(35)의 한쪽의 전극이 접속되는 노드는 유지 노드라고도 한다.
트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가하는 배선에 접속된다. 상기 접지 전위를 인가하는 배선은 트랜지스터(34)의 소스와 드레인 사이에 전류를 흘리기 위한 배선으로서 기능한다. 또한, 트랜지스터(34)의 게이트는 배선(XCL)에 전기적으로 접속된다.
이어서 참조 셀(21(3)) 및 연산 셀(31(3))이 가지는 트랜지스터에 대하여 설명한다.
트랜지스터(22) 및 트랜지스터(32)는 오프 상태로 함으로써 트랜지스터(24)의 백 게이트 및 트랜지스터(34)의 백 게이트의 전위를 유지하는 기능을 가진다. 구체적으로는, 트랜지스터(22)를 통하여 트랜지스터(24)의 백 게이트에 인가되는 기준 전위를 유지하는 기능을 가진다. 또한, 트랜지스터(32)를 통하여 트랜지스터(34)의 백 게이트에 공급되는 데이터에 대응하는 전위를 유지하는 기능을 가진다.
상술한 바와 같이, OS 트랜지스터는 오프 상태에서 소스와 드레인 사이에 흐르는 전류, 즉 누설 전류가 매우 작다. 따라서, 트랜지스터(22) 및/또는 트랜지스터(32)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(22) 및/또는 트랜지스터(32)의 누설 전류를 억제할 수 있기 때문에, 반도체 장치(10A3)의 소비 전력을 저감할 수 있다. 구체적으로는, 트랜지스터(24)의 백 게이트 및 트랜지스터(34)의 백 게이트의 각각에 유지된 전위의 변동을 매우 작게 할 수 있기 때문에, 상기 전위의 리프레시 동작을 줄일 수 있다. 또한, 리프레시 동작을 줄임으로써, 반도체 장치(10A3)의 소비 전력을 저감할 수 있다. 또한, 유지 노드로부터 배선(WCL) 또는 배선(XCL)으로의 누설 전류를 매우 작게 함으로써, 셀은 유지 노드의 전위를 긴 시간 유지할 수 있다.
도 3의 (B)는 본 발명의 일 형태인 반도체 장치(10B3)를 설명하기 위한 도면이다. 반도체 장치(10B3)는 반도체 장치(10A3)가 가지는 트랜지스터(22)의 백 게이트에 대한 게이트 절연층 및 트랜지스터(32)의 백 게이트에 대한 게이트 절연층이 강유전성을 가질 수 있는 재료를 가지는 것으로 하였다.
도 4의 (A)는 본 발명의 일 형태인 반도체 장치(10C1)를 설명하기 위한 도면이고, 도 5의 (A)는 본 발명의 일 형태인 반도체 장치(10C2)를 설명하기 위한 도면이고, 도 6의 (A)는 본 발명의 일 형태인 반도체 장치(10C3)를 설명하기 위한 도면이다. 반도체 장치(10C1)는 반도체 장치(10A1)가 가지는 트랜지스터(22)의 백 게이트 및 트랜지스터(32)의 백 게이트가 회로(HC)에 전기적으로 접속되는 것으로 한다. 또한, 반도체 장치(10C2)는 반도체 장치(10A2)가 가지는 트랜지스터(22)의 백 게이트 및 트랜지스터(32)의 백 게이트가 회로(HC)에 전기적으로 접속되는 것으로 한다. 반도체 장치(10C3)는 반도체 장치(10A3)가 가지는 트랜지스터(22)의 백 게이트 및 트랜지스터(32)의 백 게이트가 회로(HC)에 전기적으로 접속되는 것으로 한다.
회로(HC)는 트랜지스터(22)의 백 게이트의 전위 및 트랜지스터(32)의 백 게이트의 전위를 유지하기 위한 유지 회로로서의 기능을 가진다. 회로(HC)는 트랜지스터(M1)와, 트랜지스터(M2)와, 용량 소자(C1)와, 용량 소자(FEC1)를 가진다. 트랜지스터(M1) 및 트랜지스터(M2)는 각각 게이트와 백 게이트를 가진다.
트랜지스터(M1) 및 트랜지스터(M2)의 각각은 OS 트랜지스터인 것이 바람직하다. 상술한 바와 같이, OS 트랜지스터는 오프 전류가 매우 작다. 따라서, 트랜지스터(M1) 및 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(22)의 백 게이트의 전위 및 트랜지스터(32)의 백 게이트의 전위를 장시간 유지할 수 있다.
용량 소자(FEC1)는 유전체로서 강유전성을 가질 수 있는 재료를 가지는 용량 소자이다. 본 명세서 등에서는, 강유전성을 가질 수 있는 재료를 유전체로서 사용한 용량 소자를 강유전 커패시터라고 부른다.
또한, 본 명세서 등에서, 강유전 커패시터(예를 들어, 용량 소자(FEC1))의 회로 기호는 도 4의 (A), 도 5의 (A), 및 도 6의 (A)에 나타낸 바와 같이, 용량 소자의 회로 기호에 사선을 그은 것으로 하였다. 또한, 다른 회로 기호로서는 도 4의 (B), 도 5의 (B), 및 도 6의 (B)에 나타낸 바와 같이, 용량 소자의 회로 기호에 있어서, 서로 평행한 2개의 선 사이에 복수의 사선을 그은 것으로 하여도 좋다.
회로(HC)는 참조 셀(21) 및 연산 셀(31)에 전기적으로 접속된다. 구체적으로는, 트랜지스터(22)의 백 게이트 및 트랜지스터(32)의 백 게이트는 트랜지스터(M1)의 소스 및 드레인 중 한쪽, 트랜지스터(M1)의 백 게이트, 및 트랜지스터(M2)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 배선(VIL)에 전기적으로 접속된다. 트랜지스터(M1)의 게이트는 용량 소자(FEC1)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽은 용량 소자(FEC1)의 다른 쪽의 전극 및 용량 소자(C1)의 한쪽의 전극에 전기적으로 접속된다. 트랜지스터(M2)의 게이트는 배선(VGL)에 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽의 전극은 배선(VCL)에 전기적으로 접속된다.
본 명세서 등에서 트랜지스터(M1)의 게이트와 용량 소자(FEC1)의 한쪽의 전극의 전기적인 접속점을 노드(N1)라고 부른다. 또한, 용량 소자(FEC1)의 다른 쪽의 전극과, 용량 소자(C1)의 한쪽의 전극과, 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽의 전기적인 접속점을 노드(N2)라고 부른다. 또한, 트랜지스터(M1)의 소스 및 드레인 중 한쪽과, 트랜지스터(M1)의 백 게이트와, 트랜지스터(M2)의 소스 및 드레인 중 한쪽의 전기적인 접속점을 노드(NBG)라고 부른다. 즉, 노드(NBG)의 전위를 트랜지스터(22)의 백 게이트 및 트랜지스터(32)의 백 게이트에 인가하는 전위로 할 수 있다.
또한, 노드(N1)는 트랜지스터(M1)의 게이트 및 용량 소자(FEC1)의 한쪽의 전극 이외의 회로 소자, 단자, 배선 등에 전기적으로 접속되지 않았기 때문에, 전압원 등으로부터 노드(N1)에 전압이 직접 입력되지 않는다. 그러므로, 노드(N1)는 플로팅 상태가 된다. 노드(N1)의 초기 전위는 반도체 장치의 제작 시(구체적으로는, 예를 들어 회로(HC)의 형성 시 등)에 결정할 수 있다.
배선(VIL)은 정전위를 인가하는 배선으로서 기능한다. 상기 정전위로서는, 예를 들어 트랜지스터(22) 및 트랜지스터(32)의 문턱 전압을 플러스 측으로 시프트시키는 경우에는, 저레벨 전위, 접지 전위, 음의 전위 등으로 할 수 있다. 또한, 예를 들어 트랜지스터(22) 및 트랜지스터(32)의 문턱 전압을 마이너스 측으로 시프트시키는 경우에는, 고레벨 전위, 양의 전위 등으로 할 수 있다.
배선(VCL)은 용량 소자(FEC1)에 포함되는 강유전성을 가질 수 있는 재료를 분극시키기 위한 전위를 인가하기 위한 배선으로서 기능한다. 예를 들어, 상기 재료가 분극됨으로써 상기 재료 내에 발생하는 전기장의 방향을 용량 소자(FEC1)의 한쪽의 전극으로부터 다른 쪽의 전극으로의 방향으로 하는 경우, 상기 전위를 양의 전위 등으로 하면 좋다. 또한, 예를 들어 상기 재료가 분극됨으로써 상기 재료 내에 발생하는 전기장의 방향을 용량 소자(FEC1)의 다른 쪽의 전극으로부터 한쪽의 전극으로의 방향으로 하는 경우, 상기 전위를 음의 전위 등으로 하면 좋다. 또한, 배선(VCL)에는 용량 소자(FEC1)에 포함되는 강유전성을 가질 수 있는 재료가 분극되지 않을 정도의 전위를 인가하여도 좋다.
배선(VGL)은 트랜지스터(M2)의 온 상태와 오프 상태의 전환을 제어하기 위한 신호 전위를 인가하는 배선으로서 기능한다. 예를 들어, 배선(VGL)의 전위를 고레벨 전위로 함으로써 트랜지스터(M2)를 온 상태로 할 수 있고, 배선(VGL)의 전위를 저레벨 전위로 함으로써 트랜지스터(M2)를 오프 상태로 할 수 있다.
이어서 참조 셀(21), 연산 셀(31)을 복수로 가진 구성에 대하여 도 7의 (A) 및 (B)를 참조하여 설명한다. 도 7의 (A)는 데이터 기록 시의 동작의 개요를 나타낸 것이고, 도 7의 (B)는 데이터 판독 시의 동작의 개요를 나타낸 것이다.
도 7의 (A), (B)에서는 복수의 참조 셀(21_1 내지 21_m)(도 1의 (A) 등의 참조 셀(21)에 상당함)을 가진 참조 셀부(20), 복수의 연산 셀(31_1,1 내지 31_m,n)(도 1의 (A) 등의 연산 셀(31)에 상당함)을 가진 연산 셀부(30)를 가진다. 또한, 도 7의 (A), (B)에서는 복수의 배선(XCL)을 배선(XCL_1 내지 XCL_m)으로 나타내었다. 또한, 도 7의 (A), (B)에서는 복수의 배선(WCL)을 배선(WCL_1 내지 WCL_n)으로 나타내었다. 또한, m 및 n은 모두 1 이상의 정수이다.
또한, 도 7의 (A), (B)에서는 참조 셀부(20) 및 연산 셀부(30)가 가지는 셀이 행 방향으로 n+1개, 열 방향으로 m개, 매트릭스상으로 배치되어 있다. 참조 셀부(20) 및 연산 셀부(30)가 가지는 셀은 행 방향으로 2개 이상, 열 방향으로 1개 이상, 매트릭스상으로 배치되어 있는 구성이면 좋다.
도 7의 (A) 및 (B)에서는, 설명을 위하여 참조 셀(21) 및 연산 셀(31)을 간략화하여 나타내었다. 참조 셀부(20)에서의 참조 셀(21)의 단자(CP)는 도 1의 (A) 등의 용량 소자(25)의 한쪽의 전극, 도 2의 (A) 등의 트랜지스터(24)의 백 게이트, 또는 도 3의 (A) 등의 트랜지스터(24)의 게이트에 상당한다. 참조 셀부(20)에서의 참조 셀(21)의 단자(TW)는 도 1의 (A), 도 2의 (A), 및 도 3의 (A) 등의 트랜지스터(22)의 소스 및 드레인 중 한쪽 및 트랜지스터(24)의 소스 및 드레인 중 한쪽이 접속되는 단자에 상당한다. 연산 셀부(30)에서의 연산 셀(31)의 단자(CP)는 도 1의 (A) 등의 용량 소자(35)의 한쪽의 전극, 도 2의 (A) 등의 트랜지스터(34)의 백 게이트, 또는 도 3의 (A) 등의 트랜지스터(34)의 게이트에 상당한다. 연산 셀부(30)에서의 연산 셀(31)의 단자(TX)는 도 1의 (A), 도 2의 (A), 및 도 3의 (A) 등의 트랜지스터(32)의 소스 및 드레인 중 한쪽 및 트랜지스터(34)의 소스 및 드레인 중 한쪽이 접속되는 단자에 상당한다.
도 7의 (A)에 나타낸 데이터 기록 시의 동작에서는, 각 행의 참조 셀(21)에 전류 IXut를 흘린다. 각 행에 인가되는 전류는 정규화된 전류 IXut이고, 각각 같다. 전류 IXut는 참조 데이터에 따른 전류량(참조 전류)에 상당한다. 각 행의 연산 셀(31)은 용량 소자를 통하여 접속되어 있기 때문에 전류가 흐르지 않는다. 참조 셀(21)에서는 흐르는 전류에 따른 전압이 유지되도록 동작한다.
또한, 도 7의 (A)에 나타낸 데이터 기록 시의 동작에서는, 각 열의 연산 셀에 전류 IW1 내지 IWn(IW)을 흘린다. 각 열에 공급하는 전류는 정규화된 전류 IWut에 가중치 데이터 w를 곱한 전류량에 상당한다(IW=wIWut). 전류 IW1 내지 IWn은 각각 열마다 상이한 경우도 있다.
도 7의 (B)에 나타낸 데이터 판독 시의 동작에서는, 각 행의 참조 셀(21)에 전류 IX1 내지 IXm(Ix)을 흘린다. 각 행에 공급하는 전류 IX1 내지 IXm은 정규화된 전류 IXut에 입력 데이터 x를 곱한 전류량에 상당한다(IX=xIXut). 전류 IX1 내지 IXm은 각 행마다 상이한 경우도 있다. 또한 전류 IXut는 전류 IWut와 같은 것이 바람직하다.
도 7의 (B)에 나타낸 데이터 판독 시의 동작에서는, 전류 IX1 내지 IXm에 의하여 참조 셀(21)에 유지된 전압이 승압된다. 이 승압에 따라 배선(XCL_1 내지 XCL_m)도 승압되기 때문에, 연산 셀(31)에서는 용량 소자(35)의 용량 결합에 의하여 유지되는 전압이 승압된다. 그리고 배선(WCL_1 내지 WCL_n)의 전위를 전압 Vd로 설정한다. 이때 트랜지스터(34)를 흐르는 전류 Ir는 데이터 기록 시에 연산 셀(31)에 유지된 전류값(Iw)과, 데이터 판독 시에 참조 셀(21)에 흘린 전류값(Ix)의 곱에 상당한다(전류 Ir11 내지 Irmn). 각 열을 흐르는 전류 Ir11 내지 Irm의 합을 추정함으로써 입력 데이터와 가중치 데이터의 적화의 연산 결과에 상당하는 데이터를 출력할 수 있다.
또한 참조 셀부(20)가 가지는 셀의 각각에 포함되어 있는 트랜지스터(22) 및 트랜지스터(24)의 크기(예를 들어, 채널 길이, 채널 폭, 트랜지스터의 구성 등)는 서로 같은 것이 바람직하다. 또한, 연산 셀부(30)가 가지는 셀의 각각에 포함되어 있는 트랜지스터(32) 및 트랜지스터(34)의 크기는 서로 같은 것이 바람직하다. 또한, 트랜지스터(22)와 트랜지스터(32)의 크기는 서로 같은 것이 바람직하다. 또한, 트랜지스터(24)와 트랜지스터(34)의 크기는 서로 같은 것이 바람직하다.
트랜지스터의 크기를 서로 같게 함으로써, 각 트랜지스터의 전기 특성을 거의 같게 할 수 있다. 그러므로, 참조 셀(21_1,1) 내지 참조 셀(21_m,n)의 각각에 포함되어 있는 트랜지스터(22)의 크기를 같게 하고, 참조 셀(21_1,1) 내지 참조 셀(21_m,n)의 각각에 포함되어 있는 트랜지스터(24)의 크기를 같게 함으로써, 참조 셀(21_1,1) 내지 참조 셀(21_m,n)의 각각은 서로 조건이 동일한 경우에 있어서, 거의 같은 동작을 수행할 수 있다. 여기서 조건이 동일하다는 것은, 예를 들어 트랜지스터(22)의 소스, 드레인, 게이트 등에 대한 입력 전위, 트랜지스터(24)의 소스, 드레인, 게이트 등에 대한 입력 전위, 참조 셀(21_1,1) 내지 참조 셀(21_m,n)의 각각에 유지되는 전압 등이 같다는 것을 가리킨다. 또한, 연산 셀(31_1) 내지 연산 셀(31_m)의 각각에 포함되어 있는 트랜지스터(32)의 크기를 같게 하고, 연산 셀(31_1) 내지 연산 셀(31_m)의 각각에 포함되어 있는 트랜지스터(34)의 크기를 같게 함으로써, 예를 들어 연산 셀(31_1) 내지 연산 셀(31_m)은 동작 및 상기 동작의 결과를 거의 동일하게 할 수 있다. 서로 조건이 동일한 경우에 있어서, 거의 같은 동작을 수행할 수 있다. 여기서 조건이 동일하다는 것은, 예를 들어 트랜지스터(32)의 소스, 드레인, 게이트 등에 대한 입력 전위, 트랜지스터(34)의 소스, 드레인, 게이트 등에 대한 입력 전위, 연산 셀(31_1) 내지 연산 셀(31_m)의 각각에 유지되는 전압 등이 같다는 것을 가리킨다.
데이터 기록 시의 참조 셀(21(1)) 및 연산 셀(31(1))의 동작에 대하여 도 8의 (A)를 참조하여 설명한다.
배선(WSL)을 H레벨로 하여 트랜지스터(22) 및 트랜지스터(32)를 온 상태(ON)로 한다. 배선(XCL)에 참조 전류에 상당하는 전류 IXut를 흘린다. 또한 배선(WCL)에는 전류 IW를 흘린다. 전류 IW는 가중치 데이터 w에 정규화된 전류 IWut를 곱한 전류(도면 중에서의 Iw=wIWut)에 상당한다.
참조 셀(21(1))에서 트랜지스터(22)를 온 상태로 한다. 트랜지스터(24)의 백 게이트가 전기적으로 접속되는 유지 노드의 전위는 트랜지스터(24)의 문턱 전압이 Vth1이 되는 전위가 된다. 이에 의하여, 트랜지스터(24)는 전류 IXut의 전류를 트랜지스터(24)의 소스-드레인 간에 흘릴 수 있다. 구체적으로는, 트랜지스터(24)의 소스-드레인 간에 흐르는 전류가 IXut가 되도록 트랜지스터(24)의 문턱 전압을 설정할 수 있다. 본 명세서 등에서는, 이와 같은 동작을 '참조 셀(21(1))의 트랜지스터(24)의 소스-드레인 간에 흐르는 전류를 IXut로 설정한다(프로그래밍한다)' 등으로 나타내는 경우가 있다.
연산 셀(31(1))에서 트랜지스터(32)를 온 상태로 한다. 트랜지스터(34)의 백 게이트가 전기적으로 접속되는 유지 노드의 전위는 트랜지스터(34)의 문턱 전압이 Vth2가 되는 전위가 된다. 이로써, 연산 셀(31(1))의 트랜지스터(34)의 소스-드레인 간에 흐르는 전류가 Iw로 설정된다. 구체적으로는, 트랜지스터(34)의 소스-드레인 간에 흐르는 전류가 Iw가 되도록 트랜지스터(34)의 문턱 전압이 설정된다.
데이터 기록 시에 배선(XCL)을 통하여 참조 셀(21(1))에 공급하는 전류 IXut는 식(2)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 게이트 및 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 2]
데이터 기록 시에 배선(WCL)을 통하여 연산 셀(31(1))에 공급하는 전류 IW는 식(3)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 게이트 및 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 3]
식(3)에 나타낸 바와 같이, 전류 Iw는 가중치 데이터 w와 정규화된 전류 IWut의 곱으로 나타낼 수 있다.
데이터 판독 시의 참조 셀(21(1)) 및 연산 셀(31(1))의 동작에 대하여 도 8의 (B)를 참조하여 설명한다. 또한, 데이터 기록 시와 데이터 판독 시 사이의 기간에서, 설정된 전류를 유지하는 기간을 제공할 수 있다. 설정된 전류를 유지하는 기간에서는 트랜지스터(22) 및 트랜지스터(32)를 오프 상태(OFF)로 한다. 트랜지스터(22) 및 트랜지스터(32)는 OS 트랜지스터로 함으로써 설정된 전류에 상당하는 유지 노드의 전위를 계속 유지할 수 있다.
참조 셀(21(1))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(22)를 오프 상태(OFF)로 한다. 배선(XCL)에 입력 전류에 상당하는 전류 Ix를 흘린다. 전류 IX는 입력 데이터 x에 정규화된 전류 Ixut를 곱한 전류(도면 중에서의 IX=xIxut)에 상당한다. 트랜지스터(24)의 백 게이트가 전기적으로 접속되는 유지 노드의 전위는 트랜지스터(24)를 전류 IX가 흐름으로써 용량 소자(25)를 통한 용량 결합에 의하여 변동되고, 이로써 트랜지스터(24)의 문턱 전압이 Vth1+ΔVth로 변동된다. 이와 함께, 배선(XCL)의 전위도 변동된다.
연산 셀(31(1))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(32)를 오프 상태(OFF)로 한다. 그러므로, 연산 셀(31(1))의 유지 노드는 전기적으로 플로팅 상태(플로팅)이다. 참조 셀(21(1))의 동작에 의한 배선(XCL)의 전위의 변동에 따른 용량 소자(35)의 용량 결합에 의하여 연산 셀(31(1))의 유지 노드의 전위가 변동되고, 트랜지스터(34)의 문턱 전압이 Vth2+ΔVth로 변동한다. 이로써, 트랜지스터(34)의 소스-드레인 간에 전류 Ir가 흐른다.
데이터 판독 시에 배선(XCL)을 통하여 참조 셀(21(1))에 공급하는 전류 IX는 식(4)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 게이트 및 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 4]
식(4)에서 입력 데이터 x는 식(5)으로 나타낼 수 있다.
[수학식 5]
식(4), 식(5)으로부터 전류 IX는 입력 데이터 x와 정규화된 전류 IXut의 곱으로 나타낼 수 있다.
데이터 판독 시에 배선(WCL)은 각 행의 연산 셀(31(1))에 전류가 흐르도록 전압 Vd로 설정한다. 그리고, 연산 셀(31(1))의 트랜지스터(34)의 문턱 전압이 Vth2+ΔVth로 변화됨으로써, 트랜지스터(34)를 흐르는 전류 Ir는 식(6)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 게이트 및 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 6]
식(3), 식(5)으로부터 식(6)에서의 Ir는 가중치 데이터 w와 입력 데이터 x의 곱에 상당하는 전류로 추정할 수 있다. 각 행의 연산 셀(31(1))에 흐르는 전류는 서로 합할 수 있기 때문에, 배선(WCL)에 흐르는 전류를 외부로 출력함으로써, 가중치 데이터 w와 입력 데이터 x에 대응하는 적화 연산 처리의 연산 결과에 대응하는 신호를 출력할 수 있다.
데이터 기록 시의 참조 셀(21(2)) 및 연산 셀(31(2))의 동작에 대하여 도 9의 (A)를 참조하여 설명한다. 또한, 이하의 동작의 설명에서 트랜지스터(24)의 백 게이트에 인가되는 전위와 트랜지스터(34)의 백 게이트에 인가되는 전위가 같은 경우, 트랜지스터(24)의 문턱 전압과 트랜지스터(34)의 문턱 전압은 같은 것으로 한다.
배선(WSL)을 H레벨로 하여 트랜지스터(22) 및 트랜지스터(32)를 온 상태(ON)로 한다. 배선(XCL)에 참조 전류에 상당하는 전류 IXut를 흘린다. 또한 배선(WCL)에는 전류 IW를 흘린다. 상술한 바와 같이, 전류 IW는 가중치 데이터 w에 정규화된 전류 IWut를 곱한 전류(도면 중에서의 Iw=wIWut)에 상당한다.
참조 셀(21(2))에서 트랜지스터(22)를 온 상태로 한다. 트랜지스터(24)의 게이트가 전기적으로 접속되는 유지 노드의 전위는 Vg1이 된다. 또한, 트랜지스터(24)의 백 게이트의 전위는 트랜지스터(24)의 문턱 전압이 Vth1이 되는 전위가 된다. 이에 의하여, 트랜지스터(24)는 전류 IXut의 전류를 트랜지스터(24)의 소스-드레인 간에 흘릴 수 있다.
연산 셀(31(2))에서 트랜지스터(32)를 온 상태로 한다. 트랜지스터(34)의 게이트가 전기적으로 접속되는 유지 노드의 전위는 Vg2가 된다. 또한, 트랜지스터(34)의 백 게이트의 전위는 트랜지스터(34)의 문턱 전압이 Vth2가 되는 전위가 된다. 이에 의하여, 연산 셀(31(2))의 트랜지스터(34)의 소스-드레인 간에 흐르는 전류가 Iw로 설정된다.
데이터 기록 시에 배선(XCL)을 통하여 참조 셀(21(2))에 공급하는 전류 IXut는 식(7)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 7]
데이터 기록 시에 배선(WCL)을 통하여 연산 셀(31(2))에 공급하는 전류 IW는 식(8)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 8]
식(8)에 나타낸 바와 같이, 전류 Iw는 가중치 데이터 w와 정규화된 전류 IWut의 곱으로 나타낼 수 있다.
데이터 판독 시의 참조 셀(21(2)) 및 연산 셀(31(2))의 동작에 대하여 도 9의 (B)를 참조하여 설명한다.
참조 셀(21(2))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(22)를 오프 상태(OFF)로 한다. 배선(XCL)에 입력 전류에 상당하는 전류 Ix를 흘린다. 상술한 바와 같이, 전류 IX는 입력 데이터 x에 정규화된 전류 Ixut를 곱한 전류(도면 중에서의 IX=xIxut)에 상당한다. 트랜지스터(24)의 백 게이트의 전위는 트랜지스터(24)를 전류 IX가 흐름으로써 트랜지스터(24)의 문턱 전압이 Vth1+ΔVth가 되는 전위로 변동된다. 이와 함께, 배선(XCL)의 전위도 변동된다.
연산 셀(31(2))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(32)를 오프 상태(OFF)로 한다. 참조 셀(21(2))의 동작에 의한 배선(XCL)의 전위의 변동에 따라 트랜지스터(34)의 백 게이트의 전위도 변동되고, 트랜지스터(34)의 문턱 전압이 Vth2+ΔVth로 변동된다. 이로써, 트랜지스터(34)의 소스-드레인 간에 전류 Ir가 흐른다.
데이터 판독 시에 배선(XCL)을 통하여 참조 셀(21(2))에 공급하는 전류 IX는 식(9)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 9]
식(9)에서 입력 데이터 x는 식(10)으로 나타낼 수 있다.
[수학식 10]
식(9), 식(10)으로부터 전류 IX는 입력 데이터 x와 정규화된 전류 IXut의 곱으로 나타낼 수 있다.
데이터 판독 시에 배선(WCL)은 각 행의 연산 셀(31(2))에 전류가 흐르도록 전압 Vd로 설정한다. 그리고, 연산 셀(31(2))의 트랜지스터(34)의 문턱 전압이 Vth2+ΔVth로 변화됨으로써, 연산 셀(31(2))의 트랜지스터(34)를 흐르는 전류 Ir는 식(11)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 11]
식(8), 식(10)으로부터 식(11)에서의 Ir는 가중치 데이터 w와 입력 데이터 x의 곱에 상당하는 전류로 추정할 수 있다. 각 행의 연산 셀(31(2))에 흐르는 전류는 서로 합할 수 있기 때문에, 배선(WCL)에 흐르는 전류를 외부로 출력함으로써, 가중치 데이터 w와 입력 데이터 x에 대응하는 적화 연산 처리의 연산 결과에 대응하는 신호를 출력할 수 있다.
데이터 기록 시의 참조 셀(21(3)) 및 연산 셀(31(3))의 동작에 대하여 도 10의 (A)를 참조하여 설명한다.
배선(WSL)을 H레벨로 하여 트랜지스터(22) 및 트랜지스터(32)를 온 상태(ON)로 한다. 배선(XCL)에 참조 전류에 상당하는 전류 IXut를 흘린다. 또한 배선(WCL)에는 전류 IW를 흘린다. 상술한 바와 같이, 전류 IW는 가중치 데이터 w에 정규화된 전류 IWut를 곱한 전류(도면 중에서의 Iw=wIWut)에 상당한다.
참조 셀(21(3))에서 트랜지스터(22)를 온 상태로 한다. 트랜지스터(24)의 백 게이트가 전기적으로 접속되는 유지 노드의 전위는 트랜지스터(24)의 문턱 전압이 Vth1이 되는 전위가 된다. 또한, 트랜지스터(24)의 게이트의 전위는 Vg가 된다. 이에 의하여, 트랜지스터(24)는 전류 IXut의 전류를 트랜지스터(24)의 소스-드레인 간에 흘릴 수 있다. 구체적으로는, 트랜지스터(24)의 게이트의 전위가 Vg인 경우에 트랜지스터(24)의 소스-드레인 간에 흐르는 전류가 IXut가 되도록 트랜지스터(24)의 문턱 전압을 설정할 수 있다.
연산 셀(31(3))에서 트랜지스터(32)를 온 상태로 한다. 트랜지스터(34)의 백 게이트가 전기적으로 접속되는 유지 노드의 전위는 트랜지스터(24)의 문턱 전압이 Vth2가 되는 전위가 된다. 또한, 트랜지스터(34)의 게이트의 전위는 Vg가 된다. 이에 의하여, 연산 셀(31(3))의 트랜지스터(34)의 소스-드레인 간에 흐르는 전류가 Iw로 설정된다. 구체적으로는, 트랜지스터(34)의 게이트의 전위가 Vg인 경우에 트랜지스터(34)의 소스-드레인 간에 흐르는 전류가 Iw가 되도록 트랜지스터(34)의 문턱 전압이 설정된다.
데이터 기록 시에 배선(XCL)을 통하여 참조 셀(21(3))에 공급하는 전류 IXut는 식(12)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 12]
데이터 기록 시에 배선(WCL)을 통하여 연산 셀(31(3))에 공급하는 전류 IW는 식(13)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 13]
식(13)에 나타낸 바와 같이, 전류 Iw는 가중치 데이터 w와 정규화된 전류 IWut의 곱으로 나타낼 수 있다.
데이터 판독 시의 참조 셀(21(3)) 및 연산 셀(31(3))의 동작에 대하여 도 10의 (B)를 참조하여 설명한다.
참조 셀(21(3))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(22)를 오프 상태(OFF)로 한다. 배선(XCL)에 입력 전류에 상당하는 전류 Ix를 흘린다. 상술한 바와 같이, 전류 IX는 입력 데이터 x에 정규화된 전류 Ixut를 곱한 전류(도면 중에서의 IX=xIxut)에 상당한다. 트랜지스터(24)의 게이트의 전위는 전류 Ix가 트랜지스터(24)를 흐름으로써 Vg+ΔVg로 변동되고, 이에 따라 배선(XCL)의 전위도 변동된다.
연산 셀(31(3))에서 배선(WSL)을 L 레벨로 하여 트랜지스터(32)를 오프 상태(OFF)로 한다. 참조 셀(21(3))의 동작에 의한 배선(XCL)의 전위의 변동에 따라 트랜지스터(34)의 게이트의 전위도 변동되어, Vg+ΔVg가 된다. 트랜지스터(34)의 게이트의 전위가 Vg+ΔVg로 변동됨으로써, 연산 셀(31(3))의 트랜지스터(34)의 소스-드레인 간에 전류 Ir가 흐른다.
데이터 판독 시에 배선(XCL)을 통하여 참조 셀(21(3))에 공급하는 전류 IX는 식(14)으로 나타낼 수 있다. 여기서, 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 14]
식(14)에서 입력 데이터 x는 식(15)으로 나타낼 수 있다.
[수학식 15]
식(14), 식(15)으로부터 전류 IX는 입력 데이터 x와 정규화된 전류 IXut의 곱으로 나타낼 수 있다.
데이터 판독 시에 배선(WCL)은 각 행의 연산 셀(31(3))에 전류가 흐르도록 전압 Vd로 설정한다. 그리고, 연산 셀(31(3))이 가지는 트랜지스터(34)의 게이트의 전위가 Vg+ΔVg로 변화됨으로써, 연산 셀(31(3))의 트랜지스터(34)를 흐르는 전류 Ir는 식(16)으로 나타낼 수 있다. 여기서, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽에는 접지 전위가 인가되는 것으로 한다.
[수학식 16]
식(13), 식(15)으로부터 식(16)에서의 Ir는 가중치 데이터 w와 입력 데이터 x의 곱에 상당하는 전류로 추정할 수 있다. 각 행의 연산 셀(31(3))에 흐르는 전류는 서로 합할 수 있기 때문에, 배선(WCL)에 흐르는 전류를 외부로 출력함으로써, 가중치 데이터 w와 입력 데이터 x에 대응하는 적화 연산 처리의 연산 결과에 대응하는 신호를 출력할 수 있다.
이하에서는, 반도체 장치(10C1), 반도체 장치(10C2), 및 반도체 장치(10C3)가 가지는 회로(HC)의 동작예를 설명한다. 도 11의 (A)는 회로(HC)의 동작예를 나타낸 타이밍 차트이고, 시각 T11 내지 시각 T16 및 그 근방의 시각에서의 배선(VCL), 배선(VGL), 배선(VIL), 노드(N1), 노드(N2), 및 노드(NBG) 각각의 전위의 변화를 나타낸 것이다. 특히, 도 11의 (A)에서는, 용량 소자(FEC1)에 대한 전위의 기록의 동작예를 나타내었다. 또한, 도 11의 (A)에 있어서, 고레벨 전위는 "High"로 표기하고, 저레벨 전위는 "Low"로 표기하였다.
시각 T11 내지 시각 T12에서는, 회로(HC)에 전기적으로 접속되는 배선(VCL), 배선(VGL), 및 배선(VIL) 각각에 초기 상태로서의 전위가 인가된다. 구체적으로는, 예를 들어 배선(VCL)에는 전위 VFC1이 인가되고, 배선(VGL)에는 고레벨 전위가 인가되고, 배선(VIL)에는 전위 VIN1이 인가된다. 또한, VFC1은 일례로서, 양의 전위, 고레벨 전위, 접지 전위 등으로 할 수 있고, VIN1은 일례로서, 양의 전위, 고레벨 전위, 접지 전위 등으로 할 수 있다.
또한, 노드(N1)의 전위 V11은 노드(N2)의 전위 V21보다 낮은 전위인 것으로 한다. 또한, 용량 소자(FEC1)의 제 1 단자와 제 2 단자 간의 전압은 V11-V12이지만, 상기 전압에서는 용량 소자(FEC1)에 포함되는 강유전성을 가질 수 있는 유전체에서 분극이 일어나지 않는 것으로 한다. 또한, 시각 T11 내지 시각 T12에 있어서, 용량 소자(FEC1)에 포함되는 강유전성을 가질 수 있는 유전체에서 분극이 일어나지 않는 범위이면 노드(N1)의 전위 V11은 노드(N2)의 전위 V21보다 낮은 전위가 아니라 전위 V21과 같은 전위 또는 전위 V21보다 높은 전위로 하여도 좋다.
트랜지스터(M2)의 게이트에는 배선(VGL)으로부터의 고레벨 전위가 인가되기 때문에, 트랜지스터(M2)는 온 상태가 된다. 그러므로, 노드(N2)와 노드(NBG) 사이는 도통 상태가 되고, 노드(NBG)의 전위 VBG1은 노드(N2)의 전위 V21과 거의 같게 된다.
시각 T12 내지 시각 T13에서는 배선(VGL)에 저레벨 전위가 인가된다. 이로써, 트랜지스터(M2)의 게이트에는 배선(VGL)으로부터의 저레벨 전위가 인가되기 때문에, 트랜지스터(M2)는 오프 상태가 된다.
또한, 트랜지스터(M2)가 오프 상태가 됨으로써, 노드(N2)는 플로팅 상태가 된다.
시각 T13 내지 시각 T14에서는 배선(VCL)이 인가하는 전위 VFC1이 전위 VFC2로 변화된다. 전위 VFC2는 VFC1보다 낮은 전위이고, 용량 소자(FEC1)에 포함되어 있는 강유전성을 가질 수 있는 유전체에서 분극이 일어날 정도의 전위로 한다.
노드(N2)는 플로팅 상태이기 때문에 배선(VCL)이 인가하는 전위가 VFC1에서 VFC2로 변화됨으로써, 용량 소자(C1)의 용량 결합에 의하여 그 전압 변화에 따라 노드(N2)의 전위도 변화된다. 본 동작예에서는, 시각 T13 내지 시각 T14에 있어서 노드(N2)의 전위는 V21에서 V22로 변화되는 것으로 한다. 또한, 전위 VFC2는 VFC1보다 낮은 전위이기 때문에, 전위 V22는 V21보다 낮은 전위가 된다.
또한, 노드(N1)도 플로팅 상태이기 때문에 노드(N2)의 전위가 V21에서 V22로 변화됨으로써, 용량 소자(FEC1)의 용량 결합에 의하여 그 전압 변화에 따라 노드(N1)의 전위도 변화된다. 다만, 노드(N1)와 배선(VIL) 사이에는 트랜지스터(M1)의 게이트-제 1 단자 간에서의 게이트 용량이 존재하며, 노드(N1)와 노드(NBG) 사이에는 트랜지스터(M1)의 게이트-제 2 단자 간에서의 게이트 용량이 존재하기 때문에, 노드(N1)에서의 전압 변화는 노드(N2)의 전압 변화 V21-V22보다 작아지는 경우가 있다. 이때, 노드(N1)의 전위는 V11에서 V12로 변화되는 것으로 한다.
이때, 용량 소자(FEC1)의 제 1 단자와 제 2 단자 간의 전압은 V12-V22가 되고, 용량 소자(FEC1)에 있어서 용량 소자(FEC1)에 포함되어 있는 강유전성을 가질 수 있는 유전체에서 분극이 일어나는 것으로 한다. 즉, 이 타이밍에서 용량 소자(FEC1)에 대한 기록 동작이 수행되는 것으로 한다.
또한, 배선(VIL)이 인가하는 전위 VIN1을 양의 전위, 고레벨 전위 등으로 하여, 배선(VIL)으로부터 트랜지스터(M1)로 전위 VIN1을 공급함으로써, 트랜지스터(M1)의 게이트-제 1 단자 간을 통하여 노드(N1)의 전위를 승압시킬 수 있는 경우가 있다. 이로써, 용량 소자(FEC1)의 제 1 단자와 제 2 단자 간의 전압 V12-V22를 높일 수 있어, 용량 소자(FEC1)에 포함되어 있는 강유전성을 가질 수 있는 유전체에서 용이하게 분극을 일으킬 수 있는 경우가 있다.
시각 T14 내지 시각 T15에서는 배선(VCL)이 인가하는 전위 VFC2가 VFC1로 변화된다. 즉, 시각 T14 내지 시각 T15에서 배선(VCL)이 인가하는 전위는 시각 T13보다 전의 시각에 있어서 배선(VCL)이 인가하는 전위와 같은 것으로 한다.
노드(N2)는 시각 T12 이후에서는 플로팅 상태이기 때문에, 배선(VCL)이 인가하는 전위 VFC2가 VFC1로 변화됨으로써, 노드(N2)의 전위는 V22에서 다시 V21이 된다.
노드(N2)의 전위가 V22에서 V21로 변화됨으로써, 용량 소자(FEC1)의 용량 결합에 의하여 노드(N1)의 전위 V12도 변화된다. 또한, 시각 T13 내지 시각 T14의 동작에 의하여, 용량 소자(FEC1)에 포함되는 강유전성을 가질 수 있는 유전체에서는 분극이 일어나기 때문에, 노드(N1)의 전위는 원래의 전위 V11이 되지 않고, 전위 V12보다 높으며 전위 V11보다 낮은 전위가 된다. 본 동작예에서는, 시각 T14 내지 시각 T15에 있어서 노드(N1)의 전위는 전위 V12에서 전위 V13으로 변화되는 것으로 한다.
또한, 전위 V13은 전위 V21 및 전위 VIN1보다 낮은 전위로 한다. 여기서, 트랜지스터(M1)의 게이트-소스 간 전압 V13-VIN1은 트랜지스터(M1)의 문턱 전압보다 낮아지는 것으로 하고, 트랜지스터(M1)는 오프 상태가 되는 것으로 한다.
시각 T15 내지 시각 T16에서는 배선(VGL)에 고레벨 전위가 인가된다. 이로써, 트랜지스터(M2)의 게이트에는 배선(VGL)으로부터의 고레벨 전위가 인가되기 때문에, 트랜지스터(M2)는 온 상태가 된다.
상기 동작에 의하여 용량 소자(FEC1)에 대한 전위의 기록을 수행할 수 있다.
도 11의 (B)는 회로(HC)의 동작예를 나타낸 타이밍 차트이고, 시각 T21 내지 시각 T24 및 그 근방의 시각에서의 배선(VCL), 배선(VGL), 배선(VIL), 노드(N1), 노드(N2), 및 노드(NBG) 각각의 전위의 변화를 나타낸 것이다. 특히, 도 11의 (B)에서는, 트랜지스터(22) 및 트랜지스터(32)의 백 게이트에 대한 전위의 기록의 동작예를 나타내었다. 또한, 도 11의 (B)에 있어서, 고레벨 전위는 "High"로 표기하고, 저레벨 전위는 "Low"로 표기하였다.
시각 T21은 도 11의 (A)의 타이밍 차트의 시각 T16 이후의 시각으로 한다. 그러므로, 시각 T21 내지 시각 T22에서는 배선(VCL)에는 전위 VFC1이 인가되고, 배선(VGL)에는 고레벨 전위가 인가되고, 배선(VIL)에는 전위 VIN1이 인가된다. 또한, 노드(N1)의 전위는 V13이 되고, 노드(N2)의 전위는 V21이 되고, 노드(NBG)는 VBG1(=V21)이 된다.
시각 T22 내지 시각 T23에서는 배선(VIL)이 인가하는 전위 VIN1이 전위 VIN2로 변화된다. 또한, 전위 VIN2는 VIN1보다 낮은 전위이다. 또한, 전위 VIN2는 예를 들어 음의 전위, 저레벨 전위 등으로 할 수 있다.
트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터 전위 VIN2가 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-VIN2가 된다. 여기서, V13-VIN2는 트랜지스터(M1)의 문턱 전압보다 높은 전압으로 한다.
V13-VIN2를 트랜지스터(M1)의 문턱 전압보다 높은 전압으로 함으로써, 트랜지스터(M1)는 온 상태가 된다. 또한, 배선(VGL)에는 고레벨 전위가 인가되고, 트랜지스터(M2)도 온 상태이기 때문에, 배선(VIL)으로부터 트랜지스터(M1), 노드(NBG), 및 트랜지스터(M2)를 통하여 노드(N2)에 전위가 공급된다.
구체적으로는, 노드(N2) 및 노드(NBG) 각각의 전위는 V21에서 저하한다. 본 동작예에서는, 시각 T22 내지 시각 T23에 있어서, 노드(N2) 및 노드(NBG) 각각의 전위는 V21에서 전압 ΔVBG만큼 저하하는 것으로 한다. 또한, 노드(N2) 및 노드(NBG) 각각의 전위는 ΔVBG만큼 저하하여 VBG2가 되는 것으로 한다.
또한, 노드(N2)의 전위가 V21에서 VBG2로 저하함으로써, 용량 소자(FEC1)의 용량 결합에 의하여 노드(N1)의 전위 V13도 저하한다. 또한, 본 동작예에서는 시각 T22 내지 시각 T23에 있어서, 노드(N1)의 전위는 V13-αΔVBG가 되는 것으로 한다. 또한, α는 용량 소자(FEC1)의 용량 결합 계수로 한다.
시각 T23 내지 시각 T24에서는 배선(VIL)이 인가하는 전위 VIN2가 VIN1로 변화된다. 즉, 시각 T23 내지 시각 T24에서 배선(VIL)이 인가하는 전위는 시각 T22보다 전의 시각에 있어서 배선(VIL)이 인가하는 전위와 같은 것으로 한다.
이때, 트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터의 전위 VIN1이 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-αΔVBG-VIN1이 된다. 또한, V13-αΔVBG는 V13보다 낮은 전위이고, V13은 VIN1보다 낮은 전위이다. 또한, V13-VIN1은 트랜지스터(M1)의 문턱 전압보다 낮아지기 때문에, V13-αΔVBG-VIN1도 트랜지스터(M1)의 문턱 전압보다 낮아진다. 이로써, 시각 T23 내지 시각 T24에서는 트랜지스터(M1)는 오프 상태가 된다.
상기 동작에 의하여 회로(HC)의 노드(NBG)에 대하여 전압 VBG2의 기록을 수행할 수 있다. 특히, VIN2를 음의 전위로 함으로써, VBG2를 음의 전위로 할 수 있어, 회로(HC)의 노드(NBG)에 대하여 음의 전위로서 VBG2를 기록할 수 있다. 또한, 트랜지스터(M1)의 게이트-소스 간 전압을 문턱 전압보다 낮게 하여, 트랜지스터(M1)를 오프 상태로 할 수 있기 때문에, 노드(NBG)의 음의 전위 VBG2를 길게 유지할 수 있다. 이에 의하여, 트랜지스터(22) 및 트랜지스터(32)의 백 게이트에 음의 전위 VBG2를 긴 시간 공급할 수 있다. 또한, 상황에 따라, 같은 동작을 수행하여 노드(NBG)에 유지되어 있는 음의 전위를 리프레시하여도 좋다.
다음으로, 도 11의 (B)의 동작예의 시각 T24 후에 노드(NBG)의 전위를 재기록하는 경우의 동작예에 대하여 설명한다.
[노드(NBG)의 전위를 저하시키는 경우]
노드(NBG)의 전위를 저하시키려고 하는 경우, 예를 들어 도 12의 (A)에 나타낸 타이밍 차트와 같이, 회로(HC)를 동작시키면 좋다. 도 12의 (A)의 타이밍 차트는 시각 T31 내지 시각 T34 및 그 근방의 시각에서의 배선(VCL), 배선(VGL), 배선(VIL), 노드(N1), 노드(N2), 및 노드(NBG) 각각의 전위의 변화를 나타낸 것이다. 또한, 도 12의 (A)에 있어서, 고레벨 전위는 "High"로 표기하고, 저레벨 전위는 "Low"로 표기하였다.
시각 T31은 도 11의 (B)의 타이밍 차트의 시각 T24 이후의 시각으로 한다. 그러므로, 시각 T31 내지 시각 T32에서는 배선(VCL)에는 전위 VFC1이 인가되고, 배선(VGL)에는 고레벨 전위가 인가되고, 배선(VIL)에는 전위 VIN1이 인가된다. 또한, 노드(N1)의 전위는 V13-αΔVBG가 되고, 노드(N2)의 전위는 VBG2가 되고, 노드(NBG)는 VBG2가 된다.
시각 T32 내지 시각 T33에서는 배선(VIL)이 인가하는 전위 VIN1이 전위 VIN3으로 변화된다. 또한, 전위 VIN3은 VIN2보다 낮은 전위이다. 또한, 전위 VIN3은 예를 들어 VIN2보다 낮은 음의 전위, 저레벨 전위 등으로 할 수 있다.
트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터 전위 VIN3이 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-VIN3이 된다. 그리고, V13-VIN2는 트랜지스터(M1)의 문턱 전압보다 높은 전압이고, 또한 VIN3은 VIN2보다 낮은 전위이기 때문에, V13-VIN3도 트랜지스터(M1)의 문턱 전압보다 높은 전압이 된다.
V13-VIN3이 트랜지스터(M1)의 문턱 전압보다 높은 전압이기 때문에, 트랜지스터(M1)는 온 상태가 된다. 또한, 배선(VGL)에는 고레벨 전위가 인가되고, 트랜지스터(M2)도 온 상태이기 때문에, 배선(VIL)으로부터 트랜지스터(M1), 노드(NBG), 및 트랜지스터(M2)를 통하여 노드(N2)에 전위가 공급된다.
구체적으로는, 노드(N2) 및 노드(NBG) 각각의 전위는 VBG2에서 저하한다. 본 동작예에서는, 시각 T32 내지 시각 T33에 있어서, 노드(N2) 및 노드(NBG) 각각의 전위는 VBG2에서 전압 ΔVBGN만큼 저하하는 것으로 한다. 또한, 노드(N2) 및 노드(NBG) 각각의 전위는 ΔVBGN만큼 저하하여 전위 VBG3이 되는 것으로 한다.
또한, 노드(N2)의 전위가 VBG2에서 VBG3으로 저하함으로써, 용량 소자(FEC1)의 용량 결합에 의하여 노드(N1)의 전위 V13-αΔVBG도 저하한다. 또한, 본 동작예에서는, 시각 T32 내지 시각 T33에 있어서 노드(N1)의 전위는 V13-α(ΔVBG+ΔVBGN)가 되는 것으로 한다.
시각 T33 내지 시각 T34에서는 배선(VIL)이 인가하는 전위 VIN3이 VIN1로 변화된다. 즉, 시각 T33 내지 시각 T34에서 배선(VCL)이 인가하는 전위는 시각 T32보다 전의 시각에 있어서 배선(VIL)이 인가하는 전위와 같은 것으로 한다.
이때, 트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터의 전위 VIN1이 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-α(ΔVBG+ΔVBGN)-VIN1이 된다. 또한, V13-α(ΔVBG+ΔVBGN)는 V13보다 낮은 전위이고, V13은 VIN1보다 낮은 전위이다. 또한, V13-VIN1은 트랜지스터(M1)의 문턱 전압보다 낮아지기 때문에, V13-α(ΔVBG+ΔVBGN)-VIN1도 트랜지스터(M1)의 문턱 전압보다 낮아진다. 이로써, 시각 T33 내지 시각 T34에서는 트랜지스터(M1)는 오프 상태가 된다.
도 12의 (B)의 동작예를 회로(HC)가 수행하도록 함으로써 도 11의 (B)의 동작예에서 노드(NBG)에 기록된 전압을 더 작은 전압으로 재기록할 수 있다.
[노드(NBG)의 전위를 상승시키는 경우]
노드(NBG)의 전위를 상승시키려고 하는 경우, 예를 들어 도 12의 (B)에 나타낸 타이밍 차트와 같이, 회로(HC)를 동작시키면 좋다. 도 12의 (B)의 타이밍 차트는 시각 T41 내지 시각 T45 및 그 근방의 시각에서의 배선(VCL), 배선(VGL), 배선(VIL), 노드(N1), 노드(N2), 및 노드(NBG) 각각의 전위의 변화를 나타낸 것이다. 또한, 도 12의 (B)에 있어서, 고레벨 전위는 "High"로 표기하고, 저레벨 전위는 "Low"로 표기하였다.
시각 T41은 도 11의 (B)의 타이밍 차트의 시각 T24 이후의 시각으로 한다. 그러므로, 시각 T41 내지 시각 T42에서는 배선(VCL)에는 전위 VFC1이 인가되고, 배선(VGL)에는 고레벨 전위가 인가되고, 배선(VIL)에는 전위 VIN1이 인가된다. 또한, 노드(N1)의 전위는 V13-αΔVBG가 되고, 노드(N2)의 전위는 VBG2가 되고, 노드(NBG)는 VBG2가 된다.
시각 T42 내지 시각 T43에서는 배선(VCL)이 인가하는 전위 VFC1이 전위 VFC3으로 변화된다. 또한, 전위 VFC3은 VFC1보다 높은 전위이다.
노드(N2) 및 노드(NBG)가 플로팅 상태인 경우, 배선(VCL)이 인가하는 전위가 VFC1에서 VFC3으로 변화됨으로써, 용량 소자(C1)의 용량 결합에 의하여 그 전압 변화에 따라 노드(N2) 및 노드(NBG)의 전위도 변화된다. 본 동작예에서는, 시각 T42 내지 시각 T43에 있어서, 노드(N2) 및 노드(NBG) 각각의 전위는 VBG2에서 전압 ΔVBGP만큼 상승하는 것으로 한다. 또한, 노드(N2) 및 노드(NBG) 각각의 전위는 ΔVBGP만큼 저하하여 전위 VBG4가 되는 것으로 한다.
또한, 노드(N1)도 플로팅 상태이기 때문에 노드(N2)의 전위가 VBG2에서 VBG4로 변화됨으로써, 용량 소자(FEC1)의 용량 결합에 의하여 그 전압 변화에 따라 노드(N1)의 전위도 변화된다. 본 동작예에서는, 노드(N1)의 전위는 V13-αΔVBG에서 V13-α(ΔVBG-ΔVBGP)로 변화되는 것으로 한다.
또한, 시각 T42 내지 시각 T43에서의 노드(N1)와 노드(N2) 간의 전압으로는, 용량 소자(FEC1)에 포함되어 있는 강유전성을 가질 수 있는 유전체에서 분극의 반전이 일어나지 않는 것으로 한다. 환언하면, 배선(VCL)으로부터 공급되는, 전위 VFC1에서 전위 VFC3으로 변화된 전압은 상기 유전체에서 분극의 반전이 일어나지 않을 정도의 전압으로 한다.
트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터의 전위 VIN1이 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-α(ΔVBG-ΔVBGP)-VIN1이 된다. 시각 T41 내지 시각 T42에서의 트랜지스터(M1)의 게이트-소스 간 전압은 V13-αΔVBG-VIN1이기 때문에, 시각 T42 내지 시각 T43의 동작(배선(VCL)이 인가하는 전위의 VFC1에서 VFC3으로의 변화)에 의하여 트랜지스터(M1)의 게이트-소스 간 전압은 ΔVBGP만큼 상승한다.
여기서, V13-α(ΔVBG-ΔVBGP)-VIN1은 트랜지스터(M1)의 문턱 전압보다 작게 하여, 트랜지스터(M1)는 오프 상태로 한다.
시각 T43 내지 시각 T44에서는 배선(VIL)이 인가하는 전위 VIN1이 전위 VIN4로 변화된다. 또한, 전위 VIN4는 VIN1보다 낮은 전위이며, 전위 VIN2보다 높은 전위이다. 또한, 전위 VIN4는 예를 들어 VIN1보다 낮으며 VIN2보다 높은 음의 전위, 저레벨 전위 등으로 할 수 있다.
트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터의 전위 VIN4가 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-α(ΔVBG-ΔVBGP)-VIN4가 된다. 여기서, V13-α(ΔVBG-ΔVBGP)-VIN4는 트랜지스터(M1)의 문턱 전압보다 높은 전압으로 한다.
V13-α(ΔVBG-ΔVBGP)-VIN4를 트랜지스터(M1)의 문턱 전압보다 높은 전압으로 함으로써, 트랜지스터(M1)는 온 상태가 된다. 또한, 배선(VGL)에는 고레벨 전위가 인가되고, 트랜지스터(M2)도 온 상태이기 때문에, 배선(VIL)으로부터 트랜지스터(M1), 노드(NBG), 및 트랜지스터(M2)를 통하여 노드(N2)에 전위가 공급된다.
구체적으로는, 노드(N2) 및 노드(NBG) 각각의 전위는 VBG4에서 저하한다. 본 동작예에서는, 시각 T43 내지 시각 T44에 있어서, 노드(N2) 및 노드(NBG) 각각의 전위는 VBG4에서 전압 ΔVBGQ만큼 저하하는 것으로 한다. 또한, 노드(N2) 및 노드(NBG) 각각의 전위는 ΔVBGQ만큼 저하하여 전위 VBG5가 되는 것으로 한다.
또한, 노드(N2)의 전위가 VBG4에서 VBG5로 저하함으로써, 용량 소자(FEC1)의 용량 결합에 의하여 노드(N1)의 전위 V13-α(ΔVBGN-ΔVBGP)도 저하한다. 또한, 본 동작예에서는, 시각 T43 내지 시각 T44에 있어서, 노드(N1)의 전위는 V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)가 되는 것으로 한다.
시각 T44 내지 시각 T45에서는 배선(VIL)이 인가하는 전위 VIN4가 VIN1로 변화된다. 즉, 시각 T44 내지 시각 T45에서 배선(VIL)이 인가하는 전위는 시각 T43보다 전의 시각에 있어서 배선(VIL)이 인가하는 전위와 같은 것으로 한다.
이때, 트랜지스터(M1)의 제 1 단자에는 배선(VIL)으로부터의 전위 VIN1이 인가되기 때문에, 트랜지스터(M1)의 게이트-소스 간 전압은 V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)-VIN1이 된다. 또한, V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)는 V13보다 낮은 전위이고, V13은 VIN1보다 낮은 전위이다. 또한, V13-VIN1은 트랜지스터(M1)의 문턱 전압보다 낮아지기 때문에, V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)-VIN1도 트랜지스터(M1)의 문턱 전압보다 낮아진다. 이로써, 시각 T44 내지 시각 T45에서는 트랜지스터(M1)는 오프 상태가 된다.
상기 동작에 의하여 회로(HC)의 노드(NBG)에 전압 VBG2보다 높은 전압 VBG5를 기록할 수 있다. 또한, 트랜지스터(M1)가 오프 상태이기 때문에, 노드(NBG)의 음의 전위 VBG5를 길게 유지할 수 있고, 이로써 트랜지스터(22) 및 트랜지스터(32)의 백 게이트에 음의 전위 VBG5를 긴 시간 공급할 수 있다.
도 12의 (A) 및 (B)의 타이밍 차트의 동작에 의하여 회로(HC)의 노드(NBG)에 기록되어 있는 전압 VBG2를 다른 전위로 재기록할 수 있다.
도 13은 참조 셀(21(1)) 및 연산 셀(31(1))을 가지는 반도체 장치(10D1)를 설명하기 위한 도면이고, 도 14는 참조 셀(21(2)) 및 연산 셀(31(2))을 가지는 반도체 장치(10D2)를 설명하기 위한 도면이고, 도 15는 참조 셀(21(3)) 및 연산 셀(31(3))을 가지는 반도체 장치(10D3)를 설명하기 위한 도면이다. 반도체 장치(10D1)의 참조 셀(21(1)), 반도체 장치(10D2)의 참조 셀(21(2)), 및 반도체 장치(10D3)의 참조 셀(21(3))은 트랜지스터(22), 트랜지스터(24), 및 용량 소자(25) 외에 트랜지스터(23)를 가진다. 또한, 반도체 장치(10D1)의 연산 셀(31(1)), 반도체 장치(10D2)의 연산 셀(31(2)), 및 반도체 장치(10D3)의 연산 셀(31(3))은 트랜지스터(32), 트랜지스터(34), 및 용량 소자(35) 외에 트랜지스터(33)를 가진다.
트랜지스터(23)의 소스 및 드레인 중 한쪽은 트랜지스터(22)의 소스 및 드레인 중 한쪽 및 배선(XCL)에 전기적으로 접속된다. 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(33)의 소스 및 드레인 중 한쪽은 트랜지스터(32)의 소스 및 드레인 중 한쪽 및 배선(WCL)에 전기적으로 접속된다. 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 트랜지스터(34)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(23)의 게이트 및 트랜지스터(33)의 게이트는 배선(VBL)에 전기적으로 접속된다. 트랜지스터(23)의 백 게이트 및 트랜지스터(33)의 백 게이트에는 저전원 전위(예를 들어 접지 전위) 등의 정전위를 인가할 수 있다. 또한, 트랜지스터(23)의 백 게이트의 전위 및 트랜지스터(33)의 백 게이트의 전위를 변동시킬 수 있는 구성으로 하여도 좋다.
배선(VBL)에는 바이어스 전위가 인가된다. 구체적으로는, 배선(VBL)에는 트랜지스터(23) 및 트랜지스터(33)를 포화 영역에서 동작시키기 위한 전위가 인가된다. 이로써, 트랜지스터(23) 및 트랜지스터(33)는 정전류원으로서의 기능을 가질 수 있기 때문에, 바이어스 트랜지스터로서의 기능을 가질 수 있다. 이에 의하여, 트랜지스터(23), 트랜지스터(33)의 게이트에 바이어스 전위를 인가함으로써, 트랜지스터(24)의 소스 및 드레인 중 한쪽의 전위 및 트랜지스터(34)의 소스 및 드레인 중 한쪽의 전위의 변동을 작게 할 수 있다. 이로써, 트랜지스터(24)의 문턱 전압 및 트랜지스터(34)의 문턱 전압이 DIBL에 의하여 변동하는 것을 억제할 수 있다. 이에 의하여, 연산에 의하여 얻어지는 데이터의 정밀도를 높일 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 적용할 수 있는 장치인 연산 장치의 일례에 대하여 설명한다. 연산 장치는 적화 연산이 가능한 회로를 가진다. 연산 장치는 연산 회로라고 하는 경우가 있다.
<연산 장치의 구성예>
도 16은 제 1 데이터와 제 2 데이터의 적화 연산을 수행하는 연산 장치의 구성예를 나타낸 것이다. 도 16에 나타낸 연산 장치(MAC1)는 각 셀에 유지된 전위에 대응하는 제 1 데이터(가중치 데이터)와 입력된 제 2 데이터(입력 데이터)의 적화 연산을 수행하고, 또한 상기 적화 연산의 결과를 사용하여 활성화 함수의 연산을 수행하는 회로이다. 또한 제 1 데이터 및 제 2 데이터는, 일례로서 아날로그 데이터 또는 멀티레벨의 데이터(이산적인 데이터)로 할 수 있다.
연산 장치(MAC1)는 회로(WCS)와, 회로(XCS)와, 회로(WSD)와, 회로(SWS1)와, 회로(SWS2)와, 셀 어레이(CA)와, 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)를 가진다.
셀 어레이(CA)는 연산 셀(31_1,1) 내지 연산 셀(31_m,n)과 참조 셀(21_1) 내지 참조 셀(21_m)을 가진다. 연산 셀(31_1,1) 내지 연산 셀(31_m,n)의 각각은, 일례로서 앞의 실시형태에서 설명한 연산 셀(31)과 마찬가지로, 트랜지스터(32)와, 트랜지스터(34)와, 용량 소자(35)를 가진다. 참조 셀(21_1) 내지 참조 셀(21_m)의 각각은, 일례로서 앞의 실시형태에서 설명한 참조 셀(21)과 마찬가지로, 트랜지스터(22)와, 트랜지스터(24)와, 용량 소자(25)를 가진다. 또한 이하의 설명에서는, 상기 실시형태 1에서 설명한 '소스 및 드레인 중 한쪽'을 '제 1 단자'로서, '소스 및 드레인 중 다른 쪽'을 '제 2 단자'로서 설명하는 경우가 있다. 또한, 이하에서는 용량 소자의 '한쪽 전극'을 '제 1 단자'로서, '다른 쪽 전극'을 '제 2 단자'로서 설명하는 경우가 있다.
도 16에서는, 연산 셀(31_1,1)에 있어서 트랜지스터(32)의 제 1 단자와, 트랜지스터(34)의 백 게이트와, 용량 소자(35)의 제 1 단자의 접속 부분을 노드(NN_11)로 하였다. 마찬가지로, 도 16에서는 연산 셀(31_1,n), 연산 셀(31_m,1), 및 연산 셀(31_m,n)에 있어서, 같은 접속 부분을 노드(NN_1n), 노드(NN_m1), 및 노드(NN_mn)로 하였다. 마찬가지로 도 16에서는, 참조 셀(21_1) 및 참조 셀(21_m)에서 같은 접속 부분을 노드(NN_ref1) 및 노드(NNref_m)로 하였다. 또한, 노드(NN_11) 내지 노드(NN_mn) 및 노드(NNref_1) 내지 노드(NNref_m)는 각각의 셀의 유지 노드로서 기능한다.
회로(SWS1)는, 일례로서 트랜지스터(F3_1) 내지 트랜지스터(F3_n)를 가진다. 트랜지스터(F3_1)의 제 1 단자는 배선(WCL_1)에 전기적으로 접속되고, 트랜지스터(F3_1)의 제 2 단자는 회로(WCS)에 전기적으로 접속되고, 트랜지스터(F3_1)의 게이트는 배선(SWL1)에 전기적으로 접속되어 있다. 트랜지스터(F3_n)의 제 1 단자는 배선(WCL_n)에 전기적으로 접속되고, 트랜지스터(F3_n)의 제 2 단자는 회로(WCS)에 전기적으로 접속되고, 트랜지스터(F3_n)의 게이트는 배선(SWL1)에 전기적으로 접속되어 있다.
트랜지스터(F3_1) 내지 트랜지스터(F3_n)의 각각으로서는, 예를 들어 셀 어레이(CA)가 가지는 트랜지스터에 적용할 수 있는 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 각각으로서는 OS 트랜지스터를 사용하는 것이 바람직하다.
회로(SWS1)는 회로(WCS)와 배선(WCL_1) 내지 배선(WCL_n) 각각의 사이를 도통 상태 또는 비도통 상태로 하는 회로로서 기능한다.
회로(SWS2)는, 일례로서 트랜지스터(F4_1) 내지 트랜지스터(F4_n)를 가진다. 트랜지스터(F4_1)의 제 1 단자는 배선(WCL_1)에 전기적으로 접속되고, 트랜지스터(F4_1)의 제 2 단자는 변환 회로(ITRZ_1)의 입력 단자에 전기적으로 접속되고, 트랜지스터(F4_1)의 게이트는 배선(SWL2)에 전기적으로 접속되어 있다. 트랜지스터(F4_n)의 제 1 단자는 배선(WCL_n)에 전기적으로 접속되고, 트랜지스터(F4_n)의 제 2 단자는 변환 회로(ITRZ_n)의 입력 단자에 전기적으로 접속되고, 트랜지스터(F4_n)의 게이트는 배선(SWL2)에 전기적으로 접속되어 있다.
트랜지스터(F4_1) 내지 트랜지스터(F4_n)의 각각으로서는, 예를 들어 셀 어레이(CA)가 가지는 트랜지스터에 적용할 수 있는 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 각각으로서는 OS 트랜지스터를 사용하는 것이 바람직하다.
회로(SWS2)는 배선(WCL_1)과 변환 회로(ITRZ_1) 사이 및 배선(WCL_n)과 변환 회로(ITRZ_n) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
회로(WCS)는 셀 어레이(CA)가 가지는 각각의 셀에 저장하기 위한 데이터를 공급하는 기능을 가진다.
회로(XCS)는 배선(XCL_1) 내지 배선(XCL_m)에 전기적으로 접속되어 있다. 회로(XCS)는 셀 어레이(CA)가 가지는 참조 셀(21_1) 및 참조 셀(21_m)의 각각에 대하여 후술하는 참조 데이터에 대응하는 전류량의 전류 또는 제 2 데이터에 대응하는 전류량의 전류를 흘리는 기능을 가진다.
회로(WSD)는 배선(WSL_1) 내지 배선(WSL_m)에 전기적으로 접속되어 있다. 회로(WSD)는 연산 셀(31_1,1) 내지 연산 셀(31_m,n)에 제 1 데이터를 기록할 때 배선(WSL_1) 내지 배선(WSL_m)에 소정의 신호를 공급함으로써, 제 1 데이터가 기록되는 셀 어레이(CA)의 행을 선택하는 기능을 가진다. 구체적으로는, 회로(WSD)는 트랜지스터(22) 및 트랜지스터(32)의 온 또는 오프를 제어하는 신호를 생성하고, 상기 신호를 트랜지스터(22)의 게이트 및 트랜지스터(32)의 게이트에 공급하는 기능을 가진다. 즉, 배선(WSL_1) 내지 배선(WSL_m)은 기록 워드선으로서 기능한다.
또한, 회로(WSD)는, 일례로서 배선(SWL1)과 배선(SWL2)에 전기적으로 접속되어 있다. 회로(WSD)는 배선(SWL1)에 소정의 신호를 공급함으로써, 회로(WCS)와 셀 어레이(CA) 사이를 도통 상태 또는 비도통 상태로 하는 기능과, 배선(SWL2)에 소정의 신호를 공급함으로써, 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)와 셀 어레이(CA) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n) 각각은, 일례로서 입력 단자와 출력 단자를 가진다. 예를 들어, 변환 회로(ITRZ_1)의 출력 단자는 배선(OL_1)에 전기적으로 접속되고, 변환 회로(ITRZ_n)의 출력 단자는 배선(OL_n)에 전기적으로 접속되어 있다.
변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n) 각각은 입력 단자에 전류가 입력됨으로써, 상기 전류의 양에 대응하는 전압으로 변환하고, 출력 단자로부터 상기 전압을 출력하는 기능을 가진다. 상기 전압으로서는, 예를 들어 아날로그 전압, 디지털 전압 등으로 할 수 있다. 또한, 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n) 각각은 함수계의 연산 회로를 가져도 좋다. 이 경우, 예를 들어 변환된 전압을 사용하여 상기 연산 회로에 의하여 함수의 연산을 수행하고, 연산의 결과를 배선(OL_1) 내지 배선(OL_n)으로 출력하여도 좋다.
특히, 계층형 신경망의 연산을 수행하는 경우, 상술한 함수로서는, 예를 들어 시그모이드 함수, tanh 함수, 소프트맥스 함수, ReLU 함수, 문턱값 함수 등을 사용할 수 있다.
<<회로(WCS), 회로(XCS)>>
여기서는 회로(WCS) 및 회로(XCS)의 구체적인 예에 대하여 설명한다.
우선, 회로(WCS)에 대하여 설명한다. 도 17의 (A)는 회로(WCS)의 일례를 나타낸 블록도이다. 또한, 도 17의 (A)에는 회로(WCS)의 주변의 회로와의 전기적인 접속을 나타내기 위하여, 회로(SWS1), 트랜지스터(F3), 배선(SWL1), 배선(WCL)도 나타내었다. 또한, 트랜지스터(F3)는 도 16의 연산 장치(MAC1)에 포함되어 있는 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 중 어느 하나이고, 배선(WCL)은 도 16의 연산 장치(MAC1)에 포함되어 있는 배선(WCL_1) 내지 배선(WCL_n) 중 어느 하나이다.
도 17의 (A)에 나타낸 회로(WCS)는, 일례로서 스위치(SWW)를 가진다. 스위치(SWW)의 제 1 단자는 트랜지스터(F3)의 제 2 단자에 전기적으로 접속되고, 스위치(SWW)의 제 2 단자는 배선(VINIL1)에 전기적으로 접속되어 있다. 배선(VINIL1)은 배선(WCL)에 초기화용 전위를 인가하는 배선으로서 기능하고, 초기화용 전위로서는 접지 전위(GND), 저레벨 전위, 고레벨 전위 등으로 할 수 있다. 또한, 스위치(SWW)는 배선(WCL)에 초기화용 전위를 인가할 때만 온 상태가 되고, 이 외에는 오프 상태가 되는 것으로 한다.
스위치(SWW)로서는, 예를 들어 아날로그 스위치 또는 트랜지스터 등의 전기적인 스위치 등을 적용할 수 있다. 또한, 스위치(SWW)로서 예를 들어 트랜지스터를 적용하는 경우, 상기 트랜지스터는 예를 들어 셀 어레이(CA)가 가지는 트랜지스터에 적용할 수 있는 트랜지스터를 사용할 수 있다. 또한, 전기적인 스위치 이외로서는 기계적인 스위치를 적용하여도 좋다.
또한, 도 17의 (A)의 회로(WCS)는, 일례로서 복수의 전류원(CS)을 가진다. 구체적으로는, 회로(WCS)는 K비트(2K레벨)(K는 1 이상의 정수)의 제 1 데이터를 전류로서 출력하는 기능을 가지고, 이 경우, 회로(WCS)는 2K-1개의 전류원(CS)을 가진다. 또한, 회로(WCS)는 첫 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 하나 가지고, 두 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 2개 가지고, K 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 2K-1개 가진다.
도 17의 (A)에서, 각각의 전류원(CS)은 단자(T1)와 단자(T2)를 가진다. 각각의 전류원(CS)의 단자(T1)는 회로(SWS1)가 가지는 트랜지스터(F3)의 제 2 단자에 전기적으로 접속되어 있다. 또한, 하나의 전류원(CS)의 단자(T2)는 배선(DW_1)에 전기적으로 접속되고, 2개의 전류원(CS)의 단자(T2) 각각은 배선(DW_2)에 전기적으로 접속되고, 2K-1개의 전류원(CS)의 단자(T2) 각각은 배선(DW_K)에 전기적으로 접속되어 있다.
회로(WCS)가 가지는 복수의 전류원(CS)은 각각 동일한 정전류 IWut를 단자(T1)로부터 출력하는 기능을 가진다. 정전류 IWut는 실시형태 1에서 설명한 정규화된 전류 IWut에 상당한다. 또한, 실제로는 연산 장치(MAC1)의 제작 단계에 있어서, 각각의 전류원(CS)에 포함되어 있는 트랜지스터의 전기 특성의 편차로 인하여 오차가 생기는 경우가 있다. 그러므로, 복수의 전류원(CS)의 단자(T1) 각각으로부터 출력되는 정전류 IWut의 오차는 10% 이내가 바람직하고, 5% 이내인 것이 더 바람직하고, 1% 이내인 것이 더 바람직하다. 또한, 본 실시형태에서는 회로(WCS)에 포함되어 있는 복수의 전류원(CS)의 단자(T1)로부터 출력되는 정전류 IWut의 오차는 없는 것으로 하여 설명한다.
배선(DW_1) 내지 배선(DW_K)은 전기적으로 접속되어 있는 전류원(CS)으로부터 정전류 IWut를 출력하기 위한 제어 신호를 송신하는 배선으로서 기능한다. 구체적으로는, 예를 들어 배선(DW_1)에 고레벨 전위가 인가되어 있을 때 배선(DW_1)에 전기적으로 접속되어 있는 전류원(CS)은 정전류로서 IWut를 트랜지스터(F3)의 제 2 단자에 흘리고, 또한 배선(DW_1)에 저레벨 전위가 인가되어 있을 때 배선(DW_1)에 전기적으로 접속되어 있는 전류원(CS)은 IWut를 출력하지 않는다.
배선(DW_1)에 전기적으로 접속되어 있는 하나의 전류원(CS)이 흘리는 전류는 첫 번째 비트의 값에 상당하고, 배선(DW_2)에 전기적으로 접속되어 있는 2개의 전류원(CS)이 흘리는 전류는 두 번째 비트의 값에 상당하고, 배선(DW_K)에 전기적으로 접속되어 있는 K개의 전류원(CS)이 흘리는 전류는 K 번째 비트의 값에 상당한다.
또한, 도 17의 (A)에서는 K가 3 이상의 정수인 경우의 회로(WCS)를 나타내었지만, K가 1인 경우에는 도 17의 (A)의 회로(WCS)를 배선(DW_2) 내지 배선(DW_K)에 전기적으로 접속되어 있는 전류원(CS)을 제공하지 않는 구성으로 하면 좋다. 또한, K가 2인 경우에는 도 17의 (A)의 회로(WCS)를 배선(DW_3) 내지 배선(DW_K)에 전기적으로 접속되어 있는 전류원(CS)을 제공하지 않는 구성으로 하면 좋다.
다음으로, 전류원(CS)의 구체적인 구성예에 대하여 설명한다.
도 18의 (A)에 나타낸 전류원(CS1)은 도 17의 (A)의 회로(WCS)에 포함되는 전류원(CS)에 적용할 수 있는 회로이고, 전류원(CS1)은 트랜지스터(Tr1)와 트랜지스터(Tr2)를 가진다.
트랜지스터(Tr1)의 제 1 단자는 배선(VDDL)에 전기적으로 접속되고, 트랜지스터(Tr1)의 제 2 단자는 트랜지스터(Tr1)의 게이트와, 트랜지스터(Tr1)의 백 게이트와, 트랜지스터(Tr2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 제 2 단자는 단자(T1)에 전기적으로 접속되고, 트랜지스터(Tr2)의 게이트는 단자(T2)에 전기적으로 접속되어 있다. 또한, 단자(T2)는 배선(DW)에 전기적으로 접속되어 있다.
배선(DW)은 도 17의 (A)의 배선(DW_1) 내지 배선(DW_K) 중 어느 하나이다.
배선(VDDL)은 정전위를 인가하는 배선으로서 기능한다. 상기 정전위로서는, 예를 들어 고레벨 전위로 할 수 있다.
배선(VDDL)이 인가하는 정전위를 고레벨 전위로 하였을 때, 트랜지스터(Tr1)의 제 1 단자에는 고레벨 전위가 입력된다. 또한, 트랜지스터(Tr1)의 제 2 단자의 전위는 상기 고레벨 전위보다 낮은 전위로 한다. 이때, 트랜지스터(Tr1)의 제 1 단자는 드레인으로서 기능하고, 트랜지스터(Tr1)의 제 2 단자는 소스로서 기능한다. 또한, 트랜지스터(Tr1)의 게이트와 트랜지스터(Tr1)의 제 2 단자는 전기적으로 접속되어 있기 때문에, 트랜지스터(Tr1)의 게이트-소스 간 전압은 0V가 된다. 그러므로, 트랜지스터(Tr1)의 문턱 전압이 적절한 범위 내인 경우, 트랜지스터(Tr1)의 제 1 단자-제 2 단자 간에는 서브스레숄드 영역의 전류 범위의 전류(드레인 전류)가 흐른다. 상기 전류의 양으로서는 트랜지스터(Tr1)가 OS 트랜지스터인 경우, 예를 들어 1.0×10-8A 이하인 것이 바람직하고, 또한 1.0×10-12A 이하인 것이 더 바람직하고, 또한 1.0×10-15A 이하인 것이 더 바람직하다. 또한, 예를 들어 상기 전류는 게이트-소스 간 전압에 대하여 지수 함수적으로 증대하는 범위 내인 것이 더 바람직하다. 즉, 트랜지스터(Tr1)는 서브스레숄드 영역에서 동작할 때의 전류 범위의 전류를 흘리기 위한 전류원으로서 기능한다. 또한, 상기 전류는 상술한 IWut 또는 후술하는 IXut에 상당한다.
트랜지스터(Tr2)는 스위칭 소자로서 기능한다. 또한, 트랜지스터(Tr2)의 제 1 단자의 전위가 트랜지스터(Tr2)의 제 2 단자의 전위보다 높은 경우, 트랜지스터(Tr2)의 제 1 단자는 드레인으로서 기능하고, 트랜지스터(Tr2)의 제 2 단자는 소스로서 기능한다. 또한, 트랜지스터(Tr2)의 백 게이트와 트랜지스터(Tr2)의 제 2 단자는 전기적으로 접속되어 있기 때문에, 백 게이트-소스 간 전압은 0V가 된다. 그러므로, 트랜지스터(Tr2)의 문턱 전압이 적절한 범위 내인 경우, 트랜지스터(Tr2)의 게이트에 고레벨 전위가 입력됨으로써, 트랜지스터(Tr2)는 온 상태가 되는 것으로 하고, 트랜지스터(Tr2)의 게이트에 저레벨 전위가 입력됨으로써, 트랜지스터(Tr2)는 오프 상태가 되는 것으로 한다. 구체적으로는, 트랜지스터(Tr2)가 온 상태일 때 상술한 서브스레숄드 영역의 전류 범위의 전류가 트랜지스터(Tr1)의 제 2 단자로부터 단자(T1)로 흐르고, 트랜지스터(Tr2)가 오프 상태일 때 상기 전류는 트랜지스터(Tr1)의 제 2 단자로부터 단자(T1)로 흐르지 않는 것으로 한다.
또한, 도 17의 (A)의 회로(WCS)에 포함되는 전류원(CS)에 적용할 수 있는 회로는 도 18의 (A)의 전류원(CS1)에 한정되지 않는다. 예를 들어, 전류원(CS1)은 트랜지스터(Tr2)의 백 게이트와 트랜지스터(Tr2)의 제 2 단자가 전기적으로 접속되어 있는 구성이지만, 트랜지스터(Tr2)의 백 게이트는 다른 배선에 전기적으로 접속되어 있는 구성으로 하여도 좋다. 이와 같은 구성예를 도 18의 (B)에 나타내었다. 도 18의 (B)에 나타낸 전류원(CS2)은, 트랜지스터(Tr2)의 백 게이트가 배선(VTHL)에 전기적으로 접속되어 있는 구성이다. 전류원(CS2)은 배선(VTHL)이 외부 회로 등에 전기적으로 접속됨으로써, 상기 외부 회로 등에 의하여 배선(VTHL)에 소정의 전위를 인가하여 트랜지스터(Tr2)의 백 게이트에 상기 소정의 전위를 인가할 수 있다. 이로써, 트랜지스터(Tr2)의 문턱 전압을 변동시킬 수 있다. 특히, 트랜지스터(Tr2)의 문턱 전압을 높임으로써, 트랜지스터(Tr2)의 오프 전류를 작게 할 수 있다.
또한, 예를 들어 전류원(CS1)은 트랜지스터(Tr1)의 백 게이트와 트랜지스터(Tr1)의 제 2 단자가 전기적으로 접속되어 있는 구성이지만, 트랜지스터(Tr2)의 백 게이트와 제 2 단자 사이는 용량 소자에 의하여 전압을 유지하는 구성으로 하여도 좋다. 이와 같은 구성예를 도 18의 (C)에 나타내었다. 도 18의 (C)에 나타낸 전류원(CS3)은 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 더하여 트랜지스터(Tr3)와 용량 소자(C6)를 가진다. 전류원(CS3)은 트랜지스터(Tr1)의 제 2 단자와 트랜지스터(Tr1)의 백 게이트가 용량 소자(C6)를 통하여 전기적으로 접속되어 있는 점과, 트랜지스터(Tr1)의 백 게이트와 트랜지스터(Tr3)의 제 1 단자가 전기적으로 접속되어 있는 점에서 전류원(CS1)과 상이하다. 또한, 전류원(CS3)은 트랜지스터(Tr3)의 제 2 단자가 배선(VTL)에 전기적으로 접속되고, 트랜지스터(Tr3)의 게이트가 배선(VWL)에 전기적으로 접속되어 있는 구성이다. 전류원(CS3)은 배선(VWL)에 고레벨 전위를 인가하여 트랜지스터(Tr3)를 온 상태로 함으로써, 배선(VTL)과 트랜지스터(Tr1)의 백 게이트 사이를 도통 상태로 할 수 있다. 이때, 배선(VTL)으로부터 트랜지스터(Tr1)의 백 게이트에 소정의 전위를 입력할 수 있다. 그리고, 배선(VWL)에 저레벨 전위를 인가하여 트랜지스터(Tr3)를 오프 상태로 함으로써, 용량 소자(C6)에 의하여 트랜지스터(Tr1)의 제 2 단자와 트랜지스터(Tr1)의 백 게이트 간의 전압을 유지할 수 있다. 즉, 배선(VTL)이 트랜지스터(Tr1)의 백 게이트에 공급하는 전압을 결정함으로써, 트랜지스터(Tr1)의 문턱 전압을 변동시킬 수 있고, 또한, 트랜지스터(Tr3)와 용량 소자(C6)에 의하여 트랜지스터(Tr1)의 문턱 전압을 고정할 수 있다.
또한, 예를 들어 도 17의 (A)의 회로(WCS)에 포함되는 전류원(CS)에 적용할 수 있는 회로로서는 도 18의 (D)에 나타낸 전류원(CS4)으로 하여도 좋다. 전류원(CS4)은 도 18의 (C)의 전류원(CS3)에서 트랜지스터(Tr2)의 백 게이트를 트랜지스터(Tr2)의 제 2 단자가 아니라 배선(VTHL)에 전기적으로 접속한 구성이다. 즉, 전류원(CS4)은 도 18의 (B)의 전류원(CS2)과 마찬가지로, 배선(VTHL)이 인가하는 전위에 따라 트랜지스터(Tr2)의 문턱 전압을 변동시킬 수 있다.
전류원(CS4)에서 트랜지스터(Tr1)의 제 1 단자-제 2 단자 간을 큰 전류가 흐르는 경우, 단자(T1)로부터 전류원(CS4)의 외부에 상기 전류를 흘리기 위하여, 트랜지스터(Tr2)의 온 전류를 크게 할 필요가 있다. 이 경우, 전류원(CS4)은 배선(VTHL)에 고레벨 전위를 인가하고, 트랜지스터(Tr2)의 문턱 전압을 낮추고, 트랜지스터(Tr2)의 온 전류를 높임으로써, 트랜지스터(Tr1)의 제 1 단자-제 2 단자 간을 흐르는 큰 전류를 단자(T1)로부터 전류원(CS4)의 외부로 흘릴 수 있다.
도 17의 (A)의 회로(WCS)에 포함되는 전류원(CS)으로서, 도 18의 (A) 내지 (D)에 나타낸 전류원(CS1) 내지 전류원(CS4)을 적용함으로써, 회로(WCS)는 K비트의 제 1 데이터에 대응하는 전류를 출력할 수 있다. 또한, 상기 전류의 양은 예를 들어 트랜지스터(34)가 서브스레숄드 영역에서 동작하는 범위 내에서의 제 1 단자-제 2 단자 간을 흐르는 전류의 양으로 할 수 있다.
또한, 도 17의 (A)의 회로(WCS)로서는 도 17의 (B)에 나타낸 회로(WCS)를 적용하여도 좋다. 도 17의 (B)의 회로(WCS)는 배선(DW_1) 내지 배선(DW_K) 각각에 도 18의 (A)의 전류원(CS)이 하나씩 접속된 구성이다. 또한, 트랜지스터(Tr1_1)의 채널 폭을 w_1, 트랜지스터(Tr1_2)의 채널 폭을 w_2, 트랜지스터(Tr1_K)의 채널 폭을 w_K로 하였을 때, 각 채널 폭의 비율은 w_1:w_2:w_K=1:2:2K-1이다. 서브스레숄드 영역에서 동작하는 트랜지스터의 소스-드레인 간을 흐르는 전류는 채널 폭에 비례하기 때문에, 도 17의 (B)에 나타낸 회로(WCS)는 도 17의 (A)의 회로(WCS)와 마찬가지로 K비트의 제 1 데이터에 대응하는 전류를 출력할 수 있다.
또한, 트랜지스터(Tr1)(트랜지스터(Tr1_1) 내지 트랜지스터(Tr2_K)를 포함함), 트랜지스터(Tr2)(트랜지스터(Tr2_1) 내지 트랜지스터(Tr2_K)를 포함함), 및 트랜지스터(Tr3)는 예를 들어 셀 어레이(CA)가 가지는 트랜지스터에 적용할 수 있는 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(Tr1)(트랜지스터(Tr1_1) 내지 트랜지스터(Tr2_K)를 포함함), 트랜지스터(Tr2)(트랜지스터(Tr2_1) 내지 트랜지스터(Tr2_K)를 포함함), 및 트랜지스터(Tr3)로서는 OS 트랜지스터를 사용하는 것이 바람직하다.
다음으로, 회로(XCS)의 구체적인 예에 대하여 설명한다.
도 17의 (C)는 회로(XCS)의 일례를 나타낸 블록도이다. 또한, 도 17의 (C)에는 회로(WCS)의 주변의 회로와의 전기적인 접속을 나타내기 위하여, 배선(XCL)도 나타내었다. 또한, 배선(XCL)은 도 16의 연산 장치(MAC1)에 포함되어 있는 배선(XCL_1) 내지 배선(XCL_m) 중 어느 하나이다.
도 17의 (C)에 나타낸 회로(XCS)는, 일례로서 스위치(SWX)를 가진다. 스위치(SWX)의 제 1 단자는 배선(XCL)과 복수의 전류원(CS)에 전기적으로 접속되고, 스위치(SWX)의 제 2 단자는 배선(VINIL2)에 전기적으로 접속되어 있다. 배선(VINIL2)은 배선(XCL)에 초기화용 전위를 인가하는 배선으로서 기능하고, 초기화용 전위로서는 접지 전위(GND), 저레벨 전위, 고레벨 전위 등으로 할 수 있다. 또한, 배선(VINIL2)이 인가하는 초기화용 전위는 배선(VINIL1)이 인가하는 전위와 동등하게 하여도 좋다. 또한, 스위치(SWX)는 배선(XCL)에 초기화용 전위를 인가할 때만 온 상태가 되고, 이 외에는 오프 상태가 되는 것으로 한다.
스위치(SWX)로서는, 예를 들어 스위치(SWW)에 적용할 수 있는 스위치로 할 수 있다.
또한, 도 17의 (C)의 회로(XCS)의 회로 구성은 도 17의 (A)의 회로(WCS)와 거의 같은 구성으로 할 수 있다. 구체적으로는, 회로(XCS)는 참조 데이터를 전류로서 출력하는 기능과, L비트(2L값)(L은 1 이상의 정수)의 제 2 데이터를 전류로서 출력하는 기능을 가지고, 이 경우, 회로(XCS)는 2L-1개의 전류원(CS)을 가진다. 또한, 회로(XCS)는 첫 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 하나 가지고, 두 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 2개 가지고, L 번째 비트의 값에 상당하는 정보를 전류로서 출력하는 전류원(CS)을 2L-1개 가진다.
또한, 회로(XCS)가 전류로서 출력하는 참조 데이터로서는, 예를 들어 첫 번째 비트의 값이 "1"이고, 두 번째 비트 이후의 값이 "0"인 정보로 할 수 있다.
도 17의 (C)에서, 하나의 전류원(CS)의 단자(T2)는 배선(DX_1)에 전기적으로 접속되고, 2개의 전류원(CS)의 단자(T2) 각각은 배선(DX_2)에 전기적으로 접속되고, 2L-1개의 전류원(CS)의 단자(T2) 각각은 배선(DX_K)에 전기적으로 접속되어 있다.
회로(XCS)가 가지는 복수의 전류원(CS)은 각각 동일한 정전류로서 IXut를 단자(T1)로부터 출력하는 기능을 가진다. 또한, 배선(DX_1) 내지 배선(DX_K)은 전기적으로 접속되어 있는 전류원(CS)으로부터 IXut를 출력하기 위한 제어 신호를 송신하는 배선으로서 기능한다. 즉, 회로(XCS)는 배선(DX_1) 내지 배선(DX_K)으로부터 출력되는 L비트의 정보에 대응하는 전류를 배선(XCL)으로 흘리는 기능을 가진다.
또한, 회로(XCS)가 가지는 각각의 전류원(CS)에 포함되어 있는 트랜지스터의 전기 특성의 편차로 인하여 오차가 생기는 경우, 복수의 전류원(CS)의 단자(T1) 각각으로부터 출력되는 정전류 IXut의 오차는 10% 이내인 것이 바람직하고, 5% 이내인 것이 더 바람직하고, 1% 이내인 것이 더 바람직하다. 또한, 본 실시형태에서는 회로(XCS)에 포함되어 있는 복수의 전류원(CS)의 단자(T1)로부터 출력되는 정전류 IXut의 오차는 없는 것으로 하여 설명한다.
또한, 회로(XCS)의 전류원(CS)으로서는 회로(WCS)의 전류원(CS)과 마찬가지로, 도 18의 (A) 내지 (D)의 전류원(CS1) 내지 전류원(CS4) 중 어느 것을 적용할 수 있다. 이 경우, 도 18의 (A) 내지 (D)에 도시된 배선(DW)을 배선(DX)으로 변경하면 좋다. 이로써, 회로(XCS)는 참조 데이터 또는 L비트의 제 2 데이터로서 서브스레숄드 영역의 전류 범위의 전류를 배선(XCL)에 흘릴 수 있다.
또한, 도 17의 (C)의 회로(XCS)로서는 도 17의 (B)에 나타낸 회로(WCS)와 같은 회로 구성을 적용할 수 있다. 이 경우, 도 17의 (B)에 나타낸 회로(WCS)를 회로(XCS)로 변경하고, 배선(DW_1)을 배선(DX_1)으로 변경하고, 배선(DW_2)을 배선(DX_2)으로 변경하고, 배선(DW_K)을 배선(DX_K)으로 변경하고, 스위치(SWW)를 스위치(SWX)로 변경하고, 배선(VINIL1)을 배선(VINIL2)으로 변경하여 생각하면 좋다.
<<변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)>>
여기서는 도 16의 연산 장치(MAC1)에 포함되는 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)에 적용할 수 있는 회로의 구체적인 예에 대하여 설명한다.
도 19의 (A)에 나타낸 변환 회로(ITRZ1)는 도 16의 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)에 적용할 수 있는 회로의 일례이다. 또한, 도 19의 (A)에는 변환 회로(ITRZ1)의 주변의 회로와의 전기적인 접속을 나타내기 위하여, 회로(SWS2), 배선(WCL), 배선(SWL2), 트랜지스터(F4)도 나타내었다. 또한, 배선(WCL)은 도 16의 연산 장치(MAC1)에 포함되어 있는 배선(WCL_1) 내지 배선(WCL_n) 중 어느 하나이고, 트랜지스터(F4)는 도 16의 연산 장치(MAC1)에 포함되어 있는 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 중 어느 하나이다.
도 19의 (A)의 변환 회로(ITRZ1)는 트랜지스터(F4)를 통하여 배선(WCL)에 전기적으로 접속되어 있다. 또한, 변환 회로(ITRZ1)는 배선(OL)에 전기적으로 접속되어 있다. 변환 회로(ITRZ1)는 변환 회로(ITRZ1)로부터 배선(WCL)으로 흐르는 전류 또는 배선(WCL)으로부터 변환 회로(ITRZ1)로 흐르는 전류를 아날로그 전압으로 변환하고, 배선(OL)에 상기 아날로그 전압을 출력하는 기능을 가진다. 즉, 변환 회로(ITRZ1)는 전류 전압 변환 회로를 가진다.
도 19의 (A)의 변환 회로(ITRZ1)는, 일례로서 저항 소자(R5)와 연산 증폭기(OP1)를 가진다.
연산 증폭기(OP1)의 반전 입력 단자는 저항 소자(R5)의 제 1 단자와 트랜지스터(F4)의 제 2 단자에 전기적으로 접속되어 있다. 연산 증폭기(OP1)의 비반전 입력 단자는 배선(VRL)에 전기적으로 접속되어 있다. 연산 증폭기(OP1)의 출력 단자는 저항 소자(R5)의 제 2 단자와 배선(OL)에 전기적으로 접속되어 있다.
배선(VRL)은 정전위를 인가하는 배선으로서 기능한다. 상기 정전위로서는, 예를 들어 접지 전위(GND), 저레벨 전위 등으로 할 수 있다.
변환 회로(ITRZ1)는 도 19의 (A)의 구성으로 함으로써, 배선(WCL)으로부터 트랜지스터(F4)를 통하여 변환 회로(ITRZ1)로 흐르는 전류, 또는 변환 회로(ITRZ1)로부터 트랜지스터(F4)를 통하여 배선(WCL)으로 흐르는 전류를 아날로그 전압으로 변환하고 배선(OL)으로 출력할 수 있다.
특히, 배선(VRL)이 공급하는 정전위를 접지 전위(GND)로 함으로써, 연산 증폭기(OP1)의 반전 입력 단자는 가상 접지가 되기 때문에, 배선(OL)으로 출력되는 아날로그 전압은 접지 전위(GND)를 기준으로 한 전압으로 할 수 있다.
또한, 도 19의 (A)의 변환 회로(ITRZ1)는 아날로그 전압을 출력하는 구성이 되어 있지만, 도 16의 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)에 적용할 수 있는 회로 구성은 이에 한정되지 않는다. 예를 들어, 변환 회로(ITRZ1)는 도 19의 (B)에 나타낸 바와 같이, 아날로그 디지털 변환 회로(ADC)를 가지는 구성으로 하여도 좋다. 구체적으로는, 도 19의 (B)의 변환 회로(ITRZ2)는 아날로그 디지털 변환 회로(ADC)의 입력 단자가 연산 증폭기(OP1)의 출력 단자와, 저항 소자(R5)의 제 2 단자에 전기적으로 접속되고, 아날로그 디지털 변환 회로(ADC)의 출력 단자가 배선(OL)에 전기적으로 접속되어 있는 구성이다. 이와 같은 구성으로 함으로써, 도 19의 (B)의 변환 회로(ITRZ2)는 배선(OL)에 디지털 신호를 출력할 수 있다.
또한, 변환 회로(ITRZ2)에서 배선(OL)으로 출력되는 디지털 신호를 1비트(2레벨)로 하는 경우, 변환 회로(ITRZ2)는 도 19의 (C)에 나타낸 변환 회로(ITRZ3)로 변경하여도 좋다. 도 19의 (C)의 변환 회로(ITRZ3)는 도 19의 (A)의 변환 회로(ITRZ1)에 콤퍼레이터(CMP1)를 제공한 구성이다. 구체적으로는, 변환 회로(ITRZ3)는 콤퍼레이터(CMP1)의 제 1 입력 단자가 연산 증폭기(OP1)의 출력 단자와 저항 소자(R5)의 제 2 단자에 전기적으로 접속되고, 콤퍼레이터(CMP1)의 제 2 입력 단자가 배선(VRL2)에 전기적으로 접속되고, 콤퍼레이터(CMP1)의 출력 단자가 배선(OL)에 전기적으로 접속되어 있는 구성이다. 배선(VRL2)은 콤퍼레이터(CMP1)의 제 1 단자의 전위와 비교하기 위한 전위를 인가하는 배선으로서 기능한다. 이와 같은 구성으로 함으로써, 도 19의 (C)의 변환 회로(ITRZ3)는 전류 전압 변환 회로에 의하여 트랜지스터(F4)의 소스-드레인 간을 흐르는 전류로부터 변환된 전압과 배선(VRL2)이 공급하는 전압의 대소 관계에 따라, 배선(OL)에 저레벨 전위 또는 고레벨 전위(2레벨의 디지털 신호)를 출력할 수 있다.
또한, 도 16의 연산 장치(MAC1)에 적용할 수 있는 변환 회로(ITRZ_1) 내지 변환 회로(ITRZ_n)는 도 19의 (A) 내지 (C) 각각에 나타낸 변환 회로(ITRZ1) 내지 변환 회로(ITRZ3)에 한정되지 않는다. 예를 들어, 계층형 신경망의 연산으로 연산 장치(MAC1)를 사용하는 경우, 변환 회로(ITRZ1) 내지 변환 회로(ITRZ3)에는 함수계의 연산 장치를 가지는 것이 바람직하다. 또한, 함수계의 연산 장치는 시그모이드 함수, tanh 함수, 소프트맥스 함수, ReLU 함수, 문턱값 함수 등의 연산 장치로 할 수 있다.
<연산 장치의 동작예>
다음으로 연산 장치(MAC1)의 동작예에 대하여 설명한다.
도 20에 연산 장치(MAC1)의 동작예의 타이밍 차트를 나타내었다. 도 20의 타이밍 차트는 시각 T51 내지 시각 T63, 및 이들의 근방에서의 배선(SWL1), 배선(SWL2), 배선(WSL_i)(i는 1 이상 m-1 이하의 정수로 함), 배선(WSL_i+1), 배선(XCL_i), 배선(XCL_i+1), 노드(NN_i,j)(j는 1 이상 n-1 이하의 정수로 함), 노드(NN_i+1,j), 노드(NNref_i), 노드(NNref_i+1)의 전위의 변동을 나타낸 것이다. 또한, 도 20의 타이밍 차트에는, 연산 셀(31_i,j)에 포함되어 있는 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류 I34_i,j와, 참조 셀(21_i)에 포함되어 있는 트랜지스터(24)의 제 1 단자-제 2 단자 간에 흐르는 전류 I24_i와, 연산 셀(31_i+1,j)에 포함되어 있는 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류 I34_i+1,j와, 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(24)의 제 1 단자-제 2 단자 간에 흐르는 전류 I24_i+1 각각의 변동에 대해서도 나타내었다.
또한, 연산 장치(MAC1)의 회로(WCS)로서는 도 17의 (A)의 회로(WCS)를 적용하고, 연산 장치(MAC1)의 회로(XCS)로서는 도 17의 (C)의 회로(XCS)를 적용하는 것으로 한다.
또한, 본 동작예에 있어서, 트랜지스터(24), 트랜지스터(34)의 소스 전위는 접지 전위(GND)로 한다. 또한, 시각 T51보다 전에는 초기 설정으로서 노드(NN_i,j), 노드(NN_i+1,j), 노드(NNref_i), 및 노드(NNref_i+1) 각각의 전위를 접지 전위(GND)로 하는 것으로 한다. 구체적으로는, 예를 들어 도 17의 (A)의 배선(VINIL1)의 초기화용 전위를 접지 전위 GND로 하고, 스위치(SWW), 트랜지스터(F3), 연산 셀(31_i,j), 및 연산 셀(31_i+1,j)에 포함되어 있는 각각의 트랜지스터(32)를 온 상태로 함으로써, 노드(NN_i,j), 노드(NN_i+1,j)의 전위를 접지 전위 GND로 할 수 있다. 또한, 예를 들어 도 17의 (C)의 배선(VINIL2)의 초기화용 전위를 접지 전위 GND로 하고, 스위치(SWX), 연산 셀(31_i,j), 및 연산 셀(31_i+1,j)에 포함되어 있는 각각의 트랜지스터(22)를 온 상태로 함으로써, 노드(NNref_i,j), 노드(NNref_i+1,j)의 전위를 접지 전위 GND로 할 수 있다.
<<시각 T51 내지 시각 T52>>
시각 T51 내지 시각 T52에서 배선(SWL1)에 고레벨 전위(도 20에서는 High라고 표기함)가 인가되고, 배선(SWL2)에 저레벨 전위(도 20에서는 Low라고 표기함)가 인가되어 있다. 이로써, 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 각각의 게이트에 고레벨 전위가 인가되어, 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 각각이 온 상태가 되고, 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 각각의 게이트에 저레벨 전위가 인가되어, 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 각각이 오프 상태가 된다.
또한, 시각 T51 내지 시각 T52에서는 배선(WSL_i), 배선(WSL_i+1)에는 저레벨 전위가 인가되어 있다. 이로써, 셀 어레이(CA)의 i 번째 행의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i)에 포함되어 있는 트랜지스터(22)의 게이트에 저레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 오프 상태가 된다. 또한, 셀 어레이(CA)의 i+1 번째 행의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(22)의 게이트에 저레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 오프 상태가 된다.
또한, 시각 T51 내지 시각 T52에서는 배선(XCL_i) 및 배선(XCL_i+1)에는 접지 전위(GND)가 인가되어 있다. 구체적으로는, 예를 들어 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i), 배선(XCL_i+1) 각각인 경우에 있어서, 배선(VINIL2)의 초기화용 전위를 접지 전위(GND)로 하고, 스위치(SWX)를 온 상태로 함으로써, 배선(XCL_i) 및 배선(XCL_i+1)의 전위를 접지 전위(GND)로 할 수 있다.
또한, 시각 T51 내지 시각 T52에서는 도 17의 (A)에 기재된 배선(WCL)이 배선(WCL_1) 내지 배선(WCL_K) 각각인 경우에 있어서, 배선(DW_1) 내지 배선(DW_K)에는 제 1 데이터가 입력되지 않는다. 또한, 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_1) 내지 배선(XCL_K) 각각인 경우에 있어서, 배선(DX_1) 내지 배선(DX_K)에는 제 2 데이터가 입력되지 않는다. 여기서는 도 17의 (A)의 회로(WCS)에서 배선(DW_1) 내지 배선(DW_K) 각각에는 저레벨 전위가 입력되는 것으로 하고, 또한 도 17의 (C)의 회로(XCS)에서 배선(DX_1) 내지 배선(DX_K) 각각에는 저레벨 전위가 입력되는 것으로 한다.
또한, 시각 T51 내지 시각 T52에서는 배선(WCL_j), 배선(XCL_i), 배선(XCL_i+1)에는 전류가 흐르지 않는다. 그러므로, I34_i,j, I24_i, I34_i+1,j, I24_i+1은 0이다.
<<시각 T52 내지 시각 T53>>
시각 T52 내지 시각 T53에 있어서, 배선(WSL_i)에 고레벨 전위가 인가된다. 이로써, 셀 어레이(CA)의 i 번째 행의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i)에 포함되어 있는 트랜지스터(22)의 게이트에 고레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 온 상태가 된다. 또한, 시각 T52 내지 시각 T53에 있어서, 배선(WSL_i)을 제외한 배선(WSL_1) 내지 배선(WSL_m)에는 저레벨 전위가 인가되어 있고, 셀 어레이(CA)의 i 번째 행 이외의 연산 셀(31_1,1) 내지 연산 셀(31_m,n)에 포함되어 있는 트랜지스터(32)와, i 번째 행 이외의 참조 셀(21_1) 내지 참조 셀(21_m)에 포함되어 있는 트랜지스터(22)는 오프 상태인 것으로 한다.
또한, 배선(XCL_1) 내지 배선(XCL_m)에는 시각 T52 이전에 이어 접지 전위(GND)가 인가되어 있다.
<<시각 T53 내지 시각 T54>>
시각 T53 내지 시각 T54에 있어서, 회로(WCS)로부터 트랜지스터(F3_j)를 통하여 셀 어레이(CA)에 제 1 데이터로서 전류 I0_i,j가 흐른다. 구체적으로는, 도 17의 (A)에 기재된 배선(WCL)이 배선(WCL_j)인 경우에 있어서, 배선(DW_1) 내지 배선(DW_K) 각각에 제 1 데이터에 대응하는 신호가 입력됨으로써, 회로(WCS)로부터 트랜지스터(F3_j)의 제 2 단자로 전류 I0_i,j가 흐른다. 즉, 제 1 데이터로서 입력된 K비트의 신호의 값을 α_i,j(α_i,j를 0 이상 2K-1 이하의 정수로 함)로 하였을 때, I0_i,j=α_i,j×IWut가 된다(도면 중에서의 '×'는 '*'로 나타냄).
또한, α_i,j가 0일 때 I0_i,j=0이 되기 때문에, 엄밀하게는 회로(WCS)로부터 트랜지스터(F3_j)를 통하여 셀 어레이(CA)에 전류는 흐르지 않지만, 본 명세서 등에서는 'I0_i,j=0의 전류가 흐른다' 등이라고 기재하는 경우가 있다.
시각 T53 내지 시각 T54에 있어서, 셀 어레이(CA)의 i 번째 행의 연산 셀(31_i,j)에 포함되어 있는 트랜지스터(32)의 제 1 단자와 배선(WCL_j) 사이가 도통 상태이며, 셀 어레이(CA)의 i 번째 행 이외의 연산 셀(31_1,j) 내지 연산 셀(31_m,j)에 포함되어 있는 트랜지스터(32)의 제 1 단자와 배선(WCL_j) 사이가 비도통 상태이기 때문에, 배선(WCL_j)으로부터 연산 셀(31_i,j)로 전류 I0_i,j가 흐른다.
그리고, 연산 셀(31_i,j)에 포함되어 있는 트랜지스터(32)가 온 상태가 된다. 트랜지스터(34)에서, 게이트-소스 간 전압이 Vg_i,j-GND가 되고, 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류로서 전류량 I0_i,j가 설정된다.
또한, 시각 T53 내지 시각 T54에 있어서, 회로(XCS)로부터 배선(XCL_i)으로 참조 데이터로서 전류 Iref0이 흐른다. 구체적으로는, 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i)인 경우에 있어서, 배선(DX_1)에 고레벨 전위, 배선(DX_2) 내지 배선(DX_K) 각각에 저레벨 전위가 입력되고, 회로(XCS)로부터 배선(XCL_i)에 전류 Iref0이 흐른다. 즉, Iref0=IXut이다.
시각 T53 내지 시각 T54에 있어서, 참조 셀(21_i)에 포함되어 있는 트랜지스터(22)의 제 1 단자와 배선(XCL_i) 사이가 도통 상태이기 때문에, 배선(XCL_i)으로부터 참조 셀(21_i)에 전류 Iref0이 흐른다.
연산 셀(31_i,j)과 마찬가지로, 참조 셀(21_i)에 포함되어 있는 트랜지스터(22)가 온 상태가 된다. 트랜지스터(24)에서, 게이트-소스 간 전압이 Vgm_i-GND가 되고, 트랜지스터(24)의 제 1 단자-제 2 단자 간에 흐르는 전류로서 전류 Iref0이 설정된다.
<<시각 T54 내지 시각 T55>>
시각 T54 내지 시각 T55에 있어서, 배선(WSL_i)에 저레벨 전위가 인가된다. 이로써, 셀 어레이(CA)의 i 번째 행의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i)에 포함되어 있는 트랜지스터(22)의 게이트에 저레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 오프 상태가 된다.
연산 셀(31_i,j)에 포함되어 있는 트랜지스터(32)가 오프 상태가 됨으로써, 용량 소자(35)에는 트랜지스터(34)의 게이트(노드(NN_i,j))의 전위와 배선(XCL_i)의 전위의 차인 Vg_i,j-Vgm_i가 유지된다. 또한, 참조 셀(21_i)에 포함되어 있는 트랜지스터(32)가 오프 상태가 됨으로써, 용량 소자(25)에는 트랜지스터(24)의 게이트(노드(NNref_i))의 전위와 배선(XCL_i)의 전위의 차인 0이 유지된다.
<<시각 T55 내지 시각 T56>>
시각 T55 내지 시각 T56에 있어서, 배선(XCL_i)에 GND가 인가된다. 구체적으로는, 예를 들어 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i)인 경우에 있어서, 배선(VINIL2)의 초기화용 전위를 접지 전위 GND로 하고, 스위치(SWX)를 온 상태로 함으로써 배선(XCL_i)의 전위를 접지 전위 GND로 할 수 있다.
그러므로, i 번째 행의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)의 각각에 포함되어 있는 용량 소자(35)의 용량 결합에 의하여 노드(NN_i,1) 내지 노드(NN_i,n)의 전위가 변화되고, 참조 셀(21_i)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i)의 전위가 변화된다.
노드(NN_i,1) 내지 노드(NN_i,n)의 전위의 변화량은 배선(XCL_i)의 전위의 변화량에 셀 어레이(CA)에 포함되어 있는 각각의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)의 구성에 의하여 결정되는 용량 결합 계수를 곱한 전위가 된다. 상기 용량 결합 계수는 용량 소자(35)의 용량, 트랜지스터(34)의 게이트 용량, 기생 용량 등에 의거하여 산출된다. 연산 셀(31_i,1) 내지 연산 셀(31_i,n)의 각각에 있어서, 용량 소자(35)의 용량 결합 계수를 p로 하였을 때, 연산 셀(31_i,j)의 노드(NN_i,j)의 전위는 시각 T54 내지 시각 T55의 시점에서의 전위로부터 p(Vgm_i-GND)만큼 저하한다.
마찬가지로, 배선(XCL_i)의 전위가 변화됨으로써, 참조 셀(21_i)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i)의 전위도 변화된다. 용량 소자(25)의 용량 결합 계수를 용량 소자(35)와 마찬가지로 p로 하였을 때, 참조 셀(21_i)의 노드(NNref_i)의 전위는 시각 T54 내지 시각 T55에서의 전위로부터 p(Vgm_i-GND)만큼 저하한다. 또한, 도 20의 타이밍 차트에서는, 일례로서 p=1로 하였다. 그러므로, 시각 T55 내지 시각 T56에서의 노드(NNref_i)의 전위는 GND가 된다.
이에 의하여, 연산 셀(31_i,j)의 노드(NN_i,j)의 전위가 저하하기 때문에, 트랜지스터(34)는 오프 상태가 되고, 마찬가지로 참조 셀(21_i)의 노드(NNref_i)의 전위가 저하하기 때문에, 트랜지스터(24)도 오프 상태가 된다. 그러므로, 시각 T55 내지 시각 T56에 있어서, I34_i,j, I24_i의 각각은 0이 된다.
<<시각 T56 내지 시각 T57>>
시각 T56 내지 시각 T57에 있어서, 배선(WSL_i+1)에 고레벨 전위가 인가된다. 이로써, 셀 어레이(CA)의 i+1 번째 행의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(22)의 게이트에 고레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 온 상태가 된다. 또한, 시각 T56 내지 시각 T57에 있어서, 배선(WSL_i+1)을 제외한 배선(WSL_1) 내지 배선(WSL_m)에는 저레벨 전위가 인가되어 있고, 셀 어레이(CA)의 i+1 번째 행 이외의 연산 셀(31_1,1) 내지 연산 셀(31_m,n)에 포함되어 있는 트랜지스터(32)와 i+1 번째 행 이외의 참조 셀(21_1) 내지 참조 셀(21_m)에 포함되어 있는 트랜지스터(22)는 오프 상태인 것으로 한다.
또한, 배선(XCL_1) 내지 배선(XCL_m)에는 시각 T56 이전에 이어 접지 전위 GND가 인가되어 있다.
<<시각 T57 내지 시각 T58>>
시각 T57 내지 시각 T58에 있어서, 회로(WCS)로부터 트랜지스터(F3_j)를 통하여 셀 어레이(CA)로 제 1 데이터로서 전류 I0_i+1,j가 흐른다. 구체적으로는, 도 17의 (A)에 기재된 배선(WCL)이 배선(WCL_j+1)인 경우에 있어서, 배선(DW_1) 내지 배선(DW_K) 각각에 제 1 데이터에 대응하는 신호가 입력됨으로써, 회로(WCS)로부터 트랜지스터(F3_j)의 제 2 단자로 전류 I0_i+1,j가 흐른다. 즉, 제 1 데이터로서 입력된 K비트의 신호의 값을 α_i+1,j(α_i+1,j는 0 이상 2K-1 이하의 정수로 함)로 하였을 때, I0_i+1,j=α_i+1,j×IWut가 된다(도면 중에서의 '×'는 '*'로 나타냄).
또한, α_i+1,j가 0일 때 I0_i+1,j=0이 되기 때문에, 엄밀하게는 회로(WCS)로부터 트랜지스터(F3_j)를 통하여 셀 어레이(CA)로 전류는 흐르지 않지만, 본 명세서 등에서는 I0_i,j=0의 경우와 마찬가지로, 'I0_i+1,j=0의 전류가 흐른다' 등이라고 기재하는 경우가 있다.
이때, 셀 어레이(CA)의 i+1 번째 행의 연산 셀(31_i+1,j)에 포함되어 있는 트랜지스터(32)의 제 1 단자와 배선(WCL_j) 사이가 도통 상태이며, 셀 어레이(CA)의 i+1 번째 행 이외의 연산 셀(31_1,j) 내지 연산 셀(31_m,j)에 포함되어 있는 트랜지스터(32)의 제 1 단자와 배선(WCL_j) 사이가 비도통 상태이기 때문에, 배선(WCL_j)으로부터 연산 셀(31_i+1,j)로 전류 I0_i+1,j가 흐른다.
그리고, 연산 셀(31_i+1,j)에 포함되어 있는 트랜지스터(32)가 온 상태가 된다. 트랜지스터(34)에서, 게이트-소스 간 전압이 Vg_i+1,j-GND가 되고, 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류로서 전류 I0_i+1,j가 설정된다.
또한, 시각 T57 내지 시각 T58에 있어서, 회로(XCS)로부터 배선(XCL_i+1)으로 참조 데이터로서 전류 Iref0이 흐른다. 구체적으로는, 시각 T53 내지 시각 T54와 마찬가지로, 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i+1)인 경우에 있어서, 배선(DX_1)에 고레벨 전위, 배선(DX_2) 내지 배선(DX_K) 각각에 저레벨 전위가 입력되고, 회로(XCS)로부터 배선(XCL_i+1)으로 전류 Iref0=IXut가 흐른다.
시각 T57 내지 시각 T58에 있어서, 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(22)의 제 1 단자와 배선(XCL_i+1) 사이가 도통 상태가 되기 때문에, 배선(XCL_i+1)으로부터 참조 셀(21_i+1)로 전류 Iref0이 흐른다.
연산 셀(31_i+1,j)과 마찬가지로, 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(22)를 온 상태로 한다. 즉, 트랜지스터(24)에서 게이트-소스 간 전압이 Vgm_i+1-GND가 되고, 트랜지스터(24)의 제 1 단자-제 2 단자 간을 흐르는 전류로서 전류 Iref0이 설정된다.
<<시각 T58 내지 시각 T59>>
시각 T58 내지 시각 T59에 있어서, 배선(WSL_i+1)에 저레벨 전위가 인가된다. 이로써, 셀 어레이(CA)의 i+1 번째 행의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)에 포함되어 있는 트랜지스터(32)의 게이트와 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(22)의 게이트에 저레벨 전위가 인가되어, 각각의 트랜지스터(32)와 트랜지스터(22)가 오프 상태가 된다.
연산 셀(31_i+1,j)에 포함되어 있는 트랜지스터(32)가 오프 상태가 됨으로써, 용량 소자(35)에는 트랜지스터(34)의 게이트(노드(NN_i+1,j))의 전위와 배선(XCL_i+1)의 전위의 차인 Vg_i+1,j-Vgm_i+1이 유지된다. 또한, 참조 셀(21_i+1)에 포함되어 있는 트랜지스터(32)가 오프 상태가 됨으로써, 용량 소자(25)에는 트랜지스터(24)의 게이트(노드(NNref_i+1))의 전위와 배선(XCL_i+1)의 전위의 차인 0이 유지된다. 또한, 용량 소자(25)가 유지하는 전압은 시각 T58 내지 시각 T59까지의 동작에 있어서 트랜지스터(22) 및 트랜지스터(24)의 트랜지스터 특성 등에 따라 0이 아닌 전압(여기서는, 예를 들어 Vds로 함)이 되는 경우도 있다. 이 경우, 노드(NNref_i+1)의 전위는 배선(XCL_i+1)의 전위에 Vds를 더한 전위로 생각하면 좋다.
<<시각 T59 내지 시각 T60>>
시각 T59 내지 시각 T60에 있어서, 배선(XCL_i+1)에 접지 전위 GND가 인가된다. 구체적으로는, 예를 들어 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i+1)인 경우에 있어서, 배선(VINIL2)의 초기화용 전위를 접지 전위 GND로 하고, 스위치(SWX)를 온 상태로 함으로써, 배선(XCL_i+1)의 전위를 접지 전위 GND로 할 수 있다.
그러므로, i+1 번째 행의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)의 각각에 포함되어 있는 용량 소자(35)의 용량 결합에 의하여 노드(NN_i,1) 내지 노드(NN_i+1,n)의 전위가 변화되고, 참조 셀(21_i+1)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i+1)의 전위가 변화된다.
노드(NN_i+1,1) 내지 노드(NN_i+1,n)의 전위의 변화량은 배선(XCL_i+1)의 전위의 변화량에 셀 어레이(CA)에 포함되어 있는 각각의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)의 구성에 의하여 결정되는 용량 결합 계수를 곱한 전위가 된다. 상기 용량 결합 계수는 용량 소자(35)의 용량, 트랜지스터(34)의 게이트 용량, 기생 용량 등에 의거하여 산출된다. 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)의 각각에 있어서, 용량 소자(35)의 용량 결합 계수를 연산 셀(31_i,1) 내지 연산 셀(31_i,n)의 각각에서의 용량 소자(35)의 용량 결합 계수와 같은 p로 하였을 때, 연산 셀(31_i+1,j)의 노드(NN_i+1,j)의 전위는 시각 T58 내지 시각 T59의 시점에서의 전위로부터 p(Vgm_i+1-GND)만큼 저하한다.
마찬가지로, 배선(XCL_i+1)의 전위가 변화됨으로써, 참조 셀(21_i+1)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i+1)의 전위도 변화된다. 용량 소자(25)의 용량 결합 계수를 용량 소자(35)와 마찬가지로 p로 하였을 때, 참조 셀(21_i+1)의 노드(NNref_i+1)의 전위는 시각 T58 내지 시각 T59에서의 전위로부터 p(Vgm_i+1-GND)만큼 저하한다. 또한, 도 20의 타이밍 차트에서는, 일례로서 p=1로 하였다. 그러므로, 시각 T60 내지 시각 T61에서의 노드(NNref_i+1)의 전위는 GND가 된다.
이에 의하여, 연산 셀(31_i+1,j)의 노드(NN_i+1,j)의 전위가 저하하기 때문에, 트랜지스터(34)는 오프 상태가 되고, 마찬가지로 참조 셀(21_i+1)의 노드(NNref_i+1)의 전위가 저하하기 때문에, 트랜지스터(24)도 오프 상태가 된다. 그러므로, 시각 T59 내지 시각 T60에 있어서, I34_i+1,j, I24_i+1의 각각은 0이 된다.
<<시각 T60 내지 시각 T61>>
시각 T60 내지 시각 T61에서 배선(SWL1)에 저레벨 전위가 인가되어 있다. 이로써, 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 각각의 게이트에 저레벨 전위가 인가되어, 트랜지스터(F3_1) 내지 트랜지스터(F3_n) 각각이 오프 상태가 된다.
<<시각 T61 내지 시각 T62>>
시각 T61 내지 시각 T62에서 배선(SWL2)에 고레벨 전위가 인가되어 있다. 이로써, 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 각각의 게이트에 고레벨 전위가 인가되어, 트랜지스터(F4_1) 내지 트랜지스터(F4_n) 각각이 온 상태가 된다.
<<시각 T62 내지 시각 T63>>
시각 T62 내지 시각 T63에 있어서, 회로(XCS)로부터 배선(XCL_i)에 제 2 데이터로서 전류 Iref0의 x_i배인 x_iIref0의 전류가 흐른다. 구체적으로는, 예를 들어 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i)인 경우에 있어서, 배선(DX_1) 내지 배선(DX_K) 각각에 x_i의 값에 따라 고레벨 전위 또는 저레벨 전위가 입력되고, 회로(XCS)로부터 배선(XCL_i)에 전류로서 x_iIref0=x_iIXut가 흐른다. 또한, 본 동작예에서는 x_i는 제 2 데이터의 값에 상당한다. 이때, 배선(XCL_i)의 전위는 0에서 Vgm_i+ΔV_i로 변화되는 것으로 한다.
배선(XCL_i)의 전위가 변화됨으로써, 셀 어레이(CA)의 i 번째 행의 연산 셀(31_i,1) 내지 연산 셀(31_i,n)의 각각에 포함되어 있는 용량 소자(35)의 용량 결합에 의하여 노드(NN_i,1) 내지 노드(NN_i,n)의 전위도 변화된다. 그러므로, 연산 셀(31_i,j)의 노드(NN_i,j)의 전위는 Vg_i,j+pΔV_i가 된다.
마찬가지로, 배선(XCL_i)의 전위가 변화됨으로써, 참조 셀(21_i)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i)의 전위도 변화된다. 그러므로, 참조 셀(21_i)의 노드(NNref_i)의 전위는 Vgm_i+pΔV_i가 된다.
그러므로, 연산 셀(31_i,j)에 포함되어 있는 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류는 실시형태 1에서 설명한 바와 같이, 제 1 데이터 w_i,j와 제 2 데이터 x_i의 곱에 비례한다.
또한, 시각 T62 내지 시각 T63에 있어서, 회로(XCS)로부터 배선(XCL_i+1)으로 제 2 데이터로서 전류량 Iref0의 x_i+1배인 x_i+1Iref0의 전류가 흐른다. 구체적으로는, 예를 들어 도 17의 (C)에 기재된 배선(XCL)이 배선(XCL_i+1)인 경우에 있어서, 배선(DX_1) 내지 배선(DX_K) 각각에 x_i+1의 값에 따라 고레벨 전위 또는 저레벨 전위가 입력되고, 회로(XCS)로부터 배선(XCL_i+1)으로 전류로서 x_i+1Iref0=x_i+1IXut가 흐른다. 또한, 본 동작예에서는 x_i+1은 제 2 데이터의 값에 상당한다. 이때, 배선(XCL_i+1)의 전위는 0에서 Vgm_i+1+ΔV_i+1로 변화되는 것으로 한다.
배선(XCL_i+1)의 전위가 변화됨으로써, 셀 어레이(CA)의 i+1 번째 행의 연산 셀(31_i+1,1) 내지 연산 셀(31_i+1,n)의 각각에 포함되어 있는 용량 소자(35)의 용량 결합에 의하여 노드(NN_i+1,1) 내지 노드(NN_i+1,n)의 전위도 변화된다. 그러므로, 연산 셀(31_i+1,j)의 노드(NN_i+1,j)의 전위는 Vg_i+1,j+pΔV_i+1이 된다.
마찬가지로, 배선(XCL_i+1)의 전위가 변화됨으로써, 참조 셀(21_i+1)에 포함되어 있는 용량 소자(25)의 용량 결합에 의하여 노드(NNref_i+1)의 전위도 변화된다. 그러므로, 참조 셀(21_i+1)의 노드(NNref_i+1)의 전위는 Vgm_i+1+pΔV_i+1이 된다.
그러므로, 연산 셀(31_i+1,j)에 포함되어 있는 트랜지스터(34)의 제 1 단자-제 2 단자 간에 흐르는 전류는 실시형태 1에서 설명한 바와 같이, 제 1 데이터인 w_i+1,j와 제 2 데이터인 x_i+1의 곱에 비례한다.
따라서, 변환 회로(ITRZ_j)로부터 출력되는 전류는 제 1 데이터인 가중치 계수 w_i,j 및 w_i+1,j와 제 2 데이터인 뉴런의 신호의 값 x_i 및 x_i+1의 적화에 비례한 전류가 된다.
그러므로, 3행 이상이며 2열 이상인 셀 어레이(CA)를 가지는 연산 장치(MAC1)의 경우에도, 상술한 바와 같이, 적화 연산을 수행할 수 있다. 이 경우의 연산 장치(MAC1)는 복수 열 중 1열을 전류로서 Iref0 및 xIref0을 유지하는 셀로 함으로써, 복수 열 중 나머지 열의 수만큼 적화 연산 처리를 동시에 실행할 수 있다. 즉, 메모리 셀 어레이의 열의 수를 증가시킴으로써, 고속 적화 연산 처리를 실현하는 반도체 장치를 제공할 수 있다. 그러므로, 단위 전력당 연산 처리 능력이 우수한 반도체 장치를 제공할 수 있다.
또한 본 실시형태에서는 연산 장치(MAC1)에 포함되어 있는 트랜지스터를 OS 트랜지스터 또는 Si 트랜지스터로 한 경우에 대하여 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 연산 장치(MAC1)에 포함되어 있는 트랜지스터로서는, 예를 들어 Ge 등이 채널 형성 영역에 포함되는 트랜지스터, ZnSe, CdS, GaAs, InP, GaN, SiGe 등의 화합물 반도체가 채널 형성 영역에 포함되는 트랜지스터, 카본 나노 튜브가 채널 형성 영역에 포함되는 트랜지스터, 유기 반도체가 채널 형성 영역에 포함되는 트랜지스터 등을 사용할 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 계층형 인공 신경망(이후, 신경망이라고 함)에 대하여 설명한다. 또한 계층형 신경망의 연산은 앞의 실시형태에서 설명한 반도체 장치 및 연산 장치를 사용함으로써 수행할 수 있다.
신경망에서, 시냅스의 결합 강도는 신경망에 기존의 정보를 공급함으로써 변화될 수 있다. 이와 같이, 신경망에 기존의 정보를 공급하여 결합 강도를 결정하는 처리를 '학습'이라고 부르는 경우가 있다.
또한 '학습'을 수행한(결합 강도를 결정한) 신경망에 대하여 어떠한 정보를 공급함으로써, 그 결합 강도에 기초하여 새로운 정보를 출력할 수 있다. 이와 같이 신경망에서, 공급된 정보와 결합 강도에 기초하여 새로운 정보를 출력하는 처리를 '추론' 또는 '인지'라고 부르는 경우가 있다. 앞의 층의 뉴런으로부터 다음의 층의 뉴런에 신호가 입력되고, 이들 뉴런 간을 접속하는 시냅스의 결합 강도(이후, 가중치 계수라고 함)는 앞의 실시형태에서 설명한 가중치 데이터에 상당한다.
신경망 모델로서는, 예를 들어 홉필드형, 계층형 등이 있다. 특히, 다층 구조로 한 신경망을 '심층 신경망'(DNN)이라고 부르고, 심층 신경망에 의한 기계 학습을 '심층 학습'이라고 부르는 경우가 있다.
<계층형 신경망>
계층형 신경망은, 일례로서 하나의 입력층과, 하나 또는 복수의 중간층(은닉층)과, 하나의 출력층을 가지고, 총 3개 이상의 층으로 구성된다. 도 21의 (A)에 나타낸 계층형 신경망(100)은 이의 일례를 나타낸 것이고, 신경망(100)은 제 1 층 내지 제 R 층(여기서 R는 4 이상의 정수로 할 수 있음)을 가진다. 특히, 제 1 층은 입력층에 상당하고, 제 R 층은 출력층에 상당하고, 이들 외의 층은 중간층에 상당한다. 또한 도 21의 (A)에는, 중간층으로서 제 (k-1) 층, 제 k 층(여기서 k는 3 이상 R-1 이하의 정수임)을 도시하고, 그 외의 중간층에 대해서는 생략하여 나타내었다.
신경망(100)의 각 층은 하나 또는 복수의 뉴런을 가진다. 도 21의 (A)에서, 제 1 층은 뉴런(N1 (1)) 내지 뉴런(Np (1))(여기서 p는 1 이상의 정수임)을 가지고, 제 (k-1) 층은 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))(여기서 m은 1 이상의 정수임)을 가지고, 제 k 층은 뉴런(N1 (k)) 내지 뉴런(Nn (k))(여기서 n은 1 이상의 정수임)을 가지고, 제 R 층은 뉴런(N1 (R)) 내지 뉴런(Nq (R))(여기서 q는 1 이상의 정수임)을 가진다.
또한, 도 21의 (A)에는 뉴런(N1 (1)), 뉴런(Np (1)), 뉴런(N1 (k-1)), 뉴런(Nm (k-1)), 뉴런(N1 (k)), 뉴런(Nn (k)), 뉴런(N1 (R)), 뉴런(Nq (R))에 더하여 제 (k-1) 층의 뉴런(Ni (k-1))(여기서 i는 1 이상 m 이하의 정수임), 제 k 층의 뉴런(Nj (k))(여기서 j는 1 이상 n 이하의 정수임)도 도시하고, 이 외의 뉴런에 대해서는 도시를 생략하였다.
다음으로, 앞의 층의 뉴런으로부터 다음의 층의 뉴런으로의 신호의 전달, 및 각 뉴런에서 입출력되는 신호에 대하여 설명한다. 또한 본 설명에서는 제 k 층의 뉴런(Nj (k))에 착안한다.
도 21의 (B)에는 제 k 층의 뉴런(Nj (k))과 뉴런(Nj (k))에 입력되는 신호와 뉴런(Nj (k))으로부터 출력되는 신호를 나타내었다.
구체적으로, 제 (k-1) 층의 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))의 각 출력 신호인 z1 (k-1) 내지 zm (k-1)이, 뉴런(Nj (k))으로 출력된다. 그리고 뉴런(Nj (k))은 z1 (k-1) 내지 zm (k-1)에 따라 zj (k)를 생성하고, zj (k)를 출력 신호로서 제 (k+1) 층(도시하지 않았음)의 각 뉴런으로 출력한다.
앞의 층의 뉴런으로부터 다음의 층의 뉴런에 입력되는 신호는 그 뉴런들을 접속하는 시냅스의 결합 강도(이하, 가중치 계수라고 부름)에 따라 신호 전달의 정도가 결정된다. 신경망(100)에서는 앞의 층의 뉴런으로부터 출력된 신호에, 대응하는 가중치 계수를 곱하여 다음의 층의 뉴런에 입력한다. i를 1 이상 m 이하의 정수로 하고, 제 (k-1) 층의 뉴런(Ni (k-1))과 제 k 층의 뉴런(Nj (k)) 사이의 시냅스의 가중치 계수를 wi (k-1) j (k)로 하였을 때, 제 k 층의 뉴런(Nj (k))에 입력되는 신호는 식(17)으로 나타낼 수 있다.
[수학식 17]
즉, 제 (k-1) 층의 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1)) 각각으로부터, 제 k 층의 뉴런(Nj (k))에 신호가 전달될 때, 상기 신호인 z1 (k-1) 내지 zm (k-1)에는 각 신호에 대응하는 가중치 계수(w1 (k-1) j (k) 내지 wm (k-1) j (k))를 곱한다. 그리고 제 k 층의 뉴런(Nj (k))에는 w1 (k-1) j (k)·z1 (k-1) 내지 wm (k-1) j (k)·zm (k-1)이 입력된다. 이때, 제 k 층의 뉴런(Nj (k))에 입력되는 신호의 총합(uj (k))은 식(18)이 된다.
[수학식 18]
또한 가중치 계수 w1 (k-1) j (k) 내지 wm (k-1) j (k)와 뉴런의 신호 z1 (k-1) 내지 zm (k-1)의 적화 결과에는 바이어스를 가하여도 좋다. 바이어스를 b로 하였을 때, 식(18)은 다음 식(19)과 같이 변형할 수 있다.
[수학식 19]
뉴런(Nj (k))은 uj (k)에 따라 출력 신호 zj (k)를 생성한다. 여기서 뉴런(Nj (k))으로부터의 출력 신호 zj (k)를 다음 식(20)으로 정의한다.
[수학식 20]
함수 f(uj (k))는 계층형 신경망에서의 활성화 함수이고, 계단 함수, 선형 램프 함수, 시그모이드 함수 등을 사용할 수 있다. 또한 활성화 함수는 모든 뉴런에서 동일하여도 좋고, 또는 달라도 좋다. 또한 뉴런의 활성화 함수는 층들 사이에서 동일하여도 좋고, 달라도 좋다.
또한 각 층의 뉴런이 출력하는 신호, 가중치 계수 w, 또는 바이어스 b는 아날로그값으로 하여도 좋고, 디지털값으로 하여도 좋다. 디지털값으로서는 예를 들어 2레벨로 하여도 좋고, 3레벨로 하여도 좋다. 더 큰 비트 수의 값이어도 좋다. 일례로서, 아날로그값의 경우, 활성화 함수로서, 예를 들어 선형 램프 함수, 시그모이드 함수 등을 사용하면 좋다. 디지털값의 2레벨의 경우, 예를 들어 출력을 -1 또는 1, 혹은 0 또는 1로 하는 계단 함수를 사용하면 좋다. 또한 각 층의 뉴런이 출력하는 신호는 3레벨 이상으로 하여도 좋고, 이 경우, 활성화 함수는 3레벨, 예를 들어 출력이 -1, 0, 또는 1인 계단 함수, 혹은 0, 1, 또는 2인 계단 함수 등을 사용하면 좋다. 또한 예를 들어 5레벨을 출력하는 활성화 함수로서 -2, -1, 0, 1, 또는 2로 하는 계단 함수 등을 사용하여도 좋다. 각 층의 뉴런이 출력하는 신호, 가중치 계수 w, 및 바이어스 b 중 적어도 하나에 대하여, 디지털값을 사용함으로써, 회로 규모를 작게 하는 것, 소비 전력을 저감하는 것, 또는 연산 속도를 향상시키는 것 등을 할 수 있다. 또한, 각 층의 뉴런이 출력하는 신호, 가중치 계수 w, 및 바이어스 b 중 적어도 하나에 대하여, 아날로그값을 사용함으로써, 연산의 정밀도를 향상시킬 수 있다.
신경망(100)은 제 1 층(입력층)에 입력 신호가 입력됨으로써, 제 1 층(입력층)으로부터 마지막의 층(출력층)까지의 각 층에서 순차적으로, 앞의 층으로부터 입력된 신호에 의거하여, 식(17), 식(18)(또는 식(19)), 식(20)을 사용하여 출력 신호를 생성하고, 상기 출력 신호를 다음의 층으로 출력하는 동작을 수행한다. 마지막 층(출력층)으로부터 출력된 신호가 신경망(100)에 의하여 계산된 결과에 상당한다.
실시형태 2에서 설명한 연산 장치(MAC1)를 상술한 은닉층으로서 적용하는 경우, 가중치 계수 ws[k-1] (k-1) s_K (k)(s[k-1]은 1 이상 m 이하의 정수로 하고, s_K는 1 이상 n 이하의 정수로 함)를 제 1 데이터로 하고, 제 1 데이터에 대응하는 전류량을 같은 열의 각 셀에 순차적으로 기억시키고, 제 (k-1) 층의 뉴런(Ns[k-1] (k-1))으로부터의 출력 신호 zs[k-1] (k-1)을 제 2 데이터로 하고, 제 2 데이터에 대응하는 전류량을 회로(XCS)로부터 각 행의 배선(XCL)에 대하여 흘림으로써, 변환 회로(ITRZ)에 입력되는 전류량 IS로부터 제 1 데이터와 제 2 데이터의 적화를 구할 수 있다. 그리고, 상기 적화의 값을 사용하여 활성화 함수의 값을 구함으로써, 활성화 함수의 값을 신호로 하고 제 k 층의 뉴런(Ns_K (k))의 출력 신호 zs_K (k)로 할 수 있다.
또한, 실시형태 2에서 설명한 연산 장치(MAC1)를 상술한 출력층으로서 적용하는 경우, 가중치 계수 ws[R-1] (R-1) s[R] (R)(s[R-1]은 1 이상의 정수로 하고, s[R]는 1 이상 q 이하의 정수로 함)를 제 1 데이터로 하고, 제 1 데이터에 대응하는 전류를 같은 열의 각 셀에 순차적으로 기억시키고, 제 (R-1) 층의 뉴런(Ns[R-1] (R-1))으로부터의 출력 신호 zs[R-1] (R-1)을 제 2 데이터로 하고, 제 2 데이터에 대응하는 전류를 회로(XCS)로부터 각 행의 배선(XCL)에 대하여 흘림으로써, 변환 회로(ITRZ)에 입력되는 전류 IS로부터 제 1 데이터와 제 2 데이터의 적화를 구할 수 있다. 그리고, 상기 적화의 값을 사용하여 활성화 함수의 값을 구함으로써, 활성화 함수의 값을 신호로 하고 제 R 층의 뉴런(Ns[R] (R))의 출력 신호 zs[R] (R)로 할 수 있다.
또한 본 실시형태에서 설명한 입력층은 입력 신호를 제 2 층으로 출력하는 버퍼 회로로서 기능하여도 좋다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치의 구성예 및 앞의 실시형태에서 설명한 반도체 장치에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 22의 (A)는, 일례로서 앞의 실시형태에서 설명한 반도체 장치이고, 상기 반도체 장치는 트랜지스터(500)와 용량 소자(600)를 가진다. 또한, 도 22의 (B)에는 트랜지스터(500)의 채널 길이 방향의 단면도를, 도 22의 (C)에는 트랜지스터(500)의 채널 폭 방향의 단면도를 각각 나타내었다.
트랜지스터(500)는 OS 트랜지스터로 할 수 있다. 트랜지스터(500)는, 예를 들어 앞의 실시형태에서 설명한 트랜지스터(22) 또는 트랜지스터(32) 등에 적용할 수 있다. 또한, 트랜지스터(500)는 Si 트랜지스터로 하여도 좋고, 실리콘으로서는, 예를 들어 비정질 실리콘(수소화 비정질 실리콘이라고 부르는 경우가 있음), 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(500)는, 예를 들어 기판(도시하지 않았음) 위쪽에 제공되는 절연체(512)의 위쪽에 제공된다. 용량 소자(600)는, 예를 들어 트랜지스터(500)의 위쪽에 제공된다. 용량 소자(600)는 앞의 실시형태에서 설명한 용량 소자(25) 등에 적용할 수 있다.
절연체(512) 위에는 절연체(514) 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소 및 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어, 절연체(514)에는 기판을 제공하는 영역 등으로부터 트랜지스터(500)가 제공되어 있는 영역으로 수소, 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막에는, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등 산화물 반도체를 가지는 반도체 소자로 수소가 확산되면, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 절연체(514)로서 수소의 확산을 억제하는 막을 사용함으로써, 트랜지스터(500) 등의 반도체 소자의 특성이 저하하는 것을 억제할 수 있다. 여기서, 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
절연체(512) 및 절연체(516)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
본 명세서 등에서 산화질화 실리콘이란 이의 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 이의 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한, 본 명세서 등에서 산화질화 알루미늄이란 이의 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 이의 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 절연체(512), 절연체(514), 및 절연체(516)에는 트랜지스터(500)를 구성하는 도전체(예를 들어, 도 22의 (B) 및 (C)에 나타낸 도전체(503)) 등이 매립되어 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 22의 (B) 및 (C)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 위의 절연체(516)와, 절연체(514) 또는 절연체(516)에 매립되도록 배치된 도전체(503)(도전체(503a) 및 도전체(503b))와, 절연체(516) 위 및 도전체(503) 위의 절연체(522)와, 절연체(522) 위의 절연체(524)와, 절연체(524) 위의 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 도전체(542a)와, 도전체(542a) 위의 절연체(571a)와, 산화물(530b) 위의 도전체(542b)와, 도전체(542b) 위의 절연체(571b)와, 산화물(530b) 위의 절연체(552)와, 절연체(552) 위의 절연체(550)와, 절연체(550) 위의 절연체(554)와, 절연체(554) 위에 위치하고 산화물(530b)의 일부와 중첩되는 도전체(560)(도전체(560a) 및 도전체(560b))와, 절연체(522), 절연체(524), 산화물(530a), 산화물(530b), 도전체(542a), 도전체(542b), 절연체(571a), 및 절연체(571b) 위에 배치되는 절연체(544)를 가진다. 여기서 도 22의 (B) 및 (C)에 나타낸 바와 같이, 절연체(552)는 절연체(522)의 상면, 절연체(524)의 측면, 산화물(530a)의 측면, 산화물(530b)의 측면 및 상면, 도전체(542)의 측면, 절연체(571)의 측면, 절연체(544)의 측면, 절연체(580)의 측면, 및 절연체(550)의 하면에 접한다. 또한 도전체(560)의 상면은 절연체(554)의 상부, 절연체(550)의 상부, 절연체(552)의 상부, 및 절연체(580)의 상면과 높이가 대략 일치하도록 배치된다. 또한 절연체(574)는 도전체(560)의 상면, 절연체(552)의 상부, 절연체(550)의 상부, 절연체(554)의 상부, 및 절연체(580)의 상면 중 적어도 어느 것의 일부에 접한다. 또한, 본 명세서 등에서, 도전체(542a)와 도전체(542b)를 통틀어 도전체(542)라고 하고, 절연체(571a)와 절연체(571b)를 통틀어 절연체(571)라고 하는 경우가 있다. 다른 요소에 대해서도 마찬가지로 표현하는 경우가 있다.
절연체(580) 및 절연체(544)에는 산화물(530b)에 도달하는 개구가 제공된다. 상기 개구 내에 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)가 배치되어 있다. 또한, 트랜지스터(500)의 채널 길이 방향에서, 절연체(571a) 및 도전체(542a)와, 절연체(571b) 및 도전체(542b) 사이에 도전체(560), 절연체(552), 절연체(550), 및 절연체(554)가 제공된다. 절연체(554)는 도전체(560)의 측면과 접하는 영역 및 도전체(560)의 저면과 접하는 영역을 가진다.
산화물(530)은 절연체(524) 위에 배치된 산화물(530a)과 산화물(530a) 위에 배치된 산화물(530b)을 가지는 것이 바람직하다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물이 확산되는 것을 억제할 수 있다.
또한, 트랜지스터(500)에서는 산화물(530)을 산화물(530a)과 산화물(530b)의 2층이 적층된 구성으로 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 트랜지스터(500)는 산화물(530b)의 단층 또는 3층 이상의 적층 구조를 가지는 구성으로 할 수 있다. 또는 산화물(530a) 및 산화물(530b)이 각각 적층 구조를 가지는 구성으로 할 수 있다.
도전체(560)는 게이트 전극으로서 기능하고, 도전체(503)는 백 게이트 전극으로서 기능한다. 또한, 도전체(503)를 게이트 전극으로서 기능시키고, 도전체(560)를 백 게이트 전극으로서 기능시켜도 좋다. 또한, 절연체(552), 절연체(550), 및 절연체(554)는 도전체(560)에 대한 게이트 절연체로서 기능하고, 절연체(522) 및 절연체(524)는 도전체(503)에 대한 게이트 절연체로서 기능한다. 또한 게이트 절연체를 게이트 절연층 또는 게이트 절연막이라고 부르는 경우도 있다. 또한 도전체(542a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(542b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한 산화물(530)에서 도전체(560)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
여기서, 도 22의 (B)에서의 채널 형성 영역 근방의 확대도를 도 23의 (A)에 나타내었다. 산화물(530b)에 산소가 공급됨으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 채널 형성 영역이 형성된다. 따라서 도 23의 (A)에 나타낸 바와 같이, 산화물(530b)은 트랜지스터(500)의 채널 형성 영역으로서 기능하는 영역(530bc)과, 영역(530bc)을 사이에 두고 제공되며 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)을 가진다. 영역(530bc)은 적어도 일부가 도전체(560)와 중첩된다. 환언하면, 영역(530bc)은 도전체(542a)와 도전체(542b) 사이의 영역에 제공되어 있다. 영역(530ba)은 도전체(542a)와 중첩하여 제공되어 있고, 영역(530bb)은 도전체(542b)와 중첩하여 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(530bc)은 영역(530ba) 및 영역(530bb)보다 산소 결손(본 명세서 등에서 금속 산화물 내의 산소 결손을 VO(oxygen vacancy)라고 부르는 경우가 있음)이 적거나, 또는 불순물 농도가 낮기 때문에 캐리어 농도가 낮은 고저항 영역이다. 따라서 영역(530bc)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다.
금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 채널이 형성되는 영역에 불순물 또는 산소 결손(VO)이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 저하하는 경우가 있다. 또한 산소 결손(VO) 근방의 수소가, 산소 결손(VO)에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)을 형성하여 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되어 있으면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 따라서, 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다.
또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 산소 결손(VO)이 많거나 또는 수소, 질소, 금속 원소 등의 불순물의 농도가 높기 때문에, 캐리어 농도가 증가하여 저저항화된 영역이다. 즉, 영역(530ba) 및 영역(530bb)은 영역(530bc)과 비교하여 캐리어 농도가 높고 저항이 낮은 n형 영역이다.
여기서 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱 바람직하고, 1×1012cm-3 미만인 것이 더욱 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한 캐리어 농도가 영역(530ba) 및 영역(530bb)의 캐리어 농도와 동등하거나 또는 이보다 낮으며, 영역(530bc)의 캐리어 농도와 동등하거나 또는 이보다 높은 영역이 영역(530bc)과 영역(530ba) 또는 영역(530bb) 사이에 형성되어도 좋다. 즉 상기 영역은 영역(530bc)과 영역(530ba) 또는 영역(530bb)의 접합 영역으로서 기능한다. 상기 접합 영역은 수소 농도가 영역(530ba) 및 영역(530bb)의 수소 농도와 동등하거나 또는 이보다 낮으며, 영역(530bc)의 수소 농도와 동등하거나 또는 이보다 높은 경우가 있다. 또한 상기 접합 영역은 산소 결손이 영역(530ba) 및 영역(530bb)의 산소 결손과 동등하거나 또는 이보다 적으며, 영역(530bc)의 산소 결손과 동등하거나 또는 이보다 많은 경우가 있다.
또한 도 23의 (A)에서 영역(530ba), 영역(530bb), 및 영역(530bc)이 산화물(530b)에 형성되는 예에 대하여 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 상기 각 영역이 산화물(530b)뿐만 아니라 산화물(530a)에도 형성되어도 좋다.
또한 산화물(530)에서 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
트랜지스터(500)에서는 채널 형성 영역을 포함하는 산화물(530)(산화물(530a) 및 산화물(530b))로서, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)로서 예를 들어 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
여기서 산화물(530b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
이와 같이, 산화물(530b) 아래에 산화물(530a)을 배치함으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물 및 산소의 확산을 억제할 수 있다.
또한 산화물(530a) 및 산화물(530b)이 산소 외에 공통된 원소를 가짐으로써(주성분으로 함으로써), 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아 큰 온 전류를 얻을 수 있다.
산화물(530b)은 결정성을 가지는 것이 바람직하다. 특히 산화물(530b)로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지고, 불순물 및 결함(예를 들어 산소 결손(VO) 등)이 적은 금속 산화물이다. 특히 금속 산화물의 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이, CAAC-OS의 밀도를 더 높임으로써 상기 CAAC-OS 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 저하하는 경우가 있다. 또한 산소 결손 근방의 수소가, 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)을 형성하여 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되어 있으면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 따라서, 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 환언하면, 산화물 반도체 내의 채널이 형성되는 영역은 캐리어 농도가 저감되고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
한편, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함하는 절연체를 산화물 반도체의 근방에 제공하고 열처리를 수행함으로써, 상기 절연체로부터 산화물 반도체에 산소를 공급하여 산소 결손 및 VOH를 저감할 수 있다. 다만, 소스 영역 또는 드레인 영역에 과잉량의 산소가 공급되면, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하가 일어날 우려가 있다. 또한 기판 면 내에서, 소스 영역 또는 드레인 영역에 공급되는 산소의 양에 편차가 생김으로써, 트랜지스터를 가지는 반도체 장치의 특성에 편차가 생긴다.
따라서, 산화물 반도체 내에서 채널 형성 영역으로서 기능하는 영역(530bc)은 캐리어 농도가 저감되고, i형 또는 실질적으로 i형인 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 캐리어 농도가 높고, n형인 것이 바람직하다. 즉, 산화물 반도체의 영역(530bc)의 산소 결손 및 VOH를 저감하고, 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되지 않도록 하는 것이 바람직하다.
그러므로 본 실시형태에서는 산화물(530b) 위에 도전체(542a) 및 도전체(542b)를 제공한 상태로, 산소를 포함하는 분위기에서 마이크로파 처리를 수행하여 영역(530bc)의 산소 결손 및 VOH를 저감한다. 여기서 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용한 처리를 말한다.
산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하고, 상기 산소 플라스마를 작용시킬 수 있다. 이때, 마이크로파 또는 RF 등의 고주파를 영역(530bc)에 조사할 수도 있다. 플라스마, 마이크로파 등의 작용에 의하여, 영역(530bc)의 VOH를 분단하고, 수소 H를 영역(530bc)에서 제거하고, 산소 결손 VO를 산소로 보전할 수 있다. 즉, 영역(530bc)에서 '
'라는 반응이 일어나 영역(530bc)의 수소 농도를 저감할 수 있다. 따라서 영역(530bc) 내의 산소 결손 및 VOH를 저감하여 캐리어 농도를 저하시킬 수 있다.
또한 산소를 포함하는 분위기에서 마이크로파 처리를 수행할 때, 마이크로파 또는 RF 등의 고주파, 산소 플라스마 등의 작용은 도전체(542a) 및 도전체(542b)에 의하여 차폐되므로, 영역(530ba) 및 영역(530bb)에는 미치지 않는다. 또한 산소 플라스마의 작용은 산화물(530b) 및 도전체(542)를 덮어 제공된 절연체(571) 및 절연체(580)에 의하여 저감할 수 있다. 이에 의하여, 마이크로파 처리를 할 때, 영역(530ba) 및 영역(530bb)에서 VOH의 저감 및 과잉량의 산소의 공급이 발생하지 않기 때문에 캐리어 농도의 저하를 방지할 수 있다.
또한 절연체(552)가 되는 절연막의 성막 후, 또는 절연체(550)가 되는 절연막의 성막 후에, 산소를 포함하는 분위기에서 마이크로파 처리를 수행하는 것이 바람직하다. 이와 같이 절연체(552) 또는 절연체(550)를 통하여 산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 영역(530bc) 내에 산소를 효율적으로 주입할 수 있다. 또한 절연체(552)를 도전체(542)의 측면 및 영역(530bc)의 표면과 접하도록 배치함으로써, 영역(530bc)에 필요 이상의 양의 산소가 주입되는 것을 억제하여, 도전체(542)의 측면이 산화되는 것을 억제할 수 있다. 또한 절연체(550)가 되는 절연막의 성막 시에 도전체(542)의 측면이 산화되는 것을 억제할 수 있다.
또한 영역(530bc) 내에 주입되는 산소로서는 산소 원자, 산소 분자, 산소 라디칼(O 라디칼이라고도 함, 홀전자(unpaired electron)를 가지는 원자 또는 분자, 혹은 이온) 등 다양한 형태가 있다. 또한 영역(530bc) 내에 주입되는 산소는 상술한 형태 중 어느 하나 또는 복수인 것이 바람직하고, 특히 산소 라디칼인 것이 적합하다. 또한 절연체(552) 및 절연체(550)의 막질을 향상시킬 수 있기 때문에 트랜지스터(500)의 신뢰성이 향상된다.
이와 같이, 산화물 반도체의 영역(530bc)에서 선택적으로 산소 결손 및 VOH를 제거하여 영역(530bc)을 i형 또는 실질적으로 i형으로 할 수 있다. 또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되는 것을 억제하고 n형 전기 특성을 유지할 수 있다. 이로써, 트랜지스터(500)의 전기 특성의 변동을 억제하여 기판 면 내에서의 트랜지스터(500)의 전기 특성의 편차를 줄일 수 있다.
상술한 바와 같은 구성으로 함으로써, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
또한 도 22의 (C)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향의 단면에서 보았을 때, 산화물(530b)의 측면과 산화물(530b)의 상면 사이에 만곡면을 가져도 좋다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(542)와 중첩되는 영역의 산화물(530b)의 막 두께보다 작거나, 또는 상기 만곡면을 가지지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은 구체적으로는 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이와 같은 형상으로 함으로써, 산화물(530b)에 대한 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)의 피복성을 높일 수 있다.
산화물(530)은 화학 조성이 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다.
또한 산화물(530b)은 CAAC-OS 등 결정성을 가지는 산화물인 것이 바람직하다. CAAC-OS 등 결정성을 가지는 산화물은 불순물, 결함(산소 결손 등)이 적고 결정성이 높으며 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(530b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(500)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
여기서, 산화물(530a)과 산화물(530b)의 접합부에서 전도대 하단은 완만하게 변화된다. 환언하면, 산화물(530a)과 산화물(530b)의 접합부에서의 전도대 하단은 연속적으로 변화한다 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b)이 산소 외에 공통된 원소를 주성분으로서 가짐으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-M-Zn 산화물인 경우, 산화물(530a)로서 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 인듐 산화물 등을 사용하여도 좋다.
구체적으로는 산화물(530a)로서, In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(530b)로서, In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
또한 금속 산화물을 스퍼터링법으로 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
또한 도 22의 (B) 등에 나타낸 바와 같이, 산화물(530)의 상면 및 측면에 접하여, 산화 알루미늄 등으로 형성되는 절연체(552)를 제공함으로써, 산화물(530)과 절연체(552)의 계면 및 그 근방에 산화물(530)에 포함되는 인듐이 편재되는 경우가 있다. 이에 의하여, 산화물(530)의 표면 근방이 인듐 산화물에 가까운 원자수비 또는 In-Zn 산화물에 가까운 원자수비가 된다. 이와 같이 산화물(530), 특히 산화물(530b)의 표면 근방의 인듐의 원자수비가 커짐으로써 트랜지스터(500)의 전계 효과 이동도를 향상시킬 수 있다.
산화물(530a) 및 산화물(530b)을 상술한 구성으로 함으로써 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터, 또는 트랜지스터(500)의 위쪽으로부터 트랜지스터(500)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한 본 명세서에서 배리어 절연막이란, 배리어성을 가지는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)에 보다 수소 배리어성이 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한 예를 들어 절연체(514), 절연체(571), 절연체(574), 및 절연체(581)에, 수소를 포획 및 고착하는 기능이 높은 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(512) 및 절연체(514)를 통하여 기판 측으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 물, 수소 등의 불순물이 절연체(581)보다 외측에 배치되는 층간 절연막 등으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(524) 등에 포함되는 산소가 절연체(512) 및 절연체(514)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(580) 등에 포함되는 산소가 절연체(574) 등을 통하여 트랜지스터(500)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(500)를 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(512), 절연체(514), 절연체(571), 절연체(544), 절연체(574), 절연체(576), 및 절연체(581)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)에 비정질 구조를 가지는 산화물을 사용하는 것이 바람직하다. 예를 들어 AlOx(x는 0보다 큰 임의의 수) 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이와 같은 비정질 구조를 가지는 금속 산화물에서는, 산소 원자가 댕글링 본드(dangling bond)를 가지고, 상기 댕글링 본드로 수소를 포획 또는 고착하는 성질을 가지는 경우가 있다. 이와 같은 비정질 구조를 가지는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 트랜지스터(500)에 포함되는 수소, 또는 트랜지스터(500)의 주위에 존재하는 수소를 포획 또는 고착할 수 있다. 특히 트랜지스터(500)의 채널 형성 영역에 포함되는 수소를 포획 또는 고착하는 것이 바람직하다. 비정질 구조를 가지는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조인 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어 있어도 좋다. 또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조이어도 좋다. 예를 들어 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 성막 가스에 수소를 포함하는 분자를 사용하지 않아도 되기 때문에 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 수소 농도를 저감할 수 있다. 또한 성막 방법은 스퍼터링법에 한정되지 않고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, ALD법 등을 적절히 사용하여도 좋다.
또한 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 낮추는 것이 바람직한 경우가 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 실질적으로 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(512), 절연체(544), 및 절연체(576)가 도전체(503), 도전체(542), 도전체(560) 등의 차지 업을 완화할 수 있는 경우가 있다. 절연체(512), 절연체(544), 및 절연체(576)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한 절연체(516), 절연체(574), 절연체(580), 및 절연체(581)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(516), 절연체(580), 및 절연체(581)로서 산화 실리콘, 산화질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(581)는, 일례로서 층간막, 평탄화막 등으로서 기능하는 절연체로 하는 것이 바람직하다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 여기서 도전체(503)는 절연체(516)에 형성된 개구에 매립되어 제공되는 것이 바람직하다. 또한 도전체(503)의 일부가 절연체(514)에 매립되는 경우가 있다.
도전체(503)는 도전체(503a) 및 도전체(503b)를 가진다. 도전체(503a)는 상기 개구의 저면 및 측벽과 접하여 제공된다. 도전체(503b)는 도전체(503a)에 형성된 오목부에 매립되도록 제공된다. 여기서 도전체(503b)의 상부의 높이는 도전체(503a)의 상부의 높이 및 절연체(516)의 상부의 높이와 대략 일치한다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(503a)에 수소의 확산을 저감하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(503b)에 포함되는 수소 등의 불순물이 절연체(524) 등을 통하여 산화물(530)로 확산되는 것을 방지할 수 있다. 또한 도전체(503a)에 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(503b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(503a)는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(503a)에는 질화 타이타늄을 사용하면 좋다.
또한 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(503b)에는 텅스텐을 사용하면 좋다.
또한 도전체(503)의 전기 저항률은 도전체(503)에 인가하는 전위를 고려하여 설계되고, 도전체(503)의 막 두께는 상기 전기 저항률에 맞추어 설정된다. 또한 절연체(516)의 막 두께는 도전체(503)와 거의 같다. 여기서 도전체(503)의 설계상 허용되는 범위에서 도전체(503) 및 절연체(516)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(516)의 막 두께를 얇게 함으로써, 절연체(516) 내에 포함되는 수소 등의 불순물의 절대량을 저감할 수 있기 때문에 상기 불순물이 산화물(530)로 확산되는 것을 저감할 수 있다.
또한 도전체(503)는 상면에서 보았을 때, 산화물(530)에서 도전체(542a) 및 도전체(542b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히 도 22의 (C)에 나타낸 바와 같이, 도전체(503)는 산화물(530a) 및 산화물(530b)의 채널 폭 방향의 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(530)의 채널 폭 방향에서의 측면의 외측에서 도전체(503)와 도전체(560)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 상기 구성을 가짐으로써, 게이트 전극으로서 기능하는 도전체(560)의 전계와 백게이트 전극으로서 기능하는 도전체(503)의 전계에 의하여 산화물(530)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 상이하다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 환언하면 단채널 효과가 발생하기 어려운 트랜지스터로 할 수 있다.
또한 도 22의 (C)에 나타낸 바와 같이, 도전체(503)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(503) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(503)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(503)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한, 트랜지스터(500)에서는 도전체(503)를 도전체(503a) 및 도전체(503b)가 적층된 구성으로 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(503)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
절연체(522)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다.
절연체(522)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터 기판 측으로의 산소의 방출과, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서 절연체(522)를 제공함으로써, 수소 등의 불순물이 트랜지스터(500)의 내측으로 확산되는 것을 억제하고, 산화물(530) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 절연체(524) 및 산화물(530) 등이 가지는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
또는 상기 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(522)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시킨 것을 사용하여도 좋다.
또한 절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있게 된다. 또한 절연체(522)로서 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3, Ba,Sr)TiO3(BST) 등 유전율이 높은 물질을 사용할 수 있는 경우도 있다.
산화물(530)과 접하는 절연체(524)에는 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다.
또한, 트랜지스터(500)의 제작 공정 중에서, 산화물(530)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 600℃ 이하, 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(530)에 산소가 공급되므로 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(530)에 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(530) 내의 산소 결손을 수복(修復)하는 반응, 환언하면 'VO+O→null'이라는 반응을 촉진시킬 수 있다. 또한 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(530) 내에 잔존한 수소가 산소 결손과 재결합되어 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(522) 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한 절연체(524)는 산화물(530a)과 중첩하여 섬 형상으로 형성되어도 좋다. 이 경우, 절연체(544)가 절연체(524)의 측면 및 절연체(522)의 상면과 접하는 구성이 된다.
도전체(542a) 및 도전체(542b)는 산화물(530b)의 상면에 접하여 제공된다. 도전체(542a) 및 도전체(542b)는 각각 트랜지스터(500)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(542)(도전체(542a) 및 도전체(542b))에는, 예를 들어 탄탈럼을 포함한 질화물, 타이타늄을 포함한 질화물, 몰리브데넘을 포함한 질화물, 텅스텐을 포함한 질화물, 탄탈럼 및 알루미늄을 포함한 질화물, 타이타늄 및 알루미늄을 포함한 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함한 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 산화물(530b) 등에 포함되는 수소가 도전체(542a) 또는 도전체(542b)로 확산되는 경우가 있다. 특히 도전체(542a) 및 도전체(542b)에 탄탈럼을 포함하는 질화물을 사용함으로써, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)로 확산되기 쉽고, 확산된 수소는 도전체(542a) 또는 도전체(542b)가 가지는 질소와 결합되는 경우가 있다. 즉, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)에 흡수되는 경우가 있다.
또한 도전체(542)의 측면과 도전체(542)의 상면 사이에 만곡면이 형성되지 않는 것이 바람직하다. 상기 만곡면이 형성되지 않는 도전체(542)로 함으로써, 채널 폭 방향의 단면에서의 도전체(542)의 단면적을 크게 할 수 있다. 이로써, 도전체(542)의 도전율을 크게 하여 트랜지스터(500)의 온 전류를 크게 할 수 있다.
절연체(571a)는 도전체(542a)의 상면에 접하여 제공되고, 절연체(571b)는 도전체(542b)의 상면에 접하여 제공된다. 절연체(571)는 적어도 산소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(571)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(571)는 절연체(580)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(571)에는 예를 들어 질화 실리콘 등의 실리콘을 포함하는 질화물을 사용하면 좋다. 또한 절연체(571)는 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 그 경우, 절연체(571)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 사용하면 좋다. 특히 절연체(571)에 비정질 구조를 가지는 산화 알루미늄 또는 비정질 구조의 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(544)는 절연체(524), 산화물(530a), 산화물(530b), 도전체(542), 및 절연체(571)를 덮도록 제공된다. 절연체(544)로서 수소를 포획 및 고착하는 기능을 가지는 것이 바람직하다. 그 경우, 절연체(544)로서는 질화 실리콘 또는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 포함하는 것이 바람직하다. 또한 예를 들어 절연체(544)로서 산화 알루미늄과, 상기 산화 알루미늄 위의 질화 실리콘의 적층막을 사용하여도 좋다.
상술한 바와 같은 절연체(571) 및 절연체(544)를 제공함으로써, 산소에 대한 배리어성을 가지는 절연체로 도전체(542)를 감쌀 수 있다. 즉, 절연체(524) 및 절연체(580)에 포함되는 산소가 도전체(542)로 확산되는 것을 방지할 수 있다. 이로써, 절연체(524) 및 절연체(580)에 포함되는 산소에 의하여 도전체(542)가 직접 산화되어 저항률이 증대되고 온 전류가 저감되는 것을 억제할 수 있다.
절연체(552)는 게이트 절연체의 일부로서 기능한다. 절연체(552)로서는 산소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 절연체(552)에는 상술한 절연체(574)에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(552)로서, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(552)로서 산화 알루미늄을 사용한다. 이 경우, 절연체(552)는 적어도 산소와 알루미늄을 가지는 절연체이다.
도 22의 (C)에 나타낸 바와 같이, 절연체(552)는 산화물(530b)의 상면 및 측면, 산화물(530a)의 측면, 절연체(524)의 측면, 및 절연체(522)의 상면에 접하여 제공된다. 즉, 산화물(530a), 산화물(530b), 및 절연체(524)에서 도전체(560)와 중첩되는 영역은 채널 폭 방향의 단면에서 절연체(552)로 덮인다. 이에 의하여, 열처리 등을 수행한 경우에 산화물(530a) 및 산화물(530b)에서 산소가 이탈되는 것을 산소에 대한 배리어성을 가지는 절연체(552)로 차단할 수 있다. 따라서 산화물(530a) 및 산화물(530b)에서의 산소 결손(VO)의 형성을 저감할 수 있다. 이에 의하여, 영역(530bc)에 형성되는 산소 결손(VO) 및 VOH를 저감할 수 있다. 따라서 트랜지스터(500)의 전기 특성을 양호하게 하고 신뢰성을 향상시킬 수 있다.
또한 반대로, 절연체(580) 및 절연체(550) 등에 과잉량의 산소가 포함되어도 상기 산소가 산화물(530a) 및 산화물(530b)에 과잉으로 공급되는 것을 억제할 수 있다. 따라서 영역(530bc)을 통하여 영역(530ba) 및 영역(530bb)이 과잉으로 산화되어 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으키는 것을 억제할 수 있다.
또한 도 22의 (B)에 나타낸 바와 같이, 절연체(552)는 도전체(542), 절연체(544), 절연체(571), 및 절연체(580) 각각의 측면에 접하여 제공된다. 따라서 도전체(542)의 측면이 산화되어 상기 측면에 산화막이 형성되는 것을 저감할 수 있다. 이에 의하여, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으키는 것을 억제할 수 있다.
또한 절연체(552)는 절연체(554), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)의 미세화를 도모할 때 절연체(552)의 막 두께는 얇은 것이 바람직하다. 절연체(552)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하며, 1.0nm 이하, 3.0nm 이하, 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(552)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(552)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(552)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
절연체(552)의 막 두께를 상기와 같이 얇게 성막하기 위해서는 ALD법을 사용하여 성막하는 것이 바람직하다. ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등이 있다. PEALD법에서는 플라스마를 이용하기 때문에, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다.
ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막할 수 있고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 따라서 절연체(552)를 절연체(580) 등에 형성된 개구의 측면 등에 높은 피복성으로, 상기와 같이 얇은 막 두께로 성막할 수 있다.
또한 ALD법에서 사용하는 전구체에는 탄소 등이 포함되는 경우가 있다. 그러므로 ALD법으로 제공된 막은, 다른 성막법으로 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
절연체(550)는 게이트 절연체의 일부로서 기능한다. 절연체(550)는 절연체(552)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(550)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다. 이 경우, 절연체(550)는 적어도 산소와 실리콘을 가지는 절연체이다.
절연체(550)는 절연체(524)와 마찬가지로, 절연체(550) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 또는 0.5nm 이상으로 하는 것이 바람직하며, 15nm 이하 또는 20nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
도 22의 (B) 및 (C) 등에서는 절연체(550)를 단층으로 한 구성을 나타내었지만, 본 발명은 이에 한정되지 않고 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 도 23의 (B)에 나타낸 바와 같이, 절연체(550)를 절연체(550a)와, 절연체(550a) 위의 절연체(550b)의 2층의 적층 구조로 하여도 좋다.
도 23의 (B)에 나타낸 바와 같이, 절연체(550)를 2층의 적층 구조로 하는 경우, 아래층인 절연체(550a)는 산소를 투과시키기 쉬운 절연체를 사용하여 형성되고, 위층인 절연체(550b)는 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(550a)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다. 즉, 산화물(530)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(550a)에 포함되는 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 예를 들어 절연체(550a)는 상술한 절연체(550)에 사용할 수 있는 재료를 사용하여 제공되고, 절연체(550b)에는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(550b)로서 산화 하프늄을 사용한다. 이 경우, 절연체(550b)는 적어도 산소와 하프늄을 가지는 절연체이다. 또한 절연체(550b)의 막 두께는 0.5nm 이상 또는 1.0nm 이상으로 하는 것이 바람직하며, 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550b)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
또한 절연체(550a)에 산화 실리콘, 산화질화 실리콘 등을 사용하는 경우, 절연체(550b)에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(550a)와 절연체(550b)의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다. 따라서 절연체(550)의 절연 내압을 높일 수 있다.
절연체(554)는 게이트 절연체의 일부로서 기능한다. 절연체(554)로서는 수소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 이에 의하여, 도전체(560)에 포함되는 수소 등의 불순물이 절연체(550) 및 산화물(530b)로 확산되는 것을 방지할 수 있다. 절연체(554)에는 상술한 절연체(576)에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어 절연체(554)로서 PEALD법으로 성막한 질화 실리콘을 사용하면 좋다. 이 경우, 절연체(554)는 적어도 질소와 실리콘을 가지는 절연체이다.
또한 절연체(554)가 산소에 대한 배리어성을 더 가져도 좋다. 이에 의하여, 절연체(550)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다.
또한 절연체(554)는 절연체(552), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)의 미세화를 도모할 때 절연체(554)의 막 두께는 얇은 것이 바람직하다. 절연체(554)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하며, 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(554)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(554)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(554)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
도전체(560)는 트랜지스터(500)의 게이트 전극으로서 기능한다. 도전체(560)는 도전체(560a)와, 도전체(560a) 위에 배치된 도전체(560b)를 가지는 것이 바람직하다. 예를 들어 도전체(560a)는 도전체(560b)의 저면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한 도 22의 (B) 및 (C)에 나타낸 바와 같이, 도전체(560)의 상부의 높이의 위치는 절연체(550)의 상부의 높이의 위치와 대략 일치한다. 또한 도 22의 (B) 및 (C)에서 도전체(560)는 도전체(560a)와 도전체(560b)의 2층 구조로 나타내었지만, 도전체(560)는 상기 2층 구조 외에는 단층 구조 또는 3층 이상의 적층 구조로 할 수 있다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 할 수 있다. 구체적으로, 예를 들어 도전체(560b)는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 할 수 있다.
또한, 트랜지스터(500)에서는 도전체(560)가 절연체(580) 등에 형성된 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(560)를 이와 같이 형성함으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 도전체(560)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 22의 (C)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향에서 절연체(522)의 저면을 기준으로 하였을 때, 도전체(560)에서 도전체(560)와 산화물(530b)이 중첩되지 않는 영역의 저면의 높이는 산화물(530b)의 저면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(560)가 절연체(550) 등을 개재하여 산화물(530b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(560)의 전계를 산화물(530b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(500)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 절연체(522)의 저면을 기준으로 하였을 때, 산화물(530a) 및 산화물(530b)과 도전체(560)가 중첩되지 않는 영역에서의 도전체(560)의 저면의 높이와 산화물(530b)의 저면의 높이의 차이는 0nm 이상, 3nm 이상, 또는 5nm 이상으로 하는 것이 바람직하며, 20nm 이하, 50nm 이하, 또는 100nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다.
절연체(580)는 절연체(544) 위에 제공되고, 절연체(550) 및 도전체(560)가 제공되는 영역에 개구가 형성되어 있다. 또한 절연체(580)의 상면은 평탄화되어도 좋다.
층간막으로서 기능하는 절연체(580)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(580)는 예를 들어 절연체(516)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(580)는 절연체(580) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 예를 들어 절연체(580)에는 산화 실리콘, 산화질화 실리콘 등의 실리콘을 포함하는 산화물을 적절히 사용하면 좋다.
절연체(574)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 또한 절연체(574)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(574)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 이 경우, 절연체(574)는 적어도 산소와 알루미늄을 가지는 절연체이다. 절연체(512)와 절연체(581)에 끼워진 영역 내에서, 절연체(580)와 접하여, 수소 등의 불순물을 포획하는 기능을 가지는 절연체(574)를 제공함으로써, 절연체(580) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정한 값으로 할 수 있다. 특히 절연체(574)에 비정질 구조를 가지는 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(576)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(576)는 절연체(574) 위에 배치된다. 절연체(576)에는 질화 실리콘 또는 질화산화 실리콘 등의 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(576)로서 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(576)를 스퍼터링법으로 성막함으로써, 밀도가 높은 질화 실리콘막을 형성할 수 있다. 또한 절연체(576)로서, 스퍼터링법으로 성막된 질화 실리콘 위에 PEALD법 또는 CVD법으로 성막된 질화 실리콘을 더 적층하여도 좋다.
또한, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 한쪽은 플러그로서 기능하는 도전체(540a)에 전기적으로 접속되고, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 다른 쪽은 도전체(540b)에 전기적으로 접속된다. 또한 본 명세서 등에서는 도전체(540a) 및 도전체(540b)를 통틀어 도전체(540)라고 부르기로 한다.
플러그 또는 배선으로서의 기능을 가지는 도전체에는 복수의 구조를 하나로 통합하여 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄, 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
도전체(540a)는, 일례로서 도전체(542a)와 중첩되는 영역에 제공된다. 구체적으로, 도전체(542a)와 중첩되는 영역에서 도 22의 (B)에 나타낸 절연체(571), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 22의 (A)에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되고, 도전체(540a)는 상기 개구부의 내측에 제공된다. 또한 도전체(540b)는, 일례로서 도전체(542b)와 중첩되는 영역에 제공된다. 구체적으로, 도전체(542b)와 중첩되는 영역에서 도 22의 (B)에 나타낸 절연체(571), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 22의 (A)에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되고, 도전체(540b)는 상기 개구부의 내측에 제공된다. 또한 절연체(582) 및 절연체(586)에 대해서는 후술한다.
또한 도 22의 (B)에 나타낸 바와 같이, 도전체(542a)와 중첩되는 영역의 개구부의 측면과 도전체(540a) 사이에는 불순물에 대하여 배리어성을 가지는 절연체로서 절연체(541a)를 제공하여도 좋다. 마찬가지로 도전체(542b)와 중첩되는 영역의 개구부의 측면과 도전체(540b) 사이에는 불순물에 대하여 배리어성을 가지는 절연체로서 절연체(541b)를 제공하여도 좋다. 또한 본 명세서 등에서는 절연체(541a) 및 절연체(541b)를 통틀어 절연체(541)라고 부르기로 한다.
도전체(540a) 및 도전체(540b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(540a) 및 도전체(540b)는 적층 구조로 하여도 좋다.
또한 도전체(540)를 적층 구조로 하는 경우, 절연체(574), 절연체(576), 절연체(581), 절연체(580), 절연체(544), 및 절연체(571) 근방에 배치되는 제 1 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 또한 절연체(576)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연체(541a) 및 절연체(541b)로서는 절연체(544) 등에 사용할 수 있는 배리어 절연막을 사용하면 좋다. 예를 들어 절연체(541a) 및 절연체(541b)로서는 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(541a) 및 절연체(541b)는 절연체(574), 절연체(576), 및 절연체(571)와 접하여 제공되기 때문에, 절연체(580) 등에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 방지할 수 있다.
절연체(541a) 및 절연체(541b)를 도 22의 (B)에 나타낸 바와 같이 적층 구조로 하는 경우, 절연체(580) 등의 개구의 내벽에 접하는 제 1 절연체와, 그 내측의 제 2 절연체로서는 산소에 대한 배리어 절연막과 수소에 대한 배리어 절연막을 조합한 것을 사용하는 것이 바람직하다.
예를 들어 제 1 절연체로서 ALD법으로 성막된 산화 알루미늄을 사용하고, 제 2 절연체로서 PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 이와 같은 구성으로 함으로써, 도전체(540)의 산화를 억제하고, 도전체(540)에 수소가 혼입되는 것을 저감할 수 있다.
또한, 트랜지스터(500)에서는 절연체(541)의 제 1 절연체와 절연체(541)의 제 2 도전체가 적층된 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 절연체(541)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 또한, 트랜지스터(500)에서는 도전체(540)의 제 1 도전체와 도전체(540)의 제 2 도전체가 적층된 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(540)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
또한 도 22의 (A)에 나타낸 바와 같이, 도전체(540a)의 상부 및 도전체(540b)의 상부에 접하여, 배선으로서 기능하는 도전체(610), 도전체(612) 등을 배치하여도 좋다. 도전체(610), 도전체(612)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 할 수도 있다. 구체적으로, 예를 들어 상기 도전체는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 도 22의 (A) 내지 (C)에 나타낸 트랜지스터(500)에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 상황에 따라 변경하여도 좋다.
예를 들어 도 22의 (A) 내지 (C)에 나타낸 트랜지스터(500)는 도 24에 나타낸 구성으로 하여도 좋다. 도 24의 트랜지스터는 산화물(543a) 및 산화물(543b)을 가지는 점에서 도 22의 (A) 내지 (C)에 나타낸 트랜지스터(500)와 상이하다. 또한 본 명세서 등에서는 산화물(543a) 및 산화물(543b)을 통틀어 산화물(543)이라고 부르기로 한다. 또한 도 24의 트랜지스터의 채널 폭 방향의 단면의 구성에 대해서는 도 22의 (C)에 나타낸 트랜지스터(500)의 단면과 같은 구성으로 할 수 있다.
산화물(543a)은 산화물(530b)과 도전체(542a) 사이에 제공되고, 산화물(543b)은 산화물(530b)과 도전체(542b) 사이에 제공된다. 여기서 산화물(543a)은 산화물(530b)의 상면 및 도전체(542a)의 하면에 접하는 것이 바람직하다. 또한 산화물(543b)은 산화물(530b)의 상면 및 도전체(542b)의 하면에 접하는 것이 바람직하다.
산화물(543)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극 또는 드레인 전극으로서 기능하는 도전체(542)와 산화물(530b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(543)을 배치함으로써, 도전체(542)와 산화물(530b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(500)의 전기 특성, 전계 효과 이동도, 및 신뢰성을 향상시킬 수 있는 경우가 있다.
또한 산화물(543)로서 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 산화물(543)은 산화물(530b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(543)로서 산화 갈륨을 사용하여도 좋다. 또한 산화물(543)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(543)의 막 두께는 0.5nm 이상 또는 1nm 이상인 것이 바람직하고, 2nm 이하, 3nm 이하, 또는 5nm 이하인 것이 바람직하다. 또한 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 또한 산화물(543)은 결정성을 가지는 것이 바람직하다. 산화물(543)이 결정성을 가지는 경우, 산화물(530) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(543)이 육방정 등의 결정 구조를 가지면, 산화물(530) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
절연체(581) 위에는 절연체(582)가 제공되고, 절연체(582) 위에는 절연체(586)가 제공된다.
절연체(582)에는 산소 및 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
또한 절연체(586)에는 절연체(512)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
이어서 도 22의 (A)에 나타낸 반도체 장치에 포함되는 용량 소자(600), 및 이의 주변의 배선 또는 플러그에 대하여 설명한다. 또한 도 22의 (A)에 나타낸 트랜지스터(500)의 위쪽에는 용량 소자(600)와, 배선 및/또는 플러그가 제공된다.
용량 소자(600)는, 일례로서 도전체(610)와, 도전체(620)와, 절연체(630)를 가진다.
도전체(540a) 및 도전체(540b) 중 한쪽, 도전체(546), 및 절연체(586) 위에는 도전체(610)가 제공된다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 가진다.
또한 도전체(540a) 및 도전체(540b) 중 다른 쪽, 그리고 절연체(586) 위에는 도전체(612)가 제공된다. 도전체(612)는 트랜지스터(500)와 그 위쪽에 배치되는 회로 소자, 배선 등을 전기적으로 접속하는 플러그, 배선, 단자 등으로서의 기능을 가진다.
또한 도전체(612) 및 도전체(610)는 동시에 형성하여도 좋다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 22의 (A)에서는 도전체(612) 및 도전체(610)는 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고 2층 이상의 적층 구조이어도 좋다. 예를 들어 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(586), 도전체(610) 위에는 절연체(630)가 제공된다. 절연체(630)는 용량 소자(600)에서 한 쌍의 전극 사이에 끼워지는 유전체로서 기능한다.
절연체(630)로서는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 지르코늄 등을 사용할 수 있다. 또한 절연체(630)는 상술한 재료를 사용하여 적층 또는 단층으로 제공할 수 있다.
또한 예를 들어 절연체(630)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다. 상기 구성으로 하면, 용량 소자(600)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있으며, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되어 용량 소자(600)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또는 절연체(630)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 high-k 재료를 포함한 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 또한 절연체(630)로서는 하프늄과 지르코늄이 포함되는 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용하는 유전체의 박막화로 인하여 트랜지스터, 용량 소자 등의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체 및 용량 소자에 사용하는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감, 및 용량 소자의 용량의 확보가 가능해진다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 가진다.
또한 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리), Al(알루미늄) 등을 사용하면 좋다. 또한 예를 들어 도전체(620)에는 도전체(610)에 적용할 수 있는 재료를 사용할 수 있다. 또한 도전체(620)는 단층 구조가 아니라 2층 이상의 적층 구조로 하여도 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)로서는, 예를 들어 트랜지스터(500)가 제공되는 영역에 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(514)와 같은 재료를 사용할 수 있다.
절연체(640) 위에는 절연체(650)가 제공된다. 절연체(650)는 절연체(512)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 그러므로 절연체(650)에는 예를 들어 절연체(514)에 적용할 수 있는 재료를 사용할 수 있다.
또한 도 22의 (A)에 나타낸 용량 소자(600)는 플레이너형으로 하였지만, 용량 소자의 형상은 이에 한정되지 않는다. 용량 소자(600)는 플레이너형이 아니라, 예를 들어 실린더형으로 하여도 좋다.
또한 용량 소자(600)의 위쪽에는 배선층을 제공하여도 좋다. 예를 들어 도 22의 (A)에서 절연체(411), 절연체(412), 절연체(413), 및 절연체(414)가 절연체(650)의 위쪽에 이 순서대로 제공된다. 또한 절연체(411), 절연체(412), 및 절연체(413)에 플러그 또는 배선으로서 기능하는 도전체(416)가 제공되는 구성을 나타내었다. 또한 도전체(416)는, 일례로서 후술하는 도전체(660)와 중첩되는 영역에 제공될 수 있다.
또한 절연체(630), 절연체(640), 및 절연체(650)에는 도전체(612)와 중첩되는 영역에 개구부가 제공되고, 상기 개구부를 매립하도록 도전체(660)가 제공된다. 도전체(660)는 상술한 배선층에 포함되는 도전체(416)에 전기적으로 접속되는 플러그, 배선으로서 기능한다.
절연체(411) 및 절연체(414)로서는, 예를 들어 절연체(514) 등과 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(411) 및 절연체(414)에는 예를 들어 절연체(514) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(412) 및 절연체(413)로서, 예를 들어 절연체(512)와 마찬가지로 배선 사이에 생기는 기생 용량을 저감하기 위하여, 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다.
<트랜지스터의 구성예>
다음으로, 금속 산화물이 채널 형성 영역에 포함되어 있는 트랜지스터(500) 내, 그리고 이의 주변에 강유전성을 가질 수 있는 유전체가 제공되어 있는 구성에 대하여 설명한다.
도 25의 (A)는 도 22의 (A), (B) 등의 트랜지스터(500)의 구성에 강유전성을 가질 수 있는 유전체가 제공된 트랜지스터의 구성의 일례를 나타낸 것이다.
도 25의 (A)에 나타낸 트랜지스터는 도전체(503)에 대한 게이트 절연체로서 기능하는 절연체(522)를 절연체(520)로 변경한 구성이다. 절연체(520)에는, 일례로서 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
또한, 강유전성을 가질 수 있는 재료로서는 산화 하프늄, 산화 지르코늄, HfZrOX(X는 0보다 큰 실수로 함), 산화 하프늄에 원소 J1(여기서의 원소 J1은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)을 첨가한 재료, 산화 지르코늄에 원소 J2(여기서의 원소 J2는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등을 들 수 있다. 또한, 강유전성을 가질 수 있는 재료로서 PbTiOX, 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 연(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등의 페로브스카이트 구조를 가지는 압전성 세라믹을 사용하여도 좋다. 또한, 강유전성을 가질 수 있는 재료로서는, 예를 들어 앞에서 열거한 재료에서 선택된 혼합물 또는 화합물로 할 수 있다. 또는, 강유전성을 가질 수 있는 재료로서는, 앞에서 열거한 재료에서 선택된 복수의 재료로 이루어지는 적층 구조로 할 수 있다. 그리고, 산화 하프늄, 산화 지르코늄, HfZrOX, 및 산화 하프늄에 원소 J1을 첨가한 재료 등은 성막 조건뿐만 아니라 각종 프로세스 등에 의해서도 결정 구조(특성)가 변화될 수 있기 때문에, 본 명세서 등에서는 강유전성을 발현하는 재료만을 강유전체라고 부르는 것이 아니라, 강유전성을 가질 수 있는 재료라고 부른다.
이들 중에서도 강유전성을 가질 수 있는 재료로서 산화 하프늄, 또는 산화 하프늄 및 산화 지르코늄을 가지는 재료는 수nm의 박막으로 가공하여도 강유전성을 가질 수 있기 때문에 바람직하다. 여기서, 절연체(520)의 막 두께는 100nm 이하, 바람직하게는 50nm 이하, 더 바람직하게는 20nm 이하, 더 바람직하게는 10nm 이하로 할 수 있다. 박막화된 강유전체층을 사용함으로써, 강유전체 커패시터를 미세화된 트랜지스터(500)에 조합하여 반도체 장치를 형성할 수 있다.
또한, 도 25의 (A)에 있어서, 절연체(520)는 1층으로 나타내었지만, 절연체(520)는 강유전성을 가질 수 있는 유전체를 포함하는 2층 이상의 절연막으로 하여도 좋다. 그 구체적인 일례의 트랜지스터를 도 25의 (B)에 나타내었다. 도 25의 (B)에 있어서, 예를 들어 절연체(520)는 절연체(520a)와 절연체(520b)를 가진다. 절연체(520a)는 절연체(516)와 도전체(503) 각각의 상면에 제공되고, 절연체(520b)는 절연체(520a)의 상면에 제공되어 있다.
절연체(520a)로서는, 예를 들어 강유전성을 가질 수 있는 유전체를 사용할 수 있다. 또한, 절연체(520b)로서는, 예를 들어 산화 실리콘 등을 사용할 수 있다. 또한, 예를 들어 반대로 절연체(520a)에 산화 실리콘을 사용하여, 절연체(520b)에 강유전성을 가질 수 있는 유전체를 사용하여도 좋다.
도 25의 (B)에 나타낸 바와 같이, 절연체(520)를 2층으로 하여, 한쪽의 층에 강유전성을 가질 수 있는 유전체를 제공하고 다른 쪽의 층에 산화 실리콘을 제공함으로써, 게이트 전극으로서 기능하는 도전체(503)와 산화물(530) 사이에 흐르는 누설 전류를 억제할 수 있다.
또한, 도 25의 (C)에는 절연체(520)를 3층으로 한 트랜지스터의 구성예를 나타내었다. 도 25의 (C)에 있어서 절연체(520)는, 예를 들어 절연체(520a)와, 절연체(520b)와, 절연체(520c)를 가진다. 절연체(520c)는 절연체(516)와 도전체(503) 각각의 상면에 제공되고, 절연체(520a)는 절연체(520c)의 상면에 제공되고, 절연체(520b)는 절연체(520a)의 상면에 제공되어 있다.
절연체(520a)로서는, 예를 들어 강유전성을 가질 수 있는 유전체를 사용할 수 있다. 또한, 절연체(520b) 및 절연체(520c)로서는, 예를 들어 산화 실리콘 등을 사용할 수 있다.
도 25의 (A) 내지 (C)에 나타낸 트랜지스터의 구성은, 예를 들어 앞의 실시형태에서 설명한 도 1의 (B)에 나타낸 트랜지스터(22) 및 트랜지스터(32)에 적용할 수 있다.
산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에 본 실시형태에서 설명한 본 구조를 적용함으로써, 상기 트랜지스터의 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에 있어서, 적층 구조, 미세화, 고집적화 등을 도모함으로써, 반도체 장치를 구성하는 회로의 면적을 저감할 수 있다. 특히, 반도체 장치에 포함되는 용량 소자로서 강유전 커패시터를 사용함으로써, 상기 용량 소자의 정전 용량의 값을 크게 할 수 있기 때문에 용량 소자의 미세화를 도모할 수 있다. 그러므로, 상기 용량 소자를 포함하는 회로의 면적을 저감할 수 있다. 또한, 본 실시형태에서 설명한 바와 같이, 트랜지스터 및 용량 소자를 적층함으로써, 반도체 장치의 회로 면적의 증가를 억제하면서, 회로 규모를 크게 할 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하, 산화물 반도체라고도 함)에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 26의 (A)를 사용하여 설명한다. 도 26의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga와, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 26의 (A)에 나타낸 바와 같이, 산화물 반도체는 크게 나누어 'Amorphous(무정형)'와, 'Crystalline(결정성)'과, 'Crystal(결정)'로 분류된다. 또한 'Amorphous'의 범주에는 completely amorphous가 포함된다. 또한 'Crystalline'의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한, 'Crystalline'의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 'Crystal'의 범주에는 single crystal 및 poly crystal이 포함된다.
또한, 도 26의 (A)에 나타낸 굵은 테두리 내의 구조는, 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정한 'Amorphous(무정형)' 및 'Crystal(결정)'과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정에 의하여 얻어지는 XRD 스펙트럼을 도 26의 (B)에 나타내었다. 도 26의 (B)에 있어서 가로축은 2θ[deg.]이고, 세로축은 Intensity[a.u.]이다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 26의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 나타내는 경우가 있다. 또한 도 26의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 26의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 26의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 26의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는, 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 나노빔 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 26의 (C)에 나타내었다. 도 26의 (C)는 기판에 대하여 평행하게 전자선을 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 26의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 26의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한, 산화물 반도체는 결정 구조에 착안한 경우, 도 26의 (A)와는 상이한 분류가 되는 경우가 있다. 예를 들어, 산화물 반도체는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS의 자세한 내용에 대하여 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역이다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 가지는 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 가지는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어, XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 상기 변형에서 오각형, 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어, In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물, 결함(산소 결손 등) 등이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한, CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 높일 수 있게 된다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 환언하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어, XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한, a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재한 재료의 한 구성이다. 또한 아래에서는, 금속 산화물에 하나 또는 복수의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉, 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 환언할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역이라고 환언할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과, Ga를 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더욱 바람직하게는 1×1011cm-3 이하, 더욱 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한, 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘 및 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치 및 연산 장치(MAC1)가 가지는 각 구성을 포함하는 집적 회로의 구성에 대하여 도 27을 참조하면서 설명한다.
도 27은 집적 회로(390)를 포함한 반도체 칩(391)의 일례를 나타낸 것이다. 도 27에 나타낸 반도체 칩(391)은 리드(392) 및 집적 회로(390)를 가진다. 집적 회로(390)는 상기 실시형태에 나타낸 반도체 장치 및 연산 장치(MAC1)를 포함하는 각종 회로가 하나의 다이에 제공된다. 집적 회로(390)는 적층 구조를 가지고, Si 트랜지스터를 포함한 층(Si 트랜지스터층(393)), 배선층(394), OS 트랜지스터를 포함한 층(OS 트랜지스터층(395))으로 크게 나누어진다. OS 트랜지스터층(395)은 Si 트랜지스터층(393) 위에 적층되어 제공될 수 있기 때문에, 반도체 칩(391)의 소형화가 용이하다.
도 27에서는 반도체 칩(391)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다. 그 외의 구성예로서는, 삽입 실장형인 DIP(Dual In-line Package), PGA(Pin Grid Array), 표면 실장형인 SOP(Small Outline Package), SSOP(Shrink Small Outline Package), TSOP(Thin-Small Outline Package), LCC(Leaded Chip Carrier), QFN(Quad Flat Non-leaded package), BGA(Ball Grid Array), FBGA(Fine pitch Ball Grid Array), 접촉 실장형인 DTP(Dual Tape carrier Package), QTP(Quad Tape-carrier Package) 등의 구조를 적절히 사용할 수 있다.
Si 트랜지스터를 가지는 반도체 장치 및 연산 장치(MAC1)는 모두 Si 트랜지스터층(393), 배선층(394), 및 OS 트랜지스터층(395)에 형성할 수 있다. 즉 상기 반도체 장치를 구성하는 소자는 동일한 제조 공정으로 형성할 수 있다. 그러므로, 도 27에 나타낸 반도체 칩은 구성하는 소자가 증가되어도 제조 프로세스를 증가시킬 필요가 없어, 상기 반도체 장치를 낮은 비용으로 제공할 수 있다.
상술한 본 발명의 일 형태에 의하여, 신규 반도체 장치 및 전자 기기를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비 전력이 낮은 반도체 장치 및 전자 기기를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 발열을 억제할 수 있는 반도체 장치 및 전자 기기를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 앞의 실시형태에서 설명한 집적 회로(390)(또는 집적 회로(390)를 포함한 반도체 칩(391))를 적용할 수 있는 전자 기기, 이동체, 연산 시스템에 대하여 도 28 내지 도 31을 참조하여 설명한다.
도 28의 (A)에는 이동체의 일례로서 자동차의 외관도를 나타내었다. 도 28의 (B)는 자동차 내에서의 데이터 송수신을 간략화하여 나타낸 도면이다. 자동차(590)는 복수의 카메라(591) 등을 포함한다. 또한 자동차(590)는 적외선 레이더, 밀리파 레이더, 레이저 레이더 등의 각종 센서(도시하지 않았음) 등을 포함한다.
자동차(590)에서는, 카메라(591) 등에 상기 집적 회로(390)를 사용할 수 있다. 자동차(590)는, 복수의 촬상 방향(592)에서 카메라(591)가 얻은 복수의 화상을 앞의 실시형태에서 설명한 집적 회로(390)를 사용하여 처리하여, 버스(593) 등을 통하여 호스트 컨트롤러(594) 등에 의하여 함께 해석함으로써, 가드레일이나 보행자의 유무 등, 주위의 교통 상황을 판단하여 자동 운전을 수행할 수 있다. 또한 도로 안내, 위험 예측 등을 수행하는 시스템에 사용할 수 있다.
집적 회로(390)에서, 얻어진 화상 데이터에 대하여 신경망 등의 연산 처리를 수행함으로써, 예를 들어 화상의 해상도 향상, 화상 노이즈의 저감, 얼굴 인식(방범 목적 등), 물체 인식(자동 운전 목적 등), 화상 압축, 화상 보정(와이드 다이내믹 레인지), 렌즈리스 이미지 센서의 화상 복구, 위치 잡기, 문자 인식, 반사 및 눈부심 저감 등의 처리를 수행할 수 있다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 컴퓨터를 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
도 29의 (A)는 휴대용 전자 기기의 일례를 나타낸 외관도이다. 도 29의 (B)는 휴대용 전자 기기 내에서의 데이터 송수신을 간략화하여 나타낸 도면이다. 휴대용 전자 기기(595)는 인쇄 배선 기판(596), 스피커(597), 카메라(598), 마이크로폰(599) 등을 포함한다.
휴대용 전자 기기(595)에서 인쇄 배선 기판(596)에 상기 집적 회로(390)를 제공할 수 있다. 휴대용 전자 기기(595)는 스피커(597), 카메라(598), 마이크로폰(599) 등이 얻는 복수의 데이터를 앞의 실시형태에서 설명한 집적 회로(390)를 사용하여 처리 및 해석함으로써, 사용자의 편의성을 향상시킬 수 있다.
집적 회로(390)에서, 얻어진 화상 데이터에 대하여 신경망 등의 연산 처리를 수행함으로써, 예를 들어 화상의 해상도 향상, 화상 노이즈의 저감, 얼굴 인식(방범 목적 등), 물체 인식(자동 운전 목적 등), 화상 압축, 화상 보정(와이드 다이내믹 레인지), 렌즈리스 이미지 센서의 화상 복구, 위치 잡기, 문자 인식, 반사 및 눈부심 저감 등의 처리를 수행할 수 있다.
도 30의 (A)에 나타낸 휴대용 게임기(1100)는 하우징(1101), 하우징(1102), 하우징(1103), 표시부(1104), 접속부(1105), 조작 키(1107) 등을 포함한다. 하우징(1101), 하우징(1102), 및 하우징(1103)은 떼어낼 수 있다. 하우징(1101)에 제공되어 있는 접속부(1105)를 하우징(1108)에 장착함으로써, 표시부(1104)로 출력되는 영상을 다른 영상 기기로 출력할 수 있다. 또한 하우징(1102) 및 하우징(1103)을 하우징(1109)에 장착함으로써, 하우징(1102) 및 하우징(1103)이 일체화되어 조작부로서 기능한다. 하우징(1102) 및 하우징(1103)의 기판에 제공되어 있는 칩 등에 앞의 실시형태에서 설명한 집적 회로(390)를 포함시킬 수 있다.
도 30의 (B)는 USB 접속 형태의 스틱형 전자 기기(1120)를 나타낸 것이다. 전자 기기(1120)는 하우징(1121), 캡(1122), USB 커넥터(1123), 및 기판(1124)을 포함한다. 기판(1124)은 하우징(1121)에 수납되어 있다. 예를 들어 기판(1124)에는 메모리 칩(1125), 컨트롤러 칩(1126)이 장착되어 있다. 기판(1124)의 컨트롤러 칩(1126) 등에 앞의 실시형태에서 설명한 집적 회로(390)를 포함시킬 수 있다.
도 30의 (C)는 휴머노이드 로봇(1130)을 나타낸 것이다. 로봇(1130)은 센서(2101 내지 2106) 및 제어 회로(2110)를 포함한다. 예를 들어 제어 회로(2110)에는 앞의 실시형태에서 설명한 집적 회로(390)를 포함시킬 수 있다.
앞의 실시형태에서 설명한 집적 회로(390)는 전자 기기에 내장되는 대신 전자 기기와 통신을 수행하는 서버에 사용할 수도 있다. 이 경우, 전자 기기와 서버로 연산 시스템이 구성된다. 도 31에 시스템(3000)의 구성예를 나타내었다.
시스템(3000)은 전자 기기(3001)와 서버(3002)로 구성된다. 전자 기기(3001)와 서버(3002) 사이의 통신은 인터넷 회선(3003)을 통하여 수행할 수 있다.
서버(3002)는 복수의 랙(3004)을 포함한다. 복수의 랙에는 복수의 기판(3005)이 제공되고, 상기 기판(3005) 위에 앞의 실시형태에서 설명한 집적 회로(390)를 탑재할 수 있다. 이에 의하여, 서버(3002)에 신경망이 구성된다. 그리고 서버(3002)는 전자 기기(3001)로부터 인터넷 회선(3003)을 통하여 입력된 데이터를 사용하여 신경망의 연산을 수행할 수 있다. 서버(3002)에 의한 연산의 결과는 필요에 따라 인터넷 회선(3003)을 통하여 전자 기기(3001)에 송신할 수 있다. 이에 의하여, 전자 기기(3001)에서의 연산의 부담을 경감할 수 있다.
또한, 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상기 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에서 부기한다.
각 실시형태에 기재된 구성은, 다른 실시형태 또는 실시예에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음)과 조합함으로써 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에 있어서, 블록도에서는 구성 요소를 기능마다 분류하고 서로 독립된 블록으로서 나타내었다. 그러나 실제의 회로 등에서는 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우, 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타내었다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 명확성을 기하기 위하여 모식적으로 나타낸 것이며, 도면에 나타난 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한 도면 등에 나타낸 구성 요소의 위치 관계는 상대적이다. 따라서 도면을 참조하여 구성 요소에 대하여 설명하는 경우, 위치 관계를 나타내는 '위에', '아래에' 등의 어구는 편의상 사용되는 경우가 있다. 구성 요소의 위치 관계는 본 명세서의 기재 내용에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 경우, '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자), '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인이라는 호칭은, 소스(드레인) 단자 또는 소스(드레인) 전극 등 상황에 따라 적절히 환언할 수 있다.
또한, 본 명세서 등에서 '전극' 또는 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극' 또는 '배선'이라는 용어는 복수의 '전극' 또는 '배선'이 일체로 형성되어 있는 경우 등도 포함된다.
또한 본 명세서 등에서 노드는 회로 구성 또는 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 환언할 수 있다. 또한 단자, 배선 등을 노드로 환언할 수 있다.
또한 본 명세서 등에서 전압과 전위는 적절히 환언할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위라고 환언할 수 있다. 접지 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 인가되는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서, '고레벨 전위', '저레벨 전위'라는 용어는 특정의 전위를 의미하는 것이 아니다. 예를 들어 2개의 배선에 있어서, 양쪽이 '고레벨 전위를 인가하는 배선으로서 기능한다'라고 기재되어 있는 경우, 양쪽 배선이 인가하는 각 고레벨 전위는 서로 동일하지 않아도 된다. 또한 마찬가지로, 2개의 배선에 있어서, 양쪽이 '저레벨 전위를 인가하는 배선으로서 기능한다'라고 기재되어 있는 경우, 양쪽 배선이 인가하는 각 저레벨 전위는 서로 동일하지 않아도 된다.
'전류'란 전하의 이동 현상(전기 전도)을 말하고, 예를 들어 '양의 하전체(荷電體)의 전기 전도가 발생하고 있다'라는 기재는 '그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다'로 환언할 수 있다. 그러므로 본 명세서 등에서 '전류'란 특별히 언급하지 않는 한, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 말하는 것으로 한다. 여기서 캐리어란 전자, 정공, 음이온, 양이온, 착이온 등이 있고, 전류가 흐르는 시스템(예를 들어 반도체, 금속, 전해액, 진공 중 등)에 따라 캐리어가 다르다. 또한 배선 등에서의 '전류의 방향'은 양전하가 되는 캐리어가 이동하는 방향이고, 양의 전류로 기재된다. 환언하면, 음전하가 되는 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 음의 전류로 표현된다. 따라서 본 명세서 등에서 전류의 양과 음(또는 전류의 방향)에 대하여 언급하지 않는 경우, '소자(A)로부터 소자(B)로 전류가 흐른다' 등의 기재는 '소자(B)로부터 소자(A)로 전류가 흐른다' 등으로 환언할 수 있는 것으로 한다. 또한 '소자(A)에 전류가 입력된다' 등의 기재는 '소자(A)로부터 전류가 출력된다' 등으로 환언할 수 있는 것으로 한다.
본 명세서 등에서, A와 B가 접속되어 있다는 것은 A와 B가 전기적으로 접속되는 경우를 말한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은 A와 B 간에 대상물(스위치, 트랜지스터 소자, 또는 다이오드 등의 소자, 혹은 상기 소자 및 배선을 포함하는 회로 등을 가리킴)이 존재하는 경우에 A와 B 간에서 전기 신호를 전달할 수 있는 접속을 말한다. 또한 A와 B가 전기적으로 접속되어 있는 경우에는 A와 B가 직접 접속되어 있는 경우가 포함된다. 여기서 A와 B가 직접 접속되어 있다는 것은 상기 대상물을 통하지 않고, 배선(또는 전극) 등을 통하여 A와 B 간에서 전기 신호를 전달할 수 있는 접속을 말한다. 환언하면, 직접 접속이란, 등가 회로로 나타낸 경우에 같은 회로도로 간주할 수 있는 접속을 말한다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
또한 본 명세서 등에서 '막', '층' 등의 말은, 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
10A1: 반도체 장치, 10A2: 반도체 장치, 10A3: 반도체 장치, 10B1: 반도체 장치, 10B2: 반도체 장치, 10B3: 반도체 장치, 10C1: 반도체 장치, 10C2: 반도체 장치, 10C3: 반도체 장치, 10D1: 반도체 장치, 10D2: 반도체 장치, 10D3: 반도체 장치, 20: 참조 셀부, 21: 참조 셀, 22: 트랜지스터, 23: 트랜지스터, 24: 트랜지스터, 25: 용량 소자, 30: 연산 셀부, 31: 연산 셀, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 용량 소자, 100: 신경망, 390: 집적 회로, 391: 반도체 칩, 392: 리드, 393: Si 트랜지스터층, 394: 배선층, 395: OS 트랜지스터층, 411: 절연체, 412: 절연체, 413: 절연체, 414: 절연체, 416: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 512: 절연체, 514: 절연체, 516: 절연체, 520: 절연체, 520a: 절연체, 520b: 절연체, 520c: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530ba: 영역, 530bb: 영역, 530bc: 영역, 540: 도전체, 540a: 도전체, 540b: 도전체, 541: 절연체, 541a: 절연체, 541b: 절연체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 산화물, 543a: 산화물, 543b: 산화물, 544: 절연체, 546: 도전체, 550: 절연체, 550a: 절연체, 550b: 절연체, 552: 절연체, 554: 절연체, 560: 도전체, 560a: 도전체, 560b: 도전체, 571: 절연체, 571a: 절연체, 571b: 절연체, 574: 절연체, 576: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 590: 자동차, 591: 카메라, 592: 촬상 방향, 593: 버스, 594: 호스트 컨트롤러, 595: 휴대형 전자 기기, 596: 인쇄 배선 기판, 597: 스피커, 598: 카메라, 599: 마이크로폰, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 640: 절연체, 650: 절연체, 660: 도전체, 1100: 휴대용 게임기, 1101: 하우징, 1102: 하우징, 1103: 하우징, 1104: 표시부, 1105: 접속부, 1107: 조작 키, 1108: 하우징, 1109: 하우징, 1120: 전자 기기, 1121: 하우징, 1122: 캡, 1123: USB 커넥터, 1124: 기판, 1125: 메모리 칩, 1126: 컨트롤러 칩, 1130: 로봇, 2101: 센서, 2106: 센서, 2110: 제어 회로, 3000: 시스템, 3001: 전자 기기, 3002: 서버, 3003: 인터넷回선, 3004: 랙, 3005: 기판
Claims (16)
- 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고,
상기 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고,
상기 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고,
상기 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고,
상기 제 1 트랜지스터는 오프 상태일 때 상기 제 1 트랜지스터를 통하여 상기 제 2 백 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고,
상기 용량 소자는 상기 용량 소자의 한쪽의 전극에 공급되는 제 2 데이터에 대응하는 전위의 변화에 따라, 상기 제 2 백 게이트에 유지된 상기 제 1 전위를 제 2 전위로 변화시키는 기능을 가지고,
상기 제 2 트랜지스터는 상기 제 2 백 게이트의 전위에 대응하는 출력 전류를 상기 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고,
상기 출력 전류는 상기 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류이고,
상기 제 2 게이트에는 정전위가 인가되는, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고,
상기 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고,
상기 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고,
상기 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고,
상기 용량 소자의 한쪽의 전극은 상기 제 2 게이트에 전기적으로 접속되고,
상기 용량 소자의 다른 쪽의 전극에는 정전위가 인가되고,
상기 제 1 트랜지스터는 오프 상태일 때 상기 제 1 트랜지스터를 통하여 상기 제 2 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고,
상기 제 2 트랜지스터는 상기 제 2 게이트의 전위에 대응하는 출력 전류를 상기 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고,
상기 출력 전류는 상기 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류인, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지고,
상기 제 1 트랜지스터는 제 1 게이트와 제 1 백 게이트를 가지고,
상기 제 2 트랜지스터는 제 2 게이트와 제 2 백 게이트를 가지고,
상기 제 1 백 게이트에 대한 게이트 절연층은 강유전성을 가지고,
상기 용량 소자의 한쪽의 전극은 상기 제 2 백 게이트에 전기적으로 접속되고,
상기 용량 소자의 다른 쪽의 전극에는 정전위가 인가되고,
상기 제 1 트랜지스터는 오프 상태일 때 상기 제 1 트랜지스터를 통하여 상기 제 2 백 게이트에 공급되는 제 1 데이터에 대응하는 제 1 전위를 유지하는 기능을 가지고,
상기 제 2 트랜지스터는 상기 제 2 백 게이트의 전위에 대응하는 출력 전류를 상기 제 2 트랜지스터의 소스-드레인 간에 흘리는 기능을 가지고,
상기 출력 전류는 상기 제 2 트랜지스터가 서브스레숄드 영역에서 동작할 때 흐르는 전류인 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 반도체 장치는 회로를 가지고,
상기 회로는 상기 제 1 게이트에 전기적으로 접속되고,
상기 회로는 상기 제 1 트랜지스터의 온 또는 오프를 제어하는 신호를 생성하는 기능을 가지는, 반도체 장치. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 백 게이트에 대한 게이트 절연층은 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함하는 산화물을 가지는, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고,
상기 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 백 게이트 및 상기 제 1 용량 소자의 다른 쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 백 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 백 게이트, 및 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 강유전 커패시터의 다른 쪽의 전극 및 상기 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는, 반도체 장치. - 제 6 항에 있어서,
상기 제 2 트랜지스터의 게이트에는 정전위가 인가되는, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고,
상기 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 게이트 및 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 백 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 백 게이트, 및 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 강유전 커패시터의 다른 쪽의 전극 및 상기 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자와, 강유전 커패시터를 가지고,
상기 제 1 트랜지스터 내지 제 3 트랜지스터는 각각 게이트와 백 게이트를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 백 게이트 및 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 백 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 백 게이트, 및 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 강유전 커패시터의 한쪽의 전극에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 강유전 커패시터의 다른 쪽의 전극 및 상기 제 2 용량 소자의 한쪽의 전극에 전기적으로 접속되는, 반도체 장치. - 제 8 항 또는 제 9 항에 있어서,
상기 제 1 용량 소자의 다른 쪽의 전극에는 정전위가 인가되는, 반도체 장치. - 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 반도체 장치는 회로를 가지고,
상기 회로는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 회로는 상기 제 1 트랜지스터의 온 또는 오프를 제어하는 신호를 생성하는 기능을 가지는, 반도체 장치. - 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 강유전 커패시터는 유전체층을 가지고,
상기 유전체층은 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함하는 산화물을 가지는, 반도체 장치. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지는, 반도체 장치. - 제 13 항에 있어서,
상기 금속 산화물은 In과, Ga와, Zn을 포함하는, 반도체 장치. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가지는 반도체층을 가지는, 반도체 장치. - 전자 기기로서,
제 1 항 내지 제 15 항 중 어느 한 항의 반도체 장치와 하우징을 가지고,
상기 반도체 장치에 의하여 신경망의 연산을 수행하는, 전자 기기.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020157610 | 2020-09-18 | ||
| JP2020157570 | 2020-09-18 | ||
| JPJP-P-2020-157607 | 2020-09-18 | ||
| JP2020157607 | 2020-09-18 | ||
| JPJP-P-2020-157610 | 2020-09-18 | ||
| JPJP-P-2020-157570 | 2020-09-18 | ||
| PCT/IB2021/058112 WO2022058838A1 (ja) | 2020-09-18 | 2021-09-07 | 半導体装置、および電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230069145A true KR20230069145A (ko) | 2023-05-18 |
Family
ID=80775963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237012028A Pending KR20230069145A (ko) | 2020-09-18 | 2021-09-07 | 반도체 장치 및 전자 기기 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US12205625B2 (ko) |
| JP (1) | JPWO2022058838A1 (ko) |
| KR (1) | KR20230069145A (ko) |
| CN (1) | CN116194926A (ko) |
| WO (1) | WO2022058838A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220351032A1 (en) * | 2021-04-28 | 2022-11-03 | Arm Limited | Memory for Artificial Neural Network Accelerator |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101117A (en) | 1999-03-22 | 2000-08-08 | International Business Machines Corporation | Two transistor single capacitor ferroelectric memory |
| JP2008153479A (ja) * | 2006-12-19 | 2008-07-03 | Rohm Co Ltd | 強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置 |
| JP2011142136A (ja) * | 2010-01-05 | 2011-07-21 | Fujitsu Ltd | 電界効果型トランジスタ及びこれを用いた論理回路 |
| CA2928042C (en) * | 2013-10-25 | 2022-05-10 | Blueprint Medicines Corporation | Inhibitors of the fibroblast growth factor receptor |
| US10096631B2 (en) * | 2015-11-30 | 2018-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit and semiconductor device including the signal processing circuit |
| DE112017001203T5 (de) | 2016-03-10 | 2018-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
| US10236875B2 (en) * | 2016-04-15 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating the semiconductor device |
| KR102367787B1 (ko) * | 2016-06-30 | 2022-02-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 동작 방법 |
| JP2018195366A (ja) * | 2017-05-19 | 2018-12-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路、駆動方法、および電子機器 |
| CN119380776A (zh) * | 2018-03-29 | 2025-01-28 | 株式会社半导体能源研究所 | 存储装置及电子设备 |
| US11714138B2 (en) * | 2018-11-22 | 2023-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, power storage device, and electronic device |
| JP7273064B2 (ja) * | 2018-12-19 | 2023-05-12 | 株式会社半導体エネルギー研究所 | ヒステリシスコンパレータ、半導体装置、及び蓄電装置 |
| JP7561767B2 (ja) * | 2019-12-27 | 2024-10-04 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
| KR20230039668A (ko) * | 2020-07-17 | 2023-03-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| CN116134442A (zh) * | 2020-08-03 | 2023-05-16 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
| US20230353163A1 (en) * | 2020-08-03 | 2023-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device |
| JPWO2022029541A1 (ko) * | 2020-08-03 | 2022-02-10 | ||
| US12170519B2 (en) * | 2021-07-07 | 2024-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN117999863A (zh) * | 2021-09-21 | 2024-05-07 | 株式会社半导体能源研究所 | 半导体装置 |
-
2021
- 2021-09-07 JP JP2022550049A patent/JPWO2022058838A1/ja active Pending
- 2021-09-07 US US18/245,098 patent/US12205625B2/en active Active
- 2021-09-07 CN CN202180062871.4A patent/CN116194926A/zh active Pending
- 2021-09-07 WO PCT/IB2021/058112 patent/WO2022058838A1/ja active Application Filing
- 2021-09-07 KR KR1020237012028A patent/KR20230069145A/ko active Pending
Non-Patent Citations (1)
| Title |
|---|
| X.Guo et al., "Fast, Energy-Efficient, Robust, and Reproducible Mixed-Signal Neuromorphic Classifier Based on Embedded NOR Flash Memory Technology" IEDM2017, pp.151-154. |
Also Published As
| Publication number | Publication date |
|---|---|
| US20230386544A1 (en) | 2023-11-30 |
| CN116194926A (zh) | 2023-05-30 |
| JPWO2022058838A1 (ko) | 2022-03-24 |
| WO2022058838A1 (ja) | 2022-03-24 |
| US12205625B2 (en) | 2025-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20230407 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20240906 Comment text: Request for Examination of Application |