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KR20230059272A - Semiconductor devices - Google Patents

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KR20230059272A
KR20230059272A KR1020210143283A KR20210143283A KR20230059272A KR 20230059272 A KR20230059272 A KR 20230059272A KR 1020210143283 A KR1020210143283 A KR 1020210143283A KR 20210143283 A KR20210143283 A KR 20210143283A KR 20230059272 A KR20230059272 A KR 20230059272A
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KR
South Korea
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insulating
pattern
substrate
structures
layer
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Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210143283A
Other languages
Korean (ko)
Inventor
이홍준
이호욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210143283A priority Critical patent/KR20230059272A/en
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Abstract

반도체 장치는, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장된 제1 게이트 구조물들; 상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장된 비트 라인 구조물들; 상기 비트 라인 구조물들 사이의 상기 기판 상에서 상기 제2 방향으로 배치된 콘택 플러그 구조물들; 상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들; 상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 구조물들; 및 상기 기판의 주변 회로 영역 상에서 상기 제2 게이트 구조물들 상에 형성된 배선들을 포함하며, 상기 각 비트 라인 구조물들과 상기 콘택 플러그 구조물들 중 이에 대응하는 콘택 플러그 구조물 사이에는 절연 스페이서 및 제1 절연 패턴을 포함하는 제1 절연막 구조물이 형성되고, 서로 인접하는 상기 배선들 사이에는 절연막 및 제2 절연 패턴을 포함하는 제2 절연막 구조물이 형성되며, 상기 절연막과 상기 절연 스페이서는 서로 동일한 물질을 포함하고, 상기 제1 절연 패턴과 상기 제2 절연 패턴은 서로 동일한 물질을 포함할 수 있으며, 상기 절연막은 상기 각 배선들의 상면을 커버한다.The semiconductor device includes: first gate structures buried in a cell region of a substrate including a cell region and a peripheral circuit region and extending in a first direction parallel to an upper surface of the substrate; bit line structures formed on the cell region of the substrate and extending in a second direction parallel to the upper surface of the substrate and crossing the first direction; contact plug structures disposed in the second direction on the substrate between the bit line structures; capacitors respectively formed on the contact plug structures; second gate structures formed on the peripheral circuit area of the substrate; and wires formed on the second gate structures on a peripheral circuit area of the substrate, wherein an insulating spacer and a first insulating pattern are interposed between each of the bit line structures and a corresponding contact plug structure among the contact plug structures. A first insulating film structure including a is formed, a second insulating film structure including an insulating film and a second insulating pattern is formed between the interconnections adjacent to each other, and the insulating film and the insulating spacer include the same material as each other, The first insulating pattern and the second insulating pattern may include the same material, and the insulating layer covers upper surfaces of the wires.

Figure P1020210143283
Figure P1020210143283

Description

반도체 장치{SEMICONDUCTOR DEVICES}Semiconductor device {SEMICONDUCTOR DEVICES}

본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램(DRAM) 장치에 관한 것이다.The present invention relates to semiconductor devices. More specifically, the present invention relates to a DRAM device.

DRAM 장치의 제조 방법에서 셀 영역에 형성되는 커패시터의 제조 공정 시, 콘택 플러그 구조물 상에 식각 저지막과 몰드막을 형성하고 이들을 관통하는 개구를 식각 공정을 통해 형성하는데, 상기 식각 저지막의 두께가 두꺼운 경우 상기 식각 공정의 난이도가 증가한다. 그런데, 상기 식각 저지막의 두께를 얇게 형성하면, 이후 몰드막을 제거하는 식각 공정 시, 주변 회로 영역에 형성되는 배선 상에 형성된 식각 저지막 부분이 제거되어, 상기 배선에 포함된 금속 성분이 부분적으로 제거되는 불량이 발생한다.In the method of manufacturing a DRAM device, in the process of manufacturing a capacitor formed in a cell region, an etch stop layer and a mold layer are formed on a contact plug structure, and an opening passing through them is formed through an etching process. When the thickness of the etch stop layer is thick The difficulty of the etching process increases. By the way, if the thickness of the etch-stop layer is thinned, during an etching process for removing the mold layer thereafter, the portion of the etch-stop layer formed on the wiring formed in the peripheral circuit area is removed, thereby partially removing the metal component included in the wiring. defects occur.

본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor device having improved electrical characteristics.

상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장된 제1 게이트 구조물들; 상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장된 비트 라인 구조물들; 상기 비트 라인 구조물들 사이의 상기 기판 상에서 상기 제2 방향으로 배치된 콘택 플러그 구조물들; 상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들; 상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 구조물들; 및 상기 기판의 주변 회로 영역 상에서 상기 제2 게이트 구조물들 상에 형성된 배선들을 포함할 수 있으며, 상기 각 비트 라인 구조물들과 상기 콘택 플러그 구조물들 중 이에 대응하는 콘택 플러그 구조물 사이에는 절연 스페이서 및 제1 절연 패턴을 포함하는 제1 절연막 구조물이 형성될 수 있고, 서로 인접하는 상기 배선들 사이에는 절연막 및 제2 절연 패턴을 포함하는 제2 절연막 구조물이 형성될 수 있으며, 상기 절연막과 상기 절연 스페이서는 서로 동일한 물질을 포함하고, 상기 제1 절연 패턴과 상기 제2 절연 패턴은 서로 동일한 물질을 포함할 수 있으며, 상기 절연막은 상기 각 배선들의 상면을 커버할 수 있다.A semiconductor device according to embodiments of the present invention for achieving the above objects is buried in a cell region of a substrate including a cell region and a peripheral circuit region, and each extends in a first direction parallel to an upper surface of the substrate. first gate structures; bit line structures formed on the cell region of the substrate and extending in a second direction parallel to the upper surface of the substrate and crossing the first direction; contact plug structures disposed in the second direction on the substrate between the bit line structures; capacitors respectively formed on the contact plug structures; second gate structures formed on the peripheral circuit area of the substrate; and wirings formed on the second gate structures on a peripheral circuit area of the substrate, wherein an insulating spacer and first first A first insulating film structure including an insulating pattern may be formed, a second insulating film structure including an insulating film and a second insulating pattern may be formed between the interconnections adjacent to each other, and the insulating film and the insulating spacer may be mutually connected to each other. The first insulating pattern and the second insulating pattern may include the same material, and the insulating layer may cover upper surfaces of the wires.

예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 커패시터를 형성하기 위한 식각 공정의 난이도가 감소될 수 있으며, 주변 회로 영역에 형성되는 배선의 불량이 방지될 수 있다.In the method of manufacturing a semiconductor device according to example embodiments, difficulty of an etching process for forming a capacitor may be reduced, and defects in wiring formed in a peripheral circuit region may be prevented.

도 1 내지 도 45는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.1 to 45 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a semiconductor device and a manufacturing method thereof according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. When materials, layers (films), regions, pads, electrodes, patterns, structures, or processes are referred to herein as “first,” “second,” and/or “third,” it is not intended to limit such members. rather than merely distinguishing each material, layer (film), region, electrode, pad, pattern, structure, and process. Thus, “first,” “second,” and/or “third” may be used selectively or interchangeably with respect to each material, layer (film), region, electrode, pad, pattern, structure, and process, respectively. .

[실시예][Example]

도 1 내지 도 45는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 9, 13, 20, 24 및 29는 평면도들이고, 도 2, 5, 7, 10, 12, 14, 16, 18, 21, 25- 26, 30 및 43은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이며, 도 3, 6, 8, 11, 15, 17, 19, 22-23, 27, 31, 33, 35, 37, 39, 41 및 44는 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함하고, 도 28, 32, 34, 36, 38, 40, 42 및 45는 대응하는 평면도들을 D-D'선으로 절단한 단면도들이다. 1 to 45 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor device according to example embodiments. Specifically, FIGS. 1, 4, 9, 13, 20, 24 and 29 are plan views, and FIGS. 2, 5, 7, 10, 12, 14, 16, 18, 21, 25-26, 30 and 43 are corresponding 3, 6, 8, 11, 15, 17, 19, 22-23, 27, 31, 33, 35, 37, 39, 41 and 44 are cross-sectional views of plan views cut along line A-A'. 28, 32, 34, 36, 38, 40, 42 and 45 include cross-sections of plan views cut along lines B-B' and lines C-C', respectively, and FIGS. are cross-sections.

이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.In the detailed description of the invention below, two directions parallel to the upper surface of the substrate 100 and orthogonal to each other are defined as first and second directions D1 and D2, respectively, and also parallel to the upper surface of the substrate 100 and each direction A direction forming an acute angle with the first and second directions D1 and D2 is defined as a third direction D3.

도 1 내지 도 3을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 각각 제1 및 제2 액티브 패턴들(103, 105)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴 구조물(110)을 형성할 수 있다. Referring to FIGS. 1 to 3 , first and second active patterns 103 and 105 are formed on a substrate 100 including first and second regions I and II, respectively. An element isolation pattern structure 110 covering the sidewall may be formed.

기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.The substrate 100 may include silicon, germanium, silicon-germanium, or a group III-V compound such as GaP, GaAs, or GaSb. According to some embodiments, the substrate 100 may be a Silicon On Insulator (SOI) substrate or a Germanium On Insulator (GOI) substrate.

기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부, 및 제2 영역(II) 중에서 제1 영역(I)에 제1 방향(D1)으로 인접한 일부만이 도시되어 있다.The first region I of the substrate 100 may be a cell region where memory cells are formed, and the second region II of the substrate 100 surrounds the first region I and drives the memory cells. It may be a peripheral circuit area where peripheral circuit patterns are formed. In the drawing, only a part of the first region I and a part of the second region II adjacent to the first region I in the first direction D1 are shown.

제1 및 제2 액티브 패턴들(103, 105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(105)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만 도면 상에서는 제2 액티브 패턴들(105) 중에서 제2 방향(D2)으로 서로 인접한 2개만이 도시되어 있다.The first and second active patterns 103 and 105 may be formed by removing an upper portion of the substrate 100 to form a first recess, and each of the first active patterns 103 is formed in the third direction D3. ) and may be formed in plurality to be spaced apart from each other along the first and second directions D1 and D2. Also, a plurality of second active patterns 105 may be formed to be spaced apart from each other along the first and second directions D1 and D2 . However, only two of the second active patterns 105 adjacent to each other in the second direction D2 are shown in the drawing.

예시적인 실시예들에 있어서, 소자 분리 패턴 구조물(110)은 상기 제1 리세스의 내벽으로부터 순차적으로 적층된 제1 내지 제3 분리 패턴들(112, 114, 116)을 포함할 수 있다. 기판(100)의 제1 영역(I) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 작을 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 분리 패턴(112)만이 형성될 수 있다. 하지만, 기판(100)의 제1 및 제2 영역들(I, II) 사이에 형성되거나 제2 영역(II) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 클 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 내지 제3 분리 패턴들(112, 114, 116)이 모두 형성될 수 있다.In example embodiments, the device isolation pattern structure 110 may include first to third isolation patterns 112 , 114 , and 116 sequentially stacked from an inner wall of the first recess. The first recess formed on the first region I of the substrate 100 may have a relatively small width, and thus only the first separation pattern 112 may be formed in the first recess. there is. However, the first recess formed between the first and second regions I and II of the substrate 100 or formed on the second region II may have a relatively large width, and thus First to third separation patterns 112 , 114 , and 116 may all be formed in the first recess.

제1 및 제3 분리 패턴들(112, 116)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 분리 패턴(114)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The first and third isolation patterns 112 and 116 may include an oxide such as silicon oxide, and the second isolation pattern 114 may include a nitride such as silicon nitride. there is.

이후, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 패턴(103) 및 소자 분리 패턴 구조물(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다. Thereafter, the first active pattern 103 and the device isolation pattern structure 110 formed in the first region I of the substrate 100 are partially etched to form a second recess extending in the first direction D1. can do.

이후, 상기 제2 리세스 내부에 제1 게이트 구조물(170)을 형성할 수 있다. 제1 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 제1 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 제1 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 제1 게이트 전극을 형성할 수 있다.After that, a first gate structure 170 may be formed inside the second recess. The first gate structure 170 is formed on a portion of the first gate insulating pattern 120 formed on the bottom surface and sidewall of the second recess and the first gate insulating pattern 120 formed on the bottom surface and lower sidewall of the second recess. A first barrier pattern 130 formed on the first barrier pattern 130 and a first conductive pattern 140 formed on the first barrier pattern 130 to fill the lower portion of the second recess, the first barrier pattern 130 and the first conductive pattern The second conductive pattern 150 formed on the upper surface of 140, and formed on the upper surface of the second conductive pattern 150 and the inner wall of the upper portion of the first gate insulating pattern 120 to cover the upper portion of the second recess. A filling first gate mask 160 may be included. In this case, the first barrier pattern 130, the first conductive pattern 140, and the second conductive pattern 150 may together form a first gate electrode.

제1 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The first gate insulating pattern 120 may include, for example, an oxide such as silicon oxide, and the first barrier pattern 130 may include, for example, a metal nitride such as titanium nitride and tantalum nitride. , The first conductive pattern 140 may include metal, metal nitride, metal silicide, polysilicon doped with impurities, and the like, and the second conductive pattern 150 may include polysilicon doped with impurities. The first gate mask 160 may include, for example, a nitride such as silicon nitride.

예시적인 실시예들에 있어서, 제1 게이트 구조물(170)은 기판(100)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 게이트 구조물들(170)의 제1 방향(D1)으로의 말단들은 제2 방향(D2)으로 서로 얼라인될 수 있다.In example embodiments, the first gate structure 170 may extend along the first direction D1 within the first region I of the substrate 100 and may extend along the second direction D2. It may be formed in a plurality so as to be spaced apart from each other. In this case, ends of the first gate structures 170 in the first direction D1 may be aligned with each other in the second direction D2.

도 4 내지 도 6을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(210)을 형성하고, 제2 영역(II) 상에 형성된 절연막 구조물(210) 부분을 제거한 후, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(105) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(220)을 형성할 수 있다.4 to 6 , an insulating film structure 210 is formed on the first and second regions I and II of the substrate 100, and the insulating film structure 210 is formed on the second region II. ) portion is removed, the second gate insulating film 220 is formed by, for example, a thermal oxidation process on the second active pattern 105 formed on the second region II of the substrate 100. can

절연막 구조물(210)은 순차적으로 적층된 제1 내지 제3 절연막들(180, 190, 200)을 포함할 수 있으며, 제1 및 제3 절연막들(180, 200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The insulating film structure 210 may include sequentially stacked first to third insulating films 180 , 190 , and 200 , and the first and third insulating films 180 and 200 may include, for example, silicon oxide and The same oxide may be included, and the second insulating layer 190 may include, for example, a nitride such as silicon nitride.

이후, 절연막 구조물(210)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110), 및 제1 게이트 구조물(170)에 포함된 제1 게이트 마스크(160)를 부분적으로 식각함으로써 제1 개구(230)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(210)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(210)은 서로 인접하는 제1 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.Thereafter, the insulating film structure 210 is patterned and used as an etch mask to form a first gate mask included in the lower first active pattern 103 , the device isolation pattern structure 110 , and the first gate structure 170 . The first opening 230 may be formed by partially etching 160 . In example embodiments, the insulating film structure 210 remaining after the etching process may have a circular shape or an elliptical shape when viewed from above, and the first and second regions on the first region (I) of the substrate 100 may have a circular shape or an elliptical shape. A plurality may be formed to be spaced apart from each other along the second directions D1 and D2. At this time, each of the insulating film structures 210 may overlap end portions of the adjacent first active patterns 103 facing each other in the third direction D3 in a vertical direction perpendicular to the upper surface of the substrate 100. there is.

도 7 및 8을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 절연막 구조물(210), 제1 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면, 및 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(220) 및 소자 분리 패턴 구조물(110) 상에 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260) 및 제1 마스크 막(270)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제3 도전막(240)은 제1 개구(230)를 채울 수 있다.7 and 8 , the insulating film structure 210 formed on the first region (I) of the substrate 100, the first active pattern 103 exposed by the first opening 230, and the device isolation pattern structure 110 and the upper surface of the first gate structure 170 and the second gate insulating layer 220 formed on the second region II of the substrate 100 and the third conductive layer on the device isolation pattern structure 110 240, the second barrier film 250, the fourth conductive film 260, and the first mask film 270 may be sequentially stacked, and together they may form a conductive structure film. In this case, the third conductive layer 240 may fill the first opening 230 .

제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The third conductive layer 240 may include, for example, polysilicon doped with impurities, and the second barrier layer 250 may include, for example, a metal silicon nitride such as titanium silicon nitride (TiSiN). The fourth conductive layer 260 may include, for example, a metal such as tungsten, and the first mask layer 270 may include, for example, a nitride such as silicon nitride.

도 9 내지 도 11을 참조하면, 상기 도전 구조물 막을 패터닝하여, 기판(100)의 제2 영역(II) 상에 제2 게이트 구조물(330)을 형성할 수 있다.9 to 11 , a second gate structure 330 may be formed on the second region II of the substrate 100 by patterning the conductive structure film.

제2 게이트 구조물(330)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(280), 제3 도전 패턴(290), 제2 배리어 패턴(300), 제4 도전 패턴(310) 및 제2 게이트 마스크(320)를 포함할 수 있으며, 순차적으로 적층된 제3 도전 패턴(290), 제2 배리어 패턴(300) 및 제4 도전 패턴(310)은 제2 게이트 전극을 형성할 수 있다.The second gate structure 330 includes the second gate insulating pattern 280, the third conductive pattern 290, the second barrier pattern 300, and the second gate insulating pattern 280 sequentially stacked in a vertical direction perpendicular to the top surface of the substrate 100. 4 conductive patterns 310 and a second gate mask 320, and the sequentially stacked third conductive patterns 290, second barrier patterns 300, and fourth conductive patterns 310 are A gate electrode may be formed.

제2 게이트 구조물(330)은 기판(100)의 제2 영역(II) 상에서 상기 수직 방향을 따라 제2 액티브 패턴(105)과 부분적으로 오버랩되도록 형성될 수 있다. 도면 상에서는 예시적으로, 각 제2 액티브 패턴(105) 상에서 제2 방향(D2)으로 서로 이격된 2개의 제2 게이트 구조물들(330)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 제2 게이트 구조물(330)은 이에 인접한 제2 액티브 패턴(105)의 상부에 형성되는 소스/드레인 층(도시되지 않음)과 함께 트랜지스터를 형성할 수 있다. The second gate structure 330 may be formed to partially overlap the second active pattern 105 along the vertical direction on the second region II of the substrate 100 . In the drawings, two second gate structures 330 spaced apart from each other in the second direction D2 are illustratively shown on each second active pattern 105 , but the concept of the present invention is not limited thereto. The second gate structure 330 may form a transistor together with a source/drain layer (not shown) formed on the second active pattern 105 adjacent thereto.

또한, 제1 방향(D1)으로 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I)의 가장자리 부분 상에 형성된 상기 도전 구조물 막 부분도 함께 제거될 수 있으며, 이에 따라 절연막 구조물(210), 및 제1 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면도 부분적으로 노출될 수 있다.In addition, the conductive structure film portion formed on the edge portion of the first region I of the substrate 100 adjacent to the second region II of the substrate 100 in the first direction D1 may also be removed. Accordingly, top surfaces of the insulating film structure 210 and the first active pattern 103 exposed by the first opening 230, the device isolation pattern structure 110, and the first gate structure 170 may also be partially exposed. can

한편, 제2 게이트 구조물(330)의 측벽에는 제1 스페이서 구조물이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 도전 구조물 막의 측벽에는 제2 스페이서 구조물이 형성될 수 있다. 이때, 상기 제1 스페이서 구조물은 제2 게이트 구조물(330)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제3 게이트 스페이서들(340, 350)을 포함할 수 있으며, 상기 제2 스페이서 구조물은 상기 도전 구조물 막의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제2 및 제4 게이트 스페이서들(345, 355)을 포함할 수 있다. Meanwhile, a first spacer structure may be formed on a sidewall of the second gate structure 330, and a second spacer structure may be formed on a sidewall of the conductive structure film remaining on the first region I of the substrate 100. can In this case, the first spacer structure may include first and third gate spacers 340 and 350 sequentially stacked along a horizontal direction parallel to the top surface of the substrate 100 from the sidewall of the second gate structure 330 . The second spacer structure may include second and fourth gate spacers 345 and 355 sequentially stacked along the horizontal direction from the sidewall of the conductive structure layer.

제1 및 제2 스페이서들(340, 345)은 상기 도전 구조물 막 및 제2 게이트 구조물(330)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각하여 형성할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 상기 도전 구조물 막, 제2 게이트 구조물(330), 및 제1 및 제2 스페이서들(340, 345)이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다. The first and second spacers 340 and 345 may be formed by forming a first spacer film on the substrate 100 on which the conductive structure film and the second gate structure 330 are formed and then anisotropically etching it. The third and fourth spacers 350 and 355 are formed on the second spacer film on the substrate 100 on which the conductive structure film, the second gate structure 330, and the first and second spacers 340 and 345 are formed. After forming, it may be formed by anisotropic etching.

제1 및 제2 스페이서들(340, 345)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.The first and second spacers 340 and 345 may include a nitride such as silicon nitride, and the third and fourth spacers 350 and 355 may include an oxide such as silicon oxide. can include

다만, 상기 각 제1 및 제2 스페이서 구조물들의 구성은 위에 한정되지는 않으며, 단일의 스페이서만을 포함하거나, 혹은 3개 이상의 스페이서들이 적층된 구성을 가질 수도 있다.However, the configuration of each of the first and second spacer structures is not limited to the above, and may include only a single spacer or may have a configuration in which three or more spacers are stacked.

이후, 상기 도전 구조물 막, 제2 게이트 구조물(330), 상기 제1 및 제2 스페이서 구조물들, 및 소자 분리 패턴 구조물(110)이 형성된 기판(100) 상에 제1 식각 저지막(360)을 형성할 수 있다. 제1 식각 저지막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.Thereafter, a first etch stop layer 360 is formed on the substrate 100 on which the conductive structure layer, the second gate structure 330, the first and second spacer structures, and the device isolation pattern structure 110 are formed. can form The first etch stop layer 360 may include, for example, a nitride such as silicon nitride.

도 12를 참조하면, 제1 식각 저지막(360) 상에 제1 층간 절연막(370)을 충분한 높이로 형성하고, 제2 게이트 구조물(330)의 상면 및 상기 도전 구조물 막의 상면에 형성된 제1 식각 저지막(360) 부분의 상면이 노출될 때까지 그 상부를 평탄화한 후, 제1 층간 절연막(370) 및 제1 식각 저지막(360) 상에 제1 캐핑막(380)을 형성할 수 있다.Referring to FIG. 12 , a first interlayer insulating layer 370 is formed on the first etch-stop layer 360 to a sufficient height, and the first etch formed on the upper surface of the second gate structure 330 and the upper surface of the conductive structure layer is performed. After the upper surface of the stop layer 360 is planarized until the upper surface is exposed, a first capping layer 380 may be formed on the first interlayer insulating layer 370 and the first etch stop layer 360 . .

이에 따라, 제1 층간 절연막(370)은 제2 게이트 구조물들(330)의 측벽에 각각 형성된 상기 제1 스페이서 구조물들 사이의 공간, 및 제2 게이트 구조물(330)의 측벽에 형성된 상기 제1 스페이서 구조물과 상기 도전 구조물 막의 측벽에 형성된 상기 제2 스페이서 구조물 사이의 공간을 채울 수 있다.Accordingly, the first interlayer insulating film 370 is formed in the space between the first spacer structures respectively formed on the sidewalls of the second gate structures 330 and the first spacer formed on the sidewalls of the second gate structure 330 . A space between a structure and the second spacer structure formed on a sidewall of the conductive structure layer may be filled.

제1 층간 절연막(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 캐핑막(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The first interlayer insulating layer 370 may include, for example, an oxide such as silicon oxide, and the first capping layer 380 may include, for example, a nitride such as silicon nitride.

도 13 내지 도 15를 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제1 캐핑막(380) 부분을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제2 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다. 13 to 15 , a portion of the first capping layer 380 formed on the first region I of the substrate 100 may be etched to form a first capping pattern 385, which is an etch mask. The first etch stop layer 360, the first mask layer 270, the fourth conductive layer 260, the second barrier layer 250, and the third conductive layer 240 may be sequentially etched using .

예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에는 제1 캐핑막(380)이 잔류할 수 있다.In example embodiments, a plurality of first capping patterns 385 extend in the second direction D2 on the first region I of the substrate 100 and are spaced apart from each other along the first direction D1. Can be made into a dog. Meanwhile, the first capping layer 380 may remain on the second region II of the substrate 100 .

상기 식각 공정을 수행함에 따라, 기판(100)의 제1 영역(I) 상에서, 제1 개구(230) 상에는 순차적으로 적층된 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(210)의 제2 절연막(190) 상에는 순차적으로 적층된 제3 절연 패턴(205), 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다. As the etching process is performed, the fifth conductive pattern 245, the third barrier pattern 255, and the sixth conductive pattern 245 are sequentially stacked on the first region I of the substrate 100 and on the first opening 230. A conductive pattern 265 , a first mask 275 , a first etch stop pattern 365 , and a first capping pattern 385 may be formed, and the insulating layer structure 210 outside the first opening 230 may be formed. On the second insulating film 190, the third insulating pattern 205, the fifth conductive pattern 245, the third barrier pattern 255, the sixth conductive pattern 265, the first mask 275, and the second insulating pattern 205 are sequentially stacked on the insulating film 190. A first etch stop pattern 365 and a first capping pattern 385 may be formed.

이하에서는, 순차적으로 적층된 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. Hereinafter, the fifth conductive pattern 245, the third barrier pattern 255, the sixth conductive pattern 265, the first mask 275, the first etch stop pattern 365, and the first capping pattern are sequentially stacked. Patterns 385 together will be referred to as bit line structure 395 . In example embodiments, the bit line structures 395 may extend in the second direction D2 on the first region I of the substrate 100 and are spaced apart from each other along the first direction D1. It may be formed in multiple pieces.

한편, 제1 방향(D1)을 따라 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I) 부분 상에는, 순차적으로 적층된 제7 도전 패턴(247), 제4 배리어 패턴(257), 제8 도전 패턴(267) 및 제2 마스크(277)를 포함하며 제2 방향(D2)으로 연장되는 더미 비트 라인 구조물이 형성될 수 있으며, 제2 게이트 구조물(330), 상기 더미 비트 라인 구조물, 상기 제1 및 제2 스페이서 구조물들, 절연막 구조물(210)의 일부, 및 소자 분리 패턴 구조물(110) 상에는 제1 식각 저지막(360)이 잔류할 수 있다. 또한, 제2 게이트 구조물(330) 및 상기 더미 비트 라인 구조물의 상면에 형성된 제1 식각 저지막(360) 부분, 및 제1 층간 절연막(370) 상에는 제1 캐핑막(380)이 잔류할 수 있다.On the other hand, on the portion of the first region (I) of the substrate 100 adjacent to the second region (II) of the substrate 100 along the first direction (D1), the seventh conductive pattern 247 sequentially stacked, A dummy bit line structure may be formed including the fourth barrier pattern 257, the eighth conductive pattern 267, and the second mask 277 and extending in the second direction D2, and the second gate structure 330 A first etch stop layer 360 may remain on the dummy bit line structure, the first and second spacer structures, a portion of the insulating layer structure 210 , and the device isolation pattern structure 110 . In addition, the first capping layer 380 may remain on a portion of the first etch stop layer 360 formed on the upper surfaces of the second gate structure 330 and the dummy bit line structure, and the first interlayer insulating layer 370 . .

도 16 및 17을 참조하면, 비트 라인 구조물(395), 상기 더미 비트 라인 구조물, 및 제1 캐핑막(380) 등이 형성된 기판(100) 상에 제5 스페이서 막을 형성한 후, 상기 제5 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.16 and 17, after forming a fifth spacer layer on the substrate 100 on which the bit line structure 395, the dummy bit line structure, and the first capping layer 380 are formed, the fifth spacer layer is formed. Fourth and fifth insulating films may be sequentially formed on the film.

상기 제5 스페이서 막은 제2 절연막(190) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(205)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)의 나머지 부분을 모두 채울 수 있다.The fifth spacer layer may also cover sidewalls of the third insulating pattern 205 under the bit line structure 395 formed on the second insulating layer 190, and the fifth insulating layer may cover the first opening 230. You can fill in all the rest.

상기 제5 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The fifth spacer layer may include, for example, a nitride such as silicon nitride, the fourth insulating layer may include, for example, an oxide such as silicon oxide, and the fifth insulating layer may include, for example, silicon. nitrides such as nitrides.

이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제5 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제5 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.Thereafter, an etching process may be performed to etch the fourth and fifth insulating layers. In exemplary embodiments, the etching process may be performed by, for example, a wet etching process using phosphoric acid (H 2 PO 3 ), SC1, and hydrofluoric acid (HF) as an etchant, and the fourth and fourth All of the remaining portions of the 5 insulating layers except for the portion formed in the first opening 230 may be removed. Accordingly, most of the surface of the fifth spacer film, that is, all portions of the fifth spacer film other than the portion formed in the first opening 230 may be exposed, and the fourth and fourth spacer films remaining in the first opening 230 may be exposed. Portions of the 5 insulating layers may form fourth and fifth insulating patterns 410 and 420 , respectively.

이후, 상기 노출된 제5 스페이서 막 표면 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제6 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제6 스페이서(430)를 상기 제5 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 이때, 제6 스페이서(430)는 상기 더미 비트 라인 구조물의 측벽에도 형성될 수 있다. 상기 제6 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.Thereafter, a sixth spacer layer is formed on the exposed surface of the fifth spacer layer and the fourth and fifth insulating patterns 410 and 420 formed in the first opening 230, and then anisotropically etched to form a bit line structure ( 395), a sixth spacer 430 may be formed on a surface of the fifth spacer film and the fourth and fifth insulating patterns 410 and 420. In this case, the sixth spacer 430 may also be formed on a sidewall of the dummy bit line structure. The sixth spacer layer may include, for example, an oxide such as silicon oxide.

이후, 제1 캐핑 패턴(385) 및 제6 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(103) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 패턴 구조물(110) 상면 및 제1 게이트 마스크(160)의 상면도 노출될 수 있다.Thereafter, a dry etching process may be performed using the first capping pattern 385 and the sixth spacer 430 as an etch mask to form a second opening 440 exposing the upper surface of the first active pattern 103 . Also, the upper surfaces of the device isolation pattern structure 110 and the upper surfaces of the first gate mask 160 may be exposed by the second opening 440 .

상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385) 상면, 제2 절연막(190) 상면 및 제1 캐핑막(380) 상면에 형성된 상기 제5 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제5 스페이서(400)가 형성될 수 있다. 이때, 제5 스페이서(400)는 상기 더미 비트 라인 구조물의 측벽도 커버할 수 있다.By the dry etching process, portions of the fifth spacer layer formed on the upper surface of the first capping pattern 385, the upper surface of the second insulating layer 190, and the upper surface of the first capping layer 380 may be removed. Accordingly, the bit line may be removed. A fifth spacer 400 covering sidewalls of the structure 395 may be formed. In this case, the fifth spacer 400 may also cover sidewalls of the dummy bit line structure.

또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(180, 190)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(185, 195)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(185, 195, 205)은 함께 절연 패턴 구조물을 형성할 수 있다.Also, in the dry etching process, the first and second insulating layers 180 and 190 are also partially removed to remain as first and second insulating patterns 185 and 195 under the bit line structure 395, respectively. can The first to third insulating patterns 185 , 195 , and 205 sequentially stacked under the bit line structure 395 may together form an insulating pattern structure.

도 18 및 19를 참조하면, 제1 캐핑 패턴(385) 상면, 제1 캐핑막(380) 상면, 제6 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 마스크(160)의 상면에 제7 스페이서 막을 형성한 후, 상기 제7 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제7 스페이서(450)를 형성할 수 있다. 상기 제7 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 18 and 19 , the upper surface of the first capping pattern 385, the upper surface of the first capping layer 380, the outer wall of the sixth spacer 430, and portions of the upper surface of the fourth and fifth insulating patterns 410 and 420 After forming a seventh spacer layer on the upper surfaces of the first active pattern 103, the device isolation pattern structure 110, and the first gate mask 160 exposed by the second opening 440, the seventh spacer layer is formed. The film may be anisotropically etched to form a seventh spacer 450 covering sidewalls of the bit line structure 395 . The seventh spacer layer may include, for example, a nitride such as silicon nitride.

기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제5 내지 제7 스페이서들(400, 430, 450)은 함께 예비 제3 스페이서 구조물(460)로 지칭될 수 있다. The fifth to seventh spacers 400, 430, and 450 sequentially stacked along the horizontal direction on the sidewall of the bit line structure 395 on the first region I of the substrate 100 together form a preliminary third spacer. may be referred to as structure 460 .

이후, 기판(100)의 제1 영역(I) 상에 형성된 제2 개구(440)를 채우는 하부 콘택 플러그 막(470)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(385) 및 제1 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. Thereafter, after forming the lower contact plug layer 470 to a sufficient height to fill the second opening 440 formed on the first region I of the substrate 100, the first capping pattern 385 and the first capping pattern 385 are formed. An upper portion of the ping film 380 may be planarized until the upper surface is exposed.

예시적인 실시예들에 있어서, 하부 콘택 플러그 막(470)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(470)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.In example embodiments, the lower contact plug layer 470 may extend in the second direction D2, and may be formed in plurality so as to be spaced apart from each other by the bit line structures 395 along the first direction D1. can be formed The lower contact plug layer 470 may include, for example, polysilicon doped with impurities.

도 20 내지 도 22를 참조하면, 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제3 마스크(도시되지 않음)를 제1 캐핑 패턴(385), 제1 캐핑막(380), 및 하부 콘택 플러그 막(470) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(470)을 식각할 수 있다.Referring to FIGS. 20 to 22 , a first region including a plurality of third openings each extending in a first direction D1 and spaced apart from each other in a second direction D2 on the first region I of the substrate 100 . 3 masks (not shown) are formed on the first capping pattern 385, the first capping layer 380, and the lower contact plug layer 470, and an etching process is performed using the mask as an etch mask to lower the contact plug Film 470 may be etched.

예시적인 실시예들에 있어서, 상기 각 제3 개구들은 기판(100)의 제1 영역(I) 상에서 상기 수직 방향으로 제1 게이트 구조물(170)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제1 영역(I) 상에서는 비트 라인 구조물들(395) 사이에 제1 게이트 구조물(170)의 제1 게이트 마스크(160) 상면을 노출시키는 제4 개구가 형성될 수 있다. In example embodiments, each of the third openings may overlap the first gate structure 170 in the vertical direction on the first region I of the substrate 100 . As the etching process is performed, in the first region I of the substrate 100, a fourth layer exposing the upper surface of the first gate mask 160 of the first gate structure 170 is between the bit line structures 395. An opening may be formed.

상기 제3 마스크를 제거한 후, 상기 제4 개구를 채우는 제2 캐핑 패턴(480)을 기판(100)의 제1 영역(I) 상에 형성할 수 있다. 제2 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(480)은 비트 라인 구조물들(395) 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. After removing the third mask, a second capping pattern 480 filling the fourth opening may be formed on the first region I of the substrate 100 . The second capping pattern 480 may include, for example, a nitride such as silicon nitride. In example embodiments, the second capping pattern 480 may extend between the bit line structures 395 in the first direction D1 and may be formed in plurality along the second direction D2. there is.

이에 따라, 기판(100)의 제1 영역(I) 상에서는, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(470)이 제2 캐핑 패턴들(480)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.Accordingly, on the first region I of the substrate 100, the lower contact plug layer 470 extending between the bit line structures 395 in the second direction D2 forms the second capping patterns 480. may be converted into a plurality of lower contact plugs 475 spaced apart from each other along the second direction D2.

도 23을 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 제3 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 예비 제3 스페이서 구조물(460)의 제6 및 제7 스페이서들(430, 450)의 상부를 제거할 수 있다. Referring to FIG. 23 , after the upper portion of the lower contact plug 475 is removed to expose the upper portion of the preliminary third spacer structure 460 formed on the sidewall of the bit line structure 395, the exposed preliminary third spacer structure ( Upper portions of the sixth and seventh spacers 430 and 450 of 460 may be removed.

이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제6 및 제7 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.After that, the upper portion of the lower contact plug 475 may be additionally removed. Accordingly, a top surface of the lower contact plug 475 may be lower than top surfaces of the sixth and seventh spacers 430 and 450 .

이후, 비트 라인 구조물(395), 예비 제3 스페이서 구조물(460), 제2 캐핑 패턴(480), 제1 캐핑막(380), 및 하부 콘택 플러그(475) 상에 제8 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 제3 스페이서 구조물(460)의 상부를 커버하는 제8 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.Thereafter, an eighth spacer layer is formed on the bit line structure 395, the preliminary third spacer structure 460, the second capping pattern 480, the first capping layer 380, and the lower contact plug 475. By anisotropic etching, the eighth spacer 490 may be formed to cover the upper portion of the preliminary third spacer structure 460 formed on both sidewalls of the bit line structure 395 in the first direction D1. Accordingly, the upper surface of the lower contact plug 475 may be exposed.

이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 제8 스페이서(490), 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.Thereafter, a metal silicide pattern 500 may be formed on the exposed upper surface of the lower contact plug 475 . In example embodiments, the metal silicide pattern 500 may include first and second capping patterns 385 and 480 , a first capping layer 380 , an eighth spacer 490 , and a lower contact plug 475 . ) After forming a first metal film on the first metal film and heat treatment, it may be formed by removing an unreacted portion of the first metal film. The metal silicide pattern 500 may include, for example, cobalt silicide, nickel silicide, titanium silicide, or the like.

도 24 및 25를 참조하면, 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 제8 스페이서(490), 금속 실리사이드 패턴(500), 및 하부 콘택 플러그(475) 상에 제1 희생막을 형성하고, 제1 및 제2 캐핑 패턴들(385, 480) 및 제1 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.24 and 25 , first and second capping patterns 385 and 480 , a first capping layer 380 , an eighth spacer 490 , a metal silicide pattern 500 , and a lower contact plug 475 . A first sacrificial layer may be formed on the upper surface of the first and second capping patterns 385 and 480 and the upper surface of the first capping layer 380 may be planarized.

상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.The first sacrificial layer may include, for example, a silicon on hard mask (SOH) or an amorphous carbon layer (ACL).

이후, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 상에 형성된 제1 캐핑막(380) 부분, 및 그 하부의 제1 층간 절연막(370), 제1 식각 저지막(360), 절연막 구조물(210), 제1 게이트 마스크(160), 제2 도전 패턴(150) 및 소자 분리 패턴 구조물(110)을 관통하여 제1 도전 패턴(140)을 노출시키는 제5 개구(520)를 형성할 수 있다. 제5 개구(520)는 제1 도전 패턴(140)의 측벽에 형성된 제1 배리어 패턴(130) 및 제1 게이트 절연 패턴(120)도 함께 노출시킬 수 있다.Thereafter, a portion of the first capping layer 380 formed on the boundary between the first and second regions I and II of the substrate 100, the first interlayer insulating layer 370 thereunder, and the first etch stop layer 360, a fifth opening exposing the first conductive pattern 140 through the insulating layer structure 210, the first gate mask 160, the second conductive pattern 150, and the device isolation pattern structure 110 ( 520) can be formed. The fifth opening 520 may also expose the first barrier pattern 130 and the first gate insulating pattern 120 formed on the sidewall of the first conductive pattern 140 .

예시적인 실시예들에 있어서, 제5 개구(520)는 상부에서 하부로 갈수록 그 폭인 점차 감소할 수 있다. 이때, 제5 개구(520)의 측벽은 기판(100)의 상면에 대해 대략 70도 내지 90도의 경사를 가질 수 있다. In example embodiments, the width of the fifth opening 520 may gradually decrease from top to bottom. In this case, the sidewall of the fifth opening 520 may have an inclination of approximately 70 degrees to 90 degrees with respect to the upper surface of the substrate 100 .

한편, 기판(100)의 제2 영역(II) 상에 형성된 제1 캐핑막(380) 부분, 그 하부의 제1 층간 절연막(370), 및 제1 식각 저지막(360)을 관통하여 제2 게이트 구조물들(330) 사이의 제2 액티브 패턴(105) 부분의 상면을 노출시키는 제6 개구(525)도 함께 형성될 수 있다.Meanwhile, a portion of the first capping layer 380 formed on the second region II of the substrate 100 passes through the first interlayer insulating layer 370 thereunder and the first etch stop layer 360 to form a second capping layer 380 . A sixth opening 525 exposing a top surface of the second active pattern 105 between the gate structures 330 may also be formed.

도 26 내지 도 28을 참조하면, 상기 제1 희생막을 제거한 후, 기판(100)의 제1 영역(I) 상에 형성된 제1 및 제2 캐핑 패턴들(385, 480), 제8 스페이서(490), 금속 실리사이드 패턴(500) 및 하부 콘택 플러그(475), 기판(100)의 제2 영역(II) 상에 형성된 제1 캐핑막(380), 제5 개구(520)의 측벽 및 이에 의해 노출된 제1 도전 패턴(140), 제1 배리어 패턴(130), 제1 게이트 절연 패턴(120) 및 소자 분리 패턴 구조물(110), 및 제6 개구(525)에 의해 노출된 제2 액티브 패턴(105) 상에 제5 배리어 막(530)을 형성한 후, 제5 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간 및 제5 개구(520)를 채우는 제2 금속막(540)을 형성할 수 있다. 26 to 28 , after removing the first sacrificial layer, first and second capping patterns 385 and 480 formed on the first region I of the substrate 100 and an eighth spacer 490 ), the metal silicide pattern 500 and the lower contact plug 475, the first capping layer 380 formed on the second region II of the substrate 100, the sidewall of the fifth opening 520 and exposed thereby. The second active pattern exposed by the first conductive pattern 140, the first barrier pattern 130, the first gate insulating pattern 120 and the device isolation pattern structure 110, and the sixth opening 525 ( 105), the second metal layer 540 fills the space between the bit line structures 395 and the fifth opening 520 on the fifth barrier layer 530. ) can be formed.

제5 배리어 막(530)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제2 금속막(540)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.The fifth barrier layer 530 may include, for example, a metal nitride such as titanium nitride or tantalum nitride, and the second metal layer 540 may include a metal such as tungsten.

이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.Thereafter, a planarization process may be additionally performed on the upper portion of the second metal layer 540 . The planarization process may include, for example, a chemical mechanical polishing (CMP) process and/or an etch back process.

도 29 내지 도 32를 참조하면, 제2 금속막(540) 및 제5 배리어 막(530)을 패터닝할 수 있다.29 to 32 , the second metal layer 540 and the fifth barrier layer 530 may be patterned.

이에 따라, 기판(100)의 제1 영역(I) 상에서는 상부 콘택 플러그(549)가 형성될 수 있고, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 및 기판(100)의 제2 영역(II) 상에서는 제1 배선(600)이 형성될 수 있으며, 기판(100)의 제2 영역(II)에 제1 방향(D1)으로 인접한 기판(100)의 제1 영역(I) 상에서는 제2 배선(607)이 형성될 수 있다. 이때, 상부 콘택 플러그(549), 및 제1 및 제2 배선들(600, 607) 사이에는 제7 개구(547)가 형성될 수 있다.Accordingly, the upper contact plug 549 may be formed on the first region I of the substrate 100, and the boundary between the first and second regions I and II of the substrate 100 and the substrate 100 The first wiring 600 may be formed on the second region II of the substrate 100, and the first region of the substrate 100 adjacent to the second region II of the substrate 100 in the first direction D1 ( A second wire 607 may be formed on I). In this case, a seventh opening 547 may be formed between the upper contact plug 549 and the first and second wires 600 and 607 .

제7 개구(547)는 제2 금속막(540) 및 제5 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 예비 제3 스페이서 구조물(460), 제8 스페이서(490), 제1 식각 저지막(360), 제1 식각 저지 패턴(365), 제1 마스크(275) 및 제2 게이트 마스크(320)도 함께 부분적으로 제거함으로써 형성될 수 있다. The seventh opening 547 includes not only the second metal layer 540 and the fifth barrier layer 530 , but also the first and second capping patterns 385 and 480 , the first capping layer 380 , and the preliminary third The spacer structure 460, the eighth spacer 490, the first etch stop layer 360, the first etch stop pattern 365, the first mask 275, and the second gate mask 320 are also partially removed. can be formed by

제7 개구(547)가 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 제2 금속막(540) 및 제5 배리어 막(530)은 각각 제1 금속 패턴(545) 및 이의 하면을 커버하는 제5 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.As the seventh opening 547 is formed, the second metal layer 540 and the fifth barrier layer 530 on the first region I of the substrate 100 form the first metal pattern 545 and the lower surface thereof, respectively. may be converted into a fifth barrier pattern 535 covering , and together they may form an upper contact plug 549 . In example embodiments, a plurality of upper contact plugs 549 may be formed to be spaced apart from each other along the first and second directions D1 and D2 and may be arranged in a honeycomb shape when viewed from the top. there is. Each of the upper contact plugs 549 may have a circular, elliptical or polygonal shape when viewed from the top.

기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.The lower contact plug 475, the metal silicide pattern 500, and the upper contact plug 549 sequentially stacked on the first region I of the substrate 100 may together form a contact plug structure.

제1 배선(600)은 제3 금속 패턴(590) 및 이의 하면을 커버하는 제7 배리어 패턴(580)을 포함할 수 있다. 한편, 제5 개구(520) 내에는 제2 금속 패턴(560) 및 제6 배리어 패턴(550)을 포함하는 제1 콘택 플러그(570)가 형성될 수 있으며, 제6 개구(525) 내에는 제3 금속 패턴(565) 및 제7 배리어 패턴(555)을 포함하는 제2 콘택 플러그(575)가 형성될 수 있다. 제2 배선(607)은 제4 금속 패턴(597) 및 이의 하면을 커버하는 제8 배리어 패턴(587)을 포함할 수 있다. The first wire 600 may include a third metal pattern 590 and a seventh barrier pattern 580 covering a lower surface of the third metal pattern 590 . Meanwhile, a first contact plug 570 including a second metal pattern 560 and a sixth barrier pattern 550 may be formed in the fifth opening 520 , and a first contact plug 570 may be formed in the sixth opening 525 . A second contact plug 575 including the third metal pattern 565 and the seventh barrier pattern 555 may be formed. The second wiring 607 may include the fourth metal pattern 597 and an eighth barrier pattern 587 covering a lower surface of the fourth metal pattern 597 .

예시적인 실시예들에 있어서, 제1 배선(600)은 기판(100)의 제1 및 제2 영역들(I, II)의 경계 부분으로부터 제2 영역(II)을 향해 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배선(600)은 상기 수직 방향으로 제5 개구(520)에 오버랩될 수 있으며, 또한 제1 배선들(600) 중 적어도 일부는 상기 수직 방향으로 제6 개구(525)에 오버랩될 수 있다. In example embodiments, the first wire 600 extends from a boundary between the first and second regions I and II of the substrate 100 toward the second region II in the first direction D1 . , and may be formed in plural to be spaced apart from each other along the second direction D2. In example embodiments, the first wiring 600 may overlap the fifth opening 520 in the vertical direction, and at least a portion of the first wirings 600 may overlap the sixth opening in the vertical direction. (525) may overlap.

이에 따라, 제1 배선(600)은 제1 콘택 플러그(570)를 통해 제1 도전 패턴(140)과 접촉하여 제1 게이트 구조물(170)에 전기적 신호를 인가할 수 있다. 또한, 제1 배선(600)은 제2 콘택 플러그(575)를 통해 제2 액티브 패턴(105)에 형성된 상기 소스/드레인 층에 접촉하여 전기적 신호를 인가할 수 있다. 제3 배선(607)은 상기 수직 방향으로 상기 더미 비트 라인 구조물에 오버랩될 수 있으며, 도면 상에서는 예시적으로 제2 방향(D2)으로 서로 이격된 복수의 제3 배선들(607)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.Accordingly, the first wire 600 may contact the first conductive pattern 140 through the first contact plug 570 to apply an electrical signal to the first gate structure 170 . In addition, the first wiring 600 may contact the source/drain layer formed on the second active pattern 105 through the second contact plug 575 to apply an electrical signal. The third wiring 607 may overlap the dummy bit line structure in the vertical direction, and although a plurality of third wirings 607 spaced apart from each other in the second direction D2 are exemplarily shown in the drawing, , the concept of the present invention is not limited thereto.

도 33 및 34를 참조하면, 제7 개구(547)의 내벽, 및 상부 콘택 플러그(549) 및 제1 및 제2 배선들(600, 607) 상면에 제6 절연막(610)을 컨포멀하게 형성하고, 제6 절연막(610) 상에 제4 마스크 막을 형성한 후, 상기 제4 마스크 막을 패터닝하여 기판(100)의 제1 영역(I)은 노출시키되 제2 영역(II)은 커버하는 제4 마스크(700)를 형성할 수 있다.33 and 34, a sixth insulating layer 610 is conformally formed on the inner wall of the seventh opening 547 and the upper surface of the upper contact plug 549 and the first and second wires 600 and 607. After forming a fourth mask film on the sixth insulating film 610, the fourth mask film is patterned to expose the first region (I) of the substrate 100 but cover the second region (II). A mask 700 may be formed.

제6 절연막(610)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제4 마스크(700)는 예를 들어, 포토레지스트 패턴을 포함할 수 있다.The sixth insulating layer 610 may include, for example, a nitride such as silicon nitride, and the fourth mask 700 may include, for example, a photoresist pattern.

도 35 및 36을 참조하면, 제6 절연막(610)에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에는 절연 스페이서(615)가 형성될 수 있다.Referring to FIGS. 35 and 36 , an anisotropic etching process may be performed on the sixth insulating film 610 , and thus an insulating spacer 615 may be formed on the first region I of the substrate 100 .

절연 스페이서(615)는 기판(100)의 제1 영역(I) 상에 형성된 제7 개구(547)의 측벽에 잔류할 수 있으며, 이에 따라 제7 개구(547)의 저면, 및 상부 콘택 플러그(549)의 상면이 노출될 수 있다.The insulating spacer 615 may remain on the sidewall of the seventh opening 547 formed on the first region I of the substrate 100, and thus the bottom surface of the seventh opening 547 and the upper contact plug ( 549) may be exposed.

이후, 제4 마스크(700)를 예를 들어, 애싱 공정 및/또는 스트립 공정을 통해 제거할 수 있으며, 기판(100)의 제2 영역(II) 상에는 제6 절연막(610)이 잔류할 수 있다.Thereafter, the fourth mask 700 may be removed through, for example, an ashing process and/or a stripping process, and the sixth insulating film 610 may remain on the second region II of the substrate 100. .

도 37 및 38을 참조하면, 절연 스페이서(615), 제6 절연막(610), 및 상기 노출된 제7 개구(547)의 저면 및 상부 콘택 플러그(549)의 상면에 제7 절연막을 형성한 후, 예를 들에 에치 백 공정을 수행하여 상기 제7 절연막의 상부를 제거할 수 있다.37 and 38, after forming a seventh insulating film on the insulating spacer 615, the sixth insulating film 610, the bottom surface of the exposed seventh opening 547 and the upper surface of the upper contact plug 549, , for example, an upper portion of the seventh insulating layer may be removed by performing an etch-back process.

이에 따라, 각 제7 개구(547)의 내부에는 제7 절연 패턴(620)이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에서는 상부 콘택 플러그(549)의 상면이 노출될 수 있고, 기판(100)의 제2 영역(II) 상에서는 제1 배선(600) 상에 형성된 제6 절연막(610) 부분의 상면이 노출될 수 있다.Accordingly, a seventh insulating pattern 620 may be formed inside each seventh opening 547, and an upper surface of the upper contact plug 549 may be exposed on the first region I of the substrate 100. On the second region II of the substrate 100, the upper surface of the sixth insulating film 610 formed on the first wire 600 may be exposed.

제7 절연 패턴(620)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 이에 따라, 제7 절연 패턴(620)은 절연 스페이서(615) 혹은 제6 절연막(610)과 병합될 수도 있고, 서로 구분될 수도 있다.The seventh insulating pattern 620 may include, for example, a nitride such as silicon nitride. Accordingly, the seventh insulating pattern 620 may be merged with the insulating spacer 615 or the sixth insulating layer 610 or may be separated from each other.

이후, 절연 스페이서(615), 제7 절연 패턴(620), 및 상기 노출된 제6 절연막(610) 부분 및 상부 콘택 플러그(549)의 상면에 제2 식각 저지막(630)을 형성할 수 있다.Thereafter, a second etch stop layer 630 may be formed on the insulating spacer 615 , the seventh insulating pattern 620 , the exposed portion of the sixth insulating layer 610 and the upper surface of the upper contact plug 549 . .

제2 식각 저지막(630)은 예를 들어, 실리콘 붕질화물(SiBN)과 같은 질화물을 포함하도록 형성될 수 있으며, 예를 들어, 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 식각 저지막(630)은 컨포멀하게 형성될 수 있으나, 예를 들어, 텅스텐과 같은 금속을 포함하는 상부 콘택 플러그(549)의 상면에는 금속 산화막이 형성되므로, 다른 부분에 비해 제2 식각 저지막(630)의 형성 두께가 얇을 수 있다. 예를 들어, 다른 부분에 형성되는 제2 식각 저지막(630)의 두께가 대략 10nm 내외인 경우, 상부 콘택 플러그(549)의 상면에 형성되는 제2 식각 저지막(630)의 두께는 대략 7nm 내외일 수 있다.The second etch stop layer 630 may be formed to include, for example, a nitride such as silicon boron nitride (SiBN), and may be formed through, for example, a chemical vapor deposition (CVD) process. In example embodiments, the second etch-stop layer 630 may be formed conformally, but since a metal oxide layer is formed on the upper surface of the upper contact plug 549 including a metal such as tungsten, , the formation thickness of the second etch-stop layer 630 may be thinner than that of other portions. For example, when the thickness of the second etch-stop layer 630 formed on the other portion is approximately 10 nm, the thickness of the second etch-stop layer 630 formed on the upper surface of the upper contact plug 549 is approximately 7 nm. It can be inside or outside.

도 39 및 40을 참조하면, 제2 식각 저지막(630) 상에 몰드막(640)을 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(549)의 상면을 부분적으로 노출시키는 제8 개구를 형성할 수 있다. 39 and 40 , a mold layer 640 is formed on the second etch stop layer 630 and partially etched to form an eighth opening partially exposing the upper surface of the upper contact plug 549. can do.

상기 제8 개구의 측벽, 노출된 상부 콘택 플러그(549)의 상면 및 몰드막(640) 상에 하부 전극막을 형성하고, 상기 제8 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 몰드막(640) 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. A second sacrificial layer (not shown) forming a lower electrode layer on the sidewall of the eighth opening, the exposed upper surface of the upper contact plug 549 and the mold layer 640, and sufficiently filling the remaining portion of the eighth opening. After forming on the lower electrode layer, the upper portions of the lower electrode layer and the second sacrificial layer are planarized until the upper surface of the mold layer 640 is exposed to separate nodes from the lower electrode layer.

도 41 및 42를 참조하면, 잔류하는 상기 제2 희생막 및 몰드막(640)은 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(549)의 상면에는 실린더형(cylindrical) 하부 전극(650)이 형성될 수 있다. 하부 전극(650)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.41 and 42, the remaining second sacrificial layer and the mold layer 640 may be removed by performing a wet etching process using, for example, an LAL solution as an etchant, and thus the exposed upper portion A cylindrical lower electrode 650 may be formed on an upper surface of the contact plug 549 . The lower electrode 650 may include metal, metal nitride, metal silicide, polysilicon doped with impurities, or the like.

상기 습식 식각 공정 시, 몰드막(640) 하부에 형성된 제2 식각 저지막(630)도 부분적으로 제거될 수 있으며, 이에 따라 당초의 두께보다 더 얇은 두께를 가질 수 있으며, 일부 영역에서는 모두 제거될 수도 있다. 하지만, 기판(100)의 제2 영역(II) 상에 형성된 제1 배선(600)의 상면에는 제6 절연막(610)이 형성되어 있으므로, 적어도 제1 배선(600)의 상면이 직접 노출되지는 않을 수 있다.During the wet etching process, the second etch-stop layer 630 formed under the mold layer 640 may also be partially removed, and thus may have a thinner thickness than the original thickness, and may be completely removed in some areas. may be However, since the sixth insulating film 610 is formed on the top surface of the first wiring 600 formed on the second region II of the substrate 100, at least the top surface of the first wiring 600 is not directly exposed. may not be

다만 지금까지는 하부 전극(650)이 실린더형으로 형성되는 것을 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 필러(pillar) 형상을 갖도록 형성될 수도 있다.However, it has been described that the lower electrode 650 is formed in a cylindrical shape so far, but the concept of the present invention is not limited thereto, and may be formed to have a pillar shape.

도 43 내지 도 45를 참조하면, 하부 전극(650)의 표면 및 제2 식각 저지막(630) 상에 유전막(660)을 형성하고, 유전막(660) 상에 상부 전극(670)을 형성함으로써, 하부 전극(650), 유전막(660) 및 상부 전극(670)을 각각 포함하는 커패시터(680)를 기판(100)의 제1 영역(I) 상에 형성할 수 있다.43 to 45 , by forming a dielectric layer 660 on the surface of the lower electrode 650 and the second etch stop layer 630, and forming an upper electrode 670 on the dielectric layer 660, A capacitor 680 including a lower electrode 650 , a dielectric layer 660 and an upper electrode 670 may be formed on the first region I of the substrate 100 .

유전막(660)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(670)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다.The dielectric layer 660 may include, for example, a metal oxide, and the upper electrode 670 may include a metal, a metal nitride, a metal silicide, impurity-doped polysilicon, impurity-doped silicon-germanium (SiGe), or the like. can include

이후, 기판(100)의 제1 영역(I) 상에 형성된 커패시터(680) 및 기판(100)의 제2 영역(II) 상에 형성된 제2 식각 저지막(630) 상에 제2 층간 절연막(690)을 형성하고, 기판(100)의 제2 영역(II) 상에서, 제2 층간 절연막(690), 제2 식각 저지막(630) 및 제6 절연막(610)을 관통하여 제1 배선(600)의 상면을 노출시키는 제9 개구(700)를 형성한 후, 제9 개구(700)를 채우는 제3 콘택 플러그(710)를 형성할 수 있다.Thereafter, a second interlayer insulating film ( 690) is formed, and the first wiring 600 passes through the second interlayer insulating layer 690, the second etch stop layer 630, and the sixth insulating layer 610 on the second region II of the substrate 100. After forming the ninth opening 700 exposing the upper surface of ), the third contact plug 710 filling the ninth opening 700 may be formed.

이후, 제3 콘택 플러그(710)에 연결되는 상부 배선들을 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.Thereafter, by forming upper wires connected to the third contact plug 710 , manufacturing of the semiconductor device may be completed.

전술한 바와 같이, 제2 금속막(540) 및 제5 배리어 막(530)을 패터닝하여 제7 개구(547)를 형성함으로써 상부 콘택 플러그(549) 및 제1 및 제2 배선들(600, 607)을 형성하고, 이들 상면에 제6 절연막(610)을 형성한 후, 기판(100)의 제1 영역(I) 상에서만 제6 절연막(610)을 이방성 식각하여 제7 개구(547)의 측벽에 절연 스페이서(615)를 형성할 수 있으며, 이때 기판(100)의 제2 영역(II) 상에서 제1 배선(600) 상면에는 제6 절연막(610)이 잔류할 수 있다.As described above, the upper contact plug 549 and the first and second wires 600 and 607 are formed by patterning the second metal layer 540 and the fifth barrier layer 530 to form the seventh opening 547 . ), and the sixth insulating film 610 is formed on the upper surface thereof, and then the sixth insulating film 610 is anisotropically etched only on the first region (I) of the substrate 100 to form the sidewall of the seventh opening 547. In this case, the sixth insulating film 610 may remain on the upper surface of the first wire 600 on the second region II of the substrate 100 .

이후, 제6 절연막(610) 상에 상기 제7 절연막을 형성하고, 에치 백 공정을 통해 그 상부를 제거함으로써, 제7 개구(547) 내에 제7 절연 패턴(620)을 형성할 수 있으며, 제7 절연 패턴(620), 상부 콘택 플러그(549), 제2 배선(607) 및 제6 절연막(610) 상에 제2 식각 저지막(630)을 형성할 수 있다. 제2 식각 저지막(630)은 컨포멀하게 형성되되, 기판(100)의 제1 영역(I) 상에 형성되어 금속을 포함하는 상부 콘택 플러그(549) 및 제2 배선(607) 상에는 금속 산화막 생성의 영향으로 다른 부분들에 비해 상대적으로 얇게 형성될 수 있으나, 기판(100)의 제2 영역(II) 상에 형성되어 금속을 포함하는 제1 배선(600) 상에는 제6 절연막(610)이 형성되어 있어 금속 산화막이 생성되지 않으므로, 다른 부분들과 동일한 두께로 형성될 수 있다.Thereafter, a seventh insulating pattern 620 may be formed in the seventh opening 547 by forming the seventh insulating film on the sixth insulating film 610 and removing an upper portion thereof through an etch-back process. 7 A second etch stop layer 630 may be formed on the insulating pattern 620 , the upper contact plug 549 , the second wire 607 , and the sixth insulating layer 610 . The second etch-stop layer 630 is conformally formed, but is formed on the first region I of the substrate 100 and is a metal oxide layer on the upper contact plug 549 and the second wire 607 including metal. Although it may be formed relatively thin compared to other parts due to the influence of generation, the sixth insulating film 610 is formed on the second region II of the substrate 100 and is formed on the first wiring 600 including metal. Since no metal oxide film is formed, it can be formed to the same thickness as other parts.

이후, 제2 식각 저지막(630) 상에 몰드막(640)을 형성하고, 상부 콘택 플러그(549) 상에 형성된 몰드막(640) 및 제2 식각 저지막(630) 부분을 제거하여 상기 제8 개구를 형성할 수 있으며, 상기 제8 개구 내에 하부 전극(650)을 형성한 후, 몰드막(640)을 제거할 수 있다. 몰드막(640) 제거 시, 하부에 형성된 제2 식각 저지막(630)이 부분적으로 제거될 수 있으므로, 만약 기판(100)의 제2 영역(II) 상에 제6 절연막(610)이 형성되지 않은 경우라면, 제1 배선(600)의 상면이 노출되어 금속 성분이 부분적으로 제거될 수가 있다. 이를 방지하기 위해서 만약 제2 식각 저지막(630)을 두껍게 형성한다면, 상기 제8 개구를 형성하는 공정이 어려워진다. Thereafter, a mold layer 640 is formed on the second etch stop layer 630 , and parts of the mold layer 640 and the second etch stop layer 630 formed on the upper contact plug 549 are removed to remove the first etch stop layer 630 . Eight openings may be formed, and after the lower electrode 650 is formed in the eighth opening, the mold layer 640 may be removed. When the mold layer 640 is removed, since the second etch stop layer 630 formed thereon may be partially removed, if the sixth insulating layer 610 is not formed on the second region II of the substrate 100 If not, the upper surface of the first wiring 600 is exposed and the metal component may be partially removed. To prevent this, if the second etch stop layer 630 is formed thickly, the process of forming the eighth opening becomes difficult.

하지만 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서 제1 배선(600) 상면에는 제6 절연막(610)이 형성되므로, 몰드막(640) 제거 시 제2 식각 저지막(630)이 제거되더라도 제1 배선(600)의 상면이 노출되지 않을 수 있으며, 이에 포함된 금속 성분이 제거되지 않을 수 있다. 이에 따라, 제1 배선(600)의 금속 성분 제거의 위험을 피하기 위해서, 일부러 제2 식각 저지막(630)의 두께를 두껍게 형성할 필요가 없어진다.However, in exemplary embodiments, since the sixth insulating layer 610 is formed on the upper surface of the first wire 600 on the second region II of the substrate 100, the second etching block is prevented when the mold layer 640 is removed. Even if the film 630 is removed, the upper surface of the first wiring 600 may not be exposed and the metal component included therein may not be removed. Accordingly, there is no need to deliberately form the second etch stop layer 630 thick in order to avoid the risk of removing the metal components of the first wiring 600 .

한편, 기판(100)의 제1 영역(I) 상에 형성되는 상부 콘택 플러그(549)의 경우, 그 상면에 제6 절연막(610)이 잔류하지 않고 제7 개구(547) 내에만 절연 스페이서(615)의 형태로 잔류하므로, 상기 제8 개구를 형성하는 식각 공정 시, 몰드막(640) 및 제2 식각 저지막(630) 이외에 제6 절연막(610)까지 추가적으로 제거할 필요가 없으므로, 상기 식각 공정이 보다 용이하게 수행될 수 있다.Meanwhile, in the case of the upper contact plug 549 formed on the first region I of the substrate 100, the sixth insulating layer 610 does not remain on the upper surface and only the insulating spacer (in the seventh opening 547) 615), there is no need to additionally remove the sixth insulating layer 610 in addition to the mold layer 640 and the second etch-stop layer 630 during the etching process of forming the eighth opening. The process can be performed more easily.

또한, 기판(100)의 제2 영역(II) 상에서, 식각 공정을 통해 제2 층간 절연막(690), 제2 식각 저지막(630) 및 제6 절연막(610)을 관통하여 제1 배선(600)의 상면을 노출시키는 제9 개구(700)를 형성할 때, 만약 제1 배선(600) 상면에 제6 절연막(610)이 형성되지 않은 경우라면, 몰드막(640) 제거 시 제1 배선(600) 상면에 형성된 제2 식각 저지막(630)이 부분적으로 제거된 경우, 제1 배선(600)의 상부가 부분적으로 제거될 수도 있다.In addition, on the second region II of the substrate 100, the first wiring 600 passes through the second interlayer insulating layer 690, the second etch stop layer 630, and the sixth insulating layer 610 through an etching process. ) When forming the ninth opening 700 exposing the top surface of the first wiring 600, if the sixth insulating film 610 is not formed on the top surface of the first wiring 600, when the mold film 640 is removed, the first wiring ( 600) When the second etch stop layer 630 formed on the upper surface is partially removed, the upper portion of the first wiring 600 may be partially removed.

하지만, 예시적인 실시예들에 있어서, 제1 배선(600) 상면에는 제6 절연막(610)이 형성되어 있으므로, 제2 식각 저지막(630)이 제거되더라도, 제9 개구(700) 형성을 위한 상기 식각 공정 시 제1 배선(600)의 상부가 제거되지 않을 수 있다However, in exemplary embodiments, since the sixth insulating layer 610 is formed on the top surface of the first wire 600, even if the second etch stop layer 630 is removed, the ninth opening 700 is formed. During the etching process, the upper portion of the first wire 600 may not be removed.

전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.The semiconductor device manufactured through the above-described processes may have the following structural characteristics.

도 43 내지 도 45를 참조하면, 상기 반도체 장치는 셀 영역(I) 및 주변 회로 영역(II)을 포함하는 기판(100)의 셀 영역(I) 내에 매립되어, 제1 방향(D1)으로 각각 연장된 제1 게이트 구조물들(170); 셀 영역(I) 상에 형성되어 제2 방향(D2)으로 각각 연장된 비트 라인 구조물들(395); 비트 라인 구조물들(395) 사이의 기판(100) 상에서 제2 방향(D2)으로 배치된 상기 콘택 플러그 구조물들; 상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들(680); 주변 회로 영역(II) 상에 형성된 제2 게이트 구조물들(330); 및 주변 회로 영역(II) 상에서 제2 게이트 구조물들(330) 상에 형성된 제1 배선들(600)을 포함할 수 있으며, 각 비트 라인 구조물들(395)과 상기 콘택 플러그 구조물들 중 이에 대응하는 콘택 플러그 구조물 사이에는 절연 스페이서(615) 및 제7 절연 패턴(620)을 포함하는 제1 절연막 구조물이 형성될 수 있고, 서로 인접하는 제1 배선들(600) 사이에는 제6 절연막(610) 및 제7 절연 패턴(620)을 포함하는 제2 절연막 구조물이 형성될 수 있으며, 제6 절연막(610)과 절연 스페이서(615)는 서로 동일한 물질을 포함할 수 있으며, 제6 절연막(610)은 각 배선들(600)의 상면을 커버할 수 있다.43 to 45, the semiconductor device is buried in the cell region I of the substrate 100 including the cell region I and the peripheral circuit region II, respectively, in the first direction D1. extended first gate structures 170; bit line structures 395 formed on the cell region I and extending in the second direction D2; the contact plug structures disposed in the second direction D2 on the substrate 100 between bit line structures 395; capacitors 680 respectively formed on the contact plug structures; second gate structures 330 formed on the peripheral circuit region II; and the first wirings 600 formed on the second gate structures 330 in the peripheral circuit region II, and among the bit line structures 395 and the contact plug structures corresponding thereto, A first insulating film structure including an insulating spacer 615 and a seventh insulating pattern 620 may be formed between the contact plug structures, and a sixth insulating film 610 and a sixth insulating film 610 may be formed between the first wires 600 adjacent to each other. A second insulating film structure including the seventh insulating pattern 620 may be formed, the sixth insulating film 610 and the insulating spacer 615 may include the same material, and each of the sixth insulating film 610 may be The top surfaces of the wires 600 may be covered.

예시적인 실시예들에 있어서, 절연 스페이서(615)는 제7 절연 패턴(620)의 측벽을 커버하되 최하면은 커버하지 않을 수 있다.In example embodiments, the insulating spacer 615 may cover the sidewall of the seventh insulating pattern 620 but may not cover the lowermost surface.

예시적인 실시예들에 있어서, 상기 제1 및 제2 절연막 구조물들 및 상기 배선들 상면에는 제2 식각 저지막(630)이 형성될 수 있다.In example embodiments, a second etch stop layer 630 may be formed on upper surfaces of the first and second insulating layer structures and the wires.

예시적인 실시예들에 있어서, 제2 식각 저지막(630)은 상기 각 제1 및 제2 절연막 구조물의 상면에 형성된 부분이 제1 배선들(600)의 상면에 형성된 부분보다 더 큰 두께를 가질 수 있다. In example embodiments, the second etch-stop layer 630 has a thickness greater than that of portions formed on the upper surfaces of the first and second insulating film structures, respectively, than portions formed on the upper surfaces of the first interconnections 600 . can

예시적인 실시예들에 있어서, 절연 스페이서(615)는 상부 콘택 플러그(549)의 측벽에 형성될 수 있다.In example embodiments, the insulating spacer 615 may be formed on a sidewall of the upper contact plug 549 .

예시적인 실시예들에 있어서, 절연 스페이서(615)는 적어도 제1 캐핑 패턴(385)의 측벽에 형성될 수 있다.In example embodiments, the insulating spacer 615 may be formed on at least a sidewall of the first capping pattern 385 .

100: 기판 110: 소자 분리 패턴 구조물
112, 114, 116: 제1 내지 제3 분리 패턴들
120, 280: 제1, 제2 게이트 절연 패턴
130, 300, 255, 257, 535, 550, 580: 제1 내지 제7 배리어 패턴
140, 150, 290, 310, 245, 265, 247, 267: 제1 내지 제8 도전 패턴
160, 320: 제1, 제2 게이트 마스크 170, 330: 제1, 제2 게이트 구조물
180, 190, 200: 제1 내지 제3 절연막
185, 195, 205, 410, 420: 제1 내지 제5 절연 패턴
210: 절연막 구조물 220: 제2 게이트 절연막
230, 440: 제1, 제2 개구 240, 260: 제1, 제2 도전막
250, 530: 제2, 제5 배리어 막 270: 제1 마스크 막
275, 277: 제1, 제2 마스크
340, 345, 350, 355, 400, 430, 450, 490: 제1 내지 제8 스페이서
360, 630: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
370, 690: 제1, 제2 층간 절연막 380: 제1 캐핑막
385, 480: 제1, 제2 캐핑 패턴 395: 비트 라인 구조물
460: 예비 제3 스페이서 구조물 465: 제3 스페이서 구조물
470: 하부 콘택 플러그 막 475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴
520, 525, 547, 700: 제5, 제6, 제7, 제9 개구
540: 제2 금속막
545, 560, 590, 597: 제1 내지 제4 금속 패턴
570, 575, 710: 제1 내지 제3 콘택 플러그
600, 607: 제1 및 제3 배선
610: 제6 절연막 615: 절연 스페이서
640: 몰드막 650, 670: 하부, 상부 전극
660: 유전막 680: 커패시터100: substrate 110: element isolation pattern structure
112, 114, 116: first to third separation patterns
120, 280: first and second gate insulating patterns
130, 300, 255, 257, 535, 550, 580: first to seventh barrier patterns
140, 150, 290, 310, 245, 265, 247, 267: first to eighth conductive patterns
160, 320: first and second gate masks 170, 330: first and second gate structures
180, 190, 200: first to third insulating films
185, 195, 205, 410, 420: first to fifth insulating patterns
210: insulating film structure 220: second gate insulating film
230, 440: first and second openings 240, 260: first and second conductive films
250, 530: second and fifth barrier layers; 270: first mask layer;
275, 277: first and second masks
340, 345, 350, 355, 400, 430, 450, 490: first to eighth spacers
360, 630: first and second etch stop layers 365: first etch stop pattern
370, 690: first and second interlayer insulating films 380: first capping film
385, 480: first and second capping patterns 395: bit line structure
460: preliminary third spacer structure 465: third spacer structure
470 lower contact plug film 475, 549 lower and upper contact plugs
500: metal silicide pattern
520, 525, 547, 700: fifth, sixth, seventh, ninth openings
540: second metal film
545, 560, 590, 597: first to fourth metal patterns
570, 575, 710: first to third contact plugs
600, 607: first and third wires
610: sixth insulating film 615: insulating spacer
640: mold film 650, 670: lower and upper electrodes
660: dielectric film 680: capacitor

Claims (10)

셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장된 제1 게이트 구조물들;
상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장된 비트 라인 구조물들;
상기 비트 라인 구조물들 사이의 상기 기판 상에서 상기 제2 방향으로 배치된 콘택 플러그 구조물들;
상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들;
상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 구조물들; 및
상기 기판의 주변 회로 영역 상에서 상기 제2 게이트 구조물들 상에 형성된 배선들을 포함하며,
상기 각 비트 라인 구조물들과 상기 콘택 플러그 구조물들 중 이에 대응하는 콘택 플러그 구조물 사이에는 절연 스페이서 및 제1 절연 패턴을 포함하는 제1 절연막 구조물이 형성되고,
서로 인접하는 상기 배선들 사이에는 절연막 및 제2 절연 패턴을 포함하는 제2 절연막 구조물이 형성되며,
상기 절연막과 상기 절연 스페이서는 서로 동일한 물질을 포함하고, 상기 제1 절연 패턴과 상기 제2 절연 패턴은 서로 동일한 물질을 포함하며,
상기 절연막은 상기 각 배선들의 상면을 커버하는 반도체 장치.first gate structures buried in the cell region of a substrate including a cell region and a peripheral circuit region and extending in a first direction parallel to an upper surface of the substrate;
bit line structures formed on the cell region of the substrate and extending in a second direction parallel to the upper surface of the substrate and crossing the first direction;
contact plug structures disposed in the second direction on the substrate between the bit line structures;
capacitors respectively formed on the contact plug structures;
second gate structures formed on the peripheral circuit area of the substrate; and
and wirings formed on the second gate structures on a peripheral circuit area of the substrate,
A first insulating layer structure including an insulating spacer and a first insulating pattern is formed between each of the bit line structures and a corresponding contact plug structure among the contact plug structures;
A second insulating film structure including an insulating film and a second insulating pattern is formed between the interconnections adjacent to each other,
The insulating layer and the insulating spacer include the same material, and the first insulating pattern and the second insulating pattern include the same material;
The insulating film covers upper surfaces of the respective wires. 제1항에 있어서, 상기 절연 스페이서는 상기 제1 절연 패턴의 측벽을 커버하되 최하면은 커버하지 않는 반도체 장치.The semiconductor device of claim 1 , wherein the insulating spacer covers a sidewall of the first insulating pattern, but does not cover a lowermost surface of the first insulating pattern. 제1항에 있어서, 상기 제1 및 제2 절연막 구조물들 및 상기 배선들 상면에 형성된 식각 저지막을 더 포함하는 반도체 장치.The semiconductor device of claim 1 , further comprising an etch stop layer formed on upper surfaces of the first and second insulating layer structures and the wires. 제3항에 있어서, 상기 식각 저지막은 상기 각 제1 및 제2 절연막 구조물의 상면에 형성된 부분이 상기 배선들의 상면에 형성된 부분보다 더 큰 두께를 갖는 반도체 장치.4 . The semiconductor device of claim 3 , wherein the etch-stop layer has a thickness greater than a portion formed on the top surfaces of the first and second insulating film structures. 제3항에 있어서, 상기 식각 저지막은 실리콘 붕질화물을 포함하는 반도체 장치.The semiconductor device of claim 3 , wherein the etch stop layer includes silicon boron nitride. 제1항에 있어서, 상기 절연막, 상기 절연 스페이서, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 실리콘 질화물을 포함하는 반도체 장치.The semiconductor device of claim 1 , wherein the insulating layer, the insulating spacer, the first insulating pattern, and the second insulating pattern include silicon nitride. 제1항에 있어서, 상기 각 콘택 플러그 구조물들은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그, 금속 실리사이드 패턴, 및 상부 콘택 플러그를 포함하며,
상기 절연 스페이서는 상기 상부 콘택 플러그의 측벽에 형성된 반도체 장치.The method of claim 1 , wherein each of the contact plug structures includes a lower contact plug, a metal silicide pattern, and an upper contact plug sequentially stacked in a vertical direction perpendicular to the top surface of the substrate,
The insulating spacer is formed on a sidewall of the upper contact plug. 제1항에 있어서, 상기 각 비트 라인 구조물들은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 도전 패턴, 배리어 패턴, 제2 도전 패턴, 마스크, 식각 저지 패턴 및 캐핑 패턴을 포함하며,
상기 절연 스페이서는 적어도 상기 캐핑 패턴의 측벽에 형성된 반도체 장치.2. The method of claim 1, wherein each of the bit line structures includes a first conductive pattern, a barrier pattern, a second conductive pattern, a mask, an etch stop pattern, and a capping pattern sequentially stacked in a vertical direction perpendicular to the upper surface of the substrate. and
The insulating spacer is formed on at least a sidewall of the capping pattern. 제1항에 있어서, 상기 각 비트 라인 구조물들의 측벽에 형성된 스페이서 구조물을 더 포함하며,
상기 스페이서 구조물은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들을 포함하는 반도체 장치.The method of claim 1 , further comprising spacer structures formed on sidewalls of each of the bit line structures,
The spacer structure includes first to third spacers sequentially stacked along the first direction. 제1항에 있어서, 상기 기판의 셀 영역 상에는 상기 기판의 상면에 평행하고 상기 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 각각 연장되는 액티브 패턴들이 형성되며,
상기 각 비트 라인 구조물들은 대응하는 상기 액티브 패턴들의 중앙부 상에 형성되고, 상기 각 콘택 플러그 구조물들은 대응하는 상기 액티브 패턴들의 가장자리 부분 상에 형성된 반도체 장치.
The method of claim 1 , wherein active patterns are formed on the cell region of the substrate and extend in a third direction parallel to the upper surface of the substrate and forming an acute angle with the first and second directions,
The respective bit line structures are formed on central portions of the corresponding active patterns, and the respective contact plug structures are formed on edge portions of the corresponding active patterns.
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