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KR20230035823A - 반도체 패키지 - Google Patents

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KR20230035823A
KR20230035823A KR1020210118291A KR20210118291A KR20230035823A KR 20230035823 A KR20230035823 A KR 20230035823A KR 1020210118291 A KR1020210118291 A KR 1020210118291A KR 20210118291 A KR20210118291 A KR 20210118291A KR 20230035823 A KR20230035823 A KR 20230035823A
Authority
KR
South Korea
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wiring
layer
insulating layer
semiconductor package
support member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210118291A
Other languages
English (en)
Inventor
심종보
김성범
김지황
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210118291A priority Critical patent/KR20230035823A/ko
Priority to US17/875,949 priority patent/US20230076184A1/en
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 배선 패드를 포함하고, 일면에 제1 절연층의 적어도 일부를 노출시키는 제1 리세스가 형성된 배선 구조체, 배선 구조체 상의 반도체 칩, 반도체 칩과 마주하는 일면을 가지고, 제2 절연층 및 제2 절연층 내의 제2 배선 패드를 포함하는 인터포저, 제1 배선 패드와 제2 배선 패드를 연결하는 접속 부재, 제1 리세스 내부에 배치되고, 배선 구조체와 인터포저 사이에 개재된 지지 부재, 반도체 칩을 커버하는 몰드층을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 인터포저(interposer)를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 배선 구조체에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 뒤틀림(warpage)을 방지할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 배선 구조체와 인터포저 사이에 지지 부재를 배치함으로써, 제품 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 배선 패드를 포함하고, 일면에 제1 절연층의 적어도 일부를 노출시키는 제1 리세스가 형성된 배선 구조체, 배선 구조체 상의 제1 반도체 칩, 제1 반도체 칩과 마주하는 일면을 가지고, 제2 절연층 및 제2 절연층 내의 제2 배선 패드를 포함하는 인터포저, 제1 배선 패드와 제2 배선 패드를 연결하는 접속 부재, 제1 리세스 내부에 배치되고, 배선 구조체와 인터포저 사이에 개재된 지지 부재, 및 제1 반도체 칩을 커버하는 몰드층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 일면에 배치된 제1 절연층 및 제1 절연층 내의 제1 배선 패드를 포함하는 제1 배선 구조체, 제1 배선 구조체 상의 제1 반도체 칩, 제1 반도체 칩과 마주하도록 일면에 배치된 제2 절연층 및 제2 절연층 내의 제2 배선 패드를 포함하는 제2 배선 구조체, 제1 및 제2 배선 구조체 사이에 개재된 지지 부재, 및 제1 반도체 칩을 커버하는 몰드층을 포함하고, 지지 부재의 두께는 제1 배선 구조체의 일면 및 제2 배선 구조체의 일면 사이의 거리보다 두껍다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 반도체 패키지와, 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고, 제1 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 배선 패드를 포함하고, 일면에 제1 절연층의 적어도 일부를 노출시키는 제1 리세스가 형성된 배선 구조체와, 배선 구조체 상에 실장된 반도체 칩과, 반도체 칩과 마주하는 일면을 가지고, 제2 절연층 및 제2 절연층 내의 제2 배선 패드를 포함하는 인터포저와, 제1 배선 패드와 제2 배선 패드를 연결하는 접속 부재와, 제1 리세스 내부에 배치되고, 배선 구조체와 인터포저 사이에 개재된 지지 부재를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다.
도 4는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6a 내지 도 6c는 도 5의 영역 A1을 설명하기 위한 확대도이다.
도 7은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 8a 및 도 8b는 도 7의 영역 A1을 설명하기 위한 확대도이다.
도 9는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 10은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 11은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 12는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 13은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
이하에서, 도 1 내지 도 6을 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다. 도 4는 도 3의 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 5는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 6a 내지 도 6c는 도 5의 영역 A1을 설명하기 위한 확대도이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(1000)에 신호를 전달하여, 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
도 3을 참조하면, 반도체 패키지(1000)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 제1 접속 구조체(700)는 메인 보드(30) 상에 배치될 수 있다. 메인 보드(30)는 반도체 패키지(1000)와 제1 접속 구조체(700)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 배선 구조체(Printed Circuit Board:　PCB), 세라믹 배선 구조체, 유리 배선 구조체 및 인터포저 배선 구조체 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 배선 구조체인 것으로 가정하고 설명한다.
메인 보드(30)는 연결 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG(Prepreg), ABF(Ajinomoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 연결 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 연결 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 연결 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 연결 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 연결 구조체(31)는 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다. 즉, 연결 구조체(31)는 제1 접속 구조체(700)를 통해 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 배선 구조체(100), 제1 반도체 칩(200), 인터포저(300), 접속 부재(400), 지지 부재(500) 및 제1 몰드층(600)을 포함하는 제1 반도체 패키지(1000A)를 포함한다.
제1 배선 구조체(100)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제1 배선 구조체(100)는 인쇄 회로 배선 구조체(Printed Circuit Board, PCB) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제1 배선 구조체(100)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제1 배선 구조체(100)는 서로 반대되는 일면(100_1) 및 타면(100_2)을 포함할 수 있다.
제1 배선 구조체(100)는 제1 절연층(110) 및 제1 배선 패드(120)를 포함한다. 제1 절연층(110)은 제1 기판(111), 제1 상부 패시베이션막(112) 및 제1 하부 패시베이션막(113)을 포함할 수 있다. 제1 배선 패드(120)는 제1 배선 패턴(121), 제1 상부 패드(122) 및 제1 하부 패드(123)를 포함할 수 있다.
제1 기판(111)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(111)이 인쇄 회로 기판인 경우에, 제1 절연층(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 기판(111)은 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 기판(111)은 무기필러와 함께 유리 섬유(glass fiber, glass cloth, glass fabric) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(Prepreg), ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다.
제1 기판(111)이 무기필러와 함께 유리 섬유 등의 심재에 함침된 수지를 포함하는 경우, 제1 기판(111)은 코어 절연층(111a) 및 코어 절연층(111a)의 상부와 하부에 각각 배치된 상부 및 하부 절연층(111b, 111c)을 더 포함할 수 있다. 유리 섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 뒤틀림 제어에 보다 효과적일 수 있다.　
제1 기판(111)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제1 기판(111)의 표면에 형성되는 제1 상부 패시베이션막(112) 및 제1 하부 패시베이션막(113)은 솔더레지스트일 수 있다. 제1 상부 패시베이션막(112) 및 제1 하부 패시베이션막(113)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 배선 패드(120)는 제1 절연층(110) 내부에 배치될 수 있다. 제1 배선 패드(120)는 제1 하부 패드(123)와 제1 상부 패드(122)를 전기적으로 연결하기 위한 제1 배선 패턴(121)으로 구성될 수 있다. 제1 배선 패턴(121)은 복수의 상부 및 하부 배선 패턴(121b, 121c) 및 이들을 연결하는 적어도 하나의 배선 비아(121a)를 포함할 수 있다.
제1 절연층(110)은 5개의 층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 절연층(110)은 5개의 층보다 많은 다층으로 구성되어 다층의 제1 배선 패드(120)를 형성할 수 있음은 물론이다.
몇몇 실시예에서, 제1 배선 구조체(100)의 타면(100_2) 상에 제1 접속 구조체(700)가 형성될 수 있다. 제1 접속 구조체(700)는 제1 하부 패드(123)에 부착될 수 있다.
제1 접속 구조체(700)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 구조체(700)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 접속 구조체(700)는 제1 배선 구조체(100)를 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 제1 접속 구조체(700)는 제1 배선 구조체(100)에 전기적 신호를 제공하거나, 제1 배선 구조체(100)로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
제1 상부 패시베이션막(112) 및 제1 상부 패드(122)는 제1 기판(111)의 상면 상에 형성될 수 있다. 제1 상부 패드(122)는 제1 상부 패시베이션막(112)과 제1 기판(111) 사이에 배치될 수 있다. 구체적으로 도시되지는 않았으나, 제1 상부 패시베이션막(112)은 제1 기판(111) 상에 형성되어 제1 상부 패드(122)를 노출시킬 수도 있다.
제1 하부 패시베이션막(113) 및 제1 하부 패드(123)는 제1 기판(111)의 하면 상에 형성될 수 있다. 제1 하부 패드(123)는 제1 하부 패시베이션막(113)과 제1 기판(111) 사이에 배치될 수 있다. 구체적으로 도시되지는 않았으나, 제1 하부 패시베이션막(113)은 제1 기판(111) 상에 형성되어 제1 하부 패드(123)를 노출시킬 수도 있다.
제1 배선 구조체(100)의 일면(100_1)에 제1 절연층(110)의 적어도 일부를 노출시키는 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 제1 상부 패시베이션막(112)의 적어도 일부를 노출시키는 측벽(R1S)과, 측벽(R1S)과 연결된 바닥면(R1B)을 가질 수 있다. 제1 리세스(R1)의 측벽(R1S)은 제1 상부 패시베이션막(112)의 적어도 일부를 노출시키도록 제1 방향(Z)으로 연장되고, 바닥면(R1B)은 제1 방향(Z)과 교차하는 제2 방향(X)으로 연장될 수 있다.
제1 반도체 칩(200)은 제1 배선 구조체(100) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(200)은 제1 배선 구조체(100)의 일면(100_1) 상에 실장될 수 있다. 제1 반도체 칩(200)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)를 포함할 수 있다. 예를 들어, 제1 반도체 칩(200)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(200)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(200)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 배선 구조체(100) 상에 하나의 제1 반도체 칩(200)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(200)들이 제1 배선 구조체(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(200)들이 도전성 매개체에 의해 서로 연결되어 제1 배선 구조체(100) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 배선 구조체(100) 상에 실장될 수 있다. 예를 들어, 제1 배선 구조체(100)의 일면(100_1)과 제1 반도체 칩(200)의 하면 사이에 제1 범프(210)가 형성될 수 있다. 제1 범프(210)는 제1 배선 구조체(100)와 제1 반도체 칩(200)을 전기적으로 연결할 수 있다.
제1 범프(210)는 예를 들어, 제1 필라층(211) 및 제1 솔더층(212)을 포함할 수 있다.
제1 필라층(211)은 제1 반도체 칩(200)의 하면으로부터 돌출될 수 있다. 제1 필라층(211)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(212)은 제1 필라층(211)과 제1 배선 구조체(100)를 연결할 수 있다. 구체적으로 도시되지는 않았으나, 예를 들어, 제1 솔더층(212)은 제1 상부 패드(122)들 중 일부와 전기적으로 연결될 수 있다. 제1 솔더층(212)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(212)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 배선 구조체(100) 상에 제1 언더필(220; underfill) 물질이 형성될 수 있다. 제1 언더필(220) 물질은 제1 배선 구조체(100)와 제1 반도체 칩(200) 사이의 영역을 채울 수 있다. 제1 언더필(220) 물질은 제1 배선 구조체(100) 상에 제1 반도체 칩(200)을 고정시킴으로써 제1 반도체 칩(200)의 깨짐 등을 방지할 수 있다. 제1 언더필(220) 물질은 제1 범프(210)를 덮을 수 있다. 제1 범프(210)는 제1 언더필(220) 물질을 관통하여, 제1 배선 구조체(100) 와 제1 반도체 칩(200)을 전기적으로 연결할 수 있다.
제1 언더필(220) 물질은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 언더필(220) 물질은 후술하는 제1 몰드층(600)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(220) 물질은 제1 몰드층(600)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(220) 물질은 제1 배선 구조체(100)와 제1 반도체 칩(200) 사이의 협소한 공간을 효율적으로 채울 수 있다.
인터포저(300)는 제1 배선 구조체(100)와 후술하는 제3 배선 구조체(800) 사이에 개재될 수 있다. 예를 들어, 인터포저(300)는 제1 배선 구조체(100)와 제1 반도체 칩(200) 상에 배치될 수 있다. 몇몇 실시예에서, 인터포저(300)는 제2 배선 구조체(300)를 의미할 수 있다. 인터포저(300)는 제1 배선 구조체(100)과 제3 배선 구조체(800) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(300)는 제1 배선 구조체(100) 및 제3 배선 구조체(800) 간의 뒤틀림(warpage) 현상을 방지할 수 있다.
인터포저(300)는 서로 반대되는 일면(300_1) 및 타면(300_2)을 포함할 수 있다. 예를 들어, 인터포저(300)의 일면(300_1)은 제1 배선 구조체(100)의 일면(100_1)과 마주할 수 있고, 인터포저(300)의 타면(300_2)은 후술하는 제3 배선 구조체(800)의 하면과 마주할 수 있다.
인터포저(300)는 제1 배선 구조체(100)로부터 이격될 수 있다. 또한, 인터포저(300)는 제1 반도체 칩(200)으로부터 이격될 수 있다.
인터포저(300)는 제2 절연층(310) 및 제2 배선 패드(320)를 포함한다. 제2 절연층(310)은 제2 하부 패시베이션막(313), 제2 기판(311) 및 제2 상부 패시베이션막(312)을 포함할 수 있다. 제2 배선 패드(320)는 제2 하부 패드(323), 제2 배선 패턴(321) 및 제2 상부 패드(322)를 포함할 수 있다.
제2 기판(311)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 인터포저(300)는 실리콘(Si)을 포함할 수 있다.
제2 배선 패드(320)는 제2 절연층(310) 내부에 배치될 수 있다. 제2 배선 패드(320)는 제2 하부 패드(323)와 제2 상부 패드(322)를 전기적으로 연결하기 위한 제2 배선 패턴(321)을 구성할 수 있다. 예를 들어, 제2 상부 패드(322)는 제2 배선 패턴(321)과 접촉함으로써 제2 하부 패드(323)와 전기적으로 연결될 수 있다.
제2 절연층(310)은 3개의 층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 절연층(310)은 3개의 층보다 많은 다층으로 구성되어 다층의 제2 배선 패드(320)를 형성할 수 있음은 물론이다.
제2 상부 패시베이션막(312) 및 제2 상부 패드(322)는 제2 기판(311)의 상면 상에 형성될 수 있다. 제2 상부 패시베이션막(312)은 제2 기판(311)의 상면을 덮으며, 제2 상부 패드(322)를 노출시킬 수 있다.
제2 하부 패시베이션막(313) 및 제2 하부 패드(323)는 제2 기판(311)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(313)은 제2 기판(311)의 하면을 덮으며, 제2 하부 패드(323)를 노출시킬 수 있다.
제2 기판(311)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제2 기판(311)의 표면에 형성되는 제2 상부 패시베이션막(312) 및 제2 하부 패시베이션막(313)은 솔더레지스트일 수 있다. 제2 상부 패시베이션막(312) 및 제2 하부 패시베이션막(313)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
접속 부재(400)는 제1 배선 구조체(100)와 인터포저(300) 사이에 개재될 수 있다. 접속 부재(400)는 제1 배선 구조체(100)의 상면 및 인터포저(300)의 하면과 접촉할 수 있다. 접속 부재(400)는 제1 배선 구조체(100)와 인터포저(300)를 전기적으로 연결할 수 있다. 예를 들어, 접속 부재(400)는 제1 배선 구조체(100)의 제1 상부 패드(122) 및 인터포저(300)의 제2 하부 패드(323)와 접촉할 수 있다. 이에 따라, 접속 부재(400)는 제1 배선 패드(120)와 제2 배선 패드(320)를 전기적으로 연결할 수 있다.
접속 부재(400)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 접속 부재(400)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
지지 부재(500)는 제1 리세스(R1) 내부에 배치되고, 제1 배선 구조체(100)와 인터포저(300) 사이에 개재된다. 지지 부재(500)는 포켓(pocket) 형태의 제1 리세스(R1) 내부에 안착되어 제1 배선 구조체(100)와 인터포저(300) 간의 간격을 유지할 수 있다.
도 5를 참조하면, 지지 부재(500)의 두께(T1)는 제1 배선 구조체(100)의 일면(100_1)과 인터포저(300)의 일면(300_1) 사이의 거리(T2)보다 두꺼울 수 있다. 또한, 지지 부재(500)의 두께는 제1 몰드층(600)의 두께보다 두꺼울 수 있다. 또한, 지지 부재(500)의 두께는 접속 부재(400)의 두께보다 두꺼울 수 있다.
지지 부재(500)는 제1 배선 구조체(100)의 일면(100_1)에 배치된 제1 면 및 제1 면과 마주하고 인터포저(300)의 일면(300_1)에 배치된 제2 면을 가진다.
지지 부재(500)는 기둥(post)의 형상으로 형성될 수 있다. 지지 부재(500)의 형상은 제1 배선 구조체(100)와 인터포저(300) 사이의 간격을 유지할 수 있는 것이라면 특별히 제한되지 않는다. 지지 부재(500)는 제1 배선 구조체(100)와 인터포저(300) 사이의 간격을 유지하기 위한 스페이서(spacer)로 기능할 수 있다.
구체적으로 도시되지는 않았으나, 지지 부재(500)는 제1 반도체 칩(200)과 접속 부재(400) 사이 이외에도, 제1 반도체 패키지(1000A)의 외주면과 접속 부재(400) 사이에 형성될 수도 있다. 즉, 지지 부재(500)는 제1 배선 구조체(100)의 외곽 영역에 형성되어 제1 배선 구조체(100)와 인터포저(300) 간의 간격을 유지할 수 있다.
지지 부재(500)는 절연 물질을 포함할 수 있다. 예를 들어, 지지 부재(500)는 에폭시 등을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 배선 구조체(100)는 지지 부재(500)의 제1 면의 하부에서 지지 부재(500)를 지지하는 지지 패턴(130)을 더 포함할 수 있다. 지지 패턴(130)은 도전성 물질을 포함할 수 있다. 지지 패턴(130)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6a를 참조하면, 지지 패턴(130)의 상면의 적어도 일부는 제1 몰드층(600)과 접촉할 수 있다.
상부 절연층(111b) 상에 지지 패턴(130)을 형성하고, 지지 패턴(130)을 덮도록 제1 상부 패시베이션막(112)을 형성할 수 있다. 이후, 제1 상부 패시베이션막(112)의 적어도 일부를 제거함으로써 지지 패턴(130)의 상면의 일부를 노출시킬 수 있다. 이후, 노출된 지지 패턴(130)의 상면 상에 제1 몰드층(600)이 형성될 수 있다.
제1 리세스(R1)의 폭(W1)은 지지 부재(500)의 폭(W2)보다 크거나 같을 수 있다. 예를 들어, 제1 리세스(R1)의 폭(W1)은 200㎛ 이하일 수 있다. 제1 상부 패시베이션막(112)에 제1 리세스(R1)가 형성되는 경우, 지지 부재(500)를 지지할 수 있는 것이라면 제1 리세스(R1)의 폭(W1)은 특별히 제한되지 않는다. 또한 지지 패턴(130)의 폭(W3)은 제1 리세스(R1)의 폭(W1) 및 지지 부재(500)의 폭(W2)보다 클 수 있다.
제1 상부 패시베이션막(112)의 두께(t11)는 제1 리세스(R1)의 깊이(t21)보다 두껍거나 같을 수 있다.
구체적으로 도시되지는 않았으나, 제1 상부 패시베이션막(112)은 2개 이상의 층으로 형성될 수 있다. 예를 들어, 제1 상부 패시베이션막(112)은 상부 절연층(111b) 상의 제1 상부막 및 제1 상부막 상의 제2 상부막을 포함할 수 있다. 예를 들어, 제1 상부 패시베이션막(112)의 두께는 30 내지 40㎛이고, 제1 상부막 및 제2 상부막 각각의 두께는 10 내지 30㎛일 수 있다. 제1 상부 패시베이션막(112)의 적어도 일부를 제거하는 것은, 상부에 배치된 제2 상부막의 적어도 일부를 제거하는 것을 포함할 수 있다. 이 경우, 지지 패턴(130)의 상면을 노출시키는 제1 리세스(R1)가 형성될 수 있다. 예를 들어, 제1 리세스(R1)의 깊이(t21)는 10 내지 30㎛일 수 있다. 노출된 지지 패턴(130)의 상면 상에 지지 부재(500)가 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
종래, TC(Thermal Compression) 본딩(bonding) 공정을 통해 제1 배선 구조체(100) 상에 인터포저(300)를 형성할 수 있다. 예를 들어, 인터포저(300)의 일면에 예비 접속 부재를 형성하고, 제1 배선 구조체(100)의 일면에 예비 접속 부재를 형성하여 이들을 서로 본딩할 수 있다. 또한, TC 본딩 이후 제1 배선 구조체(100)와 인터포저(300) 사이에 제1 몰드층(600)을 충전하는 공정에서, 인터포저(300)가 밀리는 현상이 발생할 수 있다. 이 경우, 제1 몰드층(600)에 의해 인터포저(300)의 예비 접속 부재와 제1 배선 구조체(100)의 예비 접속 부재가 오정렬(misalign)되는 문제점이 발생할 수 있다. 이는 결과적으로 반도체 패키지의 신뢰성을 저하시킬 수 있다.
지지 부재(500)가 제1 배선 구조체(100)와 인터포저(300) 사이에 배치됨에 따라, 제1 배선 구조체 (100) 상에 인터포저(300)를 본딩하는 과정에서 인터포저(300)가 제1 배선 구조체(100, 또는 제1 반도체 칩(200))와 특정 거리를 유지하도록 지지할 수 있다. 결과, 반도체 패키지의 신뢰성을 개선할 수 있다.
지지 부재(500)가 제1 배선 구조체(100)의 제1 리세스(R1) 내부에 배치됨에 따라, 제1 몰드층(600)이 제1 배선 구조체(100)와 인터포저(300) 사이에 충전되는 과정에서, 인터포저(300)의 밀림 현상이 방지될 수 있다.
나아가, 지지 부재(500)를 지지하는 지지 패턴(130)을 더 배치함에 따라, 지지 부재(500)는 제1 배선 구조체(100)와 더욱 단단히 부착될 수 있다.
도 6b를 참조하면, 지지 패턴(130)의 양 단부의 높이(h1)는 지지 부재(500)와 접촉하는 지지 패턴(130)의 상면의 높이(h2)보다 높을 수 있다. 지지 패턴(130)의 측면의 적어도 일부는 제1 몰드층(600)과 접촉할 수 있다.
상부 절연층(111b) 상에 지지 패턴(130)을 형성하고, 지지 패턴(130)을 덮도록 제1 상부 패시베이션막(112)을 형성할 수 있다. 이후, 제1 상부 패시베이션막(112) 및 지지 패턴(130)의 적어도 일부를 제거함으로써 지지 패턴(130)의 상면 및 측면의 일부를 노출시킬 수 있다. 이후, 노출된 지지 패턴(130)의 상면 및 측면 상에 제1 몰드층(600)이 형성될 수 있다.
구체적으로 도시되지는 않았으나, 제1 상부 패시베이션막(112)은 2개 이상의 층으로 형성될 수 있다. 예를 들어, 제1 상부 패시베이션막(112)은 상부 절연층(111b) 상의 제1 상부막 및 제1 상부막 상의 제2 상부막을 포함할 수 있다. 제1 상부 패시베이션막(112)의 적어도 일부를 제거하는 것은, 하부에 배치된 제1 상부막의 적어도 일부를 노출시키도록 제거하는 것을 포함할 수 있다. 이 경우, 지지 패턴(130)의 적어도 일부도 함께 제거되어 지지 패턴(130)의 상면을 노출시키는 제1 리세스(R1)가 형성될 수 있다. 지지 패턴(130)의 양 단부의 상면의 높이(h1)는 지지 부재(500)와 접촉하는 지지 패턴(130)의 상면의 높이(h2)보다 높을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6c를 참조하면, 지지 패턴(130)은 제1 절연층(110) 내부에 매립되어 후술하는 제1 몰드층(600)과 접촉하지 않을 수 있다.
상부 절연층(111b) 상에 지지 패턴(130)을 형성한 후, 지지 패턴(130)을 덮도록 제1 상부 패시베이션막(112)을 형성할 수 있다. 이후, 제1 상부 패시베이션막(112)의 적어도 일부를 제거함으로써 제1 리세스(R1)를 형성할 수 있다. 지지 패턴(130)은 제1 상부 패시베이션막(112) 내에 매립되어 노출되지 않을 수 있다. 지지 패턴(130)과 지지 부재(500)는 제1 상부 패시베이션막(112)을 사이에 두고 서로 이격 배치될 수 있다.
제1 리세스(R1)의 깊이(t22)는 제거된 제1 상부 패시베이션막(112)의 두께에 대응될 수 있다.
구체적으로 도시되지는 않았으나, 예를 들어, 제1 상부 패시베이션막(112)은 상부 절연층(111b) 상의 제1 상부막 및 제1 상부막 상의 제2 상부막을 포함할 수 있다. 제1 상부 패시베이션막(112)의 적어도 일부를 제거하는 것은, 상부에 배치된 제2 상부막의 적어도 일부를 노출시키도록 제거하는 것을 포함할 수 있다. 이 경우, 제1 리세스(R1)의 깊이(t22)는 제거된 제2 상부막의 두께에 대응될 수 있다. 예를 들어, 제1 리세스(R1)의 깊이(t22)는 10 내지 30㎛일 수 있다. 제1 리세스(R1) 상에 지지 부재(500)가 배치될 수 있다. 즉, 이 경우, 제1 리세스(R1)의 깊이(t22)는 도 6a에 도시된 제1 리세스(R1)의 깊이(t21)보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 몰드층(600)은 제1 배선 구조체(100) 상에 형성될 수 있다. 제1 몰드층(600)은 제1 배선 구조체(100)과 인터포저(300) 사이의 공간을 채울 수 있다. 이에 따라, 제1 몰드층(600)은 제1 배선 구조체(100), 제1 반도체 칩(200), 접속 부재(400) 및 지지 부재(500)를 커버할 수 있다. 접속 부재(400)는 제1 몰드층(600)을 관통하여, 제1 배선 구조체(100)와 인터포저(300)를 전기적으로 연결할 수 있다.
제1 몰드층(600)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 제1 몰드층(600)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 필러(filler)와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT 수지 등을 포함할 수 있다.
필러는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(Al(OH)3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상을 사용할 수 있다. 다만, 필러의 재료는 이에 제한되지 아니하고, 금속 물질 및/또는 유기 물질을 포함할 수도 있다.
이하에서, 도 7 내지 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 7은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 8a 및 도 8b는 도 7의 영역 A1을 설명하기 위한 확대도이다.
도 8a를 참조하면, 제1 리세스(R1)에 의해 노출된 상부 절연층(111b)의 상면의 적어도 일부는 제1 몰드층(600)과 접촉할 수 있다.
상부 절연층(111b) 상에 제1 상부 패시베이션막(112)을 형성할 수 있다. 이후, 제1 상부 패시베이션막(112)의 적어도 일부를 제거함으로써 제1 리세스(R1)를 형성할 수 있다. 이후, 제1 리세스(R1)에 의해 노출된 상부 절연층(111b) 상에 제1 몰드층(600)이 형성될 수 있다.
구체적으로 도시되지는 않았으나, 예를 들어, 제1 상부 패시베이션막(112)은 상부 절연층(111b) 상의 제1 상부막 및 제1 상부막 상의 제2 상부막을 포함할 수 있다. 제1 상부 패시베이션막(112)의 적어도 일부를 제거하는 것은, 제1 및 제2 상부막을 제거하는 것을 포함할 수 있다. 제1 리세스(R1)의 깊이(t21)는 제1 상부 패시베이션막(112)의 두께와 동일할 수 있다. 예를 들어, 제1 상부 패시베이션막(112)의 두께는 30 내지 40㎛이고, 제1 리세스(R1)의 깊이(t21)는 30 내지 40㎛일 수 있다. 지지 부재(500)의 하면은 상부 절연층(111b)과 직접적으로 접촉할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 8b를 참조하면, 제1 상부 패시베이션막(112)의 일부만이 제거되어 상부 절연층(111b)과 제1 몰드층(600)이 접촉하지 않을 수 있다.
상부 절연층(111b) 상에 제1 상부 패시베이션막(112)을 형성할 수 있다. 이후, 제1 상부 패시베이션막(112)의 적어도 일부를 제거함으로써 제1 리세스(R1)를 형성할 수 있다.
제1 리세스(R1)의 깊이(t22)는 제거된 제1 상부 패시베이션막(112)의 두께에 대응될 수 있다.
구체적으로 도시되지는 않았으나, 예를 들어, 제1 상부 패시베이션막(112)은 상부 절연층(111b) 상의 제1 상부막 및 제1 상부막 상의 제2 상부막을 포함할 수 있다. 제1 상부 패시베이션막(112)의 적어도 일부를 제거하는 것은, 상부에 배치된 제2 상부막의 적어도 일부를 노출시키도록 제거하는 것을 포함할 수 있다. 이 경우, 제1 리세스(R1)의 깊이(t22)는 제거된 제2 상부막의 두께에 대응될 수 있다. 예를 들어, 제1 리세스(R1)의 깊이(t22)는 10 내지 30㎛일 수 있다. 지지 부재(500)의 하면은 상부 절연층(111b)과 접촉하지 않을 수 있다. 상부 절연층(111b)과 지지 부재(500)는 제1 상부 패시베이션막(112)을 사이에 두고 서로 이격 배치될 수 있다. 즉, 이 경우, 제1 리세스(R1)의 깊이(t22)는 도 8a에 도시된 제1 리세스(R1)의 깊이(t21)보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 9 내지 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 9는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 10은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 9를 참조하면, 제1 배선 구조체(100)의 일면(100_1)에 제1 리세스(R1)가 형성되지 않고, 인터포저(300)의 일면(300_1)에 제2 절연층(310)의 적어도 일부를 노출시키는 제2 리세스(R2)가 형성된다. 지지 부재(500)는 제2 리세스(R2)의 내부에 배치된다. 제2 리세스(R2)에 관한 설명은 전술한 제1 리세스(R1)에 관한 설명이 마찬가지로 적용될 수 있다.
지지 부재(500)의 두께(T1)는 제2 리세스(R2)의 깊이만큼 제1 배선 구조체(100)의 일면(100_1)과 인터포저(300)의 일면(300_1) 사이의 거리(T2)보다 두꺼울 수 있다.
도 10을 참조하면, 제1 배선 구조체(100)의 일면(100_1)에 제1 리세스(R1)가 형성되고, 인터포저(300)의 일면(300_1)에 제2 절연층(310)의 적어도 일부를 노출시키는 제2 리세스(R2)가 더 형성된다. 지지 부재(500)는 제1 및 제2 리세스(R1, R2)의 내부에 배치된다. 제2 리세스(R2)에 관한 설명은 전술한 제1 리세스(R1)에 관한 설명이 마찬가지로 적용될 수 있다.
지지 부재(500)의 두께(T1)는 제1 및 제2 리세스(R1, R2)의 깊이만큼 제1 배선 구조체(100)의 일면(100_1)과 인터포저(300)의 일면(300_1) 사이의 거리(T2)보다 두꺼울 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 11은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 11을 참조하면, 지지 부재(500)는 도전성 물질을 포함할 수 있다. 예를 들어, 지지 부재(500)는 코어 볼(Cu core ball)로 형성될 수 있다. 이 경우, 지지 부재(500)는 제1 층(510) 및 제1 층(510)을 둘러싸는 제2 층(520)을 포함할 수 있다. 제1 층(510)은 구리(Cu)를 포함하고, 제2 층(520)은 주석(Sn)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 지지 부재(500)는 구리 코어 볼(Cu core ball) 대신에, 금(Au) 또는 니켈(Ni) 등 다른 도전성 물질을 포함하는 도전성 코어 볼일 수 있다.
지지 패턴(130)은 지지 부재(500)의 제1 층(510)과 접촉하고 제1 층(510)의 하부에서 지지 부재(500)를 지지할 수 있다. 제2 하부 패드(323)는 지지 부재(500)의 제1 층(510)의 상부에서 제1 층(510)과 접촉할 수 있다.
지지 부재(500)가 도전성 물질을 포함하는 경우, 지지 패턴(130)은 제1 배선 구조체(100)의 하부에 배치된 제1 접속 구조체(700)와 전기적으로 연결되지 않을 수 있다. 지지 패턴(130)은 코어 볼(Cu core ball)과 제1 접속 구조체(700)를 전기적으로 연결하지 않으면서, 지지 부재(500)를 지지할 수 있다.
한편, 구체적으로 도시되지는 않았으나, 제1 배선 구조체(100)는 지지 패턴(130)을 포함하지 않을 수 있다. 지지 부재(500)의 제1 층(510)은 제1 리세스(R1) 내에 배치되어 제1 상부 패시베이션막(112)과 접촉할 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 12는 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 패키지(1000A) 상의 제3 배선 구조체(800)에 실장되는 제2 반도체 칩(830)을 포함하는 제2 반도체 패키지(1000B)를 더 포함한다.
제3 배선 구조체(800)는 인터포저(300)의 상면 상에 배치될 수 있다. 제3 배선 구조체(800)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제3 배선 구조체(800)는 인쇄 회로 배선 구조체(PCB) 또는 세라믹 배선 구조체 등일 수 있다. 또는, 제3 배선 구조체(800)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수도 있음은 물론이다. 제3 배선 구조체(800)는 서로 반대되는 하면 및 상면을 포함할 수 있다.
제3 배선 구조체(800)는 제3 절연층(810) 및 제3 배선 패드(820)를 포함한다. 제3 절연층(810)은 제3 기판(811), 제3 상부 패시베이션막(812) 및 제3 하부 패시베이션막(813)을 포함할 수 있다. 제3 배선 패드(820)는 제3 배선 패턴(821), 제3 상부 패드(822) 및 제3 하부 패드(823)를 포함할 수 있다.
제3 기판(811)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 기판(811)이 인쇄 회로 기판인 경우에, 제3 기판(811)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제3 기판(811)은 FR-4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제3 기판(811)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 즉, 제3 기판(811)의 표면에 형성되는 제3 상부 패시베이션막(812) 및 제3 하부 패시베이션막(813)은 솔더레지스트일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 하부 패시베이션막(813) 및 제3 상부 패시베이션막(812)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 배선 패드(820)는 제3 절연층(810) 내부에 배치될 수 있다. 제3 배선 패드(820)는 제3 하부 패드(823)와 제3 상부 패드(822)를 전기적으로 연결하기 위한 제3 배선 패턴(821)으로 구성될 수 있다. 제3 배선 패턴(821)은 복수의 배선 및 각각의 배선을 연결하는 적어도 하나의 비아를 포함할 수 있다.
제3 절연층(810)은 3개의 층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(810)은 3개보다 많은 다층으로 구성되어 다층의 제3 배선 패드(820)을 형성할 수 있음은 물론이다.
제3 상부 패시베이션막(812) 및 제3 상부 패드(822)는 제3 기판(811)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(812)은 제3 기판(811)의 상면을 덮으며, 제3 상부 패드(822)를 노출시킬 수 있다.
제3 하부 패시베이션막(813) 및 제3 하부 패드(823)는 제3 기판(811)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(813)은 제3 기판(811)의 하면을 덮으며, 제3 하부 패드(823)를 노출시킬 수 있다.
제2 접속 구조체(860)는 인터포저(300)와 제3 배선 구조체(800) 사이에 개재될 수 있다. 제2 접속 구조체(860)는 인터포저(300)의 타면(300_2) 및 제3 배선 구조체(800)의 하면 사이에 배치될 수 있다. 제2 접속 구조체(860)는 인터포저(300)와 제3 배선 구조체(800)를 전기적으로 연결할 수 있다. 예를 들어, 제2 접속 구조체(860)는 인터포저(300)의 제2 상부 패드(322) 및 제3 배선 구조체(800)의 제3 하부 패드(823)와 접촉할 수 있다.
제2 접속 구조체(860)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 구조체(860)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(830)은 제3 배선 구조체(800) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(830)은 제3 배선 구조체(800)의 상면 상에 실장될 수 있다. 제2 반도체 칩(830)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC)를 포함할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(830)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제3 배선 구조체(800) 상에 하나의 제2 반도체 칩(830)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(830)들이 제3 배선 구조체(800) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(830)들이 제3 배선 구조체(800) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(830)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제3 배선 구조체(800) 상에 실장될 수 있다. 예를 들어, 제3 배선 구조체(800)의 상면과 제2 반도체 칩(830)의 하면 사이에 제2 범프(850)가 형성될 수 있다. 제2 범프(850)는 제3 배선 구조체(800)와 제2 반도체 칩(830)을 전기적으로 연결할 수 있다.
제2 범프(850)는 예를 들어, 제2 필라층(851) 및 제2 솔더층(852)을 포함할 수 있다. 제2 필라층(851) 및 제2 솔더층(852)은 상술한 제1 필라층(211) 및 제1 솔더층(212)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제3 배선 구조체(800) 상에 제2 몰드층(840)이 형성될 수 있다. 제2 몰드층(840)은 제3 배선 구조체(800), 제2 반도체 칩(830) 및 제2 범프(850)를 덮어 보호할 수 있다. 제2 몰드층(840)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의상, 도 1 내지 도 6에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 13은 도 4의 Ⅰ-Ⅰ'를 따라서 절단한 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 13을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제2 반도체 칩들(830) 및 제3 반도체 칩들(930)을 포함할 수 있다. 제2 반도체 칩들(830) 및 제3 반도체 칩들(930)은 적층 구조체를 구성할 수 있다. 적층 구조체의 수 및 적층 구조체를 구성하는 반도체 칩의 수는 다양할 수 있다.
예를 들어, 제1 반도체 칩(200)은 로직 칩일 수 있고, 제2 반도체 칩들(830) 및 제3 반도체 칩들(930)은 메모리 칩일 수 있다.
제2 반도체 칩들(830)은 제3 접착층(832)에 의해 제3 배선 구조체(800) 상에 실장될 수 있다. 제3 반도체 칩들(930)은 제4 접착층(932)에 의해 제3 배선 구조체(800) 상에 실장될 수 있다. 제3 접착층(832) 및 제4 접착층(932)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩들(830)은 제1 본딩 와이어(874)에 의해 제3 배선 구조체(800)와 전기적으로 연결될 수 있다. 예를 들어, 제1 본딩 와이어(874)는 제1 칩 패드(872)를 제3 배선 구조체(800)의 제3 상부 패드(822)에 연결할 수 있다. 제3 반도체 칩들(930)은 제2 본딩 와이어(974)에 의해 제3 배선 구조체(800)와 전기적으로 연결될 수 있다. 예를 들어, 제2 본딩 와이어(974)는 제2 칩 패드(972)를 제3 배선 구조체(800)의 제3 상부 패드(822)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 반도체 칩들(830) 및/또는 제3 반도체 칩들(930)은 예를 들어, 본딩 테이프 등에 의해 제3 상부 패드(822)와 전기적으로 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 배선 구조체 110: 제1 절연층
111: 제1 기판 112: 제1 상부 패시베이션막
113: 제1 하부 패시베이션막 120: 제1 배선 패드
121: 제1 배선 패턴 122: 제1 상부 패드
123: 제1 하부 패드 200: 제1 반도체 칩
210: 제1 범프 220: 제1 언더필 물질
300: 인터포저 310: 제2 절연층
320: 제2 배선 패드 400: 접속 부재
500: 지지 부재 510: 제1 층
520: 제2 층 600: 제1 몰드층
700: 제1 접속 구조체 800: 제3 배선 구조체
810: 제3 절연층 820: 제3 배선 패드
830: 제2 반도체 칩 840: 제2 몰드층
850: 제2 범프 860: 제2 접속 구조체
R1, R2: 제1 및 제2 리세스
1000A, 1000B: 반도체 패키지

Claims (10)

  1. 제1 절연층 및 상기 제1 절연층 내의 제1 배선 패드를 포함하고, 일면에 상기 제1 절연층의 적어도 일부를 노출시키는 제1 리세스가 형성된 배선 구조체;
    상기 배선 구조체 상의 반도체 칩;
    상기 반도체 칩과 마주하는 일면을 가지고, 제2 절연층 및 상기 제2 절연층 내의 제2 배선 패드를 포함하는 인터포저;
    상기 제1 배선 패드와 상기 제2 배선 패드를 연결하는 접속 부재;
    상기 제1 리세스 내부에 배치되고, 상기 배선 구조체와 상기 인터포저 사이에 개재된 지지 부재; 및
    상기 반도체 칩을 커버하는 몰드층을 포함하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 몰드층은 상기 제1 리세스의 내부를 채우는, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 리세스의 폭은 상기 지지 부재의 폭보다 큰, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 지지 부재의 두께는 상기 배선 구조체의 일면과 상기 인터포저의 일면 사이의 거리보다 두꺼운, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 인터포저의 일면에 상기 제2 절연층의 적어도 일부를 노출시키는 제2 리세스가 형성되고,
    상기 지지 부재는 상기 제2 리세스의 내부에 배치되는, 반도체 패키지.
  6. 제 1항에 있어서,
    상기 지지 부재는 상기 배선 구조체의 일면에 배치된 제1 면 및 상기 제1 면과 마주하고 상기 인터포저의 일면에 배치된 제2 면을 가지고,
    상기 배선 구조체는 상기 제1 면의 하부에서 상기 지지 부재를 지지하는 지지 패턴을 더 포함하는, 반도체 패키지.
  7. 제 1항에 있어서,
    상기 지지 부재는 절연 물질을 포함하는, 반도체 패키지.
  8. 일면에 배치된 제1 절연층 및 상기 제1 절연층 내의 제1 배선 패드를 포함하는 제1 배선 구조체;
    상기 제1 배선 구조체 상의 반도체 칩;
    상기 반도체 칩과 마주하도록 일면에 배치된 제2 절연층 및 상기 제2 절연층 내의 제2 배선 패드를 포함하는 제2 배선 구조체;
    상기 제1 및 제2 배선 구조체 사이에 개재된 지지 부재; 및
    상기 반도체 칩을 커버하는 몰드층을 포함하고,
    상기 지지 부재의 두께는 상기 제1 배선 구조체의 일면 및 상기 제2 배선 구조체의 일면 사이의 거리보다 두꺼운, 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제1 배선 구조체의 일면에 상기 제1 절연층의 적어도 일부를 노출시키는 측벽과 상기 측벽과 연결된 바닥면을 가지는 제1 리세스가 형성되고,
    상기 지지 부재는 상기 제1 리세스 내부에 배치된, 반도체 패키지.
  10. 제 8항에 있어서,
    상기 지지 부재는 상기 제1 배선 구조체의 일면에 배치된 제1 면 및 상기 제1 면과 마주하고 상기 제2 배선 구조체의 일면에 배치된 제2 면을 가지고,
    상기 제1 배선 구조체는 상기 제1 면의 하부에서 상기 지지 부재를 지지하는 지지 패턴을 더 포함하는, 반도체 패키지.
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