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KR20230033450A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

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KR20230033450A
KR20230033450A KR1020210116427A KR20210116427A KR20230033450A KR 20230033450 A KR20230033450 A KR 20230033450A KR 1020210116427 A KR1020210116427 A KR 1020210116427A KR 20210116427 A KR20210116427 A KR 20210116427A KR 20230033450 A KR20230033450 A KR 20230033450A
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KR
South Korea
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layer
ubm
redistribution
diameter
pad
Prior art date
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Pending
Application number
KR1020210116427A
Other languages
English (en)
Inventor
이정호
이두환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/752,083 priority patent/US20230060618A1/en
Priority to TW111131672A priority patent/TW202324644A/zh
Priority to CN202211055697.3A priority patent/CN115732444A/zh
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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 절연층, 상기 절연층 상의 재배선층, 및 상기 재배선층과 연결되는 재배선 비아를 포함하는 재배선부, 상기 재배선부의 아래에 배치되며, 상기 재배선부의 하면 상의 UBM(Under Bump Metallurgy) 패드 및 상기 UBM 패드 상에서 상기 절연층을 관통하도록 배치되는 UBM 비아를 포함하는 UBM층, 상기 재배선부의 상면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 반도체 칩, 상기 UBM층과 상기 절연층 사이에 배치되며, 도전성 물질을 포함하는 접착층, 및 상기 UBM 패드의 아래에 배치되어 상기 UBM층과 연결되는 연결 범프를 포함하고, 상기 UBM 패드는 제1 직경을 갖고, 상기 UBM 비아는 상기 제1 직경보다 작은 제2 직경을 가지며, 상기 UBM 패드의 상면은 상기 절연층의 하면과 동일하거나 낮은 레벨에 위치한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 다양한 형태의 연결 범프를 통해서 메인 보드 등의 기판에 실장된다. 반도체 패키지와 기판 사이의 안정적인 전기적 연결을 위하여, 반도체 패키지의 재배선층과 연결 범프의 사이에 언더 범프 금속(Under Bump Metallurgy, UBM)층이 배치된다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 양산성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 절연층, 상기 절연층 상의 재배선층, 및 상기 재배선층과 연결되는 재배선 비아를 포함하는 재배선부, 상기 재배선부의 아래에 배치되며, 상기 재배선부의 하면 상의 UBM(Under Bump Metallurgy) 패드 및 상기 UBM 패드 상에서 상기 절연층을 관통하도록 배치되는 UBM 비아를 포함하는 UBM층, 상기 재배선부의 상면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 반도체 칩, 상기 UBM층과 상기 절연층 사이에 배치되며, 도전성 물질을 포함하는 접착층, 및 상기 UBM 패드의 아래에 배치되어 상기 UBM층과 연결되는 연결 범프를 포함하고, 상기 UBM 패드는 제1 직경을 갖고, 상기 UBM 비아는 상기 제1 직경보다 작은 제2 직경을 가지며, 상기 UBM 패드의 상면은 상기 절연층의 하면과 동일하거나 낮은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 절연층, 상기 절연층 상의 재배선층, 및 상기 재배선층과 연결되는 재배선 비아를 포함하는 재배선부, 적어도 일부가 상기 절연층의 하면 상에 배치되며, 상기 재배선 비아와 연결되는 UBM층, 상기 재배선부의 상면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 반도체 칩, 상기 절연층의 상기 하면 상에서, 상기 절연층과 상기 UBM층의 사이에 배치되는 접착층, 및 상기 UBM층의 아래에 배치되어 상기 UBM층과 연결되는 연결 범프를 포함하고, 상기 UBM층 및 상기 재배선층은 서로 다른 결정 구조를 가질 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 절연층, 상기 절연층 상의 재배선 구조물을 포함하는 재배선부, 상기 재배선부의 아래에 배치되며, 상기 재배선부의 하면 상의 UBM 패드 및 상기 UBM 패드 상에서 상기 절연층 내에 배치되어 상기 재배선 구조물과 상기 UBM 패드를 연결하는 UBM 비아를 포함하는 UBM층, 상기 재배선부의 상면 상에 배치되며, 상기 재배선 구조물과 전기적으로 연결되는 반도체 칩, 및 상기 UBM 패드의 아래에 배치되어 상기 UBM 패드와 연결되는 연결 범프를 포함하고, 상기 UBM 패드에서, 상단은 제1 직경을 갖고, 하단은 상기 제1 직경보다 작은 제2 직경을 갖고, 상기 UBM 비아에서, 상단은 제3 직경을 갖고, 하단은 상기 제3 직경보다 큰 제4 직경을 가질 수 있다.
예시적인 실시예들에 따른 반도체 패키지의 제조 방법은, 구리 포일층을 포함하는 캐리어 기판의 상면 상에 제1 마스크층을 형성하는 단계, 상기 제1 마스크층을 이용하여, 상기 구리 포일층을 상면인 제1 면으로부터 제1 두께만큼 제거하여 상기 구리 포일층을 패터닝하는 단계, 상기 구리 포일층 상에, 절연층 및 재배선 구조물을 포함하는 재배선부를 형성하는 단계, 상기 재배선부 상에 반도체 칩을 실장하는 단계, 상기 반도체 칩을 봉합층으로 봉합하는 단계, 상기 캐리어 기판의 상기 구리 포일층을 제외한 영역을 제거하는 단계, 상기 구리 포일층의 제2 면 상에 제2 마스크층을 형성하는 단계, 및 상기 제2 마스크층을 이용하여, 상기 절연층이 노출되도록 상기 구리 포일층을 상기 제2 면으로부터 제2 두께만큼 제거하는 단계를 포함하고, 잔존하는 상기 구리 포일층에 의해, 상기 제1 두께를 갖는 UBM 비아 및 상기 제2 두께를 갖는 UBM 패드를 포함하는 UBM층이 형성될 수 있다.
캐리어 기판의 구리 포일(foil)을 이용하여 형성한 UBM층을 포함함으로써, 신뢰성 및 양산성이 향상된 반도체 패키지 및 그 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 패키지의 일부 영역들의 결정 구조를 설명하기 위한 도면들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다.
도 8은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12a 내지 도 12e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다. 도 2는 도 1의 'A' 영역을 확대하여 도시한다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는, 재배선층(112)을 포함하는 재배선부(110), 재배선부(110) 상의 반도체 칩(120), 반도체 칩(120)을 재배선부(110)와 연결하는 연결부(135), 반도체 칩(120)을 봉합하는 봉합층(130), 재배선부(110)의 아래에 배치되며 UBM(Under Bump Metallurgy) 패드(152) 및 UBM 비아(154)를 포함하는 UBM층(150), UBM층(150)의 상면을 덮도록 배치되는 접착층(140), 및 UBM층(150)과 연결되는 연결 범프들(160)을 포함할 수 있다.
재배선부(110)는 반도체 칩(120)의 접속 패드들(120P)을 재배선할 수 있다. 재배선부(110)는 절연층들(111), 절연층들(111) 상에 또는 절연층들(111) 내에 배치된 재배선층들(112), 및 서로 다른 층에 형성된 재배선층들(112)을 상하로 연결하는 재배선 비아들(113)을 포함할 수 있다. 실시예들에서, 재배선부(110)를 이루는 절연층들(111) 및 재배선층들(112)의 층수는 다양하게 변경될 수 있다. 실시예들에 따라, 재배선부(110)는 인터포저에 해당할 수 있으며, 예를 들어, 유기 인터포저일 수 있다.
절연층들(111)은 절연 물질을 포함하며, 예컨대, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 예를 들어, 절연층들(111)은 PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연물질을 포함할 수 있다. 또는, 절연층들(111)은 무기필러와 혼합된 수지, 예컨대, ABF(Ajinomoto Build-up Film)를 포함할 수도 있다. 절연층들(111)은 서로 동일하거나 다른 물질을 포함할 수 있다. 절연층들(111)은 각 층을 이루는 물질 및 공정 등에 따라, 사이의 경계가 구분되지 않을 수도 있다.
재배선층들(112) 및 재배선 비아들(113)은 재배선 구조물을 이루며, 전기적 경로를 형성할 수 있다. 재배선층들(112) 및 재배선 비아들(113)은 반도체 칩(120)을 반도체 칩(120) 외측의 영역, 즉, 반도체 칩(120)과 z 방향으로 중첩되지 않는 팬-아웃 영역까지 재배선할 수 있다. 이에 따라, 반도체 패키지(100)는 팬-아웃 반도체 패키지로 지칭될 수 있다. 재배선층들(112) 및 재배선 비아들(113)은 그라운드 패턴, 파워 패턴, 및 신호 패턴을 포함할 수 있다. 재배선층들(112)은 x-y 평면 상에서 라인 형태로 배치될 수 있으며, 재배선 비아들(113)은 하부를 향하며 폭이 좁아지도록 경사진 측면을 갖는 원통 형상을 가질 수 있다. 재배선 비아들(113)은 내부가 도전성 물질로 완전히 충전된 필드(filled) 비아 구조로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 재배선 비아들(113)은 비아 홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수도 있다.
재배선층들(112) 및 재배선 비아들(113)은 도전성 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 재배선층(112) 및 재배선 비아(113)는, 도 2에 도시된 것과 같이, 하부에 배치되는 시드층(112S)을 포함할 수 있다. 시드층(112S)은 재배선층(112)의 하면, 재배선 비아(113)의 측면, 및 재배선 비아(113)의 하면을 따라 연장될 수 있다. 시드층(112S)은 재배선층(112) 및 재배선 비아(113)의 형성을 위한 전기 도금 공정 시에, 도금 시드층으로 이용될 수 있다. 시드층(112S)은 재배선층(112) 및 재배선 비아(113)와 동일한 물질을 포함할 수 있다. 시드층(112S)은, 예를 들어, 티타늄(Ti)을 포함하는 하부층 및 구리(Cu)를 포함하는 상부층의 다층 구조를 가질 수 있다. 재배선층들(112) 중 최상부 재배선층(112P)은 반도체 칩(120)의 실장을 위한 패드 역할을 수행할 수 있다. 실시예에 따라, 최상부 재배선층(112P)은 별도의 표면 처리층을 포함할 수 있다. 상기 표면 처리층은, 예를 들어, 금(Au), 주석(Sn), 은(Ag), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
반도체 칩(120)은, 재배선부(110)의 상면인 제2 면(S2) 상에 배치되며, 하부의 접속 패드들(120P)을 포함할 수 있다. 반도체 칩(120)은 재배선부(110) 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 반도체 칩(120)은, 접속 패드들(120P)이 배치된 하부에 위치하며 집적 회로(Integrated Circuit, IC)가 배치된 소자층을 포함할 수 있다. 반도체 칩(120)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙 처리 장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
반도체 칩(120)의 몸체부는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있으며, 접속 패드들(120P)은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등과 같은 도전성 물질을 포함할 수 있다. 반도체 칩(120)의 하면 상에는 접속 패드들(120P)을 노출시키는 패시베이션층이 더 배치될 수 있다. 상기 패시베이션층은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
연결부들(135)은 반도체 칩(120)을 재배선부(110)의 최상부 재배선층들(112P)과 연결할 수 있다. 연결부들(135)은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결부들(135)은 예를 들어, 주석(Sn) 또는 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 실시예들에 따라, 반도체 칩(120)과 재배선부(110)의 사이에서 연결부들(135)을 둘러싸는 언더필층이 더 배치될 수 있다. 다만, 실시예들에 따라, 반도체 칩(120)은 와이어 본딩(wire bonding) 방식으로 재배선부(110)에 실장될 수도 있다.
봉합층(130)은 반도체 칩(120)을 봉합하여 보호할 수 있다. 봉합층(130)은 반도체 칩(120)의 측면들 및 상면을 덮도록 배치될 수 있으나, 이에 한정되지는 않는다. 봉합층(130)은 절연 물질을 포함할 수 있으며, 예컨대, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 무기필러 및/또는 유리섬유를 포함하는 프리프레그(prepreg), ABF, FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 또는 PID를 포함할 수 있다.
UBM층(150)은 UBM 패드(152) 및 UBM 비아(154)를 포함할 수 있다. UBM층(150)은 적어도 일부가 재배선부(110)의 하면인 제1 면(S1) 상에 배치될 수 있다. UBM 패드(152) 및 UBM 비아(154)는, 설명의 편의를 위하여 UBM층(150)을 영역들을 나누어 지칭한 것이다. 따라서, UBM 패드(152) 및 UBM 비아(154)는 일체로 이루어질 수 있으며, 이에 따라 그 계면이 존재하지 않을 수 있다. 구체적으로, UBM층(150)에서, UBM 비아(154)는 재배선부(110)의 절연층(111) 내에 매립되어 접착층(140)으로 측면이 둘러싸인 영역을 지칭하고, UBM 패드(152)는 제1 면(S1) 상에 위치하는 영역을 지칭할 수 있다.
UBM 패드(152)는 연결 범프(160)와 접촉하며, 절연층(111)의 하면, 특히 최하면을 따라 상기 최하면 상으로 연장되도록 배치될 수 있다. UBM 패드(152)의 상면은, 절연층(111)의 하면과 동일하거나 그보다 낮은 레벨에 위치할 수 있다. UBM 패드(152)의 상면은, 접착층(140)의 하면과 동일 레벨에 위치할 수 있으며, 절연층(111)의 하면을 따라 연장될 수 있다. UBM 패드(152)는 상부로 노출되는 상면이 접착층(140)으로 덮일 수 있다. UBM 비아(154)는 절연층(111)을 관통하여 재배선 비아(113)와 UBM 패드(152)를 연결할 수 있다. 다만, 본 실시예에서, 재배선 비아(113)와 UBM 패드(152)의 사이에는 접착층(140)이 개재될 수 있다. UBM 비아(154)는 상면 및 측면이 접착층(140)으로 덮일 수 있다. UBM 비아(154)의 하면은 절연층(111)의 하면으로부터 접착층(140)의 두께(T4)만큼 아래로 돌출될 수 있다.
도 2에 도시된 것과 같이, UBM 패드(152)의 측면 및 UBM 비아(154)의 측면은 서로 다른 타입의 경사를 가질 수 있다. UBM 패드(152) 및 UBM 비아(154)는 서로 반대 방향으로 테이퍼진(tapered) 형상을 가질 수 있다. 구체적으로, UBM 패드(152)는 상단 또는 상면에서의 직경이 하단 또는 하면에서의 직경보다 크도록 아래를 향할수록 폭이 감소하는 경사를 가질 수 있다. 이와 달리, UBM 비아(154)는 상단 또는 상면에서의 직경이 하단 또는 하면에서의 직경보다 작도록 아래를 향할수록 폭이 증가하는 경사를 가질 수 있다. 이러한 형태는, UBM 패드(152)와 UBM 비아(154)가 서로 다른 공정 단계에서 패터닝됨에 따른 것일 수 있다. 이에 대해서는, 하기에 도 11a 내지 도 11k를 참조하여 더욱 상세히 설명한다.
UBM 패드(152)는 제1 직경(D1)을 갖고, UBM 비아(154)는 제1 직경(D1)보다 작은 제2 직경(D2)을 가질 수 있다. 예를 들어, 제1 직경(D1)은 약 200 ㎛ 내지 약 300 ㎛의 범위일 수 있으며, 제2 직경(D2) 약 150 ㎛ 내지 약 250 ㎛의 범위일 수 있으으나, 이에 한정되지는 않는다. 제1 직경(D1) 및 제2 직경(D2)은 예를 들어, 재배선부(110)의 재배선 비아(113)의 제3 직경(D3)보다 클 수 있다. 상기 직경들은 예컨대, 평균 직경 또는 두께 방향을 따른 중앙에서의 직경일 수 있으며, UBM 패드(152), UBM 비아(154), 또는 재배선 비아(113)가 원형이 아닌 경우, 최대 폭을 의미할 수 있다. UBM 패드(152)와 UBM 비아(154)의 접하는 영역에서, UBM 패드(152)의 상단의 직경은 UBM 비아(154)의 하단의 직경보다 클 수 있다.
UBM 패드(152)는 제1 두께(T1)를 갖고, UBM 비아(154)는 제1 두께(T1)와 동일하거나 다른 제2 두께(T2)를 가질 수 있다. 실시예들에서, 제1 두께(T1)와 제2 두께(T2)의 상대적인 크기는 다양하게 변경될 수 있다. UBM층(150)의 총 두께(T3)는 예를 들어, 약 3 ㎛ 내지 약 20 ㎛의 범위일 수 있으며, UBM 패드(152)의 제1 두께(T1)는 약 2 ㎛ 내지 약 12 ㎛의 범위, 예컨대, 약 3 ㎛ 내지 약 10 ㎛의 범위일 수 있다. UBM 패드(152)의 제1 두께(T1)가 상기 범위보다 작은 경우, 연결 범프(160)가 측면을 덮도록 배치됨에 따른 젖음성(wetting) 효과가 감소되고, 상기 범위보다 큰 경우 상용화된 캐리어 기판(10)(도 11a 참조)을 이용하여 제조하기 어려울 수 있다. 본 실시예의 경우, UBM 패드(152)가 재배선부(110)의 아래로 돌출되어, 연결 범프(160)가 UBM 패드(152)의 측면을 덮도록 배치되므로, 연결 범프(160), 절연층(111), 및 UBM 패드(152)가 접촉하는 지점으로부터 발생하는 크랙(crack)이, 단순히 x 방향을 따른 일직선 상으로 전파되지 못하므로 전파되는 면적(propagation area) 또는 경로가 증가되어, 신뢰성이 향상될 수 있다.
UBM층(150)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 일 실시예에서, UBM층(150)은 구리(Cu)로 이루어질 수 있다. 이 경우, UBM층(150)은, 예를 들어, 반도체 패키지(100)의 제조 공정 중에 사용되는 캐리어 기판(10)(도 11a 참조)의 일부를 이루는 구리 포일층(150P)(도 11a 참조)을 이용하여 형성될 수 있다. UBM층(150) 및 재배선부(110)의 재배선층들(112)이 모두 구리(Cu)를 포함하는 경우에도, UBM층(150) 및 재배선층들(112)과 다른 결정 구조를 가질 수 있다. UBM층(150)은 재배선부(110)의 재배선 비아들(113)과도 다른 결정 구조를 가질 수 있다. 이에 대해서는, 하기에 도 3a 및 도 3b를 참조하여 더욱 상세히 설명한다.
접착층(140)은 UBM층(150)의 상면을 덮도록, UBM층(150)과 절연층(111) 의 사이 및 UBM층(150)과 재배선 비아(113)의 사이에 배치될 수 있다. 접착층(140)은 UBM층(150)의 상면을 따라 연장될 수 있으며, UBM 패드(152)의 외측으로 연장되지 않을 수 있다. 접착층(140)은 UBM층(150)과 재배선부(110), 특히 절연층(111)과의 밀착력을 강화하여, 반도체 패키지(100)의 신뢰성을 향상시키고 제조 공정 중에 캐리어 기판(10)(도 11i 참조)의 탈착을 용이하게 할 수 있다. 이를 위하여, 접착층(140)의 두께(T4)는 예를 들어, 약 100 nm 내지 약 500 nm의 범위를 가질 수 있다. 접착층(140)은 UBM층(150) 및 재배선 비아(113)와 다른 금속 물질을 포함할 수 있으며, 예컨대, 티타늄(Ti), 티타늄 질화물(TiN) 등을 포함할 수 있다.
연결 범프들(160)은 UBM 패드(152)의 하면 및 측면 전체를 덮도록 재배선부(110)의 제1 면(S1) 상에 배치될 수 있다. 연결 범프들(160)은 반도체 패키지(100)를 메인 보드 등의 외부 장치와 물리적 및/또는 전기적으로 연결할 수 있다. 연결 범프들(160)은 연결부(135)보다 큰 크기 및 직경을 가질 수 있다. 연결 범프들(160)은 저융점 금속, 예를 들어, 주석(Sn), 주석(Sn)을 포함하는 합금(Sn-Ag-Cu) 등을 포함할 수 있으나, 이에 한정되지는 않는다. 연결 범프들(160)은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 연결 범프들(160)이 다중층으로 이루어진 경우, 연결 범프들(160)은 구리 필러(pillar) 및 솔더를 포함할 수 있다.
실시예들에서, 연결 범프들(160)의 형상, 개수, 간격, 배치 형태 등은 다양하게 변경될 수 있다. 예를 들어, 연결 범프들(160)은 수십 내지 수천 개가 배치될 수도 있다. 연결 범프들(160) 중 일부는 팬-아웃 영역에 배치될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 패키지의 일부 영역들의 결정 구조를 설명하기 위한 도면들이다.
도 3a 및 도 3b는 각각 도 1 및 도 2의 반도체 패키지(100)의 UBM층(150) 및 재배선층(112)이 구리(Cu)로 이루어진 경우의 결정 구조를 도시한다.
도 3a를 참조하면, UBM층(150)은, 상술한 것과 같이, 반도체 패키지(100)의 제조 공정 중에 사용되는 캐리어 기판(10)(도 11a 참조)의 일부를 이루는 구리 포일층(150P)(도 11a 참조)을 이용하여 형성될 수 있다. 구리 포일층(150P)의 경우, 압연에 의해 롤링되어 제조되므로, z 방향으로 눌린 형태, 즉 x 방향 및 y 방향으로 연장된 형태인, 팬케이크형 결정립(pancaked grain)들(G1)을 포함하는 결정 구조를 가질 수 있다.
도 3a를 참조하면, 재배선층(112)은 도금 공정 또는 스퍼터링 공정 등에 의해 시드층(112S)(도 2 참조)으로부터 성장되므로, 상대적으로 z 방향으로 길게 연장된 형태인, 원주형 결정립(columnar grain)들(G2)을 포함하는 결정 구조를 가질 수 있다. 재배선 비아(113)(도 2 참조)도 재배선층(112)과 동일한 결정 구조를 가질 수 있다.
따라서, UBM층(150), 재배선층(112), 및 재배선 비아(113)가 동일하게 구리(Cu)를 포함하는 경우라도, UBM층(150)은 재배선층(112) 및 재배선 비아(113)와 결정 구조가 다를 수 있다. UBM층(150)을 이루는 결정립들(G1)은 주로 x 방향 및 y 방향으로 연장되는 납작한 형상을 갖고, 재배선층(112) 및 재배선 비아(113)를 이루는 결정립들(G2)은 주로 z 방향으로 연장되는 긴 형상을 가지므로, 이러한 결정 구조의 차이는 투과 전자 현미경(Transmission Electron Microscope, TEM)과 같은 전자 현미경 분석을 통하여 용이하게 분석될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다. 도 4a 및 도 4b는 도 2에 대응하는 영역을 각각 도시한다.
도 4a를 참조하면, 반도체 패키지(100a)에서, 접착층(140a)은, 재배선 비아(113)와 UBM 비아(142)의 사이에 개재되지 않고, 재배선 비아(113)의 둘레에만 배치될 수 있다. 접착층(140a)은 재배선 비아(113)의 하면을 덮지 않을 수 있다. 이에 따라, 재배선 비아(113)는 UBM 비아(142)와 직접 연결될 수 있다.
이러한 접착층(140a)의 형태는, 하기에 도 11e를 참조하여 설명하는 반도체 패키지(100)의 제조 공정 중에, 비아 홀(VH)의 형성 시 비아 홀(VH)을 통해 노출된 접착층(140a)을 제거함으로써 형성할 수 있다.
도 4b를 참조하면, 반도체 패키지(100b)에서, 접착층(140)(도 1 및 도 2 참조)이 생략될 수 있다. 이 경우, UBM층(150)의 상면은 절연층(111)과 직접 접촉할 수 있다. 접착층(140)은 예를 들어, 공정 중에, 절연층(111)과, UBM층(150)을 이루는 구리 포일층(150P)(도 11a 참조) 사이의 접착력이 확보되는 경우, 이와 같이 생략될 수도 있을 것이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다. 도 5a 및 도 5b는 도 2에 대응하는 영역을 각각 도시한다.
도 5a를 참조하면, 반도체 패키지(100c)에서, UBM층(150c)은 복수의 UBM 비아들(154)을 포함할 수 있다. UBM 비아들(154)은 두 개 이상, 예를 들어, 네 개가 UBM 패드(152)의 상면 상에 서로 이격되어 배치될 수 있다. 실시예들에서, UBM 비아들(154)의 개수는 다양하게 변경될 수 있다. UBM 비아들(154) 각각은, 예를 들어, 약 30 ㎛ 내지 약 70 ㎛의 범위의 직경을 가질 수 있다. 다만, UBM 비아들(154)의 크기는 UBM 패드(152)의 크기 및 UBM 비아들(154)의 개수에 따라 다양하게 변경될 수 있을 것이다.
UBM 비아들(154)은 각각 재배선 비아(113)와 연결될 수 있으나, 이에 한정되지는 않는다. 접착층(140)은 UBM 비아들(154) 각각의 상면 및 측면을 덮고 UBM 패드(152)의 상면을 덮도록 배치될 수 있다.
도 5b를 참조하면, 반도체 패키지(100d)에서, UBM층(150d)은 UBM 패드(152)의 직경과 UBM 비아(154)의 직경이 실질적으로 동일할 수 있다. 구체적으로, UBM 패드(152)의 상면에서의 직경과 UBM 비아(154)의 하면에서의 직경이 실질적으로 동일할 수 있다. 다만, 이 경우에도 UBM 패드(152) 및 UBM 비아(154)의 측면의 경사 형태는, 도 1 및 도 2를 상술한 것과 동일하게, 서로 다를 수 있으며, 서로 반대 방향으로 테이퍼질 수 있다.
이와 같이, 실시예들에서, UBM 패드(152) 및 UBM 비아(154)의 상대적인 직경은, UBM 패드(152)의 직경이 UBM 비아(154)의 직경보다 작지 않은 범위에서 다양하게 변경될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다. 도 6a 및 도 6b는 도 2에 대응하는 영역을 각각 도시한다.
도 6a를 참조하면, 반도체 패키지(100e)에서, 최하부의 절연층(111)은 UBM층(150)의 둘레에서 상부로 리세스된 형태를 가질 수 있다. 절연층(111)의 하면은, UBM 패드(152) 및 접착층(140)의 측면들의 외측 영역에서 상부로 제1 깊이(DH1)만큼 리세스될 수 있다. 이에 의해 형성된 절연층(111)의 측면은 연결 범프(160)로 덮일 수 있으나, 이에 한정되지는 않는다.
이러한 절연층(111)의 형태는, 하기에 도 11k를 참조하여 설명하는 반도체 패키지(100)의 제조 공정 중에, 절연층(111)의 일부가 구리 포일층(150P)과 함께 제거되어 형성될 수 있다.
도 6b를 참조하면, 반도체 패키지(100f)는 UBM층(150)의 하면 상에 배치되는 표면 처리층(170)을 더 포함할 수 있다. 표면 처리층(170)은 UBM 패드(152)의 하면 상에 배치될 수 있다. 표면 처리층(170)은 UBM 패드(152)의 내구성을 향상시키고, 연결 범프(160) 사이의 접착력을 향상시킬 수 있다.
표면 처리층(170)은 단일층 또는 다중층으로 이루어질 수 있다. 표면 처리층(170)은 UBM 패드(152)와 다른 물질을 포함할 수 있다. 예를 들어, 표면 처리층(170)은 금(Au), 주석(Sn), 은(Ag), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
표면 처리층(170)은, 예를 들어, 하기에 도 11j를 참조하여 설명하는 반도체 패키지(100)의 제조 공정 중에, 제2 마스크층(ML2)의 형성 전에 형성될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도들이다. 도 7a 및 도 7b는 도 2에 대응하는 영역을 각각 도시한다.
도 7a를 참조하면, 반도체 패키지(100g)에서, 연결 범프(160)는 UBM 패드(152)의 측면의 일부, 예컨대, 하부 영역만 덮도록 배치될 수 있다. 실시예들에서, 연결 범프(160)가 UBM 패드(152)의 측면을 덮는 정도는 다양하게 변경될 수 있다.
도 7b를 참조하면, 반도체 패키지(100h)에서, 연결 범프(160)는 UBM 패드(152)의 하면 상에 배치되며, 측면을 덮지 않을 수 있다. 이와 같이, 실시예들에서 연결 범프(160)의 배치는 연결 범프(160)와 UBM 패드(152)의 상대적인 크기, 연결 범프(160)의 본딩 공정 등에 따라 변경될 수 있다.
또한, 반도체 패키지(100h)의 재배선부(110)(도 1 참조)는, 최하부의 절연층(111)의 하면 상에 배치되는 패시베이션층(116)을 더 포함할 수 있다. 패시베이션층(116)은 UBM층(150)으로부터 측면 방향으로(laterally) 이격되어 배치될 수 있다. 패시베이션층(116)은 재배선부(110)를 보호할 수 있으며, UBM층(150)을 노출시키도록 배치될 수 있다. 패시베이션층(116)은 절연성 물질을 포함할 수 있으며, 예를 들어, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 본 실시예의 패시베이션층(116)은, 연결 범프(160)의 배치 형태와 관련된 것은 아니며, 독립적으로 다른 실시예에 조합될 수 있을 것이다.
도 8은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다. 도 9는 도 8의 'B' 영역을 확대하여 도시한다.
도 8 및 도 9를 참조하면, 반도체 패키지(100i)에서, UBM층(150i)은 도 1 및 도 2에서와 다른 형태를 가질 수 있다. 구체적으로, UBM층(150i)은, 도 2의 UBM 비아(154)에 대응되는 영역을 포함하지 않으며, 전체가 절연층(111)의 제1 면(S1) 상에 배치될 수 있다. UBM층(150i)은 접착층(140)을 사이에 두고 재배선부(110)의 절연층(111) 및 재배선 비아(113)의 하면들 상에 배치될 수 있다. UBM층(150i)의 상면은 접착층(140)으로 덮이고, 측면의 적어도 일부 및 하면은 연결 범프(160)로 덮일 수 있다.
UBM층(150i)은, 도 9에 도시된 것과 같이, 상단 또는 상면에서의 직경이 하단 또는 하면에서의 직경보다 크도록 아래를 향할수록 폭이 감소하는 경사를 가질 수 있다. 다만, 실시예들에 따라, 상기의 범위 내에서, UBM층(150i)의 측면의 경사 각도는 다양하게 변경될 수 있다. UBM층(150i)의 두께(T5)는 예를 들어, 약 3 ㎛ 내지 약 20 ㎛의 범위일 수 있다. UBM층(150i)은 상술한 것과 같이, 재배선층들(112) 및 재배선 비아들(113)과 다른 결정 구조를 가질 수 있다.
그 외에, UBM층(150i) 및 다른 구성들에 대해서, 도 1 및 도 2를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 또한, 반도체 패키지(100i)는 도 4a, 도 4b, 도 6a 내지 도 7b의 실시예들과 조합될 수 있을 것이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 10을 참조하면, 반도체 패키지(300)는 도 1의 실시예에서와 달리, 제1 반도체 패키지(100j) 상에 배치된 제2 반도체 패키지(200)를 더 포함할 수 있다. 즉, 반도체 패키지(300)는 제1 반도체 패키지(100j) 상에 제2 반도체 패키지(300)가 적층된 패키지 온 패키지(Package on Package, POP) 타입일 수 있으며, 기능적으로는 시스템 인 패키지(System in Package, SIP)일 수 있다.
제1 반도체 패키지(100j)는 도 1를 참조하여 상술한 반도체 패키지(100)와 비교하여, 봉합층(130)을 관통하는 도전성 포스트들(182), 도전성 포스트들(182) 상의 상부 패드들(185), 및 패시베이션층(190)을 더 포함할 수 있다. 도전성 포스트들(182)은 최상부 재배선층(112P)과 상부 패드들(185)을 연결할 수 있다. 도전성 포스트들(182) 및 상부 패드들(185)은 금속과 같은 도전성 물질을 포함할 수 있다. 패시베이션층(190)은 봉합층(130)의 상면 상에 배치되며, 절연 물질을 포함할 수 있다.
제1 반도체 패키지(100j)는 도 1 및 도 2의 실시예에 따른 UBM층(150)을 포함하는 구조로 도시되었으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 제1 반도체 패키지(100j)에는 도 4a 내지 도 9를 참조하여 상술한 실시예들 중 어느 하나가 채용될 수 있다.
제2 반도체 패키지(200)는 기판(210), 상부 반도체 칩들(220a, 220b), 상부 봉합층(230), 상부 연결부들(235), 및 상부 연결 범프들(260)을 포함할 수 있다.
기판(210)은 상면 및 하면을 통해 노출되는 상부 패드들(212)을 포함할 수 있다. 기판(210)은 예를 들어, 실리콘(Si), 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 기판(210)은 내부에 배선 패턴들에 의한 전기적 경로(213)를 포함할 수 있으며, 다층 구조를 가질 수 있다.
상부 반도체 칩들(220a, 220b)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상부 반도체 칩들(220a, 220b)은 하부에 소자층이 배치되고, 하면이 활성면일 수 있으나, 활성면의 배치 위치는 실시예들에서 다양하게 변경될 수 있다.
상부 봉합층(230)은 상부 반도체 칩들(220a, 220b)을 둘러싸도록 배치되어, 상부 반도체 칩들(220a, 220b)을 보호하는 역할을 할 수 있다. 상부 봉합층(230)은 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다.
상부 연결부들(235)은 상부 반도체 칩들(220a, 220b)을 기판(210)의 상부 패드들(212)과 전기적으로 연결할 수 있다. 상부 연결부들(235)은 솔더를 포함할 수 있으나, 이에 한정되지 않으며, 와이어 등과 같은 다양한 형태의 신호 전달 매체를 포함할 수 있다.
상부 연결 범프들(260)은 기판(210)의 하면 상에 배치될 수 있다. 상부 연결 범프들(260)은 제2 반도체 패키지(200)를 하부의 제1 반도체 패키지(100j)와 연결하고, 이에 의해 제1 및 제2 반도체 패키지(100j, 200)가 전기적으로 연결될 수 있다. 상부 연결 범프들(260)은 도전성 물질, 예를 들어, 솔더, 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 서로 연결되는 상부 패드들(212)과 상부 연결 범프들(260)의 사이에, UBM층(150)과 동일한 구조를 갖는 상부 UBM층이 더 배치될 수도 있을 것이다.
다만, 이와 같은 제2 반도체 패키지(200)의 구조는 예시적인 것으로, 다양한 구조를 갖는 반도체 패키지들이 제1 반도체 패키지(100j) 상에 적층될 수 있다. 또한, 예시적인 실시예들에서, 제1 반도체 패키지(100j)와 제2 반도체 패키지(300)의 사이에 인터포저 기판이 더 배치될 수도 있다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 11a 내지 도 11k에서는 도 1 및 도 2의 반도체 패키지를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 11a를 참조하면, 캐리어 기판(10) 상에 제1 마스크층(ML1)을 형성할 수 있다.
캐리어 기판(10)은 코어층(11), 코어층(11)의 상면 및 하면 상의 제1 금속 포일층(12), 및 코어층(11)의 상부에서 제1 금속 포일층(12) 상의 제2 금속 포일층(150P)을 포함할 수 있다. 코어층(11)은 절연수지, 무기필러, 및 유리섬유를 포함할 수 있으며, 예를 들어, 프리프레그일 수 있다. 제1 금속 포일층(12) 및 제2 금속 포일층(150P)은, 금속 물질, 예를 들어 구리(Cu)를 포함할 수 있으며, 각각 구리 포일로 이루어질 수 있다. 코어층(11)은, 제1 금속 포일층(12)과 제2 금속 포일층(150P)의 사이에 배치되는 유기 이형층을 더 포함할 수 있다. 제2 금속 포일층(150P)은 후속 공정을 통해 UBM층(150)(도 1 참조)을 이루는 층일 수 있다. 캐리어 기판(10)은, 예를 들어, 코어층(11) 및 제1 금속 포일층(12)에 해당하는 동박 적층판(Copper Clad Laminate, CCL) 상에, 유기 이형층 및 제2 금속 포일층(150P)에 해당하는 디테치 가능 구리 포일(detachable Cu foil)이 부착된 구조를 가질 수 있다.
제1 마스크층(ML1)은 포토 리소그래피 공정에 의해 패터닝되어 형성될 수 있다. 제1 마스크층(ML1)은 UBM 비아들(154)(도 1 참조)이 형성될 영역에 대응되도록 제2 금속 포일층(150P) 상에 형성될 수 있다. 제1 마스크층(ML1)은 예를 들어, 감광성 필름(Dry Film Resist, DFR)을 포함할 수 있다.
도 11b를 참조하면, 제1 마스크층(ML1)을 이용하여 제2 금속 포일층(150P)의 상부를 일부 패터닝할 수 있다.
제1 마스크층(ML1)을 마스크로 이용하여 에칭 공정을 수행하여, 제2 금속 포일층(150P)을 상면으로부터 소정 깊이(DH2) 또는 두께로 제거할 수 있다. 상기 깊이(DH2)는, UBM 비아들(154)(도 1 참조)의 두께에 해당할 수 있다. 상기 깊이(DH2)는 예를 들어, 제2 금속 포일층(150P)의 전체 두께의 절반 또는 그에 유사할 수 있으며, 실시예들에서 다양하게 변경될 수 있다. 본 단계에서, UBM 비아들(154)을 이루는 영역이 형성될 수 있다.
도 11c를 참조하면, 패터닝된 제2 금속 포일층(150P) 상에 접착층(140)을 형성할 수 있다.
접착층(140)은 예를 들어, 스퍼터링 공정으로 형성될 수 있다. 접착층(140)은 제2 금속 포일층(150P)의 패터닝된 상면을 따라 컨포멀하게 형성될 수 있다. 접착층(140)은 금속 물질, 예컨대, 티타늄(Ti)을 포함할 수 있다.
도 11d를 참조하면, 접착층(140) 상에 재배선부(110)(도 1 참조)의 절연층(111)을 형성할 수 있다.
절연층(111)은 절연 물질을 포함하며, 예를 들어, PID를 포함할 수 있다. 절연층(111)은 PID를 라미네이션하거나 코팅하여 형성할 수 있다. 절연층(111)은 제2 금속 포일층(150P) 및 접착층(140)의 굴곡진 상면을 덮고 평탄한 상면을 갖도록 형성될 수 있다. 본 실시예에서는, 제2 금속 포일층(150P)을 상부로부터 일부만 패터닝한 상태이므로, 제2 금속 포일층(150P) 상에 절연층(111)을 형성할 때, 언듈레이션(undulation)이 최소화될 수 있다.
도 11e를 참조하면, 절연층(111)을 패터닝하여 비아 홀들(VH)을 형성할 수 있다.
비아 홀들(VH)은 포토 리소그래피 공정 및 에칭 공정에 의해 형성할 수 있다. 비아 홀들(VH)은 제2 금속 포일층(150P)이 제거되지 않고 잔존하여 돌출된 영역들에 형성될 수 있으며, 하부의 접착층(140)을 노출시키도록 형성될 수 있다.
도 11f를 참조하면, 비아 홀들(VH)을 채우는 재배선 비아들(113) 및 재배선층들(112)을 형성하고, 다시 절연층(111)을 형성하는 공정을 반복적으로 수행하여, 재배선부(110)를 형성할 수 있다.
재배선 비아들(113) 및 재배선층들(112)은 드라이 필름 등을 이용하여 패턴이 형성될 영역을 오픈한 후, 오픈된 영역에 시드층(122S)(도 2 참조)을 형성하고, 전기 도금 공정으로 도전성 물질을 채워서 형성할 수 있다. 이와 같은 절연층(111), 재배선 비아들(113), 및 재배선층들(112)의 형성 공정을 반복하여 수행하여 재배선부(110)를 형성할 수 있다. 재배선부(110)의 상면에는 최상부 재배선층(112P)이 돌출되도록 형성될 수 있다. 실시예들에 따라, 재배선부(110)의 형성 후, 재배선 구조물에 대한 전기 검사를 더 수행할 수 있다.
도 11g를 참조하면, 재배선부(110) 상에 반도체 칩(120)을 실장할 수 있다.
반도체 칩(120)은 연결부들(135)에 의한 솔더 접합에 의해 재배선부(110)에 실장될 수 있다. 반도체 칩(120)은 연결부들(135)을 통해 최상부 재배선층(112P)과 물리적 및 전기적으로 연결될 수 있다.
도 11h를 참조하면, 반도체 칩(120)을 몰딩하는 봉합층(130)을 형성할 수 있다.
봉합층(130)은 반도체 칩(120)을 덮고 재배선부(110)의 상면을 덮도록 형성될 수 있다. 봉합층(130)은 필름 형태의 봉합 물질을 라미네이션 하거나, 액상 형태의 봉합 물질을 도포 및 경화 방법으로 형성할 수 있다. 봉합층(130)은 절연 물질, 예를 들어, EMC를 포함할 수 있다.
도 11i를 참조하면, 재배선부(110)의 아래에서, 캐리어 기판(10)의 일부를 제거할 수 있다.
캐리어 기판(10)의 코어층(11) 및 제1 금속 포일층들(12)이 제거되고, 제2 금속 포일층(150P)은 잔존할 수 있다. 코어층(11) 및 제1 금속 포일층들(12)은 예를 들어, 제2 금속 포일층(150P) 아래의 상기 유기 이형층의 분리에 의해 탈착될 수 있다. 본 단계에서, 접착층(140)에 의해, 제2 금속 포일층(150P)이 제거되지 않고 안정적으로 잔존할 수 있다.
도 11j를 참조하면, 제2 금속 포일층(150P)이 상부에 위치하도록 재배선부(110) 및 반도체 칩(120)을 포함하는 구조물을 반전시킨 후, 제2 금속 포일층(150P) 상에 제2 마스크층(ML2)을 형성할 수 있다.
실시예들에 따라, 봉합층(130) 상에 별도의 캐리어를 더 부착한 후, 제2 마스크층(ML2)을 형성할 수 있다. 제2 마스크층(ML2)은 포토 리소그래피 공정에 의해 패터닝되어 형성될 수 있다. 제2 마스크층(ML2)은 UBM 패드들(152)(도 1 참조)이 형성될 영역에서 제2 금속 포일층(150P)을 덮도록 형성될 수 있다. 이에 따라, 제2 마스크층(ML2)이 형성되는 영역은 도 11a에서 제1 마스크층(ML1)이 형성된 영역과 수직하게 중첩될 수 있으며, 제1 마스크층(ML1)이 형성된 영역을 포함할 수 있다. 제2 마스크층(ML2)은 예를 들어, DFR을 포함할 수 있다.
도 11k를 참조하면, 제2 마스크층(ML2)을 이용하여 제2 금속 포일층(150P)의 상부를 일부 패터닝할 수 있다.
제2 마스크층(ML2)을 이용하여 에칭 공정을 수행하여, 아래의 절연층(111)이 노출되도록 제2 금속 포일층(150P)을 제거할 수 있다. 제2 금속 포일층(150P)은 절연층(111) 상에 잔존하는 두께만큼 제거될 수 있으며, 상기 두께는 UBM 패드들(152)(도 1 참조)의 두께에 해당할 수 있다. 본 단계에서, UBM 패드들(152)을 이루는 영역이 형성될 수 있다. 본 단계에서, 제2 금속 포일층(150P)의 제거 시에 하부에서 노출된 접착층(140)도 제거될 수 있다.
다음으로, 도 2를 함께 참조하면, 제2 마스크층(ML2)을 제거하고, 연결 범프들(160)을 형성할 수 있다.
최종적으로 잔존하는 제2 금속 포일층(150P)은 UBM층(150)을 이룰 수 있다. 연결 범프들(160)은 예를 들어, 연결 범프들(160)을 이루는 도전성 볼을 부착하고, 리플로우(reflow) 공정을 수행함으로써 형성할 수 있다.
본 실시예에 의하면, 캐리어 기판(10)의 제2 금속 포일층(150P)을 이용하여 UBM층(150)을 형성함으로써, 별도로 도금 공정을 이용하여 형성하는 경우에 비하여 제조 공정이 단순화될 수 있다. 또한, 제2 금속 포일층(150P)을 상면 및 하면으로부터의 두 번의 에칭 공정에 의해 패터닝하여 UBM층(150)을 형성하므로, UBM 패드(152)가 재배선부(110)의 아래로 돌출된 형태를 용이하게 구현할 수 있다. 이에 의해, 도 1 및 도 2를 참조하여 상술한 것과 같이, 연결 범프(160)와의 계면에서의 크랙 진행 경로를 증가시킬 수 있다.
도 12a 내지 도 12e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 12a 내지 도 12e에서는 도 8 및 도 9의 반도체 패키지를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 12a를 참조하면, 캐리어 기판(10) 상에 접착층(140)을 형성할 수 있다.
캐리어 기판(10)에 대해서는 도 11a를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 접착층(140)은 예를 들어, 스퍼터링 공정으로 제2 금속 포일층(150P)의 평탄한 상면 상에 형성될 수 있다. 접착층(140)은 금속 물질, 예컨대, 티타늄(Ti)을 포함할 수 있다.
도 12b를 참조하면, 접착층(140) 상에 재배선부(110)를 형성할 수 있다.
도 11d 내지 도 11f를 참조하여 상술한 공정을 동일하게 수행하여 재배선부(110)를 형성할 수 있다.
도 12c를 참조하면, 재배선부(110) 상에 반도체 칩(120)을 실장하고, 봉합층(130)을 형성한 후, 재배선부(110)의 아래에서, 캐리어 기판(10)의 일부를 제거할 수 있다.
도 11g 및 도 11h를 참조하여 상술한 공정을 동일하게 수행하여, 반도체 칩(120)을 실장하고, 봉합층(130)을 형성할 수 있다. 캐리어 기판(10)은, 도 11i를 참조하여 상술한 것과 같이, 코어층(11) 및 제1 금속 포일층들(12)이 제거되고, 제2 금속 포일층(150P)이 잔존하도록 일부만 제거될 수 있다.
도 12d를 참조하면, 제2 금속 포일층(150P)이 상부에 위치하도록 재배선부(110) 및 반도체 칩(120)을 포함하는 구조물을 반전시킨 후, 제2 금속 포일층(150P) 상에 제2 마스크층(ML2)을 형성할 수 있다.
제2 마스크층(ML2)은 UBM층(150i)(도 8 참조)이 형성될 영역에서 제2 금속 포일층(150P)을 덮도록 형성될 수 있다.
도 12e를 참조하면, 제2 마스크층(ML2)을 이용하여 제2 금속 포일층(150P)을 패터닝할 수 있다.
제2 마스크층(ML2)을 마스크로 이용하여 에칭 공정을 수행하여, 아래의 절연층(111)이 노출되도록 제2 금속 포일층(150P)을 제거할 수 있다. 본 단계에서, 제2 금속 포일층(150P)은 전체 두께에 대하여 패터닝이 수행될 수 있으며, 제2 금속 포일층(150P)의 제거 시에 하부에서 노출된 접착층(140)도 제거될 수 있다.
다음으로, 도 8을 함께 참조하면, 제2 마스크층(ML2)을 제거하고, 연결 범프들(160)을 형성할 수 있다. 최종적으로 잔존하는 제2 금속 포일층(150P)은 UBM층(150i)(도 8 참조)을 이룰 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 캐리어 기판 100: 반도체 패키지
110: 재배선부 111: 절연층
112: 재배선층 113: 재배선 비아
130: 봉합층 140: 접착층
150: UBM층 152: UBM 패드
154: UBM 비아 160: 연결 범프

Claims (20)

  1. 절연층, 상기 절연층 상의 재배선층, 및 상기 재배선층과 연결되는 재배선 비아를 포함하는 재배선부;
    상기 재배선부의 아래에 배치되며, 상기 재배선부의 하면 상의 UBM(Under Bump Metallurgy) 패드 및 상기 UBM 패드 상에서 상기 절연층을 관통하도록 배치되는 UBM 비아를 포함하는 UBM층;
    상기 재배선부의 상면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 반도체 칩;
    상기 UBM층과 상기 절연층 사이에 배치되며, 도전성 물질을 포함하는 접착층; 및
    상기 UBM 패드의 아래에 배치되어 상기 UBM층과 연결되는 연결 범프를 포함하고,
    상기 UBM 패드는 제1 직경을 갖고, 상기 UBM 비아는 상기 제1 직경보다 작은 제2 직경을 가지며,
    상기 UBM 패드의 상면은 상기 절연층의 하면과 동일하거나 낮은 레벨에 위치하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 UBM 비아는, 상기 절연층 내에 매립되며, 상기 접착층의 두께만큼 상기 절연층의 하면으로부터 아래로 돌출된 반도체 패키지.
  3. 제1 항에 있어서,
    상기 UBM 패드의 측면 및 상기 UBM 비아의 측면은, 서로 다른 경사를 갖는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 UBM 패드에서, 상단의 직경은 하단의 직경보다 크고,
    상기 UBM 비아에서, 상단의 직경은 하단의 직경보다 작은 반도체 패키지.
  5. 제1 항에 있어서,
    상기 UBM 패드 및 상기 UBM 비아는, 상기 재배선층 및 상기 재배선 비아와 다른 결정 구조를 갖는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 UBM 패드 및 상기 UBM 비아는 팬케이크형 결정립(pancaked grain) 구조를 갖고, 상기 재배선층 및 상기 재배선 비아는 원주형 결정립(columnar grain) 구조를 갖는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 UBM 패드의 두께는 2 ㎛ 내지 12 ㎛의 범위인 반도체 패키지.
  8. 제1 항에 있어서,
    상기 UBM 패드 및 상기 UBM 비아는 일체로 이루어진 반도체 패키지.
  9. 제1 항에 있어서,
    상기 접착층은 상기 UBM 패드의 상기 상면, 상기 UBM 비아의 측면, 및 상기 UBM 비아의 상면을 따라 연장되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 연결 범프는 상기 UBM 패드의 측면의 적어도 일부 및 하면을 덮는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 재배선층 및 상기 재배선 비아는, 상기 재배선층의 하면, 상기 재배선 비아의 측면, 및 상기 재배선 비아의 하면을 이루며 연장되는 도금 시드(seed)층을 포함하는 반도체 패키지.
  12. 절연층, 상기 절연층 상의 재배선층, 및 상기 재배선층과 연결되는 재배선 비아를 포함하는 재배선부;
    적어도 일부가 상기 절연층의 하면 상에 배치되며, 상기 재배선 비아와 연결되는 UBM층;
    상기 재배선부의 상면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 반도체 칩;
    상기 절연층의 상기 하면 상에서, 상기 절연층과 상기 UBM층의 사이에 배치되는 접착층; 및
    상기 UBM층의 아래에 배치되어 상기 UBM층과 연결되는 연결 범프를 포함하고,
    상기 UBM층 및 상기 재배선층은 서로 다른 결정 구조를 갖는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 UBM층은 팬케이크형 결정립(pancaked grain) 구조를 갖고, 상기 재배선층 및 상기 재배선 비아는 원주형 결정립(columnar grain) 구조를 갖는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 UBM층에서, 상단은 제1 직경을 갖고, 하단은 상기 제1 직경보다 작은 제2 직경을 갖는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 UBM층은 전체가 상기 절연층의 상기 하면 상에 배치되는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 UBM층은, 상기 재배선부의 상기 하면 상의 UBM 패드 및 상기 UBM 패드 상에서 상기 절연층 내에 배치되는 UBM 비아를 포함하고,
    상기 UBM 패드는 상부를 향하면서 직경이 증가하고, 상기 UBM 비아는 상부를 향하면서 직경이 감소하는 반도체 패키지.
  17. 절연층, 상기 절연층 상의 재배선 구조물을 포함하는 재배선부;
    상기 재배선부의 아래에 배치되며, 상기 재배선부의 하면 상의 UBM 패드 및 상기 UBM 패드 상에서 상기 절연층 내에 배치되어 상기 재배선 구조물과 상기 UBM 패드를 연결하는 UBM 비아를 포함하는 UBM층;
    상기 재배선부의 상면 상에 배치되며, 상기 재배선 구조물과 전기적으로 연결되는 반도체 칩; 및
    상기 UBM 패드의 아래에 배치되어 상기 UBM 패드와 연결되는 연결 범프를 포함하고,
    상기 UBM 패드에서, 상단은 제1 직경을 갖고, 하단은 상기 제1 직경보다 작은 제2 직경을 갖고,
    상기 UBM 비아에서, 상단은 제3 직경을 갖고, 하단은 상기 제3 직경보다 큰 제4 직경을 갖는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 제1 직경은 상기 제4 직경보다 큰 반도체 패키지.
  19. 금속 포일(foil)층을 포함하는 캐리어 기판의 상면 상에 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층을 이용하여, 상기 금속 포일층을 상면인 제1 면으로부터 제1 두께만큼 제거하여 상기 금속 포일층을 패터닝하는 단계;
    상기 금속 포일층 상에, 절연층 및 재배선 구조물을 포함하는 재배선부를 형성하는 단계;
    상기 재배선부 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩을 봉합층으로 봉합하는 단계;
    상기 캐리어 기판의 상기 금속 포일층을 제외한 영역을 제거하는 단계;
    상기 금속 포일층의 제2 면 상에 제2 마스크층을 형성하는 단계; 및
    상기 제2 마스크층을 이용하여, 상기 절연층이 노출되도록 상기 금속 포일층을 상기 제2 면으로부터 제2 두께만큼 제거하는 단계를 포함하고,
    잔존하는 상기 금속 포일층에 의해, 상기 제1 두께를 갖는 UBM 비아 및 상기 제2 두께를 갖는 UBM 패드를 포함하는 UBM층이 형성되는 반도체 패키지의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 마스크층이 형성되는 영역과 상기 제2 마스크층이 형성되는 영역은 수직하게 서로 중첩되는 영역인 반도체 패키지의 제조 방법.
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