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KR20230027833A - 서로 다른 레벨에 배치된 재배선 패드들을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20230027833A
KR20230027833A KR1020210110069A KR20210110069A KR20230027833A KR 20230027833 A KR20230027833 A KR 20230027833A KR 1020210110069 A KR1020210110069 A KR 1020210110069A KR 20210110069 A KR20210110069 A KR 20210110069A KR 20230027833 A KR20230027833 A KR 20230027833A
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KR
South Korea
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pad
insulating layer
redistribution
metal
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210110069A
Other languages
English (en)
Inventor
송준용
김강훈
김시윤
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/572,033 priority patent/US20230057560A1/en
Priority to CN202210560434.1A priority patent/CN115939067A/zh
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Abstract

칩 바디; 상기 칩 바디 상의 패시베이션 층; 상기 패시베이션 층 상의 하부 절연층; 상기 하부 절연층 상에 배치된 제1 재배선 패드; 상기 하부 절연층 상의 상부 절연층, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고; 및 상기 상부 절연층 상의 제2 재배선 패드를 포함할 수 있다. 상기 제2 재배선 패드의 상면은 상기 제1 재배선 패드의 상기 상면보다 높은 레벨에 위치한 반도체 소자가 설명된다.

Description

서로 다른 레벨에 배치된 재배선 패드들을 포함하는 반도체 소자 및 그 제조 방법{Semiconductor Device Including Re-distribution Pads Disposed at Different Levels and A method of Manufacturing the Same}
본 개시는 재배선 패드들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 크기가 작아짐에 따라 전기적 연결을 위한 본딩 패드들의 개수가 늘어나고 서로 간의 간격이 좁아지고 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 서로 다른 레벨에 배치된 재배선 패드들을 갖는 반도체 소자를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 서로 다른 레벨에 배치된 재배선 패드들을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 소자는 칩 바디; 상기 칩 바디 상의 패시베이션 층; 상기 패시베이션 층 상의 하부 절연층; 상기 하부 절연층 상에 배치된 제1 재배선 패드; 상기 하부 절연층 상의 상부 절연층, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고; 및 상기 상부 절연층 상의 제2 재배선 패드를 포함할 수 있다. 상기 제2 재배선 패드의 상면은 상기 제1 재배선 패드의 상기 상면보다 높은 레벨에 위치할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 소자는 제1 금속 패드 및 제2 금속 패드를 갖는 칩 바디; 상기 칩 바디 상의 패시베이션 층; 상기 패시베이션 층 상의 하부 절연층; 상기 하부 절연층 상에 배치된 제1 재배선 패드; 상기 하부 절연층 상의 상부 절연층, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고; 상기 상부 절연층 상의 제2 재배선 패드를 포함할 수 있다. 상기 제1 재배선 층은 상기 하부 절연층을 수직으로 관통하여 상기 제1 금속 패드와 연결된 제1 비아부; 및 상기 제1 비아부로부터 제1 수평 방향으로 연장하는 제1 연장부를 포함할 수 있다. 상기 제2 재배선 층은 상기 상부 절연층 및 하부 절연층을 수직으로 관통하여 상기 제2 금속 패드와 연결된 제2 비아부; 및 상기 제2 비아부로부터 제2 수평 방향으로 연장하는 제2 연장부를 포함할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 소자는 칩 바디 상에 배치된 하부 절연층; 상기 하부 절연층 상에 배치된 다수의 제1 재배선 패드들; 상기 하부 절연층 상에 배치되고 상기 다수의 제1 재배선 패드들을 노출하는 그루브들을 갖는 상부 절연층; 상기 상부 절연층 상에 배치된 다수의 제2 재배선 패드들을 포함할 수 있다. 상기 다수의 제1 재배선 패드들과 상기 다수의 제2 재배선 패드들은 제1 수평 방향으로 평행하도록 연장할 수 있다. 상기 다수의 제1 재배선 패드들과 상기 다수의 제2 재배선 패드들은 제2 수평 방향으로 교번하도록 배치될 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 소자를 제조하는 방법은 제1 금속 패드 및 제2 금속 패드를 가진 칩 바디를 준비하고, 상기 칩 바디 상에 패시베이션 층을 형성하고, 상기 패시베이션 층 상에 하부 절연층을 형성하고, 상기 하부 절연층 상에 제1 재배선 패드를 형성하고, 상기 하부 절연층 상에 상부 절연층을 형성하되, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고, 및 상기 상부 절연층 상에 제2 재배선 패드를 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 의한 반도체 소자들는 서로 다른 레벨에 배치된 재배선 패드들을 가지므로, 칩 와이어 베이스들이 서로 충분히 이격될 수 있다. 즉, 본 개시에 의한 반도체 소자는 입출력 신호들 간의 단락을 방지하고 및 간섭을 최소화할 수 있다.
도 1a는 본 개시의 일 실시예에 의한 반도체 소자를 보이는 사시도이고, 도 1b는 도 1a의 I-I' 선을 따라 취해진 반도체 소자의 종단면도이고, 도 1c는 도 1a의 II-II' 선을 따라 취해진 종단면도이다.
도 2a는 회로 기판 상에 와이어 본딩된 반도체 소자를 개략적으로 보이는 사시도이고, 도 2b는 칩 와이어 베이스들이 형성된 재배선 패드들을 보이는 측면도이다.
도 3a는 도 1a의 I-I' 선을 따라 취해진 본 개시의 일 실시예에 의한 반도체 소자를 보이는 종단면도이다. 도 3b는 도 1a의 I-I' 선을 따라 취해진 본 개시의 일 실시예에 의한 반도체 소자를 보이는 종단면도이다.
도 4a 내지 4l, 도 5a 내지 5h, 및 도 6a 내지 6f는 본 개시의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하기 위한 종단면도들이다.
도 1a는 본 개시의 일 실시예에 의한 반도체 소자를 보이는 사시도이다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자는 칩 바디(10) 상에 배치된 다수의 리프트-업 층들(30), 다수의 제1 재배선 패드들(51), 및 다수의 제2 재배선 패드들(52)을 포함할 수 있다. 리프트-업 층들(30)은 절연성 물질을 포함할 수 있고, 제1 재배선 패드들(51) 및 제2 재배선 패드들(52)은 전도성 물질을 포함할 수 있다. 제2 재배선 패드들(52)은 리프트-업 층들(30) 상에 배치될 수 있다. 따라서, 제2 재배선 패드들(52)은 제1 재배선 패드들(51)보다 높은 레벨에 배치될 수 있다. 제1 재배선 패드들(51) 및 제2 재배선 패드들(52)은 제1 수평 방향(D1)을 따라 칩 바디(10)의 중앙으로부터 에지를 향하여 각각, 연장할 수 있다. 제1 재배선 패드들(51)과 제2 재배선 패드들(52)은 제2 수평 방향(D2)으로 교번하도록(alternatively) 서로 인접하게 배치될 수 있다. 제1 수평 방향(D1)과 제2 수평 방향(D2)은 서로 수직할 수 있다.
도 1b는 도 1a의 I-I' 선을 따라 취해진 반도체 소자의 종단면도이고, 도 1c는 도 1a의 II-II' 선을 따라 취해진 종단면도이다. 도 1b 및 1c를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자는 칩 바디(10), 및 제1 영역(R1) 내에 배치된 제1 재배선 패드(51), 및 제2 영역(R2) 내에 배치된 제2 재배선 패드(52)를 포함할 수 있다. 칩 바디(10)는 트랜지스터들을 포함하는 실리콘 기판, 금속 배선층들, 및 층간 절연층들을 포함할 수 있다. 칩 바디(10)는 제1 영역(R1) 내의 제1 금속 패드(15a) 및 제2 영역(R2) 내의 제2 금속 패드(15b)를 가질 수 있다. 제1 금속 패드(15a) 및 제2 금속 패드(15b)는 칩 바디(10)의 중앙에 가깝게 배치될 수 있다. 제1 금속 패드(15a) 및 제2 금속 패드(15b)는 칩 바디(10) 내의 금속 배선층들 중 탑(top) 금속 배선층에 해당할 수 있다. 예를 들어, 제1 금속 패드(15a) 및 제2 금속 패드(15b)는 입출력 패드를 포함할 수 있다. 제1 금속 패드(15a) 및 제2 금속 패드(15b)는 알루미늄(Al), 니켈(Ni), 구리(Cu), 또는 텅스텐(W) 같은 금속, 티타늄 알루미늄(TiAl) 같은 금속 합금, 또는 티타늄 질화물(TiN) 같은 금속 화합물 중 적어도 하나 이상을 포함할 수 있다. 제1 재배선 패드(51) 및 제2 재배선 패드(52)는 금(Au) 또는 구리(Cu) 같이 높은 전도성을 가진 금속을 포함할 수 있다.
상기 반도체 소자는 칩 바디(10) 상에 형성된 패시베이션 층(20), 패시베이션 층(20) 상에 형성된 하부 절연층(31), 및 하부 절연층(31) 상에 형성된 상부 절연층(33)을 더 포함할 수 있다. 패시베이션 층(20)은 제1 금속 패드(15a)의 상면 및 제2 금속 패드(15b)의 상면을 노출시킬 수 있다. 상부 절연층(33)은 도 1의 리프트-업 층(30)에 해당할 수 있다. 패시베이션 층(20), 하부 절연층(31), 및 상부 절연층(33)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 알루미늄 산화물(Al2O3) 같은 무기물들, 또는 polyimide (PI), polybenzoxazole (PBO), benzocyclobutene (BCB), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), 또는 polyether ether ketone (PEEK) 같은 유기물들 중 적어도 하나를 각각, 포함할 수 있다.
제1 재배선 패드(51)는 하부 절연층(31)을 수직으로 관통하여 제1 금속 패드(15a)와 연결된 제1 비아부(51v), 제1 비아부(51v)로부터 수평으로 연장하도록 하부 절연층(31) 상에 배치된 제1 연장부(51e), 및 제1 연장부(51e)의 끝 부분에 해당하는 제1 패드부(51p)를 포함할 수 있다. 제1 비아부(51v), 제1 연장부(51e), 및 제1 패드부(51p)는 공면일 수 있다. (be co-planar) 예를 들어, 제1 비아부(51v)는 칩 바디(10)의 중앙에 가깝게 배치될 수 있고, 제1 패드부(51p)는 칩 바디(10)의 에지에 가깝게 배치될 수 있다. 제2 재배선 패드(52)는 상부 절연층(33) 및 하부 절연층(31)을 수직으로 관통하여 제2 금속 패드(15b)와 연결된 제2 비아부(52v), 제2 비아부(52v)로부터 수평으로 연장하도록 상부 절연층(33) 상에 배치된 제2 연장부(52e), 및 제2 연장부(52e)의 끝 부분에 해당하는 제2 패드부(52p)를 포함할 수 있다. 제12비아부(52v), 제2 연장부(52e), 및 제2 패드부(52p)는 공면일 수 있다. 예를 들어, 제2 비아부(52v)는 칩 바디(10)의 중앙에 가깝게 배치될 수 있고, 제2 패드부(52p)는 칩 바디(10)의 에지에 가깝게 배치될 수 있다.
제1 재배선 패드(51)의 제1 연장부(51e) 및 제1 패드부(51p)는 하부 절연층(31) 상에 배치될 수 있다. 하부 절연층(31)은 제1 재배선 패드(51)의 제1 비아부(51v)의 모든 측면들 및 제2 재배선 패드(52)의 제2 비아부(52v)의 측면의 하부를 감쌀 수 있다. 상부 절연층(33)은 제1 재배선 패드(51)의 측면들을 감쌀 수 있다. 예를 들어, 상부 절연층(33)은 제1 재배선 패드(51)의 제1 패드부(51p) 및 제1 연장부(51e)의 측면들과 접촉할 수 있다. 상부 절연층(33)은 제1 재배선 패드(51)의 제1 비아부(51v)의 측면의 상부와 접촉할 수 있다. 상부 절연층(33)은 제1 재배선 패드(51)의 상면을 노출시키는 그루브(G)를 가질 수 있다. 상부 절연층(33)은 제2 재배선 패드(52)의 제2 비아부(52v)의 상부 측면들을 감쌀 수 있다. 제2 재배선 패드(52)의 제2 연장부(52e) 및 제2 패드부(52p)는 상부 절연층(33) 상에 배치될 수 있다. 따라서, 제2 재배선 패드(52)의 제2 연장부(52e) 및 제2 패드부(52p)는 제1 재배선 패드(51)의 제1 연장부(51e) 및 제1 패드부(51P)보다 높은 레벨에 배치될 수 있다. 제2 재배선 패드(52)의 상면은 제1 재배선 패드(51)의 상면보다 높은 레벨에 위치할 수 있다. 제2 재배선 패드(52)의 제2 비아부(52v)는 제1 재배선 패드(51)의 제1 비아부(51v)보다 클(길 or 높을) 수 있다. (greater, taller or longer)
제1 재배선 패드(51)의 하면 상에 하부 금속 라이너(41)가 컨포멀하게 형성될 수 있고, 제2 재배선 패드(52)의 하면 상에 상부 금속 라이너(42)가 컨포멀하게 형성될 수 있다. 하부 금속 라이너(41) 및 상부 금속 라이너(42)는 단층 또는 다층의 금속층들을 포함할 수 있다. 예를 들어, 하부 금속 라이너(41) 및 상부 금속 라이너(42)는 Ti 층 및 Ti-합금층을 포함할 수 있다. 하부 금속 라이너(41) 및 상부 금속 라이너(42)는 배리어 금속층 및 씨드(seed) 금속층으로 이용될 수 있다.
도 2a는 회로 기판(70) 상에 와이어 본딩된 반도체 소자를 개략적으로 보이는 사시도이고, 도 2b는 칩 와이어 베이스들(71b, 72b)이 형성된 재배선 패드들(51, 51p, 52, 52p)을 보이는 측면도이다.
도 2a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자는 회로 기판(70) 상에 제1 와이어(71a) 및 제2 와이어(71b)를 이용하여 전기적 및 물리적으로 본딩될 수 있다. 회로 기판(70) 상에 제1 기판 본딩 패드(73) 및 제2 기판 본딩 패드(73)가 배치될 수 있다. 제1 기판 본딩 패드(73) 상에 제1 기판 와이어 베이스(71c)가 형성될 수 있고, 제2 기판 본딩 패드(74) 상에 제2 기판 와이어 베이스(72c)가 형성될 수 있다. 제1 재배선 패드(51)의 제1 패드부(51p)상에 제1 칩 와이어 베이스(71b)가 형성될 수 있고, 제2 재배선 패드(52)의 제2 패드부(52p) 상에 제2 칩 와이어 베이스(72c)가 형성될 수 있다. 제1 와이어(71a)는 제1 기판 와이어 베이스(71c)와 제1 칩 와이어 베이스(71b)를 연결할 수 있다. 제2 와이어(72a)는 제2 기판 와이어 베이스(72c)와 제2 칩 와이어 베이스(72b)를 연결할 수 있다. 와이어 베이스들(71b, 71c, 72b, 72c)은 와이어 물질이 녹아서 생긴 결과물이다. 와이어 베이스들(71b, 71c, 72b, 72c)에 의하여 패드들(51p, 52p, 73, 74)과 와이어들(71a, 72a)이 전기적으로 낮은 저항을 갖고 및 안정적으로 접착될 수 있다. 와이어 베이스들(71b, 71c, 72b, 72c)은 반구형(hemi spherical) 형태를 가질 수 있다. 안정적인 연결을 위하여 와이어 베이스들(71b, 71c, 72b, 72c)은 충분한 볼륨을 갖는 것이 좋지만, 인접한 제1 및 제2 재배선 패드들(51p, 52p) 또는 제1 및 제2 칩 와이어 베이스들(71b, 72b)과 전기적으로 단락되거나 전기적 간섭이 생기지 않도록 이격되는 것이 바람직하다.
도 3a는 도 1a의 I-I' 선을 따라 취해진 본 개시의 일 실시예에 의한 반도체 소자를 보이는 종단면도이다. 도 3a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자는 도 1에 도시된 반도체 소자와 비교하여, 제1 접속 홀(81) 및 제2 접속 홀(82)을 가진 보호 절연층(35)을 더 포함할 수 있다. 제1 접속 홀(81)는 제1 재배선 패드(51)의 제1 패드부(51p)를 노출시킬 수 있다. 제2 접속 홀(82)은 제2 재배선 패드(52)의 제2 패드부(52p)를 노출시킬 수 있다. 보호 절연층(35)은 상부 절연층(33)으로 형성될 수 있는 물질들 중 하나를 포함할 수 있다. 제1 접속 홀들(81) 및 제2 접속 홀들(82)은 도 2a 및 2b에 도시된 제1 칩 와이어 베이스(71b) 및 제2 칩 와이어 베이스(72b)를 국한(confine)할 수 있다. 따라서, 제1 칩 와이어 베이스(71b) 및 제2 칩 와이어 베이스(72b) 간의 전기적 단락 및 간섭이 방지될 수 있다.
도 3b는 도 1a의 I-I' 선을 따라 취해진 본 개시의 일 실시예에 의한 반도체 소자를 보이는 종단면도이다. 도 3a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자는 도 3a에 도시된 반도체 소자와 비교하여, 제1 필라(91) 및 제2 필라(92)를 더 포함할 수 있다. 제1 필라(91)는 제1 포스트(91a) 및 제1 본딩부(91b)를 포함할 수 있고, 제2 필라(92)는 제2 포스트(92a) 및 제2 본딩부(92b)를 포함할 수 있다. 제1 포스트(91a)는 제1 접속 홀(81) 내에 형성되어 제1 재배선 패드(51)와 연결될 수 있고, 제2 포스트(92a)는 제2 접속 홀(82) 내에 형성되어 제2 재배선 패드(52)와 연결될 수 있다. 제1 필라(91)의 상단과 제2 필라(92)의 상단은 동일한 레벨에 위치할 수 있다. 예를 들어, 제1 필라(91)는 제2 필라(92)보다 클(greater, taller, or longer) 수 있다. 제1 본딩부(91b)는 제1 포스트(91a) 상에 형성되어 화학적 안정성 및 물리적 본딩 안정성을 제공할 수 있고, 제2 본딩부(92b)는 제2 포스트(92a) 상에 형성되어 화학적 안정성 및 물리적 본딩 안정성을 제공할 수 있다. 제1 필라(91) 및 제2 필라(92)는 플립 칩 본딩을 위한 구조를 제공할 수 있다. 제1 포스트(91a) 및 제2 포스트(92a)는 구리(Cu) 같은 금속을 포함할 수 있다. 제1 본딩부(91b) 및 제2 본딩부(92b)는 주석(Sn) 같은 솔더 물질을 포함할 수 있다.
도 4a 내지 4l은 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 종단면도들이다. 도 4a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 영역(R1) 내에 형성된 제1 금속 패드(15a) 및 제2 영역(R2) 내에 형성된 제2 금속 패드(15b)를 가진 칩 바디(10)를 준비하고, 제1 금속 패드(15a) 및 제2 금속 패드(15b)가 형성된 칩 바디(10)의 상면 상에 제1 개구부(O1) 및 제2 개구부(O2)를 가진 패시베이션 층(20)을 형성하는 것을 포함할 수 있다. 패시베이션 층(20)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 무기 절연물 또는 고분자 유기 절연물을 형성하는 것을 포함할 수 있다. 제1 개구부(O1) 및 제2 개구부(O2)를 형성하는 것은 포토리소그래피 공정을 수행하여 패시베이션 층(20)을 선택적으로 제거하여 제1 금속 패드(15a)를 노출시키는 제1 개구부(O1) 및 제2 금속 패드(15b)를 노출시키는 제2 개구부(O2)를 형성하는 것을 포함할 수 있다.
도 4b를 참조하면, 상기 방법은 패시베이션 층(20) 상에 제1 하부 홀(H1a) 및 제2 하부 홀(H1b)을 가진 하부 절연층(31)을 형성하는 것을 더 포함할 수 있다. 하부 절연층(31)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 무기 절연물 층 또는 유기 절연물 층을 형성하고, 패터닝 공정을 수행하여 제1 금속 패드(15a) 및 제2 금속 패드(15b)를 노출시키는 제1 하부 홀(H1a) 및 제2 하부 홀(H1b)을 형성하는 것을 포함할 수 있다. 제1 하부 홀(H1a)은 제1 개구부(O1)와 중첩하고 제1 금속 패드(15a)를 노출시킬 수 있고, 제2 하부 홀(H1b)은 제2 개구부(O2)와 중첩하고 제2 금속 패드(15b)를 노출시킬 수 있다.
도 4c를 참조하면, 상기 방법은 하부 금속 라이너(41)를 형성하는 것을 더 포함할 수 있다. 하부 금속 라이너(41)를 형성하는 것은 스퍼터링 같은 PVD(physical vapor deposition) 공정을 수행하여 Ti를 포함하는 금속층을 형성하는 것을 포함할 수 있다. 하부 금속 라이너(41)는 제1 및 제2 금속 패드들(15a, 15b)의 상면들, 제1 및 제2 하부 홀들(H1a, H1b)의 측벽들 및 하부 절연층(31)의 상면 상에 컨포멀하게 형성될 수 있다. 제1 하부 홀(H1a) 및 제2 하부 홀(H1b) 내에 패시베이션 층(20) 및 하부 절연층(31)의 측면들이 노출될 수 있다. 하부 금속 라이너(41)를 형성하는 것은 Ti 층을 형성하고, 및 Ti 층 상에 TiW 층을 형성하는 것을 포함할 수 있다.
도 4d를 참조하면, 상기 방법은 제1 트렌치(T1)를 갖는 제1 마스크 패턴(M1)을 형성하는 것을 더 포함할 수 있다. 제1 트렌치(T1)는 제1 영역(R1) 내의 하부 금속 라이너(41)를 노출시킬 수 있다. 제1 마스크 패턴(M1)을 형성하는 것은 포토레지스트 같은 고분자 유기물을 전체적으로 코팅하고, 포토리소그래피 공정을 수행하여 제1 트렌치(T1)를 형성하는 것을 포함할 수 있다.
도 4e를 참조하면, 상기 방법은 제1 트렌치(T1) 내에 제1 재배선 패드(51)를 형성하는 것을 더 포함할 수 있다. 제1 재배선 패드(51)를 형성하는 것은 도금 공정을 수행하는 것을 포함할 수 있다. 제1 재배선 패드(51)는 금(Au) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
도 4f를 참조하면, 상기 방법은 제1 마스크 패턴(M1)을 제거하는 것을 더 포함할 수 있다. 제1 마스크 패턴(M1)을 제거하는 것은 산소 플라즈마를 이용한 애슁(ashing) 공정을 수행하는 것을 포함할 수 있다. 제1 마스크 패턴(M1)이 제거되어, 하부 금속 라이너(41)가 노출될 수 있다.
도 4g를 참조하면, 상기 방법은 노출된 하부 금속 라이너(41)를 제거하는 것을 더 포함할 수 있다. 하부 금속 라이너(41)는 제1 재배선 패드(51)의 하부에만 잔존할 수 있다. 하부 금속 라이너(41)를 제거하는 것은 습식 식각 또는 습식 세정 공정을 수행하는 것을 포함할 수 있다.
도 4h를 참조하면, 상기 방법은 상기 방법은 그루브(G) 및 상부 홀(H2)을 가진 상부 절연층(33)을 형성하는 것을 더 포함할 수 있다. 상부 절연층(33)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 무기 절연물 층 또는 유기 절연물 층을 형성하고, 패터닝 공정을 수행하여 그루브(G) 및 상부 홀(H2)을 형성하는 것을 포함할 수 있다. 그루브(G)는 제1 재배선 패드(51)를 노출시킬 수 있다. 상부 홀(H2)은 제2 하부 홀(H1b)과 중첩하여 제2 금속 패드(15b)의 표면을 노출시킬 수 있다.
도 4i를 참조하면, 상기 방법은 전면적으로 상부 금속 라이너(42)를 형성하는 것을 더 포함할 수 있다. 상부 금속 라이너(42)를 형성하는 공정은 하부 금속 라이너(41)를 형성하는 공정과 동일할 수 있다. 상부 금속 라이너(42)는 하부 금속 라이너(41)는 그루브(G) 내에 노출된 제1 재배선 패드(51)의 상면, 그루브(G)의 측면들, 제2 금속 패드(15b)의 상면, 제1 하부 홀(H1b) 및 상부 홀(H2)의 측벽, 및 상부 절연층(33)의 상면 상에 전체적으로 컨포멀하게 형성될 수 있다. 제2 하부 홀(H1b) 및 상부 홀(H2) 내에 패시베이션 층(20), 하부 절연층(31), 및 상부 절연층(33)의 측면들이 노출될 수 있다.
도 4j를 참조하면, 상기 방법은 제2 트렌치(T2)를 갖는 제2 마스크 패턴(M2)을 형성하는 것을 더 포함할 수 있다. 제2 트렌치(T2)는 제2 영역(R2) 내에서 상부 금속 라이너(42)를 노출시킬 수 있다. 제2 마스크 패턴(M2)을 형성하는 것은 포토레지스트 같은 고분자 유기물을 전체적으로 코팅하고, 포토리소그래피 공정을 수행하여 제2 트렌치(T2)를 형성하는 것을 포함할 수 있다. 제2 마스크 패턴(M2)은 그루브(G)를 채울 수 있다. 제2 트렌치(T2) 내에 제2 하부 홀(H1b) 및 상부 홀(H2)이 노출될 수 있다.
도 4k를 참조하면, 상기 방법은 상부 홀(H2) 및 제2 트렌치(T2) 내에 제2 재배선 패드(52)를 형성하는 것을 더 포함할 수 있다. 제2 재배선 패드(52)를 형성하는 것은 도금 공정을 수행하는 것을 포함할 수 있다. 제2 재배선 패드(52)는 금(Au) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
도 4l을 참조하면, 상기 방법은 제2 마스크 패턴(M2)을 제거하는 것을 더 포함할 수 있다. 상부 금속 라이너(42)가 노출될 수 있다.
이후, 도 1b를 참조하면, 상기 방법은 노출된 상부 금속 라이너(42)를 제거하는 것을 더 포함할 수 있다. 상부 금속 라이너(42)는 제2 재배선 패드(52)의 하부에만 잔존할 수 있다.
도 5a 내지 5h는 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 5a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 영역(R1) 내에 형성된 제1 금속 패드(15a) 및 제2 영역(R2) 내에 형성된 제2 금속 패드(15b)를 가진 칩 바디(10)를 준비하고, 제1 금속 패드(15a) 및 제2 금속 패드(15b)가 형성된 칩 바디(10)의 상면 상에 제1 금속 패드(15a)의 상면을 노출하는 제1 개구부(O1)를 가진 패시베이션 층(20)을 형성하는 것을 포함할 수 있다. 도 4a와 비교하여, 제2 개구부(O2)가 형성되지 않을 수 있다.
도 5b를 참조하면, 상기 방법은 패시베이션 층(20) 상에 제1 하부 홀(H1a)을 가진 하부 절연층(31)을 형성하는 것을 더 포함할 수 있다. 도 4b와 비교하여, 제2 하부 홀(H1b)이 형성되지 않을 수 있다.
도 5c를 참조하면, 상기 방법은 제1 금속 패드(15a)의 상면, 제1 하부 홀(H1a)의 측벽, 및 하부 절연층(31)의 상면 상에 컨포멀하게 하부 금속 라이너(41)를 형성하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 제1 트렌치(T1)를 갖는 제1 마스크 패턴(M1)을 형성하는 것을 더 포함할 수 있다. 제1 트렌치(T1)는 제1 영역(R1) 내의 하부 금속 라이너(41)를 노출시킬 수 있다.
도 5e를 참조하면, 상기 방법은 제1 트렌치(T1) 내에 제1 재배선 패드(51)를 형성하는 것을 더 포함할 수 있다.
도 5f를 참조하면, 상기 방법은 제1 마스크 패턴(M1)을 제거하는 것을 더 포함할 수 있다. 제1 마스크 패턴(M1)이 제거되어, 하부 금속 라이너(41)가 노출될 수 있다.
도 5g를 참조하면, 상기 방법은 노출된 하부 금속 라이너(41)를 제거하여 제1 재배선 패드(51)를 형성하는 것을 더 포함할 수 있다.
도 5h를 참조하면, 상기 방법은 상부 홀(H2) 및 그루브(G)를 갖는 상부 절연층을 형성하는 것을 포함할 수 있다. 상부 홀(H2)은 제2 금속 패드(15b)의 상면을 노출시킬 수 있고, 그루브(G)는 제1 재배선 패드(51)의 상면을 노출시킬 수 있다.
이후, 상기 방법은 도 4i 내지 4l을 참조하여 설명된 공정들을 수행하여 도 1a 내지 1c에 도시된 반도체 소자를 형성하는 것을 더 포함할 수 있다.
도 6a 내지 6f는 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 6a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5a 내지 5g를 참조하여 설명된 공정들을 수행하고, 제1 재배선 패드(51) 및 하부 절연층(31) 상에 상부 홀(H2)을 갖는 상부 절연층(33)을 형성하는 것을 포함할 수 있다. 도 5h와 비교하여, 그루브(G)가 형성되지 않을 수 있다.
도 6b를 참조하면, 상기 방법은 노출된 제2 금속 패드(15b)의 상면, 상부 홀(H2)의 내벽들, 및 상부 절연층(33)의 상면 상에 상부 금속 라이너(42)를 컨포멀하게 형성하는 것을 더 포함할 수 있다.
도 6c를 참조하면, 상기 방법은 제2 트렌치(T2)를 갖는 제2 마스크 패턴(M2)을 형성하는 것을 더 포함할 수 있다. 제2 트렌치(T2)는 제2 영역(R2) 내에서 상부 금속 라이너(42)를 노출시킬 수 있다. 제2 트렌치(T2) 내에 상부 홀(H2)이 노출될 수 있다.
도 6d를 참조하면, 상기 방법은 상부 홀(H2) 및 제2 트렌치(T2) 내에 제2 재배선 패드(52)를 형성하는 것을 더 포함할 수 있다.
도 6e를 참조하면, 상기 방법은 제2 마스크 패턴(M2)을 제거하고, 노출된 상부 금속 라이너(42)를 제거하는 것을 더 포함할 수 있다.
도 6f를 참조하면, 상기 방법은 제3 마스크 패턴(M3)을 형성하고, 상부 절연층(33)을 선택적으로 제거하는 식각 공정을 수행하여 제1 재배선 패드(51)를 노출시키는 그루브(G)를 형성하는 것을 포함할 수 있다.
이후, 상기 방법은 제3 마스크 패턴(M3)을 제거하여 도 1a 내지 1c에 도시된 반도체 소자를 형성하는 것을 더 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 칩 바디 15a: 제1 금속 패드
15b: 제2 금속 패드 20: 패시베이션 층
30: 리프트-업 층 31: 하부 절연층
33: 상부 절연층 35: 보호 절연층
41: 하부 금속 라이너 42: 상부 금속 라이너
51: 제1 재배선 패드 51v: 제1 비아부
51e: 제1 연장부 51p: 제1 패드부
52: 제2 재배선 패드 52v: 제2 비아부
52e: 제2 연장부 52p: 제2 패드부
61: 제1 필라 61a: 제1 포스트
61b: 제1 본딩부 62: 제2 필라
62a: 제2 포스트 62b: 제2 본딩부
70: 회로 기판 71a: 제1 와이어
71b: 제1 칩 와이어 베이스 71c: 제1 기판 와이어 베이스
72a: 제2 와이어 72b: 제2 칩 와이어 베이스
72c: 제1 기판 와이어 베이스 73: 제1 기판 본딩 패드
74: 제2 기판 본딩 패드 81: 제1 접속 홀
82: 제2 접속 홀 R1: 제1 영역
R2: 제2 영역 O1: 제1 개구부
O2: 제2 개구부 H1a: 제1 하부 홀
H1b: 제2 하부 홀 H2: 상부 홀
M1: 제1 마스크 패턴 M2: 제2 마스크 패턴
M3: 제3 마스크 패턴 T1: 제1 트렌치
T2: 제2 트렌치 G: 그루브

Claims (20)

  1. 칩 바디;
    상기 칩 바디 상의 패시베이션 층;
    상기 패시베이션 층 상의 하부 절연층;
    상기 하부 절연층 상에 배치된 제1 재배선 패드;
    상기 하부 절연층 상의 상부 절연층, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고; 및
    상기 상부 절연층 상의 제2 재배선 패드를 포함하고,
    상기 제2 재배선 패드의 상면은 상기 제1 재배선 패드의 상기 상면보다 높은 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 칩 바디는:
    제1 영역 내에 배치된 제1 금속 패드; 및
    제2 영역 내에 배치된 제2 금속 패드를 더 포함하고,
    상기 패시베이션 층은 상기 제1 금속 패드의 상면 및 상기 제2 금속 패드의 상면을 노출하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 재배선 패드는:
    상기 하부 절연층을 관통하여 상기 제1 금속 패드와 연결된 제1 비아부;
    상기 제1 비아부로부터 제1 수평 방향으로 연장하도록 상기 하부 절연층 상에 배치된 제1 연장부; 및
    상기 제1 연장부의 끝 부분에 해당하는 제1 패드부를 포함하고,
    상기 제1 비아부는 상기 칩 바디의 중앙에 가깝게 배치되고, 및
    상기 제1 패드부는 상기 칩 바디의 에지에 가깝게 배치되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 재배선 패드는:
    상기 상부 절연층 및 상기 하부 절연층을 관통하여 상기 제2 금속 패드와 연결된 제2 비아부;
    상기 제2 비아부로부터 상기 제1 수평 방향으로 연장하도록 상기 상부 절연층 상에 배치된 제2 연장부; 및
    상기 제2 연장부의 끝 부분에 해당하는 제2 패드부를 포함하고,
    상기 제2 비아부는 상기 칩 바디의 상기 중앙에 가깝게 배치되고, 및
    상기 제2 패드부는 상기 칩 바디의 상기 에지에 가깝게 배치되는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 재배선 패드의 하면 상에 컨포멀하게 형성된 제1 금속 라이너; 및
    상기 제2 재배선 패드의 하면 상에 컨포멀하게 형성된 제2 금속 라이너를 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 재배선 패드 및 상기 재배선 패드를 덮는 보호 절연층을 더 포함하고, 및
    상기 보호 절연층은 상기 제1 재배선 패드의 일부를 노출하는 제1 접속 홀 및 상기 제2 재배선 패드의 일부를 노출하는 제2 접속 홀을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 접속 홀 내에 배치된 제1 필라 및 상기 제2 접속 홀 내에 배치된 제2 필라를 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 필라의 상단과 상기 제2 필라의 상단은 동일한 레벨에 위치하는 반도체 소자.
  9. 제1 금속 패드 및 제2 금속 패드를 갖는 칩 바디;
    상기 칩 바디 상의 패시베이션 층;
    상기 패시베이션 층 상의 하부 절연층;
    상기 하부 절연층 상에 배치된 제1 재배선 패드;
    상기 하부 절연층 상의 상부 절연층, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고;
    상기 상부 절연층 상의 제2 재배선 패드를 포함하고,
    상기 제1 재배선 층은:
    상기 하부 절연층을 수직으로 관통하여 상기 제1 금속 패드와 연결된 제1 비아부; 및
    상기 제1 비아부로부터 제1 수평 방향으로 연장하는 제1 연장부를 포함하고,
    상기 제2 재배선 층은:
    상기 상부 절연층 및 하부 절연층을 수직으로 관통하여 상기 제2 금속 패드와 연결된 제2 비아부; 및
    상기 제2 비아부로부터 제2 수평 방향으로 연장하는 제2 연장부를 포함하는 반도체 소자.
  10. 칩 바디 상에 배치된 하부 절연층;
    상기 하부 절연층 상에 배치된 다수의 제1 재배선 패드들;
    상기 하부 절연층 상에 배치되고 상기 다수의 제1 재배선 패드들을 노출하는 그루브들을 갖는 상부 절연층;
    상기 상부 절연층 상에 배치된 다수의 제2 재배선 패드들을 포함하고,
    상기 다수의 제1 재배선 패드들과 상기 다수의 제2 재배선 패드들은 제1 수평 방향으로 평행하도록 연장하고, 및
    상기 다수의 제1 재배선 패드들과 상기 다수의 제2 재배선 패드들은 제2 수평 방향으로 교번하도록 배치된 반도체 소자.
  11. 제10항에 있어서,
    상기 다수의 제2 재배선 패드들은 상기 다수의 제1 재배선 패드들보다 높은 레벨에 위치하는 반도체 소자.
  12. 제10항에 있어서,
    상기 칩 바디는:
    제1 영역 내에 배치된 제1 금속 패드들; 및
    제2 영역 내에 배치된 제2 금속 패드들을 포함하고,
    상기 제1 재배선 패드들은 각각, 상기 하부 절연층을 관통하여 상기 제1 금속 패드들과 연결된 제1 비아부, 상기 제1 비아부로부터 상기 제1 수평 방향으로 연장하는 제1 연장부를 포함하고,
    상기 제2 재배선 패드들은 각각, 상기 상부 절연층 및 상기 하부 절연층을 관통하여 상기 제2 금속 패드들과 연결된 제2 비아부, 상기 제2 비아부로부터 상기 제1 수평 방향으로 연장하는 제2 연장부를 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 재배선 패드들은 상기 제1 연장부들의 끝 부분들에 해당하는 제1 패드부들을 더 포함하고,
    상기 제2 재배선 패드들은 상기 제2 연장부들의 끝 부분들에 해당하는 제2 패드부들을 더 포함하고, 및
    상기 제1 패드부들 및 상기 제2 패드부들은 상기 칩 바디의 에지와 가깝게 배치된 반도체 소자.
  14. 제1 금속 패드 및 제2 금속 패드를 가진 칩 바디를 준비하고,
    상기 칩 바디 상에 패시베이션 층을 형성하고,
    상기 패시베이션 층 상에 하부 절연층을 형성하고,
    상기 하부 절연층 상에 제1 재배선 패드를 형성하고,
    상기 하부 절연층 상에 상부 절연층을 형성하되, 상기 상부 절연층은 상기 제1 재배선 패드의 상면을 노출하는 그루브를 갖고, 및
    상기 상부 절연층 상에 제2 재배선 패드를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  15. 제14항에 있어서,
    상기 제1 재배선 패드를 형성하는 것은:
    상기 하부 절연층을 수직으로 관통하여 상기 제1 금속 패드의 상면을 노출시키는 하부 홀을 형성하고,
    상기 제1 금속 패드의 상기 상면, 상기 하부 홀의 내벽, 및 상기 하부 절연층의 상면 상에 하부 금속 라이너를 형성하고,
    상기 하부 금속 라이너 상에 제1 트렌치를 갖는 제1 마스크 패턴을 형성하고, 및
    상기 제1 트렌치 내에 노출된 상기 하부 금속 라이너 상에 상기 제1 재배선 패드를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 제2 재배선 패드를 형성하는 것은:
    상기 상부 절연층 및 상기 하부 절연층을 수직으로 관통하여 상기 제2 금속 패드의 상면을 노출시키는 상부 홀을 형성하고,
    상기 제2 금속 패드의 상기 상면, 상기 상부 홀의 내벽, 및 상기 상부 절연층의 상면 상에 상부 금속 라이너를 형성하고,
    상기 상부 금속 라이너 상에 제2 트렌치를 갖는 제2 마스크 패턴을 형성하고, 및
    상기 제2 트렌치 내에 노출된 상기 상부 금속 라이너 상에 상기 제2 재배선 패드를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  17. 제14항에 있어서,
    상기 제1 재배선 패드는:
    상기 하부 절연층 및 상기 패시베이션 층을 수직으로 관통하여 상기 제1 금속 패드와 연결된 제1 비아부;
    상기 제1 비아부로부터 수평 방향으로 연장하는 제1 연장부; 및
    상기 제1 연장부의 끝 부분에 해당하는 제1 패드부를 포함하고,
    상기 제1 비아부는 상기 칩 바디의 중앙에 가깝게 배치되고, 및
    상기 제1 패드부는 상기 칩 바디의 에지에 가깝게 배치되는 반도체 소자 제조 방법.
  18. 제17항에 있어서,
    상기 제2 재배선 패드는:
    상기 상부 절연층, 상기 하부 절연층, 및 상기 패시베이션 층을 수직으로 관통하여 상기 제2 금속 패드와 연결된 제2 비아부;
    상기 제2 비아부로부터 상기 수평 방향으로 연장하는 제2 연장부; 및
    상기 제2 연장부의 끝 부분에 해당하는 제2 패드부를 포함하고,
    상기 제2 비아부는 상기 칩 바디의 상기 중앙에 가깝게 배치되고, 및
    상기 제2 패드부는 상기 칩 바디의 상기 에지에 가깝게 배치되는 반도체 소자 제조 방법.
  19. 제14항에 있어서,
    상기 상부 절연층 상에 상기 제1 재배선 패드 및 상기 제2 재배선 패드를 덮는 보호 절연층을 형성하는 것을 더 포함하고,
    상기 보호 절연층은 상기 제1 재배선 패드의 일부를 노출하는 제1 접속 홀 및 상기 제2 재배선 패드를 덮는 제2 접속 홀을 갖는 반도체 소자 제조 방법.
  20. 제19항에 있어서,
    상기 제1 접속 홀 및 상기 제2 접속 홀 내에 제1 금속 필라 및 제2 금속 필라를 각각 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
KR1020210110069A 2021-08-20 2021-08-20 서로 다른 레벨에 배치된 재배선 패드들을 포함하는 반도체 소자 및 그 제조 방법 Pending KR20230027833A (ko)

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