[go: up one dir, main page]

KR20230004147A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230004147A
KR20230004147A KR1020210086035A KR20210086035A KR20230004147A KR 20230004147 A KR20230004147 A KR 20230004147A KR 1020210086035 A KR1020210086035 A KR 1020210086035A KR 20210086035 A KR20210086035 A KR 20210086035A KR 20230004147 A KR20230004147 A KR 20230004147A
Authority
KR
South Korea
Prior art keywords
pads
chips
chip
bonding pads
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210086035A
Other languages
English (en)
Inventor
박민경
김도현
성재규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210086035A priority Critical patent/KR20230004147A/ko
Priority to US17/665,810 priority patent/US12237304B2/en
Priority to CN202210376678.4A priority patent/CN115547996A/zh
Publication of KR20230004147A publication Critical patent/KR20230004147A/ko
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/4909—Loop shape arrangement
    • H01L2224/49095—Loop shape arrangement parallel in plane
    • H01L2224/49097—Loop shape arrangement parallel in plane vertical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하는 패키지 기판; 상기 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 제1 본딩 패드들을 연결하는 제1 하부 와이어들; 상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 제2 본딩 패드들을 연결하는 제2 하부 와이어들; 상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 제3 본딩 패드들을 연결하는 제1 상부 와이어들; 및 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 제4 본딩 패드들을 연결하는 제2 상부 와이어들을 포함할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는 것에 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다. 소형화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하는 패키지 기판; 상기 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 제1 본딩 패드들을 연결하는 제1 하부 와이어들; 상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 제2 본딩 패드들을 연결하는 제2 하부 와이어들; 상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 제3 본딩 패드들을 연결하는 제1 상부 와이어들; 및 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 제4 본딩 패드들을 연결하는 제2 상부 와이어들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩 스택과 상기 패키지 기판을 연결하는 하부 와이어들; 상기 제2 칩 스택과 상기 패키지 기판을 연결하는 상부 와이어들; 상기 제1 칩들의 상기 제1 파워/그라운드 패드들을 서로 연결하는 제1 연결 와이어들; 상기 제2 칩들의 상기 제2 파워/그라운드 패드들을 서로 연결하는 제2 연결 와이어들; 및 서로 인접하는 상기 제1 및 제2 칩들의 상기 제1 및 제2 파워/그라운드 패드들을 연결하는 제3 연결 와이어들을 포함하되, 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들 각각은 상기 상부 와이어들 중 하나, 상기 제2 연결 와이어들 중 하나, 및 상기 제3 연결 와이어들 중 하나와 공통으로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하는 패키지 기판; 상기 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것; 상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것; 상기 제1 및 제2 칩 스택들과 이격되어 상기 패키지 기판 상에 제공되는 제3 칩으로서, 상기 제1 방향을 따라 서로 번갈아 배열되는 제1 및 제2 칩 패드들을 포함하는 것; 상기 제1 칩들의 상기 제1 파워/그라운드 패드들을 서로 연결하는 제1 연결 와이어들; 상기 제2 칩들의 상기 제2 파워/그라운드 패드들을 서로 연결하는 제2 연결 와이어들; 및 서로 인접하는 상기 제1 및 제2 칩들의 상기 제1 및 제2 파워/그라운드 패드들을 연결하는 제3 연결 와이어들; 상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 제1 본딩 패드들을 연결하는 제1 하부 와이어들; 상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 제2 본딩 패드들을 연결하는 제2 하부 와이어들; 상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 상기 제3 칩의 상기 제1 칩 패드들을 연결하는 제1 상부 와이어들; 및 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 상기 제3 칩의 상기 제2 칩 패드들을 연결하는 제2 상부 와이어들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 칩 스택의 신호 패드들은 하부 와이어들을 통해 패키지 기판과 연결되고, 상부 칩 스택의 신호 패드들은 상부 와이어들을 통해 패키지 기판과 연결될 수 있다. 이에 따라, 하부 칩 스택과 상부 칩 스택의 입출력 신호들이 서로 다른 채널들을 통해 입출력될 수 있다.
실시예들에 따르면, 상부 칩 스택의 신호 패드들에 연결되는 제1 상부 와이어들 사이에 파워/그라운드 패드들에 연결되는 제2 상부 와이어들이 각각 연결될 수 있다. 이에 따라, 제2 상부 와이어들은 제2 칩들을 동작시킬 때 제1 상부 와이어들 사이의 전기적 간섭 또는 크로스토크를 차폐시키는 역할을 할 수 있다. 따라서, 제2 칩들의 동작 속도가 저하되는 것을 줄일 수 있으며, 반도체 패키지의 신호 정합성(signal integrity)가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 2의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 5의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 7는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 7의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 9의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 11a의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 13의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 15의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 17의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 19의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 21a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 21b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 21a의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 22a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 22b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 22a의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 23은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다. 도 2 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 2의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 반도체 패키지는 패키지 기판(100), 패키지 기판(100) 상의 제1 칩 스택(CS1), 제1 칩 스택(CS1) 상의 제2 칩 스택(CS2), 제1 및 제2 상부 와이어들(UW1, UW2), 제1 및 제2 하부 와이어들(LW1, LW2), 제1, 제2, 및 제3 연결 와이어들(CW1, CW2, CW3), 및 몰딩막(300)을 포함할 수 있다.
패키지 기판(100)은 인쇄 회로 기판(printed circuit board: PCB), 플렉서블(flexible) 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 예로, 패키지 기판(100)은 그 내부에 내부 배선들이 형성된 인쇄회로기판(printed circuit board)일 수 있다. 패키지 기판(100)은 그것의 상면에 배치되는 본딩 패드들(BP1~BP4) 및 그것의 하면에 배치되는 접속 패드들(103)을 포함할 수 있다. 본딩 패드들(BP1~BP4)은 내부 배선들을 통해 접속 패드들(103)과 전기적으로 연결될 수 있다. 본딩 패드들(BP1~BP4)은 금속 물질의 와이어들을 통해 제1 및 제2 칩 스택들(CS1, CS2)의 칩 패드들과 전기적으로 연결될 수 있다. 접속 패드들(103)에 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 연결 단자들(105)이 부착될 수 있다.
실시예들에 따르면, 패키지 기판(100)의 본딩 패드들은 패키지 기판(100)의 상면과 나란한 제1 방향(D1)을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들(BP1, BP2), 제1 방향(D1)과 교차하는 제2 방향(D2)으로 제1 본딩 패드들(BP1)과 이격되는 제3 본딩 패드들(BP3), 및 제2 방향(D2)으로 제2 본딩 패드들(BP2)과 이격되는 제4 본딩 패드들(BP4)을 포함할 수 있다.
제1 및 제2 본딩 패드들(BP1, BP2)은 제3 및 제4 본딩 패드들(BP3, BP4)에 비해 제1 칩 스택(CS1)에 인접하게 배치될 수 있다. 제1 본딩 패드들(BP1)과 제3 본딩 패드들(BP3) 간의 거리는 제2 본딩 패드들(BP2)과 제4 본딩 패드들(BP4) 간의 거리와 실질적으로 동일할 수 있다.
제1 및 제3 본딩 패드들(BP1, BP3)은 신호 단자에 연결될 수 있으며, 제2 및 제4 본딩 패드들(BP2, BP4)은 파워/그라운드 단자에 연결될 수 있다. 제1 및 제3 본딩 패드들(BP1, BP3)의 수가 각각, 3개로 형성되고, 제2 및 제4 본딩 패드들(BP2, BP4)의 수가 각각 2개인 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 칩 스택(CS1)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 복수의 제1 칩들(110)을 포함할 수 있다. 제1 칩들(110)은 패키지 기판(100) 상에 제2 방향(D2)을 따라 계단식(staircase) 또는 캐스케이드(cascade) 구조로 적층될 수 있다.
제1 칩들(110) 각각은 각 제1 칩(110)의 에지에 칩 패드들이 배열되는 구조를 가질 수 있으며, 제1 칩들(110)은 각각의 아래에 위치하는 제1 칩(110)의 칩 패드들을 노출시키면서 적층될 수 있다.
제1 칩들(110) 각각은 신호들을 입출력하는 제1 신호 패드들(111) 및 파워 또는 그라운드 신호들이 입력되는 제1 파워/그라운드 패드들(113)을 포함할 수 있다. 제1 신호 패드들(111)과 제1 파워/그라운드 패드들(113)은 제1 방향(D1)을 따라 서로 번갈아 배열될 수 있다.
제1 칩들(110)은 데이터를 저장하는 메모리 칩들일 수 있다. 일 예로, 제1 칩들(110)은 DRAM(dynamic random access memory) 칩, SRAM(Static Random Access Memory) 칩, NAND 플래시 메모리(NAND Flash Memory) 칩, PRAM 칩, RRAM 칩, FeRAM 칩, 또는 MRAM 칩일 수 있다.
제2 칩 스택(CS2)은 제1 칩 스택(CS1) 상에 접착막(ADL)을 이용하여 적층된 복수의 제2 칩들(120)을 포함할 수 있다. 제2 칩들(120)은 제1 칩 스택(CS1) 상에 제2 방향(D2)을 따라 계단식 또는 캐스케이드 구조로 적층될 수 있다. 제2 칩들(120)은 접착막(ADL)을 통해 서로 부착될 수 있다. 제2 칩들(120)은 데이터를 저장하는 메모리 칩들일 수 있으며, 제1 칩들(110)과 동일한 특성을 가질 수 있다.
제2 칩들(120) 각각은 각 제2 칩(120)의 에지에 칩 패드들이 배열되는 구조를 가질 수 있으며, 제2 칩들(120)은 각각의 아래에 위치하는 제2 칩(120)의 칩 패드들을 노출시키면서 적층될 수 있다.
제2 칩들(120) 각각은 신호들을 입출력하는 제2 신호 패드들(121) 및 파워 또는 그라운드 신호들이 입력되는 제2 파워/그라운드 패드들(123)을 포함할 수 있다. 제2 신호 패드들(121)과 제2 파워/그라운드 패드들(123)은 제1 방향(D1)을 따라 서로 번갈아 배열될 수 있다.
제1 및 제2 칩들(110, 120) 각각에서 칩 패드들은 제1 방향(D1)을 따라 제1 피치(P1)로 배열될 수 있으며, 패키지 기판(100) 상에서 제1 및 제2 본딩 패드들(BP1, BP2; 또는 제3 및 제4 본딩 패드들(BP3, BP4)은 제1 방향(D1)을 따라 제2 피치(P2)로 배열될 수 있다. 일 예로, 제2 피치(P2)는 제1 피치(P1)와 실질적으로 동일할 수 있다. 일 예에서, 제1 피치(P1)는 약 50㎛ 내지 200㎛일 수 있다.
다른 예로, 도 4를 참조하면, 패키지 기판(100) 상에서 제1 및 제2 본딩 패드들(BP1, BP2; 또는 제3 및 제4 본딩 패드들(BP3, BP4))은 제1 방향(D1)을 따라 제2 피치(P2)로 배열될 수 있으며, 제2 피치(P2)는 제1 및 제2 칩들(110, 120) 각각에서 칩 패드들의 제1 피치(P1)보다 클 수 있다.
나아가, 실시예들에서 패키지 기판(100)의 본딩 패드들(BP1~BP4)의 크기가 제1 및 제2 칩들(110, 120)의 칩 패드들(111, 113, 121, 123)의 크기에 비해 큰 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 본딩 패드들 및 칩 패드들의 크기가 실질적으로 동일할 수도 있다.
실시예들에 따르면, 제1 칩들(110)의 입출력 신호들과 제2 칩들(120)의 입출력 신호들은 서로 다른 채널들을 통해 출력될 수 있다. 제1 칩들(110)의 제1 신호 패드들(111)과 제2 칩들(120)의 제2 신호 패드들(121)은 전기적으로 서로 분리될 수 있다. 제1 칩들(110)의 제1 파워/그라운드 패드들(113)과 제2 칩들(120)의 제2 파워/그라운드 패드들(123)은 서로 전기적으로 연결될 수 있다.
제1 연결 와이어들(CW1)은 제1 칩들(110)의 칩 패드들을 서로 전기적으로 연결할 수 있다. 즉, 제1 칩들(110)의 제1 신호 패드들(111)은 제1 연결 와이어들(CW1)을 통해 서로 연결되고, 제1 칩들(110)의 제1 파워/그라운드 패드들(113)은 제1 연결 와이어들(CW1)을 통해 서로 연결될 수 있다.
제2 연결 와이어들(CW2)은 제2 칩들(120)의 칩 패드들을 서로 전기적으로 연결할 수 있다. 즉, 제2 칩들(120)의 제2 신호 패드들(121)은 제2 연결 와이어들(CW2)을 통해 서로 연결되고, 제2 칩들(120)의 제2 파워/그라운드 패드들(123)은 제2 연결 와이어들(CW2)을 통해 서로 연결될 수 있다.
제3 연결 와이어들(CW3)은 최상층 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 최하층 제2 칩(120)의 제2 파워/그라운드 패드들(123)을 연결할 수 있다.
제1 하부 와이어들(LW1)은 제1 칩 스택(CS1)에서 최하층에 위치하는 제1 칩(110)의 제1 신호 패드들(111)과 패키지 기판(100)의 제1 본딩 패드들(BP1)을 연결할 수 있다.
제2 하부 와이어들(LW2)은 최하층에 위치하는 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 패키지 기판(100)의 제2 본딩 패드들(BP2)을 연결할 수 있다.
제1 상부 와이어들(UW1)은 제2 칩 스택(CS2)에서 최하층에 위치하는 제2 칩(120)의 제2 신호 패드들(121)과 패키지 기판(100)의 제3 본딩 패드들(BP3)을 연결할 수 있다. 제1 상부 와이어들(UW1)은 제1 연결 와이어들(CW1) 및 제1 하부 와이어들(LW1) 위를 지나 제3 본딩 패드들(BP3)에 본딩될 수 있다. 제1 상부 와이어들(UW1)은 제1 하부 와이어들(LW1)보다 길 수 있다. 제1 상부 와이어들(UW1)의 길이는 제1 하부 와이어들(LW1)의 길이의 약 2배 내지 10배일 수 있다.
제2 상부 와이어들(UW2)은 최하층에 위치하는 제2 칩(120)의 제2 파워/그라운드 패드들(123)과 패키지 기판(100)의 제4 본딩 패드들(BP4)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제1 및 제3 연결 와이어들(CW3) 및 제2 하부 와이어들(LW2) 위를 지나 제4 본딩 패드들(BP4)에 본딩될 수 있다. 제2 상부 와이어들(UW2)은 제2 하부 와이어들(LW2)보다 길 수 있다. 제2 상부 와이어들(UW2)은 제1 상부 와이어들(UW1)과 실질적으로 동일한 길이를 가질 수 있다. 제2 상부 와이어들(UW2)의 길이는 제2 하부 와이어들(LW2)의 길이의 약 2배 내지 10배일 수 있다.
제2 상부 와이어들(UW2) 각각은 서로 인접하는 제1 상부 와이어들(UW1) 사이에 제공될 수 있다. 이에 따라, 제2 상부 와이어들(UW2)은 제2 칩들(120)을 동작시킬 때 제1 상부 와이어들(UW1) 사이의 전기적 간섭 또는 크로스토크를 차폐시키는 역할을 할 수 있다. 따라서, 제2 칩들(120)의 동작 속도가 저하되는 것을 줄일 수 있으며, 반도체 패키지의 신호 정합성(signal integrity)가 향상될 수 있다.
제2 칩 스택(CS2)에서 최하층의 제2 칩(120)의 제2 신호 패드들(121) 각각에 2개의 와이어들(CW2, UW1)이 본딩될 수 있다. 또한, 제2 칩 스택(CS2)에서 최하층의 제2 칩(120)의 제2 파워/그라운드 패드들(123) 각각에 3개의 와이어들(CW2, CW3, UW2)이 본딩될 수 있다.
몰딩막(300)은 패키지 기판(100)의 상면 상에서 제1 및 제2 칩 스택들(CS1, CS2), 및 본딩 와이어들(LW1, LW2, UW1, UW2, CW1, CW2, CW3)을 덮을 수 있다. 몰딩막(300)의 두께는 제1 및 제2 칩 스택들(CS1, CS2)의 두께의 합보다 클 수 있다. 몰딩막(300)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
이하, 도면들을 참조하여 본 발명의 다양한 실시예들에 따른 반도체 패키지에 대해 설명하며, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타낸다. 또한, 설명의 간략함을 위해 앞서 설명된 실시예들과 중복되는 내용들을 생략하고, 차이점들에 대해 설명하기로 한다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 5의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 5, 도 6a 및 도 6b를 참조하면, 제1 및 제2 상부 와이어들(UW1, UW2)은 제2 칩 스택(CS2)의 최상층 제2 칩(120)과 전기적으로 연결될 수 있다. 즉, 제1 상부 와이어들(UW1)은 최상층 제2 칩(120)의 제2 신호 패드들(121)과 패키지 기판(100)의 제3 본딩 패드들(BP3)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 최상층 제2 칩(120)의 제2 파워/그라운드 패드들(123)과 패키지 기판(100)의 제4 본딩 패드들(BP4)을 연결할 수 있다.
이 실시예에 따르면, 제1 및 제2 칩들(110, 120)의 칩 패드들 각각에 2개의 본딩 와이어들이 본딩될 수 있다.
도 7는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 7의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 7, 도 8a, 및 도 8b를 참조하면, 제1 상부 와이어들(UW1)은 제2 칩 스택(CS2)에서 최하층 제2 칩(120)의 제2 신호 패드들(121)과 패키지 기판(100)의 제3 본딩 패드들(BP3)을 연결할 수 있다.
제2 상부 와이어들(UW2)은 제1 칩 스택(CS1)에서 최하층 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 패키지 기판(100)의 제4 본딩 패드들(BP4)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제1 하부 와이어들(LW1)의 위를 지나 제4 본딩 패드들(BP4)에 연결될 수 있다. 제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이와 다를 수 있으며, 일 예로, 제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이보다 짧을 수 있다.
이 실시예에 따르면, 제1 칩 스택(CS1)에서 최하층 제1 칩(110)의 제1 파워/그라운드 패드들(113) 각각에 3개의 본딩 와이어들이 본딩될 수 있다.
제2 상부 와이어들(UW2)이 최하층 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 연결되는 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 제2 상부 와이어들(UW2)은 제1 칩 스택(CS1)의 제1 칩들(110) 중 하나 또는 제2 칩 스택(CS2)의 제2 칩들(120) 중 하나와 연결될 수 있다.
제1 상부 와이어들(UW1)이 최하층 제2 칩(120)에 연결되고, 제2 상부 와이어들(UW2)이 최상층 제2 칩(120)에 연결될 수도 있다. 이러한 경우, 제2 상부 와이어들(UW2)이 제1 상부 와이어들(UW1)보다 길 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 9의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 칩 스택(CS1)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 4개의 제1 칩들(110)을 포함할 수 있다. 제2 칩 스택(CS2)은 제1 칩 스택(CS1) 상에 접착막(ADL)을 이용하여 적층된 4개의 제2 칩들(120)을 포함할 수 있다.
제1 칩 스택(CS1)에서 제1 칩들(110)의 적층 수는 이에 제한되지 않으며, 6개, 8개, 16개 등일 수도 있다. 마찬가지로, 제2 칩들(120)의 적층 수는 6개, 8개, 16개 등일 수도 있다. 또한, 제1 칩들(110)의 적층 수와 제2 칩들(120)의 적층 수가 다를 수도 있다.
앞서 설명한 바와 같이, 제1 연결 와이어들(CW1)이 제1 칩들(110)을 서로 연결할 수 있으며, 제2 연결 와이어들(CW2)은 제2 칩들(120)을 서로 연결할 수 있다.
제3 연결 와이어들(CW3)은 최상층 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 최하층 제2 칩(120)의 제2 파워/그라운드 패드들(123)을 연결할 수 있다.
제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 패키지 기판(100)의 제3 본딩 패드들(BP3)을 연결할 수 있다. 일 예로, 제1 상부 와이어들(UW1)은 최하층의 제2 칩(120)의 제2 신호 패드들(121)에 연결될 수 있다.
제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 패키지 기판(100)의 제4 본딩 패드들(BP4)을 연결할 수 있다.
제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이와 실질적으로 동일할 수도 있다. 이와 달리, 제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이와 다를 수도 있다. 일 예로, 제1 상부 와이어들(UW1)은 최하층 제2 칩(120)에 연결되고, 제2 상부 와이어들(UW2)은 최하층 제2 칩(120)과 다른 하나의 제2 칩(120)에 연결될 수도 있다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다. 도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 11a의 A-A'선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 11a, 도 12a 및 도 12b를 참조하면, 이 실시예에 따른 반도체 패키지는 패키지 기판(100), 제1 칩 스택(CS1), 제1 칩 스택(CS1) 상의 제2 칩 스택(CS2), 컨트롤러 칩(200), 제1 및 제2 상부 와이어들(UW1, UW2), 제1 및 제2 하부 와이어들(LW1, LW2), 제1, 제2, 및 제3 연결 와이어들(CW1, CW2, CW3), 및 몰딩막(300)을 포함할 수 있다.
패키지 기판(100)은 앞서 설명한 바와 같이, 제1 방향(D1)을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들(BP1, BP2), 제2 방향(D2)으로 제1 본딩 패드들(BP1)과 이격되는 제3 본딩 패드들(BP3), 및 제2 방향(D2)으로 제2 본딩 패드들(BP2)과 이격되는 제4 본딩 패드들(BP4)을 포함할 수 있다. 여기서, 제1 및 제2 본딩 패드들(BP1, BP2)은 제1 칩 스택(CS1)과 인접할 수 있으며, 제3 및 제4 본딩 패드들(BP3, BP4)은 컨트롤러 칩(200)과 인접할 수 있다.
컨트롤러 칩(200)은 컨트롤러 칩(200)의 에지에 배열된 칩 패드들을 포함할 수 있다. 컨트롤러 칩(200)의 칩 패드들은 제1 방향(D1)을 따라 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 제1 및 제2 칩들(110, 120) 각각에서 칩 패드들의 제1 피치(P1)와 실질적으로 동일할 수 있다.
컨트롤러 칩(200)의 칩 패드들은 제1 및 제2 칩 패드들(CP1, CP2)을 포함할 수 있다. 제1 및 제2 칩 패드들(CP1, CP2)은 제1 방향(D1)을 따라 서로 번갈아 배열될 수 있다. 컨트롤러 칩(200)의 제1 칩 패드들(CP1)은 제어 신호들 또는 데이터 신호들을 입출력할 수 있으며, 제2 칩 패드들(CP2)은 파워 또는 그라운드 신호가 입력될 수 있다.
컨트롤러 칩(200)은 중앙처리장치(CPU), 내부 메모리(internal memory), 버퍼 메모리 제어부(buffer memory control unit), 호스트 인터페이스, 및 플래시 인터페이스를 포함할 수 있다.
컨트롤러 칩(200) 대신 버퍼 메모리 칩이 제공될 수도 있으며, 버퍼 메모리 칩은 휘발성(volatile) 메모리 칩일 수 있다. 예를 들어, 버퍼 메모리 칩은 DRAM (dynamic random access memory) 칩일 수 있다.
이 실시예에 따르면, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 컨트롤러 칩(200)의 제1 칩 패드들(CP1)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 컨트롤러 칩(200)의 제2 칩 패드들(CP2)을 연결할 수 있다.
제1 하부 와이어들(LW1)은 제1 칩들(110) 중 하나의 제1 신호 패드들(111)과 패키지 기판(100)의 제1 본딩 패드들(BP1)을 연결할 수 있다. 제2 하부 와이어들(LW2)은 제1 칩들(110) 중 하나의 제1 파워/그라운드 패드들(113)과 패키지 기판(100)의 제2 본딩 패드들(BP2)을 연결할 수 있다.
컨트롤러 칩(200)의 제1 칩 패드들(CP1)은 제1 본딩 와이어들(W1)을 통해 패키지 기판(100)의 제3 본딩 패드들(BP3)에 연결될 수 있다. 컨트롤러 칩(200)의 제2 칩 패드들(CP2)은 제2 본딩 와이어들(W2)을 통해 패키지 기판(100)의 제4 본딩 패드들(BP4)에 연결될 수 있다.
한편, 도 11b에 도시된 실시예에 따르면, 컨트롤러 칩(200)의 칩 패드들은 제1 방향(D1)을 따라 배열된 칩 패드들이 하나의 열을 구성할 수 있고, 컨트롤러 칩(200)의 에지에 인접하게 적어도 3열의 칩 패드들을 포함할 수 있다.
일 예로, 컨트롤러 칩(200)은 제2 방향(D2)을 따라 차례로 제1, 제2, 및 제3 열들을 포함할 수 있으며, 제2 열을 구성하는 칩 패드들은 제1 및 제2 칩 패드들(CP1, CP2)을 포함할 수 있다. 제1 및 제2 칩 패드들(CP1, CP2)은 제1 방향(D1)을 따라 서로 번갈아 배열될 수 있다. 앞서 설명한 바와 같이, 제1 칩 패드들(CP1)은 제어 신호들 또는 데이터 신호들을 입출력할 수 있으며, 제2 칩 패드들(CP2)은 파워 또는 그라운드 신호가 입력될 수 있다.
이 실시예에 따르면, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 컨트롤러 칩(200)의 제2 열에 제공되는 제1 칩 패드들(CP1)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 컨트롤러 칩(200)의 제2 열에 제공되는 제2 칩 패드들(CP2)을 연결할 수 있다.
컨트롤러 칩(200)의 제2 열에 제공되는 제1 칩 패드들(CP1)은 제1 본딩 와이어들(W1)을 통해 패키지 기판(100)의 제3 본딩 패드들(BP3)에 연결될 수 있다. 컨트롤러 칩(200)의 제2 열에 제공되는 제2 칩 패드들(CP2)은 제2 본딩 와이어들(W2)을 통해 패키지 기판(100)의 제4 본딩 패드들(BP4)에 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 13의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 13, 도 14a 및 도 14b에 도시된 실시예에 따른 반도체 패키지는 도 11a, 도 12a, 및 도 12b에 도시된 실시예와 달리 제1 칩 스택(CS1)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 4개의 제1 칩들(110)을 포함할 수 있다. 제2 칩 스택(CS2)은 제1 칩 스택(CS1) 상에 접착막(ADL)을 이용하여 적층된 4개의 제2 칩들(120)을 포함할 수 있다.
제1 칩 스택(CS1)에서 제1 칩들(110)의 적층 수는 이에 제한되지 않으며, 6개, 8개, 16개 등일 수도 있다. 마찬가지로, 제2 칩들(120)의 적층 수는 6개, 8개, 16개 등일 수도 있다. 또한, 제1 칩들(110)의 적층 수와 제2 칩들(120)의 적층 수가 다를 수도 있다.
제1 상부 와이어들(UW1)은 제2 칩들(120) 중 최하층 칩의 제2 신호 패드들(121)과 컨트롤러 칩(200)의 제1 칩 패드들(CP1)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 최하층 칩의 제2 파워/그라운드 패드들(123)과 컨트롤러 칩(200)의 제2 칩 패드들(CP2)을 연결할 수 있다.
제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이와 실질적으로 동일할 수도 있다. 이와 달리, 제2 상부 와이어들(UW2)의 길이는 제1 상부 와이어들(UW1)의 길이와 다를 수도 있다. 일 예로, 제1 상부 와이어들(UW1)은 최하층 제2 칩(120)에 연결되고, 제2 상부 와이어들(UW2)은 최하층 제2 칩(120)과 다른 하나의 제2 칩(120)에 연결될 수도 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 16a 및 도 16b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 15의 A-A' 선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 15, 도 16a, 및 도 16b를 참조하면, 이 실시예에 따른 반도체 패키지는 패키지 기판(100), 제1 칩 스택(CS1), 제1 칩 스택(CS1) 상의 제2 칩 스택(CS2), 제2 칩 스택(CS2) 상의 제3 칩 스택, 제1 및 제2 하부 와이어들(LW1, LW2), 제1 내지 제4 상부 와이어들(UW1~UW4), 제1 내지 제5 연결 와이어들(CW1~CW5), 및 몰딩막(300)을 포함할 수 있다.
패키지 기판(100)은 제1 방향(D1)을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들(BP1, BP2), 제1 방향(D1)과 교차하는 제2 방향(D2)으로 제1 본딩 패드들(BP1)과 이격되는 제3 본딩 패드들(BP3), 및 제2 방향(D2)으로 제2 본딩 패드들(BP2)과 이격되는 제4 본딩 패드들(BP4), 제2 방향(D2)으로 제3 본딩 패드들(BP3)과 이격되는 제5 본딩 패드들(BP5), 및 제2 방향(D2)으로 제4 본딩 패드들(BP4)과 이격되는 제6 본딩 패드들(BP6)을 포함할 수 있다. 제1 및 제2 본딩 패드들(BP1, BP2)은 제3 및 제4 본딩 패드들(BP3, BP4)에 비해 제1 칩 스택(CS1)에 인접하게 배치될 수 있다. 제3 및 제4 본딩 패드들(BP3, BP4)은 제5 및 제6 본딩 패드들(BP5, BP6)에 비해 제1 칩 스택(CS1)에 인접하게 배치될 수 있다.
제2 방향(D2)으로, 제1, 제3, 제5 본딩 패드들(BP1, BP3, BP5) 간의 간격은 실질적으로 동일할 수 있으며, 제2, 제4 및 제6 본딩 패드들(BP2, BP4, BP6) 간의 간격은 실질적으로 동일할 수 있다.
제1, 제2, 및 제3 칩들(110, 120, 130) 각각은 각 칩의 에지에 칩 패드들이 배열되는 구조를 가질 수 있다. 제1, 제2, 및 제3 칩들(110, 120, 130)은 제2 방향(D2)을 따라 계단식 또는 캐스케이드 구조로 적층될 수 있다.
앞서 설명한 바와 같이, 제1 칩 스택(CS1)의 제1 칩들(110)은 각각 제1 신호 패드들(111) 및 제1 파워/그라운드 패드들(113)을 포함할 수 있다. 제2 칩 스택(CS2)의 제2 칩들(120)은 각각 제2 신호 패드들(121) 및 제2 파워/그라운드 패드들(123)을 포함할 수 있다.
제3 칩 스택(CS3)은 제2 칩 스택(CS2) 상에 접착막(ADL)을 이용하여 적층된 복수의 제3 칩들(130)을 포함할 수 있다. 실시예에서 2개의 제3 칩들(130)이 적층되는 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 제3 칩들(130)의 적층 수는 4개, 6개, 8개 등일 수도 있다. 제3 칩 스택(CS3)의 제3 칩들(130) 각각은 제1 방향(D1)을 따라 번갈아 배열되는 제3 신호 패드들(131) 및 제3 파워/그라운드 패드들(133)을 포함할 수 있다.
제1, 제2, 및 제3 칩 스택들(CS1, CS2, CS3)의 입출력 신호들은 서로 다른 채널들을 통해 출력될 수 있다. 제1, 제2, 및 제3 칩들(110, 120, 130)의 제1, 제2, 및 제3 파워/그라운드 패드들(113, 123, 133)은 서로 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 제1 연결 와이어들(CW1)이 제1 칩들(110)을 서로 연결할 수 있으며, 제2 연결 와이어들(CW2)은 제2 칩들(120)을 서로 연결할 수 있다. 제3 연결 와이어들(CW3)은 최상층 제1 칩(110)의 제1 파워/그라운드 패드들(113)과 최하층 제2 칩(120)의 제2 파워/그라운드 패드들(123)을 연결할 수 있다.
제4 연결 와이어들(CW4)은 제3 칩들(130)의 제3 신호 패드들(131)을 서로 연결할 수 있으며, 제5 연결 와이어들(CW5)은 제3 칩들(130) 중 최하층 제3 칩의 제3 파워/그라운드 패드들(133)과 제2 칩들(120) 중 최상층 제2 칩(120)의 제2 파워/그라운드 패드들(123)을 연결할 수 있다.
또한, 앞서 설명한 바와 같이, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 패키지 기판(100)의 제3 본딩 패드들(BP3)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 패키지 기판(100)의 제4 본딩 패드들(BP4)을 연결할 수 있다.
제3 상부 와이어들(UW3)은 제3 칩들(130) 중 하나의 제3 신호 패드들(131)과 패키지 기판(100)의 제5 본딩 패드들(BP5)을 연결할 수 있다. 제4 상부 와이어들(UW4)은 제3 칩들(130) 중 하나의 제3 파워/그라운드 패드들(133)과 패키지 기판(100)의 제6 본딩 패드들(BP6)을 연결할 수 있다.
제4 상부 와이어들(UW4)의 길이는 제3 상부 와이어들(UW3)의 길이와 실질적으로 동일할 수도 있다. 이와 달리, 제4 상부 와이어들(UW4)의 길이는 제3 상부 와이어들(UW3)의 길이와 다를 수도 있다. 일 예로, 제3 상부 와이어들(UW3)은 최하층 제3 칩(130)에 연결되고, 제4 상부 와이어들(UW4)은 최하층 제3 칩(130)과 다른 하나의 제3 칩(130)에 연결될 수도 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 17의 A-A'선 및 B-B'선을 따라 자른 단면들을 각각 나타낸다.
도 17, 도 18a 및 도 18b에 도시된 실시예에 따르면, 반도체 패키지는 패키지 기판(100), 제1 칩 스택(CS1), 제1 칩 스택(CS1) 상의 제2 칩 스택(CS2), 제2 칩 스택(CS2) 상의 제3 칩 스택(CS3), 제3 칩 스택(CS3) 상의 제4 칩 스택, 제1 내지 제4 하부 와이어들(LW1~LW4), 제1 내지 제4 상부 와이어들(UW1~UW4), 제1 내지 제6 연결 와이어들(CW1~CW6), 및 몰딩막(300)을 포함할 수 있다.
패키지 기판(100)은 앞서 설명한 바와 같이, 제1 내지 제4 본딩 패드들(BP1~BP4)을 포함할 수 있다. 이에 더하여, 패키지 기판(100)은 제5 내지 제8 본딩 패드들(BP5~BP8)을 더 포함할 수 있다. 제5 및 제6 본딩 패드들(BP5, BP6)은 제1 방향(D1)을 따라 서로 번갈아 배열될 수 있으며, 제7 본딩 패드들(BP7)은 제5 본딩 패드들(BP5)과 제2 방향(D2)으로 이격되고, 제8 본딩 패드들(BP8)은 제6 본딩 패드들(BP6)과 제2 방향(D2)으로 이격될 수 있다.
앞서 설명한 바와 같이, 제1 및 제2 칩 스택들(CS1, CS2)은 복수의 제1 칩들(110) 및 제2 칩들(120)을 각각 포함할 수 있다.
제3 칩 스택(CS3)은 제2 칩 스택(CS2) 상에 접착막(ADL)을 이용하여 적층된 복수의 제3 칩들(130)을 포함할 수 있다. 실시예에서 2개의 제3 칩들(130)이 적층되는 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 제3 칩들(130)의 적층 수는 4개, 6개, 8개 등일 수도 있다. 제3 칩 스택(CS3)의 제3 칩들(130) 각각은 제1 방향(D1)을 따라 번갈아 배열되는 제3 신호 패드들(131) 및 제3 파워/그라운드 패드들(133)을 포함할 수 있다.
제4 칩 스택(CS4)은 제3 칩 스택(CS3) 상에 접착막(ADL)을 이용하여 적층된 복수의 제4 칩들(140)을 포함할 수 있다. 실시예에서 2개의 제4 칩들(140)이 적층되는 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 제4 칩들(140)의 적층 수는 4개, 6개, 8개 등일 수도 있다. 제4 칩 스택의 제4 칩들(140) 각각은 제1 방향(D1)을 따라 번갈아 배열되는 제4 신호 패드들(141 및 제4 파워/그라운드 패드들(143)을 포함할 수 있다.
이 실시예에 따르면, 제1 내지 제4 칩들(110~140) 각각은 서로 대향하는 제1 에지 및 제2 에지를 갖되, 제1 및 제2 칩들(110, 120) 각각에서 칩 패드들은 제1 에지에 인접하게 배열되고, 제3 및 제4 칩들(130, 140) 각각에서 칩 패드들은 제2 에지에 인접하게 배열될 수 있다.
제1 칩들(110) 및 제2 칩들(120)은 제2 방향(D2)을 따라 계단식으로 적층될 수 있으며, 제3 칩들(130) 및 제4 칩들(140)은 제2 방향(D2)의 반대 방향을 따라 계단식으로 적층될 수 있다.
제1 및 제2 본딩 패드들(BP1, BP2)은 제1 칩 스택(CS1)에 인접하게 배열될 수 있으며, 제5 및 제6 본딩 패드들(BP5, BP6)은 제3 칩 스택(CS3)에 인접하게 배열될 수 있다.
제1 내지 제4 칩 스택들(CS1~CS4)의 입출력 신호들은 서로 다른 채널들을 통해 출력될 수 있다. 이 실시예에 따르면, 제4 연결 와이어들(CW4)은 제3 칩들(130)의 칩 패드들을 서로 전기적으로 연결할 수 있다. 즉, 제3 칩들(130)의 제3 신호 패드들(131)은 제4 연결 와이어들(CW4)을 통해 서로 연결되고, 제3 칩들(130)의 제3 파워/그라운드 패드들(133)은 제4 연결 와이어들(CW4)을 통해 서로 연결될 수 있다.
제5 연결 와이어들(CW5)은 제4 칩들(140)의 칩 패드들을 서로 전기적으로 연결할 수 있다. 즉, 제4 칩들(140)의 제4 신호 패드들(141)은 제5 연결 와이어들(CW5)을 통해 서로 연결되고, 제4 칩들(140)의 제4 파워/그라운드 패드들(143)은 제5 연결 와이어들(CW5)을 통해 서로 연결될 수 있다.
제3 및 제4 칩들(130, 140)의 제3 및 제4 파워/그라운드 패드들(131, 141)은 제6 연결 와이어들(CW6)을 통해 서로 전기적으로 연결될 수 있다.
제3 하부 와이어들(LW3)은 제3 칩 스택(CS3)에서 최하층에 위치하는 제3 칩(130)의 제3 신호 패드들(131)과 패키지 기판(100)의 제5 본딩 패드들(BP5)을 연결할 수 있다.
제4 하부 와이어들(LW4)은 최하층에 위치하는 제3 칩(130)의 제3 파워/그라운드 패드들(133)과 패키지 기판(100)의 제6 본딩 패드들(BP6)을 연결할 수 있다.
제3 상부 와이어들(UW3)은 제4 칩 스택(CS4)에서 최하층에 위치하는 제4 칩(140)의 제4 신호 패드들(141)과 패키지 기판(100)의 제7 본딩 패드들(BP7)을 연결할 수 있다. 제3 상부 와이어들(UW3)은 제4 연결 와이어들(CW4) 및 제3 하부 와이어들(LW3) 위를 지나 제7 본딩 패드들(BP7)에 본딩될 수 있다. 제3 상부 와이어들(UW3)은 제3 하부 와이어들(LW3)보다 길 수 있다.
제4 상부 와이어들(UW4)은 최하층에 위치하는 제4 칩(140)의 제4 파워/그라운드 패드들(143)과 패키지 기판(100)의 제8 본딩 패드들(BP8)을 연결할 수 있다. 제4 상부 와이어들(UW4)은 제4 및 제6 연결 와이어들(CW4, CW6) 및 제4 하부 와이어들(LW4) 위를 지나 제8 본딩 패드들(BP8)에 본딩될 수 있다. 제4 상부 와이어들(UW4)은 제4 하부 와이어들(LW4)보다 길 수 있다. 제4 상부 와이어들(UW4)은 제3 상부 와이어들(UW3)과 실질적으로 동일한 길이를 가질 수 있다. 제4 상부 와이어들(UW4) 각각은 제1 방향(D1)으로 서로 인접하는 제3 상부 와이어들(UW3) 사이에 제공될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 19의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 19 및 도 20을 참조하면, 반도체 패키지는 패키지 기판(100), 제1 내지 제4 칩 스택들(CS1~CS4), 제1 내지 제4 하부 와이어들(LW1~LW4), 제1 내지 제4 상부 와이어들(UW1~UW4), 제1 내지 제6 연결 와이어들(CW1~CW6), 및 몰딩막(300)을 포함할 수 있다.
패키지 기판(100)은 제2 방향(D2)을 따라 4열로 제공되는 본딩 패드들(BP1~BP8)을 포함할 수 있으며, 각 열에서 본딩 패드들(BP1~BP8)은 제1 방향(D1)을 따라 배열될 수 있다.
제1 칩 스택(CS1)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 복수의 제1 칩들(110)을 포함할 수 있다. 제2 칩 스택(CS2)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 복수의 제2 칩들(120)을 포함할 수 있다.
제3 칩 스택(CS3)은 제1 칩 스택(CS1)과 제2 방향(D2)으로 이격되어 패키지 기판(100) 상에 배치될 수 있다. 제3 칩 스택(CS3)은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 복수의 제3 칩들(130)을 포함할 수 있다. 제4 칩(140) 스택은 패키지 기판(100) 상에 접착막(ADL)을 이용하여 적층된 복수의 제4 칩들(140)을 포함할 수 있다.
패키지 기판(100)의 제1 및 제2 본딩 패드들(BP1, BP2)은 제1 칩 스택(CS1)에 인접하게 배치될 수 있으며, 패키지 기판(100)의 제5 및 제6 본딩 패드들(BP5, BP6)은 제3 칩 스택(CS3)에 인접하게 배열될 수 있다.
이 실시예에 따르면, 제1 내지 제4 칩들(110~140) 각각은 서로 대향하는 제1 에지 및 제2 에지를 갖되, 제1 및 제2 칩들(110, 120) 각각에서 칩 패드들은 제2 에지에 인접하게 배열되고, 제3 및 제4 칩들(130, 140) 각각에서 칩 패드들은 제1 에지에 인접하게 배열될 수 있다.
제1 및 제2 칩들(110, 120)은 패키지 기판(100) 상에 제2 방향(D2)의 반대 방향을 따라 계단식 또는 캐스케이드 구조로 적층될 수 있다. 제3 칩들(130) 및 제4 칩들(140)은 제2 방향(D2)을 따라 계단식으로 적층될 수 있다.
제1 칩들(110)은 각각의 아래에 위치하는 제1 칩(110)의 칩 패드들을 노출시키면서 적층될 수 있다. 제2 칩들(120)은 각각의 아래에 위치하는 제1 칩(110) 또는 제2 칩(120)의 칩 패드들을 노출시키면서 적층될 수 있다.
제3 칩들(130)은 각각의 아래에 위치하는 제3 칩의 칩 패드들을 노출시키면서 적층될 수 있다. 제4 칩들(140)은 각각의 아래에 위치하는 제3 칩 또는 제4 칩(140)의 칩 패드들을 노출시키면서 적층될 수 있다.
제1 내지 제4 칩들(110~140)은 제1 내지 제4 신호 패드들(111~141) 및 제1 내지 제4 파워/그라운드 패드들(141~143)을 각각 포함할 수 있다.
앞서 설명한 바와 같이, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 제3 본딩 패드들(BP3)을 연결할 수 있으며, 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 제4 본딩 패드들(BP4)을 연결할 수 있다.
제3 하부 와이어들(LW3)은 제3 칩들(130) 중 하나의 제3 신호 패드들(131)과 제5 본딩 패드들(BP5)을 연결할 수 있으며, 제4 하부 와이어들(LW4)은 제3 칩들(130) 중 하나의 제3 파워/그라운드 패드들(133)과 제6 본딩 패드들(BP6)을 연결할 수 있다.
제3 상부 와이어들(UW3)은 제4 칩들(140) 중 하나의 제4 신호 패드들(141)과 제7 본딩 패드들(BP7)을 연결할 수 있으며, 제4 상부 와이어들(UW4)은 제4 칩들(140) 중 하나의 제4 파워/그라운드 패드들(143)과 제8 본딩 패드들(BP8)을 연결할 수 있다.
제3 칩들(130)의 제3 신호 패드들(131)은 제4 연결 와이어들(CW4)을 통해 서로 연결될 수 있으며, 제4 칩들(140)의 제4 신호 패드들(141)은 제5 연결 와이어들(CW5)을 통해 서로 연결될 수 있다.
제3 및 제4 칩들(130, 140)의 제3 및 제4 파워/그라운드 패드들(133, 143) 제6 연결 와이어들(CW6)을 통해 전기적으로 서로 연결될 수 있다.
도 21a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 21b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 21a의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 21a 및 도 21b에 도시된 실시예에 따르면, 반도체 패키지는 패키지 기판(100), 제1 내지 제4 칩 스택들(CS1~CS4), 컨트롤러 칩(200), 제1 내지 제4 하부 와이어들(LW1~LW4), 제1 내지 제4 상부 와이어들(UW1~UW4), 제1 내지 제6 연결 와이어들(CW1~CW6), 및 몰딩막(300)을 포함할 수 있다.
도 19 및 도 20을 참조하여 설명한 바와 같이, 제1 및 제2 칩들(110, 120)의 적층 방향과 제3 및 제4 칩들(130, 140)의 적층 방향이 서로 반대일 수 있다.
컨트롤러 칩(200)은 서로 대향하는 제1 에지 및 제2 에지를 가질 수 있으며, 제1 에지에 인접하게 제1 및 제2 칩 패드들(CP1, CP2)이 배치될 수 있으며, 제2 에지에 인접하게 제3 및 제4 칩 패드들(CP3, CP4)이 배치될 수 있다.
패키지 기판(100)은 제1 칩 스택(CS1)과 컨트롤러 칩(200) 사이에 제공되는 제1 내지 제4 본딩 패드들(BP1~BP4)과 제3 칩 스택(CS3)과 컨트롤러 칩(200) 사이에 제공되는 제5 내지 제8 본딩 패드들(BP5~BP8)을 포함할 수 있다.
이 실시예에서, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 컨트롤러 칩(200)의 제1 칩 패드들(CP1)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 컨트롤러 칩(200)의 제2 칩 패드들(CP2)을 연결할 수 있다.
제3 상부 와이어들(UW3)은 제4 칩들(140) 중 하나의 제4 신호 패드들(141)과 컨트롤러 칩(200)의 제3 칩 패드들(CP3)을 연결할 수 있다. 제4 상부 와이어들(UW4)은 제4 칩들(140) 중 하나의 제4 파워/그라운드 패드들(143)과 컨트롤러 칩(200)의 제4 칩 패드들(CP4)을 연결할 수 있다.
도 22a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 22b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들로서, 도 22a의 A-A' 선을 따라 자른 단면들을 각각 나타낸다.
도 22a 및 도 22b에 도시된 실시예에 따르면, 반도체 패키지는 패키지 기판(100), 제1 내지 제4 칩 스택들(CS1~CS4), 제1 및 제2 컨트롤러 칩들(200a, 200b), 제1 내지 제4 하부 와이어들(LW1~LW4), 제1 내지 제4 상부 와이어들(UW1~UW4), 제1 내지 제6 연결 와이어들(CW1~CW6), 및 몰딩막(300)을 포함할 수 있다.
제1 컨트롤러 칩(200a)은 제1 및 제2 칩 스택들(CS1, CS2)과 인접하게 패키지 기파(100) 상에 배치될 수 있다. 제2 컨트롤러 칩(200b)은 제3 및 제4 칩 스택들(CS3, CS4)과 인접하게 패키지 기판(100) 상에 배치될 수 있다. 또한, 제1 컨트롤러 칩(200a)과 제2 컨트롤러 칩(200b)이 서로 인접하게 배치될 수 있다.
제 1 및 제 2 컨트롤러 칩들(200a, 200b) 각각은 서로 대향하는 제1 에지 및 제2 에지를 가질 수 있으며, 제1 에지에 인접하게 제1 및 제2 칩 패드들(CP1, CP2)이 배치될 수 있으며, 제2 에지에 인접하게 제3 및 제4 칩 패드들(CP3, CP4)이 배치될 수 있다.
패키지 기판(100)은 제1 칩 스택(CS1)과 제1 컨트롤러 칩(200a) 사이에 제공되는 제1 내지 제4 본딩 패드들(BP1~BP4)과 제3 칩 스택(CS3)과 제2 컨트롤러 칩(200b) 사이에 제공되는 제5 내지 제8 본딩 패드들(BP5~BP8)을 포함할 수 있다. 이에 더하여, 패키지 기판(100)은 제1 컨트롤러 칩(200a)과 제2 컨트롤러 칩(200b) 사이에도 본딩 패드들을 더 포함할 수 있다.
제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 제1 컨트롤러 칩(200a)의 제3 칩 패드들(CP3)을 연결할 수 있다. 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 제1 컨트롤러 칩(200a)의 제4 칩 패드들(CP4)을 연결할 수 있다. 제1 컨트롤러 칩(200a)의 제1 및 제2 칩 패드들(CP1, CP2)은 와이어를 통해 패키지 기판의 본딩 패드들과 연결될 수 있다.
제3 상부 와이어들(UW3)은 제4 칩들(140) 중 하나의 제4 신호 패드들(141)과 제2 컨트롤러 칩(200b)의 제3 칩 패드들(CP3)을 연결할 수 있다. 제4 상부 와이어들(UW4)은 제4 칩들(140) 중 하나의 제4 파워/그라운드 패드들(143)과 제2 컨트롤러 칩(200b)의 제4 칩 패드들(CP4)을 연결할 수 있다. 제2 컨트롤러 칩(200a)의 제1 및 제2 칩 패드들(CP1, CP2)은 와이어를 통해 패키지 기판의 본딩 패드들과 연결될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 23에 도시된 실시예에 따르면, 반도체 패키지는 패키지 기판(100), 제1 내지 제4 칩 스택들(CS1~CS4), 컨트롤러 칩(200), 제1 내지 제4 하부 와이어들(LW1~LW4), 제1 내지 제4 상부 와이어들(UW1~UW4)(UW4), 제1 내지 제6 연결 와이어들(CW1~CW6), 및 몰딩막(300)을 포함할 수 있다.
도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 패키지 기판(100) 상에 제1 칩들(110)을 포함하는 제1 칩 스택(CS1)이 배치될 수 있으며, 제1 칩 스택(CS1) 상에 적층된 제2 칩들(120)을 포함하는 제2 칩 스택(CS2)이 배치될 수 있다.
제1 및 제2 칩 스택들(CS1, CS2)과 제1 방향(D1)으로 이격되어 제3 칩 스택(CS3) 및 제4 칩(140) 스택이 패키지 기판(100) 상에 배치될 수 있다. 제3 칩 스택(CS3)은 패키지 기판(100) 상에 적층된 복수의 제3 칩들(130)을 포함할 수 있으며, 제4 칩(140) 스택은 제3 칩 스택(CS3) 상에 적층된 복소의 제4 칩들(140)을 포함할 수 있다.
패키지 기판(100)은 앞서 설명한 바와 같이, 제1 방향(D1)을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들(BP1, BP2), 제2 방향(D2)으로 제1 본딩 패드들(BP1)과 이격되는 제3 본딩 패드들(BP3), 및 제2 방향(D2)으로 제2 본딩 패드들(BP2)과 이격되는 제4 본딩 패드들(BP4)을 포함할 수 있다. 여기서, 제1 및 제2 본딩 패드들(BP1, BP2)은 제1 칩 스택(CS1)과 인접할 수 있다.
또한, 패키지 기판(100)은 제3 칩 스택(CS3)과 인접하며, 제1 방향(D1)을 따라 서로 번갈아 배열된 제5 및 제6 본딩 패드들(BP5, BP6), 제2 방향(D2)으로 제5 본딩 패드들(BP5)과 이격되는 제7 본딩 패드들(BP7), 및 제2 방향(D2)으로 제6 본딩 패드들(BP6)과 이격되는 제8 본딩 패드들(BP8)을 더 포함할 수 있다. 또한, 제5 내지 제8 본딩 패드들(BP5~BP8)은 컨트롤러 칩(200)과 제3 칩 스택(CS3) 사이에 제공될 수 있다.
도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 제1 칩들(110)의 제1 신호 패드들(111)과 제2 칩들(120)의 제2 신호 패드들(121)은 전기적으로 서로 분리될 수 있다. 제1 칩들(110)의 제1 파워/그라운드 패드들(113)과 제2 칩들(120)의 제2 파워/그라운드 패드들(123)은 서로 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 제1 상부 와이어들(UW1)은 제2 칩들(120) 중 하나의 제2 신호 패드들(121)과 제3 본딩 패드들(BP3)을 연결할 수 있으며, 제2 상부 와이어들(UW2)은 제2 칩들(120) 중 하나의 제2 파워/그라운드 패드들(123)과 제4 본딩 패드들(BP4)을 연결할 수 있다.
제3 하부 와이어들(LW3)은 제3 칩들(130) 중 하나의 제3 신호 패드들(131)과 제5 본딩 패드들(BP5)을 연결할 수 있으며, 제4 하부 와이어들은 제3 칩들(130) 중 하나의 제3 파워/그라운드 패드들(133)과 제6 본딩 패드들(BP6)을 연결할 수 있다.
제3 칩들(130)의 제3 신호 패드들(131)과 제4 칩들(140)의 제4 신호 패드들(141)은 전기적으로 서로 분리될 수 있다. 제3 칩들(130)의 제3 파워/그라운드 패드들(133)과 제4 칩들(140)의 제4 파워/그라운드 패드들(143)은 서로 전기적으로 연결될 수 있다.
제3 상부 와이어들(UW3)은 제4 칩들(140) 중 하나의 제4 신호 패드들(141)과 컨트롤러 칩(200)의 제1 칩 패드들(CP1)을 연결할 수 있으며, 제4 상부 와이어들(UW4)은 제4 칩들(140) 중 하나의 제4 파워/그라운드 패드들(143)과 컨트롤러 칩(200)의 제2 칩 패드들(CP2)을 연결할 수 있다. 컨트롤러 칩(200)의 제1 칩 패드들(CP1)은 본딩 와이어들을 통해 제7 본딩 패드들(BP7)에 연결될 수 있으며, 컨트롤러 칩(200)의 제2 칩 패드들(CP2)은 본딩 와이어들을 통해 제8 본딩 패드들(BP8)에 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하는 패키지 기판;
    상기 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것;
    상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것;
    상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 제1 본딩 패드들을 연결하는 제1 하부 와이어들;
    상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 제2 본딩 패드들을 연결하는 제2 하부 와이어들;
    상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 제3 본딩 패드들을 연결하는 제1 상부 와이어들; 및
    상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 제4 본딩 패드들을 연결하는 제2 상부 와이어들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 상부 와이어들 각각은 상기 제1 방향으로 서로 인접하는 2개의 상기 제1 상부 와이어들 사이에 제공되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2 상부 와이어들의 길이는 상기 제1 상부 와이어들의 길이와 실질적으로 동일한 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 칩들의 상기 제1 파워/그라운드 패드들은 연결 와이어들을 통해 상기 제2 칩들의 상기 제2 파워/그라운드 패드들과 연결되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 상부 와이어들은 상기 제2 칩들 중 최하층 제2 칩의 상기 제2 신호 패드들과 연결되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 칩들은 상기 제2 방향을 따라 계단식으로 적층된 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 칩들은 상기 제2 방향을 따라 계단식으로 적층되되,
    상기 제2 칩들의 계단 방향은 상기 제1 칩들의 계단 방향과 반대인 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 본딩 패드들은 상기 제3 및 제4 본딩 패드들에 비해 상기 제1 칩 스택에 가깝게 배치되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 신호 패드들 및 제1 파워/그라운드 패드들은 제1 피치로 상기 제1 방향을 따라 번갈아 배열되고,
    상기 제1 및 제 2 본딩 패드들은 제2 피치로 상기 제1 방향을 따라 번갈아 배열되되, 상기 제2 피치는 상기 제1 피치와 실질적으로 동일하거나 큰 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1 피치는 약 50㎛ 내지 200㎛인 반도체 패키지.
  11. 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것;
    상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것;
    상기 제1 칩 스택과 상기 패키지 기판을 연결하는 하부 와이어들;
    상기 제2 칩 스택과 상기 패키지 기판을 연결하는 상부 와이어들;
    상기 제1 칩들의 상기 제1 파워/그라운드 패드들을 서로 연결하는 제1 연결 와이어들;
    상기 제2 칩들의 상기 제2 파워/그라운드 패드들을 서로 연결하는 제2 연결 와이어들; 및
    서로 인접하는 상기 제1 및 제2 칩들의 상기 제1 및 제2 파워/그라운드 패드들을 연결하는 제3 연결 와이어들을 포함하되,
    상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들 각각은 상기 상부 와이어들 중 하나, 상기 제2 연결 와이어들 중 하나, 및 상기 제3 연결 와이어들 중 하나와 공통으로 연결되는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 하부 와이어들의 수는 상기 상부 와이어들의 수와 동일한 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 패키지 기판은 상기 제1 칩 스택과 인접하며 상기 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하고,
    상기 상부 와이어들은 상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 상기 제3 본딩 패드들을 연결하는 제1 상부 와이어들 및 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 상기 제4 본딩 패드들을 연결하는 제2 상부 와이어들을 포함하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1 상부 와이어들의 길이는 상기 제2 상부 와이어들의 길이와 실질적으로 동일한 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 제1 및 제2 칩 스택들과 이격되어 상기 패키지 기판 상에 제공되는 제3 칩을 더 포함하되,
    상기 제3 칩은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 칩 패드들 및 제2 칩 패드들을 포함하고,
    상기 상부 와이어들은 상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 상기 제1 칩 패드들을 연결하는 제1 상부 와이어들 및 상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 상기 제2 칩 패드들을 연결하는 제2 상부 와이어들을 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 패키지 기판은 상기 제1 칩 스택과 상기 제3 칩 사이에서 상기 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들을 포함하되,
    상기 하부 와이어들은 상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 상기 제1 본딩 패드들을 연결하는 제1 하부 와이어들 및 상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 상기 제2 본딩 패드들을 연결하는 제2 하부 와이어들을 포함하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 제1 및 제2 칩들은 상기 제2 방향을 따라 계단식으로 적층된 반도체 패키지.
  18. 제1 방향을 따라 서로 번갈아 배열된 제1 및 제2 본딩 패드들, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 본딩 패드들과 이격되는 제3 본딩 패드들, 및 상기 제2 방향으로 상기 제2 본딩 패드들과 이격되는 제4 본딩 패드들을 포함하는 패키지 기판;
    상기 패키지 기판 상에 적층된 복수의 제1 칩들을 포함하는 제1 칩 스택으로서, 상기 제1 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제1 신호 패드들 및 제1 파워/그라운드 패드들을 포함하는 것;
    상기 제1 칩 스택 상에 적층된 복수의 제2 칩들을 포함하는 제2 칩 스택으로서, 상기 제2 칩들 각각은 상기 제1 방향을 따라 서로 번갈아 배열된 제2 신호 패드들 및 제2 파워/그라운드 패드들을 포함하는 것;
    상기 제1 및 제2 칩 스택들과 이격되어 상기 패키지 기판 상에 제공되는 제3 칩으로서, 상기 제1 방향을 따라 서로 번갈아 배열되는 제1 및 제2 칩 패드들을 포함하는 것;
    상기 제1 칩들의 상기 제1 파워/그라운드 패드들제1 신호 패드들을 서로 연결하는 제1 연결 와이어들;
    상기 제2 칩들의 상기 제2 파워/그라운드 패드들신호 패드들을 서로 연결하는 제2 연결 와이어들; 및
    서로 인접하는 상기 제1 및 제2 칩들의 상기 제1 및 제2 파워/그라운드 패드들을 연결하는 제3 연결 와이어들;
    상기 제1 칩들 중 하나의 상기 제1 신호 패드들과 제1 본딩 패드들을 연결하는 제1 하부 와이어들;
    상기 제1 칩들 중 하나의 상기 제1 파워/그라운드 패드들과 제2 본딩 패드들을 연결하는 제2 하부 와이어들;
    상기 제2 칩들 중 하나의 상기 제2 신호 패드들과 상기 제3 칩의 상기 제1 칩 패드들제3 본딩 패드들을 연결하는 제1 상부 와이어들; 및
    상기 제2 칩들 중 하나의 상기 제2 파워/그라운드 패드들과 상기 제3 칩의 상기 제2 칩 패드들제3 본딩 패드들을 연결하는 제2 상부 와이어들을 포함하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 본딩 패드들은 상기 제3 및 제4 본딩 패드들에 비해 상기 제1 칩 스택과 가깝게 배치되는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제2 상부 와이어들 각각은 상기 제1 방향으로 서로 인접하는 2개의 상기 제1 상부 와이어들 사이에 제공되는 반도체 패키지.
KR1020210086035A 2021-06-30 2021-06-30 반도체 패키지 Pending KR20230004147A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210086035A KR20230004147A (ko) 2021-06-30 2021-06-30 반도체 패키지
US17/665,810 US12237304B2 (en) 2021-06-30 2022-02-07 Semiconductor package
CN202210376678.4A CN115547996A (zh) 2021-06-30 2022-04-11 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210086035A KR20230004147A (ko) 2021-06-30 2021-06-30 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230004147A true KR20230004147A (ko) 2023-01-06

Family

ID=84724496

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210086035A Pending KR20230004147A (ko) 2021-06-30 2021-06-30 반도체 패키지

Country Status (3)

Country Link
US (1) US12237304B2 (ko)
KR (1) KR20230004147A (ko)
CN (1) CN115547996A (ko)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
KR100592787B1 (ko) 2004-11-09 2006-06-26 삼성전자주식회사 링 형태의 실리콘 디커플링 커패시터를 가지는 집적회로칩 패키지
JP4921937B2 (ja) * 2006-11-24 2012-04-25 株式会社東芝 半導体集積回路
KR20090022433A (ko) * 2007-08-30 2009-03-04 삼성전자주식회사 반도체 패키지
JP2010192680A (ja) 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
KR20100114421A (ko) * 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
JP2012104707A (ja) * 2010-11-11 2012-05-31 Elpida Memory Inc 半導体パッケージ
KR20120110451A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 반도체 패키지
TWI481001B (zh) * 2011-09-09 2015-04-11 Dawning Leading Technology Inc 晶片封裝結構及其製造方法
KR101898678B1 (ko) * 2012-03-28 2018-09-13 삼성전자주식회사 반도체 패키지
KR102033784B1 (ko) 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR102150111B1 (ko) * 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지
KR102505206B1 (ko) 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
JP6761180B2 (ja) * 2016-12-28 2020-09-23 株式会社バッファロー 半導体装置
JP2020150145A (ja) 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置
KR20220058702A (ko) * 2020-10-29 2022-05-10 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US12237304B2 (en) 2025-02-25
US20230005884A1 (en) 2023-01-05
CN115547996A (zh) 2022-12-30

Similar Documents

Publication Publication Date Title
KR102247916B1 (ko) 계단식 적층 구조를 갖는 반도체 패키지
US9406649B2 (en) Stacked multi-chip integrated circuit package
KR102716191B1 (ko) 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
JP5002533B2 (ja) スタック型チップパッケージ構造
KR102517464B1 (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
US12237302B2 (en) Semiconductor package
KR20110017727A (ko) 반도체 패키지
KR102720244B1 (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
EP2586058A1 (en) Memory device
KR102150111B1 (ko) 반도체 적층 패키지
TW202201703A (zh) 半導體封裝
US6791193B2 (en) Chip mounting substrate, first level assembly, and second level assembly
US8304879B2 (en) Spiral staircase shaped stacked semiconductor package and method for manufacturing the same
US20250087642A1 (en) Semiconductor package
KR20200127535A (ko) 팬 아웃 서브 패키지를 포함한 스택 패키지
KR20200033020A (ko) 부분 중첩 반도체 다이 스택 패키지
US8829665B2 (en) Semiconductor chip and stack package having the same
KR20220058702A (ko) 반도체 패키지
KR20230004147A (ko) 반도체 패키지
KR20200143885A (ko) 서포팅 기판을 포함한 스택 패키지
KR20130035442A (ko) 스택 패키지
KR20220167625A (ko) 보강 패턴을 포함하는 반도체 패키지
KR20220032970A (ko) 수동 소자를 포함한 스택 패키지
CN101465341A (zh) 堆叠式芯片封装结构
KR102736240B1 (ko) 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210630

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20240620

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20210630

Comment text: Patent Application