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KR20220158145A - 이미지 센서 및 이의 제조 방법 - Google Patents

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KR20220158145A
KR20220158145A KR1020210065008A KR20210065008A KR20220158145A KR 20220158145 A KR20220158145 A KR 20220158145A KR 1020210065008 A KR1020210065008 A KR 1020210065008A KR 20210065008 A KR20210065008 A KR 20210065008A KR 20220158145 A KR20220158145 A KR 20220158145A
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KR
South Korea
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gate
contact
substrate
layer
gate electrode
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Pending
Application number
KR1020210065008A
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English (en)
Inventor
최민준
류원오
임규현
정명조
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210065008A priority Critical patent/KR20220158145A/ko
Priority to US17/564,308 priority patent/US20220375982A1/en
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Abstract

복수의 화소들을 포함하는 기판, 상기 각각의 화소들에서 상기 기판 내에 배치되는 광전 변환 영역, 상기 각각의 화소들에서 상기 기판 상에 배치되는 게이트 전극, 상기 기판과 상기 게이트 전극을 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 게이트 전극과 접하는 콘택을 포함하는 이미지 센서를 제공하되, 상기 콘택은 상기 게이트 전극과 접하는 하부, 및 상기 하부 상에 배치되고, 상기 층간 절연막 상의 배선에 연결되는 상부를 포함하고, 상기 콘택의 상기 하부의 평면 형상은 상기 콘택의 상기 상부의 평면 형상보다 클 수 있다.

Description

이미지 센서 및 이의 제조 방법{IMAGE SENSOR AND METHOD OF FABRICATING THE SAME}
본 발명은 이미지 센서 및 이의 제조 방법에 관한 것으로, 상세하게는 콘택을 포함하는 이미지 센서 및 이의 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 이미지 센서 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 고집적화된 이미지 센서 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 이미지 센서는 복수의 화소들을 포함하는 기판, 상기 각각의 화소들에서 상기 기판 내에 배치되는 광전 변환 영역, 상기 각각의 화소들에서 상기 기판 상에 배치되는 게이트 전극, 상기 기판과 상기 게이트 전극을 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 게이트 전극과 접하는 콘택을 포함할 수 있다. 상기 콘택은 상기 게이트 전극과 접하는 하부, 및 상기 하부 상에 배치되고, 상기 층간 절연막 상의 배선에 연결되는 상부를 포함할 수 있다. 상기 콘택의 상기 하부의 평면 형상은 상기 콘택의 상기 상부의 평면 형상보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 이미지 센서는 복수의 화소들을 포함하는 기판, 상기 각각의 화소들에서 상기 기판 내에 배치되는 광전 변환 영역, 상기 각각의 화소들에서 상기 기판의 상부면 상에 배치되는 전송 게이트와 소스 팔로워 게이트, 상기 전송 게이트의 일측에서 상기 기판 내에 배치되는 부유 확산 영역, 상기 소스 팔로워 게이트의 일측에서 상기 기판 내에 배치되는 하부 소스/드레인 영역, 상기 기판, 전송 게이트 및 상기 소스 팔로워 게이트를 덮는 층간 절연막, 상기 층간 절연막 상에 배치되는 배선들, 및 상기 층간 절연막을 수직으로 관통하여 상기 배선들과 상기 소스 팔로워 게이트를 연결하는 콘택을 포함할 수 있다. 상기 콘택은 상기 배선들의 하부면으로부터 상기 소스 팔로워 게이트의 상부면으로 연장되는 수직 부분, 및 상기 수직 부분을 하단에서 상기 소스 팔로워 게이트의 상기 상부면을 따라 연장되는 바닥 부분을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 기판의 상부면 상에 소스 팔로워 게이트들을 형성하는 것, 상기 기판 상에, 상기 소스 팔로워 게이트를 콘포멀(conformal)하게 덮는 게이트 보호막을 형성하는 것, 상기 게이트 보호막을 패터닝하여 상기 소스 팔로워 게이트의 상부면을 노출시키는 제 1 개구를 형성하는 것, 상기 제 1 개구 내에 금속 물질을 채워 제 1 도전부를 형성하는 것, 상기 게이트 보호막 상에 제 1 절연층을 형성하는 것, 상기 제 1 절연층을 패터닝하여 상기 제 1 도전부의 상부면을 노출시키는 제 2 개구를 형성하는 것, 및 상기 제 2 개구 내에 상기 금속 물질을 채워 제 2 도전부를 형성하는 것을 포함할 수 있다. 상기 제 1 개구의 면적은 상기 제 2 개구의 면적보다 클 수 있다. 상기 제 1 도전부와 상기 제 2 도전부는 상기 금속 물질로 이루어진 일체를 구성할 수 있다.
본 발명의 실시예들에 따른 이미지 센서는 게이트 콘택의 하부와 게이트 전극 간의 접촉 면적이 넓을 수 있으며, 게이트 콘택의 하부와 게이트 전극 간의 접촉 저항이 작을 수 있다. 즉, 이미지 센서의 전기적 특성이 향상될 수 있다.
더하여, 이미지 센서는 게이트 콘택의 상부가 차지하는 평면적이 작을 수 있으며, 게이트 콘택의 상부 상에 연결되는 비아들 및 배선들의 선폭 및 간격이 작게 제공될 수 있다. 즉, 배선들의 집적도가 향상될 수 있으며, 소형화된 이미지 센서가 제공될 수 있다.
또한, 게이트 콘택의 상하부를 다른 형상을 갖도록 형성하되, 게이트 콘택의 상하부가 일체로 형성하여 게이트 콘택 내에서의 계면 저항이 없거나 작을 수 있으며, 게이트 전극과 배선들 사이의 전기 저항이 매우 낮을 수 있다. 즉, 전기적 특성이 향상된 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 14 내지 도 21은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 2 내지 도 4는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들이다. 도 2는 도 1의 A-A'선 및 B-B'선을 따라 자른 단면들에 해당하고, 도 3은 도 1의 C-C'선을 따라 자른 단면에 해당하며, 도 4는 도 1의 D-D'선을 따라 자른 단면에 해당한다.
도 1 내지 도 4를 참조하여, 이미지 센서는 기판(SB) 상에 형성된 적어도 반도체 소자를 포함할 수 있다. 상기 반도체 소자는 이미지 센서의 일 부분에 해당할 수 있다. 일 예로, 상기 반도체 소자는 이미지 센서의 리셋 트랜지스터, 소오스 팔로워 트랜지스터, 및 선택 트랜지스터 중 적어도 하나에 해당할 수 있다. 이와는 다르게, 상기 반도체 소자는 메모리 장치의 주변 회로 영역, 코어 영역, 또는 로직 영역의 일 부분에 해당할 수 있다. 일 예로, 상기 반도체 소자는 메모리 장치의 트랜지스터들 중 하나일 수 있다.
기판(SB)이 제공될 수 있다. 기판(SB)은 반도체 기판일 수 있다. 일 예로, 기판(SB)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 보다 구체적으로는, 기판(SB)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 기판(SB)에는 제 1 도전형의 불순물이 도핑될 수 있다.
기판(SB) 내에 소자 분리부(SP)가 배치될 수 있다. 소자 분리부(SP)는 소자 분리막과 소자 분리 영역 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 소자 분리막은 기판(SB)에 STI(Shallow Trench Isolation) 공정을 수행하여 형성된 영역일 수 있다. 일 예로, 상기 소자 분리막은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 소자 분리 영역은 상기 제 1 도전형의 불순물이 도핑된 기판(SB) 내의 일 영역일 수 있다. 이 경우, 상기 소자 분리 영역에 도핑된 상기 불순물의 농도는 기판(SB)에 도핑된 불순물의 농도보다 높을 수 있다.
기판(SB) 내에서 소자 분리부(SP)에 의해 활성 영역(ACT)이 정의될 수 있다. 활성 영역(ACT)은 제 1 방향(D1)으로 연장될 수 있다. 예를 들어, 활성 영역(ACT)은 제 1 방향(D1)으로 연장되는 직사각형 형태를 가질 수 있다. 본 실시예에서 제 1 방향(D1) 및 제 2 방향(D2)은 기판(SB)의 상부면에 평행하고 거로 교차하는 방향으로 정의되며, 제 3 방향(D3)은 기판(SB)의 상기 상부면에 수직한 방향으로 정의된다.
기판(SB) 상에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 제 2 방향(D2)으로 연장될 수 있다. 게이트 전극(GE)은 활성 영역(ACT)을 제 2 방향(D2)으로 가로지를 수 있다. 게이트 전극(GE)의 일부는 활성 영역(ACT)의 일부와 중첩될 수 있다. 구체적으로는, 평면적 관점에서, 게이트 전극(GE)과 활성 영역(ACT)은 서로 교차할 수 있다. 여기서, 활성 영역(ACT)과 중첩되는 게이트 전극(GE)의 일부를 중심부(CP)로 지칭하고, 중심부(CP)의 제 2 방향(D2)의 양측에 배치되는 게이트 전극(GE)의 다른 일부들을 돌출부(PP)로 지칭한다. 돌출부들(PP)은 활성 영역(ACT)으로부터 제 2 방향(D2) 또는 제 2 방향(D2)의 반대 방향으로 돌출될 수 있다. 게이트 전극(GE)은 불순물이 도핑된 폴리 실리콘(doped poly Si)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 게이트 전극(GE)은 텅스텐(W)과 같은 금속막, 타이타늄 질화막(TiN)과 같은 금속 질화막 중 적어도 하나를 포함할 수 있다.
활성 영역(ACT)의 양단은 제 1 방향(D1) 및 제 1 방향(D1)의 반대 방향으로 게이트 전극(GE)의 양측벽 상으로 돌출될 수 있다. 즉, 활성 영역(ACT)의 상기 양단은 게이트 전극(GE)의 상기 양측벽 밖에서 노출될 수 있다. 활성 영역(ACT)의 상기 양단 내에 불순물 영역들(IM)이 배치될 수 있다. 불순물 영역들(IM)에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다. 불순물 영역들(IM) 중 하나는 소오스 영역(source region)일 수 있고, 불순물 영역들(IM) 중 다른 하나는 드레인 영역(drain region)일 수 있다.
게이트 전극(GE)과 기판(SB) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)과 활성 영역(ACT)을 이격시킬 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)의 하부면을 따라 제공될 수 있다. 게이트 절연막(GI)은 절연 물질 또는 고유전 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막(SiO), 실리콘 산화질화막(SiON), 실리콘 질화막(SiN), 금속 산화막(MO) 중 적어도 하나를 포함할 수 있다. 일 예로, 금속 산화막은 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 루테늄 산화막(RuO2) 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE), 게이트 절연막(GI) 및 불순물 영역들(IM)은 하나의 트랜지스터(transistor)를 구성할 수 있다. 불순물 영역들(IM) 중 하나와 게이트 전극(GE)에 전압을 인가하부면 불순물 영역들(IM) 중 다른 하나 쪽으로 전자 또는 정공이 이동하게 되면서 채널 영역(CH)이 형성될 수 있다.
기판(SB) 상에 게이트 보호막(GP)이 배치될 수 있다. 게이트 보호막(GP)은 기판(SB) 상에서 게이트 전극(GE)을 덮을 수 있다. 예를 들어, 게이트 보호막(GP)은 기판(SB)의 상부면 및 게이트 전극(GE)을 콘포멀(conformal)하게 덮을 수 있다. 게이트 보호막(GP)은 절연 물질을 포함할 수 있다. 게이트 보호막(GP)은 후술되는 층간 절연막(ILD)과는 다른 물질을 포함할 수 있다. 예를 들어, 게이트 보호막(GP)은 실리콘 산화막(SiO), 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 포함할 수 있다.
기판(SB) 상에 층간 절연막(ILD)이 제공될 수 있다. 층간 절연막(ILD)은 게이트 보호막(GP) 상에서 기판(SB) 및 게이트 전극(GE)을 덮을 수 있다. 층간 절연막(ILD)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 다공성 절연막 중 적어도 하나의 단일막 또는 이들의 다중막 구조를 포함할 수 있다.
기판(SB) 상에 소오스/드레인 콘택들(SDC)이 제공될 수 있다. 소오스/드레인 콘택들(SDC)은 층간 절연막(ILD)과 게이트 보호막(GP)을 관통하여 활성 영역(ACT)의 상부면과 접할 수 있다. 소오스/드레인 콘택들(SDC)은 게이트 전극(GE)의 양측에 배치될 수 있다. 예를 들어, 소오스/드레인 콘택들(SDC)은 각각 게이트 전극(GE)으로부터 제 1 방향(D1)의 일측 및 제 1 방향(D1)의 반대 방향의 다른 일측으로 이격되어 배치될 수 있다. 소오스/드레인 콘택들(SDC)은 각각 활성 영역(ACT)의 불순물 영역들(IM)에 접속될 수 있다. 소오스/드레인 콘택들(SDC)은 텅스텐(W) 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
기판(SB) 상에 게이트 콘택(GEC)이 제공될 수 있다. 게이트 콘택(GEC)은 층간 절연막(ILD)과 게이트 보호막(GP)을 관통하여 게이트 전극(GE)의 상부면과 접할 수 있다. 게이트 콘택(GEC)은 활성 영역(ACT)의 일측에 배치될 수 있다. 예를 들어, 게이트 콘택(GEC)은 활성 영역(ACT)으로부터 제 2 방향(D2)의 일측 또는 및 제 2 방향(D2)의 반대 방향의 다른 일측으로 이격되어 배치될 수 있다. 즉, 게이트 콘택(GEC)은 게이트 전극(GE)의 돌출부(PP) 상에 배치될 수 있다. 다르게 설명하자면, 게이트 콘택(GEC)은 게이트 전극(GE)의 제 2 방향(D2) 또는 제 2 방향(D2)의 반대 방향의 일단에 인접하여 배치될 수 있다. 도시된 바와는 다르게, 게이트 콘택(GEC)은 활성 영역(ACT)의 상방에서 게이트 전극(GE) 상에 배치될 수 있다. 즉, 게이트 콘택(GEC)은 게이트 전극(GE)의 중심부(CP) 상에 배치될 수 있다. 또는, 게이트 콘택(GEC)은 게이트 전극(GE) 상에서 게이트 콘택(GEC)의 일부만 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 게이트 콘택(GEC)은 게이트 전극(GE)의 중심부(CP) 및 돌출부(PP) 모두와 중첩될 수 있다. 게이트 콘택(GEC)은 텅스텐(W) 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 게이트 콘택(GEC)은 하부(GCLP) 및 하부(GCLP) 상의 상부(GCUP)를 가질 수 있다.
게이트 콘택(GEC)의 하부(GCLP)은 게이트 전극(GE)의 상부면에 접할 수 있다. 즉, 게이트 콘택(GEC)의 하부(GCLP)는 게이트 전극(GE)과 접촉되는 게이트 콘택(GEC)의 바닥 부분에 해당할 수 있다. 게이트 콘택(GEC)의 하부(GCLP)는 게이트 전극(GE)의 제 2 방향(D2) 또는 제 2 방향(D2)의 반대 방향의 일단에 인접하여 배치될 수 있다. 게이트 콘택(GEC)의 하부(GCLP)는 게이트 보호막(GP)에 의해 둘러싸일 수 있다. 게이트 콘택(GEC)의 하부(GCLP)은 게이트 보호막(GP)의 상부면으로 노출될 수 있다. 게이트 콘택(GEC)의 하부(GCLP)의 상부면은 게이트 보호막(GP)의 상기 상부면과 공면(coplanar)을 이룰 수 있다. 즉, 게이트 콘택(GEC)의 하부(GCLP)의 두께는 게이트 보호막(GP)의 두께와 동일할 수 있다. 게이트 콘택(GEC)의 하부(GCLP)은 바(bar) 형상을 가질 수 있다. 예를 들어, 게이트 콘택(GEC)의 하부(GCLP)는 제 1 방향(D1)으로 연장되는 바(bar) 형상을 가질 수 있다. 보다 바람직하게는, 게이트 콘택(GEC)의 하부(GCLP)는 게이트 전극(GE)의 돌출부(PP)의 상부면을 덮을 수 있다. 이때, 게이트 전극(GE)의 돌출부(PP)의 평면 형상에 따라, 게이트 콘택(GEC)의 하부(GCLP)의 평면 형상이 정해질 수 있다. 게이트 전극(GE)의 돌출부(PP)가 활성 영역(ACT)으로부터 돌출되는 거리에 따라, 돌출부(PP)는 제 1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 게이트 콘택(GEC)의 하부(GCLP) 또한 제 1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 다르게 설명하자면, 게이트 콘택(GEC)의 하부(GCLP)는 게이트 전극(GE)의 제 2 방향(D2) 또는 제 2 방향(D2)의 측면을 따라 연장되는 형상을 가질 수 있다.
도 1에서는 게이트 콘택(GEC)의 하부(GCLP)의 형상이 바(bar) 형상인 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 5는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 5의 E-E'선 및 F-F'선을 따라 자른 단면들에 해당한다. 다른 실시예들에 따르면, 도 5 및 도 6에 도시된 바와 같이, 게이트 콘택(GEC')의 하부(GCLP')은 평판(plate) 형상을 가질 수 있다. 예를 들어, 게이트 콘택(GEC')의 하부(GCLP')는 정사각형 또는 직사각형과 같은 사각형의 평면 형상을 가질 수 있다. 구체적으로 설명하자면, 게이트 전극(GE)의 돌출부(PP)가 활성 영역(ACT)으로부터 돌출되는 거리가 멀 수 있다. 게이트 전극(GE)의 돌출부(PP)의 상부면의 면적이 넓을 수 있다. 이 경우, 게이트 콘택(GEC')의 하부(GCLP')의 평면 형상이 다양하게 제공되기 용이할 수 있다. 일 예로, 게이트 콘택(GEC')의 하부(GCLP')가 동일한 면적으로 제공될 경우, 미세 선폭을 갖는 라인 형상의 하부(GCLP')보다는 정사각형 또는 원형의 하부(GCLP')를 형성하는 것이 보다 용이할 수 있으며, 후술되는 게이트 콘택(GEC')의 상부(GCUP')를 형성하기 용이할 수 있다. 이에 대해서는, 뒤에서 이미지 센서의 제조 방법과 함께 상세히 설명한다.
도시된 바와는 다르게, 게이트 콘택(GEC)의 하부(GCLP)는 L자 또는 원형과 같은 다양한 평면 형상을 가질 수 있다. 게이트 콘택(GEC)의 하부(GCLP)의 형상은 게이트 전극(GE)의 돌출부(PP)의 평면 형상에 따라 달라질 수 있다. 이하 도 1 내지 도 4의 실시예를 기준으로 계속 설명하도록 한다.
게이트 콘택(GEC)의 하부(GCLP) 상에 게이트 콘택(GEC)의 상부(GCUP)가 제공될 수 있다. 즉, 게이트 콘택(GEC)의 상부(GCUP)는 게이트 전극(GE)과 후술되는 배선들(WL) 간의 수직적 연결을 제공하는 수직 부분에 해당할 수 있다. 게이트 콘택(GEC)의 상부(GCUP)는 게이트 콘택(GEC)의 하부(GCLP)의 상부면과 접할 수 있다. 게이트 콘택(GEC)의 상부(GCUP)는 게이트 콘택(GEC)의 하부(GCLP)의 상기 상부면으로부터 제 3 방향(D3)으로 연장되는 기둥 형상을 가질 수 있다. 즉, 게이트 콘택(GEC)의 상부(GCUP)는 층간 절연막(ILD)을 관통하여 게이트 콘택(GEC)의 하부(GCLP)에 접속될 수 있다. 게이트 콘택(GEC)의 상부(GCUP)의 평면 형상은 게이트 콘택(GEC)의 하부(GCLP)의 평면 형상보다 작을 수 있다. 예를 들어, 게이트 콘택(GEC)의 상부(GCUP)의 폭은 게이트 콘택(GEC)의 하부(GCLP)의 폭보다 작을 수 있다. 예를 들어, 평면적 관점에서, 게이트 콘택(GEC)의 상부(GCUP)의 제 1 면적은 게이트 콘택(GEC)의 하부(GCLP)의 제 2 면적보다 작을 수 있다. 일 예로, 게이트 콘택(GEC)의 하부(GCLP)의 제 2 면적은 게이트 콘택(GEC)의 상부(GCUP)의 제 1 면적의 1.5배 내지 10배일 수 있다. 게이트 콘택(GEC)의 상부(GCUP)와 게이트 콘택(GEC)의 하부(GCLP)는 동일한 물질로 이루어진 일체를 구성할 수 있다. 즉, 게이트 콘택(GEC)의 상부(GCUP)와 게이트 콘택(GEC)의 하부(GCLP)는 하나의 구성 물질로 이루어진 게이트 콘택(GEC)의 일부분들일 수 있다. 게이트 콘택(GEC)의 상부(GCUP)와 게이트 콘택(GEC)의 하부(GCLP) 사이의 계면은 없을 수 있다.
층간 절연막(ILD) 상에 배선들(WL)이 배치될 수 있다. 배선들(WL)은 소오스/드레인 콘택들(SDC) 및 게이트 콘택(GEC)과 전기적으로 연결될 수 있다. 배선들(WL)은 소오스/드레인 콘택들(SDC) 및 게이트 콘택(GEC)을 재배선할 수 있다. 배선들(WL)은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 도시하지는 않았으나, 배선들(WL)은 배선들(WL)의 하부면 또는 배선들(WL)의 하부면과 측면들 상에 제공되는 소스막 또는 베리어막을 포함할 수 있다. 상기 소스막은 금(Au)과 같은 금속을 포함할 수 있다. 상기 베리어막은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 전도성 금속 질화물을 포함할 수 있다.
배선들(WL)은 배선들(WL)의 하부면 상에 제공되는 비아들(VI)을 통해 소오스/드레인 콘택들(SDC) 및 게이트 콘택(GEC)에 연결될 수 있다. 비아들(VI)은 배선들(WL)의 하부면으로부터 층간 절연막(ILD) 내로 연장될 수 있으며, 소오스/드레인 콘택들(SDC)의 상부면 및 게이트 콘택(GEC)의 상부면과 접할 수 있다. 비아들(VI)의 폭은 층간 절연막(ILD)으로부터 멀어질수록 작아질 수 있다. 비아들(VI)은 구리(Cu)과 같은 금속을 포함할 수 있다. 상기 소스막 및 상기 베리어막은 배선들(WL)과 비아들(VI) 사이에 제공되거나, 또는 비아들(VI)의 하부면을 따라 제공될 수 있다. 비아들(VI)은 필요에 따라 제공되지 않을 수 있다. 이때, 소오스/드레인 콘택들(SDC) 및 게이트 콘택(GEC)은 층간 절연막(ILD)의 상부면으로 노출될 수 있다.
층간 절연막(ILD) 상에 금속간 절연막(IMD)이 제공될 수 있다. 금속간 절연막(IMD)은 배선들(WL)을 덮을 수 있다. 금속간 절연막(IMD)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다.
도시하지는 않았으나, 금속간 절연막(IMD) 상에는 복수의 배선들 및 금속간 절연막들 또는 보호막이 배치될 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극(GE)과 접하는 게이트 콘택(GEC)의 하부(GCLP)가 넓은 면적을 가질 수 있다. 이에 따라, 게이트 콘택(GEC)의 하부(GCLP)와 게이트 전극(GE) 간의 접촉 면적이 넓을 수 있으며, 게이트 콘택(GEC)의 하부(GCLP)와 게이트 전극(GE) 간의 접촉 저항이 작을 수 있다. 즉, 이미지 센서의 전기적 특성이 향상될 수 있다. 더하여, 배선들(WL)과 접하는 게이트 콘택(GEC)의 상부(GCUP)가 좁은 면적을 가질 수 있다. 이에 따라, 게이트 콘택(GEC)의 상부(GCUP)가 차지하는 평면적이 작을 수 있으며, 게이트 콘택(GEC)의 상부(GCUP) 상에 연결되는 비아들(VI) 및 배선들(WL)의 선폭 및 간격이 작게 제공될 수 있다. 즉, 배선들(WL)의 집적도가 향상될 수 있으며, 소형화된 이미지 센서가 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 7을 참조하부면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 단위 픽셀들을 가질 수 있다. 액티브 픽셀 센서 어레이(1001)는 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 구동 신호들에 의해 구동될 수 있다. 액티브 픽셀 센서 어레이(1001)에 의해 변환된 상기 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는 행 디코더(1002)에서 디코딩된 결과에 따라, 단위 픽셀들을 구동하기 위한 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 상기 단위 픽셀들이 행렬 형태로 배열된 경우, 행 드라이버(1003)는 각 행 별로 구동 신호들을 제공할 수 있다.
타이밍 발생기(1005)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 상기 잡음 레벨과 상기 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 상기 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 영상 신호 처리부에 순차적으로 디지털 신호를 출력할 수 있다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 8을 참조하여, 도 7을 참조하여 설명한 액티브 픽셀 센서 어레이(1001)는 복수의 단위 픽셀 그룹들(P)을 포함하며, 단위 픽셀 그룹들(P)은 매트릭스 형태로 배열될 수 있다. 단위 픽셀 그룹들(P) 각각은 트랜스퍼 트랜지스터들(TX)과 로직 트랜지스터들(RX, SX, FX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 소오스 팔로워 트랜지스터(FX; source follower transistor)를 포함할 수 있다.
트랜스퍼 트랜지스터들(TX)은 각각 트랜스퍼 게이트 전극(TG) 및 광전 변환 소자(PD)를 포함할 수 있다. 그리고, 트랜스퍼 트랜지스터들(TX)은 전하 검출 노드(FD), 즉 부유 확산 영역(floating diffusion region)을 공유할 수 있다. 도 8에서는 하나의 단위 픽셀 그룹(P)에 2개의 트랜스퍼 트랜지스터들(TX)이 제공되는 것을 개시하였으나, 하나의 단위 픽셀 그룹(P)에서 트랜스퍼 트랜지스터(TX)의 수는 2개로 한정되지 않으며, 필요에 따라 변경될 수 있다.
광전 변환 소자들(PD)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환 소자들(PD)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
트랜스퍼 게이트 전극들(TG)은 광전 변환 소자들(PD1)에 축적된 전하를 전하 검출 노드(FD)로 전송할 수 있다. 트랜스퍼 게이트 전극들(TG)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 광전 변환 소자들(PD) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 광전 변환 소자들(PD)에서 생성된 전하를 전송받아 저장할 수 있다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(FX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게는, 리셋 트랜지스터(RX)의 드레인 영역은 전하 검출 노드(FD)와 연결되며, 리셋 트랜지스터(RX)의 소오스 영역은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소오스 영역과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)의 턴 온(turn-on)될 때 전하 검출 노드(FD)에 축적된 전하들이 배출되어, 전하 검출 노드(FD)가 리셋될 수 있다.
소오스 팔로워 트랜지스터(FX)는 단위 픽셀 그룹(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 전하 검출 노드(FD)에 축척된 전하량에 비례하여 소오스 팔로워 트랜지스터(FX)의 소스 전위가 변화할 수 있다. 소오스 팔로워 트랜지스터(FX)는 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀 그룹들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온(turn-on)될 때, 소오스 팔로워 트랜지스터(FX)의 드레인 영역과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 영역으로 전달될 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 10 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들이다. 도 10은 도 9의 G-G'선을 따라 자른 단면에 해당하고, 도 11은 도 9의 H-H'선 및 I-I'선을 따라 자른 단면들에 해당하며, 도 12는 도 9의 J-J'선을 따라 자른 단면에 해당한다.
도 9 내지 도 11을 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 기판(100)은 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들어, 상기 제 1 도전형은 P형일 수 있다. 기판(100)은 복수의 단위 화소들(UP1, UP2), 일 예로 제 1 단위 화소들(UP1)과 제 2 단위 화소들(UP2)을 포함할 수 있다. 서로 인접하는 제 1 단위 화소(UP1)의 하나와 제 2 단위 화소(UP2)의 하나는 도 8을 참조하여 설명한 하나의 단위 픽셀 그룹(P, 도 8 참조)을 구성할 수 있다.
기판(100) 내에서, 각각의 단위 화소들(UP1, UP2)에 광전 변환 영역들(110)이 각각 배치될 수 있다. 광전 변환 영역들(110)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 예를 들어, 상기 제 2 도전형은 N형일 수 있다. 광전 변환 영역들(110)에 도핑된 N형의 불순물은 주변의 기판(100)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
기판(100) 내에는 기판(100)의 제 1 면(100a)에 인접한 소자 분리부(103)가 배치될 수 있다. 소자 분리부(103)는 도 1 내지 도 6을 참조하여 설명한 소자 분리부(SP)에 대응될 수 있다. 소자 분리부(103)는 단위 화소들(UP1, UP2)에서 활성 영역들(ACT1, ACT2, ACT3)을 정의할 수 있다. 구체적으로는, 소자 분리부(103)는 제 1 단위 화소(UP1)에서 제 1 활성 영역(ACT1)과 제 2 활성 영역(ACT2)를 정의할 수 있고, 소자 분리부(103)는 제 2 단위 화소(UP2)에서 제 1 활성 영역(ACT1)과 제 3 활성 영역(ACT3)를 정의할 수 있다.
제 1 활성 영역들(ACT1)에 트랜스퍼 트랜지스터들(TX, 도 8 참조)이 배치될 수 있다. 즉, 제 1 단위 화소(UP1) 및 제 2 단위 화소(UP2)에서 제 1 활성 영역들(ACT1) 상에 트랜스퍼 게이트 전극들(TG)이 각각 배치될 수 있다. 제 1 활성 영역들(ACT1) 내에서 트랜스퍼 게이트 전극들(TG) 옆에는 부유 확산 영역들(FD)이 배치될 수 있다.
트랜스퍼 게이트 전극들(TG)은 각각 트랜스퍼 게이트 전극들(TG)의 일부가 기판(SB) 속으로 매립되는 수직형(vertical type)일 수 있다. 또는, 트랜스퍼 게이트 전극들(TG)는 기판(100) 속으로 연장되지 않고 평탄한 하부면을 가지는 형태인 수평형(planar type)일 수 있다. 트랜스퍼 게이트 전극들(TG)과 기판(SB) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 부유 확산 영역(FD)에는 상기 제 1 도전형과 반대인 제 2 도전형의 불순물이 도핑될 수 있다.
제 2 활성 영역(ACT2)에 리셋 트랜지스터(RX, 도 8 참조)와 선택 트랜지스터(SX, 도 8 참조)가 배치될 수 있다. 일 예로, 제 2 활성 영역(ACT2) 상을 리셋 게이트 전극(RG)과 선택 게이트 전극(SG)이 가로지른다. 리셋 게이트 전극(RG)과 선택 게이트 전극(SG) 옆에서 제 2 활성 영역(ACT2) 내에 불순물 영역들이 배치될 수 있다. 상기 불순물 영역들은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다. 기판(100) 내에서 광전 변환 영역(110)은 상기 불순물 영역들 아래로 연장될 수 있으며, 광전 변환 영역(110)은 상기 불순물 영역들과 이격될 수 있다.
제 3 활성 영역(ACT3)에 소오스 팔로워 트랜지스터(FX, 도 8 참조)가 배치될 수 있다. 제 3 활성 영역(ACT3) 상을 소오스 팔로워 게이트 전극(SF)이 가로지를 수 있다. 소오스 팔로워 게이트 전극(SF) 양 옆에서 제 3 활성 영역(ACT3) 내에 제 1 및 제 2 불순물 영역들(IM1, IM2)이 배치될 수 있다. 제 1 및 제 2 불순물 영역들(IM1, IM2)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다. 기판(100) 내에서 광전 변환 영역(110)은 제 1 및 제 2 불순물 영역들(IM1, IM2) 아래로 연장될 수 있으며, 광전 변환 영역(110)은 제 1 및 제 2 불순물 영역들(IM1, IM2)과 이격될 수 있다.
기판(100) 내에 화소 분리부(150)가 제공될 수 있다. 화소 분리부(150)는 기판(100) 내에서 단위 화소들(UP1, UP2)을 분리 및 한정할 수 있다. 화소 분리부(150)는 평면적으로 매시(mesh) 형태를 가질 수 있다. 화소 분리부(150)는 소자 분리부(103)를 수직으로 관통할 수 있다. 화소 분리부(150)는 기판(100) 내에 배치되는 도전 패턴(113), 도전 패턴(113)과 기판(100) 사이에 개재되는 제 1 절연 패턴(112), 및 도전 패턴(113) 상의 제 2 절연 패턴(115)을 포함할 수 있다. 도전 패턴(113)은 평면적으로 매시(mesh) 형태를 가질 수 있다. 도전 패턴(113)은 바람직하게는 불순물이 도핑된 폴리 실리콘(doped poly Si) 또는 금속을 함유할 수 있다. 제 1 절연 패턴(112)과 제 2 절연 패턴(115)은 실리콘 산화막(SiO)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 이미지 센서는 후면 수광 이미지 센서일 수 있다. 외부 광은 기판(100)의 제 1 면(100a)과 대향하는 기판(100)의 제 2 면(100b)을 통해 기판(100) 속으로 입사될 수 있다. 입사된 상기 광에 의해 광전 변환 영역들(110)이 구성하는 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 광전 변환 영역(110)으로 이동될 수 있다. 트랜스퍼 게이트 전극들(TG)에 전압을 인가하부면 상기 전자들은 부유 확산 영역(FD)으로 이동될 수 있다.
기판(100) 상에 게이트 보호막(GP)이 배치될 수 있다. 게이트 보호막(GP)은 기판(100)의 제 1 면(100a) 상에서 트랜스퍼 트랜지스터들(TX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX, 도 8 참조) 및 소오스 팔로워 트랜지스터(FX)를 덮을 수 있다. 예를 들어, 게이트 보호막(GP)은 기판(100)의 상부면, 트랜스퍼 게이트 전극들(TG), 리셋 게이트 전극(RG) 및 소오스 팔로워 게이트 전극(SF)을 콘포멀(conformal)하게 덮을 수 있다. 게이트 보호막(GP)은 절연 물질을 포함할 수 있다. 게이트 보호막(GP)은 후술되는 층간 절연막(ILD)과는 다른 물질을 포함할 수 있다. 예를 들어, 게이트 보호막(GP)은 실리콘 산화막(SiO), 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 포함할 수 있다.
기판(100) 상에 층간 절연막(ILD)이 제공될 수 있다. 층간 절연막(ILD)은 게이트 보호막(GP) 상에서 트랜스퍼 트랜지스터들(TX), 리셋 트랜지스터(RX) 및 소오스 팔로워 트랜지스터(FX)를 덮을 수 있다. 층간 절연막(ILD)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON) 및 다공성 저유전막 중 적어도 하나의 단일막 또는 이들의 다중막 구조를 포함할 수 있다.
층간 절연막(ILD) 상에 금속간 절연막들(IMD1, IMD2, IMD3)이 제공될 수 있다. 금속간 절연막들(IMD1, IMD2)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 금속간 절연막들(IMD1, IMD2, IMD3) 사이에는, 배선들(WL1, WL2, WL3, WLN)과 콘택 플러그들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7)이 배치될 수 있다. 콘택 플러그들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7)은 텅스텐(W) 또는 구리(Cu)와 같은 금속을 포함할 수 있다.
제 1 배선(WL1)은 제 1 콘택 플러그(CNT1)에 의해 트랜스퍼 트랜지스터들(TX, 도 8 참조)의 부유 확산 영역(FD)과 연결될 수 있다. 제 1 배선(WL1)은 제 2 콘택 플러그(CNT2)에 의해 리셋 게이트 전극(RG) 옆의 불순물 영역과 연결될 수 있다. 또한 제 1 배선(WL1)은 제 3 콘택 플러그(CNT3)에 의해 소오스 팔로워 게이트 전극(SF)과 연결될 수 있다. 제 3 콘택 플러그(CNT3)는 제 3 활성 영역(ACT3)의 일측에 배치될 수 있다. 제 3 콘택 플러그(CNT3)는 도 1 내지 도 6을 참조하여 설명한 게이트 콘택(GEC, 도 1 내지 도 6 참조)에 해당할 수 있다. 예를 들어, 제 3 콘택 플러그(CNT3)는 하부(CNT3a) 및 하부(CNT3a) 상의 상부(CNT3b)를 가질 수 있다.
제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 소오스 팔로워 게이트 전극(SF)의 상부면에 접할 수 있다. 제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 게이트 보호막(GP)에 의해 둘러싸일 수 있다. 제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 게이트 보호막(GP)의 상부면으로 노출될 수 있다. 제 3 콘택 플러그(CNT3)의 하부(CNT3a)의 상부면은 게이트 보호막(GP)의 상기 상부면과 공면(coplanar)을 이룰 수 있다. 즉, 제 3 콘택 플러그(CNT3)의 하부(CNT3a)의 두레는 게이트 보호막(GP)의 두께와 동일할 수 있다. 제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 일 방향으로 연장되는 바(bar) 형상 또는 평판(palte) 형상을 가질 수 있다. 또는, 제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 L자 또는 원형과 같은 다양한 평면 형상을 가질 수 있다.
제 3 콘택 플러그(CNT3)의 하부(CNT3a) 상에 제 3 콘택 플러그(CNT3)의 상부(CNT3b)가 제공될 수 있다. 제 3 콘택 플러그(CNT3)의 상부(CNT3b)는 제 3 콘택 플러그(CNT3)의 하부(CNT3a)의 상부면으로부터 제 1 배선(WL1)을 향하여 연장되는 기둥 형상을 가질 수 있다. 즉, 제 3 콘택 플러그(CNT3)의 상부(CNT3b)는 층간 절연막(ILD)을 관통하여 제 3 콘택 플러그(CNT3)의 하부(CNT3a)에 연결될 수 있다. 제 3 콘택 플러그(CNT3)의 상부(CNT3b)의 평면 형상은 제 3 콘택 플러그(CNT3)의 하부(CNT3a)의 평면 형상보다 작을 수 있다. 예를 들어, 제 3 콘택 플러그(CNT3)의 상부(CNT3b)의 면적은 제 3 콘택 플러그(CNT3)의 하부(CNT3a)의 면적보다 작을 수 있다. 제 3 콘택 플러그(CNT3)의 상부(CNT3b)와 제 3 콘택 플러그(CNT3)의 하부(CNT3a)는 동일한 물질로 이루어진 일체를 구성할 수 있다.
본 발명의 실시예들에 따르면, 소오스 팔로워 게이트 전극(SF)과 접하는 제 3 콘택 플러그(CNT3)의 하부(CNT3a)가 넓은 면적을 가질 수 있다. 이에 따라, 제 3 콘택 플러그(CNT3)의 하부(CNT3a)와 소오스 팔로워 게이트 전극(SF) 간의 접촉 면적이 넓을 수 있으며, 제 3 콘택 플러그(CNT3)의 하부(CNT3a)와 소오스 팔로워 게이트 전극(SF) 간의 접촉 저항이 작을 수 있다. 즉, 이미지 센서의 전기적 특성이 향상될 수 있다.
더하여, 금속간 절연막들(IMD1, IMD2, IMD3) 내에는 트랜스퍼 트랜지스터들(TX, 도 8 참조), 리셋 트랜지스터(RX, 도 8 참조), 선택 트랜지스터(SX, 도 8 참조) 및 소오스 팔로워 트랜지스터(FX)를 연결하기 위한 복수의 배선들(WL1, WL2, WL3, WLN) 및 복수의 콘택 플러그들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7)이 배치될 수 있다. 본 발명의 실시예들에 따르면, 배선들(WL1, WL2, WL3, WLN)과 접하는 제 3 콘택 플러그(CNT3)의 상부(CNT3b)가 좁은 면적을 가질 수 있다. 이에 따라 제 3 콘택 플러그(CNT3)의 상부(CNT3b)가 차지하는 평면적이 작을 수 있으며, 콘택 플러그들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7)과 연결되는 배선들(WL1, WL2, WL3, WLN)의 선폭 및 간격을 작게 형성할 수 있다. 즉, 배선들(WL1, WL2, WL3, WLN)의 집적도가 향상될 수 있으며, 소형화된 이미지 센서가 제공될 수 있다.
도시된 바와는 다르게, 제 3 콘택 플러그(CNT3)는 제 3 활성 영역(ACT3) 상에 배치될 수 있다. 도 12에 도시된 바와 같이, 제 3 콘택 플러그(CNT3)는 제 3 활성 영역(ACT3)의 상방에서 소오스 팔로워 게이트 전극(SF) 상에 배치될 수 있다. 제 3 콘택 플러그(CNT3)의 배치는 소오스 팔로워 게이트 전극(SF) 상에서 필요에 따라 자유롭게 배치될 수 있다. 일 예로, 제 3 콘택 플러그(CNT3)의 배치는 배선들(WL1, WL2, WL3, WLN) 및 콘택 플러그들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7)의 배치 및 간격에 의해 달라질 수 있다. 이하 도 11의 실시예를 기준으로 계속 설명하도록 한다.
제 2 배선(WL2)은 제 4 콘택 플러그(CNT4)에 의해 선택 게이트 전극(SG) 옆의 불순물 영역과 연결될 수 있다. 제 2 배선(WL2)은 제 5 콘택 플러그(CNT5)에 의해 소오스 팔로워 게이트 전극(SF) 옆의 제 2 불순물 영역(IM2)과 연결될 수 있다.
제 3 배선(WL3)은 제 6 콘택 플러그(CNT6)에 의해 리셋 게이트 전극(RG)과 선택 게이트 전극(SG) 사이의 불순물 영역과 연결될 수 있다.
제 4 배선(WL4)은 제 7 콘택 플러그(CNT7)에 의해 소오스 팔로워 게이트 전극(SF) 옆의 제 1 불순물 영역(IM1)과 연결될 수 있다.
제 3 배선(WL3)과 제 4 배선(WL4)은 각각 제 1 방향(D1)으로 연장될 수 있다.
기판(100)의 제 2 면(100b) 상에 고정 전하막(FL)이 제공될 수 있다. 고정 전하막(FL)은 기판(100)의 제 2 면(100b)과 접할 수 있다. 고정 전하막(FL)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이에 따라, 고정 전하막(FL)은 음의 고정 전하를 가질 수 있다. 고정 전하막(FL)은 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 예를 들어, 상기 금속 산화물(metal oxide) 또는 상기 금속 불화물(metal fluoride)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 타이타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일 예로, 고정 전하막(FL)은 하프늄 산화막(Hf2O3) 또는 알루미늄 산화막(Al2O3)을 포함할 수 있다. 고정 전하막(FL)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
고정 전하막(FL) 상에 제 1 보호막(PL1)이 배치될 수 있다. 제 1 보호막(PL1)은 금속 산화막, PETEOS, 실리콘 산화탄화막(SiOC), 실리콘 산화막(SiO), 실리콘 질화막(SiN) 중 적어도 하나를 포함할 수 있다.
제 1 보호막(PL1) 상에 차광 그리드 패턴(WG)이 배치될 수 있다. 차광 그리드 패턴(WG)은 그리드 형상을 가질 수 있다. 차광 그리드 패턴(WG)은 텅스텐(W) 또는 타이타늄(Ti)을 포함할 수 있다. 차광 그리드 패턴(WG)은 화소 분리부(150)과 중첩될 수 있다.
차광 그리드 패턴(WG) 상에 저굴절 패턴(LRI)이 배치될 수 있다. 저굴절 패턴(LRI)는 평면적으로 차광 그리드 패턴(WG)과 중첩될 수 있으며 동일한 형태를 가질 수 있다. 저굴절 패턴(LRI)의 측벽은 차광 그리드 패턴(WG)의 측벽과 정렬될 수 있다. 저굴절 패턴(LRI)은 유기물질을 포함할 수 있다. 저굴절 패턴(LRI)은 후술되는 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들어, 저굴절 패턴(LRI)은 약 1.3 이하의 굴절률을 가질 수 있다. 차광 그리드 패턴(WG)과 저굴절 패턴(LRI)은 인접하는 단위 화소들(UP1, UP2) 간의 크로스 토크를 방지할 수 있다.
제 1 보호막(PL1), 저굴절 패턴(LRI) 및 차광 그리드 패턴(WG)의 측벽은 제 2 보호막(PL2)으로 덮일 수 있다. 제 2 보호막(PL2)은 금속 산화막, PETEOS, 실리콘 산화탄화막(SiOC), 실리콘 산화막(SiO), 실리콘 질화막(SiN) 중 적어도 하나를 포함할 수 있다.
제 2 보호막(PL2) 상에는 칼라 필터들(CF1, CF2)이 배치될 수 있다. 칼라 필터들(CF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 칼라 필터들(CF1, CF2)은 Bayer 패턴, 2x2 형태의 Tetra 패턴, 또는 3x3의 Nona 패턴 형태로 배치될 수 있다. 또는, 칼라 필터들(CF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
칼라 필터들(CF1, CF2) 상에는 마이크로 렌즈 어레이층(ML)이 배치될 수 있다. 마이크로 렌즈 어레이층(ML)은 단위 화소들(UP1, UP2)과 각각 중첩되는 볼록한 렌즈부들을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 13을 참조하여, 본 발명의 실시예에 따른 이미지 센서는 화소 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 갖는 기판(100), 기판(100)의 제 1 면(100a) 상의 배선층(20), 배선층(20) 상에 베이스 기판(40)을 포함할 수 있다. 배선층(20)은 상부 배선층(21) 및 하부 배선층(23)을 포함할 수 있다. 화소 영역(AR)은 복수 개의 단위 화소들(UP1, UP2)을 포함할 수 있다. 화소 영역(AR)은 앞서 도 8 내지 도 12를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
광학 블랙 영역(OB)에서 기판(100) 상에 제 1 연결 구조체(50), 제 1 도전 패드(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제 1 연결 구조체(50)는 제 1 차광 패턴(51), 절연 패턴(53), 및 제 1 캐핑 패턴(55)을 포함할 수 있다.
제 1 차광 패턴(51)이 기판(100)의 제 2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제 1 차광 패턴(51)은 제 2 면(100b) 상의 제 2 절연막(136)을 덮되, 제 1 트렌치(TR1) 및 제 2 트렌치(TR2)의 내벽을 콘포말 하게 덮을 수 있다. 제 1 차광 패턴(51)은 광전 변환층(10) 및 상부 배선층(21)을 관통하여 광전 변환층(10) 및 배선층(20)을 연결할 수 있다. 보다 구체적으로, 제 1 차광 패턴(51)은 상부 배선층(21) 및 하부 배선층(23) 내의 배선들 및 광전 변환층(10) 내의 화소 분리부(150)과 접촉할 수 있다. 이에 따라, 제 1 연결 구조체(50)는 배선층(20) 내의 배선들과 전기적으로 연결될 수 있다. 제 1 차광 패턴(51)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다. 제 1 차광 패턴(51)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제 1 도전 패드(81)가 제 1 트렌치(TR1)의 내부에 제공되어 제 1 트렌치(TR1)의 나머지 부분을 채울 수 있다. 제 1 도전 패드(81)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제 1 도전 패드(81)는 도 10의 도전 패턴(113)과 연결될 수 있다. 제 1 도전 패드(81)를 통해 도전 패턴(113)에 음의 바이어스 전압을 인가할 수 있다. 이로써 화이트 스팟이나 암전류 문제를 방지/감소시킬 수 있다.
절연 패턴(53)이 제 2 트렌치(TR2)의 나머지 부분을 채울 수 있다. 절연 패턴(53)은 광전 변환층(10) 및 배선층(20)을 전부 또는 일부 관통할 수 있다. 절연 패턴(53)의 상부면 상에 제 1 캐핑 패턴(55)이 제공될 수 있다. 제 1 캐핑 패턴(55)이 절연 패턴(53) 상에 제공될 수 있다.
벌크 컬러 필터(90)가 제 1 도전 패드(81), 제 1 차광 패턴(51), 및 제 1 캐핑 패턴(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제 1 도전 패드(81), 제 1 차광 패턴(51), 및 제 1 캐핑 패턴(55)을 덮을 수 있다. 제 1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 밀봉할 수 있다.
기판(100)의 광학 블랙 영역(OB)에 광전 변환 영역(110') 및 더미 영역(111)이 제공될 수 있다. 광전 변환 영역(110')은 예를 들면 제 1 도전형과 다른 제 2 도전형의 불순물로 도핑될 수 있다. 예를 들어, 제 2 도전형은 n형일 수 있다. 화소 영역(AR)은 복수 개의 단위 픽셀 영역들(PX)을 포함할 수 있다. 광전 변환 영역(110')은 광전 변환 영역(110')과 유사한 구조를 갖지만, 광전 변환 영역(110')과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 더미 영역(111)은 불순물로 도핑되지 않을 수 있다. 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)에서, 기판(100) 상에 제 2 연결 구조체(60), 제 2 도전 패드(83), 및 제 2 보호막(73)이 제공될 수 있다. 제 2 연결 구조체(60)는 제 2 차광 패턴(61), 절연 패턴(63), 및 제 2 캐핑 패턴(65)을 포함할 수 있다.
제 2 차광 패턴(61)이 기판(100)의 제 2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제 2 차광 패턴(61)은 제 2 면(100b) 상의 제 2 절연막(136)을 덮되, 제 3 트렌치(TR3) 및 제 4 트렌치(TR4)의 내벽을 콘포말 하게 덮을 수 있다. 제 2 차광 패턴(61)은 광전 변환층(10) 및 상부 배선층(21)을 관통하여 광전 변환층(10) 및 배선층(20)을 연결할 수 있다. 보다 구체적으로, 제 2 차광 패턴(61)은 하부 배선층(23) 내의 배선들과 접촉할 수 있다. 이에 따라, 제 2 연결 구조체(60)는 배선층(20) 내의 배선들과 전기적으로 연결될 수 있다. 예를 들어, 제 2 차광 패턴(61)은 금속 물질 텅스텐을 포함할 수 있다.
제 2 도전 패드(83)가 제 3 트렌치(TR3)의 내부에 제공되어 제 3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제 2 도전 패드(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제 2 도전 패드(83)는 이미지 센서 소자의 외부와의 전기적 연결 통로 역할을 할 수 있다. 절연 패턴(63)이 제 4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 절연 패턴(63)은 광전 변환층(10) 및 배선층(20)을 전부 또는 일부 관통할 수 있다. 제 2 캐핑 패턴(65)이 절연 패턴(63) 상에 제공될 수 있다. 제 2 보호막이 제 2 차광 패턴(61)의 일부 및 제 2 캐핑 패턴(65)를 덮을 수 있다.
제 2 도전 패드(83)를 통해 인가된 전류는 제 2 차광 패턴(61), 배선층(20) 내의 배선들, 제 1 차광 패턴(51)을 통해 화소 분리부(150)로 흐를 수 있다. 광전 변환 영역들(110, 110') 및 더미 영역(111)으로부터 발생한 전기적 신호는 배선층(20) 내의 배선들, 제 2 차광 패턴(61), 및 제 2 도전 패드(83)를 통해 외부로 전송될 수 있다.
도 14 내지 도 21은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 도 14 내지 도 21은 도 1의 A-A'선 및 B-B'선을 따라 자른 단면들에 해당한다.
도 1 및 도 14를 참조하여, 기판(SB) 상에 통상의 방법으로 소자 분리부(SP), 게이트 절연막(GI), 게이트 전극(GE) 및 불순물 영역들(IM)이 형성될 수 있다. 예를 들어, 기판(SB) 상에 STI(Shallow Trench Isolation) 공정을 수행하여 게이트 절연막(GI)이 형성될 수 있다. 기판(SB) 상에 소자 분리부(SP)에 의해 정의되는 활성 영역(ACT)을 노출시키는 개구를 갖는 희생막을 형성한 후, 상기 개구 내를 콘포멀(conformal)하게 덮는 절연막을 형성하고, 상기 개구 내를 도핑된 폴리 실리콘(또는 도전 물질)으로 채워서 게이트 절연막(GI) 및 게이트 전극(GE)이 형성될 수 있다. 또는, 기판(SB) 상에 절연막 및 도전막을 형성한 후, 패터닝하여 게이트 절연막(GI) 및 게이트 전극(GE)이 형성될 수 있다. 일 실시예에서, 게이트 전극(GE)은 이미지 센서의 소오스 팔로워 게이트 전극일 수 있다. 즉, 기판(SB) 상에 형성되는 소자는 상기 이미지 센서의 소오스 팔로워 트랜지스터일 수 있다. 게이트 전극(GE)의 양측에서 게이트 전극(GE)에 의해 노출되는 활성 영역(ACT)에 불순물을 주입하여 불순물 영역들(IM)이 형성될 수 있다. 그러나, 본 발명에서 소자 분리부(SP), 게이트 절연막(GI), 게이트 전극(GE) 및 불순물 영역들(IM)을 형성하는 방법은 이에 한정되지 않으며, 다양한 공정 및 방법을 이용하여 소자 분리부(SP), 게이트 절연막(GI), 게이트 전극(GE) 및 불순물 영역들(IM)이 형성될 수 있다.
도시하지는 않았으나, 게이트 절연막(GI), 게이트 전극(GE)을 형성하기 전에, 광전 변환 영역 및 화소 분리부가 형성될 수 있다. 또한, 게이트 전극(GE)이 소오스 팔로워 게이트 전극일 경우, 게이트 전극(GE)의 형성 시, 트랜스퍼 트랜지스터의 트랜스퍼 게이트 전극들, 리셋 트랜지스터의 리셋 게이트 전극들 및 선택 트랜지스터의 선택 게이트 전극들이 함께 형성될 수 있다.
도 1 및 도 15를 참조하여, 기판(SB) 상에 게이트 보호막(GP)이 형성될 수 있다. 예를 들어, 게이트 보호막(GP)은 원자층 증착(Atomic Layer Deposition: ALD) 방법 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법으로 형성될 수 있다. 게이트 보호막(GP)은 기판(SB)의 상부면 및 게이트 전극(GE)을 콘포멀(conformal)하게 덮도록 형성될 수 있다.
기판(SB) 상에 제 1 서브 절연막(ILD1)이 형성될 수 있다. 예를 들어, 제 1 서브 절연막(ILD1)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법으로 형성될 수 있다. 제 1 서브 절연막(ILD1)은 게이트 보호막(GP) 상에서 기판(SB) 및 게이트 전극(GE)을 덮을 수 있다.
도 1 및 도 16을 참조하여, 제 1 서브 절연막(ILD1) 및 게이트 보호막(GP) 상에 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정에 의해 제 1 서브 절연막(ILD1) 및 게이트 보호막(GP)을 관통하여 게이트 전극(GE)의 상부면을 노출시키는 제 1 개구(OP1)가 형성될 수 있다. 제 1 개구(OP1)의 평면 형상은 형성하고자 하는 게이트 콘택(GEC)의 하부(GCLP)의 평면 형상에 따를 수 있다. 예를 들어, 게이트 전극(GE)과 게이트 콘택(GEC)의 하부(GCLP) 사이에서 요구되는 접촉 저항의 값에 따라, 게이트 전극(GE)과 게이트 콘택(GEC)의 하부(GCLP) 간의 접촉 면적, 즉 게이트 콘택(GEC)의 하부(GCLP)의 면적이 정해질 수 있다. 게이트 콘택(GEC)의 하부(GCLP)의 면적 및 평면 형상은 제 1 개구(OP1)의 평면 형상에 의해 정의될 수 있다.
도 1 및 도 17을 참조하여, 기판(SB) 상에 제 1 도전층(CDL1)이 형성될 수 있다. 제 1 도전층(CDL1)은 전해 도금과 같은 도금 공정을 통해 형성될 수 있다. 일 예로, 제 1 서브 절연막(ILD1) 상에 금속 물질을 증착하는 증착 공정이 수행될 수 있으며, 이때, 상기 금속 물질을 제 1 개구(OP1) 내부를 채울 수 있다. 또는, 제 1 서브 절연막(ILD1) 상에 제 1 서브 절연막(ILD1)의 상부면 및 제 1 개구(OP1)의 내측면을 콘포멀(conformal)하게 덮도록 시드막을 형성한 후, 상기 시드막을 시드로 이용하는 도금 공정이 수행될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 도전층(CDL1)은 다양한 방법으로 형성될 수 있다. 제 1 도전층(CDL1)은 제 1 서브 절연막(ILD1)의 상부면을 덮을 수 있으며, 제 1 개구(OP1)의 내부를 채울 수 있다. 제 1 도전층(CDL1)은 텅스텐(W) 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
도 1 및 도 18을 참조하여, 제 1 도전층(CDL1) 상에 백 그라인딩 공정이 수행될 수 있다. 예를 들어, 제 1 도전층(CDL1)에 화학적 물리적 연마(chemical mechanical polishing: CMP) 공정이 수행될 수 있다. 상기 백 그라인딩 공정은 게이트 보호막(GP)의 상부면이 노출될 때까지 수행될 수 있다. 이에 따라, 게이트 보호막(GP)의 상기 상부면 상의 제 1 도전층(CDL1)의 일부 및 제 1 서브 절연막(ILD1) 내측의 제 1 도전층(CDL1)의 일부가 제거되어, 제 1 개구(OP1) 내에 제 1 도전부가 형성될 수 있다. 상기 제 1 도전부는 도 1 내지 도 4를 참조하여 설명한 게이트 콘택(GEC)의 하부(GCLP)에 해당할 수 있으며, 이후 게이트 콘택(GEC)의 하부(GCLP)와 동일한 참조 번호를 사용하도록 한다. 상기 백 그라인딩 공정 후, 제 1 도전부(GCLP)의 상부면은 제 1 서브 절연막(ILD1)의 상부면 및 게이트 보호막(GP)의 상부면과 공면(coplanar)을 이룰 수 있다.
도 1 및 도 19를 참조하여, 제 1 서브 절연막(ILD1) 상에 제 2 서브 절연막(ILD2)이 제공될 수 있다. 예를 들어, 제 2 서브 절연막(ILD2)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법으로 형성될 수 있다. 제 2 서브 절연막(ILD2)은 제 1 서브 절연막(ILD1), 게이트 보호막(GP) 및 제 1 도전부(GCLP)를 덮을 수 있다. 제 1 서브 절연막(ILD1) 및 제 2 서브 절연막(ILD2)은 도 1 내지 도 4를 참조하여 설명한 층간 절연막(ILD)을 구성할 수 있다.
제 2 서브 절연막(ILD2) 상에 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정에 의해 제 2 서브 절연막(ILD2)을 관통하여 제 1 도전부(GCLP)의 상부면을 노출시키는 제 2 개구(OP2) 및 제 2 서브 절연막(ILD2), 제 1 서브 절연막(ILD1) 및 게이트 보호막(GP)을 관통하여 불순물 영역들(IM)의 상부면을 노출시키는 제 3 개구들(OP3)이 형성될 수 있다. 제 2 개구(OP2)의 폭은 제 1 개구(OP1)의 폭, 즉 제 1 도전부(GCLP)의 폭보다 작을 수 있다. 제 1 도전부(GCLP)의 면적이 제 2 개구(OP2)의 면적보다 큼에 따라, 제 2 개구(OP2)의 형성 시 제 2 개구(OP2)와 제 1 도전부(GCLP)가 오정렬(misalign)되지 않을 수 있다.
도 1 및 도 20을 참조하여, 기판(SB) 상에 제 2 도전층(CDL2)이 형성될 수 있다. 제 2 도전층(CDL2)은 전해 도금과 같은 도금 공정을 통해 형성될 수 있다. 일 예로, 제 2 서브 절연막(ILD2) 상에 금속 물질을 증착하는 증착 공정이 수행될 수 있으며, 이때, 상기 금속 물질을 제 2 개구(OP2) 및 제 3 개구들(OP3)의 내부를 채울 수 있다. 또는, 제 2 서브 절연막(ILD2) 상에 제 2 서브 절연막(ILD2)의 상부면, 제 3 개구들(OP3)의 내측면들을 콘포멀(conformal)하게 덮도록 시드막을 형성한 후, 상기 시드막을 시드로 이용하는 도금 공정이 수행될 수 있다. 제 2 개구(OP2) 내에서는 제 1 도전부(GCLP)를 시드로 이용하는 도금 공정이 수행될 수 있다. 제 1 도전부(GCLP)를 시드로 이용하는 경우, 제 1 도전부(GCLP)와 제 2 도전층(CDL2)은 일체로 형성될 수 있다. 또는, 제 3 개구들(OP3) 내에서와 같이, 제 2 개구(OP2)의 내측면을 콘포멀(conformal)하게 덮도록 시드막을 형성한 후, 상기 시드막을 시드로 이용하는 도금 공정이 수행될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 2 도전층(CDL2)은 다양한 방법으로 형성될 수 있다. 제 2 도전층(CDL2)은 제 2 서브 절연막(ILD2)의 상부면을 덮을 수 있으며, 제 2 개구(OP2)의 내부 및 제 3 개구들(OP3)의 내부들을 채울 수 있다. 제 2 도전층(CDL2)은 제 1 도전층(CDL1)을 구성하는 물질과 동일한 물질을 포함할 수 있다. 제 2 도전층(CDL2)은 텅스텐(W) 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
도 1 및 도 21을 참조하여, 제 2 도전층(CDL2) 상에 백 그라인딩 공정이 수행될 수 있다. 예를 들어, 제 2 도전층(CDL2)에 화학적 물리적 연마(chemical mechanical polishing: CMP) 공정이 수행될 수 있다. 상기 백 그라인딩 공정은 제 2 서브 절연막(ILD2)의 상부면이 노출될 때까지 수행될 수 있다. 이에 따라, 제 2 서브 절연막(ILD2)의 상기 상부면 상의 제 2 도전층(CDL2)의 일부가 제거되어, 제 2 개구(OP2) 내에 제 2 도전부 및 제 3 개구들(OP3) 내에 소오스/드레인 콘택들(SDC)이 형성될 수 있다. 상기 제 2 도전부는 도 1 내지 도 4를 참조하여 설명한 게이트 콘택(GEC)의 상부(GCUP)에 해당할 수 있으며, 이후 게이트 콘택(GEC)의 상부(GCUP)와 동일한 참조 번호를 사용하도록 한다. 제 1 도전부(GCLP)와 제 2 도전부(GCUP)는 서로 연결될 수 있다. 제 1 도전부(GCLP)와 제 2 도전부(GCUP)는 게이트 콘택(GEC)을 구성할 수 있다.
본 발명의 실시예들에 따르면, 게이트 콘택(GEC)의 하부(GCLP)가 게이트 전극(GE)과 넓은 접촉 면적을 갖도록 형성되어, 전기적 특성이 향상된 이미지 센서가 제조될 수 있다. 또한, 게이트 콘택(GEC)의 하부(GCLP)와 게이트 콘택(GEC)의 상부(GCUP)가 일체로 형성되는 경우, 게이트 콘택(GEC) 내에서의 계면 저항이 없을 수 있으며, 게이트 전극(GE)과 배선들(WL) 사이의 전기 저항이 매우 낮을 수 있다. 즉, 전기적 특성이 향상된 이미지 센서가 제조될 수 있다.
이후, 게이트 콘택(GEC) 및 소오스/드레인 콘택들(SDC)에 에치 백(etch back) 공정이 수행될 수 있다. 상기 에치 백 공정에 의해, 제 2 서브 절연막(ILD2)의 상부면에 리세스들(RS)이 형성될 수 있다. 게이트 콘택(GEC) 및 소오스/드레인 콘택들(SDC)은 리세스들(RS)의 바닥면으로 노출될 수 있다. 즉, 게이트 콘택(GEC)의 상부면 및 소오스/드레인 콘택들(SDC)의 상부면은 제 2 서브 절연막(ILD2)의 상부면보다 낮아질 수 있다.
도 1 및 도 2를 참조하여, 층간 절연막(ILD) 상에 비아들(VI) 및 배선들(WL)이 형성될 수 있다. 예를 들어, 층간 절연막(ILD) 상에 층간 절연막(ILD)의 상부면을 덮고 리세스들(RS)을 채우도록 도전 물질을 증착한 후, 상기 도전 물질이 패터닝되어, 리세스들(RS) 내의 비아들(VI) 및 층간 절연막(ILD) 상의 배선들(WL)이 형성될 수 있다. 이와는 다르게, 비아들(VI) 및 배선들(WL)은 각기 따로 형성될 수 있다. 예를 들어, 리세스들(RS) 내에 도전 물질을 채워 비아들(VI)을 형성하고, 그 이후 층간 절연막(ILD) 상에 배선들(WL)이 형성될 수 있다.
층간 절연막(ILD) 상에 금속간 절연막(IMD)이 형성될 수 있다. 금속간 절연막(IMD)은 배선들(WL)을 덮도록 형성될 수 있다.
상기와 같이 도 1 내지 도 4를 참조하여 설명한 이미지 센서가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SB: 기판 SP: 소자 분리부
IM: 불순물 영역 GP: 게이트 보호막
GE: 게이트 전극 GI: 게이트 절연막
SDC: 소오스/드레인 콘택 GEC: 게이트 콘택
GCLP: 게이트 콘택 하부 GCUP: 게이트 콘택 상부
ILD: 층간 절연막 VI: 비아
WL: 배선 IMD: 금속간 절연막

Claims (10)

  1. 복수의 화소들을 포함하는 기판;
    상기 각각의 화소들에서 상기 기판 내에 배치되는 광전 변환 영역;
    상기 각각의 화소들에서 상기 기판 상에 배치되는 게이트 전극;
    상기 기판과 상기 게이트 전극을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 게이트 전극과 접하는 콘택을 포함하되,
    상기 콘택은:
    상기 게이트 전극과 접하는 하부; 및
    상기 하부 상에 배치되고, 상기 층간 절연막 상의 배선에 연결되는 상부;
    를 포함하고,
    상기 콘택의 상기 하부의 평면 형상은 상기 콘택의 상기 상부의 평면 형상보다 큰 이미지 센서.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 콘택의 상기 하부의 제 1 면적은 상기 콘택의 상기 상부의 제 2 면적보다 큰 이미지 센서.
  3. 제 1 항에 있어서,
    상기 콘택의 상기 하부는 상기 기판의 상부면과 평행한 제 1 방향으로 연장되는 바(bar) 형상 또는 평판 형상을 갖고,
    상기 콘택의 상기 상부는 상기 기판의 상기 상부면과 수직한 제 2 방향으로 연장되는 기둥 형상을 갖는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 콘택의 상기 하부와 상기 상부는 동일한 물질로 이루어진 일체를 구성하는 이미지 센서.
  5. 제 1 항에 있어서,
    상기 기판 상에서 상기 게이트 전극을 콘포멀(conformal)하게 덮는 게이트 보호막을 더 포함하되,
    상기 게이트 전극 상에서 상기 게이트 보호막의 두께는 상기 콘택의 상기 하부의 두께와 동일하고,
    상기 게이트 보호막의 상부면은 상기 콘택의 상기 하부의 상부면과 공면을 이루는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 게이트 전극 일측에서 상기 기판 내에 배치되는 소스/드레인 영역, 상기 게이트 전극은 소스 팔로워 게이트이고;
    상기 각각의 화소들에서 상기 소스 팔로워 게이트와 이격되도록 배치되는 전송 게이트; 및
    상기 각각의 화소들에서 상기 전송 게이트의 일측의 상기 기판 내에 배치되는 부유 확산 영역을 더 포함하는 이미지 센서.
  7. 복수의 화소들을 포함하는 기판;
    상기 각각의 화소들에서 상기 기판 내에 배치되는 광전 변환 영역;
    상기 각각의 화소들에서 상기 기판의 상부면 상에 배치되는 전송 게이트와 소스 팔로워 게이트;
    상기 전송 게이트의 일측에서 상기 기판 내에 배치되는 부유 확산 영역;
    상기 소스 팔로워 게이트의 일측에서 상기 기판 내에 배치되는 하부 소스/드레인 영역;
    상기 기판, 전송 게이트 및 상기 소스 팔로워 게이트를 덮는 층간 절연막;
    상기 층간 절연막 상에 배치되는 배선들; 및
    상기 층간 절연막을 수직으로 관통하여 상기 배선들과 상기 소스 팔로워 게이트를 연결하는 콘택을 포함하되,
    상기 콘택은:
    상기 배선들의 하부면으로부터 상기 소스 팔로워 게이트의 상부면으로 연장되는 수직 부분; 및
    상기 수직 부분을 하단에서 상기 소스 팔로워 게이트의 상기 상부면을 따라 연장되는 바닥 부분을 포함하는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 바닥 부분은 평면적은 상기 수직 부분의 평면적보다 큰 이미지 센서.
  9. 기판의 상부면 상에 소스 팔로워 게이트들을 형성하는 것;
    상기 기판 상에, 상기 소스 팔로워 게이트를 콘포멀(conformal)하게 덮는 게이트 보호막을 형성하는 것;
    상기 게이트 보호막을 패터닝하여 상기 소스 팔로워 게이트의 상부면을 노출시키는 제 1 개구를 형성하는 것;
    상기 제 1 개구 내에 금속 물질을 채워 제 1 도전부를 형성하는 것;
    상기 게이트 보호막 상에 제 1 절연층을 형성하는 것;
    상기 제 1 절연층을 패터닝하여 상기 제 1 도전부의 상부면을 노출시키는 제 2 개구를 형성하는 것; 및
    상기 제 2 개구 내에 상기 금속 물질을 채워 제 2 도전부를 형성하는 것을 포함하되,
    상기 제 1 개구의 면적은 상기 제 2 개구의 면적보다 크고,
    상기 제 1 도전부와 상기 제 2 도전부는 상기 금속 물질로 이루어진 일체를 구성하는 이미지 센서의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 홀을 형성하는 것은:
    상기 게이트 보호막 상에 제 2 절연층을 형성하는 것; 및
    상기 제 2 절연층 및 상기 게이트 보호막을 패터닝하여 상기 소스 팔로워 게이트의 상기 상부면을 노출시키는 상기 제 1 개구를 형성하는 것을 포함하되,
    상기 제 1 개구 내에 금속 물질을 채워 상기 제 1 도전부를 형성한 후, 상기 제 1 도전부 및 상기 제 2 절연층 상에 연마 공정을 수행하여 상기 소스 팔로워 게이트 상에서 상기 게이트 보호막의 상부면을 노출시키는 것을 포함하는 이미지 센서의 제조 방법.
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