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KR20220132718A - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

표시 장치 및 이를 포함하는 타일형 표시 장치 Download PDF

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KR20220132718A
KR20220132718A KR1020210037454A KR20210037454A KR20220132718A KR 20220132718 A KR20220132718 A KR 20220132718A KR 1020210037454 A KR1020210037454 A KR 1020210037454A KR 20210037454 A KR20210037454 A KR 20210037454A KR 20220132718 A KR20220132718 A KR 20220132718A
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KR
South Korea
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gate
disposed
line
driver
signal
Prior art date
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Ceased
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KR1020210037454A
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English (en)
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차나현
손선권
신동희
기동현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US17/563,661 priority patent/US11923377B2/en
Priority to CN202210240032.3A priority patent/CN115116324A/zh
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Abstract

표시 장치가 제공된다. 표시 장치는 화소를 포함하는 표시 영역, 상기 표시 영역을 둘러싸는 비표시 영역, 및 상기 비표시 영역에 전기적으로 연결된 표시 구동부를 포함하고, 상기 표시 영역은 제1 방향으로 연장되어 상기 표시 구동부로부터 수신된 데이터 전압을 상기 화소에 공급하는 데이터 라인, 상기 표시 구동부에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 게이트 입력 라인, 상기 게이트 입력 라인에 접속되는 게이트 구동부, 및 상기 게이트 구동부에 접속되어 상기 제1 방향과 교차하는 게이트 라인을 포함한다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 복수의 표시 장치 각각의 비표시 영역 또는 베젤 영역으로 인하여, 복수의 표시 장치 사이의 심(Seam)이라는 경계 부분을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 복수의 표시 장치 사이의 경계 부분 또는 비표시 영역이 인지되는 것을 방지함으로써, 복수의 표시 장치 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 화소를 포함하는 표시 영역, 상기 표시 영역에 인접하는 비표시 영역, 및 상기 비표시 영역에 전기적으로 연결된 표시 구동부를 포함하고, 상기 표시 영역은 제1 방향으로 연장되어 상기 표시 구동부로부터 수신된 데이터 전압을 상기 화소에 공급하는 데이터 라인, 상기 표시 구동부에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 게이트 입력 라인, 상기 게이트 입력 라인에 접속되는 게이트 구동부, 및 상기 게이트 구동부에 접속되어 상기 제1 방향과 교차하는 게이트 라인을 포함한다.
상기 표시 영역은 상기 화소가 배치되는 복수의 단위 화소 영역을 더 포함하고, 상기 복수의 단위 화소 영역 각각은 상기 화소의 화소 회로가 배치되는 화소 회로 영역, 및 상기 화소 회로 영역을 둘러싸고, 상기 게이트 구동부가 배치되는 화소 주변 영역을 더 포함할 수 있다.
상기 복수의 단위 화소 영역은 복수의 행 및 복수의 열을 따라 배열되고, 상기 게이트 구동부는 하나의 행에서 상기 복수의 단위 화소 영역의 화소 주변 영역에 걸쳐 배치될 수 있다.
상기 게이트 구동부는 제1 노드의 전압을 기초로 스캔 클럭 신호를 게이트 신호의 출력 단자에 공급하는 제1 게이트 트랜지스터, 상기 스캔 클럭 신호의 반대 신호인 스캔 클럭바 신호를 기초로 상기 게이트 신호의 출력 단자를 방전시키는 제2 게이트 트랜지스터, 및 상기 제1 게이트 트랜지스터의 게이트 전극 및 소스 전극 사이에 접속된 제1 게이트 커패시터를 포함할 수 있다.
상기 제1 게이트 트랜지스터, 상기 제2 게이트 트랜지스터, 및 상기 제1 게이트 커패시터 각각은 상기 화소 주변 영역의 상측, 하측, 좌측, 및 우측 중 적어도 하나에 배치될 수 있다.
상기 게이트 구동부는 제1 열에 배치된 복수의 제1 게이트 구동부, 상기 제1 열과 다른 제2 열에 배치된 복수의 제2 게이트 구동부, 상기 제1 열 및 제2 열과 다른 제3 열에 배치된 복수의 제3 게이트 구동부, 및 상기 제1 내지 제3 열과 다른 제4 열에 배치된 복수의 제4 게이트 구동부를 더 포함할 수 있다.
상기 복수의 제1 게이트 구동부는 동일한 게이트 입력 신호를 수신하여, 서로 다른 게이트 라인에 게이트 신호를 공급할 수 있다.
상기 게이트 입력 라인은 상기 게이트 구동부에 스캔 클럭 신호를 입력하는 스캔 클럭 신호의 입력 라인, 상기 게이트 구동부에 상기 스캔 클럭 신호의 반대 신호를 입력하는 스캔 클럭바 신호의 입력 라인, 및 상기 게이트 구동부에 캐리 클럭 신호를 입력하는 캐리 클럭 신호의 입력 라인을 포함할 수 있다.
상기 스캔 클럭 신호의 입력 라인, 상기 스캔 클럭바 신호의 입력 라인, 및 상기 캐리 클럭 신호의 입력 라인 각각은 복수의 데이터 라인 사이에 배치될 수 있다.
상기 표시 장치는 상기 제1 방향으로 연장되어 상기 화소에 구동 전압을 공급하는 구동 전압 라인, 및 상기 제1 방향으로 연장되어 상기 화소에 저전위 전압을 공급하는 저전위 라인을 더 포함할 수 있다.
상기 비표시 영역은 상기 표시 구동부와 전기적으로 연결된 패드부, 및 상기 패드부와 상기 표시 영역 사이에 배치된 복수의 팬 아웃 라인을 포함하고, 상기 팬 아웃 라인은 복수의 절곡부를 포함할 수 있다.
상기 복수의 팬 아웃 라인 각각은 동일한 길이를 가질 수 있다.
상기 구동 전압 라인 및 상기 저전위 라인 각각은 상기 팬 아웃 라인과 두께 방향으로 중첩되는 통 전극을 포함할 수 있다.
상기 스캔 클럭 신호의 입력 라인, 상기 스캔 클럭바 신호의 입력 라인, 및 상기 캐리 클럭 신호의 입력 라인 각각은 상기 구동 전압 라인 및 상기 저전위 라인 사이에 배치될 수 있다.
상기 구동 전압 라인, 상기 게이트 입력 라인, 및 상기 저전위 라인은 복수의 데이터 라인 사이에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 타일형 표시 장치는 화소를 구비한 표시 영역, 상기 표시 영역에 인접하는 비표시 영역, 및 상기 비표시 영역에 전기적으로 연결된 표시 구동부를 포함하는 복수의 표시 장치를 포함하고, 상기 복수의 표시 장치 각각의 표시 영역은 제1 방향으로 연장되어 상기 표시 구동부로부터 수신된 데이터 전압을 상기 화소에 공급하는 데이터 라인, 상기 표시 구동부에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 게이트 입력 라인, 상기 게이트 입력 라인에 접속되는 게이트 구동부, 및 상기 게이트 구동부에 접속되어 상기 제1 방향과 교차하는 게이트 라인을 포함한다.
상기 복수의 표시 장치 사이의 결합 영역을 더 포함하고, 상기 표시 구동부는 상기 결합 영역과 인접한 비표시 영역의 일측 또는 상기 표시 영역을 기준으로 상기 결합 영역의 반대 측에 배치된 비표시 영역에 배치될 수 있다.
상기 표시 영역은 상기 화소가 배치되는 복수의 단위 화소 영역을 더 포함하고, 상기 복수의 단위 화소 영역 각각은 상기 화소의 화소 회로가 배치되는 화소 회로 영역, 및 상기 화소 회로 영역을 둘러싸고, 상기 게이트 구동부가 배치되는 화소 주변 영역을 더 포함할 수 있다.
상기 복수의 단위 화소 영역은 복수의 행 및 복수의 열을 따라 배열되고, 상기 게이트 구동부는 하나의 행에서 상기 복수의 단위 화소 영역의 화소 주변 영역에 걸쳐 배치될 수 있다.
상기 게이트 구동부는 제1 노드의 전압을 기초로 스캔 클럭 신호를 게이트 신호의 출력 단자에 공급하는 제1 게이트 트랜지스터, 상기 스캔 클럭 신호의 반대 신호인 스캔 클럭바 신호를 기초로 상기 게이트 신호의 출력 단자를 방전시키는 제2 게이트 트랜지스터, 및 상기 제1 게이트 트랜지스터의 게이트 전극 및 소스 전극 사이에 접속된 제1 게이트 커패시터를 포함하고, 상기 제1 게이트 트랜지스터, 상기 제2 게이트 트랜지스터, 및 상기 제1 게이트 커패시터 각각은 상기 화소 주변 영역의 상측, 하측, 좌측, 및 우측 중 적어도 하나에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 표시 영역에 배치된 게이트 입력 라인 및 게이트 구동부를 포함함으로써, 비표시 영역의 크기를 최소화할 수 있다. 타일형 표시 장치는 비표시 영역의 크기가 최소화된 복수의 표시 장치를 포함함으로써, 복수의 표시 장치 사이의 결합 영역은 사용자에게 인지되지 않을 정도로 가까울 수 있다. 따라서, 타일형 표시 장치는 복수의 표시 장치 사이의 결합 영역이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 4는 도 2의 A1 영역의 확대도이다.
도 5는 일 실시예에 따른 표시 장치의 패드부를 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치에서, 게이트 구동부와 게이트 입력 라인을 나타내는 도면이다.
도 7은 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 회로도이다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 9는 일 실시예에 따른 표시 장치의 단위 화소 영역을 나타내는 평면도이다.
도 10은 다른 실시예에 따른 표시 장치의 패드부를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(10)에 의해 둘러싸일 수 있다.
표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소를 포함하여 영상을 표시할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 및 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10) 각각의 표시 영역(DA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(SM)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 단위 화소(UP)를 포함할 수 있다. 복수의 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있고, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 소정의 피크 파장을 갖는 광을 방출할 수 있다. 제1 화소(SP1)는 제1 색의 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 화소(SP1, SP2, SP3)는 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있으나, 이에 한정되지 않는다.
타일형 표시 장치(TD)는 제1 내지 제4 표시 장치(10-1, 10-2, 10-3, 10-4)를 포함할 수 있다. 표시 장치(10)의 개수 및 결합 관계는 도 1의 실시예에 한정되지 않는다. 표시 장치(10)의 개수는 표시 장치(10) 및 타일형 표시 장치(TD) 각각의 크기에 따라 결정될 수 있다. 제1 내지 제4 표시 장치(10-1, 10-2, 10-3, 10-4) 각각은 연성 필름(FPCB) 및 표시 구동부(DIC)를 포함할 수 있다.
연성 필름(FPCB)은 타일형 표시 장치(TD)의 일측에 마련된 비표시 영역(NDA)에 배치될 수 있다. 연성 필름(FPCB)은 결합 영역(SM)과 인접한 비표시 영역(NDA)의 일측에 배치될 수 있다. 연성 필름(FPCB)은 표시 영역(DA)을 기준으로 결합 영역(SM)의 반대 측에 배치된 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 연성 필름(FPCB)은 제1 표시 장치(10-1)의 상측의 비표시 영역(NDA) 및 제2 표시 장치(10-2)의 상측의 비표시 영역(NDA)에 배치될 수 있다. 연성 필름(FPCB)은 제3 표시 장치(10-3)의 하측의 비표시 영역(NDA) 및 제4 표시 장치(10-4)의 하측의 비표시 영역(NDA)에 배치될 수 있다. 연성 필름(FPCB)의 일측은 기판 상의 패드부에 접속될 수 있고, 연성 필름(FPCB)의 타측은 소스 회로 보드(미도시)에 접속될 수 있다. 연성 필름(FPCB)은 표시 구동부(DIC)의 소스 전압 또는 데이터 전압을 표시 장치(10)에 전송할 수 있다.
표시 구동부(DIC)는 연성 필름(FPCB) 상에 배치될 수 있고, 표시 장치(10)의 제1 내지 제3 화소(SP1, SP2, SP3)에 접속될 수 있다. 예를 들어, 표시 구동부(DIC)는 집적 회로(Integrated Circuit, IC)일 수 있다. 표시 구동부(DIC)는 타이밍 제어부(미도시)의 소스 제어 신호를 기초로 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환할 수 있고, 데이터 전압을 연성 필름(FPCB)을 통해 표시 영역(DA)의 데이터 라인에 공급할 수 있다.
선택적으로, 연성 필름(FPCB)은 제1 및 제3 표시 장치(10-1, 10-3)의 좌측의 비표시 영역(NDA)에 추가적으로 배치될 수 있고, 연성 필름(FPCB)은 제2 및 제4 표시 장치(10-2, 10-4)의 우측의 비표시 영역(NDA)에 추가적으로 배치될 수 있으나, 이에 한정되지 않는다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 3은 일 실시예에 따른 표시 장치를 나타내는 블록도이며, 도 4는 도 2의 A1 영역의 확대도이다.
도 2 내지 도 4를 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(SP), 데이터 라인들(DL), 구동 전압 라인들(VDDL), 게이트 라인들(GL), 게이트 구동부(GDP), 및 게이트 입력 라인(GIL)을 포함할 수 있다. 여기에서, 복수의 화소(SP) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 중 하나일 수 있다.
복수의 화소(SP) 각각은 데이터 라인(DL), 구동 전압 라인(VDDL), 및 게이트 라인(GL)에 접속될 수 있다. 복수의 화소(SP) 각각은 화소 회로 및 발광 소자를 포함할 수 있다. 화소 회로는 데이터 라인(DL)의 데이터 전압에 비례하는 구동 전류를 발광 소자에 공급할 수 있고, 발광 소자는 구동 전류의 크기를 기초로 결정된 휘도를 갖는 광을 방출할 수 있다.
데이터 라인들(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 데이터 라인들(DL)은 데이터 구동부(SIC)와 화소(SP) 사이에 접속될 수 있다. 데이터 라인들(DL)은 데이터 전압을 복수의 화소(SP)에 공급할 수 있다. 데이터 전압은 복수의 화소(SP) 각각의 휘도를 결정할 수 있다.
구동 전압 라인(VDDL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 구동 전압 라인들(VDDL)은 전원 공급부(PSU)와 화소(SP) 사이에 접속될 수 있다. 구동 전압 라인들(VDDL)은 구동 전압을 복수의 화소(SP)에 공급할 수 있다. 구동 전압은 화소들(SP)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
게이트 라인들(GL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 게이트 라인들(GL) 각각은 표시 영역(DA)에 배치된 적어도 하나의 게이트 구동부(GDP)에 접속될 수 있다. 게이트 라인들(GL)은 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4)을 포함할 수 있다. 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4) 각각은 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4) 각각에 접속될 수 있다. 예를 들어, 하나의 제1 게이트 라인(GL1)은 두 개의 제1 게이트 구동부(GDP1)에 접속될 수 있으나, 이에 한정되지 않는다. 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4)은 4상 구동(4-Phase Driving) 방식으로 생성되는 게이트 신호를 복수의 화소(SP)에 순차적으로 공급할 수 있다.
게이트 구동부(GDP)는 표시 영역(DA)에 배치되어 게이트 라인(GL)에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDP)는 복수의 화소(SP)가 배치된 복수의 행마다 배치될 수 있다. 적어도 하나의 게이트 구동부(GDP)는 동일 행에 배치될 수 있다. 예를 들어, 표시 장치(10)가 두 개의 표시 구동부(DIC)를 포함하는 경우, 두 개의 게이트 구동부(GDP)가 동일 행에 배치될 수 있다. 복수의 게이트 구동부(GDP) 각각은 하나의 행에서 복수의 단위 화소 영역(UPA)에 걸쳐 배치될 수 있다. 게이트 구동부(GDP)는 단위 화소 영역(UPA) 중 화소(SP)의 화소 회로가 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 화소(SP)의 화소 회로가 단위 화소 영역(UPA)의 중앙에 배치된 화소 회로 영역에 배치되는 경우, 게이트 구동부(GDP)는 단위 화소 영역(UPA)의 화소 회로 영역을 둘러싸는 화소 주변 영역에 배치될 수 있다. 복수의 게이트 구동부(GDP) 각각은 복수의 게이트 트랜지스터 및 복수의 게이트 커패시터를 포함함으로써, 수개 또는 수십개의 단위 화소 영역(UPA)에 걸쳐 배치될 수 있다. 따라서, 게이트 구동부(GDP)는 크기에 따라 수개 또는 수십개의 단위 화소 영역(UPA)에 걸쳐 배치될 수 있다.
게이트 구동부(GDP)는 복수의 제1 게이트 구동부(GDP1), 복수의 제2 게이트 구동부(GDP2), 복수의 제3 게이트 구동부(GDP3), 및 복수의 제4 게이트 구동부(GDP4)를 포함할 수 있다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 4상 구동(4-Phase Driving) 방식으로 구동될 수 있으나, 이에 한정되지 않는다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 서로 다른 열에 배치될 수 있다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 복수의 행을 따라 순차적으로 배치될 수 있다. 복수의 제1 게이트 구동부(GDP1)는 동일 열에 배치되어 동일한 게이트 입력 신호를 수신할 수 있다. 복수의 제2 게이트 구동부(GDP2)는 동일 열에 배치되어 동일한 게이트 입력 신호를 수신할 수 있다. 따라서, 제1 게이트 구동부들(GDP1) 및 제2 게이트 구동부들(GDP2) 각각은 동일한 게이트 입력 신호를 수신함으로써, 게이트 입력 라인(GIL)의 개수를 최소화할 수 있다.
예를 들어, 제1 게이트 구동부(GDP1)는 제1 행(ROW1)에서 제k 열(COL(k), k는 양의 정수)을 포함하는 복수의 열에 배치될 수 있다. 제2 게이트 구동부(GDP2)는 제2 행(ROW2)에서 제k+a 열(COL(k+a), a는 양의 정수)을 포함하는 복수의 열에 배치될 수 있다. 제3 게이트 구동부(GDP3)는 제3 행(ROW3)에서 제k+2a 열(COL(k+2a))을 포함하는 복수의 열에 배치될 수 있다. 제4 게이트 구동부(GDP4)는 제4 행(ROW4)에서 제k+3a 열(COL(k+3a))을 포함하는 복수의 열에 배치될 수 있다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 제5 행부터 순차적으로 배열될 수 있다. 제1 게이트 구동부(GDP1)는 제1 게이트 라인(GL1)에 게이트 신호를 공급하고, 제2 게이트 구동부(GDP2)는 제2 게이트 라인(GL2)에 게이트 신호를 공급하며, 제3 게이트 구동부(GDP3)는 제3 게이트 라인(GL3)에 게이트 신호를 공급하고, 제4 게이트 구동부(GDP4)는 제4 게이트 라인(GL4)에 게이트 신호를 공급할 수 있다.
제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 게이트 입력 라인(GIL)을 통해 데이터 구동부(SIC)로부터 게이트 입력 신호를 수신할 수 있다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4) 각각은 복수의 게이트 입력 라인(GIL)에 접속될 수 있다. 제1 내지 제4 게이트 구동부(GDP1, GDP2, GDP3, GDP4)는 게이트 입력 신호를 기초로 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4)에 공급되는 게이트 신호를 생성할 수 있다.
게이트 입력 라인들(GIL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 게이트 입력 라인들(GIL)은 데이터 구동부(SIC)와 게이트 구동부(GDP) 사이에 접속될 수 있다. 게이트 입력 라인들(GIL) 각각은 게이트 입력 신호를 복수의 게이트 구동부(GDP)에 공급할 수 있다. 게이트 입력 라인(GIL)은 제1 내지 제4 게이트 입력 라인(GIL1, GIL2, GIL3, GIL4)을 포함할 수 있다. 예를 들어, 복수의 제1 게이트 입력 라인(GIL1)은 제k 열(COL(k))에 배치된 복수의 제1 게이트 구동부(GDP1)에 접속될 수 있다. 복수의 제2 게이트 입력 라인(GIL2)은 제k+a 열(COL(k+a))에 배치된 복수의 제2 게이트 구동부(GDP2)에 접속될 수 있다. 복수의 제3 게이트 입력 라인(GIL3)은 제k+2a 열(COL(k+2a))에 배치된 복수의 제3 게이트 구동부(GDP3)에 접속될 수 있다. 복수의 제4 게이트 입력 라인(GIL4)은 제k+3a 열(COL(k+3a))에 배치된 복수의 제4 게이트 구동부(GDP4)에 접속될 수 있다. 따라서, 복수의 게이트 입력 라인(GIL)은 표시 영역(DA) 중 일부 열에 배치될 수 있고, 하나의 게이트 입력 라인(GIL)이 동일 열에 배치된 복수의 게이트 구동부(GDP)에 접속됨으로써, 표시 장치(10)는 복수의 게이트 라인(GL) 대비 적은 수의 게이트 입력 라인(GIL)을 이용하여 복수의 게이트 신호를 생성할 수 있다. 복수의 게이트 입력 라인(GIL)은 복수의 데이터 라인(DL) 사이에 배치될 수 있으나, 이에 한정되지 않는다.
따라서, 표시 장치(10)는 표시 영역(DA)에 배치된 게이트 입력 라인(GIL) 및 게이트 구동부(GDP)를 포함함으로써, 비표시 영역(NDA)의 크기를 최소화할 수 있다. 표시 장치(10)는 게이트 구동부가 비표시 영역(NDA)에 배치되는 경우 및 게이트 구동부가 별도의 연성 필름 상에 배치되는 경우보다 비표시 영역(NDA)의 크기를 최소화할 수 있다. 타일형 표시 장치(TD)는 비표시 영역(NDA)의 크기가 최소화된 복수의 표시 장치(10)를 포함함으로써, 복수의 표시 장치(10) 사이의 결합 영역(SM)은 사용자에게 인지되지 않을 정도로 가까울 수 있다. 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 팬 아웃 라인들 및 패드부를 포함할 수 있다. 팬 아웃 라인들은 데이터 구동부(SIC)와 데이터 라인들(DL) 및 게이트 입력 라인들(GIL)을 연결할 수 있다. 패드부는 연성 필름(FPCB)에 접속될 수 있다.
연성 필름(FPCB)은 비표시 영역(NDA)에 배치될 수 있다. 연성 필름(FPCB)의 일측은 기판 상의 패드부에 접속될 수 있고, 연성 필름(FPCB)의 타측은 소스 회로 보드(미도시)에 접속될 수 있다. 연성 필름(FPCB)은 데이터 구동부(SIC)의 소스 전압 또는 데이터 전압을 데이터 라인(DL)에 공급할 수 있다.
표시 구동부(DIC)는 타이밍 제어부(TCN) 및 데이터 구동부(SIC)를 포함할 수 있다.
타이밍 제어부(TCN)는 연성 필름(FPCB)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(TCN)는 타이밍 신호들을 기초로 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(SIC)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(TCN)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(SIC)에 출력할 수 있다.
데이터 구동부(SIC)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 데이터 구동부(SIC)는 데이터 제어 신호(DCS)를 기초로 게이트 입력 신호를 생성할 수 있고, 게이트 입력 신호를 게이트 입력 라인(GIL)에 공급할 수 있다.
전원 공급부(PSU)는 연성 필름(FPCB) 또는 소스 회로 보드 상에 배치되어 표시 영역(DA)에 전원 전압을 공급할 수 있다. 전원 공급부(PSU)는 구동 전압을 생성하여 구동 전압 라인(VDDL)에 공급할 수 있고, 저전위 전압을 생성하여 저전위 라인에 공급할 수 있으며, 기준 전압을 생성하여 기준 전압 라인에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있다.
도 5는 일 실시예에 따른 표시 장치의 패드부를 나타내는 평면도이고, 도 6은 일 실시예에 따른 표시 장치에서, 게이트 구동부와 게이트 입력 라인을 나타내는 도면이다.
도 5 및 도 6을 참조하면, 연성 필름(FPCB)은 기판 상의 패드부(DP)에 접속될 수 있다. 팬 아웃 라인들(FOL)은 패드부(DP)와 표시 영역(DA) 사이에 접속될 수 있다. 예를 들어, 팬 아웃 라인들(FOL) 각각은 데이터 라인(DL)과 패드부(DP) 사이에 접속될 수 있고, 게이트 입력 라인(GIL)과 패드부(DP) 사이에 접속될 수 있으며, 구동 전압 라인(VDDL)과 패드부(DP) 사이에 접속될 수 있다.
데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)에 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 화소(SP2)에 데이터 전압을 공급하며, 제3 데이터 라인(DL3)은 제3 화소(SP3)에 데이터 전압을 공급할 수 있다. 하나의 단위 화소(UP)에 대응되는 제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 서로 인접하게 배치될 수 있으나, 이에 한정되지 않는다.
복수의 게이트 입력 라인(GIL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 게이트 입력 라인들(GIL)은 데이터 구동부(SIC)와 게이트 구동부(GDP) 사이에 접속될 수 있다. 게이트 입력 라인(GIL)은 게이트 입력 신호를 복수의 게이트 구동부(GDP)에 공급할 수 있다. 복수의 게이트 입력 라인(GIL)은 스캔 클럭 신호(SCK), 스캔 클럭바 신호(SCB), 캐리 클럭 신호(CCK), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 게이트 구동부(GDP)에 공급할 수 있다. 예를 들어, 제1 게이트 입력 라인(GIL1)은 제1 스캔 클럭 신호(SCK1), 제1 스캔 클럭바 신호(SCB1), 제1 캐리 클럭 신호(CCK1), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 제1 게이트 구동부(GDP1)에 공급할 수 있다. 제4 게이트 입력 라인(GIL4)은 제4 스캔 클럭 신호(SCK4), 제4 스캔 클럭바 신호(SCB4), 제4 캐리 클럭 신호(CCK4), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 제4 게이트 구동부(GDP4)에 공급할 수 있다. 제2 및 제3 게이트 입력 라인(GIL2, GIL3) 각각은 제1 및 제2 게이트 입력 라인(GIL1, GIL2)과 동일한 방식으로 복수의 게이트 신호를 제2 및 제3 게이트 구동부(GDP2, GDP3) 각각에 공급할 수 있다.
복수의 게이트 입력 라인(GIL)은 복수의 데이터 라인(DL) 사이에 배치될 수 있다. 복수의 게이트 입력 라인(GIL)은 복수의 데이터 라인(DL)과 교번적으로 배치될 수 있다. 예를 들어, 스캔 클럭 신호(SCK)의 입력 라인은 복수의 데이터 라인(DL) 사이에 배치될 수 있다. 스캔 클럭바 신호(SCB)의 입력 라인은 복수의 데이터 라인(DL) 사이에 배치될 수 있고, 복수의 데이터 라인(DL)을 사이에 두고 스캔 클럭 신호(SCK)의 입력 라인으로부터 이격될 수 있다. 제1 입력 신호(S1)의 입력 라인은 복수의 데이터 라인(DL) 사이에 배치될 수 있고, 복수의 데이터 라인(DL)을 사이에 두고 스캔 클럭바 신호(SCB)의 입력 라인으로부터 이격될 수 있다.
복수의 팬 아웃 라인(FOL)은 복수의 절곡부를 포함하여 동일한 길이를 가짐으로써, 동일한 라인 저항을 가질 수 있다. 예를 들어, 패드부(DP)의 외곽과 이에 대응하는 데이터 라인(DL) 사이의 직선 거리는 패드부(DP)의 중앙과 이에 대응하는 데이터 라인(DL) 사이의 직선 거리보다 길 수 있다. 따라서, 패드부(DP)의 외곽과 이에 대응하는 데이터 라인(DL)을 연결하는 팬 아웃 라인(FOL)의 절곡부의 크기 또는 개수는 패드부(DP)의 중앙과 이에 대응하는 데이터 라인(DL)을 연결하는 팬 아웃 라인(FOL)의 절곡부의 크기 또는 개수보다 작을 수 있다.
구동 전압 라인(VDDL) 및 저전위 라인(VSSL)은 패드부(DP)의 일측에 접속될 수 있다. 구동 전압 라인(VDDL) 및 저전위 라인(VSSL) 각각은 팬 아웃 라인(FOL)과 두께 방향으로 중첩되는 통 전극을 포함함으로써, 게이트 입력 라인(GIL)과 데이터 라인(DL) 사이의 신호 간섭을 상쇄시키고 게이트 입력 라인(GIL)과 데이터 라인(DL) 사이의 커플링 커패시턴스를 완화할 수 있다. 구동 전압 라인(VDDL), 저전위 라인(VSSL), 및 팬 아웃 라인(FOL)은 서로 다른 층에 배치될 수 있다.
도 7은 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 회로도이다.
도 7을 참조하면, 게이트 구동부(GDP)는 복수의 게이트 입력 신호를 수신하여 게이트 신호(SC(n))를 출력할 수 있다. 예를 들어, 게이트 구동부(GDP)는 스캔 클럭 신호(SCK), 스캔 클럭바 신호(SCB), 캐리 클럭 신호(CCK), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 수신할 수 있으나, 게이트 입력 신호의 개수 및 종류는 이에 한정되지 않는다.
게이트 구동부(GDP)는 복수의 게이트 트랜지스터 및 복수의 게이트 커패시터를 포함할 수 있다. 게이트 구동부(GDP)는 제1 내지 제13 게이트 트랜지스터(GT1~GT13) 및 제1 내지 제3 게이트 커패시터(GC1~GC3)를 포함할 수 있다.
제1 게이트 트랜지스터(GT1)는 제1 노드(N1)의 전압을 기초로 턴-온되어 스캔 클럭 신호(SCK)를 게이트 신호(SC(n))의 출력 단자에 공급할 수 있다. 예를 들어, 제1 게이트 트랜지스터(GT1)는 게이트 구동부(GDP)의 풀-업 트랜지스터일 수 있으나, 이에 한정되지 않는다. 게이트 신호(SC(n))의 출력 단자는 게이트 라인(GL)에 접속될 수 있다. 제1 게이트 트랜지스터(GT1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 게이트 트랜지스터(GT1)의 드레인 전극은 스캔 클럭 신호(SCK)의 입력 단자에 접속되며, 제1 게이트 트랜지스터(GT1)의 소스 전극은 게이트 신호(SC(n))의 출력 단자에 접속될 수 있다. 따라서, 제1 게이트 트랜지스터(GT1)는 제1 노드(N1)의 전압을 기초로 턴-온됨으로써, 게이트 신호(SC(n))를 게이트 라인(GL)에 공급할 수 있다.
제1 게이트 커패시터(GC1)는 제1 노드(N1)와 게이트 신호(SC(n))의 출력 단자 사이에 접속될 수 있다. 제1 게이트 커패시터(GC1)는 제1 게이트 트랜지스터(GT1)의 게이트 전극과 제1 게이트 트랜지스터(GT1)의 소스 전극 사이에 접속될 수 있다. 따라서, 제1 게이트 커패시터(GC1)는 제1 게이트 트랜지스터(GT1)의 게이트 전극과 소스 전극 사이의 전위 차를 유지할 수 있다.
제2 게이트 트랜지스터(GT2)는 스캔 클럭바 신호(SCB)를 기초로 턴-온되어 게이트 신호(SC(n))의 출력 단자를 방전시킬 수 있다. 예를 들어, 제2 게이트 트랜지스터(GT2)는 게이트 구동부(GDP)의 풀-다운 트랜지스터일 수 있으나, 이에 한정되지 않는다. 제2 게이트 트랜지스터(GT2)의 게이트 전극은 스캔 클럭바 신호(SCB)의 입력 단자에 접속되고, 제2 게이트 트랜지스터(GT2)의 드레인 전극은 게이트 신호(SC(n))의 출력 단자에 접속되며, 제2 게이트 트랜지스터(GT2)의 소스 전극은 제1 저전위 전압(VSS1)의 입력 단자에 접속될 수 있다. 따라서, 제2 게이트 트랜지스터(GT2)는 스캔 클럭바 신호(SCB)를 기초로 턴-온됨으로써, 게이트 신호(SC(n))의 출력 단자를 제1 저전위 전압(VSS1)으로 초기화시킬 수 있다.
제3 게이트 트랜지스터(GT3)는 제n-1 캐리 신호(CR(n-1))를 기초로 턴-온되어 제n-1 캐리 신호(CR(n-1))를 제1 노드(N1)에 공급할 수 있다. 제3 게이트 트랜지스터(GT3)는 제3-1 게이트 트랜지스터(GT3-1) 및 제3-2 게이트 트랜지스터(GT3-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제3-1 게이트 트랜지스터(GT3-1)의 게이트 전극은 제n-1 캐리 신호(CR(n-1))의 입력 단자에 접속되고, 제3-1 게이트 트랜지스터(GT3-1)의 드레인 전극은 제n-1 캐리 신호(CR(n-1))의 입력 단자에 접속되며, 제3-1 게이트 트랜지스터(GT3-1)의 소스 전극은 제3-2 게이트 트랜지스터(GT3-2)의 드레인 전극에 접속될 수 있다. 제3-2 게이트 트랜지스터(GT3-2)의 게이트 전극은 제n-1 캐리 신호(CR(n-1))의 입력 단자에 접속되고, 제3-2 게이트 트랜지스터(GT3-2)의 드레인 전극은 제3-1 게이트 트랜지스터(GT3-1)의 소스 전극에 접속되며, 제3-2 게이트 트랜지스터(GT3-2)의 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제3-1 게이트 트랜지스터(GT3-1)의 소스 전극과 제3-2 게이트 트랜지스터(GT3-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제3-1 게이트 트랜지스터(GT3-1)와 제3-2 게이트 트랜지스터(GT3-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제3 게이트 트랜지스터(GT3)는 제n-1 캐리 신호(CR(n-1))를 기초로 제1 노드(N1)의 전압을 제어할 수 있다.
제4 게이트 트랜지스터(GT4)는 제5 입력 신호(S5)를 기초로 턴-온되어 제1 노드(N1)를 방전시킬 수 있다. 제4 게이트 트랜지스터(GT4)는 제4-1 게이트 트랜지스터(GT4-1) 및 제4-2 게이트 트랜지스터(GT4-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제4-1 게이트 트랜지스터(GT4-1)의 게이트 전극은 제5 입력 신호(S5)의 입력 단자에 접속되고, 제4-1 게이트 트랜지스터(GT4-1)의 드레인 전극은 제1 노드(N1)에 접속되며, 제4-1 게이트 트랜지스터(GT4-1)의 소스 전극은 제4-2 게이트 트랜지스터(GT4-2)의 드레인 전극에 접속될 수 있다. 제4-2 게이트 트랜지스터(GT4-2)의 게이트 전극은 제5 입력 신호(S5)의 입력 단자에 접속되고, 제4-2 게이트 트랜지스터(GT4-2)의 드레인 전극은 제4-1 게이트 트랜지스터(GT4-1)의 소스 전극에 접속되며, 제4-2 게이트 트랜지스터(GT4-2)의 소스 전극은 제2 저전위 전압(VSS2)의 입력 단자에 접속될 수 있다. 제4-1 게이트 트랜지스터(GT4-1)의 소스 전극과 제4-2 게이트 트랜지스터(GT4-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제4-1 게이트 트랜지스터(GT4-1)와 제4-2 게이트 트랜지스터(GT4-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제4 게이트 트랜지스터(GT4)는 제5 입력 신호(S5)를 기초로 턴-온됨으로써, 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 초기화시킬 수 있다.
제5 게이트 트랜지스터(GT5)는 제n+1 캐리 신호(CR(n+1))를 기초로 턴-온되어 제1 노드(N1)를 방전시킬 수 있다. 제5 게이트 트랜지스터(GT5)는 제5-1 게이트 트랜지스터(GT5-1) 및 제5-2 게이트 트랜지스터(GT5-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제5-1 게이트 트랜지스터(GT5-1)의 게이트 전극은 제n+1 캐리 신호(CR(n+1))의 입력 단자에 접속되고, 제5-1 게이트 트랜지스터(GT5-1)의 드레인 전극은 제1 노드(N1)에 접속되며, 제5-1 게이트 트랜지스터(GT5-1)의 소스 전극은 제5-2 게이트 트랜지스터(GT5-2)의 드레인 전극에 접속될 수 있다. 제5-2 게이트 트랜지스터(GT5-2)의 게이트 전극은 제n+1 캐리 신호(CR(n+1))의 입력 단자에 접속되고, 제5-2 게이트 트랜지스터(GT5-2)의 드레인 전극은 제5-1 게이트 트랜지스터(GT5-1)의 소스 전극에 접속되며, 제5-2 게이트 트랜지스터(GT5-2)의 소스 전극은 제2 저전위 전압(VSS2)의 입력 단자에 접속될 수 있다. 제5-1 게이트 트랜지스터(GT5-1)의 소스 전극과 제5-2 게이트 트랜지스터(GT5-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제5-1 게이트 트랜지스터(GT5-1)와 제5-2 게이트 트랜지스터(GT5-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제5 게이트 트랜지스터(GT5)는 제n+1 캐리 신호(CR(n+1))를 기초로 턴-온됨으로써, 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 초기화시킬 수 있다.
제6 게이트 트랜지스터(GT6)는 제1 노드(N1)의 전압을 기초로 턴-온되어 제6 입력 신호(S6)를 제2 노드(N2)에 공급할 수 있다. 제6 게이트 트랜지스터(GT6)는 제6-1 게이트 트랜지스터(GT6-1) 및 제6-2 게이트 트랜지스터(GT6-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제6-1 게이트 트랜지스터(GT6-1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제6-1 게이트 트랜지스터(GT6-1)의 드레인 전극은 제6 입력 신호(S6)의 입력 단자에 접속되며, 제6-1 게이트 트랜지스터(GT6-1)의 소스 전극은 제6-2 게이트 트랜지스터(GT6-2)의 드레인 전극에 접속될 수 있다. 제6-2 게이트 트랜지스터(GT6-2)의 게이트 전극은 제1 노드(N1)에 접속되고, 제6-2 게이트 트랜지스터(GT6-2)의 드레인 전극은 제6-1 게이트 트랜지스터(GT6-1)의 소스 전극에 접속되며, 제6-2 게이트 트랜지스터(GT6-2)의 소스 전극은 제2 노드(N2)에 접속될 수 있다. 따라서, 제6 게이트 트랜지스터(GT6)는 제6 입력 신호(S6)를 기초로 제2 노드(N2)의 전압을 제어할 수 있다.
제7 게이트 트랜지스터(GT7)는 캐리 클럭 신호(CCK)를 기초로 턴-온되어 제1 노드(N1)의 전압을 캐리 신호(CR(n))로서 출력할 수 있다. 제7 게이트 트랜지스터(GT7)는 제7-1 게이트 트랜지스터(GT7-1) 및 제7-2 게이트 트랜지스터(GT7-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제7-1 게이트 트랜지스터(GT7-1)의 게이트 전극은 캐리 클럭 신호(CCK)의 입력 단자에 접속되고, 제7-1 게이트 트랜지스터(GT7-1)의 드레인 전극은 제1 노드(N1)에 접속되며, 제7-1 게이트 트랜지스터(GT7-1)의 소스 전극은 제7-2 게이트 트랜지스터(GT7-2)의 드레인 전극에 접속될 수 있다. 제7-2 게이트 트랜지스터(GT7-2)의 게이트 전극은 캐리 클럭 신호(CCK)의 입력 단자에 접속되고, 제7-2 게이트 트랜지스터(GT7-2)의 드레인 전극은 제7-1 게이트 트랜지스터(GT7-1)의 소스 전극에 접속되며, 제7-2 게이트 트랜지스터(GT7-2)의 소스 전극은 캐리 신호(CR(n))의 출력 단자에 접속될 수 있다. 제7-1 게이트 트랜지스터(GT7-1)의 소스 전극과 제7-2 게이트 트랜지스터(GT7-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제7-1 게이트 트랜지스터(GT7-1)와 제7-2 게이트 트랜지스터(GT7-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제7 게이트 트랜지스터(GT7)는 캐리 클럭 신호(CCK)를 기초로 턴-온됨으로써, 캐리 신호(CR(n))를 출력할 수 있다.
제8 게이트 트랜지스터(GT8)는 제1 노드(N1)의 전압을 기초로 턴-온되어 캐리 클럭 신호(CCK)를 캐리 신호(CR(n))의 출력 단자에 공급할 수 있다. 제8 게이트 트랜지스터(GT8)의 게이트 전극은 제1 노드(N1)에 접속되고, 제8 게이트 트랜지스터(GT8)의 드레인 전극은 캐리 클럭 신호(CCK)의 입력 단자에 접속되며, 제8 게이트 트랜지스터(GT8)의 소스 전극은 캐리 신호(CR(n))의 출력 단자에 접속될 수 있다. 따라서, 제8 게이트 트랜지스터(GT8)는 제1 노드(N1)의 전압을 기초로 턴-온됨으로써, 캐리 신호(CR(n))를 출력할 수 있다.
제2 게이트 커패시터(GC2)는 제1 노드(N1)와 캐리 신호(CR(n))의 출력 단자 사이에 접속될 수 있다. 제2 게이트 커패시터(GC2)는 제8 게이트 트랜지스터(GT8)의 게이트 전극과 제8 게이트 트랜지스터(GT8)의 소스 전극 사이에 접속될 수 있다. 따라서, 제2 게이트 커패시터(GC2)는 제8 게이트 트랜지스터(GT8)의 게이트 전극과 소스 전극 사이의 전위 차를 유지할 수 있다.
제9 게이트 트랜지스터(GT9)는 제2 입력 신호(S2)를 기초로 턴-온되어 제10 게이트 트랜지스터(GT10)의 소스 전극을 제1 노드(N1)에 접속시킬 수 있다. 제9 게이트 트랜지스터(GT9)는 제9-1 게이트 트랜지스터(GT9-1) 및 제9-2 게이트 트랜지스터(GT9-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제9-1 게이트 트랜지스터(GT9-1)의 게이트 전극은 제2 입력 신호(S2)의 입력 단자에 접속되고, 제9-1 게이트 트랜지스터(GT9-1)의 드레인 전극은 제10 게이트 트랜지스터(GT10)의 소스 전극에 접속되며, 제9-1 게이트 트랜지스터(GT9-1)의 소스 전극은 제9-2 게이트 트랜지스터(GT9-2)의 드레인 전극에 접속될 수 있다. 제9-2 게이트 트랜지스터(GT9-2)의 게이트 전극은 제2 입력 신호(S2)의 입력 단자에 접속되고, 제9-2 게이트 트랜지스터(GT9-2)의 드레인 전극은 제9-1 게이트 트랜지스터(GT9-1)의 소스 전극에 접속되며, 제9-2 게이트 트랜지스터(GT9-2)의 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제9-1 게이트 트랜지스터(GT9-1)의 소스 전극과 제9-2 게이트 트랜지스터(GT9-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제9-1 게이트 트랜지스터(GT9-1)와 제9-2 게이트 트랜지스터(GT9-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제9 게이트 트랜지스터(GT9)는 제2 입력 신호(S2)를 기초로 제1 노드(N1)의 전압을 제어할 수 있다.
제10 게이트 트랜지스터(GT10)는 제3 노드(N3)의 전압을 기초로 턴-온되어 제6 입력 신호(S6)를 제9-1 게이트 트랜지스터(GT9-1)의 드레인 전극에 공급할 수 있다. 제10 게이트 트랜지스터(GT10)의 게이트 전극은 제3 노드(N3)에 접속되고, 제10 게이트 트랜지스터(GT10)의 드레인 전극은 제6 입력 신호(S6)의 입력 단자에 접속되며, 제10 게이트 트랜지스터(GT10)의 소스 전극은 제9-1 게이트 트랜지스터(GT9-1)의 드레인 전극에 접속될 수 있다. 따라서, 제10 게이트 트랜지스터(GT10)는 제3 노드(N3)의 전압을 기초로 제6 입력 신호(S6)를 제9 게이트 트랜지스터(GT9)에 공급할 수 있다.
제3 게이트 커패시터(GC3)는 제3 노드(N3)와 제6 입력 신호(S6)의 입력 단자 사이에 접속될 수 있다. 제3 게이트 커패시터(GC3)는 제10 게이트 트랜지스터(GT10)의 드레인 전극과 제10 게이트 트랜지스터(GT10)의 게이트 전극 사이에 접속될 수 있다. 따라서, 제3 게이트 커패시터(GC3)는 제10 게이트 트랜지스터(GT10)의 드레인 전극과 게이트 전극 사이의 전위 차를 유지할 수 있다.
제11 게이트 트랜지스터(GT11)는 제1 입력 신호(S1)를 기초로 턴-온되어 캐리 신호(CR(n))를 제3 노드(N3)에 공급할 수 있다. 제11 게이트 트랜지스터(GT11)는 제11-1 게이트 트랜지스터(GT11-1) 및 제11-2 게이트 트랜지스터(GT11-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제11-1 게이트 트랜지스터(GT11-1)의 게이트 전극은 제1 입력 신호(S1)의 입력 단자에 접속되고, 제11-1 게이트 트랜지스터(GT11-1)의 드레인 전극은 캐리 신호(CR(n))의 입력 단자에 접속되며, 제11-1 게이트 트랜지스터(GT11-1)의 소스 전극은 제11-2 게이트 트랜지스터(GT11-2)의 드레인 전극에 접속될 수 있다. 제11-2 게이트 트랜지스터(GT11-2)의 게이트 전극은 제1 입력 신호(S1)의 입력 단자에 접속되고, 제11-2 게이트 트랜지스터(GT11-2)의 드레인 전극은 제11-1 게이트 트랜지스터(GT11-1)의 소스 전극에 접속되며, 제11-2 게이트 트랜지스터(GT11-2)의 소스 전극은 제3 노드(N3)에 접속될 수 있다. 제11-1 게이트 트랜지스터(GT11-1)의 소스 전극과 제11-2 게이트 트랜지스터(GT11-2)의 드레인 전극은 제12 게이트 트랜지스터(GT12)의 소스 전극에 접속됨으로써, 제11-1 게이트 트랜지스터(GT11-1)와 제11-2 게이트 트랜지스터(GT11-2) 사이의 누설 전류를 최소화할 수 있다. 따라서, 제11 게이트 트랜지스터(GT11)는 제1 입력 신호(S1)를 기초로 제3 노드(N3)의 전압을 제어할 수 있다.
제12 게이트 트랜지스터(GT12)는 제3 노드(N3)의 전압을 기초로 턴-온되어 제6 입력 신호(S6)를 제11-1 게이트 트랜지스터(GT11-1)의 소스 전극 또는 제11-2 게이트 트랜지스터(GT11-2)의 드레인 전극에 공급할 수 있다. 제12 게이트 트랜지스터(GT12)의 게이트 전극은 제3 노드(N3)에 접속되고, 제12 게이트 트랜지스터(GT12)의 드레인 전극은 제6 입력 신호(S6)의 입력 단자에 접속되며, 제12 게이트 트랜지스터(GT12)의 소스 전극은 제11-1 게이트 트랜지스터(GT11-1)의 소스 전극 및 제11-2 게이트 트랜지스터(GT11-2)의 드레인 전극에 접속될 수 있다. 따라서, 제12 게이트 트랜지스터(GT12)는 제11-1 게이트 트랜지스터(GT11-1)와 제11-2 게이트 트랜지스터(GT11-2) 사이의 누설 전류를 최소화할 수 있다.
제13 게이트 트랜지스터(GT13)는 제5 입력 신호(S5)를 기초로 턴-온되어 캐리 신호(CR(n))를 제2 저전위 전압(VSS2)의 입력 단자에 공급할 수 있다. 제13 게이트 트랜지스터(GT13)의 게이트 전극은 제5 입력 신호(S5)의 입력 단자에 접속되고, 제13 게이트 트랜지스터(GT13)의 드레인 전극은 캐리 신호(CR(n))의 입력 단자에 접속되며, 제13 게이트 트랜지스터(GT13)의 소스 전극은 제2 저전위 전압(VSS2)의 입력 단자에 접속될 수 있다.
따라서, 게이트 구동부(GDP)는 표시 영역(DA)에 배치되어 복수의 게이트 입력 라인(GIL)으로부터 스캔 클럭 신호(SCK), 스캔 클럭바 신호(SCB), 캐리 클럭 신호(CCK), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 수신할 수 있다. 게이트 구동부(GDP)는 제1 내지 제13 게이트 트랜지스터(GT1~GT13) 및 제1 내지 제3 게이트 커패시터(GC1~GC3)를 포함함으로써, 게이트 신호(SC(n)) 및 캐리 신호(CR(n))를 출력할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 8을 참조하면, 복수의 화소(SP) 각각은 게이트 라인(GL), 구동 전압 라인(VDDL), 데이터 라인(DL), 기준 전압 라인(RVL), 및 저전위 라인(VSSL)에 접속될 수 있다.
복수의 화소(SP) 각각은 화소 회로(PC) 및 발광 소자(ED)을 포함할 수 있다. 화소 회로(PC)는 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(ST1)는 발광 소자(ED)에 공급되는 구동 전류를 제어할 수 있다. 제1 트랜지스터(ST1)는 제1 노드(N1)의 전압을 기초로 구동 전압을 발광 소자(ED)에 공급할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 트랜지스터(ST1)의 드레인 전극은 구동 전압 라인(VDDL)에 접속되며, 제1 트랜지스터(ST1)의 소스 전극은 발광 소자(ED)의 제1 전극인 제2 노드(N2)에 접속될 수 있다. 따라서, 제1 트랜지스터(ST1)는 제1 노드(N1)의 전압을 기초로 구동 전류(또는, 소스-드레인 간 전류)를 제어할 수 있다.
발광 소자(ED)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있으나, 이에 한정되지 않는다. 발광 소자(ED)의 제1 전극은 제2 노드(N2)에 접속되고, 발광 소자(ED)의 제2 전극은 저전위 라인(VSSL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 게이트 라인(GL)에 접속되고, 제2 트랜지스터(ST2)의 드레인 전극은 데이터 라인(DL)에 접속되며, 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)에 접속될 수 있다. 따라서, 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온되어 데이터 전압을 제1 노드(N1)에 공급할 수 있다.
제3 트랜지스터(ST3)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 기준 전압 라인(RVL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 게이트 라인(GL)에 접속되고, 제3 트랜지스터(ST3)의 드레인 전극은 기준 전압 라인(RVL)에 접속되며, 제3 트랜지스터(ST3)의 소스 전극은 제2 노드(N2)에 접속될 수 있다. 따라서, 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온되어 기준 전압을 제2 노드(N2)에 공급할 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 제1 커패시터(C1)는 제1 트랜지스터(ST1)의 게이트 전극과 제1 트랜지스터(ST1)의 소스 전극 사이에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 사이의 전위 차를 유지할 수 있다.
도 9는 일 실시예에 따른 표시 장치의 단위 화소 영역을 나타내는 평면도이다.
도 9를 참조하면, 표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 단위 화소(UP)를 포함할 수 있다. 복수의 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있고, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 소정의 피크 파장을 갖는 광을 방출할 수 있다. 제1 화소(SP1)는 제1 색의 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광을 방출할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있으나, 이에 한정되지 않는다.
복수의 단위 화소(UP) 각각은 단위 화소 영역(UPA)에 배치될 수 있다. 단위 화소 영역(UPA)은 화소 회로 영역(PCA) 및 화소 주변 영역(PSA)을 포함할 수 있다.
화소 회로 영역(PCA)은 단위 화소 영역(UPA)의 중앙 영역일 수 있다. 단위 화소 영역(UPA) 중 화소 회로 영역(PCA)의 비중은 단위 화소 영역(UPA) 중 화소 주변 영역(PSA)의 비중보다 클 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로(PC)는 화소 회로 영역(PCA)에 배치될 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 및 제1 커패시터(C1)는 화소 회로 영역(PCA)에 배치될 수 있다.
화소 주변 영역(PSA)은 단위 화소 영역(UPA)의 외곽에 배치되어 화소 회로 영역(PCA)을 둘러쌀 수 있다. 게이트 구동부(GDP)는 복수의 게이트 트랜지스터 및 복수의 게이트 커패시터를 포함함으로써, 하나의 행에서 복수의 단위 화소 영역(UPA)에 걸쳐 배치될 수 있다. 게이트 구동부(GDP)는 크기에 따라 수개 또는 수십개의 단위 화소 영역(UPA)에 걸쳐 배치될 수 있으나, 이에 한정되지 않는다. 게이트 구동부(GDP)는 복수의 단위 화소 영역(UPA)의 화소 주변 영역(PSA)에 배치될 수 있다. 게이트 구동부(GDP)는 화소 주변 영역(PSA)에 배치된 게이트 입력 라인(GIL)으로부터 게이트 입력 신호를 수신할 수 있다.
예를 들어, 게이트 구동부(GDP)는 제1 내지 제13 게이트 트랜지스터(GT1~GT13) 및 제1 내지 제3 게이트 커패시터(GC1~GC3)를 포함할 수 있다. 제1 게이트 트랜지스터(GT1)는 제1 방향(X축 방향)으로 인접한 단위 화소 영역들(UPA) 사이에 배치될 수 있고, 제1 게이트 커패시터(GC1)는 제1 방향(X축 방향)으로 인접한 단위 화소 영역들(UPA) 사이에 배치될 수 있다. 게이트 구동부(GDP)는 복수의 화소(SP)의 화소 회로(PC)가 배치되고 남은 영역에 배치될 수 있다. 따라서, 게이트 구동부(GDP)는 화소 회로(PC)의 설계 조건에 따라 화소 주변 영역(PSA)의 상측, 하측, 좌측, 및 우측 중 적어도 하나에 배치될 수 있다.
따라서, 표시 장치(10)는 표시 영역(DA)에 배치된 게이트 입력 라인(GIL) 및 게이트 구동부(GDP)를 포함함으로써, 비표시 영역(NDA)의 크기를 최소화할 수 있다. 표시 장치(10)는 게이트 구동부가 비표시 영역(NDA)에 배치되는 경우 및 게이트 구동부가 별도의 연성 필름 상에 배치되는 경우보다 비표시 영역(NDA)의 크기를 최소화할 수 있다. 타일형 표시 장치(TD)는 비표시 영역(NDA)의 크기가 최소화된 복수의 표시 장치(10)를 포함함으로써, 복수의 표시 장치(10) 사이의 결합 영역(SM)은 사용자에게 인지되지 않을 정도로 가까울 수 있다. 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 10은 다른 실시예에 따른 표시 장치의 패드부를 나타내는 평면도이다.
도 10을 참조하면, 연성 필름(FPCB)은 기판 상의 패드부(DP)에 접속될 수 있다. 팬 아웃 라인들(FOL)은 패드부(DP)와 표시 영역(DA) 사이에 접속될 수 있다. 예를 들어, 팬 아웃 라인들(FOL) 각각은 데이터 라인(DL)과 패드부(DP) 사이에 접속될 수 있고, 게이트 입력 라인(GIL)과 패드부(DP) 사이에 접속될 수 있으며, 구동 전압 라인(VDDL)과 패드부(DP) 사이에 접속될 수 있다.
데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)에 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 화소(SP2)에 데이터 전압을 공급하며, 제3 데이터 라인(DL3)은 제3 화소(SP3)에 데이터 전압을 공급할 수 있다. 하나의 단위 화소(UP)에 대응되는 제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 서로 인접하게 배치될 수 있으나, 이에 한정되지 않는다.
복수의 게이트 입력 라인(GIL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 게이트 입력 라인들(GIL)은 데이터 구동부(SIC)와 게이트 구동부(GDP) 사이에 접속될 수 있다. 게이트 입력 라인(GIL)은 게이트 입력 신호를 복수의 게이트 구동부(GDP)에 공급할 수 있다. 복수의 게이트 입력 라인(GIL)은 스캔 클럭 신호(SCK), 스캔 클럭바 신호(SCB), 캐리 클럭 신호(CCK), 제1 입력 신호(S1), 제2 입력 신호(S2), 제5 입력 신호(S5), 제6 입력 신호(S6), 제1 저전위 전압(VSS1), 및 제2 저전위 전압(VSS2)을 게이트 구동부(GDP)에 공급할 수 있다.
복수의 게이트 입력 라인(GIL) 각각은 구동 전압 라인(VDDL) 및 저전위 라인(VSSL) 사이에 배치될 수 있다. 예를 들어, 스캔 클럭 신호(SCK)의 입력 라인은 구동 전압 라인(VDDL) 및 저전위 라인(VSSL) 사이에 배치될 수 있다. 스캔 클럭바 신호(SCB)의 입력 라인은 구동 전압 라인(VDDL) 및 저전위 라인(VSSL) 사이에 배치될 수 있다. 구동 전압 라인(VDDL), 게이트 입력 라인(GIL), 및 저전위 라인(VSSL)은 복수의 데이터 라인(DL) 사이에 배치될 수 있다. 데이터 라인(DL), 구동 전압 라인(VDDL), 게이트 입력 라인(GIL), 저전위 라인(VSSL), 및 데이터 라인(DL)은 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 순차적으로 배치될 수 있다. 따라서, 구동 전압 라인(VDDL) 및 저전위 라인(VSSL) 각각은 게이트 입력 라인(GIL) 및 데이터 라인(DL) 사이에 배치됨으로써, 게이트 입력 라인(GIL)과 데이터 라인(DL) 사이의 신호 간섭을 상쇄시키고 게이트 입력 라인(GIL)과 데이터 라인(DL) 사이의 커플링 커패시턴스를 완화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치 10: 표시 장치
10-1~10-4: 제1 내지 제4 표시 장치
FPCB: 연성 필름 DIC: 표시 구동부
UP: 단위 화소
SP1, SP2, SP3: 제1 내지 제3 화소
TCN: 타이밍 제어부 SIC: 데이터 구동부
PSU: 전원 공급부 GDP: 게이트 구동부
GDP1~GDP4: 제1 내지 제4 게이트 구동부
GIL: 게이트 입력 라인
GIL1~GIL4: 제1 내지 제4 게이트 입력 라인
GL1~GL4: 제1 내지 제4 게이트 라인
DL1~DL3: 제1 내지 제3 데이터 라인
VDDL: 구동 전압 라인 VSSL: 저전위 전압 라인
GT1~GT13: 제1 내지 제13 게이트 트랜지스터
GC1~GC3: 제1 내지 제3 게이트 커패시터
ST1~ST3: 제1 내지 제3 트랜지스터
C1: 제1 커패시터 UPA: 단위 화소 영역
PCA: 화소 회로 영역 PSA: 화소 주변 영역

Claims (20)

  1. 화소를 포함하는 표시 영역;
    상기 표시 영역에 인접하는 비표시 영역; 및
    상기 비표시 영역에 전기적으로 연결된 표시 구동부를 포함하고,
    상기 표시 영역은,
    제1 방향으로 연장되어 상기 표시 구동부로부터 수신된 데이터 전압을 상기 화소에 공급하는 데이터 라인;
    상기 표시 구동부에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 게이트 입력 라인;
    상기 게이트 입력 라인에 접속되는 게이트 구동부; 및
    상기 게이트 구동부에 접속되어 상기 제1 방향과 교차하는 게이트 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은 상기 화소가 배치되는 복수의 단위 화소 영역을 더 포함하고,
    상기 복수의 단위 화소 영역 각각은,
    상기 화소의 화소 회로가 배치되는 화소 회로 영역; 및
    상기 화소 회로 영역을 둘러싸고, 상기 게이트 구동부가 배치되는 화소 주변 영역을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 단위 화소 영역은 복수의 행 및 복수의 열을 따라 배열되고,
    상기 게이트 구동부는 하나의 행에서 상기 복수의 단위 화소 영역의 화소 주변 영역에 걸쳐 배치되는 표시 장치.
  4. 제2 항에 있어서,
    상기 게이트 구동부는,
    제1 노드의 전압을 기초로 스캔 클럭 신호를 게이트 신호의 출력 단자에 공급하는 제1 게이트 트랜지스터;
    상기 스캔 클럭 신호의 반대 신호인 스캔 클럭바 신호를 기초로 상기 게이트 신호의 출력 단자를 방전시키는 제2 게이트 트랜지스터; 및
    상기 제1 게이트 트랜지스터의 게이트 전극 및 소스 전극 사이에 접속된 제1 게이트 커패시터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 게이트 트랜지스터, 상기 제2 게이트 트랜지스터, 및 상기 제1 게이트 커패시터 각각은 상기 화소 주변 영역의 상측, 하측, 좌측, 및 우측 중 적어도 하나에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 게이트 구동부는,
    제1 열에 배치된 복수의 제1 게이트 구동부;
    상기 제1 열과 다른 제2 열에 배치된 복수의 제2 게이트 구동부;
    상기 제1 열 및 제2 열과 다른 제3 열에 배치된 복수의 제3 게이트 구동부; 및
    상기 제1 내지 제3 열과 다른 제4 열에 배치된 복수의 제4 게이트 구동부를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 복수의 제1 게이트 구동부는 동일한 게이트 입력 신호를 수신하여, 서로 다른 게이트 라인에 게이트 신호를 공급하는 표시 장치.
  8. 제1 항에 있어서,
    상기 게이트 입력 라인은,
    상기 게이트 구동부에 스캔 클럭 신호를 입력하는 스캔 클럭 신호의 입력 라인;
    상기 게이트 구동부에 상기 스캔 클럭 신호의 반대 신호를 입력하는 스캔 클럭바 신호의 입력 라인; 및
    상기 게이트 구동부에 캐리 클럭 신호를 입력하는 캐리 클럭 신호의 입력 라인을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 스캔 클럭 신호의 입력 라인, 상기 스캔 클럭바 신호의 입력 라인, 및 상기 캐리 클럭 신호의 입력 라인 각각은 복수의 데이터 라인 사이에 배치되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 방향으로 연장되어 상기 화소에 구동 전압을 공급하는 구동 전압 라인; 및
    상기 제1 방향으로 연장되어 상기 화소에 저전위 전압을 공급하는 저전위 라인을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 비표시 영역은,
    상기 표시 구동부와 전기적으로 연결된 패드부; 및
    상기 패드부와 상기 표시 영역 사이에 배치된 복수의 팬 아웃 라인을 포함하고,
    상기 팬 아웃 라인은 복수의 절곡부를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 팬 아웃 라인 각각은 동일한 길이를 갖는 표시 장치.
  13. 제10 항에 있어서,
    상기 구동 전압 라인 및 상기 저전위 라인 각각은 상기 팬 아웃 라인과 두께 방향으로 중첩되는 통 전극을 포함하는 표시 장치.
  14. 제10 항에 있어서,
    상기 스캔 클럭 신호의 입력 라인, 상기 스캔 클럭바 신호의 입력 라인, 및 상기 캐리 클럭 신호의 입력 라인 각각은 상기 구동 전압 라인 및 상기 저전위 라인 사이에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 구동 전압 라인, 상기 게이트 입력 라인, 및 상기 저전위 라인은 복수의 데이터 라인 사이에 배치되는 표시 장치.
  16. 화소를 구비한 표시 영역, 상기 표시 영역에 인접하는 비표시 영역, 및 상기 비표시 영역에 전기적으로 연결된 표시 구동부를 포함하는 복수의 표시 장치를 포함하고,
    상기 복수의 표시 장치 각각의 표시 영역은,
    제1 방향으로 연장되어 상기 표시 구동부로부터 수신된 데이터 전압을 상기 화소에 공급하는 데이터 라인;
    상기 표시 구동부에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 게이트 입력 라인;
    상기 게이트 입력 라인에 접속되는 게이트 구동부; 및
    상기 게이트 구동부에 접속되어 상기 제1 방향과 교차하는 게이트 라인을 포함하는 타일형 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 표시 장치 사이의 결합 영역을 더 포함하고,
    상기 표시 구동부는 상기 결합 영역과 인접한 비표시 영역의 일측 또는 상기 표시 영역을 기준으로 상기 결합 영역의 반대 측에 배치된 비표시 영역에 배치되는 표시 장치.
  18. 제16 항에 있어서,
    상기 표시 영역은 상기 화소가 배치되는 복수의 단위 화소 영역을 더 포함하고,
    상기 복수의 단위 화소 영역 각각은,
    상기 화소의 화소 회로가 배치되는 화소 회로 영역; 및
    상기 화소 회로 영역을 둘러싸고, 상기 게이트 구동부가 배치되는 화소 주변 영역을 더 포함하는 타일형 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 단위 화소 영역은 복수의 행 및 복수의 열을 따라 배열되고,
    상기 게이트 구동부는 하나의 행에서 상기 복수의 단위 화소 영역의 화소 주변 영역에 걸쳐 배치되는 타일형 표시 장치.
  20. 제18 항에 있어서,
    상기 게이트 구동부는,
    제1 노드의 전압을 기초로 스캔 클럭 신호를 게이트 신호의 출력 단자에 공급하는 제1 게이트 트랜지스터;
    상기 스캔 클럭 신호의 반대 신호인 스캔 클럭바 신호를 기초로 상기 게이트 신호의 출력 단자를 방전시키는 제2 게이트 트랜지스터; 및
    상기 제1 게이트 트랜지스터의 게이트 전극 및 소스 전극 사이에 접속된 제1 게이트 커패시터를 포함하고,
    상기 제1 게이트 트랜지스터, 상기 제2 게이트 트랜지스터, 및 상기 제1 게이트 커패시터 각각은 상기 화소 주변 영역의 상측, 하측, 좌측, 및 우측 중 적어도 하나에 배치되는 타일형 표시 장치.
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