KR20220125653A

KR20220125653A - 적층 구조체 및 이를 사용하는 터치 센서

Info

Publication number: KR20220125653A
Application number: KR1020210083133A
Authority: KR
Inventors: 샤오 청-친; 리엔 시우-쳉; 치우 이-원; 샤오 치-판
Original assignee: 캄브리오스 필름 솔루션스 (샤먼) 코포레이션
Priority date: 2021-03-05
Filing date: 2021-06-25
Publication date: 2022-09-14
Also published as: JP2022135862A; CN115016663A

Abstract

적층 구조체는 기판, 기판의 상단 상에 제공된 은 나노와이어 층, 및 은 나노와이어 층의 상단 상에 제공된 금속 층을 포함한다. 은 나노와이어 층은, 복수의 은 나노와이어들 및 복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(indium tin oxide; ITO)을 포함한다. 은 나노와이어 층은 ITO의 두께보다 2.35-24 배 두꺼운 전체 두께를 갖는다. 이상에서 설명된 적층 구조체를 포함하는 터치 센서가 또한 개시된다.

Description

적층 구조체 및 이를 사용하는 터치 센서{STACKING STRUCTURE AND TOUCH SENSOR USING SAME}

본 개시는 적층 구조체에 관한 것으로서, 더 구체적으로는, 은 나노와이어 층을 포함하는 적층 구조체에 관한 것이다. 본 개시는 또한 터치 센서들에 관한 것으로서, 더 구체적으로는 이상에서 언급된 적층 구조체를 포함하는 터치 센서에 관한 것이다.

은 나노와이어들 및 금속 층들을 포함하는 적층 구조체가 터치 센서의 제조에 적용될 수 있다. 통상적으로, 적층 구조체 내의 은 나노와이어들의 표면들은 보호 층으로 커버되고, 보호 층은 비전도성 수지로 형성되며, 주로 은 나노와이어들을 긁힘 및 박리로부터 보호하고 적층 구조체의 기판과 은 나노와이어들 사이의 접착을 향상시키기 위해 사용된다. 이러한 보호 층이 기판 및 은 나노와이어들의 표면들에 영구적으로 부착될 것이기 때문에, 보호 층은 터치 센서의 가시 영역에 의해 요구되는 광학적 속성들을 충족시키기 위해 높은 투명도, 낮은 헤이즈(haze), 및 낮은 b*와 같은 일부 광학적 특성들을 가져야 한다.

추가로, 보호 층이 은 나노와이어들의 표면들에 영구적으로 부착될 것이기 때문에, 보호 층의 두께는 에칭 프로세스 동안 은 나노와이어들의 에칭의 효율에서 중요 인자로서 역할한다. 그 외에, 보호 층은 흔히, 보호 층이 수지로 형성되는 것에 기인하여 높은 에칭 선택성을 갖는 에칭제를 요구한다. 추가로, 보호 층은, 보호 층이 비전도성 수지로 형성되는 것에 기인하여 높은 접촉 임피던스 및 열악한 정전기 방전(electrostatic discharge; ESD) 방지를 야기하는 경향이 있다.

본 개시의 목적은, 비전도성 수지로 형성된 보호 층이 높은 접촉 임피던스 및 낮은 정전기 방전(ESD) 방지를 초래하는 경향이 있는 통상적인 적층 구조체의 문제점을 극복하기 위하여 개선된 적층 구조체 및 이를 포함하는 터치 센서를 제공하는 것이다.

적어도 이상의 목적을 달성하기 위하여, 본 개시에 따른 적층 구조체는:

기판;

기판의 상단 상에 제공되는 은 나노와이어 층; 및

은 나노와이어 층의 상단 상에 제공되는 금속 층을 포함하며,

은 나노와이어 층은:

복수의 은 나노와이어들; 및

복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(indium tin oxide; ITO)을 포함하고,

은 나노와이어 층은 ITO의 두께의 2.35-24 배 두꺼운 전체 두께를 갖는다.

이상의 적층 구조체에 있어서, 은 나노와이어 층의 전체 두께는 40 내지 120 nm의 범위일 수 있다.

이상의 적층 구조체에 있어서, 은 나노와이어 층 내에 포함된 ITO의 두께는 5 내지 17 nm의 범위일 수 있다.

이상의 적층 구조체에 있어서, 은 나노와이어 층은 5 내지 100 제곱 당 옴(ohm per square; ops) 범위의 시트 저항을 갖는다.

이상의 적층 구조체는 추가로:

기판의 밑면 상에 제공되는 제 2 은 나노와이어 층; 및

제 2 은 나노와이어 층의 밑면 상에 제공되는 제 2 금속 층을 더 포함할 수 있으며,

제 2 은 나노와이어 층은:

복수의 은 나노와이어들, 및

제 2 은 나노와이어 층은 제 2 은 나노와이어 층의 ITO의 두께의 2.35-24 배 두꺼운 전체 두께를 갖는다.

적어도 이상의 목적을 달성하기 위하여, 본 개시에 따른 터치 센서는 이상에서 설명된 적층 구조체를 포함한다.

이상의 터치 센서에 있어서, 적층 구조체의 은 나노와이어 층 및 금속 층은 패턴화될 수 있다.

이상의 터치 센서는 이상에서 설명된 적층 구조체의 2개의 층들을 포함할 수 있으며, 적층 구조체들의 은 나노와이어 층들 및 금속 층들 모두가 패턴화될 수 있다.

이상의 터치 센서에 있어서, 적층 구조체 내의 은 나노와이어 층, 제 2 은 나노와이어 층, 금속 층, 및 제 2 금속 층 모두가 패턴화될 수 있다.

본 개시의 적층 구조체 및 터치 센서는, 이의 광학적 상태들에 부정적인 영향을 주지 않으면서 감소된 접촉 임피던스, 양호한 ESD 방지, 및 신뢰도 분석(reliability analysis; RA)에서의 업그레이드된 공차를 보여준다.

도 1은 본 개시의 제 1 실시예에 따른 적층 구조체의 개략적인 단면도이다.
도 2는 본 개시의 제 2 실시예에 따른 적층 구조체의 개략인 단면도이다.
도 3은 본 개시의 제 3 실시예에 따른 터치 센서를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다.
도 4는 본 개시의 제 4 실시예에 따른 터치 센서를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다.
도 5는 본 개시의 제 5 실시예에 따른 터치 센서를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다.

이러한 본 개시의 목적들, 특성들, 및 효과들의 이해를 용이하게 하기 위하여, 본 개시의 상세한 설명에 대한 첨부된 도면들과 함께 실시예들이 제공된다. 당업자는, 본 명세서의 내용들로부터 본 개시의 장점들 및 이득들을 이해할 수 있을 것이다. 본 개시가 다른 실시예들에서 구현되거나 또는 적용될 수 있으며, 설명된 실시예들에서의 다수의 변화들 및 수정들이 본 개시의 사상으로부터 벗어나지 않고 수행될 수 있다는 것을 유의해야 하며, 선호되는 실시예들은 단지 예시적이고 어떠한 방식으로도 본 개시를 제한하도록 의도되지 않는다는 것이 또한 이해될 것이다.

명세서 및 첨부된 청구항들에 있어서, "일" 또는 "상기"에 의해 표시되는 단어의 단수 형태의 사용은, 문맥이 달리 표시하지 않는 한 복수를 포함하는 것으로 해석되어야 한다.

명세서 및 첨부된 청구항들에 있어서, 용어 "또는"의 사용은, 문맥이 달리 표시하지 않는 한 "및/또는"의 의미를 포함한다.

제 1 실시예

도 1은 본 개시의 제 1 실시예에 따른 적층 구조체(10)의 개략적인 단면도이다. 도시된 바와 같이, 제 1 실시예에 있어서, 적층 구조체(10)는 기판(11), 기판(11)의 상단 상에 제공된 은 나노와이어 층(12), 및 은 나노와이어 층(12)의 상단 상에 제공된 금속 층(13)을 포함한다. 은 나노와이어 층(12)은, 복수의 은 나노와이어들 및 복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(indium tin oxide; ITO)을 포함한다.

제 1 실시예에 따른 적층 구조체(10)에 있어서, 은 나노와이어 층(12)은 ITO의 두께의 8 배인 전체 두께를 갖는다(예를 들어 40 nm : 5 nm). 그러나, 본 개시가 이에 한정되는 않는다는 것이 이해되어야 한다. 일부 실시예들에 있어서, 은 나노와이어 층(12)은 ITO의 2.35 내지 24 배의 두께이다. 본원에서, 구절 "은 나노와이어 층의 전체 두께"는, 복수의 은 나노와이어들의 두께 및 ITO의 두께를 포함하는, 은 나노와이어 층(12)의 총 두께를 의미한다.

제 1 실시예에 따른 적층 구조체(10)에 있어서, 기판(11)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET)로 만들어진다. 기판(11)에 대한 다른 적절한 재료들은, 비제한적으로, 사이클릭 올레핀 코폴리머(cyclic olefin copolymer; COP), 무색 폴리이미드(Colorless Polyimide; CPI), 및 초박형 유리(ultra thin glass; UTG)를 포함한다.

제 1 실시예에 따른 적층 구조체(10)에 있어서, 은 나노와이어 층(12)의 전체 두께는 40 nm이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 일부 실시예들에 있어서, 은 나노와이어 층(12)은 40 내지 120 nm 범위의 전체 두께를 갖는다.

제 1 실시예에 따른 적층 구조체(10)에 있어서, 은 나노와이어 층(12)은 50 제곱 당 옴(ohms per square; ops)으로 제어되는 시트 저항을 갖는다. 그러나, 본 개시가 이에 구체적으로 한정되는 것은 아니며, 일부 실시예들에 있어서, 은 나노와이어 층(12)에 대한 시트 저항은 5 내지 100 ops의 범위라는 것이 이해되어야 한다.

제 1 실시예에 따른 적층 구조체(10)에 있어서, 금속 층(13)은 구리 재료로 만들어진다. 그러나, 본 개시가 이에 한정되지 않는다. 금속 층(13)을 형성하기 위한 다른 적절한 재료들은, 비제한적으로, 몰리브데넘 및 알루미늄을 포함한다.

제 1 실시예의 적층 구조체(10)는 다음의 단계들에 따라 비-제한적으로 준비될 수 있다:

(1) 기판을 제공하는 단계;

(2) 기판을 복수의 은 나노와이어들을 가지고 코팅하는 단계;

(3) 스퍼터링 증착에 의해 은-나노와이어-코팅 기판 상에 ITO를 제공함으로써 은 나노와이어 층을 형성하는 단계; 및

(4) 은 나노와이어 층 상에 금속 층을 커버하는 단계.

제 2 실시예

도 2는 본 개시의 제 2 실시예에 따른 적층 구조체(20)의 개략인 단면도이다. 제 1 실시예의 적층 구조체(10)와 유사하게, 제 2 실시예의 적층 구조체(20)는 또한 기판(11), 기판(11)의 상단 상에 제공된 은 나노와이어 층(12), 및 은 나노와이어 층(12)의 상단 상에 제공된 금속 층(13)을 포함한다. 은 나노와이어 층(12)은, 복수의 은 나노와이어들 및 복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(indium tin oxide; ITO)을 포함한다.

제 1 실시예의 적층 구조체(10)와 비교하면, 제 2 실시예에 따른 적층 구조체(20)는 기판(11)의 밑면 상에 제공된 제 2 은 나노와이어 층(22) 및 제 2 은 나노와이어 층(22)의 밑면 상에 제공된 제 2 금속 층(23)을 더 포함한다. 제 2 은 나노와이어 층(22)은, 복수의 은 나노와이어들 및 복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(ITO)을 포함한다.

제 2 실시예에 따른 적층 구조체(20)에 있어서, 제 2 은 나노와이어 층(22)의 전체 두께 대 ITO의 두께의 비율, 제 2 은 나노와이어 층(22)의 전체 두께, 및 제 2 금속 층(23)을 형성하기 위한 재료가 제 1 실시예의 은 나노와이어 층(12) 및 금속 층(13)에 대한 것들과 동일하기 때문에, 이들이 여기에서 반복적으로 설명되지 않는다.

제 2 실시예에 따른 적층 구조체(20)에 있어서, 제 2 은 나노와이어 층(22) 및 제 2 금속 층(23)은 제 1 실시예에서 설명된 것과 동일한 단계들에서 준비될 수 있다.

제 3 실시예

도 3은 본 개시의 제 3 실시예에 따른 터치 센서(30)를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다. 도 3에 도시된 바와 같이, 제 3 실시예의 터치 센서(30)는 제 1 실시예에서 설명된 적층 구조체(10)를 포함하며, 적층 구조체(10)는 터치 센서(30)의 상이한 요건을 충족시키기 위해 패턴화된다.

도 3의 순서도에 도시된 바와 같이, 터치 센서(30)를 준비하기 위한 단계들은:

1. 제 1 실시예에서 설명된 적층 구조체(10)를 제공하는 단계;

2. 금속 층(13)의 상단 상에 포토레지스트(31)를 적용하고, 포토레지스트(31)에 대하여 포토리소그래피 프로세스를 수행하는 단계로서; 적용된 포토레지스트(31)의 패턴은 적층 구조체(10)의 중심 영역에 위치된 동작 영역(32) 및 적층 구조체(10)의 외부 측면들에 위치된 트레이스 영역(33)을 획정(define)하는, 단계;

3. 금속 층(13)을 에칭하는 단계;

4. 나머지 포토레지스트(31)를 제거하는 단계;

5. 은 나노와이어 층(12)을 에칭하는 단계;

6. 금속 층(13)의 상단 상에 제 2 포토레지스트(34)를 적용하는 단계;

7. 제 2 포토레지스트(34)에 대하여 다시 포토리소그래피 프로세스를 수행하는 단계;

8. 금속 층(13)을 다시 에칭하는 단계; 및

9. 본 개시의 제 3 실시예에 따른 터치 센서(30)를 완성하기 위해 나머지 제 2 포토레지스트(34)를 제거하는 단계를 포함한다.

제 4 실시예

도 4는 본 개시의 제 4 실시예에 따른 터치 센서(40)를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다. 도시된 바와 같이, 본 개시의 제 4 실시예의 터치 센서(40)는 제 1 실시예에서 설명된 적층 구조체의 2개의 층들(즉, 적층 구조체(10) 및 다른 적층 구조체(10'))을 포함하며, 2개의 적층 구조체들(10, 10')은 터치 센서(40)의 상이한 요건들을 충족시키기 위해 패턴화된다.

도 4의 순서도에 도시된 바와 같이, 제 4 실시예의 터치 센서(40)를 준비하기 위한 단계들은:

1-1 제 1 실시예에서 설명된 적층 구조체(10)를 제공하는 단계;

1-2 적층 구조체(10)의 금속 층(13)의 상단 상에 포토레지스트(41)를 적용하고, 포토레지스트(41)에 대하여 포토리소그래피 프로세스를 수행하는 단계로서; 적용된 포토레지스트(41)의 패턴은 적층 구조체(10)의 중심 영역에 위치된 동작 영역(42) 및 적층 구조체(10)의 외부 측면들에 위치된 트레이스 영역(43)을 획정하는, 단계;

1-3 금속 층(13)을 에칭하는 단계;

1-4 나머지 포토레지스트(41)를 제거하는 단계;

1-5 적층 구조체(10)의 은 나노와이어 층(12)을 에칭하는 단계;

1-6 금속 층(13)의 상단 상에 제 2 포토레지스트(44)를 적용하는 단계;

1-7 제 2 포토레지스트(44)에 대하여 다시 포토리소그래피 프로세스를 수행하는 단계;

1-8 금속 층(13)을 다시 에칭하는 단계;

1-9 본 개시의 제 4 실시예에 따른 터치 센서(40)에 대한 구동 전극(T_x)을 완성하기 위해 나머지 제 2 포토레지스트(44)를 제거하는 단계;

2-1 제 1 실시예에서 설명된 다른 적층 구조체(10')를 제공하는 단계;

2-2 적층 구조체(10')의 금속 층(13')의 상단 상에 제 3 포토레지스트(45)를 적용하고, 포토레지스트(45)에 대하여 포토리소그래피 프로세스를 수행하는 단계로서; 적용된 제 3 포토레지스트(45)의 패턴은 적층 구조체(10')의 중심 영역에 위치된 동작 영역(46) 및 적층 구조체(10')의 외부 측면들에 위치된 트레이스 영역(47)을 획정하는, 단계;

2-3 금속 층(13')을 에칭하는 단계;

2-4 나머지 포토레지스트(45)를 제거하는 단계;

2-5 적층 구조체(10')의 은 나노와이어 층(12')을 에칭하는 단계;

2-6 금속 층(13')의 상단 상에 제 4 포토레지스트(48)를 적용하는 단계;

2-7 제 4 포토레지스트(48)에 대하여 다시 포토리소그래피 프로세스를 수행하는 단계;

2-8 금속 층(13')을 다시 에칭하는 단계;

2-9 본 개시의 제 4 실시예에 따른 터치 센서(40)에 대한 센싱 전극(R_x)을 완성하기 위해 나머지 제 4 포토레지스트(48)를 제거하는 단계; 및

3-1 단계(1-9)에서 형성된 구동 전극(T_x) 및 단계(2-9)에서 형성된 센싱 전극(R_x)의 상단 상에 각기 제 1 커버 층(49) 및 제 2 커버 층(49')을 제공하는 단계; 및 제 4 실시예의 터치 센서(40)를 완성하기 위해 제 2 커버 층(49')으로 커버된 센싱 전극(R_x) 상에 제 1 커버 층(49)으로 커버된 구동 전극(T_x)을 중첩시키는 단계를 포함한다.

제 5 실시예

도 5는 본 개시의 제 5 실시예에 따른 터치 센서(50)를 준비하기 위한 단계들을 도시하는 도식적인 순서도이다. 도 5에 도시된 바와 같이, 제 5 실시예의 터치 센서(50)는 제 2 실시예에서 설명된 적층 구조체(20)를 포함하며, 적층 구조체(20)는 터치 센서(50)의 상이한 요건을 충족시키기 위해 패턴화된다.

도 5의 순서도에 도시된 바와 같이, 제 5 실시예의 터치 센서(50)를 준비하기 위한 단계들은:

1. 제 2 실시예에서 설명된 적층 구조체(20)를 제공하는 단계;

2. 적층 구조체(20)의 금속 층(13)의 상단 상에 그리고 적층 구조체(20)의 제 2 금속 층(23)의 밑면 상에 포토레지스트(51)를 적용하고, 상부 및 하부 포토레지스트(51)에 대하여 포토리소그래피 프로세스를 수행하는 단계로서; 적용된 포토레지스트(51)의 패턴들은 적층 구조체(20)의 중심 영역에 위치된 동작 영역(52) 및 적층 구조체(20)의 외부 측면들에 위치된 트레이스 영역(53)을 획정하는, 단계;

3. 금속 층(13) 및 제 2 금속 층(23)을 에칭하는 단계;

4. 적층 구조체(20)의 측면들 둘 모두로부터 나머지 포토레지스트들(51)을 제거하는 단계;

5. 적층 구조체(20)의 은 나노와이어 층(12) 및 제 2 은 나노와이어 층(22)을 에칭하는 단계;

6. 금속 층(13)의 상단 상에 그리고 제 2 금속 층(23)의 밑면 상에 제 2 포토레지스트(54)를 적용하는 단계;

7. 상부 및 하부 제 2 포토레지스트(54)에 대하여 다시 포토리소그래피 프로세스를 수행하는 단계;

8. 금속 층(13) 및 제 2 금속 층(23)을 다시 에칭하는 단계; 및

9. 본 개시의 제 5 실시예에 따른 터치 센서(50)를 완성하기 위해 나머지 제 2 포토레지스트들(54)을 제거하는 단계를 포함한다.

비교 예 1

본 개시의 적층 구조체의 은 나노와이어 층 내에 포함된 ITO가 적층 구조체의 ESD 방지의 능력에 어떻게 영향을 미치는지 알아보기 위해, 은 나노와이어 층이 생략되고 통상적인 비전도성 아크릴 수지 재료로 대체된 상태의 제 1 실시예에 따른 적층 구조체가 준비된다. 이렇게 준비된 적층 구조체가 비교 예 1로서 사용된다.

테스트 예 1

테스트 예 1에서, 제 1 실시예에 따른 적층 구조체 및 비교 예 1에 따른 적층 구조체가 어떤 것이 ESD 방지에 대해 더 양호한 성능을 갖는지 찾기 위해 사용된다. 적층 구조체들 둘 모두가 이로부터 제거된 그들의 금속 층을 가졌으며, ESD 시뮬레이션 디바이스에 의해 생성된 정전기 방전 스트레스를 겪는다. 더 양호한 정전기-방지 능력을 갖는 적층 구조체의 경우에 있어서, 단지 상대적으로 작은 손상(또는 저항 값에서의 상대적으로 작은 변화)만이 ESD 스트레스에 의해 초래될 것이다. 반면, 열등한 정전기-방지 능력을 갖는 적층 구조체의 경우에 있어서, 상대적으로 심각한 손상이 ESD 스트레스에 의해 초래될 것이며, 이는 증가된 저항 값 또는 심지어 적층 구조체의 파손된 은 나노와이어들을 야기할 것이다.

테스트 예 1로부터의 테스트 결과들이 아래의 표 1에 도시된다(측정 단위: 옴):

표 1

표 1의 테스트 결과들로부터 확인될 수 있는 바와 같이, 제 1 실시예에 따른 적층 구조체는 명백하게 비교 예 1에 따른 적층 구조체보다 더 뛰어난 ESD-방지 능력을 갖는다. 이는, 제 1 실시예의 적층 구조체가 통상적인 비전도성 수지 대신에 은 나노와이어 층 내에서 ITO를 사용하기 때문이다.

테스트 예 2

테스트 예 2에서, 적층 구조체는 그것의 은 나노와이어 층이 40 nm의 전체 두께 및 50 ops의 시트 저항을 갖도록 제어된 상태로 제 1 실시예에 따라 준비되며, 이렇게 준비된 적층 구조체가 테스트 예 2에서 사용된다. 테스트 예 2에서, 사용되는 샘플 적층 구조체들은 은 나노와이어 층의 전체 두께 대 ITO의 두께의 그들의 비율에서만 서로 상이하다.

표 2

표 2에 도시된 바와 같이, 은 나노와이어들이 그들의 전체 두께에서 동일할 때, 5 nm 이상의 ITO 두께를 갖는 적층 구조체들이 양호한 ESD-방지 능력을 보여줄 수 있다. 적층 구조체들의 가시성에 대한 ITO 두께의 영향이 추가로 조사된다. 적층 구조체들은, ITO 두께가 5 내지 17 nm의 범위일 때 동시에 양호한 ESD-방지 능력 및 양호한 가시성을 가질 수 있다는 것; 및 ITO 두께가 17 nm보다 더 클 때 적층 구조체들의 가시성이 반대로 영향을 받는다는 것이 발견되었다.

전체적으로, 본 개시에 따른 적층 구조체들에서, 은 나노와이어 층의 전체 두께는 40 내지 120 nm의 범위일 수 있으며, ITO의 두께는 5 내지 17 nm의 범위일 수 있다. 따라서, 적층 구조체의 은 나노와이어 층의 전체 두께 대 ITO의 두께의 비율은 40:17 내지 120:5의 범위이다. 다시 말해서, 은 나노와이어 층(12)의 전체 두께는 ITO의 두께보다 2.35 내지 24 배 두꺼울 수 있다.

결론적으로, 본 개시에 따른 적층 구조체 및 이를 포함하는 터치 센서는 적어도 다음의 유익한 기술적 효과들을 제공한다:

본 개시의 적층 구조체에서, 통상적인 비전도성 수지 대신에 ITO가 은 나노와이어 층 내에서 사용되며, 이는 에칭제의 용이한 선택성을 가능하게 하고; 즉, 은 나노와이어들을 손상시키지 않고 금속 층을 에칭하는 에칭제 및 ITO가 금속 층을 에칭하는 프로세스에서 사용될 수 있으며, 금속 층을 에칭하지 않고 은 나노와이어들 및 ITO를 에칭하는 다른 에칭제가 은 나노와이어들 및 ITO를 에칭하는 프로세스에서 사용될 수 있다.

ITO에 의해 제공되는 연속적인 전도와 은 나노와이어들에 의해 제공되는 네트워크 스케일러빌러티(scalability)를 결합함으로써, 본 개시의 적층 구조체는, 적층 구조체의 광학적 상태들에 부정적인 영향을 주지 않으면서 감소된 접촉 임피던스, 양호한 ESD 방지, 및 신뢰도 분석에서의 업그레이드된 공차를 보여준다.

현재 시장에서 주류인 ITO 전도성 박막에 응답하여, 본 개시의 적층 구조체는, 훨씬 더 양호한 광학적 및 전도 속성들을 제공하면서 이러한 2가지 유형들의 재료의 장점들을 결합하기 위하여, 생산 라인 및 제조 프로세스에서 너무 많은 변화들을 야기하지 않으면서 기존의 ITO 광학적 박막 제조 프로세스로 은 나노와이어 박막 기술을 빠르게 도입할 수 있다.

본 개시가 특정 실시예들에 의해 설명되었지만, 청구항들에 기술되는 본 개시의 범위 및 사상으로부터 벗어나지 않고 당업자들에 의해 이에 대한 다수의 수정들 및 변형들이 이루어질 수 있다.

Claims

적층 구조체로서,
기판;
상기 기판의 상단 상에 제공되는 은 나노와이어 층; 및
상기 은 나노와이어 층의 상단 상에 제공되는 금속 층을 포함하며,
상기 은 나노와이어 층은,
복수의 은 나노와이어들, 및
상기 복수의 은 나노와이어들 상에 커버되는 인듐 주석 산화물(indium tin oxide; ITO)을 포함하고,
상기 은 나노와이어 층은 상기 ITO의 두께보다 2.35-24 배 두꺼운 전체 두께를 갖는, 적층 구조체.
청구항 1에 있어서,
상기 은 나노와이어 층의 전체 두께는 40 내지 120 nm의 범위인, 적층 구조체.
청구항 2에 있어서,
상기 은 나노와이어 층 내의 상기 ITO의 두께는 5 내지 17 nm의 범위인, 적층 구조체.
청구항 1에 있어서,
상기 은 나노와이어 층은 5 내지 100 제곱 당 옴(ohm per square; ops) 범위의 시트 저항을 갖는, 적층 구조체.
청구항 1에 있어서,
상기 적층 구조체는,
상기 기판의 밑면 상에 제공되는 제 2 은 나노와이어 층; 및
상기 제 2 은 나노와이어 층의 밑면 상에 제공되는 제 2 금속 층을 더 포함하며,
상기 제 2 은 나노와이어 층은,
복수의 은 나노와이어들, 및
상기 복수의 은 나노와이어들 상에 커버되는 ITO를 포함하고,
상기 제 2 은 나노와이어 층은 상기 제 2 은 나노와이어 층의 상기 ITO의 두께보다 2.35-24 배 두꺼운 전체 두께를 갖는, 적층 구조체.
터치 센서로서,
청구항 1에 따른 적층 구조체를 포함하는, 터치 센서.
청구항 6에 있어서,
상기 적층 구조체의 상기 은 나노와이어 층 및 상기 금속 층은 패턴화되는, 터치 센서.
청구항 6에 있어서,
상기 터치 센서는 청구항 1에 따른 적층 구조체들 중 2개를 포함하며, 상기 2개의 적층 구조체들의 상기 은 나노와이어 층들 및 상기 금속 층들은 패턴화되는, 터치 센서.
터치 센서로서,
청구항 5에 따른 적층 구조체를 포함하며, 상기 은 나노와이어 층, 상기 제 2 은 나노와이어 층, 상기 금속 층, 및 상기 제 2 금속 층은 패턴화되는, 터치 센서.
청구항 2에 있어서,
상기 은 나노와이어 층은 5 내지 100 제곱 당 옴(ohm per square; ops) 범위의 시트 저항을 갖는, 적층 구조체.
청구항 3에 있어서,
상기 은 나노와이어 층은 5 내지 100 제곱 당 옴(ohm per square; ops) 범위의 시트 저항을 갖는, 적층 구조체.
청구항 2에 있어서,
상기 적층 구조체는,
상기 기판의 밑면 상에 제공되는 제 2 은 나노와이어 층; 및
상기 제 2 은 나노와이어 층의 밑면 상에 제공되는 제 2 금속 층을 더 포함하며,
상기 제 2 은 나노와이어 층은,
복수의 은 나노와이어들, 및
상기 복수의 은 나노와이어들 상에 커버되는 ITO를 포함하고,
상기 제 2 은 나노와이어 층은 상기 제 2 은 나노와이어 층의 상기 ITO의 두께보다 2.35-24 배 두꺼운 전체 두께를 갖는, 적층 구조체.
청구항 3에 있어서,
상기 적층 구조체는,
상기 기판의 밑면 상에 제공되는 제 2 은 나노와이어 층; 및
상기 제 2 은 나노와이어 층의 밑면 상에 제공되는 제 2 금속 층을 더 포함하며,
상기 제 2 은 나노와이어 층은,
복수의 은 나노와이어들, 및
상기 복수의 은 나노와이어들 상에 커버되는 ITO를 포함하고,
상기 제 2 은 나노와이어 층은 상기 제 2 은 나노와이어 층의 상기 ITO의 두께보다 2.35-24 배 두꺼운 전체 두께를 갖는, 적층 구조체.
터치 센서로서,
청구항 2에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 3에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 4에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 10에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 11에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 12에 따른 적층 구조체를 포함하는, 터치 센서.
터치 센서로서,
청구항 13에 따른 적층 구조체를 포함하는, 터치 센서.