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KR20220120859A - 메모리 시스템 내 에러 정정 코드를 사용하는 장치 및 방법 - Google Patents

메모리 시스템 내 에러 정정 코드를 사용하는 장치 및 방법 Download PDF

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KR20220120859A
KR20220120859A KR1020210024565A KR20210024565A KR20220120859A KR 20220120859 A KR20220120859 A KR 20220120859A KR 1020210024565 A KR1020210024565 A KR 1020210024565A KR 20210024565 A KR20210024565 A KR 20210024565A KR 20220120859 A KR20220120859 A KR 20220120859A
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KR
South Korea
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parity
data
matrix
parity group
memory
Prior art date
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Pending
Application number
KR1020210024565A
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English (en)
Inventor
정비웅
이정환
허세영
구인재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/378,176 priority patent/US11442811B1/en
Priority to CN202110921127.7A priority patent/CN114968648A/zh
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Abstract

본 기술은 K비트 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하고, 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 K비트 데이터에 대한 M비트 패리티를 결정하고 N(=K+M)비트의 코드 워드(code word)를 출력하는 인코더, 및 상기 인코더에서 생성된 상기 코드 워드 내 오류를 검출하고 정정하는 디코더를 포함하는 에러 정정 코드 장치를 제공한다.

Description

메모리 시스템 내 에러 정정 코드를 사용하는 장치 및 방법{APPARATUS AND METHOD FOR USING AN ERROR CORRECTION CODE IN A MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 시스템 내 에러 정정 코드를 사용하는 장치와 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 메모리 시스템 내에서 송수신되거나 비휘발성 메모리 셀에 저장되는 데이터에서 발생할 수 있는 오류를 검출하고 정정하기 위한 오류 정정 코드로서 사용되는 저밀도 패리티 체크 부호(Low Density Parity Check (LDPC) code)에서의 연산량을 줄여 메모리 시스템의 성능을 향상시킬 수 있는 방법 및 장치를 제공할 수 있다.
이를 위해, 메모리 시스템은 저밀도 패리티 체크 부호(LDPC code)를 사용하여 패리티를 연산하기 위한 제1 행렬 및 제2 행렬에 따른 행렬 곱셈(matrix multiplication)을 수행해야 하는 패리티와 단순 논리 연산(예, 배타적 논리합(Exclusive OR, XOR) 연산)통해 구할 수 있는 패리티를 구분하여, 행렬 곱셈의 횟수를 최소화하기 위해 패리티의 연산 순서를 조정하는 방법 및 장치를 제공할 수 있다.
본 발명의 일 실시예는 메모리 시스템에서 1회의 읽기 동작 혹은 쓰기 동작의 데이터 크기에 대응하여 균일한 저밀도 패리티 체크 부호(regular LDPC code) 혹은 불균일한 저밀도 패리티 체크 부호(irregular LDPC code)를 사용하는 데 연산량이 줄어드는 만큼 메모리 시스템 내 인코더 및 디코더의 설계의 복잡도를 줄일 수 있어, 메모리 시스템 내 자원 소모를 줄이고 집적도를 높일 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 에러 정정 코드 장치는 K비트 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분 하고, 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 K비트 데이터에 대한 M비트 패리티를 결정하고 N(=K+M)비트의 코드 워드(code word)를 출력하는 인코더; 및 상기 인코더에서 생성된 상기 코드 워드 내 오류를 검출하고 정정하는 디코더를 포함할 수 있다.
또한, 상기 인코더는 상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경할 수 있다.
또한, 상기 인코더는 상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용할 수 있다.
또한, 상기 인코더는 상기 K비트 데이터와 상기 제1 행렬을 곱하여 상기 제1 결과를 출력하는 제1 연산부; 상기 M비트 패리티 중 상기 제1 패리티 그룹과 상기 제2 패리티 그룹에 따라 구분하는 제1 선택부; 상기 제1 결과와 상기 제2 행렬을 곱하여 상기 제1 패리티 그룹에 포함된 패리티를 결정하는 제2 연산부; 상기 제2 연산부의 출력을 상기 배타적 논리합을 위해 선택적으로 전달하는 제2 선택부; 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 포함된 상기 M비트 패리티 중 결정된 패리티를 순차적으로 그룹화하며, 상기 배타적 논리합을 위해 필요한 패리티를 피드백하는 결정부; 및 상기 제1 결과와 상기 제2 선택부 및 상기 결정부에서 전달된 패리티에 대해 상기 배타적 논리합을 수행하여 상기 제2 패리티 그룹에 포함된 패리티를 결정하는 제3 연산부를 포함할 수 있다.
또한, 상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K x K) 크기를 가질 수 있다.
또한, 상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및 상기 복수의 비휘발성 메모리 셀에 코드 워드를 저장하거나 상기 코드 워드를 읽는 컨트롤러를 포함할 수 있다. 컨트롤러는 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하고, 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 데이터에 대한 패리티를 결정하고, 상기 데이터와 상기 패리티를 합하여 상기 코드 워드를 상기 메모리 장치로 출력할 수 있다.
또한, 상기 코드 워드의 길이는 프로그램 혹은 읽기 동작 시 한 번에 저장되거나 읽히는 데이터의 크기에 대응하여 결정될 수 있다.
또한, 상기 컨트롤러는 상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용할 수 있다.
또한, 상기 컨트롤러는 상기 데이터와 상기 제1 행렬을 곱하여 상기 제1 결과를 출력하는 제1 연산부; 상기 패리티 중 상기 제1 패리티 그룹과 상기 제2 패리티 그룹에 따라 구분하는 제1 선택부; 상기 제1 결과와 상기 제2 행렬을 곱하여 상기 제1 패리티 그룹에 포함된 패리티를 결정하는 제2 연산부; 상기 제2 연산부의 출력을 상기 배타적 논리합을 위해 선택적으로 전달하는 제2 선택부; 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 포함된 상기 패리티 중 결정된 패리티를 순차적으로 그룹화하며, 상기 배타적 논리합을 위해 필요한 패리티를 피드백하는 결정부; 및 상기 제1 결과와 상기 제2 선택부 및 상기 결정부에서 전달된 패리티에 대해 상기 배타적 논리합을 수행하여 상기 제2 패리티 그룹에 포함된 패리티를 결정하는 제3 연산부를 포함할 수 있다.
또한, 상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K X K) 크기를 가질 수 있다.
또한, 상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 코드 워드가 상기 메모리 장치에서 전달되면, 상기 코드 워드 내 오류를 검출하고 정정할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은 외부에서 전달된 데이터 및 쓰기 요청을 확인하는 단계; 상기 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하는 단계; 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여, 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하는 단계; 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 데이터에 대한 패리티를 결정하는 단계; 및 상기 데이터와 상기 패리티를 합하여 상기 코드 워드를 비휘발성 메모리 장치에 프로그램하는 단계를 포함할 수 있다.
또한, 상기 코드 워드의 길이는 프로그램 동작 시 한 번에 상기 비휘발성 메모리 장치에 저장되는 데이터의 크기에 대응하여 결정될 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경하는 단계를 더 포함할 수 있다.
또한, 상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용될 수 있다.
또한, 상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K X K) 크기를 가질 수 있다.
또한, 상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 저밀도 패리티 체크 부호(Low Density Parity Check (LDPC) code)를 사용하여, 메모리 시스템 내부에서 발생한 에러를 검출하고 정정하는 성능을 개선할 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 저밀도 패리티 체크 부호(LDPC code)를 사용하는 데 소요되는 연산량을 줄여 메모리 시스템 내 자원 소모를 줄일 수 있는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 저밀도 패리티 체크 부호(LDPC code)를 사용한 인코딩 장치와 방법의 예를 설명한다.
도 6은 도 5에서 사용된 제1 행렬 및 제2 행렬의 예를 설명한다.
도 7은 본 발명의 일 실시예에 따른 인코딩 장치와 방법의 예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 인코딩 방법의 다른 예를 설명한다.
도 9는 본 발명의 일 실시예에 따른 저밀도 패리티 체크 부호(LDPC code)의 연산을 설명한다.
도 10은 도 9에서 설명한 저밀도 패리티 체크 부호(LDPC code)의 연산 중 행렬 곱셈과 단순 논리 연산을 구분하여 설명한다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템 내 인코더의 효과를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 구체적으로, 도 1은 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 간 데이터의 송수신 과정에서의 데이터 가공 과정(data processing procedure) 혹은 데이터의 흐름(data flow)을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152)을 포함할 수 있다. 메모리 블록(152)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane, 184) 혹은 복수의 메모리 다이(die, 182)를 포함할 수 있다. 실시예에 따라, 메모리 플레인(184)은 적어도 하나의 메모리 블록(152)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die, 182)는 적어도 하나의 메모리 플레인(184)을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die, 182)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
컨트롤러(130)는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 읽을 수 있다. 예를 들면, 프로그램 동작을 위해, 컨트롤러(130)는 메모리 장치(150)에 데이터를 전달할 수 있다. 또한, 읽기 동작을 위해, 컨트롤러(130)는 메모리 장치(150) 내 특정 위치를 전달하고, 메모리 장치(150)는 해당 위치에 저장되어 있는 데이터를 컨트롤러(130)에 전달할 수 있다.
컨트롤러(130) 내 메모리(144)에는 데이터 입출력 동작을 위해 사용될 수 있다. 예를 들면, 시스템(110)이 외부 장치로부터 수신한 데이터를 임시 저장하기 위해 사용될 수 있고, 읽기 버퍼는 메모리 장치(150)에 전달된 데이터를 외부 장치로 전달하기 전 임시 저장하기 위해 사용될 수 있다.
메모리 시스템(110)의 데이터 저장 능력(storage capacity)이 커질수록 데이터 입출력 동작의 속도가 빠를수록, 메모리 시스템(110)에서 에러가 발생할 가능성은 높아질 수 있다. 메모리 시스템(110)의 성능을 외부 장치가 요청한 데이터를 메모리 장치(150)에 에러 없이 저장하고, 메모리 장치(150)에 저장된 데이터를 에러 없이 외부 장치로 출력할 수 있어야 한다. 에러는 메모리 장치(150)의 내부에서 발생하거나, 컨트롤러(130)와 메모리 장치(150) 간 데이터 통신에서 발생하기도 한다. 이를 위해, 컨트롤러(130)는 외부에서 전달된 데이터를 에러 정정 코드로 인코딩하여 인코딩된 데이터를 메모리 장치(150)에 저장하고, 메모리 장치(150)에 저장된 인코딩된 데이터를 디코딩하여 메모리 시스템(110)의 내부에서 발생한 에러를 발견하고 정정할 수 있다.
메모리 장치(150)의 내부에서 발생하는 에러 중 하나의 예를 설명한다. 메모리 장치(150) 내 복수의 비휘발성 메모리 셀은 데이터를 저장하는 최소의 물리 단위로 생각할 수 있다. 비휘발성 메모리 셀은 하나의 셀에 몇 비트(Bit) 저장하는 가에 따라 싱글레벨셀(SLC·1비트), 멀티레벨셀(MLC·2비트), 트리플레벨셀(TLC·3비트)로 구분될 수 있다. 비휘발성 메모리 셀은 전류가 흐르는 비트 라인(BL)과 데이터를 읽고 쓰는 워드라인(WL)의 각 교차점(cross point)에 위치해 있습니다. 싱글레벨셀인 비휘발성 메모리 셀 내부에는 플로팅 게이트(Floating Gate, FG)에 전자를 채우고 비우는 방식으로 ‘0’과 ‘1’을 구분하여 저장할 수 있다. 예를 들면, 플로팅 게이트(FG)는 절연체인 산화막을 포함할 수 있고, 컨트롤 게이트(Control Gate)에서 고 전압(예, 높은 ‘+’ 전압)을 걸어주면, 전기적으로 반대적 성질을 가지는 전자(예, ‘-’ 전하)가 산화막을 통과해 플로팅 게이트(FG)로 들어갈 수 있고, 이러한 방법으로 데이터는 비휘발성 메모리 셀에 프로그램될 수 있다. 반대로, 비휘발성 메모리 셀에 프로그램된 데이터를 지우려면(산화막에 갇혀 있는 전자를 빼내려면), 반도체 기판에 고 전압(예, 높은 ‘+’ 전압)을 인가할 수 있고, 산화막에 갇혀 있는 전자가 빠져나와 플로팅 게이트(FG)가 비워질 수 있다. 비휘발성 메모리 셀에 전자가 들락날락하면서(셀에 데이터가 프로그램되고 삭제되면서) 산화막에 손상이 발생할 수 있고, 이러한 이유로 비휘발성 메모리 셀에 저장된 데이터가 변경되는 에러가 발생할 수 있다. 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수가 늘어날수록(즉, 데이터 밀도가 증가할수록), 저장된 데이터의 안전성은 낮아질 수 있다.
컨트롤러(130)는 메모리 장치(150)에서 데이터를 읽고 쓰는 과정에서 잡음, 디바이스 결함 등에 의해 발생하기 쉬운 에러를 감지하고 정정하는 에러 정정 및 베드 블록 제어부(182)를 포함할 수 있다. 에러 정정 및 베드 블록 제어부(182)는 비휘발성 메모리 셀에 저장된 데이터에 에러를 감지하고 정정할 뿐만 아니라, 에러를 감지하고 정정하는 과정 중에 해당 비휘발성 메모리 셀을 이후에도 계속 사용할 수 있는 지를 판단할 수 있다. 만약 해당 비휘발성 메모리 셀을 이후에 사용하기 어렵다고 판단되면, 에러 정정 및 베드 블록 제어부(182)는 해당 비휘발성 메모리 셀이 포함된 페이지 혹은 메모리 블록(152)을 베드 블록으로 간주하여 추후에 데이터가 저장되지 않도록 할 수 있다.
또한, 컨트롤러(130)는 무작위화부(Randomizer, 184)를 포함할 수 있다. 메모리 장치(150)에 저장되는 데이터가 규칙적인 패턴을 가지거나 특정 데이터가 연속인 패턴일 경우, 메모리 셀 간 간섭(예, BPD) 혹은 커플링(coupling) 현상으로 인해 데이터의 신뢰성이 저하될 수 있다. BPD(Back Pattern Dependency)는 랜덤 프로그램(random program) 혹은 페이지(page) 순서에 따른 프로그램(min-max program)이 수행되는 동안, 먼저 프로그램된 비휘발성 메모리 셀이 주변에 다른 비휘발성 메모리 셀에 프로그램이 계속되면서 스트링(string)의 저항이 증가하고, 이로 인해 읽기 동작 시 문턱 전압이 상승하는 현상을 가리킨다. 즉, BPD는 메모리 장치(150)에서 프로그램, 읽기 동작이 수행될 때, 동일 워드 라인(word line) 또는 비트 라인((bit line)을 가지는 인접한 메모리 셀들의 상태에 따른 패턴에 따라 문턱 전압이 변하는 현상이다. 또한, 커플링은 특정 메모리 셀의 인접한 메모리 셀의 문턱전압 값의 변화 크기에 비례하여 해당 메모리 셀의 문턱전압이 증가하는 현상을 가리킨다. 무작위화부(184)는 메모리 셀 간 간섭 혹은 커플링에 의한 데이터의 왜곡(distortion)을 방지하기 위해 사용될 수 있다. 무작위화부(184)를 통해, 메모리 장치(150)에 데이터가 저장된 비휘발성 메모리 셀의 상태가 균등해지면, 메모리 셀들의 상태에 따른 특정 패턴에 따라 메모리 셀의 문턱 전압이 왜곡되는 것을 회피할 수 있어 데이터의 신뢰성을 향상시킬 수 있다. 한편, 무작위화부(184)를 이용하여, 메모리 장치(150) 내 발생할 수 있는 모든 나쁜 패턴을 제거할 수 없을 수 있으나, 데이터에 대응하여 발생하기 쉬운 전형적인 나쁜 패턴을 제거하는 것은 가능할 수 있다. 특히, 무작위화부(184)는 데이터를 무작위화하여 메모리 장치(150)에 저장되는 좋은 패턴과 나쁜 패턴의 격차를 줄일 수 있다. 이를 위해, 무작위화부(184)는 메모리 장치(150)에 저장되는 데이터들이 워드 라인 방향 및 스트링 방향으로 랜덤 특성을 가질 수 있도록 설계될 수 있다.
실시예에 따라, 컨트롤러(130)는 에러 정정 및 베드 블록 제어부(182)의 능력을 강화하고 신뢰도를 향상시키기 위해 추가적인 동작을 수행하는 로직들을 포함할 수 있다. 공정 미세화에 따라 비휘발성 메모리 셀의 크기가 작아지면서, 비휘발성 메모리 셀에 저장되는 전자의 개수가 줄어들면 에러 확률이 커진다. 정보 밀도 증가는 잡음 마진을 감소시켜 오류에 취약해지므로, 이를 보완하기 위한 대책으로 셀 당 비트 수가 증가할수록 더욱 강력한 에러 정정 코드(Error Correction Code, ECC) 기능이 필요하다. 또한, 컨트롤러(130)는 고속으로 데이터 입출력 동작을 수행하는 메모리 시스템(110)에서 컨트롤러(130)와 메모리 장치(150) 간 데이터 통신에서 발생할 수 있는 에러를 검출하고 정정하기 위한 추가적인 로직을 포함할 수 있다.
컨트롤러(130)와 메모리 장치(150) 간 데이터 통신은 기 설정된 통신 규약(protocol)에 따라 데이터를 송수신할 수 있고, 해당 규약에 대응하여 데이터는 패킷 형태로 패키징될 수 있다. 예를 들어, 컨트롤러(130)는 FC(Fiber Channel), USB(Universal Serial Bus)3.0, SAS(Serial Attached SCSI), PCIe(Peripheral Component Interface Express) 등의 규약을 지원할 수 있다. 컨트롤러(130)는 메모리 장치(150)와의 데이터 통신에서 발생할 수 있는 에러를 감지하기 위한 순환검사부(186)를 포함할 수 있다.
예를 들어, 컨트롤러(130)와 메모리 장치(150)가 PCIe를 지원한다고 가정한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간적으로 분리되어 있는 트랜잭션을 구현할 수 있다. PCIe를 지원하는 컨트롤러(130)와 메모리 장치(150)는 포인트·투·포인트(point to point) 접속이 되어 있으며, 편방향의 차동 증폭기를 2개 사용하는 듀얼·심플렉스 방식으로 구현될 수 있다. 또한, 이러한 양향향의 데이터 전송 라인(혹은 채널)을 증가시킬 경우, 컨트롤러(130)와 메모리 장치(150) 간 데이터 통신의 대역폭을 스케일러블(scalable)하게 구성할 수 있다.
데이터 패킷은 트랜잭션층 및 데이터 링크층에 의해 생성될 수 있고, 각각 트랜잭션층 패킷(TLP, Transaction Layer Packet), 데이터 링크층 패킷(DLLP, Data Link Layer Packet)으로 부를 수 있다. 또한, 물리층에서도 링크 제어를 위해 물리층 패킷(PLP, Physical Layer Packet)이 생성될 수 있다. 또한, 각 층의 패킷은, 링크에 의해 접속되는 상대의 동일한 층 사이에서 교환되어, 도 3에 나타내는 바와 같이, 하위의 프로토콜층에서 전후에 정보를 부가 받고, 최종적으로 데이터 전송 라인을 통해 전달된다. 메모리 장치(150)에서 수신된 패킷은, 각 프로토콜층에서 전후의 정보를 삭제하여, 상위의 프로토콜층로 전달될 수 있다. 구체적으로, 엔드·투·엔드(end to end)의 통신을 위한 트랜잭션층 패킷(TLP)는, 트랜잭션층에서 생성되는 TLP 헤더, 데이터·페이로드, 및 ECRC(End-to-end CRC (혹은 Cyclic Redundancy Check))를 포함할 수 있다. 데이터 링크층에서 송신할 때, 데이터 링크층 패킷(DLLP)에는 시퀀스 번호와 링크 순환 중복 검사(Link-Level or Link Cyclic Redundancy Check, LCRC)가 추가될 수 있고, 메모리 장치(150)에서 수신시에 검사한 후 삭제할 수 있다. 데이터 링크층 패킷(DLLP)은 트랜잭션층 패킷(TLP)의 송달 응답(긍정 응답(ACK)과 부정 응답(NAK)) 등의 정보를 링크의 쌍방에서 교환하는 용도로 사용될 수 있다.
비휘발성 메모리 셀의 수명의 감소를 줄이기 위해, 에러 정정 및 베드 블록 제어부(182)의 능력이 향상될수록 복잡도가 증가할 수 있다. 비휘발성 메모리 셀의 에러 확률이 증가할수록 에러를 방지하기 위해 같은 양의 데이터(payload data)에 대한 ECC 데이터(parity data)가 증가할 수 있다. 또한, ECC 동작에 소모되는 시간과 데이터 양이 증대될 수 있다. 메모리 장치(150) 내 페이지에 데이터를 저장하는 영역 외 여분의 영역이 존재하는 데, 이러한 여분의 공간을 ECC 동작을 통해 생성된 ECC 데이터(parity data)를 저장할 수 있다. 메모리 시스템(110)에서는 이진 BCH 부호(binary Bose-Chaudhuri-Hocquenghem codes), 비이진 BCH 부호(Reed-Solomon codes) 등이 사용되어 왔으나, 오류 발생 가능성이 증가하면서 오류 정정 능력이 더 향상된 LDPC (Low Density Parity Check) 코드도 사용될 수 있다.
실시예에 따라, 컨트롤러(130)는 저밀도 패리티 검사(LDPC) 코드를 사용하는 에러 정정부(188)를 포함할 수 있다. 에러 정정부(188)는 저밀도 패리티 검사(LDPC) 코드를 사용하는 인코더(encoder)와 디코더(decoder)로 구분될 수 있다. 저밀도 패리티 검사(LDPC) 코드는 크게 랜덤하게 생성된 랜덤 LDPC 부호, 블록 단위의 구조적 LDPC 부호 및 세미랜덤 LDPC 부호로 구분될 수 있다. 구조적 부호는 랜덤 부호와는 달리 대수학적 혹은 기하학적인 방법으로 생성할 수 있다. 블록 단위의 구조적 부호는 패리티 검사 행렬(H matrix)의 열무게와 행무게가 1인 부행렬 또는 영행렬로 구성될 수 있다. 예를 들어, 열과 행의 무게에 따라 균일(regular) LDPC 부호와 비균일 LDPC 부호로 구분될 수 있다.
랜덤 LDPC 부호는 패리티 검사 행렬(H Matrix)이 임의로 생성되므로 다양한 프레임 크기와 부호율을 만족시키기 위해서는 메모리 시스템 내 컨트롤러(130) 및 메모리 장치(150)의 송수신단에 각 프레임 크기와 부호율에 따른 패리티 검사 행렬(H Matrix)을 모두 저장하고 있어야 한다. 반면, 구조적인 LDPC 부호는 패리티 검사 행렬을 특정한 규칙에 따라 생성할 수 있어, 패리티 검사 행렬(H Matrix)을 저장하기 위해 큰 저장 공간이 필요하지 않으며 다양한 프레임 크기와 부호율에 따라 패리티 검사 행렬(H Matrix)을 쉽게 생성할 수 있다. 하지만, 구조적인 LDPC 부호는 패리티 검사 행렬(H Matrix) 생성 제한으로 인해 모든 프레임 크기와 부호율을 만족시키는 패리티 검사 행렬(H Matrix) 생성이 어려울 수 있다. 세미랜덤 LDPC 부호는 패리티 검사 행렬(H Matrix)의 일부를 임의로 생성하고 일부는 정해진 규칙에 따라 생성할 수 있고, 컨트롤러(130) 및 메모리 장치(150)의 송수신단에서 전체 패리티 검사 행렬(H Matrix)을 저장할 필요가 없으므로, 큰 저장 공간이 요구되지 않을 수 있다. 저밀도 패리티 검사(LDPC) 코드를 사용한 인코딩에 대해서는 도 5 내지 도 10을 참조하여 구체적으로 후술한다.
본 발명의 실시예에서는 저밀도 패리티 검사(LDPC) 코드를 사용하는 에러 정정부(188)에서 연산량을 줄일 수 있는 장치와 동작 방법을 제시한다. 패리티 검사 행렬(H Matrix)은 복수의 행렬을 포함할 수 있다. 에러 정정부(188)는 입력되는 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 따라 제1 결과와 제2 행렬을 곱해야 하는 제1 패리티 그룹과 제1 결과와 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분한다. 이후, 에러 정정부(188)는 제1 패리티 그룹에 해당하는 패리티에 대해서는 제2 행렬을 곱하는 연산을 수행하지만, 제2 패리티 그룹에 해당하는 패리티에 대해서는 배타적 논리합을 수행한다. 에러 정정부(188)는 제1 패리티 그룹과 제2 패리티 그룹에 포함되는 모든 패리티에 대해 연산을 수행한 후, 입력되는 데이터에 패리티를 합한 코드 워드(code word)를 메모리 장치(150)로 출력할 수 있다.
실시예에 따라, 에러 정정부(188)에 입력되는 데이터는 외부 장치에서 전달한 데이터일 수도 있고, 전술한 무작위화부(184)와 순환검사부(186)를 통해 가공된 데이터 혹은 데이터 패킷일 수도 있다. 도 1에서 설명하는 컨트롤러(130) 내 구성 요소들은 메모리 시스템(110), 메모리 장치(150) 혹은 컨트롤러(130)의 성능, 설계에 따라 달라질 수 있다. 예를 들어, 저밀도 패리티 검사(LDPC) 코드를 사용하는 에러 정정부(188)는 입력되는 K비트 데이터를 패리티 검사 행렬(H Matrix)로 연산하여 M비트 패리티를 구한 후, 데이터와 패리티를 합한 N비트(=K+M) 코드 워드를 출력할 수 있다.
이하에서는, 도 1에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 도 2 내지 도 4에서 설명하는 컨트롤러(130) 및 메모리 장치(150)에서 기술적으로 구분될 수 있는 내용을 중심으로 설명한다. 도 1에서 설명하는 컨트롤러(130) 내 구성 요소들은 플래시 변환 계층(FTL, 240) 혹은 메모리 인터페이스(142)에 포함될 수 있으며, 연산 동작의 수행 및 결과를 임시 저장하기 위해 메모리(144)를 사용할 수 있다. 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240) 혹은 메모리 인터페이스(142)은 도 3 내지 4를 참조하여, 보다 구체적으로 설명한다. 실시예에 따라, 컨트롤러(130) 내 플래시 변환 계층(FTL, 240) 혹은 메모리 인터페이스(142)의 역할과 기능은 다양하게 설계될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다. 도 2에서 설명하는 에러 정정부(138)은 도 1에서 설명한 컨트롤러(130) 내 구성 요소 중 적어도 일부를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3 내지 4에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 저밀도 패리티 체크 부호(LDPC code)를 사용한 인코딩 장치와 방법의 예를 설명한다.
일반적인 저밀도 패리티 체크 부호(LDPC code)를 사용하여 K비트의 데이터(u)를 N비트의 코드 워드(C)로 인코딩할 수 있다. 이때, 코드 워드(C)는 N비트이고, 입력되는 데이터(u)가 K비트고, 생성되는 패리티는 M비트라고 가정한다. 이를 설명하면 아래의 수학식1와 같다.
C = u GM (수학식 1)
여기서 GM는 M x N 크기의 생성기 행렬(generator matrix)이다. 패리티 검사 행렬(H Matrix)은 K x N 비트의 이진 행렬이며, 아래의 수학식2을 만족시킬 수 있다.
GM Ht = 0 (수학식 2)
패리티 검사 행렬(H Matrix)의 컬럼은 코드 워드의 비트와 연관되며, 각 행은 패리티 검사에 대응할 수 있다. 행에 포함된 1은 해당 비트가 패리티 검사에 기여함을 의미한다. 패리티 검사 행렬(H Matrix)의 특성에 따라 LDPC 코드는 균일(regular) 코드와 불균일(irregular) 코드로 나눌 수 있다. LDPC 코드는 모든 행에 동일한 수가 있고 모든 열에 동일한 수가 있을 때 균일할 수 있고, 그렇지 않으면 LDPC 코드는 불균일할 수 있다. 구체적으로, LDPC 부호는 등가의 이분 그래프 (bipartite graph) 표현인 Tanner 그래프로 표현할 수 있다. Tanner 그래프는 패리티 검사 행렬(H Matrix)를 입사 행렬 (incidence matrix)으로 하는 그래프인데, 패리티 검사 행렬(H Matrix)의 각 열들을 변수 노드(variable node)로, 각 행들을 체크 노드(check node)로 하고 패리티 검사 행렬(H Matrix)의 각 1들은 하나의 변수 노드와 하나의 체크 노드를 연결하는 에지 (edge)를 의미하게 된다. 하나의 노드에 연결된 에지의 수를 그 노드의 차수 (degree)라고 하는데, 모든 변수 노드의 차수가 동일하고 모든 체크 노드의 차수 역시 동일한 LDPC 부호를 균일한(regular) LDPC 부호라고 하고 그렇지 않은 부호를 불균일한(irregular) LDPC 부호라고 할 수 있다.
한편, 패리티 검사 행렬(H Matrix)은 수학식3과 같이 패리티 비트에 대응하는 제1 부분 행렬(H1)과 데이터 크기에 대응하는 제2 부분 행렬(H2)의 두 개의 행렬로 구성될 수 있다.
H = [H1 H2] (수학식3)
즉, 패리티 검사 행렬(H Matrix)은 M x K 부분 행렬(H1)과 K X K 부분 행렬(H2)을 포함할 수 있다. 여기서, M x K 부분 행렬(H1)은 밀도가 낮은 희소 행렬(sparse matrix)이지만, K X K 부분 행렬(H2)은 희소 행렬(sparse matrix)이 아닐 수 있다. 실시예에 따라 K X K 부분 행렬(H2)은 2개의 열에서 M-1 차수(degree)와 하나의 열에서 최종 차수(final degree)를 가질 수 있다. 수학식1 내지 수학식 3을 참조하면, 생성기 행렬(GM)는 수학식 4와 같이 정의할 수 있다.
GM = [u H1 t H2 -t] (수학식4)
도 5에서 설명하는 인코딩 장치에서 출력되는 코드 워드(C)는 입력되는 데이터(u)와 패리티(p)를 합한 것이다.
C = u + p (수학식5)
저밀도 패리티 체크 부호(LDPC code)를 사용한 인코딩 과정에서 연산량을 줄이고, 복잡도를 낮추기 위해서는, 코드 워드(C) 중 입력되는 데이터(u)는 별도의 연산을 할 필요가 없으며, 패리티(p)를 결정하기 위한 연산이 필요하다. 따라서, 수학식1과 수학식 4를 참조하면, 각 패리티(p)에 대한 연산은 수학식6 내지 수학식 8과 같이 정의할 수 있다.
[u p] * [H1 H2] = u H1 t + p H2 t = 0 (수학식6)
u H1 t = p H2 t (수학식7)
p = [u H1 t H2 -t] (수학식8)
도 5를 참조하면, 인코딩 장치는 저밀도 패리티 체크 부호(LDPC code)를 사용하여 패리티(p)를 결정하기 위한 것이다. 구체적으로, 인코딩 장치는 입력되는 데이터(u: information)에 제1 행렬(H1')을 곱하여 제1 결과(x)를 생성한 후(532), 제1 결과(x)에 제2 행렬(G)를 곱하여 패리티(p: parity)를 결정한다(534). 인코딩 장치는 입력되는 데이터(u: information)에 제1 행렬(H1')을 곱하는 제1 연산부(512) 및 제1 결과(x)에 제2 행렬(G)를 곱하는 제2 연산부(514)를 포함할 수 있다. 따라서, 도 5에서 설명한 제2 행렬(G)는 H2 -t이 될 수 있다.
도 5에서 설명한 제1 행렬(H1)은 밀도가 낮은 희소 행렬이지만, 제2 행렬(G)은 상대적으로 밀도가 높아서, 메모리 시스템(110) 내 행렬 곱셈(matrix multiplication)을 수행하는 데 소요되는 자원이 클 수 있다. 실시예에 따라, 제2 행렬(G)을 사용한 행렬 곱셈(matrix multiplication)은 패리티의 길이의 제곱에 비례하는 특징을 가질 수 있다.
도 6은 도 5에서 사용된 제1 행렬 및 제2 행렬의 예를 설명한다.
도 6을 참조하면, 제1 행렬(H1')은 입력되는 데이터(u)의 비트 수인 K, 패리티의 비트 수인 M에 대응하는 M x K의 크기를 가질 수 있다. 제2 행렬(G)은 K X K의 크기를 가질 수 있다. 데이터와 패리티를 합한 코드 워드(C)는 N비트일 수 있다. 메모리 장치(150)에 포함된 비휘발성 메모리 셀이 3비트의 데이터를 저장할 수 있는 TLC인 경우, 제2 행렬(G)은 3840 x 3840의 크기를 가질 수 있다. 한편, 메모리 장치(150)에 포함된 비휘발성 메모리 셀이 3비트의 데이터를 저장할 수 있는 QLC인 경우, 제2 행렬(G)은 4864 x 4864의 크기를 가질 수 있다. 한편, 메모리 장치(150) 내 비휘발성 메모리 셀이 TLC 혹은 QLC인 경우, 패리티는 모두 128비트로 동일하게 설정되었다.
메모리 시스템(110)에 포함된 저밀도 패리티 체크 부호(LDPC code)를 사용한 인코딩 장치는 컨트롤러(130)가 메모리 장치(150)에 전달하는 데이터의 크기에 따라 제1 행렬(H1') 및 제2 행렬(G)의 크기가 달라질 수 있다. 컨트롤러(130)가 메모리 장치(150)에 전달하는 데이터의 대표적인 예로서 프로그램 동작을 위해 전달되는 프로그램 데이터가 있다.
메모리 시스템(110)은 프로그램 동작을 다양하게 설정할 수 있다. 기본적으로, 페이지(page)를 가장 작은 단위로 하는 경우, 컨트롤러(130)는 페이지 크기에 대응하는 데이터를 메모리 장치(150)에 전달할 수 있다. 또한, 메모리 장치(150)가 컨트롤러(130)에 포함된 인코딩 장치에 대응하는 디코딩 장치를 포함하는 지에 따라, 컨트롤러(130)가 메모리 장치(150)에 전달하는 데이터의 크기는 달라질 수 있다.
예를 들어, 메모리 장치(150) 내 하나의 워드 라인에 연결된 비휘발성 메모리 셀의 개수가 200이고, 이 중 데이터를 저장하기 위한 공간에 150개의 비휘발성 메모리 셀이 할당되고, 50개의 비휘발성 메모리 셀은 여분의 공간으로 남겨진다고 가정한다. 실시예에 따라, 한번의 프로그램 동작을 위해 전달될 수 있는 데이터의 크기는 데이터를 저장하기 위한 공간에 할당된 비휘발성 메모리 셀의 개수와 각 메모리 셀에 저장될 수 있는 데이터의 비트 수에 따라 결정될 수 있다. 컨트롤러(130)는 메모리 시스템(150)에 한번의 프로그램 동작을 위해 전달될 수 있는 데이터의 크기의 양을 한 번에 전달할 수 있다.
또한, 비휘발성 메모리 셀에 3비트, 4비트 혹은 그 이상의 비트 데이터를 저장할 수 있는 경우, 컨트롤러(150)는 각 메모리 셀에 저장되는 데이터를 한 비트 단위로 전달할 수도 있다. 예를 들어, 컨트롤러(130)는 150개의 비휘발성 메모리 셀의 최상위 비트(Most Significant Bit, MSB)에 대응하는 데이터를 메모리 장치(150)에 전송한 후, 최하위 비트(Least Significant Bit, LSB)에 대응하는 데이터까지 순차적으로 메모리 장치(150)에 전송할 수 있다.
또한, 저밀도 패리티 체크 부호(LDPC code)를 사용하는 인코딩 장치에서 출력된 코드 워드(code word)는 데이터(u)와 패리티(p)를 포함하고 있는데, 코드 워드(code word) 전부를 메모리 장치(150) 내 페이지에서 데이터를 저장하기 위한 공간에 저장할 수도 있고, 코드 워드(code word)의 데이터(u)와 패리티(p)를 데이터를 저장하기 위한 공간과 여분의 공간에 나누어 저장할 수도 있다.
전술한 바와 같이, 컨트롤러(130)의 프로그램 동작 방식, 메모리 장치(150)의 데이터 저장 방식에 따라, 저밀도 패리티 체크 부호(LDPC code)를 사용하는 인코딩 장치에서 출력되는 코드 워드(code word)의 길이 혹은 패리티의 비트 수는 달라질 수 있다. 저밀도 패리티 체크 부호(LDPC code)를 사용하는 인코딩 장치로 입력되는 데이터(u)의 크기 혹은 출력되는 코드 워드(code word)의 길이, 패리티의 비트 수에 따라, 인코딩 장치에 포함되는 제1 행렬(H1') 및 제2 행렬(G)의 크기도 달라질 수 있다.
도 7은 본 발명의 일 실시예에 따른 인코딩 장치와 방법의 예를 설명한다.
도 7을 참조하면, 인코딩 방법은 입력되는 데이터(u)에 대한 패리티를 결정하기 위한 연산을 두 가지 서로 다른 방식으로 수행할 수 있다. 두 방식 중 하나는 행렬 곱셈(matrix multiplication)을 수행하는 것이고, 다른 하나는 논리 연산인 배타적 논리합(XOR)을 수행하는 것이다. 구체적으로, 인코딩 방법은 입력되는 데이터(u, information)에 제1 행렬(H1')을 곱한 제1 결과(x)를 구하고(632), 제1 결과(x)와 제2 행렬(GL)을 곱하여 생성되는 복수의 다항식에 따라 제1 결과(x)와 제2 행렬(GL)을 곱해야 하는 제1 패리티 그룹(PL)과 제1 결과(x)와 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹(PR)으로 구분할 수 있다. 인코딩 방법은 제1 패리티 그룹(PL)에 대한 행렬 곱셈을 수행하고(634), 제1 패리티 그룹(PL)에 기초하여 제2 패리티 그룹(PR)에 대한 연산을 수행할 수 있다(636). 컨트롤러(130) 내 인코딩 장치는 제1 패리티 그룹(PL)과 제2 패리티 그룹(PR)에 대한 연산을 모두 수행하여 입력되는 데이터(u)에 대한 패리티(p)를 결정한 후, 데이터(u)와 패리티(p)를 합하여 코드 워드(C)를 메모리 장치(150)로 출력할 수 있다.
컨트롤러(130) 내 인코딩 장치는 패리티(p)를 임의의 순서에 따라 연산을 수행할 수 있다. 이때, 인코딩 장치는 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 패리티(p)의 각 비트에 대응하는 복수의 다항식에 대한 연산 순서를 변경할 수 있다. 연산 순서의 변경은 아래 도 9 및 도 10을 참조하여 구체적으로 설명한다.
또한, 컨트롤러(130) 내 인코딩 장치는 복수의 다항식에 대한 연산 순서에 따라, 제1 패리티 그룹(PL) 혹은 제2 패리티 그룹(PR) 중 결정된 일부 패리티를 다음 연산 중 배타적 논리합 연산을 위해 사용할 수 있다. 제1 패리티 그룹(PL) 혹은 제2 패리티 그룹(PR)에 포함되는 각 패리티가 결정되는 연산은 아래 도 9 및 도 10을 참조하여 구체적으로 설명한다.
구체적으로, 컨트롤러(130) 내 인코딩 장치는 입력되는 데이터(u)와 제1 행렬(H1')을 곱하여 제1 결과(x)를 출력하는 제1 연산부(612), 패리티 중 제1 패리티 그룹(PL)과 제2 패리티 그룹(PR)에 따라 구분하는 제1 선택부, 제1 결과(x)와 제2 행렬(GL)을 곱하여 제1 패리티 그룹(PL)에 포함된 패리티를 결정하는 제2 연산부(614), 제2 연산부(614)의 출력을 배타적 논리합 연산을 위해 선택적으로 전달하는 제2 선택부, 제1 패리티 그룹(PL) 및 제2 패리티 그룹(PR)에 포함된 패리티 중 결정된 패리티를 순차적으로 그룹화하며 배타적 논리합 연산을 위해 필요한 패리티를 피드백하는 결정부(618), 및 제1 결과(x)와 제2 선택부 및 결정부(618)에서 전달된 패리티에 대해 배타적 논리합 연산을 수행하여 제2 패리티 그룹(PR)에 포함된 패리티를 결정하는 제3 연산부(616)를 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 인코딩 방법의 다른 예를 설명한다.
도 8을 참조하면, 인코딩 방법은 컨트롤러(130)가 메모리 장치(150)로 전송되는 패리티 리스트(PT list), 제1 패리티 그룹 리스트(PL list) 및 제2 패리티 그룹 리스트(PR list)를 초기화하는 단계(712)를 포함한다. 전송되는 패리티 리스트(PT list)에는 연산을 통해 결정될 M개의 패리티(0~m-1, 즉 P0 ~ Pm-1)가 포함될 수 있다.
컨트롤러(130)는 제2 행렬(H2)에서 가장 낮은 차수(lowest degree)를 가지는 행(Hs)을 선택한다. 컨트롤러(130)는 행(Hs)과 연관되는 제1 패리티 리스트(PS list)를 생성한다. 그리고, 컨트롤러(130)는 제1 패리티 리스트(PS list)와 전송되는 패리티 리스트(PT list)에서 중복되는 것을 제2 패리티 리스트(PC list)로 생성한다. 컨트롤러(130)는 제2 패리티 리스트(PC list)에 포함되는 패리티의 개수를 N으로 설정할 수 있다. 여기서, N은 특정 패리티를 결정하기 위한 연산에 필요한 패리티 중 이미 결정되지 않은 패리티의 수를 가리킬 수 있다.
컨트롤러(130)는 N이 0보다 큰지를 확인할 수 있다(716). N이 0이면(716의 No), 컨트롤러(130)는 제2 행렬(H2)에서 선택된 행(Hs)을 삭제할 수 있다(726). 컨트롤러(130)는 전송되는 패리티 리스트(PT list)가 비어 있는 지 확인할 수 있다(732). 전송되는 패리티 리스트(PT list)가 비어 있다면(732의 Yes), 컨트롤러(130)는 인코딩을 종료할 수 있다(734). 전송되는 패리티 리스트(PT list)가 비어 있지 않으면(732의 No), 컨트롤러(130)는 남아있는 제2 행렬(H2)에서 가장 낮은 차수(lowest degree)를 가지는 행(Hs)을 선택할 수 있다(714). 실시예에 따라, 제2 행렬(H2)의 복수의 행(Hs)은 도 9 및 도 10에서 설명하는 복수의 다항식에 대응할 수 있다.
N이 0이 아니면(716의 Yes), 컨트롤러(130)는 N이 1보다 큰지를 확인할 수 있다(718). N이 1보다 크면(718의 Yes), 컨트롤러(130)는 행렬 곱셈을 수행해야 한다. 컨트롤러(130)는 제2 패리티 리스트(PC list)에서 1개를 제외하고 나머지 패리티를 제1 패리티 그룹 리스트(PL list)에 포함시키고, 제외한 1개의 패리티는 제2 패리티 그룹(PR) 리스트(PR list)에 포함시킬 수 있다(722). 컨트롤러(130)는 N개의 패리티에 대해 행렬 곱셈을 수행하지 않고, 1개의 패리티는 배타적 논리합(XOR) 연산을 수행하여 결정할 수 있다.
만약 N이 1인 경우(718의 No), 컨트롤러(130)는 행렬 곱셈을 수행할 필요가 없다. 컨트롤러(130)는 제2 패리티 리스트(PC list)에 포함된 패리티를 제2 패리티 그룹(PR) 리스트(PR list)에 포함시킬 수 있다.
전술한 바와 같이, 컨트롤러(130)가 제1 패리티 그룹 리스트(PL list) 및 제2 패리티 그룹 리스트(PR list)에 포함되는 패리티를 구분한 후, 전송되는 패리티 리스트(PT list)에서 제2 패리티 리스트(PC list)에 포함되어 있던 패리티를 삭제할 수 있다(728). 제1 패리티 그룹 리스트(PL list) 및 제2 패리티 그룹 리스트(PR list)에 포함되는 패리티를 구분하면, 전송되는 패리티 리스트(PT list)에서 해당 패리티를 삭제하여, 추가로 연산할 패리티의 개수를 줄일 수 있다(728).
이후, 컨트롤러(130)는 전송되는 패리티 리스트(PT list)가 비어 있는 지 확인할 수 있다(732). 전송되는 패리티 리스트(PT list)가 비어 있다면(732의 Yes), 컨트롤러(130)는 인코딩을 종료할 수 있다(734). 전송되는 패리티 리스트(PT list)가 비어 있지 않으면(732의 No), 컨트롤러(130)는 남아있는 제2 행렬(H2)에서 가장 낮은 차수(lowest degree)를 가지는 행(Hs)을 선택할 수 있다(714).
도 7 및 도 8을 참조하면, 컨트롤러(130)가 메모리 장치(150)에 전송하는 패리티를 연산하고 결정하는 과정에서, 전술한 인코딩 방법은 제1 결과(x)와 제2 행렬(GL)을 곱해야 하는 제1 패리티 그룹(PL)과 제1 결과(x)와 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹(PR)으로 구분하는 동작에 대한 구체적인 예이다. 실시예에 따라, 인코딩 장치 내 패리티 중 제1 패리티 그룹(PL)과 제2 패리티 그룹(PR)에 따라 구분하는 제1 선택부의 동작에 포함될 수 있다. 다른 실시에에서는 컨트롤러(130) 내 별도의 장치 혹은 모듈을 통해 전술한 패리티 중 제1 패리티 그룹(PL)과 제2 패리티 그룹(PR)에 따라 구분하는 동작을 수행한 후, 그에 따라 도 7에서 설명한 인코딩 장치가 제1 패리티 그룹(PL)과 제2 패리티 그룹(PR)에 포함된 패리티를 순차적으로 연산하도록 제어할 수도 있다.
도 9는 본 발명의 일 실시예에 따른 저밀도 패리티 체크 부호(LDPC code)의 연산을 설명한다. 도 9는 도 7에서 설명한 인코딩 방법을 사용하여 패리티를 결정하는 예를 설명한다.
도 9에서는 입력되는 데이터(u)가 M 비트(M=10)라고 가정하고, 수학식 6을 참조한다. 또한, 도 7 및 도 9를 참조하면, 제1 행렬(H1)과 입력되는 데이터(u)를 곱하는 동작(632)을 통해 얻어진 제1 결과(x0, x1, …, xM-1)와 행렬 곱(634)과 배타적 논리합(XOR) 연산(636)을 통해 얻어지는 10개의 패리티(p0, p1, …, pM-1)를 계산하는 경우, 제2 행렬(H2)의 예를 제시한다.
먼저, 제2 행렬(H2)에 대한 곱셈을 수행하면, 10개의 제1 결과(x0, x1, …, xM-1)에 대한 10개의 다항식을 산출할 수 있다. 균일 LDPC 부호이므로, 10개의 다항식 각각은 4개의 변수를 포함하고 있다. 제1 결과(x0, x1, …, xM-1)를 산출한 후, 10개의 패리티(p0, p1, …, pM-1)를 행렬 곱셈을 통해 결정하는 경우, 연산량이 늘어날 수 있다. 따라서, 10개의 다항식을 순차적으로 연산할 수 있다.
먼저, 첫 번째 다항식에서 제1 결과(X0)를 제외한 3개의 패리티(p2, p3, p6)은 아직 결정되지 않았다. 컨트롤러(130)는 3개의 패리티(p2, p3, p6) 중 두 개에 대해서는 제2 행렬(H2)을 이용한 행렬 곱셈을 수행하고, 나머지 하나에 대해서는 배타적 논리합을 수행할 수 있다(도 8의 722 참조).
첫 번째 다항식에 대한 연산이 끝나면, 두 번째 다항식에 대한 연산을 수행할 수 있다. 두 번째 다항식에서 제1 결과(X1) 및 한 개의 패리티(p3)는 결정되었고, 두 개의 패리티(p0, p7)은 아직 결정되지 않았다. 컨트롤러(130)는 두 개의 패리티(p0, p7) 중 하나에 대해서는 제2 행렬(H2)을 이용한 행렬 곱셈을 수행하고, 나머지 하나에 대해서는 배타적 논리합을 수행할 수 있다(도 8의 722 참조).
두 번째 다항식에 대한 연산이 끝나면, 세 번째 다항식에 대한 연산을 수행할 수 있다. 세 번째 다항식에서 제1 결과(X2) 및 두 개의 패리티(p0, p6)는 결정되었고, 한 개의 패리티(p8)은 아직 결정되지 않았다. 컨트롤러(130)는 제2 행렬(H2)을 이용한 행렬 곱셈을 수행할 필요 없이, 하나의 패리티에 대해서는 배타적 논리합을 수행할 수 있다(도 8의 724 참조).
전술한 바와 같이, 복수의 다항식에 대해 순차적으로 연산을 수행하면, 10개의 패리티 중 일부 패리티에 대해서만 제2 행렬(H2)을 이용한 행렬 곱셈을 수행하고, 그 외 패리티에 대해서는 배타적 논리합 연산을 통해 결정할 수 있다.
도 10은 도 9에서 설명한 저밀도 패리티 체크 부호(LDPC code)의 연산 중 행렬 곱셈과 단순 논리 연산을 구분하여 설명한다.
도 9에서 설명한 10개의 다항식을 순차적으로 연산하는 경우, 컨트롤러(130)가 행렬 곱셈을 수행하는 경우가 많아질 수 있다. 컨트롤러(130)는 10개의 패리티를 모두 결정한 후, 순차적으로 정렬하여 메모리 장치(150)로 전송할 수 있다. 따라서, 컨트롤러(130)는 제2 행렬(H2)을 이용한 행렬 곱셈(G multiplication)을 수행하는 경우를 줄이기 위해, 10개의 다항식의 연산 순서를 조정할 수 있다.
도 9 및 도 10을 참조하면, 두 개의 제1 결과(x5, x6)를 사용하는 다항식의 연산 순서가 바뀌어 있다. 이를 통해, 제1 결과(x5)에 대한 다항식을 먼저 연산하는 경우 두 개의 패리티(p1, p9) 중 하나를 결정하기 위해 행렬 곱셈(G multiplication)을 수행해야 하지만, 연산 순서를 조정하여 제1 결과(x6)에 대한 다항식을 먼저 연산하는 경우 두 개의 패리티(p1, p9) 모두 배타적 논리합(XOR) 연산을 통해 순차적으로 결정될 수 있다.
도 10을 참조하면, 10개의 다항식 중 7개의 다항식에 대한 연산을 통해 10개의 패리티를 모두 결정할 수 있다. 아울러, 10개의 패리티 중 3개의 패리티(p2, p3, p0)에 대해서만 행렬 곱셈(G multiplication)을 수행하고, 나머지 7개의 패리티(p1, p4, p5, p6, p7, p8, p9)에 대해서는 배타적 논리합(XOR) 연산으로 결정할 수 있다. 따라서, 행렬 곱셈(G multiplication)의 수행 비율(g_mult_ratio)은 3/10(즉, 0.3)일 수 있다.
도 6 및 도 9 내지 도 10을 참조하면, 모든 패리티에 대해 행렬 곱셈을 수행하는 경우와 행렬 곱셈을 줄이고 배타적 논리합 연산으로 대체하는 경우를 비교해 볼 수 있다. 먼저, 제2 행렬(H2)의 평균적인 밀도(density)가 0.5라고 가정한다.
모든 패리티에 대해 행렬 곱셈을 수행하는 경우, 데이터 길이가 M비트 일 때 연산량은 아래와 같다.
연산량 = M x M x 0.5(평균 density) (수학식 9)
도 6을 참조하면, 메모리 장치(150)에 비휘발성 메모리 셀에 대응하여, M이 30이라고 가정하면, 연산량은 450 (= 30 x 30 x 0.5)이다.
한편, 행렬 곱셈을 줄이고 배타적 논리합 연산으로 대체하는 경우, 데이터 길이가 M비트 일 때 연산량은 아래와 같다.
연산량 = M x (M x g_mult_ratio) x 0.5 + M x (1 - g_mult_ratio) x V_deg (수학식 10)
여기서, V_deg는 패리티 검사 행렬(H Matrix)의 변수 노드(variable node)의 차수(degree)를 가리킨다. 도 6을 참조하면, 메모리 장치(150)에 비휘발성 메모리 셀에 대응하여, M이 30이라고 가정하면, 250 (= 30 x 30 x (1/3) x 0.5 + 30 x (1 - 1/3) x 5)이다. 실시예에 따라, XOR연산으로 일부 행렬 곱을 대체하는 경우, 연산량이 50~70%까지 줄어들 수 있다.
한편, 도 9 및 도 10에서는 균일한 저밀도 패리티 체크 부호(regular LDPC code)를 예로 들어 설명하였으나, 불균일한 저밀도 패리티 체크 부호(irregular LDPC code)에도 본 발명을 적용할 수 있다. 균일한 저밀도 패리티 체크 부호(regular LDPC code)의 경우, 복수의 다항식에 변수가 모두 동일할 수 있다. 예를 들면, 도 10에는 각 다항식의 변수는 4개이다. 반면, 불균일한 저밀도 패리티 체크 부호(irregular LDPC code)에서는 각 다항식에 포함된 변수의 개수가 다를 수 있다. 이 경우, 행렬 곱셈(G multiplication)을 줄이고 배타적 논리합(XOR) 연산을 늘리기 위해, 변수의 개수가 작은 다항식에 대해 먼저 연산을 시작하고, 변수의 개수가 많은 다항식의 연산은 늦추는 방법으로 연산 순서를 조정할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템 내 인코더의 효과를 설명한다. 도 11은 수학식 9 및 수학식 10을 통해 메모리 장치(150) 내 비휘발성 메모리 셀에 저장되는 데이터의 비트 수(TLC, QLC)에 따른 인코딩 장치의 연산량(인코딩 장치의 게이트 카운트(gate count)에 대응함)을 설명한다.
인코딩 장치를 구성함에 있어서, 데이터 길이(2KB, 4KB)에서 모든 패리티에 대해 행렬 곱셈을 수행하는 경우(종례의 예)를 살펴보면, 2KB 데이터 길이의 TLC 경우 α의 게이트 카운트가 필요하고, 4KB 데이터 길이의 TLC, QLC 경우 1.22~1.39α의 게이트 카운트가 필요하다. 반면, 행렬 곱셈을 줄이고 배타적 논리합 연산으로 대체하는 경우(실시예), 4KB 데이터 길이의 TLC, QLC 경우 0.85~0.92α의 게이트 카운트가 필요하다. 실시예에 따라, 4KB 길이의 TLC 경우 균일(Regular) LDPC 부호를 사용하는 것을 기준으로 행렬 곱셈(G-matrix multiplication) 연산량이 약 60~70% 감소할 수 있고, 인코딩 장치의 게이트 카운트는 약 30~35% 감소할 수 있다. 이를 통해, 메모리 시스템(110)의 자원 활용이 효율적일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. K비트 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하고, 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 K비트 데이터에 대한 M비트 패리티를 결정하고 N(=K+M)비트의 코드 워드(code word)를 출력하는 인코더; 및
    상기 인코더에서 생성된 상기 코드 워드 내 오류를 검출하고 정정하는 디코더
    를 포함하는, 에러 정정 코드 장치.
  2. 제1항에 있어서,
    상기 인코더는
    상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경하는,
    에러 정정 코드 장치.
  3. 제1항에 있어서,
    상기 인코더는
    상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용하는,
    에러 정정 코드 장치.
  4. 제1항에 있어서,
    상기 인코더는
    상기 K비트 데이터와 상기 제1 행렬을 곱하여 상기 제1 결과를 출력하는 제1 연산부;
    상기 M비트 패리티 중 상기 제1 패리티 그룹과 상기 제2 패리티 그룹에 따라 구분하는 제1 선택부;
    상기 제1 결과와 상기 제2 행렬을 곱하여 상기 제1 패리티 그룹에 포함된 패리티를 결정하는 제2 연산부;
    상기 제2 연산부의 출력을 상기 배타적 논리합을 위해 선택적으로 전달하는 제2 선택부;
    상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 포함된 상기 M비트 패리티 중 결정된 패리티를 순차적으로 그룹화하며, 상기 배타적 논리합을 위해 필요한 패리티를 피드백하는 결정부; 및
    상기 제1 결과와 상기 제2 선택부 및 상기 결정부에서 전달된 패리티에 대해 상기 배타적 논리합을 수행하여 상기 제2 패리티 그룹에 포함된 패리티를 결정하는 제3 연산부
    를 포함하는, 에러 정정 코드 장치.
  5. 제1항에 있어서,
    상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K x K) 크기를 가지는,
    에러 정정 코드 장치.
  6. 제1에 있어서,
    상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함하는,
    에러 정정 코드 장치.
  7. 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및
    상기 복수의 비휘발성 메모리 셀에 코드 워드를 저장하거나 상기 코드 워드를 읽는 컨트롤러를 포함하고,
    상기 컨트롤러는 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하고, 상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하고, 상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 데이터에 대한 패리티를 결정하고, 상기 데이터와 상기 패리티를 합하여 상기 코드 워드를 상기 메모리 장치로 출력하는,
    메모리 시스템.
  8. 제7항에 있어서,
    상기 코드 워드의 길이는 프로그램 혹은 읽기 동작 시 한 번에 저장되거나 읽히는 데이터의 크기에 대응하여 결정되는,
    메모리 시스템.
  9. 제7항에 있어서,
    상기 컨트롤러는
    상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경하는,
    메모리 시스템.
  10. 제7항에 있어서,
    상기 컨트롤러는
    상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용하는,
    메모리 시스템.
  11. 제7항에 있어서,
    상기 컨트롤러는
    상기 데이터와 상기 제1 행렬을 곱하여 상기 제1 결과를 출력하는 제1 연산부;
    상기 패리티 중 상기 제1 패리티 그룹과 상기 제2 패리티 그룹에 따라 구분하는 제1 선택부;
    상기 제1 결과와 상기 제2 행렬을 곱하여 상기 제1 패리티 그룹에 포함된 패리티를 결정하는 제2 연산부;
    상기 제2 연산부의 출력을 상기 배타적 논리합을 위해 선택적으로 전달하는 제2 선택부;
    상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 포함된 상기 패리티 중 결정된 패리티를 순차적으로 그룹화하며, 상기 배타적 논리합을 위해 필요한 패리티를 피드백하는 결정부; 및
    상기 제1 결과와 상기 제2 선택부 및 상기 결정부에서 전달된 패리티에 대해 상기 배타적 논리합을 수행하여 상기 제2 패리티 그룹에 포함된 패리티를 결정하는 제3 연산부
    를 포함하는, 메모리 시스템.
  12. 제7항에 있어서,
    상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K x K) 크기를 가지는,
    메모리 시스템.
  13. 제7항에 있어서,
    상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함하는,
    메모리 시스템.
  14. 제7항에 있어서,
    상기 컨트롤러는
    상기 코드 워드가 상기 메모리 장치에서 전달되면, 상기 코드 워드 내 오류를 검출하고 정정하는,
    메모리 시스템.
  15. 외부에서 전달된 데이터 및 쓰기 요청을 확인하는 단계;
    상기 데이터에 제1 행렬(1st matrix)을 곱한 제1 결과를 구하는 단계;
    상기 제1 결과와 제2 행렬(2nd matrix)을 곱하여 생성되는 복수의 다항식에 대응하여, 상기 제1 결과와 상기 제2 행렬을 곱해야 하는 제1 패리티 그룹과 상기 제1 결과와 상기 제1 패리티 그룹의 배타적 논리합으로 생성할 수 있는 제2 패리티 그룹으로 구분하는 단계;
    상기 제1 패리티 그룹 및 상기 제2 패리티 그룹에 대한 연산을 수행하여 상기 데이터에 대한 패리티를 결정하는 단계; 및
    상기 데이터와 상기 패리티를 합하여 상기 코드 워드를 비휘발성 메모리 장치에 프로그램하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 코드 워드의 길이는 프로그램 동작 시 한 번에 상기 비휘발성 메모리 장치에 저장되는 데이터의 크기에 대응하여 결정되는,
    메모리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 제1 패리티 그룹에 포함되는 패리티의 수를 줄이기 위해 상기 복수의 다항식에 대한 연산 순서를 변경하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  18. 제15항에 있어서,
    상기 복수의 다항식에 대한 연산 순서에 따라, 상기 제1 패리티 그룹 혹은 상기 제2 패리티 그룹 중 결정된 패리티는 다음 연산 중 상기 배타적 논리합을 위해 사용되는,
    메모리 시스템의 동작 방법.
  19. 제15항에 있어서,
    상기 제1 행렬은 (M x K) 크기를 가지고, 상기 제2 행렬은 (K x K) 크기를 가지는,
    메모리 시스템의 동작 방법.
  20. 제15항에 있어서,
    상기 복수의 다항식 각각은 상기 제1 결과와 상기 M비트 패리티 중 일부를 포함하는,
    메모리 시스템의 동작 방법.
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