[go: up one dir, main page]

KR20220106818A - 메모리 셀 판독 시스템 및 방법 - Google Patents

메모리 셀 판독 시스템 및 방법 Download PDF

Info

Publication number
KR20220106818A
KR20220106818A KR1020227022225A KR20227022225A KR20220106818A KR 20220106818 A KR20220106818 A KR 20220106818A KR 1020227022225 A KR1020227022225 A KR 1020227022225A KR 20227022225 A KR20227022225 A KR 20227022225A KR 20220106818 A KR20220106818 A KR 20220106818A
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
memory cells
polarity
logic state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020227022225A
Other languages
English (en)
Other versions
KR102791490B1 (ko
Inventor
움베르토 디 빈센조
리카르도 무제토
페르디난도 베데쉬
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20220106818A publication Critical patent/KR20220106818A/ko
Application granted granted Critical
Publication of KR102791490B1 publication Critical patent/KR102791490B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시는 메모리 셀을 판독하기 위한 방법, 회로 및 시스템을 제공한다. 방법은 복수의 메모리 셀에 제1 극성을 갖는 제1 전압을 인가하는 단계; 상기 복수의 메모리 셀 중 하나 이상에 제2 극성을 갖는 제2 전압을 인가하는 단계; 상기 복수의 메모리 셀 중 하나 이상에 상기 제1 극성을 갖는 적어도 제3 전압을 인가하는 단계; 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하는 단계; 및 제1 전압, 제2 전압, 및 제3 전압에 대한 메모리 셀의 전기적 응답에 기초하여 각각의 메모리 셀의 로직 상태를 결정하는 단계를 포함할 수 있다.

Description

메모리 셀 판독 시스템 및 방법
기술 분야
본 개시는 전자장치 분야에 관한 것으로, 더 구체적으로는 메모리 셀을 판독하기 위한 시스템 및 방법에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 로직 "1" 또는 로직 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해 전자 디바이스의 컴포넌트는 메모리 디바이스의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해 전자 디바이스의 컴포넌트는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, RAM(random access memory), ROM(read only memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), FeRAM(ferroelectric RAM), MRAM(magnetic RAM), RRAM(resistive RAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 외부 전원이 없는 경우에도 저장된 로직 상태를 장기간 유지할 수 있다. 휘발성 메모리 셀은 외부 전원에 의해 주기적으로 리프레시되지 않으면, 시간 경과에 따라 저장된 상태를 잃을 수 있다.
메모리 리소스는 전자 디바이스 및 기타 컴퓨팅 환경에서 무수한 응용을 가지고 있다. 더 작고, 더 에너지 효율적인 디바이스에 대한 지속적인 요구로 인해 기존 메모리 디바이스로는 스케일링 문제가 발생한다. 따라서, 잠재적으로 기존 메모리 디바이스보다 더 작게 스케일링될 수 있는 메모리 디바이스에 대한 현재 수요가 있다. 그러나, 기존 디바이스보다 더 작게 스케일링되는 일부 메모리 기술은 상대적으로 높은 오류율을 경험할 수 있다. 컴퓨팅 시스템은 일반적으로 오류를 처리하고 시스템 충돌, 정보 손실 또는 양자 모두를 방지하기 위해 오류 검출 및 정정 메커니즘을 구현한다. 그러나, 오류 정정 메커니즘은 시스템 비용을 증가시키고 다이의 공간을 점유하며 메모리로부터 데이터를 정확하게 검색하는 데 걸리는 시간의 양을 증가시킬 수 있다. 이러한 단점은 오류율이 높은 메모리에 사용되는 더 크거나 더 복잡한 오류 정정 시스템에서 특히 현저할 수 있다.
본 개시는 메모리 셀을 판독하는 동안 오류율을 감소시키기 위한 메모리 판독의 개선에 관한 것이다.
도 1은 본 개시의 실시예에 따른 이중 극성 판독을 사용하여 판독될 수 있는 메모리 셀의 도면이다.
도 2는 본 개시의 실시예에 따른 메모리 셀 어레이의 일부를 예시한다.
도 3a는 본 개시의 실시예에 따른 메모리 셀의 단일 극성 판독을 예시하는 도면이다.
도 3b는 본 개시의 실시예에 따른 메모리 셀이 나타내는 더 낮은 임계 전압 및 더 높은 임계 전압을 보여주는 실험 데이터의 그래프이다.
도 4a는 본 개시의 실시예에 따라 상이한 극성으로 단일 극성 판독을 수행하는 효과를 예시하는 도면이다.
도 4b는 본 개시의 실시예에 따라 도 4a에 예시된 단일 극성 판독을 수행하는 효과를 예시하는 테이블이다.
도 4c는 본 개시의 실시예에 따른 복수의 메모리 셀이 나타내는 임계 전압의 분포를 보여주는 그래프를 예시한다.
도 5는 본 개시의 일 실시예에 따른 다양한 셀 분포에 대한 가설을 예시하고 있는 도면이다.
도 6a는 본 개시의 실시예에 따른 메모리 셀의 이중 극성 판독을 예시하는 도면이다.
도 6b는 본 개시의 실시예에 따른 도 6a에 대응하는 이중 극성 판독의 결과를 예시하는 차트이다.
도 7a는 본 개시의 실시예에 따른 메모리 셀의 다른 이중 극성 판독을 예시하는 도면이다.
도 7b는 본 개시의 실시예에 따른 도 7a에 대응하는 이중 극성 판독의 결과를 예시하는 차트이다.
도 8a는 본 개시의 실시예에 따른 메모리 셀의 추가적인 이중 극성 판독을 예시하는 도면이다.
도 8b는 본 개시의 실시예에 따른 도 8a에 대응하는 이중 극성 판독의 결과를 예시하는 차트이다.
도 9는 본 개시의 실시예에 따른 메모리 셀을 판독하는 방법을 예시하는 흐름도이다.
도 10은 본 개시의 실시예에 따른 메모리 셀을 판독하는 일반적인 방법을 예시하는 흐름도이다.
도 11은 본 개시의 일 실시예에 따른 메모리 셀 판독 시스템을 예시하는 도면이다.
다음 설명은 본 개시의 실시예의 구현의 예로서 주어진 예시를 갖는 도면의 설명을 포함한다. 도면은 제한이 아니라 예로서 이해하여야 한다. 본 출원에 사용될 때, 하나 이상의 "실시예"에 대한 언급은 하나 이상의 특정 특징, 구조 또는 특성을 포함하는 본 개시의 적어도 하나의 구현을 설명하는 것으로 이해하여야 한다. 따라서, 본 출원에 나타나는 "일 실시예에서" 또는 "대안 실시예에서"와 같은 문구는 본 개시의 다양한 실시예 및 구현을 설명하고, 반드시 모두가 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이들은 또한 반드시 상호 배타적인 것도 아니다.
이중 극성 메모리 판독이 본 출원에 설명되어 있다. 일 실시예에서, 메모리 셀 어레이는 전압 펄스를 셀에 인가함으로써 프로그래밍될 수 있는 메모리 셀을 포함한다. 일 실시예에서, 메모리 셀에 정보를 기록하는 것은 특정 극성을 갖는 전압 펄스를 메모리 셀에 인가하는 것을 수반한다. 예를 들어, 하나의 극성의 전압 펄스로 메모리 셀을 프로그래밍하는 것은 메모리 셀이 하나의 로직 상태(예를 들어, "로직 0")에 있게 하고, 상이한 극성을 가진 전압 펄스로 메모리 셀을 프로그래밍하는 것은 메모리 셀은 다른 로직 상태(예를 들어, "로직 1")에 있게 한다. 유사하게, 이러한 메모리 셀을 판독하는 것은 전압 펄스를 메모리 셀에 인가하고 메모리 셀로부터 전기적 응답을 검출하는 것을 수반할 수 있다.
이러한 메모리 셀을 판독하기 위한 하나의 기술은 하나의 특정 극성을 갖는 전압 펄스를 메모리 셀에 인가하는 것(예를 들어, 단일 극성 판독)을 수반한다. 단일 극성 판독에 대한 메모리 셀의 전기적 응답은 판독 및 기록 전압 펄스의 극성 양자 모두에 따라 달라진다. 일부 경우에, 로직 0에 프로그래밍된 메모리 셀의 전기적 응답은 로직 1에 프로그래밍된 메모리 셀의 전기적 응답과 충분히 상이하여 단일 극성 판독이 메모리 셀에 저장된 정보를 정확하게 결정할 수 있게 한다. 그러나, 다른 경우에, 로직 0으로 프로그래밍된 메모리 셀과 로직 1로 프로그래밍된 메모리 셀의 전기적 응답에 상당한 중첩이 있을 수 있다. 중첩이 존재하는 이러한 경우에, 단일 극성 판독은 자주 부정확한 값을 출력하여 높은 오류율을 초래할 수 있다.
단일 극성 메모리 판독과 달리, 이중 극성 메모리 판독은 실시예에 따라 상이한 극성을 갖는 일련의 전압 펄스를 수반한다. 예를 들어, 일 실시예에서, 이중 극성 판독은 먼저 기준 전압에 대해 양성 극성을 갖는 펄스를 인가한 다음 기준 전압에 대해 음성 극성을 갖는 펄스를 인가하는 것을 수반한다. 이러한 일 실시예에서, 이중 극성 판독은 제1 및 제2 전압 펄스에 대한 메모리 셀의 응답에 기초하여 주어진 메모리 셀의 로직 상태를 결정하는 것을 수반한다. 예를 들어, 제1 전압 펄스에 기초하여, 로직 1 셀의 대부분은 아니지만 일부의 로직 상태가 정확하게 확인될 수 있다. 하나의 이러한 예에서, 제1 전압 펄스 이후에, 로직 0 셀 뿐만 아니라 나머지 로직 1 셀의 로직 상태는 불확정으로 고려된다. 적어도 불확정 셀에 인가되는 제2 전압 펄스는 불확정성을 해결할 수 있다. 따라서, 이중 극성 판독 시퀀스는 종래의 방법에 따라 판독될 때 달리 부정확한 값을 출력할 수 있는 메모리 셀로부터 정보의 정확한 복구를 가능하게 할 수 있다. 오류율을 더 감소시키기 위해, 제2 전압 펄스의 크기가 감소될 수 있고, 제3 또는 제4 전압 펄스가 하나 이상의 메모리 셀에 인가될 수 있다.
도 1은 일 실시예에 따른, 이중 극성 판독 기술을 사용하여 판독될 수 있는 메모리 셀의 일 예를 예시한다. 도 1에 예시된 실시예에서, 메모리 셀(100)은 액세스 라인(104 및 106) 사이에 저장 물질(102)을 포함한다. 액세스 라인(104, 106)은 메모리 셀(100)에 대해 기록 및 판독하는 회로부(142)와 메모리 셀(100)을 전기적으로 결합한다. "결합"이라는 용어는 물리적, 전기적으로 및/또는 통신 가능하게 직접 또는 간접적으로 연결된 요소를 지칭할 수 있으며, 본 출원에서 "연결된"이라는 용어와 상호 교환적으로 사용될 수 있다. 물리적 결합은 직접 접촉을 포함할 수 있다. 전기적 결합은 컴포넌트 사이의 전기적 유동 및/또는, 신호를 허용하는 인터페이스 또는 상호 접속을 포함한다. 통신 결합에는 컴포넌트가 데이터를 교환할 수 있게 하는 유선 및 무선 연결을 포함하는 연결이 포함된다.
일 실시예에서, 저장 물질(102)은 메모리 효과를 나타내는 자가 선택 물질을 포함한다. 자가 선택 물질은 별개의 선택기 요소 없이 어레이의 메모리 셀을 선택을 가능하게 하는 물질이다. 따라서, 도 1은 "선택기/저장 물질"로서의 저장 물질(102)을 예시한다. 메모리 셀에 액세스하기 위한 회로부가 물질을 (예를 들어, 기록 동작을 통해) 여러 상태 중 하나로 만들고 나중에 (예를 들어, 판독 동작을 통해) 프로그래밍된 상태를 결정할 수 있는 경우 물질은 메모리 효과를 나타낸다. (예를 들어, 판독 및 기록 동작을 통해) 메모리 셀에 액세스하기 위한 회로부는 일반적으로 "액세스 회로부"로 지칭되고, 액세스 회로부(143)를 참조하여 아래에서 더 설명된다. 액세스 회로부는 저장 물질(102)이 특정 상태에 있게 함으로써 메모리 셀(100)에 정보를 저장할 수 있다. 저장 물질(102)은 예를 들어 Te-Se 합금, As-Se 합금, Ge-Te 합금, As-Se-Te 합금, Ge-As-Se 합금, Te-As-Ge 합금, Si-Ge-As-Se 합금, Si-Te-As-Ge 합금과 같은 칼코게나이드 물질, 또는 특정 메모리 셀을 어드레싱하고 메모리 셀의 상태를 결정할 수 있게 하도록 저장 요소와 선택기 양자 모두로서 기능할 수 있는 기타 물질을 포함할 수 있다. 따라서, 일 실시예에서, 메모리 셀(100)은 메모리 셀을 선택하기 위한 선택기 요소 및 로직 상태를 저장하기 위한 메모리 요소 양자 모두로서 작용하는 물질의 단일 층을 포함하는 자가 선택 메모리 셀이다.
일 실시예에서, 저장 물질(102)은 상 변화 물질이다. 상 변화 물질은 완전한 비정질 상태와 완전한 결정질 상태 사이의 전체 스펙트럼에 걸쳐 일반적으로 비정질 상태와 일반적으로 결정질 상태 사이에서 전기적으로 스위칭될 수 있다. 다른 실시예에서, 저장 물질(102)은 상 변화 물질이 아니다. 저장 물질(102)이 상 변화 물질이 아닌 일 실시예에서, 저장 물질은 상(phase)이 변하지 않고 2개 이상의 안정 상태 사이에서 스위칭될 수 있다. 이러한 일 실시예에서, 액세스 회로부(143)는 저장 물질(102)이 원하는 안정 상태에 있게 하기 위해 특정 극성을 갖는 전압을 인가함으로써 메모리 셀(100)을 프로그래밍한다.
하나의 이러한 실시예에서, 메모리 셀(100)을 프로그래밍하는 것은 메모리 셀(100)의 "임계화"를 야기하거나 "임계 이벤트"가 적용되도록 한다. (예를 들어, 프로그램 전압 펄스 동안) 메모리 셀이 스위칭되는 경우, 메모리 셀에는 후속 전압(예를 들어, 특정 크기와 극성을 갖는 판독 전압)의 인가에 응답하여 메모리 셀이 특정 임계 전압을 나타내도록 하는 물리적 변화가 적용된다. 따라서, 메모리 셀(100)을 프로그래밍하는 것은 프로그래밍 임계 이벤트를 유도하기 위해 주어진 극성의 전압을 인가하는 것을 수반할 수 있으며, 이는 메모리 셀(100)이 동일하거나 상이한 극성의 후속 판독 전압에서 특정 임계 전압을 나타내게 한다. 하나의 이러한 실시예에서, 저장 물질(102)은 임계 이벤트를 유도함으로써 프로그래밍될 수 있는 자가 선택 물질(예를 들어, 비-상 변화 칼코게나이드 물질 또는 다른 자가 선택 물질)이다.
아래에서 더 구체적으로 설명되는 바와 같이, 일 실시예에서, 판독될 때 이러한 메모리 셀의 출력은 메모리 셀을 프로그래밍하는 데 사용되는 극성과 메모리 셀을 판독하는 데 사용되는 극성의 함수로서 다르다. 예를 들어, 일 실시예에서, 저장 물질(102)은 프로그래밍 및 판독 전압 양자 모두의 극성에 기초한 판독 전압 펄스에 응답하여 "더 낮은 임계 전압" 또는 "더 높은 임계 전압"을 나타낸다. 일 실시예에서, 임계 전압을 나타낸다는 것은 메모리 셀의 단자에 대한 특정 크기 및 극성을 갖는 전압의 인가에 응답하여 임계 전압과 대략 동일한 메모리 셀에 걸친 전압이 존재한다는 것을 의미한다.
앞서 설명한 바와 같이, 액세스 라인(104, 106)은 메모리 셀(100)을 회로부(142)와 전기적으로 결합한다. 액세스 라인(104, 106)은 각각 비트라인 및 워드라인으로 지칭될 수 있다. 워드라인은 메모리 어레이의 특정 워드에 액세스하기 위한 것이고 비트라인은 워드의 특정 비트에 액세스하기 위한 것이다. 액세스 라인(104, 106)은 다음을 포함하는 하나 이상의 금속으로 구성될 수 있다: Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta 및 W; TiN, TaN, WN 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드를 포함하는 전도성 금속 실리사이드; TiSiN 및 WSiN을 포함하는 전도성 금속 실리사이드 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물, 또는 임의의 다른 적절한 전기 전도성 물질.
일 실시예에서, 전극(108)은 저장 물질(102)과 액세스 라인(104, 106) 사이에 배치된다. 전극(108)은 액세스 라인(104, 106)을 저장 물질(102)과 전기적으로 결합한다. 전극(108)은 예를 들어 다음과 같은 하나 이상의 전도성 및/또는 반도체 물질로 구성될 수 있다: 탄소(C), 탄소 질화물(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta 및 W를 포함하는 금속; TiN, TaN, WN 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드를 포함하는 전도성 금속 실리사이드; TiSiN 및 WSiN을 포함하는 전도성 금속 실리사이드 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물; RuO2를 포함하는 전도성 금속 산화물, 또는 다른 적절한 전도성 물질. 일 실시예에서, 전도성 워드라인 층은 예를 들어 Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속; TiN, TaN, WN 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드를 포함하는 전도성 금속 실리사이드; TiSiN 및 WSiN을 포함하는 전도성 금속 실리사이드 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물, 또는 다른 적절한 전기 전도성 물질을 포함하는 임의의 적절한 금속을 포함할 수 있다.
회로부(142)를 다시 참조하면, 액세스 라인(104, 106)은 실시예에 따라 회로부(142)를 메모리 셀(100)에 통신 가능하게 결합한다. 회로부(142)는 실시예에 따라 액세스 회로부(143) 및 감지 회로부(145)를 포함한다. 회로부는 수신되거나 저장된 정보에 대한 아날로그 및 로직 연산을 수행하거나, 정보를 출력하거나, 및/또는 정보를 저장하기 위해 전기적으로 결합된 전자 컴포넌트를 포함한다. 하드웨어 로직은 데이터 처리와 관련된 로직 연산과 같은 로직 연산을 수행하는 회로부이다. 일 실시예에서, 액세스 회로부(143)는 메모리 셀(100)에 대한 기록 또는 판독을 위해 전압 펄스를 액세스 라인(104, 106)에 인가한다. "기록"과 "프로그램"이라는 용어는 메모리 셀에 정보를 저장하는 행위를 설명하기 위해 상호 교환적으로 사용된다. 일 실시예에서, 메모리 셀(100)에 기록하기 위해, 액세스 회로부는 메모리 셀(100) 및 프로그램 메모리 셀(100) 양자 모두를 선택할 수 있는 액세스 라인(104, 106)에 특정 크기 및 극성을 갖는 전압 펄스를 인가한다.
일 실시예에서, 액세스 회로부(143)는 하나의 극성을 갖는 펄스를 인가하여 메모리 셀(100)이 하나의 로직 상태에 있도록 프로그래밍하고, 상이한 극성을 갖는 펄스를 인가하여 메모리 셀(100)이 다른 로직 상태에 있도록 프로그래밍한다. 그 후, 액세스 회로부(143)는 메모리 셀의 프로그래밍 극성의 결과로서 상이한 로직 상태 사이를 구별할 수 있다. 예를 들어, 메모리 판독의 경우, 일 실시예에서, 액세스 회로부(143)는 액세스 라인(104, 106)에 특정 크기 및 극성을 갖는 전압 펄스를 인가하고, 이는 감지 회로부(145)가 검출할 수 있는 전기적 응답을 초래한다. 전기적 응답을 검출하는 것은 예를 들어 다음 중 하나 이상을 검출하는 것을 포함할 수 있다: 어레이의 주어진 메모리 셀의 단자에 걸친 전압 강하(예를 들어, 임계 전압), 주어진 메모리 셀을 통한 전류, 및 주어진 메모리 셀의 임계 이벤트. 일부 경우에, 메모리 셀에 대한 임계 전압을 검출하는 것은 셀의 임계 전압이 기준 전압, 예를 들어 판독 전압보다 더 낮거나 더 높다고 결정하는 것을 포함할 수 있다. 액세스 회로부(143)는 판독 시퀀스의 하나 이상의 전압 펄스에 대한 전기적 응답에 기초하여 메모리 셀(100)의 로직 상태를 결정할 수 있다. 메모리 셀(100)은 이중 극성 판독으로 판독될 수 있는 메모리 셀의 일 예이다. 다른 실시예는 추가적인 또는 도 1에 예시된 것과 상이한 물질 층(예를 들어, 저장 물질과 액세스 라인 사이의 얇은 유전체 물질)을 갖는 메모리 셀을 포함할 수 있다.
도 2는 일 실시예에 따른, 도 1의 메모리 셀(100)과 같은 메모리 셀을 포함할 수 있는 메모리 셀 어레이(200)의 일부를 예시한다. 메모리 셀 어레이(200)는 3차원(3D) 크로스 포인트 메모리 구조의 예이다. 메모리 셀 어레이(200)는 도 1과 관련하여 설명된 액세스 라인(104, 106)과 동일하거나 유사할 수 있는 복수의 액세스 라인(204, 206)을 포함한다. 액세스 라인(204, 206)은 비트라인 및 워드라인으로 지칭될 수 있다. 도 2에 예시된 실시예에서, 비트라인(예를 들어, 액세스 라인(204))은 워드라인(예를 들어, 액세스 라인(206))에 직교한다. (도 1의 저장 물질(102)과 같은) 저장 물질(202)이 액세스 라인(204, 206) 사이에 배치된다. 일 실시예에서, "크로스 포인트"는 비트라인과 워드라인 사이의 교차점에 형성된다. 비트라인과 워드라인이 교차하는 비트라인과 워드라인 사이의 저장 물질(202)로부터 메모리 셀이 생성된다. 저장 물질(202)은 도 1과 관련하여 상기에 설명된 저장 물질(102)과 같은 칼코게나이드 물질일 수 있다. 일 실시예에서, 액세스 라인(204, 206)은 도 1과 관련하여 상기에 설명된 액세스 라인(104, 106)과 같이 하나 이상의 전도성 물질로 구성된다. 메모리 셀의 단일 레벨 또는 층이 도 2에 도시되어 있지만, 메모리 셀 어레이(200)는 (예를 들어, z 방향으로) 메모리 셀의 다중 레벨 또는 층을 포함할 수 있다. 도 1 및 도 2는 이중 극성 판독이 구현될 수 있는 메모리 셀 및 어레이의 예를 예시한다. 그러나, 이중 극성 판독은 메모리 셀이 프로그래밍 및 판독 극성의 함수로 변하는 전기적 응답을 나타내는 다른 메모리 셀 구조 및 어레이에서 구현될 수 있다.
도 3a 및 도 3b는 실시예에 따라 프로그래밍 및 판독 전압 펄스의 극성이 도 1의 메모리 셀(100)과 같은 메모리 셀이 나타내는 임계 전압에 어떻게 영향을 미칠 수 있는지를 예시한다. 도 3a는 실시예에 따른, 메모리 셀의 단일 극성 판독을 예시하는 도면이다. 도 3b는 일 실시예에 따른, 더 낮은 크기 및 더 높은 크기를 갖는 임계 전압을 예시하는 그래프이다.
도 3a를 참조하면, 메모리 셀(300)은 메모리 셀(300)에 액세스하기 위한 단자(302A, 302B)(각각 A 및 B로 표시됨)를 갖는다. 일 실시예에서, 단자 A 및 B는 도 1의 액세스 라인(104 및 106) 또는 도 2의 액세스 라인(204 및 206)과 같은 액세스 라인이다. (도 1에 언급된 액세스 회로부(143)와 같은) 액세스 회로부는 실시예에 따라 메모리 셀의 단자(302A, 302B)에 특정 크기 및 극성을 갖는 전압을 인가함으로써 메모리 셀(300)에 기록하거나 판독할 수 있다. 예를 들어, 도 3a는 "양성" 프로그래밍 펄스(304) 및 "음성" 프로그래밍 펄스(306)를 도시한다. 양성 프로그래밍 펄스는 "양성 극성"을 갖는 프로그래밍 펄스를 지칭하며, 이는 "순방향 극성"이라고도 지칭될 수 있다. 음성 프로그래밍 펄스는 "음성 극성"의 전압 펄스이며, "역방향 극성"이라고도 지칭될 수 있다. 일 실시예에서, 프로그래밍 펄스가 양성인지 음성인지 여부는 단자(302A, 302B)에 인가되는 상대 전압에 기초한다. 단자 중 하나에 인가된 전압이 제2 단자에 인가된 전압보다 더 양성인 경우 전압 펄스는 양성으로 정의할 수 있다. 예를 들어, 도 3a를 참조하면 양성 전압 펄스는 다음을 포함할 수 있다: 단자(302A)에 양성 전압이 인가되고 단자(302B)에 음성 전압이 인가되는 경우; 단자(302A)에 양성 전압이 인가되고 단자(302B)에 0V가 인가(예를 들어, 회로 접지 또는 중립 기준)되는 경우; 단자(302A) 0V가 인가되고 단자(302B)에 음성 전압이 인가되는 경우, 단자(302A 및 302B) 양자 모두에 양성 전압이 인가되지만 302A에 인가된 전압이 302B에 인가된 전압보다 더 큰 경우; 또는 단자(302A 및 302B) 양자 모두에 음성 전압이 인가되지만 302A에 인가된 전압은 302B에 인가된 전압보다 더 큰 경우.
이러한 실시예에서, 단자(302A)에 인가된 전압이 단자(302B)에 인가된 전압보다 더 음성이면 메모리 셀의 단자에 인가된 전압 펄스는 음성이 될 것이다. 예를 들어, 음성 전압 펄스는 다음을 포함할 수 있다: 단자(302A)에 음성 전압이 인가되고 단자(302B)에 양성 전압이 인가되는 경우; 단자(302A)에 음성 전압이 인가되고 단자(302B)에 0V가 인가(예를 들어, 회로 접지 또는 중립 기준)되는 경우; 단자(302A) 0V가 인가되고 단자(302B)에 양성 전압이 인가되는 경우, 단자(302A 및 302B) 양자 모두에 음성 전압이 인가되지만 302A에 인가된 전압의 크기가 302B에 인가된 전압의 크기보다 더 큰 경우; 또는 단자(302A 및 302B) 양자 모두에 양성 전압이 인가되지만 302B에 인가된 전압의 크기가 302A에 인가된 전압의 크기보다 더 큰 경우.
도 3a는 예시적인 목적을 위해 단자(302A, 302B)에 대한 "양성" 및 "음성"의 특정 정의를 도시하지만, 그러나, 실시예는 양성 및 음성을 상이하게 정의할 수 있다. 예를 들어, 실시예는 양성 프로그래밍 펄스를 단자(302B)에 인가된 전압이 단자(302A)에 인가된 전압보다 더 양성인 전압 펄스가 되는 것으로 정의할 수 있다.
앞서 설명한 바와 같이, 일 실시예에서, 액세스 회로부는 특정 크기 및 극성을 갖는 전압을 셀에 인가함으로써 메모리 셀에 대한 기록 및 판독 양자 모두를 수행할 수 있다. 일 실시예에서, 액세스 회로부는 상이한 극성을 갖는 전압을 인가함으로써 메모리 셀에 상이한 값 또는 로직 상태를 기록할 수 있다. 예를 들어, 액세스 회로부는 하나의 로직 상태를 기록하기 위해 양성 프로그래밍 펄스(예를 들어, 양성 프로그래밍 펄스(304))를 인가하고, 다른 로직 상태를 기록하기 위해 음성 프로그래밍 펄스(예를 들어, 음성 프로그래밍 펄스(306))를 인가할 수 있다. 다른 규칙이 채택될 수 있지만, 참조의 편의를 위해 다음 설명은 양성 프로그래밍 펄스를 메모리 셀에 "로직 1"을 기록하는 것으로 언급하고 음성 프로그래밍 펄스를 메모리 셀에 "로직 0"을 기록하는 것으로 언급한다. 예를 들어, 일 실시예에서, 액세스 회로부는 로직 1을 기록하기 위해 음성 프로그래밍 펄스를 인가하고 로직 0을 기록하기 위해 양성 프로그래밍 펄스를 인가할 수 있다.
일 실시예에서, 메모리 셀에 인가된 전압이 셀을 프로그래밍하는지 여부는 인가된 전압의 크기 및 지속기간에 의존한다. 예를 들어, 일 실시예에서, 액세스 회로부는 메모리 셀이 임계화되기에 충분한 크기로 프로그래밍 펄스(304 또는 306)와 같은 프로그래밍 펄스를 인가한다. 예를 들어, 일 실시예에서, 액세스 회로부는 메모리 셀이 나타내는 최고 예상 임계 전압 이상인 크기를 갖는 전압을 인가할 수 있다. 일부 실시예에서 프로그래밍 전압 펄스의 지속기간은 10ns-50ns이다. 일부 실시예에서, 프로그래밍 전압 펄스의 지속기간은 1-100ns이다. 일부 실시예에서, 프로그래밍 전압 펄스의 지속기간은 1ns-1μs이다. 일 실시예에서, 프로그래밍 펄스 및 판독 펄스의 지속기간은 동일하다.
상이한 실시예는 상이한 형상의 판독 및 기록 전압 펄스를 인가하는 것을 수반할 수 있다. 도 3a에 예시된 실시예에서, 프로그래밍 펄스(304 및 306)는 박스형 펄스(직사각형 또는 정사각형 펄스로도 알려짐)로 도시되고, 판독 펄스(310, 312)는 램프 펄스로 도시되어 있다. 일 실시예에서, 판독 펄스(310, 312)는 판독 전압 크기로(예를 들어, 도 3a에 예시된 실시예에서 -VTH High 및 -VTH Low로) 램프 업 또는 다운한다. 실제 구현에서, 전압 펄스는 실시예에 따라 선단 또는 후단 에지를 가질 수 있다. 다른 실시예는 삼각형(예를 들어, 램프 펄스), 사다리꼴, 직사각형, 박스, 및/또는 사인 곡선 형상과 같은 형상을 갖는 기록 및 판독 펄스를 인가할 수 있다. 따라서, 메모리 셀에 액세스하기 위한 회로부는 메모리 셀이 원하는 상태로 임계화되기에 충분한 다양한 형상 및 지속기간을 갖는 프로그래밍 펄스를 인가할 수 있다.
메모리 셀을 판독하는 한 가지 방법은 단일 극성으로 메모리 셀에 전압 펄스를 인가하는 것을 수반한다. 예를 들어, 도 3a는 단일 극성 판독의 예를 도시한다. 이러한 일 실시예에서, 액세스 회로부는 단일 특정 극성만을 갖는 전압 펄스를 메모리 셀에 인가한다. 감지 회로부는 단일 극성 펄스에 대한 주어진 메모리 셀의 전기적 응답을 검출할 수 있다. 도 3a에 예시된 예에서, 메모리 셀(300)을 판독하는 것은 음성 판독 펄스(310 및 312)와 같은 음성 전압 펄스를 인가하는 것을 수반한다. 도 3a가 음성 판독 펄스(310, 312)를 예시하지만, 액세스 회로부는 또한 단일 극성 판독을 수행하기 위해 양성 전압 펄스만을 사용하여 단일 극성 판독을 수행할 수 있다.
일 실시예에서, 판독 전압 펄스가 양성 프로그래밍 펄스(304) 및 음성 판독 펄스(310)의 경우와 같이 프로그래밍 펄스와 상이한 극성을 갖는 경우, 메모리 셀은 더 높은 크기(-VTH High)를 갖는 임계 전압을 나타낸다. 하나의 이러한 실시예에서, 판독 전압 펄스가 프로그래밍 펄스와 동일한 극성을 갖는다면, 메모리 셀은 더 낮은 크기(-VTH Low)를 갖는 임계 전압을 나타낸다. 도 3a에 예시된 실시예에서, 판독 전압 펄스가 음성이기 때문에 생성된 임계 전압의 극성은 음성이다. 따라서, 일 실시예에 따르면, 단일 극성 판독을 수행할 때, 메모리 셀은 메모리 셀이 하나의 로직 상태를 나타낼 때, 더 높은 크기(예를 들어, |-VTH High|)를 갖는 임계 전압을 나타내고, 메모리 셀이 다른 로직 상태에 있을 때 더 낮은 크기(|-VTH Low|)를 갖는 임계 전압을 나타낸다. 따라서, 액세스 회로부는 메모리 셀이 더 높거나 더 낮은 크기의 임계 전압을 나타내는지에 기초하여 주어진 셀의 로직 상태를 결정할 수 있다.
도 3b는 일 실시예에 따라 더 높은 크기 및 더 낮은 크기를 갖는 임계 전압을 보여주는 그래프(319)이다. 그래프(319)는 상이한 프로그래밍 전류의 인가에 응답하여 메모리 셀로부터 수집된 실험 데이터(임계 전압)를 포함한다. 따라서, 그래프(319)의 x-축은 프로그래밍 전류의 크기(절대값)이고, 그래프(319)의 y-축은 프로그래밍 전류에 응답하여 생성된 임계 전압의 크기(절대값)이다. 앞서 설명한 바와 같이 프로그래밍 및 판독 극성에 따라 메모리 셀이 나타내는 임계 전압 크기는 더 높거나(예를 들어, VTH High) 더 낮다(예를 들어, VTH Low). 도 3b의 그래프(319)는 메모리 셀이 프로그래밍 전류 범위에 대해 더 높은 임계 전압 및 더 낮은 임계 전압을 나타낸다는 것을 도시한다. 그래프(319)는 또한 더 높은 임계 전압 및 더 낮은 임계 전압이 실제로 전압의 범위임을 도시한다. 예를 들어, 더 높은 임계 전압 크기(320)는 예시된 예에서 약 5.6V로 클러스터링된 크기의 범위이다. 유사하게, 더 낮은 임계 전압 크기(322)는 예시된 예에서 약 4.7V 주위에 중심을 둔 더 낮은 크기 범위이다. 더 낮은 및 더 높은 임계 전압 크기의 범위는 윈도우에 의해 분리된다.
도 4c와 관련하여 아래에서 더 구체적으로 설명되는 바와 같이, 임계 전압 크기의 범위 사이의 윈도우는 메모리 셀에 신뢰성 있게 기록하고 판독하는 능력에 영향을 미칠 수 있다. 일 실시예에 따르면, 임계 전압 범위 사이의 윈도우가 충분히 큰 경우(예를 들어, 임계 전압 범위가 충분히 이격된 경우), 이때, 액세스 회로부는 단일 극성 판독에 응답하여 로직 1과 0 사이를 신뢰성 있게 구별할 수 있을 수 있다. 예를 들어, 임계 전압 범위가 충분히 이격되면, 액세스 회로부는 낮은 임계 전압과 높은 임계 전압 사이의 대략 중간 지점(예를 들어, 도 3b에 예시된 예에서 약 5.1V)에서 단일 판독 전압을 인가함으로써 메모리 셀을 정확하게 판독할 수 있을 수 있다. 하나의 이러한 예에서, 낮은 임계 전압과 높은 임계 전압 사이의 중간 지점에서 단일 판독 전압을 인가하면 음성 프로그래밍 펄스(306)로 프로그래밍된 메모리 셀은 임계값에 도달하지만 양성 프로그래밍 펄스(304)로 프로그래밍된 메모리 셀은 그렇지 않다. 따라서, 액세스 회로부는 단일 판독 전압에 응답하여 임계값이 지정된 메모리 셀을 결정함으로써 메모리 셀의 로직 상태를 구별할 수 있다. 그러나, 임계 전압 범위 사이의 윈도우가 작거나 임계 전압 범위가 중첩하면 단일 극성 판독으로 로직 1 또는 0 사이를 신뢰성 있게 구별하기 어려울 수 있다.
도 4a 및 도 4b는 상이한 극성을 사용한 단일 극성 판독의 효과를 예시한다. 도 4a는 일 실시예에 따른, 양성 또는 음성 전압을 사용한 단일 극성 판독을 예시하는 도면이다. 도 3a와 유사하게, 도 4a는 2개의 단자(402A, 402B)를 갖는 메모리 셀(400)을 도시한다. 또한, 도 3a와 유사하게, 도 4a는 양성 프로그래밍 펄스(404) 및 음성 프로그래밍 펄스(406)를 예시한다. 도 4a는 실시예에 따라 양성 및 음성 프로그래밍 펄스에 후속하는 양성 및 음성 판독의 효과를 도시한다는 점에서 도 3a와 다르다. 구체적으로, 도 4a는 양성 판독 펄스(414) 및 음성 판독 펄스(416)를 도시한다. 판독 펄스(414, 416)는 특정 펄스 형상 없이 예시되어 있지만, 펄스는 도 3a와 관련하여 앞서 설명된 펄스 형상과 같은 임의의 적절한 펄스 형상일 수 있다는 점을 유의한다. 또한, 도 3a와 다음 설명은 단일 극성 펄스(주어진 판독에 대해 양성 판독 펄스 또는 음성 판독 펄스 중 어느 하나이지만 양성 펄스 및 음성 펄스 양자 모두는 아님)에 관한 것임을 유의한다.
일 실시예에서, 인가된 전압과 프로그래밍 전압이 동일한 극성을 가질 때, 임계 전압의 크기는 낮다. 예를 들어, 도 4a에 예시된 실시예에서, 양성 프로그래밍 펄스(404) 다음 양성 판독 펄스(414)는 VTH Low1을 초래한다. 유사하게, 음성 프로그래밍 펄스(406) 다음 음성 판독 펄스(416)는 -VTH Low2를 초래한다. 일 실시예에서, 인가된 전압과 프로그래밍 전압이 상이한 극성을 갖는 경우, 임계 전압의 크기는 높다. 예를 들어, 도 4a에 예시된 실시예에서, 양성 프로그래밍 펄스(404) 다음 음성 판독 펄스(416)는 -VTH High1를 초래한다. 음성 프로그래밍 펄스(406) 다음 양성 판독 펄스(414)는 VTH High2를 초래한다.
일 실시예에 따르면, 더 높은 임계 전압 및 더 낮은 임계 전압의 크기는 변할 수 있다. 예를 들어, 도 4a에 예시된 실시예에서, VTH High1은 VTH High2와 상이할 수 있다. 예를 들어, 일 실시예에서, 메모리 셀은 프로그래밍 및 판독 펄스의 극성에 기초하여 서로 다른 상이한 높은 임계 전압 크기를 나타낸다. 구체적으로, 음성 전압(예를 들어, 음성 판독 펄스(416))으로 판독될 때 주어진 메모리 셀이 나타내는 더 높은 임계 전압 크기는 양성 전압(예를 들어, 양성 판독 펄스(414))으로 판독될 때 셀이 나타내는 더 높은 임계 전압 크기와 반드시 동일하지는 않는다. 유사하게, 일 실시예에서, 메모리 셀은 프로그래밍 및 판독 펄스의 극성에 기초하여 서로 다른 상이한 더 낮은 임계 전압 크기를 나타낸다. 구체적으로, 양성 전압(예를 들어, 양성 판독 펄스(414))으로 판독될 때 주어진 메모리 셀이 나타내는 더 낮은 임계 전압 크기는 음성 전압(예를 들어, 음성 판독 펄스(416))으로 판독될 때 셀이 나타내는 더 낮은 임계 전압 크기와 반드시 동일하지는 않다.
다른 실시예에서, 높은 임계 전압 크기는 프로그래밍 및 판독 펄스의 극성에 무관하게 실질적으로 동일하다. 유사하게, 일 실시예에서, 낮은 임계 전압 크기는 프로그래밍 및 판독 펄스의 극성에 무관하게 실질적으로 동일하다. 아래에서 설명되는 바와 같이, 동일한 극성으로 판독될 때 높은 임계 전압 및 낮은 임계 전압 크기도 메모리 셀마다 변할 수 있다. 예를 들어, 웨이퍼 상의 서로 다른 위치에 위치한 메모리 셀은 서로 다른 낮은 임계 전압 및 높은 임계 전압을 가질 수 있다. 따라서, 실시예에 따르면, 예를 들어, 판독 극성 및 메모리 셀 변동으로 인해 더 높은 임계 전압 또는 더 낮은 임계 전압의 크기에 변동이 존재할 수 있다. 일 실시예에서, (예를 들어, 프로그래밍/판독 극성 또는 메모리 셀 변동으로 인한) 높은 임계 전압 및 낮은 임계 전압의 변동에 무관하게, 주어진 메모리 셀은 높은 임계 전압 및 낮은 임계 전압을 나타내고, 여기서, 높은 임계 전압의 크기는 낮은 임계 전압의 크기보다 더 크다.
도 4b는 일 실시예에 따른, 도 4a에 예시된 단일 극성 판독의 결과를 예시하는 테이블이다. 도 4b의 테이블은 도 4a에 예시된 실시예에 따라 메모리 셀로부터의 판독 출력이 어떻게 판독 및 기록 극성의 함수인지를 도시한다. 열(421)은 메모리 셀(500)의 단자(402A, 402B)에 인가되는 프로그래밍 극성이다. 도 4b의 테이블에서 VA는 단자 A(402A)에 인가되는 전압을 의미하고 VB는 단자 B(402B)에 인가되는 전압을 의미한다. 따라서, 행(426)은 단자(402A)에 대한 프로그래밍 극성이 양성인 경우(VA>VB)를 도시한다. 행(428)은 단자(402A)에 대한 프로그래밍 극성이 음성인 경우(VB>VA)를 도시한다.
열(422)은 판독 전압 펄스의 극성이 양성일 때 임계 전압을 도시하고, 열(424)은 실시예에 따라 판독 전압 펄스의 극성이 음성일 때 임계 전압을 도시한다. 앞서 설명한 바와 같이 프로그래밍 펄스와 판독 펄스의 극성이 동일할 때, 일 실시예에 따라, 출력 전압의 크기는 낮다(예를 들어, |VTH Low1| 또는 |-VTH Low2|). 프로그래밍 펄스와 판독 펄스의 극성이 다를 때, 일 실시예에 따라, 출력 전압의 크기는 높다(예를 들어, |-VTH High1| 또는 |VTH High2|). 예를 들어, 더 높은 임계 전압이 5.7V의 크기를 갖고 더 낮은 임계 전압이 4.7V의 크기를 갖는 일 실시예에서, 양성 프로그래밍 펄스 다음 양성 판독 펄스는 4.7V의 임계 전압을 초래한다. 양성 프로그래밍 펄스 다음 음성 판독 펄스는 -5.7V를 초래한다. 음성 프로그래밍 펄스 다음 양성 판독 펄스는 5.7V의 임계 전압을 초래한다. 음성 프로그래밍 펄스 다음 음성 판독 펄스는 -4.7V의 임계 전압을 초래한다. 따라서, 일 실시예에 따라, 판독 출력의 크기 및 부호는 프로그래밍 전압의 극성 및 판독 전압의 극성에 의존한다.
도 4c는 일 실시예에 따른 분포로서 임계 전압 크기의 범위를 도시하는 그래프를 포함한다. 그래프(431)는 일 실시예에 따른, 양성 극성 판독에 응답한 임계 전압 크기의 분포를 예시한다. 그래프(433)는 일 실시예에 따른, 음성 극성 판독에 응답한 임계 전압 크기의 분포를 예시한다. 도 4c에 예시된 실시예에서, 임계 전압 크기(|VTH|)의 분포는 정규 분포(예를 들어, 가우시안)이다. 예시의 목적으로, 도 4c는 액세스 회로부가 양성 프로그래밍 펄스를 인가하여 셀을 로직 1로 프로그래밍하고 음성 프로그래밍 펄스를 인가하여 셀을 로직 0으로 프로그래밍한다고 가정하는 특정 프로그래밍 규칙을 채택한다. 그러나, 다른 실시예는 반대의 프로그래밍 규칙을 채택할 수 있다(예를 들어, 양성 프로그래밍 펄스는 로직 0을 초래할 수 있고 음성 프로그래밍 펄스는 로직 1을 초래할 수 있다).
그래프(431)를 참조하면, 라인(438)은 양성 전압 펄스로 판독될 때 로직 1로 프로그래밍된 메모리 셀이 나타내는 임계 전압 크기의 분포를 도시한다. 따라서, 도 4c에 예시된 프로그래밍 규칙 하에서, 라인(438)은 동일한 극성을 갖는 전압 펄스로 프로그래밍되고 판독되는 메모리 셀이 나타내는 임계 전압 크기의 분포를 도시한다. 따라서, 라인(438)은 더 낮은 임계 전압 크기의 분포를 예시한다. 라인(440)은 로직 0으로 프로그래밍되고 양성 전압 펄스로 판독된 메모리 셀이 나타내는 임계 전압 크기의 분포를 도시한다. 따라서, 도 4c에 예시된 프로그래밍 규칙 하에서, 라인(440)은 상이한 극성을 갖는 전압 펄스로 프로그래밍되고 판독되는(예를 들어, 음성 전압 펄스로 프로그래밍되고 양성 전압 펄스로 판독되는) 메모리 셀이 나타내는 임계 전압 크기의 분포를 도시한다. 따라서, 라인(440)은 실시예에 따라, 더 높은 임계 전압 크기의 분포를 예시한다.
그래프(433)를 참조하면, 라인(434)은 실시예에 따라 음성 전압 펄스로 판독될 때 로직 0으로 프로그래밍된 메모리 셀이 나타내는 임계 전압의 분포를 도시한다. 따라서, 도 4c에 예시된 프로그래밍 규칙 하에서, 라인(434)은 동일한 극성을 갖는 전압 펄스로 프로그래밍 및 판독되는 메모리 셀이 나타내는 임계 전압의 분포를 도시한다. 따라서, 라인(434)은 실시예에 따라 더 낮은 임계 전압의 분포를 예시한다. 라인(432)은 음성 전압 펄스로 판독될 때 로직 1로 프로그래밍된 메모리 셀이 나타내는 임계 전압의 분포를 도시한다. 따라서, 도 4c에 예시된 프로그래밍 규칙 하에서, 라인(432)은 상이한 극성을 갖는 전압 펄스로 프로그래밍되고 판독되는(예를 들어, 양성 전압 펄스로 프로그래밍되고 음성 전압 펄스로 판독되는) 메모리 셀이 나타내는 임계 전압 크기의 분포를 도시한다. 따라서, 라인(432)은 실시예에 따라 더 높은 임계 전압 크기의 분포를 예시한다.
도 3b와 관련하여 앞서 설명한 바와 같이, 일 실시예에 따르면, 더 높은 임계 전압과 더 낮은 임계 전압의 분포는 윈도우에 의해 분리된다. 예를 들어, 그래프(431)는 50번째 백분위수에서 분포(438)와 분포(440)가 윈도우(442)에 의해 분리된다는 것을 도시한다. 유사하게, 그래프(433)는 50번째 백분위수에서 분포(434)와 분포 라인(432)가 윈도우(436)에 의해 분리된다는 것을 도시한다. 실시예에서, 윈도우(442, 436)는 상대적 분포에 따라 동일하거나 상이할 수 있다. 그래프(431 및 433)는 또한 실시예에 따라 특히 분포의 미부(tails)에서 더 낮은 임계 전압 크기 및 더 높은 임계 전압 크기의 분포가 중첩될 수 있음을 도시한다. 예를 들어, 그래프(431)는 분포(438, 440)가 중첩되는 임계 전압 크기의 범위(444)를 도시한다. 유사하게, 그래프(433)는 분포(432, 434)가 중첩되는 임계 전압 크기의 범위(446)를 도시한다. 중첩(444, 446)은 예를 들어 개별 메모리 셀의 물질 조성 또는 치수의 국소 변동으로 인해 발생할 수 있다. 따라서, 단일 극성 판독을 수행할 때 중첩 범위(444, 446)에 속하는 메모리 셀을 판독하려 시도하는 액세스 회로부는 로직 1인 셀을 로직 0으로 잘못 판독할 수 있거나 그 반대의 경우도 마찬가지이다. 일부 경우에는 오류 정정 메커니즘이 이러한 오류를 검출하거나 정정할 수 있다. 그러나, 분포 중첩이 현저한 경우, 이때, 오류를 처리하기 위해 오류 정정 메커니즘에 의존하는 것이 비실용적일 수 있다.
일 실시예에서, 이중 극성 판독 시퀀스는 일 실시예에 따라 임계 전압 분포가 중첩되는 경우에도 메모리 셀에 저장된 값을 정확하게 판독할 수 있게 한다. 도 5는 본 개시의 일 실시예에 따른 다양한 셀 분포에 대한 가설을 예시하고 있는 도면이다. 본 개시에서 아래에 도시되고 설명된 분포는 앞서 설명한 바와 같이 상이한 형태이며, 이는 상이한 로직 상태를 갖는 메모리 셀의 분포가 중첩하는지 여부를 더 직관적으로 나타내는 데 사용된다.
도 5에 도시된 바와 같이, 섹터(501)는 일 실시예에 따라 양성 극성 판독(예를 들어, 양성 전압)에 응답한 임계 전압 크기의 분포를 예시한다. 섹터(503)는 실시예에 따라 음성 극성 판독(예를 들어, 음성 전압)에 응답한 임계 전압 크기의 분포를 예시한다. 예시의 목적으로, 도 5는 액세스 회로부가 양성 프로그래밍 펄스를 인가하여 셀을 로직 1로 프로그래밍하고 음성 프로그래밍 펄스를 인가하여 셀을 로직 0으로 프로그래밍한다고 가정하는 특정 프로그래밍 규칙을 채택한다. 그러나, 다른 실시예는 반대의 프로그래밍 규칙을 채택할 수 있다(예를 들어, 양성 프로그래밍 펄스는 로직 0을 초래할 수 있고 음성 프로그래밍 펄스는 로직 1을 초래할 수 있다).
도 5에 도시된 바와 같이, 예를 들어, P1, P2 및 P3은 예를 들어 로직 1이 되도록 프로그래밍된 메모리 셀의 세 부분을 나타낼 수 있고, N1, N2 및 N3은 예를 들어 로직 0이 되도록 프로그래밍된 메모리 셀의 세 부분을 나타낼 수 있다. 예를 들어, 양성 전압으로 양성 방식으로 판독할 때, 메모리 셀의 임계 전압(양성 전압) 분포는 다음과 같다: P1 < P2 < P3 < N1 < N2 <N3. 반대로, 예를 들어 음성 전압으로 음성 방식으로 판독할 때 메모리 셀의 임계 전압(음성 전압) 분포는 다음과 같다: |P3| > |P2| > |P1|> |N3|> |N2|> |N1|. 따라서, 양성 방식으로 판독이 이루어지면, 판독 전압(VDM+)은 로직 1로 프로그래밍된 메모리 셀의 예상 최고 임계 전압보다 더 크고 로직 0으로 프로그래밍된 메모리 셀의 예상 최저 임계 전압보다 더 낮게 선택될 수 있고, 음성 방식으로 판독이 이루어지면, 판독 전압(VDM-)은 로직 0으로 프로그래밍된 메모리 셀의 예상 최고 임계 전압 크기보다 더 크고 로직 1로 프로그래밍된 메모리 셀의 예상 최저 임계 전압 크기보다 더 낮은 크기를 갖도록 선택될 수 있다. 이 경우 메모리 셀을 정확하게 판독할 수 있다.
그러나, 실제로 서로 다른 로직 상태로 프로그래밍된 메모리 셀의 임계 전압 분포는 도 5에 도시된 바와 같이 임의의 중첩 없이 완전히 분리되지 않을 수 있다. 또한, 도 4c와 관련하여 앞서 설명한 바와 같이, 일 실시예에 따르면, 더 높은 임계 전압과 더 낮은 임계 전압의 분포는 윈도우에 의해 분리될 수 있지만, 또한, 이들은 실시예에 따라 특히 분포의 미부에서 중첩될 수 있다. 이와 관련하여 도 6a 및 도 6b에 관련하여 더 설명할 것이다.
도 6a에서 알 수 있는 바와 같이 분포의 미부 부분에 중첩 부분이 있다. 섹터(601)는 제1 전압(VDM0)의 인가를 예시한다. 예시된 실시예에서, 제1 전압은 양성 극성을 가질 수 있고, 따라서 양성 전압으로 로직 1에 프로그래밍된 메모리 셀과 "일관성(coherent)"이 있다. 일 실시예에서, VDM0의 크기는 "0" 로직 상태로 프로그래밍된 셀의 예상되는 최저 임계 전압 크기보다 더 낮도록, 예를 들어 부분 N에 대응하는 셀의 최저 임계 전압보다 더 낮도록 선택된다. 일 실시예에서, 메모리 셀은 제1 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM0에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM0에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제1 전압에 대한 그 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제1 전압에 응답하여 스위칭되는 로직 1로 프로그래밍된 메모리 셀(예를 들어, 부분 P1에 대응하는 메모리 셀); 제1 전압에 응답하여 스위칭되지 않는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, 부분 N에 대응하는 메모리 셀); 및 로직 1로 프로그래밍되지만 제1 전압에 응답하여 스위칭되지 않는 메모리 셀(예를 들어, 부분 P2에 대응하는 메모리 셀)- 예를 들어 그 일부 메모리 셀이 분포 중첩 내에 속하는 임계 전압을 나타냄 -. 이 경우, P1 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 1이 결정될 수 있다. 그러나, 다른 부분, 예를 들어 P2 및 N에 대응하는 메모리 셀의 로직 상태는 결정할 수 없다.
하나의 이러한 실시예에서, VDM0은 VDM0에 응답하여 스위칭되는 로직 1 메모리 셀을 정확하게 식별하기 위한 극성 및 크기를 가질 수 있다. 예를 들어, VDM0의 크기는 부분 P1에 대응하는 메모리 셀이 임계화되기에 충분히 높으며, 따라서 액세스 회로부가 이러한 메모리 셀을 로직 1로 판독할 수 있게 한다. 부분 P1에 대응하는 메모리 셀이 로직 1이라는 것을 정확하게 확인하는 것 외에도, 일 실시예에서, VDM0의 인가는 또한 스위칭되는 메모리 셀에 저장된 데이터를 리프레시하거나 강화한다. 하나의 이러한 실시예에서, 부분 P1에 대응하는 메모리 셀은 제1 전압에 응답하여 강화되며, 그 이유는 이러한 메모리 셀이 임계 이벤트를 경험하고, 따라서 제1 전압의 인가가 프로그래밍 효과를 갖기 때문이다. 하나의 이러한 예에서, 판독 극성은 스위칭되는 셀의 프로그램 극성과 일관성이 있으므로 판독 펄스 및 대응 임계 이벤트는 메모리 셀에 이미 저장된 동일한 로직 상태를 프로그래밍하는 기록 펄스와 동일한 효과를 갖는다. 따라서, 일 실시예에서, VDM0의 인가는 제1 전압에 응답하여 스위칭되는 메모리 셀을 리프레시하고, 이는 스위칭 메모리 셀의 상태의 드리프트를 방지할 수 있다.
또한, 도 6a에 도시된 바와 같이, 섹터(603)는 제2 전압(VDM1)의 인가를 예시한다. 예시된 실시예에서, 제2 전압은 음성 극성을 가질 수 있다. 예시된 실시예에서, 액세스 회로부는 제2 전압을 인가하는 동안 로직 1에 있는 것으로 결정된 부분 P1에 대응하는 메모리 셀을 마스킹할 수 있다. 일 실시예에서, 셀을 마스킹하는 것은 대응하는 디지트 라인을 오프 전환(즉, 접지)시키는 것에 대응한다. 일 실시예에서, VDM1의 크기는 "0" 로직 상태로 프로그래밍된 셀의 예상되는 최고 임계 전압 크기보다 더 크도록, 예를 들어 부분 N에 대응하는 셀의 최고 임계 전압 크기보다 더 크도록 선택된다. 일 실시예에서, 메모리 셀은 제2 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM1에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM1에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제2 전압에 대한 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제2 전압에 응답하여 스위칭되는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, 부분 N에 대응하는 메모리 셀); 및 제2 전압에 응답하여 스위칭되지 않는 로직 1로 프로그래밍된 메모리 셀(예를 들어, P2 부분에 대응하는 메모리 셀). 이 경우, N 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 0이 결정될 수 있다. 한편, 나머지 부분, 예를 들어, P2 부분에 대응하는 메모리 셀의 로직 상태는 또한, 예를 들어, 로직 1로 결정될 수 있다.
도 6b는 도 6a에 대응하는 이중 극성 판독의 결과를 예시한다. 이 분포에서, 제1 전압(VDM0)으로 메모리 셀을 판독할 때, 부분 P1에 대응하는 메모리 셀이 로직 1에 있는 것으로 결정될 수 있고; 제2 전압(VDM1)으로 메모리 셀을 판독할 때, 부분 N에 대응하는 메모리 셀이 로직 0에 있는 것으로 결정될 수 있고, 부분 P2에 대응하는 메모리 셀은 로직 1에 있는 것으로 결정될 수 있다. 부분 P1에 대응하는 메모리 셀의 로직 상태는 제1 전압의 인가에 기초하여 결정되었기 때문에, 이들 메모리 셀에 제2 전압을 인가할 필요가 없다.
앞서 설명한 바와 같이, 본 개시의 일 실시예에서, 더 높은 임계 전압 및 더 낮은 임계 전압의 분포가 분포의 미부에서 중첩될 수 있지만, 메모리 셀의 로직 상태는 또한 본 개시의 실시예에 따른 이중 극성 판독에 의해, 특히, 2회의 판독, 즉, 제1 전압(VDM0)을 인가한 제1 판독 및 제2 전압(VDM1)을 인가한 제2 판독에 기초하여 정확하게 결정될 수 있다.
더욱이, 본 발명자는 또한 메모리 셀의 임계 전압의 분포에서, 부분 P2에 대응하는 메모리 셀과 부분 N에 대응하는 메모리 셀의 임계 전압을 분리하기 위한 윈도우가 작으면, 제2 판독 동안 제2 전압(VDM1)의 크기를 선택하는 것이 어려울 수 있으며, 그 이유는 작은 윈도우에서 정확하게 제2 전압의 크기를 결정할 필요가 있기 때문이라는 것을 발견하였다. 달리 말해서, 메모리 셀을 판독하는 동안 오류율이 높을 수 있다. 따라서, 메모리 셀을 판독하는 동안 오류율을 더 감소시키는 방식을 찾는 것이 바람직하다.
도 7a는 본 개시의 실시예에 따른 메모리 셀의 또 다른 이중 극성 판독을 예시하는 도면이고, 도 7b는 본 개시의 실시예에 따른 도 7a에 대응하는 이중 극성 판독의 결과를 예시하는 차트이다.
도 7a의 실시예는 1) 도 7a에서 메모리 셀이 판독되는 VDM1이 도 6a에서 메모리 셀이 판독되는 VDM1의 크기보다 더 낮은 크기를 가질 수 있고, 2) 제3 판독이 메모리 셀의 로직 상태를 결정하는 것이 필요하다는 점에서 도 6a의 실시예와 다르다. 아래에서 더 상세히 설명할 것이다.
도 7a에 도시된 바와 같이, 양성 방식으로 이루어질 수 있는 제1 판독(판독 1) 동안, 액세스 회로부는 제1 전압(VDM0)을 메모리 셀에 인가할 수 있다. 제1 판독을 위한 동작은 도 6a와 관련하여 앞서 설명한 것과 동일하므로 중복을 피하기 위해 설명하지 않는다.
또한, 도 7a에 도시된 바와 같이, 음성 방식으로 이루어질 수 있는 제2 판독(판독 2) 동안, 액세스 회로부는 제2 전압(VDM1)을 메모리 셀에 인가할 수 있다. 예시된 실시예에서, 제2 전압은 음성 극성을 가질 수 있다. 예시된 실시예에서, 액세스 회로는 제2 전압을 인가하는 동안 로직 1로 결정된 부분(P1)에 대응하는 메모리 셀을 마스킹할 수 있다. 일 실시예에서, VDM1의 크기는 "0" 로직 상태로 프로그래밍된 셀의 예상되는 최고 임계 전압 크기보다 더 낮도록, 예를 들어 도 6a에 도시된 VDM1의 크기보다 더 낮은 부분 N에 대응하는 셀의 최고 임계 전압 크기보다 더 낮게 선택된다. 일 실시예에서, 메모리 셀은 제2 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM1에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM1에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제2 전압에 대한 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제2 전압에 응답하여 스위칭되는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, 부분 N1에 대응하는 메모리 셀); 제2 전압에 응답하여 스위칭되지 않는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, N2 부분에 대응하는 메모리 셀); 및 제2 전압에 응답하여 스위칭되지 않는 로직 1로 프로그래밍된 메모리 셀(예를 들어, P2 부분에 대응하는 메모리 셀). 이 경우, N1 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 0이 결정될 수 있다. 그러나, 다른 부분, 예를 들어 P2 및 N2에 대응하는 메모리 셀의 로직 상태는 결정할 수 없다.
하나의 이러한 실시예에서, VDM1은 VDM1에 응답하여 스위칭되는 로직 0 메모리 셀을 정확하게 식별하기 위한 극성 및 크기를 가질 수 있다. 예를 들어, VDM1의 크기는 부분 N1에 대응하는 메모리 셀이 임계화되기에 충분히 높으며, 따라서 액세스 회로부가 이러한 메모리 셀을 로직 0으로 판독할 수 있다. 부분 N1에 대응하는 메모리 셀이 로직 0이라는 것을 정확하게 확인하는 것 외에도, 일 실시예에서, VDM1의 인가는 또한 스위칭되는 메모리 셀에 저장된 데이터를 리프레시하거나 강화한다. 하나의 이러한 실시예에서, 부분 N1에 대응하는 메모리 셀은 제2 전압에 응답하여 강화되며, 그 이유는 이러한 메모리 셀이 임계 이벤트를 경험하고 따라서 제2 전압의 인가가 프로그래밍 효과를 갖기 때문이다. 하나의 이러한 예에서, 판독 극성은 스위칭되는 셀의 프로그램 극성과 일관성이 있으므로 판독 펄스 및 대응 임계 이벤트는 메모리 셀에 이미 저장된 동일한 로직 상태를 프로그래밍하는 기록 펄스와 동일한 효과를 갖는다. 따라서, 일 실시예에서, VDM1의 인가는 제2 전압에 응답하여 스위칭되는 메모리 셀을 리프레시하고, 이는 스위칭 메모리 셀의 상태의 드리프트를 방지할 수 있다.
더욱이, 도 7a에 도시된 바와 같이, 양성 방식으로 이루어질 수 있는 제3 판독(판독 3) 동안, 액세스 회로부는 메모리 셀에 제3 전압(VDM2)을 인가할 수 있다. 예시된 실시예에서, 제3 전압은 양성 극성을 가질 수 있다. 예시된 실시예에서, 액세스 회로부는 제3 전압을 인가하는 동안 로직 1 또는 로직 0에 있는 것으로 결정된 부분 P1 및 N1에 대응하는 메모리 셀을 마스킹할 수 있다. 일 실시예에서, VDM2의 크기는 "1" 로직 상태로 프로그래밍된 셀의 예상되는 최고 임계 전압 크기보다 더 크도록, 예를 들어 부분 P2에 대응하는 셀의 최고 임계 전압 크기보다 더 크도록, 따라서 제1 전압(VDM0)보다 더 크도록 선택된다. 일 실시예에서, 메모리 셀은 제3 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM2에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM2에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제3 전압에 대한 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제3 전압에 응답하여 스위칭되는 로직 1로 프로그래밍된 메모리 셀(예를 들어, 부분 P2에 대응하는 메모리 셀); 및 제3 전압에 응답하여 스위칭되지 않는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, N2 부분에 대응하는 메모리 셀). 이 경우, P2 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 1이 결정될 수 있다. 한편, 다른 부분, 예를 들어 N2에 대응하는 메모리 셀의 로직 상태가 또한 예를 들어 로직 0으로 결정될 수 있다.
하나의 이러한 실시예에서, VDM2는 VDM2에 응답하여 스위칭되는 로직 1 메모리 셀을 정확하게 식별하기 위한 극성 및 크기를 가질 수 있다. 예를 들어, VDM2의 크기는 부분 P2에 대응하는 메모리 셀이 임계화되기에 충분히 낮고, 따라서 액세스 회로부가 이러한 메모리 셀을 로직 1로 판독할 수 있게 한다. 부분 P2에 대응하는 메모리 셀이 로직 1이라는 것을 정확하게 확인하는 것 외에도, 일 실시예에서, VDM2의 인가는 또한 스위칭되는 메모리 셀에 저장된 데이터를 리프레시하거나 강화한다. 하나의 이러한 실시예에서, 부분 P2에 대응하는 메모리 셀은 제3 전압에 응답하여 강화되며, 그 이유는 이러한 메모리 셀이 임계 이벤트를 경험하고 따라서 제3 전압의 인가가 프로그래밍 효과를 갖기 때문이다. 하나의 이러한 예에서, 판독 극성은 스위칭되는 셀의 프로그램 극성과 일관성이 있으므로 판독 펄스 및 대응 임계 이벤트는 메모리 셀에 이미 저장된 동일한 로직 상태를 프로그래밍하는 기록 펄스와 동일한 효과를 갖는다. 따라서, 일 실시예에서, VDM2의 인가는 제3 전압에 응답하여 스위칭되는 메모리 셀을 리프레시하고, 이는 스위칭 메모리 셀의 상태의 드리프트를 방지할 수 있다.
도 7b는 도 7a에 대응하는 이중 극성 판독의 결과를 예시한다. 이 분포에서, 제1 전압(VDM0)으로 메모리 셀을 판독할 때, 부분 P1에 대응하는 메모리 셀이 로직 1에 있는 것으로 결정될 수 있고; 제2 전압(VDM1)으로 메모리 셀을 판독할 때, 부분 N1에 대응하는 메모리 셀이 로직 0에 있는 것으로 결정될 수 있고; 제3 전압(VDM2)으로 메모리 셀을 판독할 때, 부분 P2에 대응하는 메모리 셀이 로직 1에 있는 것으로 결정될 수 있고, 부분 N2에 대응하는 메모리 셀은 로직 0에 있는 것으로 결정될 수 있다. 일 실시예에서, 제1 전압(VDM0)은 모든 메모리 셀에 인가될 수 있고, 제2 전압(VDM1)은 부분 P2 및 N에 대응하는 메모리 셀에 인가될 수 있고, 제3 전압(VDM2)은 부분(P2, N2)에 대응하는 메모리 셀에 인가될 수 있다. 말하자면, 각각의 판독 전압이 메모리 셀에 인가될 때 로직 상태가 결정된 메모리 셀은 액세스 회로부에 의해 마스킹되어 이들 메모리 셀을 불필요하게 프로그래밍하고 전력 소비를 증가시키는 것을 방지한다.
도 7a에 도시된 본 개시의 실시예에서 알 수 있는 바와 같이, 메모리 셀을 판독하는 횟수가 1회 증가하더라도, 도 6a에 도시된 실시예와 비교하여, 제2 판독 동안 더 낮은 크기를 갖는 판독 전압(예를 들어, VDM1)을 선택함으로써 더 높은 여유가 얻어질 수 있다. 메모리 셀의 로직 상태가 정확하게 결정되지 않을 가능성을 감소시킬 수 있고, 이에 따라 메모리 셀을 판독하는 동안 오류율을 감소시킬 수 있다.
도 8a는 본 개시의 실시예에 따른 메모리 셀의 다른 이중 극성 판독을 예시하는 도면이고, 도 8b는 본 개시의 실시예에 따른 도 8a에 대응하는 이중 극성 판독의 결과를 예시하는 차트이다.
도 8a의 실시예는 1) 도 8a에서 메모리 셀이 판독되는 VDM2이 도 7a에서 메모리 셀이 판독되는 VDM2의 크기보다 더 낮은 크기를 가질 수 있고, 2) 제4 판독은 메모리 셀의 로직 상태를 결정하는 것이 필요하다는 점에서 도 7a의 실시예와 다르다. 아래에서 더 상세히 설명할 것이다.
도 8a의 제1 판독(판독 1) 및 제2 판독(판독 2)의 동작은 도 7a의 동작과 동일하며, 따라서 중복을 피하기 위해 그 설명을 생략한다.
더욱이, 도 8a에 도시된 바와 같이, 양성 방식으로 이루어질 수 있는 제3 판독(판독 3) 동안, 액세스 회로는 메모리 셀에 제3 전압(VDM2)을 인가할 수 있다. 예시된 실시예에서, 제3 전압은 양성 극성을 가질 수 있다. 예시된 실시예에서, 액세스 회로부는 제3 전압을 인가하는 동안 로직 1 또는 로직 0에 있는 것으로 결정된 부분 P1 및 N1에 대응하는 메모리 셀을 마스킹할 수 있다. 일 실시예에서, VDM2의 크기는 "1" 로직 상태로 프로그래밍된 셀의 예상되는 최고 임계 전압 크기보다 더 낮고, 예를 들어 부분 P3에 대응하는 셀의 최고 임계 전압 크기보다 더 낮고 제1 전압(VDM0)보다 더 크도록 선택된다. 일 실시예에서, 메모리 셀은 제3 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM2에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM2에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제3 전압에 대한 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제3 전압에 응답하여 스위칭되는 로직 1로 프로그래밍된 메모리 셀(예를 들어, 부분 P2'에 대응하는 메모리 셀); 제3 전압에 응답하여 스위칭되지 않는 로직 1로 프로그래밍된 메모리 셀(예를 들어, 부분 P3에 대응하는 메모리 셀); 및 제3 전압에 응답하여 스위칭되지 않는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, N2 부분에 대응하는 메모리 셀). 이 경우, P2' 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 1이 결정될 수 있다. 그러나, 다른 부분, 예를 들어 P3 및 N2에 대응하는 메모리 셀의 로직 상태는 결정할 수 없다.
하나의 이러한 실시예에서, VDM2는 VDM2에 응답하여 스위칭되는 로직 1 메모리 셀을 정확하게 식별하기 위한 극성 및 크기를 가질 수 있다. 예를 들어, VDM2의 크기는 부분 P2'에 대응하는 메모리 셀이 임계값이 되도록 하기에 충분히 높으며, 따라서 액세스 회로부가 이러한 메모리 셀을 로직 1로 판독할 수 있게 한다. 부분 P2'에 대응하는 메모리 셀이 로직 1이라는 것을 정확하게 확인하는 것 외에도, 일 실시예에서, VDM2의 인가는 또한 스위칭되는 메모리 셀에 저장된 데이터를 리프레시하거나 강화한다. 하나의 이러한 실시예에서, 부분 P2'에 대응하는 메모리 셀은 제3 전압에 응답하여 강화되며, 그 이유는 이러한 메모리 셀이 임계 이벤트를 경험하고, 따라서 제3 전압의 인가가 프로그래밍 효과를 갖기 때문이다. 하나의 이러한 예에서, 판독 극성은 스위칭되는 셀의 프로그램 극성과 일관성이 있으므로 판독 펄스 및 대응 임계 이벤트는 메모리 셀에 이미 저장된 동일한 로직 상태를 프로그래밍하는 기록 펄스와 동일한 효과를 갖는다. 따라서, 일 실시예에서, VDM2의 인가는 제3 전압에 응답하여 스위칭되는 메모리 셀을 리프레시하고, 이는 스위칭 메모리 셀의 상태의 드리프트를 방지할 수 있다.
더욱이, 도 8a에 도시된 바와 같이, 음성 방식으로 이루어질 수 있는 제4 판독(판독 4) 동안, 액세스 회로부는 메모리 셀에 제4 전압(VDM3)을 인가할 수 있다. 예시된 실시예에서, 제4 전압은 음성 극성을 가질 수 있다. 예시된 실시예에서, 액세스 회로부는 제4 전압을 인가하는 동안 로직 1 또는 로직 0으로 결정된 부분(P1, N1, P2')에 대응하는 메모리 셀을 마스킹할 수 있다. 예시된 실시예에서, VDM3의 크기는 "0" 로직 상태로 프로그래밍된 셀의 예상되는 최고 임계 전압 크기보다 더 크도록, 예를 들어, N2 부분에 대응하는 셀의 최고 임계 전압 크기보다 더 크고, 따라서 제2 전압(VDM1)의 크기보다 더 크도록 선택된다. 일 실시예에서, 메모리 셀은 제4 전압에 대한 전기적 응답을 나타낸다. 예를 들어, 일 실시예에서, 메모리 셀은 VDM3에 응답하여 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 주어진 메모리 셀이 VDM3에 응답하여 스위칭되는지 여부는 예를 들어, 메모리 셀이 로직 1 또는 로직 0 중 어느 것으로 프로그래밍되는지 여부 및 메모리 셀이 분포 사이의 중첩 범위에서 임계 전압을 나타내는지 여부에 의존한다. 일 실시예에서, 메모리 셀은 인가된 전압이 나타내는 임계 전압보다 더 큰 크기를 갖는 경우 인가된 전압에 응답하여 스위칭된다. 따라서, 복수의 메모리 셀은 제4 전압에 대한 응답을 기초로 그룹화될 수 있으며, 이는 다음을 포함한다: 제4 전압에 응답하여 스위칭되는 로직 0으로 프로그래밍된 메모리 셀(예를 들어, 부분 N2에 대응하는 메모리 셀); 및 제4 전압에 응답하여 스위칭되지 않는 로직 1로 프로그래밍된 메모리 셀(예를 들어, 부분 P3에 대응하는 메모리 셀). 이 경우, N2 부분에 대응하는 메모리 셀의 로직 상태, 예를 들어 로직 0이 결정될 수 있다. 한편, 다른 부분, 예를 들어 P3에 대응하는 메모리 셀의 로직 상태가 또한 예를 들어, 로직 1로 결정될 수 있다.
하나의 이러한 실시예에서, VDM3은 VDM3에 응답하여 스위칭되는 로직 0 메모리 셀을 정확하게 식별하기 위한 극성 및 크기를 가질 수 있다. 예를 들어, VDM3의 크기는 부분 N2에 대응하는 메모리 셀이 임계값이 되도록 하기에 충분히 낮고, 따라서 액세스 회로부가 이러한 메모리 셀을 로직 0으로 판독할 수 있게 한다. 부분 N2에 대응하는 메모리 셀이 로직 0이라는 것을 정확하게 확인하는 것 외에도, 일 실시예에서, VDM3의 인가는 또한 스위칭되는 메모리 셀에 저장된 데이터를 리프레시하거나 강화한다. 하나의 이러한 실시예에서, 부분 N2에 대응하는 메모리 셀은 제4 전압에 응답하여 강화되며, 그 이유는 이러한 메모리 셀이 임계 이벤트를 경험하고 따라서 제4 전압의 인가가 프로그래밍 효과를 갖기 때문이다. 하나의 이러한 예에서, 판독 극성은 스위칭되는 셀의 프로그램 극성과 일관성이 있으므로 판독 펄스 및 대응 임계 이벤트는 메모리 셀에 이미 저장된 동일한 로직 상태를 프로그래밍하는 기록 펄스와 동일한 효과를 갖는다. 따라서, 일 실시예에서, VDM3의 인가는 제4 전압에 응답하여 스위칭되는 메모리 셀을 리프레시하고, 이는 스위칭 메모리 셀의 상태의 드리프트를 방지할 수 있다.
도 8b는 도 8a에 대응하는 이중 극성 판독의 결과를 예시한다. 이 분포에서, 제1 전압(VDM0)으로 메모리 셀을 판독할 때, 부분 P1에 대응하는 메모리 셀이 로직 1에 있는 것으로 결정될 수 있고; 제2 전압(VDM1)으로 메모리 셀을 판독할 때, 부분 N1에 대응하는 메모리 셀이 로직 0에 있는 것으로 결정될 수 있고; 제3 전압(VDM2)으로 메모리 셀을 판독할 때, 부분 P2'에 대응하는 메모리 셀이 로직 1에 있는 것으로 결정될 수 있고; 제4 전압(VDM3)으로 메모리 셀을 판독할 때, 부분 N2에 대응하는 메모리 셀이 로직 0에 있는 것으로 결정될 수 있고, 부분 P3에 대응하는 메모리 셀은 로직 1에 있는 것으로 결정될 수 있다. 일 실시예에서, 제1 전압(VDM0)은 모든 메모리 셀에 인가될 수 있고, 제2 전압(VDM1)은 부분 P2 및 N에 대응하는 메모리 셀에 인가될 수 있고, 제3 전압(VDM2)은 부분(P2, N2)에 대응하는 메모리 셀에 인가될 수 있고, 제4 전압(VDM3)은 부분(P3, N2)에 대응하는 메모리 셀에 인가될 수 있다. 말하자면, 각각의 판독 전압이 메모리 셀에 인가될 때 로직 상태가 결정된 메모리 셀은 액세스 회로부에 의해 마스킹되어 이들 메모리 셀을 불필요하게 프로그래밍하고 전력 소비를 증가시키는 것을 방지한다.
도 8a에 도시된 본 개시의 실시예에서 알 수 있는 바와 같이, 메모리 셀을 판독하는 횟수가 1회 증가하더라도, 도 7a에 도시된 실시예와 비교하여, 제3 판독 동안 더 낮은 크기를 갖는 판독 전압(예를 들어, VDM2)을 선택함으로써 더 높은 여유가 얻어질 수 있다. 메모리 셀의 로직 상태가 정확하게 결정되지 않을 가능성을 감소시킬 수 있고, 이에 따라 메모리 셀을 판독하는 동안 오류율을 더욱 감소시킬 수 있다.
본 개시의 실시예에 따르면, 메모리 셀의 판독 횟수는 4, 5, 6 이상이 될 수 있음에 유의한다. 일반적으로, 메모리 셀을 판독하는 횟수가 더 많을수록 메모리 셀을 판독하는 동안 오류율이 더 낮아진다. 메모리 셀의 판독 속도를 고려할 때, 메모리 셀의 판독 횟수와 메모리 셀 판독 동안의 오류율 사이에 절충이 있을 수 있다. 달리 말해서, 메모리 셀을 판독 전에 메모리 셀을 판독 위한 횟수가 미리 설정될 수 있다.
본 개시의 일 실시예에 따르면, 적절한 판독 전압의 선택은 상기 판독 전압(VDMi)을 결정론적 스위칭된 비트 수에 대응하는 전압으로서 정의함으로써 수행된다. 이와 관련하여, 판독 중에 임계 이벤트가 적용된 셀의 수를 고려하도록 구성된 카운터가 사용될 수 있다. 판독 동작에서, 증가하는 바이어스 전압이 스위칭된 비트의 수가 미리 결정된 값에 도달할 때까지 0으로부터 증가하는 방식으로 전압 램프가 인가된다.
더 구체적으로, 본 실시예에 따르면, 로직 1로 프로그래밍된 셀의 총 수가 J이고 로직 0으로 프로그래밍된 셀의 총 수가 K인 경우, 이때, 제1 판독 전압은 스위칭된 비트의 수가 aJ와 같아질 때까지 특정 시간 동안 제1 램프에 대응하고, 여기서, a는 0<a<1이며 필요와 상황에 따라 선택된다(예를 들어, 1/2). 그 후, 제2 램프가 특정 시간 동안 인가되고 0으로부터 증가된 판독된 스위칭된 비트의 수가 -bK와 같을 때까지 증가되며, 여기서, -1<b<0이며 필요와 상황에 따라 선택된다(예를 들어, -2/3). 이 제2 램프는 제2 판독 전압에 대응한다. 그런 다음, 제3 램프가 인가되고 0으로부터 증가된 판독된 스위칭된 바이트의 수가 cJ와 같아질 때까지 증가하고, 여기서, c는 0<c<(1-a)이며 필요와 상황에 따라 선택된다(예를 들어, 1/4). 이 제3 램프는 제3 판독 전압에 대응한다. 그런 다음, 제4 램프가 인가되고 0에서 증가된 판독된 스위칭된 비트의 수가 K+bK와 같을 때까지 증가한다(음의 경사를 가짐). 이 제4 램프는 제4 판독 전압에 대응한다.
도 9는 본 개시의 실시예에 따른 메모리 셀을 판독하는 방법을 예시하는 흐름도이다. 도 9와 관련하여 설명된 프로세스는 하드웨어 로직 및 회로부에 의해 수행될 수 있다. 이중 극성 판독을 수행할 수 있는 회로부의 예가 도 11에 예시되어 있다. 예를 들어, 다음 프로세스는 아래에서 도 11과 관련하여 설명될 액세스 회로부 및 감지 회로부와 같은 액세스 회로부 및 감지 회로부에 의해 수행되는 것으로 설명된다. 그러나, 다른 실시예는 프로세스를 수행하기에 적절한 상이한 회로부 구성을 포함할 수 있다.
도 9를 참조하면, 방법(900)은 실시예에 따른 이중 극성 판독 시퀀스를 수행하는 방법이며, 이는 복수의 메모리 셀에 제1 극성의 제1 전압을 인가하는 단계(S910); 복수의 메모리 셀 중 하나 이상에 제2 극성의 제2 전압을 인가하는 단계(S930); 복수의 메모리 셀 중 하나 이상에 제1 극성의 적어도 제3 전압을 인가하는 단계(S950); 제1, 제2 및 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하는 단계(S970); 및 제1, 제2 및 제3 전압에 대한 전기적 응답에 기초하여 메모리 셀의 로직 상태를 결정하는 단계(S990)를 포함한다. 도 9에 도시된 단계는 예시의 목적만을 위한 것이며, 단계가 이 순서로 수행됨을 나타내지 않는다는 것에 유의한다. 특히, 메모리 셀에 판독 전압을 인가한 후, 판독 전압에 대한 전기적 응답을 검출하는 단계가 수행될 수 있고, 그 후 전기적 응답에 기초하여 메모리 셀의 로직 상태를 결정하는 단계가 또한 수행될 수 있다. 아래에서 방법에 대해 더 상세히 설명할 것이다.
본 개시의 일 실시예에서, 메모리 셀을 판독하기 전에, 액세스 회로부는 데이터를 복수의 메모리 셀에 기록한다. 예를 들어, 액세스 회로부는 로직 0들 및 로직 1들을 도 1의 메모리 셀(100)과 같은 복수의 메모리 셀에 기록한다. 일 실시예에서, 액세스 회로부는 음성 극성을 갖는 프로그래밍 펄스를 인가함으로써 로직 0들을 기록하고 양성 극성을 갖는 프로그래밍 펄스를 인가함으로써 로직 1들을 기록할 수 있다. 반대의 규칙도 채택할 수 있다.
복수의 메모리 셀에 데이터를 기록한 후, 액세스 회로부는 이중 극성 판독 시퀀스를 사용하여 복수의 메모리 셀을 판독할 수 있다. 일 실시예에서, 이중 극성 판독 시퀀스는 단계 S910에서 제1 극성을 갖는 제1 전압을 복수의 메모리 셀에 인가하는 것을 수반한다. 제1 전압은 예를 들어 도 7a 및 도 8a와 관련하여 설명된 VDM0과 동일할 수 있다. 앞서 설명한 바와 같이, 전압 펄스의 형상은 박스형, 램프형, 또는 메모리 셀이 임계 전압을 나타내도록 하는 다른 적절한 형상일 수 있다. 제1 전압 펄스의 크기 및 지속기간은 도 1과 관련하여 상기에 설명된 것과 동일하거나, 메모리 셀을 판독할 수 있게 메모리 셀이 전기적 응답을 나타내도록 하는 다른 적절한 크기 및 지속기간일 수 있다.
제1 전압을 인가한 후, 감지 회로부는 제1 전압에 대한 복수의 메모리 셀의 제1 전기적 응답을 검출한다. 예를 들어, 일 실시예에서, 감지 회로부는 주어진 메모리 셀의 단자에 걸친 전압 강하(예를 들어, 임계 전압), 주어진 메모리 셀을 통한 전류, 및 주어진 메모리 셀의 임계 이벤트 중 하나를 검출한다. 일 실시예에서, 메모리 셀에 대한 임계 전압을 검출하는 것은 셀의 임계 전압이 기준 전압, 예를 들어 제1 전압보다 더 낮거나 더 높다는 것을 결정하는 것을 포함할 수 있다.
제1 전기적 응답에 기초하여, 액세스 회로부는 메모리 셀 중 일부의 로직 상태를 결정할 수 있다. 예를 들어, 일 실시예에서, 액세스 회로부는 제1 전기적 응답에 기초하여 메모리 셀이 제1 로직 상태(예를 들어, 로직 1)에 있는지 또는 메모리 셀의 로직 상태가 결정적이지 않은지를 결정한다. 일 실시예에서, 액세스 회로부는 메모리 셀이 제1 전압에 응답하여 스위칭되는 경우 메모리 셀이 로직 1인 것으로 결정한다. 감지 회로부가 주어진 메모리 셀을 통한 전류를 검출하는 일 실시예에서, 액세스 회로부는 전류가 제1 전압에 응답한 임계 전류 이상이라는 검출에 기초하여 주어진 메모리 셀이 제1 로직 상태에 있다고 결정한다. 일 실시예에서, 임계 이벤트는 셀(예를 들어, 비-상 변화 칼코게나이드 자가 선택 메모리 물질)을 높은 저항률에서 낮은 저항률 상태로 스위칭되어, 임계 전류 이상인 전류를 초래한다. 일 실시예에서, 임계 전류는 1-10μA(마이크로암페어)의 범위이다. 그러나, 다른 실시예는 예를 들어 저장 물질의 특성(예를 들어, 저장 물질의 전도도)에 따라 1μA보다 더 낮거나 10μA보다 더 높은 임계 전류를 가질 수 있다.
하나의 이러한 실시예에서, 액세스 회로부는 메모리 셀이 제1 전압에 응답하여 스위칭되지 않으면 메모리 셀의 상태가 결정적이지 않다고 결정한다. 감지 회로부가 주어진 메모리 셀을 통한 전류를 검출하는 일 실시예에서, 액세스 회로부는 전류가 제1 전압에 응답하여 제1 임계 전류보다 더 작은 경우 주어진 메모리 셀의 로직 상태가 결정적이지 않다고 결정한다. 일 실시예에서, 액세스 회로부는 메모리 셀의 로직 상태가 제1 전압에 기초하여 결정적이지 않은지 여부에 기초하여 메모리 셀에 제2 전압을 인가할지 여부를 결정한다.
예를 들어, 액세스 회로부가 메모리 셀이 제1 로직 상태에 있다고 결정하면, 액세스 회로부는 제2 전압으로부터 메모리 셀을 마스킹할 수 있다. 메모리 셀이 제1 또는 제2 로직 상태에 있는지 여부가 결정적이지 않으면, 액세스 회로부는 메모리 셀에 제2 극성을 갖는 제2 전압을 인가한다.
방법(900)은 또한 단계 930에서 복수의 메모리 셀 중 하나 이상에 제2 극성을 갖는 제2 전압을 인가하는 단계를 수반한다. 제2 전압은 제1 전압과 상이한 극성을 갖는다. 제2 전압 펄스의 지속기간은 제1 전압 펄스와 동일하거나 유사할 수 있다. 일 실시예에서, 제2 전압은 예를 들어 도 7a 및 도 8a와 관련하여 설명된 VDM1과 동일할 수 있다.
제2 전압을 인가한 후, 감지 회로부는 제2 전압에 대한 복수의 메모리 셀 중 일부의 제2 전기적 응답을 검출한다. 예를 들어, 일 실시예에서, 감지 회로부는 주어진 메모리 셀의 단자에 걸친 전압 강하(예를 들어, 임계 전압), 주어진 메모리 셀을 통한 전류, 및 주어진 메모리 셀의 임계 이벤트 중 하나를 검출한다. 일 실시예에서, 메모리 셀에 대한 임계 전압을 검출하는 것은 셀의 임계 전압이 기준 전압, 예를 들어 제2 전압보다 더 낮거나 더 높다는 것을 결정하는 것을 포함할 수 있다.
제2 전기적 응답에 기초하여, 액세스 회로부는 메모리 셀 중 일부의 로직 상태를 결정할 수 있다. 예를 들어, 일 실시예에서, 액세스 회로부는 제2 전기적 응답에 기초하여 메모리 셀이 제2 로직 상태(예를 들어, 로직 0)에 있는지 또는 메모리 셀의 로직 상태가 결정적이지 않은지를 결정한다. 일 실시예에서, 액세스 회로부는 메모리 셀이 제2 전압에 응답하여 스위칭되는 경우 메모리 셀이 로직 0인 것으로 결정한다. 감지 회로부가 주어진 메모리 셀을 통한 전류를 검출하는 일 실시예에서, 액세스 회로부는 전류가 제2 전압에 응답한 임계 전류 이상이라는 검출에 기초하여 주어진 메모리 셀이 제2 로직 상태에 있다고 결정한다. 일 실시예에서, 임계 이벤트는 셀(예를 들어, 비-상 변화 칼코게나이드 자가 선택 메모리 물질)을 높은 저항률에서 낮은 저항률 상태로 스위칭되어, 임계 전류 이상인 전류를 초래한다. 일 실시예에서, 임계 전류는 1-10μA(마이크로암페어)의 범위이다. 그러나, 다른 실시예는 예를 들어 저장 물질의 특성(예를 들어, 저장 물질의 전도도)에 따라 1μA보다 더 낮거나 10μA보다 더 높은 임계 전류를 가질 수 있다.
하나의 이러한 실시예에서, 액세스 회로부는 메모리 셀이 제2 전압에 응답하여 스위칭되지 않으면 메모리 셀의 상태가 결정적이지 않다고 결정한다. 감지 회로부가 주어진 메모리 셀을 통한 전류를 검출하는 일 실시예에서, 액세스 회로부는 전류가 제2 전압에 응답하여 제2 임계 전류보다 더 작은 경우 주어진 메모리 셀의 로직 상태가 결정적이지 않다고 결정한다. 일 실시예에서, 액세스 회로부는 메모리 셀의 로직 상태가 제2 전압에 기초하여 결정적이지 않은지 여부에 기초하여 메모리 셀에 제3 전압을 인가할지 여부를 결정한다.
예를 들어, 액세스 회로부가 메모리 셀이 제2 로직 상태에 있다고 결정하면, 액세스 회로부는 제3 전압으로부터 메모리 셀을 마스킹할 수 있다. 메모리 셀이 제1 또는 제2 로직 상태에 있는지 여부가 결정적이지 않으면, 액세스 회로부는 메모리 셀에 제1 극성을 갖는 제3 전압을 인가한다.
단계 S950에서, 제3 전압이 도 7a와 관련하여 설명된 VDM2와 동일한 경우, 복수의 메모리 셀의 로직 상태가 검출 및 결정 단계 후에 결정될 수 있다. 제3 전압이 도 8a와 관련하여 설명된 VDM2와 동일한 경우, 검출 및 결정의 각각의 단계 후에, 방법은 복수의 메모리 셀 중 하나 이상에 제2 극성을 갖는 제4 전압을 인가하는 단계를 더 포함하고, 이는 도 9에 도시되어 있지 않다. 제4 전압은 도 8a와 관련하여 설명된 VDM3과 동일할 수 있다. 로직 상태가 결정된 메모리 셀은 제4 전압을 인가하는 동안 액세스 회로에 의해 마스킹된다. 그 후, 검출 및 결정의 추가 단계가 수행된다. 그 후, 복수의 메모리 셀의 로직 상태가 결정될 수 있다. 검출 및 결정 단계에 대한 설명은 앞서 설명한 것과 동일하거나 유사하고, 중복을 피하기 위해 생략된다.
도 10은 본 개시의 실시예에 따른 메모리 셀을 판독하는 일반적인 방법을 예시하는 흐름도이다. 도 10에 도시된 방법(1000)에서, 복수의 메모리 셀을 판독하기 전에, 판독 횟수 K가 미리 설정될 수 있다. 본 개시의 바람직한 실시예에 따르면, 크게 감소된 오류율을 갖는 판독 동작을 획득하기 위해 적어도 4개의 판독이 수행되며, 따라서, K는 도 8a에 도시되고 설명된 실시예에 대응하는 도 10의 흐름도에서 4와 같을 수 있다.
도 11은 본 개시의 일 실시예에 따른 메모리 셀 판독 시스템을 예시하는 도면이며, 이는 본 개시의 판독 시퀀스를 수행할 수 있는 시스템(1100)의 하이-레벨 스킴이다. 시스템(1100)은 메모리 디바이스(1110)를 포함하고, 이는 차례로 메모리 셀(1120)의 어레이 및 메모리 셀(1120)에 동작 가능하게 결합된 회로 부분(1130)을 포함하며; 메모리 셀(1120) 및 회로 부분(1130)은 본 출원에서 메모리 부분(1100')으로 지칭되는 메모리 부분을 형성한다.
메모리 디바이스(1110)는 예를 들어 호스트(1150)에 의한 명령에 응답하여 메모리 액세스 명령을 생성하는 제어 로직을 나타내는 메모리 제어기(1140)를 포함한다. 메모리 제어기(1140)는 메모리 부분(1100')에 액세스한다. 본 개시가 특정 아키텍처에 의해 제한되지 않지만, 일 실시예에서, 메모리 제어기(1140)는 또한 특히 호스트 프로세서(1160)의 일부로서 호스트 (1160)에서 구현될 수 있다. 제어기(1140)는 임베디드 펌웨어를 포함할 수 있고 메모리 부분(1100')의 동작을 관리 및 제어하도록 구성된다.
메모리 디바이스(1110)는 또한 제어기(1140)에 결합된 프로세서 유닛, 안테나, 호스트 디바이스와의 연결 수단(도시되지 않음) 등과 같은 다른 컴포넌트를 포함할 수 있다.
다수의 신호 라인은 메모리 제어기(1140)와 메모리 부분(1100')을 결합한다. 예를 들어, 이러한 신호 라인은 클록, 명령/어드레스 및 기록 데이터(DQ), 판독 DQ, 및 0개 이상의 다른 신호 라인을 포함할 수 있다. 일반적으로, 메모리 제어기(1140)는 적절한 버스를 통해 메모리 부분(1100')에 동작 가능하게 결합된다.
메모리 부분(1100')은 시스템(1100)에 대한 메모리 리소스를 나타낸다. 메모리 셀은 데이터를 저장하는 디바이스 또는 위치일 수 있다. 일 실시예에서, 메모리 셀의 어레이(1120)는 워드라인(행) 및 비트라인(행 내의 개별 비트) 제어를 통해 액세스되는 데이터 행으로서 관리된다. 일 실시예에서, 메모리 셀의 어레이(1120)는 도 2의 메모리 셀 어레이(200)와 같은 3D 크로스포인트 어레이를 포함한다. 메모리 셀의 어레이(1120)는 메모리의 개별 채널, 랭크 및 뱅크로 구성될 수 있다. 채널은 메모리 부분 내의 저장 위치에 대한 독립적인 제어 경로이다. 랭크는 여러 메모리 디바이스에 걸친 공통 위치(예를 들어, 서로 다른 디바이스 내의 동일한 행 어드레스)를 지칭한다. 뱅크는 메모리 디바이스 내의 메모리 위치의 어레이를 지칭한다. 일 실시예에서, 메모리 뱅크는 서브 뱅크에 대한 공유 회로부(예를 들어, 드라이버, 신호 라인, 제어 로직)의 적어도 일부를 갖는 서브 뱅크로 분할된다. 채널, 랭크, 뱅크 또는 메모리 위치의 기타 조직 및 조직의 조합이 물리적 리소스와 중첩될 수 있음을 이해할 수 있다. 예를 들어, 동일한 물리적 메모리 위치는 특정 채널을 통해 특정 뱅크로서 액세스될 수 있으며 이 뱅크는 또한 랭크에 속할 수 있다. 따라서, 메모리 리소스의 구성은 배타적이기보다는 포괄적인 방식으로 이해될 것이다.
일 실시예에서, 메모리 제어기(1140)는 리프레시(REF) 로직(1141)을 포함한다. 일 실시예에서, 리프레시 로직(1141)은 리프레시를 위한 위치 및 수행할 리프레시 유형을 표시한다. 리프레시 로직(1141)은 메모리 내에서 자가 리프레시를 트리거할 수 있고, 리프레시 동작의 실행을 트리거하기 위해 리프레시 명령을 발신함으로써 외부 리프레시를 발행할 수 있다.
일 실시예에서, 액세스 회로부(1131)는 이중 극성 판독 시퀀스에 의해 리프레시되지 않은 임의의 액세스된 메모리 셀의 리프레시(예를 들어, 재프로그래밍)를 수행한다. 따라서, 메모리 셀의 완전한 리프레시는 대부분 메모리 판독 시퀀스의 부작용으로 최소한의 추가적인 리프레시 동작을 동반하는 것으로 달성될 수 있다.
도 11에 예시된 실시예에서, 메모리 제어기(1140)는 오류 정정 회로부를 포함한다. 오류 검출/정정 회로부(1142)는 메모리 부분으로부터 판독된 데이터에서 발생하는 오류를 검출하기 위해 오류 정정 코드(ECC)를 구현하기 위한 하드웨어 로직을 포함할 수 있다. 일 실시예에서, 오류 검출/정정 회로부(1142) 또한 (구현된 ECC 코드에 기초한 특정 오류율까지) 오류를 정정한다. 그러나, 다른 실시예에서, 오류 검출/정정 회로부(1142)는 오류를 검출할 뿐 정정하지는 않는다.
예시된 실시예에서, 메모리 제어기(1140)는 메모리 부분에 발신할 명령을 생성하기 위한 로직 또는 회로부를 나타내는 명령(CMD) 로직(1143)을 포함한다. 메모리 제어기는 또한 판독 동작 동안 스위칭된 비트의 수를 카운트하도록 구성된 위에 개시된 카운터와 같은 카운터(1144)를 포함할 수 있다. 분명히, 다른 아키텍처도 사용될 수 있으며, 예를 들어, 카운터는 호스트(1150) 또는 또한 회로 부분(1130)에 내장될 수 있다.
수신된 명령 및 어드레스 정보에 기초하여, 회로 부분(1130)의 액세스 회로부(1131)는 본 개시의 판독 시퀀스와 같은 명령을 실행하기 위한 동작을 수행한다. 하나의 이러한 실시예에서, 회로 부분(1130)은 제1 전압, 제2 전압, 및 제3 전압에 대한 하나 이상의 메모리 셀의 전기적 응답을 검출하기 위한 감지 회로부(1132)를 포함한다. 일 실시예에서, 감지 회로부(1132)는 감지 증폭기를 포함한다. 도 11은 메모리 부분에 내장된 액세스 회로부(1131) 및 감지 회로부(1132)를 예시하지만, 그러나, 다른 실시예는 메모리 부분과 별개인 액세스 회로부 및/또는, 감지 회로부를 포함할 수 있다. 예를 들어, 액세스 회로부 및 감지 회로부는 메모리 제어기(1140)와 같은 메모리 제어기에 포함될 수 있다.
일 실시예에서, 메모리 부분(1100')은 하나 이상의 레지스터(1133)를 포함한다. 레지스터(1133)는 메모리 부분의 동작을 위한 구성 또는 설정을 제공하는 하나 이상의 저장 디바이스 또는 저장 위치를 나타낸다. 더욱이, 일 실시예에서, 회로 부분(1130)은 또한 디코딩 회로부(1134)를 포함한다.
호스트 디바이스(11500)는 본 출원에 설명된 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내며, 랩톱 컴퓨터, 데스크탑 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 임베디드 컴퓨팅 디바이스 또는 스마트폰과 같은 기타 전자 디바이스일 수 있다. 메모리 디바이스는 또한 호스트 디바이스에 내장될 수 있다.
일 실시예에서, 시스템(1100)은 프로세서(1160)에 결합된 인터페이스(1170)를 포함하며, 이는 더 높은 대역폭 연결을 필요로 하는 시스템 컴포넌트 또는 그래픽 인터페이스 컴포넌트를 위한 더 높은 속도의 인터페이스 또는 고처리량 인터페이스를 나타낼 수 있다. 인터페이스(1170)는 독립형 컴포넌트이거나 프로세서 다이에 통합될 수 있는 "노스 브리지" 회로를 나타낼 수 있다. 그래픽 인터페이스는 시스템(1100)의 사용자에게 시각적 디스플레이를 제공하기 위해 그래픽 컴포넌트와 인터페이싱한다. 일 실시예에서, 그래픽 인터페이스는 메모리 디바이스에 저장된 데이터에 기초하여 또는 프로세서에 의해 실행되는 동작에 기초하여 또는 양자 모두에 의해 디스플레이를 생성한다.
시스템은 또한 메모리 디바이스에 통신 가능하게 결합된 네트워크 인터페이스(1180), 및/또는 상기 시스템에 전력을 제공하도록 결합된 배터리를 포함할 수 있다.
이전의 상세한 설명에서, 상세한 설명의 일부를 형성하며 특정 예가 예시로서 도시되어 있는 첨부 도면을 참조한다. 도면에서, 유사한 번호는 여러 도면에 걸쳐 실질적으로 유사한 컴포넌트를 설명한다. 다른 예가 이용될 수 있고, 구조적, 논리적 및/또는 전기적 변경이 본 개시의 범위를 벗어나지 않고 이루어질 수 있다. 또한, 이해할 수 있는 바와 같이, 도면에 제공된 요소의 비율 및 상대적인 스케일은 본 개시의 실시예의 예시를 의도하는 것이며 제한적인 의미로 받아들여서는 안 된다.
본 출원에 사용될 때, "일", "하나의" 또는 "다수의" 대상은 하나 이상의 이러한 대상을 지칭할 수 있다. "복수"의 대상은 2개 이상을 의도한다. 본 출원에 사용될 때, "결합된"이라는 용어는 개재 요소 없이(예를 들어, 직접 물리적 접촉에 의해) 전기적으로 결합된, 직접 결합된, 및/또는 직접 연결된을 포함하거나 개재 요소를 갖고 간접적으로 결합된, 및/또는 연결된을 포함할 수 있다. 결합된 이라는 용어는 (예를 들어, 인과 관계에서와 같이) 서로 협력하거나 상호작용하는 2개 이상의 요소를 더 포함할 수 있다.
특정 예가 본 출원에 예시되고 설명되었지만, 본 기술 분야의 숙련자는 동일한 결과를 달성하기 위해 계산된 배열이 도시된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 개시는 본 개시의 하나 이상의 실시예의 적응 또는 변형을 포함하는 것을 의도한다. 상기 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것임을 이해하여야 한다. 본 개시의 하나 이상의 예의 범위는 첨부된 청구범위를, 이러한 청구범위에 부여되는 등가물의 전체 범위와 함께, 참조하여 결정되어야 한다.

Claims (34)

  1. 메모리 셀 판독 방법에 있어서,
    - 복수의 메모리 셀에 제1 극성을 갖는 제1 전압을 인가하는 단계;
    - 상기 복수의 메모리 셀 중 하나 이상에 제2 극성을 갖는 제2 전압을 인가하는 단계;
    - 상기 복수의 메모리 셀 중 하나 이상에 상기 제1 극성을 갖는 적어도 제3 전압을 인가하는 단계;
    - 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하는 단계; 및
    - 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압에 대한 상기 메모리 셀의 전기적 응답에 기초하여 각각의 메모리 셀의 로직 상태를 결정하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 복수의 메모리 셀은 상기 제1 극성의 전압으로 제1 로직 상태로 프로그래밍된 하나 이상의 메모리 셀 및 상기 제2 극성의 전압으로 제2 로직 상태로 프로그래밍된 하나 이상의 메모리 셀을 포함하고, 상기 제1 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최저 임계 전압 크기보다 더 낮게 선택되는, 방법.
  3. 청구항 1에 있어서, 상기 제2 전압의 크기는 상기 제2 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 낮게 선택되는, 방법.
  4. 청구항 1에 있어서, 상기 제3 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제1 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 높도록 선택되는, 방법.
  5. 청구항 1에 있어서,
    상기 제1 전압에 대한 제1 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제1 부분이 제1 로직 상태에 있다고 결정하는 단계를 더 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 제2 전압에 대한 제2 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제2 부분이 제2 로직 상태에 있다고 결정하는 단계를 더 포함하는, 방법.
  7. 청구항 5에 있어서, 상기 복수의 메모리 셀 중 하나 이상에 제2 극성을 갖는 제2 전압을 인가하는 단계는,
    상기 복수의 메모리 셀 중 상기 제1 부분을 제외한 나머지 부분에 상기 제2 전압을 인가하는 단계를 포함하는, 방법.
  8. 청구항 6에 있어서,
    상기 제3 전압에 대한 제3 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제3 부분이 상기 제1 로직 상태에 있다고 결정하고, 상기 복수의 메모리 셀의 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분을 제외한 나머지 부분이 상기 제2 로직 상태에 있다고 결정하는 단계를 더 포함하는, 방법.
  9. 청구항 6에 있어서, 상기 복수의 메모리 셀 중 하나 이상에 적어도 상기 제1 극성을 갖는 제3 전압을 인가하는 단계는,
    상기 복수의 메모리 셀 중 상기 제1 부분 및 상기 제2 부분을 제외한 나머지 부분에 적어도 상기 제3 전압을 인가하는 단계를 포함하는, 방법
  10. 청구항 5에 있어서,
    상기 제1 전압에 응답하여 상기 복수의 메모리 셀을 통한 제1 전류를 검출하는 단계를 더 포함하고, 상기 복수의 메모리 셀의 상기 제1 부분은 상기 제1 전류의 크기가 제1 임계값 이상이라는 상기 검출에 기초하여 상기 제1 로직 상태에 있는 것으로 결정되는, 방법.
  11. 청구항 6에 있어서,
    상기 제2 전압에 응답하여 상기 복수의 메모리 셀 중 하나 이상을 통한 제2 전류를 검출하는 단계를 더 포함하고, 상기 복수의 메모리 셀의 상기 제2 부분은 상기 제2 전류의 크기가 제2 임계값 이상이라는 상기 검출에 기초하여 상기 제2 로직 상태에 있는 것으로 결정되는, 방법.
  12. 청구항 8에 있어서,
    상기 제3 전압에 응답하여 상기 복수의 메모리 셀 중 하나 이상을 통한 제3 전류를 검출하는 단계를 더 포함하고, 상기 복수의 메모리 셀의 상기 제3 부분은 상기 제3 전류의 크기가 제3 임계값 이상이라는 상기 검출에 기초하여 상기 제1 로직 상태에 있는 것으로 결정되는, 방법.
  13. 청구항 1에 있어서, 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하는 단계는,
    인가된 전압에 응답하여 주어진 메모리 셀에 대한 임계 전압을 검출하는 단계를 더 포함하고, 상기 인가된 전압은 상기 제1, 제2 및 제3 전압 중 하나이고;
    상기 주어진 메모리 셀이 상기 인가된 전압과 동일한 극성으로 프로그래밍되면, 상기 임계 전압의 크기가 제1 범위에 있는 것으로 검출되고;
    상기 주어진 메모리 셀이 상기 인가된 전압과 상이한 극성으로 프로그래밍되면, 상기 임계 전압의 크기는 제2 범위에 있는 것으로 검출되는, 방법.
  14. 청구항 13에 있어서, 상기 제1 범위의 상단은 상기 제2 범위의 하단과 중첩하는, 방법.
  15. 청구항 1에 있어서,
    상기 제3 전압은 상기 제1 전압보다 더 큰 크기를 갖는, 방법.
  16. 청구항 1에 있어서,
    상기 제2 및 제3 전압을 인가하는 단계는 트리거링 이벤트에 기초하는, 방법.
  17. 청구항 16에 있어서, 상기 트리거링 이벤트는 상기 카운트된 스위칭된 바이트의 수가 미리 결정된 값에 도달한다는 결정을 포함하는, 방법.
  18. 메모리 셀을 판독하기 위한 회로에 있어서,
    액세스 회로부로서,
    - 복수의 메모리 셀에 제1 극성을 갖는 제1 전압을 인가하고;
    - 상기 복수의 메모리 셀 중 하나 이상에 상기 제2 극성을 갖는 제2 전압을 인가하고;
    - 상기 복수의 메모리 셀 중 하나 이상에 적어도 상기 제1 극성을 갖는 제3 전압을 인가하는, 상기 액세스 회로부; 및
    상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하기 위한 감지 회로부를 포함하고,
    상기 액세스 회로부는 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압에 대한 상기 메모리 셀의 전기적 응답에 기초하여 각각의 메모리 셀의 로직 상태를 결정하기 위한 것인, 회로.
  19. 청구항 18에 있어서, 상기 복수의 메모리 셀은 상기 제1 극성의 전압으로 제1 로직 상태로 프로그래밍된 하나 이상의 메모리 셀 및 상기 제2 극성의 전압으로 제2 로직 상태로 프로그래밍된 하나 이상의 메모리 셀을 포함하고, 상기 제1 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최저 임계 전압 크기보다 더 낮게 선택되는, 회로.
  20. 청구항 18에 있어서, 상기 제2 전압의 크기는 상기 제2 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 낮게 선택되는, 회로.
  21. 청구항 18에 있어서, 상기 제3 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제1 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 높게 선택되는, 회로.
  22. 청구항 18에 있어서,
    상기 액세스 회로부는 상기 제1 전압에 대한 제1 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제1 부분이 제1 로직 상태에 있다고 결정하기 위한 것인, 회로.
  23. 청구항 22에 있어서,
    상기 액세스 회로부는 상기 제2 전압에 대한 제2 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제2 부분이 제2 로직 상태에 있다고 결정하기 위한 것인, 회로.
  24. 청구항 22에 있어서,
    상기 액세스 회로부는 상기 복수의 메모리 셀의 상기 제1 부분을 제외한 나머지 부분에 상기 제2 전압을 인가하기 위한 것인, 회로.
  25. 청구항 23에 있어서,
    상기 액세스 회로부는 상기 제3 전압에 대한 제3 전기적 응답에 기초하여 상기 복수의 메모리 셀의 제3 부분이 상기 제1 로직 상태에 있다고 결정하고, 상기 복수의 메모리 셀의 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분을 제외한 나머지 부분이 상기 제2 로직 상태에 있다고 결정하기 위한 것인, 회로.
  26. 청구항 23에 있어서,
    상기 액세스 회로부는 상기 복수의 메모리 셀의 상기 제1 부분 및 상기 제2 부분을 제외한 나머지 부분에 적어도 상기 제3 전압을 인가하기 위한 것인, 회로.
  27. 청구항 22에 있어서,
    상기 감지 회로부는 상기 제1 전압에 응답하여 상기 복수의 메모리 셀을 통한 제1 전류를 검출하기 위한 것이고, 상기 복수의 메모리 셀의 상기 제1 부분은 상기 제1 전류의 크기가 제1 임계값 이상이라는 상기 검출에 기초하여 상기 제1 로직 상태에 있는 것으로 결정되는, 회로.
  28. 청구항 23에 있어서,
    상기 감지 회로부는 상기 제2 전압에 응답하여 상기 복수의 메모리 셀을 통한 제2 전류를 검출하기 위한 것이고, 상기 복수의 메모리 셀의 상기 제2 부분은 상기 제2 전류의 크기가 제2 임계값 이상이라는 상기 검출에 기초하여 상기 제2 로직 상태에 있는 것으로 결정되는, 회로.
  29. 청구항 25에 있어서,
    상기 감지 회로부는 상기 제3 전압에 응답하여 상기 복수의 메모리 셀을 통한 제3 전류를 검출하기 위한 것이고, 상기 복수의 메모리 셀의 상기 제3 부분은 상기 제3 전류의 크기가 제2 임계값 이상이라는 상기 검출에 기초하여 제1 로직 상태에 있는 것으로 결정되는, 회로.
  30. 메모리 셀 판독 시스템에 있어서,
    복수의 메모리 셀을 포함하는 메모리; 및
    상기 복수의 메모리 셀과 통신 가능하게 결합된 회로를 포함하고, 상기 회로는,
    - 액세스 회로부로서,
    상기 복수의 메모리 셀에 제1 극성을 갖는 제1 전압을 인가하고;
    상기 복수의 메모리 셀 중 하나 이상에 상기 제2 극성을 갖는 제2 전압을 인가하고;
    상기 복수의 메모리 셀 중 하나 이상에 적어도 상기 제1 극성을 갖는 제3 전압을 인가하는, 상기 액세스 회로부; 및
    - 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압에 대한 메모리 셀의 전기적 응답을 검출하기 위한 감지 회로부를 포함하고;
    상기 액세스 회로부는 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압에 대한 상기 메모리 셀의 전기적 응답에 기초하여 각각의 메모리 셀의 로직 상태를 결정하기 위한 것인, 시스템.
  31. 청구항 30에 있어서, 상기 복수의 메모리 셀은 상기 제1 극성의 전압으로 제1 로직 상태로 프로그래밍된 하나 이상의 메모리 셀 및 상기 제2 극성의 전압으로 제2 로직 상태로 프로그래밍된 하나 이상의 메모리 셀을 포함하고, 상기 제1 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최저 임계 전압 크기보다 더 낮게 선택되는, 방법.
  32. 청구항 30에 있어서, 상기 제2 전압의 크기는 상기 제2 극성의 전압으로 판독될 때 상기 제2 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 낮게 선택되는, 방법.
  33. 청구항 30에 있어서, 상기 제3 전압의 크기는 상기 제1 극성의 전압으로 판독될 때 상기 제1 로직 상태로 프로그래밍된 메모리 셀이 나타내는 예상되는 최고 임계 전압 크기보다 더 높게 선택되는, 방법.
  34. 청구항 30에 있어서, 상기 메모리에 통신 가능하게 결합된 디스플레이, 상기 메모리에 통신 가능하게 결합된 네트워크 인터페이스, 또는 상기 시스템에 전력을 제공하도록 결합된 배터리 중 어느 하나를 더 포함하는, 시스템.
KR1020227022225A 2019-12-03 2019-12-03 메모리 셀 판독 시스템 및 방법 Active KR102791490B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IB2019/001203 WO2021111157A1 (en) 2019-12-03 2019-12-03 System and method for reading memory cells

Publications (2)

Publication Number Publication Date
KR20220106818A true KR20220106818A (ko) 2022-07-29
KR102791490B1 KR102791490B1 (ko) 2025-04-08

Family

ID=76221643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227022225A Active KR102791490B1 (ko) 2019-12-03 2019-12-03 메모리 셀 판독 시스템 및 방법

Country Status (6)

Country Link
US (1) US11302391B2 (ko)
EP (1) EP4070311A4 (ko)
JP (1) JP2023504504A (ko)
KR (1) KR102791490B1 (ko)
CN (1) CN114762046A (ko)
WO (1) WO2021111157A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202139195A (zh) * 2019-12-03 2021-10-16 美商美光科技公司 用於讀取記憶體單元之系統及方法
US11475970B1 (en) 2021-06-03 2022-10-18 Micron Technology, Inc. Bipolar read retry
US11562790B1 (en) * 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices
US12288592B2 (en) * 2022-07-26 2025-04-29 Micron Technology, Inc. Performing sense operations in memory
US12094533B2 (en) * 2022-07-29 2024-09-17 Micron Technology, Inc. Memory cell read operation techniques

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140047146A (ko) * 2011-08-18 2014-04-21 마이크론 테크놀로지, 인크. 회로의 스냅백 이벤트를 감지하는 장치들, 디바이스들 및 방법들
US20140126315A1 (en) * 2012-11-07 2014-05-08 Lsi Corporation Circuit and method for improving sense amplifier reaction time in memory read operations
US20160111150A1 (en) * 2014-10-20 2016-04-21 Sandisk Technologies Inc. Dual polarity read operation
US20180102149A1 (en) * 2016-09-28 2018-04-12 Intel Corporation Double-polarity memory read
KR20180063356A (ko) * 2015-11-04 2018-06-11 마이크론 테크놀로지, 인크 메모리를 포함하는 장치 및 방법 그리고 그 동작
US20190043580A1 (en) * 2018-09-26 2019-02-07 Intel Corporation Reset refresh techniques for self-selecting memory
KR20190025039A (ko) * 2016-08-08 2019-03-08 마이크론 테크놀로지, 인크. 다중-레벨 메모리 셀들을 포함하는 장치 및 그 동작 방법
US20190122730A1 (en) * 2016-04-07 2019-04-25 Helmholtz-Zentrum Dresden - Rossendorf E.V. Method and Means for Operating a Complementary Analogue Reconfigurable Memristive Resistive Switch and Use Thereof as an Artificial Synapse
US20190206506A1 (en) * 2017-12-28 2019-07-04 Micron Technology, Inc. Drift mitigation with embedded refresh

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8675387B2 (en) * 2009-07-28 2014-03-18 Panasonic Corporation Variable resistance nonvolatile memory device and programming method for same
JP5710947B2 (ja) * 2010-11-26 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその制御方法
US20140269046A1 (en) * 2013-03-15 2014-09-18 Micron Technology, Inc. Apparatuses and methods for use in selecting or isolating memory cells
JP2017059285A (ja) * 2015-09-17 2017-03-23 株式会社東芝 半導体記憶装置及びその制御方法
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
WO2019054001A1 (ja) * 2017-09-12 2019-03-21 パナソニック株式会社 不揮発性記憶装置、及び駆動方法
US10395738B2 (en) * 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140047146A (ko) * 2011-08-18 2014-04-21 마이크론 테크놀로지, 인크. 회로의 스냅백 이벤트를 감지하는 장치들, 디바이스들 및 방법들
US20140126315A1 (en) * 2012-11-07 2014-05-08 Lsi Corporation Circuit and method for improving sense amplifier reaction time in memory read operations
US20160111150A1 (en) * 2014-10-20 2016-04-21 Sandisk Technologies Inc. Dual polarity read operation
KR20180063356A (ko) * 2015-11-04 2018-06-11 마이크론 테크놀로지, 인크 메모리를 포함하는 장치 및 방법 그리고 그 동작
US20190122730A1 (en) * 2016-04-07 2019-04-25 Helmholtz-Zentrum Dresden - Rossendorf E.V. Method and Means for Operating a Complementary Analogue Reconfigurable Memristive Resistive Switch and Use Thereof as an Artificial Synapse
KR20190025039A (ko) * 2016-08-08 2019-03-08 마이크론 테크놀로지, 인크. 다중-레벨 메모리 셀들을 포함하는 장치 및 그 동작 방법
US20180102149A1 (en) * 2016-09-28 2018-04-12 Intel Corporation Double-polarity memory read
US20190206506A1 (en) * 2017-12-28 2019-07-04 Micron Technology, Inc. Drift mitigation with embedded refresh
US20190043580A1 (en) * 2018-09-26 2019-02-07 Intel Corporation Reset refresh techniques for self-selecting memory

Also Published As

Publication number Publication date
CN114762046A (zh) 2022-07-15
KR102791490B1 (ko) 2025-04-08
WO2021111157A1 (en) 2021-06-10
EP4070311A1 (en) 2022-10-12
JP2023504504A (ja) 2023-02-03
US20210217470A1 (en) 2021-07-15
EP4070311A4 (en) 2023-08-02
US11302391B2 (en) 2022-04-12

Similar Documents

Publication Publication Date Title
KR102791490B1 (ko) 메모리 셀 판독 시스템 및 방법
KR102810757B1 (ko) 메모리 셀들의 3-상태 프로그래밍
JP2019502224A (ja) メモリおよびその動作を含む装置および方法
US11705211B2 (en) Methods and systems for improving access to memory cells
US20240194272A1 (en) Method and system for accessing memory cells
US11705199B2 (en) Programming memory cells using asymmetric current pulses
US11942139B2 (en) Performing refresh operations on memory cells
US11164626B2 (en) Methods and systems for accessing memory cells
US11670368B2 (en) Methods and systems for accessing memory cells
US12027230B2 (en) Methods and systems for improving read and write of memory cells
US11694748B2 (en) System and method for reading memory cells
US12086421B2 (en) Memory device with data scrubbing capability and methods

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20220629

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240726

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20250203

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20250401

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20250402

End annual number: 3

Start annual number: 1

PG1601 Publication of registration