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KR20220102541A - 반도체 패키지 및 이를 형성하는 방법 - Google Patents

반도체 패키지 및 이를 형성하는 방법 Download PDF

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KR20220102541A
KR20220102541A KR1020210085869A KR20210085869A KR20220102541A KR 20220102541 A KR20220102541 A KR 20220102541A KR 1020210085869 A KR1020210085869 A KR 1020210085869A KR 20210085869 A KR20210085869 A KR 20210085869A KR 20220102541 A KR20220102541 A KR 20220102541A
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South Korea
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semiconductor die
semiconductor
die
bonding
layer
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밍-파 첸
시엔-웨이 첸
성-펭 예
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
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    • H01L2224/11—Manufacturing methods
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    • H01L2224/1146—Plating
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29309—Indium [In] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
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    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80455—Nickel [Ni] as principal constituent
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    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80457—Cobalt [Co] as principal constituent
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80466—Titanium [Ti] as principal constituent
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80476—Ruthenium [Ru] as principal constituent
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    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80481—Tantalum [Ta] as principal constituent
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    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80484—Tungsten [W] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/8346—Iron [Fe] as principal constituent
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Abstract

반도체 패키지는 제1 반도체 다이, 제2 반도체 다이 및 복수의 범프를 포함한다. 제1 반도체 다이는 서로 반대쪽에 있는 전면 및 후면을 갖는다. 제2 반도체 다이는 제1 반도체 다이의 후면에 배치되고 제1 반도체 다이에 전기적으로 접속된다. 복수의 범프는 제1 반도체 다이의 전면에 배치되고 제1 반도체 다이의 제1 다이 패드를 물리적으로 접속한다. 제1 반도체 다이의 총 폭은 제2 반도체 다이의 총 폭보다 작을 수 있다.

Description

반도체 패키지 및 이를 형성하는 방법{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING THE SAME}
우선권 주장
본 출원은 2021년 1월 13일에 출원된 "몰드 체계를 갖춘 새로운 SoIC F2B(Novel SoIC F2B with Mold Scheme)"라는 발명의 명칭의 미국 특허 가출원 제63/136,752호의 혜택을 주장하며, 이 가출원은 여기에 참조로 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도에서 계속적인 향상에 기인한 급속한 성장을 경험하였다. 보통, 집적 밀도의 이들 개선은 최소 피처(feature) 크기의 반복적인 감축으로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 컴포넌트가 집적되게 한다. 더 낮은 전력 소모와 대기 시간뿐만 아니라 소형화, 더 높은 속도, 및 더 큰 대역폭을 위한 요구가 최근에 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술을 위한 필요가 생겨났다. 현재 반도체 패키지(예컨대, SoIC(System-on-Integrated-Circuit) 컴포넌트)는 다기능과 소형화로 인해 점점 더 인기를 얻고 있다. 그러나 이러한 반도체 패키지와 관련된 문제가 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 10은 본 개시의 일부 실시예들에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 11은 본 개시의 일부 실시예에 따른 반도체 디바이스를 개략적으로 도시하는 단면도이다.
도 12 내지 도 21은 본 개시의 다른 실시예들에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 22 내지 도 23은 본 개시의 다른 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 24 내지 도 31은 본 개시의 일부 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 32는 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다.
도 33은 다른 실시예에 따라 메모리 반도체 패키지를 형성하는 방법을 도시한다.
도 34 내지 도 39는 본 개시의 일부 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 40은 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다.
도 41은 다른 실시예에 따라 메모리 반도체 패키지를 형성하는 방법을 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예에서, 상이한 크기를 갖는 2개의 반도체 다이가 제공될 때, 더 작은 반도체 다이는 볼 어레이를 향하도록 구성되고, 더 큰 반도체 다이는 볼 어레이를 등지도록 구성된다. 이러한 구성에 의해 반도체 패키지의 신호 전송 성능이 크게 향상될 수 있다.
도 1 내지 도 10은 본 개시의 일부 실시예들에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다. 본 개시는 아래에 설명된 방법에 의해 제한되지 않는다는 것이 이해된다. 추가의 동작이 방법의 이전, 동안 및 이후에 제공될 수 있고, 이하에서 설명되는 일부 동작은 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있다. 도 1 내지 10이 방법과 관련하여 설명되지만, 도 1 내지 10에 개시된 구조물들은 이러한 방법에 한정되지 않고, 대신에 상기 방법에 무관한 구조물로서 독립될 수 있음을 알 것이다.
도 1을 참조하면, 다수의 반도체 다이(100)(예컨대, 로직 다이, 메모리 다이 등)가 제공된다. 도 1에서는 2개의 반도체 다이(100)만이 도시되지만, 반도체 다이(100)의 수는 본 개시에 의해 제한되지 않는다. 일부 실시예에서, 반도체 다이(100) 각각은 능동 전면(front side)(S1)(예컨대, 전면(front surface)) 및 전면(S1)의 반대쪽에 있는 후면(backside)(S2)(예컨대, 후면(back surface))을 포함한다. 일부 실시예에서, 반도체 다이(100)는 반도체 기판(102), 적어도 하나의 디바이스(T1), 상호접속 구조물(106), 다이 패드(P1) 및 패시베이션층(112)을 포함한다. 설명 전체에서, 디바이스 또는 활성층을 갖는 반도체 기판의 측부에 대응하는 반도체 다이(100)의 측부는 전면이라고 지칭된다.
반도체 기판(102)은 실리콘, 게르마늄과 같은 원소 반도체 및/또는 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 갈륨 질화물 또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 반도체 기판(102)은 평면 기판, 다수의 핀(fins)을 갖는 기판, 나노 와이어의 형태, 또는 다른 형태를 취할 수 있다. 반도체 다이(100)는 반도체 기판(102)에 형성되고 상호접속 구조물(106)의 배선 또는 라인에 전기적으로 접속된 기판 관통 비아(through substrate via; TSV)(103)를 더 포함할 수 있다. 도 1에 도시된 바와 같이, 기판 관통 비아(103)는 반도체 기판(102) 및 상호접속 구조물(106)에 매립되고, 기판 관통 비아(103)는 이 단계에서 반도체 기판(102)의 후면으로부터 드러나지 않는다. 기판 관통 비아(103)는 Cu, Ti, Ta, W, Ru, Co, Ni 등, 이들의 합금 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판 관통 비아(103)는 전기 도금 프로세스에 의해 형성되고 예를 들어, 장벽층, 접착층, 충전 물질 등과 같은 하나 이상의 층을 포함할 수 있다.
디바이스(T1)는 반도체 기판(102) 상에/내부에 배치되고 하나 이상의 기능 디바이스를 포함한다. 기능 디바이스는 능동 컴포넌트, 수동 컴포넌트 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기능 디바이스는 집적 회로 디바이스를 포함할 수 있다. 기능 디바이스는 예를 들어, 트랜지스터, 커패시터, 저항기, 다이오드, 포토다이오드, 퓨즈 디바이스 및/또는 기타 유사한 디바이스이다. 일부 실시예에서, 반도체 다이(100)는 "제1 디바이스 다이", "제1 계층(front-tier) 반도체 다이" 또는 "하부 집적 회로 구조물"로 지칭될 수 있다.
상호접속 구조물(106)은 반도체 기판(102) 상에 형성되고 디바이스(T1)에 전기적으로 접속된다. 상호접속 구조물(106)은 집합적으로 유전체층(110)으로 지칭되는 하나 이상의 유전체층, 및 적어도 하나의 유전체층(110)에 매립된 금속 피처(108)를 포함할 수 있다. 금속 피처(108)는 유전체층(110)에 배치되고 서로 전기적으로 접속된다. 제1 상단 금속 피처(108a)와 같은 금속 피처(108)의 일부는 유전체층(110)에 의해 노출된다. 일부 실시예에서, 유전체층(110)은 반도체 기판(102) 상의 층간 유전체(inter-layer dielectric; ILD) 층, 및 층간 유전체층 위의 적어도 하나의 금속 간 유전체(inter-metal dielectric; IMD) 층을 포함한다. 일부 실시예에서, 유전체층(110)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 낮은 유전 상수(로우-k) 물질 또는 이들의 조합을 포함한다. 유전체층(110)은 단일 층 또는 다층 구조물일 수 있다. 일부 실시예에서, 금속 피처(108)는 금속 플러그 및 금속 라인을 포함한다. 플러그는 층간 유전체층에 형성된 콘택 및 금속 간 유전체층에 형성된 비아를 포함할 수 있다. 콘택은 하단 금속 라인과 하부 디바이스(T1) 사이에 형성되고 이들과 접촉한다. 비아는 두 개의 금속 라인 사이에 형성되고 이들과 접촉한다. 금속 피처(108)는 Cu, Ti, Ta, W, Ru, Co, Ni 등, 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 금속 피처(108)의 물질이 하부 디바이스(T1)로 이동하는 것을 방지하기 위해 장벽층이 각각의 금속 피처(108)와 유전체층(110) 사이에 배치될 수 있다. 장벽층은 예를 들어, Ta, TaN, Ti, TiN, CoW 등 또는 이들의 조합을 포함한다. 일부 실시예에 있어서, 상호접속 구조물(106)은 이중 다마신 프로세스에 의해 형성된다. 다른 실시예에서, 상호접속 구조물(106)은 다수의 단일 다마신 프로세스에 의해 형성된다. 다른 실시예에서, 상호접속 구조물(106)은 전기 도금 프로세스에 의해 형성된다.
다이 패드(P1)는 상호접속 구조물(106) 위에 형성되고 이에 전기적으로 접속된다. 일부 실시예에서, 다이 패드(P1)는 상호접속 구조물(106)의 최상부 금속 피처(108a)와 물리적으로 접촉한다. 일부 실시예에서, 다이 패드(P1)는 알루미늄 패드이다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 다이 패드(P1)는 구리 패드, 니켈 패드 또는 다른 적절한 물질로 제조된 패드이다. 각각의 다이 패드(P1)는 단일층 또는 다층 구조물일 수 있다. 일부 실시예에서, 다이 패드(P1)의 일부는 그 상단 표면에 프로브 마크를 갖는다. 반도체 다이(100)는 테스트를 통과한 후 "알려진 양호한 다이(known good die)"로 지칭될 수 있다. 일부 실시예에서, 다이 패드(P1)에는 프로브 마크가 없다. 일부 실시예에서, 다이 패드(P1)는 스퍼터링 프로세스, 퇴적 프로세스, 전기 도금 프로세스, 이들의 조합 등에 의해 형성된다.
패시베이션층(112)은 상호접속 구조물(106) 위에 형성되고 다이 패드(P1)의 측벽 및 상단 표면을 덮는다. 일부 실시예에서, 패시베이션층(112)은 실리콘 산화물, 실리콘 질화물, 벤조시클로부텐(BCB) 중합체, 폴리이미드(PI), 폴리벤족사졸(PBO), 이들의 조합 등을 포함하고, 스핀 코팅, CVD 등과 같은 적절한 프로세스에 의해 형성된다.
일부 실시예에서, 반도체 다이(100)의 패시베이션층(112)은 본딩 막(F1)에 의해 덮여 있다. 일부 실시예에서, 본딩 막(F1)은 실리콘(Si), 실리콘 산화물(SiOx, 여기서 x>0), 실리콘 질화물(SiNx, 여기서 x>0), 실리콘 산질화물(SiOxNy, 여기서 x>0 및 y>0) 또는 다른 적절한 본딩 물질을 포함한다.
도 2를 참조하면, 본딩 막(FC1)을 포함하는 캐리어(C1)가 제공된다. 캐리어(C1)는 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있고, 본딩 막(FC1)은 융합 본딩을 위해 준비된 본딩층일 수 있다. 일부 실시예에서, 본딩 막(FC1)은 캐리어(C1)의 상단 표면 위에 형성된 퇴적된 층이다. 다른 실시예에서, 본딩 막(FC1)은 융합 본딩을 위한 캐리어(C1)의 일부이다. 일부 실시예에서, 본딩 막 FC1은 실리콘(Si), 실리콘 산화물(SiOx, 여기서 x>0), 실리콘 질화물(SiNx, 여기서 x>0), 실리콘 산질화물(SiOxNy, 여기서 x>0 및 y>0) 또는 다른 적절한 본딩 물질을 포함한다. 일부 실시예에서, 본딩 막(FC1) 및 본딩 막(F1)은 예를 들어, 실리콘 산화물과 같은 동일한 물질을 포함한다. 다른 실시예에서, 본딩 막(FC1) 및 본딩 막(F1)은 상이한 물질을 포함한다.
반도체 다이(100)는 본딩 막(F1)이 본딩 막(FC1)과 접촉하도록 뒤집혀 캐리어(C1) 상에 배치된다. 구체적으로, 복수의 반도체 다이(100)가 픽업되어 본딩 막(FC1) 상에 나란히 배치되어, 반도체 다이(100)가 어레이에 배열되고 서로 이격된다. 일부 실시예에서, 반도체 다이(100)는, 반도체 다이(100)의 전면(S1)이 캐리어(C1)의 본딩 막(FC1)을 향하도록 본딩 막(FC1)의 상단 표면 상에 배치된다.
반도체 다이(100)가 픽업되어 본딩 막(FC1) 상에 배치된 후, 본딩 막(FC1)과 본딩 막(F1) 사이에 융합 본딩 계면이 형성되도록 칩-웨이퍼 융합 본딩 프로세스가 수행될 수 있다. 예를 들어, 본딩 막(FC1)과 본딩 막(F1)을 본딩하기 위한 융합 본딩 프로세스는 섭씨 약 100도 내지 섭씨 약 290도 범위의 온도에서 수행된다. 본딩 막(FC1)은 본딩 막(F1)에 직접 본딩될 수 있다. 즉, 본딩 막(FC1)과 본딩 막(F1) 사이에 중간층이 형성되지 않는다. 본딩 막(FC1)과 본딩 막(F1) 사이에 형성된 전술한 융합 본딩 계면은 Si-Si 융합 본딩 계면, Si-SiOx 융합 본딩 계면, SiOx-SiOx 융합 본딩 계면, SiOx-SiNx 융합 본딩 계면 또는 기타 적절한 융합 본딩 계면일 수 있다
도 3을 참조하면, 반도체 다이(100)가 본딩 막(FC1) 및 본딩 막(F1)을 통해 캐리어(C1)에 본딩된 후, 유전체 봉지층(E1)이 캐리어(C1) 위에 형성되고 반도체 다이(100)를 덮는다. 일부 실시예에서, 본딩 막(FC1)의 상단 표면의 일부분, 본딩 막(F1)의 측부면, 반도체 다이(100)의 후면 및 측부면이 유전체 봉지층(E1)에 의해 봉지되도록, 유전체 봉지층(E1)이 오버 몰딩 프로세스 또는 막 퇴적 프로세스에 의해 형성된다. 일부 실시예에서, 유전체 봉지층(E1)은 몰딩 화합물, 몰딩 언더필(underfill), 수지, 이들의 조합 등을 포함한다. 일부 실시예에서, 유전체 봉지층(E1)은 예를 들어, 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB), 이들의 조합 등과 같은 중합체 물질을 포함한다. 일부 실시예에서, 유전체 봉지층(E1)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합과 같은 절연 물질을 포함한다.
도 4를 참조하면, 오버 몰딩 프로세스 또는 막 퇴적 프로세스를 수행한 후, 기판 관통 비아(103)가 노출될 때까지 봉지 물질의 두께와 반도체 다이(100)의 두께를 줄이기 위해 연삭 프로세스 또는 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 연삭 프로세스는 기계적 연삭 프로세스, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스, 또는 이들의 조합을 포함한다.
도 4에 도시된 바와 같이, 일부 실시예에서, 반도체 다이(100)의 두께는 유전체 봉지층(E1)의 두께와 동일하다. 일부 실시예에서, 유전체 봉지층(E1)은 반도체 다이(100) 및 본딩 막(F1)의 측부면과 접촉하고, 반도체 기판(102)의 후면은 유전체 봉지층(E1)으로부터 접근 가능하게 드러난다. 다시 말해서, 유전체 봉지층(E1)의 상단 표면은 반도체 다이(100)의 노출된 표면과 프로세스 변화 내에서 실질적으로 수평이다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 유전체 봉지층(E1)의 상단 표면은 연삭 프로세스의 폴리싱 선택성으로 인해 반도체 다이(100)의 노출된 표면보다 약간 높거나 약간 낮을 수 있다.
도 5를 참조하면, 재배선층 구조물(119)이 반도체 다이(100)의 후면(S2) 및 유전체 봉지층(E1)의 노출된 표면 위에 형성된다. 재배선층 구조물(119)은 적어도 하나의 중합체층(115) 및 중합체층(115)에 의해 매립된 전도성 피처(117)를 포함한다. 전도성 피처(117)는 상이한 컴포넌트에 전기적으로 접속하도록 구성된 금속 패드, 금속 라인 및/또는 금속 비아를 포함한다. 일부 실시예에서, 중합체층(115)은 예를 들어, 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조사이클로부텐(BCB), 이들의 조합 등과 같은 감광성 물질을 포함한다. 재배선층 구조물(119)의 중합체층(115)은 필요에 따라 유전체층 또는 절연층으로 대체될 수 있다. 일부 실시예에서, 전도성 피처(117)는 Cu, Ti, Ta, W, Ru, Co, Ni 등, 이들의 합금, 이들의 조합 등을 포함한다. 일부 실시예에서, 시드층 및/또는 장벽층이 각각의 전도성 피처(117)와 중합체층(115) 사이에 배치될 수 있다. 시드층은 Ti/Cu를 포함할 수 있다. 장벽층은 Ta, TaN, Ti, TiN, CoW, 이들의 조합 등을 포함할 수 있다.
여전히 도 5를 참조하면, 본딩 구조물(120)이 재배선층 구조물(119) 위에 형성된다. 본딩 구조물(120)은 일부 예에서 "블랭킷 본딩 구조물"로 지칭되는데, 이는 본딩 구조물(120)이 반도체 다이(100)를 가로 질러 형성되고 반도체 다이들(100) 사이 및 그 너머로 연장되기 때문이다.
일부 실시예에서, 본딩 구조물(120)은 적어도 하나의 본딩 막(BF1) 및 본딩 막(BF1)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서, 본딩 막(BF1)은 절연 물질, 유전체 물질, 중합체 물질 또는 이들의 조합을 포함한다. 예를 들어, 본딩 막(BF1)은 실리콘(Si), 실리콘 산화물(SiOx, 여기서 x>0), 실리콘 질화물(SiNx, 여기서 x>0), 실리콘 산질화물(SiOxNy, 여기서 x>0 및 y>0) 또는 다른 적절한 본딩 물질을 포함한다. 본딩 금속 피처는 Cu, Ti, Ta, W, Ru, Co, Ni, 이들의 합금, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 시드층 및/또는 장벽층은 각각의 본딩 금속 피처와 본딩 막(BF1) 사이에 배치될 수 있다. 시드층은 Ti/Cu를 포함할 수 있다. 장벽층은 Ta, TaN, Ti, TiN, CoW 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 본딩 금속 피처는 본딩 패드(BP11 및 BP12) 및 본딩 비아(BV1)를 포함한다. 구체적으로, 도 5에 도시된 바와 같이, 본딩 패드(BP11) 및 본딩 비아(BV1)는 하부 반도체 다이(100) 및 상부 반도체 다이 또는 다이 스택에 본딩되고 전기적으로 접속되도록 구성된다. 일부 실시예에서, 본딩 비아(BV1)는 기판 관통 비아(103) 및 본딩 패드(BP11)와 물리적으로 접촉한다. 게다가, 본딩 패드(BP12)는 하부 반도체 다이(100) 및 상부 반도체 다이 또는 다이 스택에 본딩되도록 구성되지만 하부 반도체 다이(100) 및 상부 반도체 다이 또는 다이 스택으로부터 전기적으로 절연된다. 본딩 패드(BP12)는 단지 다이들 사이의 본딩 강도를 향상시키기 위해 제공되기 때문에 일부 예에서 "더미 본딩 패드" 또는 "플로팅 본딩 패드(floating bonding pads)"로 지칭된다. 일부 실시예에서, 본딩 패드(BP11 및 BP12)의 크기(예컨대, 폭)는 도 5에 도시된 바와 같이 상이하다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 본딩 패드(BP11 및 BP12)는 동일한 크기를 가질 수 있다.
도 6을 참조하면, 다수의 반도체 다이(200)(예컨대, 메모리 다이, 로직 다이 또는 다른 적절한 다이)가 제공되고 본딩 구조물(120) 상에 배치된다. 도 4에서는 2개의 반도체 다이(200)가 도시되지만, 반도체 다이(200)의 수는 본 개시에 의해 제한되지 않는다. 일부 실시예에서, 반도체 다이(200)는 각각 하부 반도체 다이(100)에 대응한다. 반도체 다이(200) 및 반도체 다이(100)는 동일한 유형 또는 상이한 유형의 다이일 수 있다.
일부 실시예에서, 반도체 다이(200) 각각은 활성 전면((예컨대, 전면) 및 활성 전면의 반대쪽에 있는 후면(예컨대, 후면)을 포함한다. 일부 실시예에서, 반도체 다이(200) 각각은 반도체 기판(202), 적어도 하나의 디바이스(T2), 상호접속 구조물(206), 다이 패드(P2) 및 패시베이션층(212)을 포함한다. 설명 전체에서, 디바이스 또는 활성층을 갖는 반도체 기판의 측부에 대응하는 반도체 다이(200)의 측부는 전면이라고 지칭된다.
반도체 기판(202)은 실리콘, 게르마늄과 같은 원소 반도체 및/또는 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 갈륨 질화물 또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 반도체 기판(202)은 평면 기판, 다수의 핀을 갖는 기판, 나노 와이어의 형태, 또는 당업자에게 알려진 다른 형태를 취할 수 있다. 필요한 경우, 반도체 다이(200)는 반도체 기판(202)에 형성되고 상호접속 구조물(206)의 배선 또는 라인에 전기적으로 접속된 기판 관통 비아(through substrate via; TSV)(미도시됨)를 더 포함할 수 있다.
디바이스(T2)는 반도체 기판(202) 상에/내부에 배치되고 하나 이상의 기능 디바이스를 포함한다. 기능 디바이스는 능동 컴포넌트, 수동 컴포넌트 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기능 디바이스는 집적 회로 디바이스를 포함할 수 있다. 기능 디바이스는 예를 들어, 트랜지스터, 커패시터, 저항기, 다이오드, 포토다이오드, 퓨즈 디바이스 및/또는 기타 유사한 디바이스이다. 일부 실시예에서, 반도체 다이(200)는 "제2 디바이스 다이", "제2 계층 반도체 다이" 또는 "상부 집적 회로 구조물"로 지칭될 수 있다. 일부 실시예에서, 상부 집적 회로 구조물은 다수의 다이를 포함하는 다이 스택으로 대체될 수 있다.
상호접속 구조물(206)은 반도체 기판(202) 상에 형성되고 디바이스(T2)에 전기적으로 접속된다. 상호접속 구조물(206)은 집합적으로 유전체층(210)으로 지칭되는 하나 이상의 유전체층, 및 유전체층(210)에 매립된 금속 피처(208)를 포함할 수 있다. 금속 피처(208)는 유전체층(210)에 배치되고 서로 전기적으로 접속된다. 상단 금속 피처(208a)와 같은 금속 피처(208)의 일부는 유전체층(210)에 의해 노출된다. 일부 실시예에서, 유전체층(210)은 반도체 기판(202) 상의 층간 유전체(inter-layer dielectric; ILD) 층, 및 층간 유전체층 위의 적어도 하나의 금속 간 유전체(inter-metal dielectric; IMD) 층을 포함한다. 일부 실시예에서, 유전체층(210)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 낮은 유전 상수(로우-k) 물질 또는 이들의 조합 등을 포함한다. 유전체층(210)은 단일 층 또는 다층 구조물일 수 있다. 일부 실시예에서, 금속 피처(208)는 금속 플러그 및 금속 라인을 포함한다. 플러그는 층간 유전체층에 형성된 콘택 및 금속 간 유전체층에 형성된 비아를 포함할 수 있다. 콘택은 하단 금속 라인과 하부 디바이스(T2) 사이에 형성되고 이들과 접촉한다. 비아는 두 개의 금속 라인 사이에 형성되고 이들과 접촉한다. 금속 피처(208)는 Cu, Ti, Ta, W, Ru, Co, Ni, 이들의 합금, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 금속 피처(208)의 물질이 하부 디바이스(T2)로 이동하는 것을 방지하기 위해 장벽층이 각각의 금속 피처(208)와 유전체층(210) 사이에 배치될 수 있다. 장벽층은 예를 들어, Ta, TaN, Ti, TiN, CoW, 이들의 조합 등을 포함한다. 일부 실시예에 있어서, 상호접속 구조물(206)은 이중 다마신 프로세스에 의해 형성된다. 다른 실시예에서, 상호접속 구조물(206)은 다수의 단일 다마신 프로세스에 의해 형성된다. 다른 실시예에서, 상호접속 구조물(206)는 전기 도금 프로세스에 의해 형성된다.
다이 패드(P2)는 상호접속 구조물(206) 위에 형성되고 이에 전기적으로 접속된다. 일부 실시예에서, 다이 패드(P2)는 상호접속 구조물(206)의 최상부 금속 피처(208a)와 물리적으로 접촉한다. 일부 실시예에서, 다이 패드(P2)는 알루미늄 패드이다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 다이 패드(P2)는 구리 패드, 니켈 패드 또는 다른 적절한 물질로 제조된 패드이다. 각각의 다이 패드(P2)는 단일층 또는 다층 구조물일 수 있다. 일부 실시예에서, 다이 패드(P2)의 일부는 그 상단 표면에 프로브 마크를 갖는다. 반도체 다이(200)는 승인 테스트 후에 "알려진 양호한 다이"로 지칭될 수 있다. 일부 실시예에서, 다이 패드(P2)에는 프로브 마크가 없다.
패시베이션층(212)은 상호접속 구조물(206) 위에 형성되고, 다이 패드(P2)의 측벽을 봉지하지만 다이 패드(P2)의 상단 표면을 노출시켰다. 일부 실시예에서, 패시베이션층(212)은 실리콘 산화물, 실리콘 질화물, 벤조시클로부텐(BCB) 중합체, 폴리이미드(PI), 폴리벤족사졸(PBO), 이들의 조합을 포함하고, 스핀 코팅, CVD 등과 같은 적절한 프로세스에 의해 형성된다.
일부 실시예에서, 본딩 구조물(220)이 상호접속 구조물(206) 위에 추가로 제공된다. 일부 실시예에서, 본딩 구조물(220)은 반도체 다이(200)의 일부로 간주된다. 본딩 구조물(220)은, 본딩 구조물(220)의 에지가 반도체 다이(200)의 에지와 정렬되기 때문에 일부 예에서 "다이 본딩 구조물"로 지칭된다.
일부 실시예에서, 본딩 구조물(220)은 적어도 하나의 본딩 막(BF2) 및 본딩 막(BF2)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서, 본딩 막(BF2)은 절연 물질, 유전체 물질, 중합체 물질 또는 이들의 조합을 포함한다. 예를 들어, 본딩 막(BF2)은 실리콘(Si), 실리콘 산화물(SiOx, 여기서 x>0), 실리콘 질화물(SiNx, 여기서 x>0), 실리콘 산질화물(SiOxNy, 여기서 x>0 및 y>0) 또는 다른 적절한 본딩 물질을 포함한다. 본딩 금속 피처는 Cu, Ti, Ta, W, Ru, Co, Ni, 이들의 합금, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 시드층 및/또는 장벽층은 각각의 본딩 금속 피처와 본딩 막 BF2 사이에 배치될 수 있다. 시드층은 Ti/Cu를 포함할 수 있다. 장벽층은 Ta, TaN, Ti, TiN, CoW, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 본딩 금속 피처는 본딩 패드(BP21 및 BP22) 및 본딩 비아(BV2)를 포함한다. 도 6에 도시된 바와 같이, 본딩 패드(BP21) 및 본딩 비아(BV2)는 하부 반도체 다이(100)에 본딩되고 이에 전기적으로 접속되도록 구성된다. 일부 실시예에서, 본딩 비아(BV2)는 다이 패드(P2) 및 본딩 패드(BP21)와 물리적으로 접촉한다. 본딩 패드(BP22)는 하부 반도체 다이(100)에 본딩하도록 구성되지만, 하부 반도체 다이(100) 및 상부 반도체 다이(200)로부터 전기적으로 절연된다. 본딩 패드(BP22)는 단지 다이들 사이의 본딩 강도를 향상시키기 위해 제공되기 때문에 일부 예에서 "더미 본딩 패드" 또는 "플로팅 본딩 패드"로 지칭된다. 일부 실시예에서, 본딩 패드(BP21 및 BP22)의 크기(예컨대, 폭)는 도 6에 도시된 바와 같이 상이하다. 그러나 본 개시는 이에 한정되지 않고 일부 실시예에서 본딩 패드(BP21, BP22)는 동일한 크기를 가질 수 있다.
일부 실시예에서, 본딩 구조물(220)은 본딩 구조물(120)과 정렬되고, 반도체 다이(200)의 본딩 구조물(220)이 본딩 구조물(120)에 하이브리드 본딩되도록 칩-웨이퍼 하이브리드 본딩이 수행된다. 일부 실시예에서, 반도체 다이(200) 및 반도체 다이(100)는 전면 대 후면(face-to-back) 하이브리드 본딩 프로세스를 통해 본딩될 수 있다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 반도체 다이(200) 및 반도체 다이(100)는 전면 대 전면(face-to-face) 하이브리드 본딩 프로세스를 통해 본딩될 수 있다.
도 6은 반도체 다이(200) 및 반도체 다이(100)가 상이한 크기인 실시예를 도시한다. 반도체 다이(200)의 크기는 반도체 다이(100)의 크기와 다르다(예컨대, 보다 더 크다). 여기서, "크기"라는 용어는 높이, 길이, 폭, 평면 면적(top-view area), 또는 이들의 조합을 의미한다. 예를 들어, 평면도에서 반도체 다이(100)의 크기 또는 면적은 반도체 다이(200)의 크기 또는 면적보다 작다.
일부 실시예에서, 반도체 다이(200) 및 반도체 다이(100)는 다이 높이가 다를 수 있다. 예를 들어, 반도체 다이(200)의 높이는 반도체 다이(100)의 임계 치수(critical dimension)와 상이하다(예컨대, 보다 더 크다). 예를 들어, 반도체 다이(200)의 높이는 약 20 ㎛ 내지 775 ㎛ 범위이고, 반도체 다이(100)의 높이는 약 10 ㎛ 내지 50 ㎛ 범위이다. 일부 실시예에서, 반도체 다이(200)의 높이 대 반도체 다이(100)의 높이의 비율은 예를 들어, 20:1과 같이 30:1 내지 15:1 범위이다.
일부 실시예에서, 반도체 다이(200) 및 반도체 다이(100)는 임계 치수가 다를 수 있다. 예를 들어, 반도체 다이(200)의 임계 치수는 반도체 다이(100)의 임계 치수와 상이하다(예컨대, 보다 더 크다). 여기서, "임계 치수"라는 용어는 IC 피처에 대해 달성 가능한 최소 치수라고 지칭된다. 예를 들어, 임계 치수는 금속 라인의 최소 라인 폭 또는 개구의 최소 폭을 포함한다.
일부 실시예에서, 본딩 구조물(120)과 본딩 구조물(220) 사이의 칩-웨이퍼 하이브리드 본딩을 용이하게 하기 위해, 본딩 구조물(120)과 본딩 구조물(220)의 본딩 표면을 위한 표면 준비가 수행된다. 표면 준비는 예를 들어, 표면 세정 및 활성화를 포함할 수 있다. 본딩 패드 및 본딩 막의 본딩 표면 상의 입자 및/또는 천연 산화물을 제거하기 위해 본딩 구조물(120) 및 본딩 구조물(220)의 본딩 표면에 대해 표면 세정이 수행될 수 있다. 본딩 구조물(120) 및 본딩 구조물(220)의 본딩 표면은 예를 들어, 습식 세정에 의해 세정된다.
본딩 구조물(120)과 본딩 구조물(220)의 본딩 표면을 세정한 후, 높은 본딩 강도를 개발하기 위해 상단 표면의 활성화가 수행될 수 있다. 일부 실시예에서, 플라즈마 활성화는 본딩 막(BF1 및 BF2)의 본딩 표면을 처리하고 활성화하기 위해 수행된다. 본딩 막(BF1)의 활성화된 본딩 표면이 본딩 막(BF2)의 활성화된 본딩 표면과 접촉하면, 본딩 막(BF1 및 BF2)이 사전 본딩된다. 본딩 구조물(220) 및 본딩 구조물(120)은 본딩 막(BF1 및 BF2)의 사전 본딩을 통해 사전 본딩된다. 본딩 막(BF1, BF2)의 사전 본딩 후, 본딩 패드(BP11)는 본딩 패드(BP21)와 접촉하고, 본딩 패드(BP12)는 본딩 패드(BP22)와 접촉한다.
본딩 막(BF1, BF2)의 사전 본딩 프로세스 후, 반도체 다이(200)와 본딩 구조물(120)의 하이브리드 본딩이 수행된다. 반도체 다이(200)와 본딩 구조물(120)의 하이브리드 본딩은 유전체 본딩을 위한 처리 및 전도체 본딩을 위한 열 어닐링을 포함할 수 있다. 유전체 본딩을 위한 처리는 본딩 막(BF1과 BF2) 사이의 본딩을 강화하기 위해 수행된다. 유전체 본딩을 위한 처리는 예를 들어, 섭씨 약 100도 내지 섭씨 약 150도 범위의 온도에서 수행될 수 있다. 유전체 본딩을 위한 처리를 수행한 후, 본딩 패드(BP11, BP21) 사이와 본딩 패드(BP12, BP22) 사이의 본딩을 용이하게 하기 위해 전도체 본딩을 위한 열 어닐링이 수행된다. 전도체 본딩을 위한 열적 어닐링은 예를 들어, 섭씨 약 300도 내지 섭씨 약 400도 범위의 온도에서 수행될 수 있다. 전도체 본딩을 위한 열 어닐링의 프로세스 온도는 유전체 본딩을 위한 처리의 온도보다 높다. 전도체 본딩을 위한 열 어닐링은 상대적으로 더 높은 온도에서 수행되기 때문에, 본딩 패드(BP11 및 BP21) 사이 및 본딩 패드(BP12 및 BP22) 사이의 본딩 계면에서 금속 확산 및 입자 성장이 발생할 수 있다. 전도체 본딩은 패드 대 패드 본딩으로 제한되지 않는다. 비아 대 비아 본딩 또는 비아 대 패드 본딩이 필요에 따라 적용될 수 있다.
도 7을 참조하면, 반도체 다이(200)가 본딩 구조물(120)과 본딩 구조물(220)을 통해 반도체 다이(100)에 본딩된 후, 본딩 구조물(120), 본딩 구조물(220) 및 반도체 다이(200)를 덮도록 유전체 봉지층(E2)이 형성된다. 일부 실시예에서, 본딩 구조물(120)의 상단 표면의 일부분, 본딩 구조물(220)의 측부면, 및 반도체 다이(200)의 후면과 측부면이 유전체 봉지층(E2)에 의해 봉지되도록, 유전체 봉지층(E2)이 오버 몰딩 프로세스 또는 막 퇴적 프로세스에 의해 형성된다. 일부 실시예에서, 유전체 봉지층(E2)은 몰딩 화합물, 몰딩 언더필, 수지 등을 포함한다. 일부 실시예에서, 유전체 봉지층(E2)은 중합체 물질(예컨대, 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB), 이들의 조합 등), 절연 물질(예컨대, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등), 이들의 조합 등을 포함한다.
오버-몰딩 프로세스 또는 막 퇴적 프로세스를 수행한 후, 반도체 다이(200)의 후면이 노출될 때까지 봉지 물질의 두께와 반도체 다이(200)의 두께를 줄이기 위해 연삭 프로세스 또는 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 연삭 프로세스는 기계적 연삭 프로세스, 화학적 기계적 연마(CMP) 프로세스, 또는 이들의 조합을 포함한다.
도 7에 도시된 바와 같이, 일부 실시예에서, 반도체 다이(200)의 두께는 유전체 봉지층(E2)의 두께와 동일하다. 일부 실시예에서, 유전체 봉지층(E2)은 반도체 다이(200) 및 본딩 막(BF2)의 측부면과 접촉하고, 반도체 기판(202)의 후면은 유전체 봉지층(E2)으로부터 접근 가능하게 드러난다. 예를 들어, 유전체 봉지층(E2)의 상단 표면은 반도체 다이(200)의 노출된 표면과 (프로세스 변화 내에서) 실질적으로 수평이다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 유전체 봉지층(E2)의 상단 표면은 연삭 프로세스의 폴리싱 선택성으로 인해 반도체 다이(200)의 노출된 표면보다 약간 높거나 약간 낮을 수 있다. 또한, 유전체 봉지층(E2)은 본딩 구조물(120)에 의해 유전체 봉지층(E1)으로부터 이격된다.
도 8을 참조하면, 본딩 막(FC2)을 포함하는 캐리어(C2)가 제공된다. 캐리어(C2)는 유리 웨이퍼일 수 있고, 본딩 막(FC2)은 접착 물질일 수 있다. 본딩 막(FC2)은 산화물층, 다이 부착 테이프(die attach tape; DAF) 또는 적합한 접착제를 포함할 수 있다. 캐리어(C2)는 본딩 막(FC2)을 통해 반도체 다이(200)의 후면 및 유전체 봉지층(E2)의 노출된 표면에 본딩된다. 일부 실시예에서, 블랭킷 본딩 막은 본딩 막(FC2)과 반도체 기판(202) 사이에 그리고 본딩 막(FC2)과 유전체 봉지층(E2) 사이에 제공될 수 있고, 본딩 막(FC2)은 융합 본딩을 통해 블랭킷 본딩 막에 본딩될 수 있다.
그 후, 본딩 막(FC1) 및 하부 캐리어(C1)가 본딩 막(F1) 및 유전체 봉지층(E1)으로부터 디본딩되도록 디본딩 프로세스가 수행될 수 있다. 디본딩 프로세스는 광 절연막 제거(laser lift-off) 프로세스 또는 다른 적절한 디본딩 프로세스일 수 있다. 본딩 막(FC1)과 캐리어(C1)를 제거한 후, 본딩 막(F1)이 제거되어 패시베이션층(112)이 노출되도록 연삭 프로세스가 수행될 수 있다. 본딩 막(F1)을 제거하는 동안, 유전체 봉지층(E1)은 박화(thin down)될 수 있다. 일부 실시예에서, 본딩 막(F1)의 제거 및 유전체 봉지층(E1)의 박화는 동일한 연삭 프로세스(예컨대, CMP 프로세스)에 의해 수행될 수 있다. 도 8에 도시된 바와 같이, 연삭 프로세스를 수행한 후, 반도체 다이(100)가 드러나지만, 이 단계에서 반도체 다이(100)의 다이 패드(P1)는 드러나지 않고 패시베이션층(112)에 의해 덮여 있다.
여전히 도 8을 참조하면, 패시베이션층(112)에 다수의 개구(OP)가 형성되고 다이 패드(P1)를 노출하도록, 패시베이션층(112)의 패터닝 프로세스가 수행된다. 일부 실시예에서, 반도체 다이(100)의 유전체 봉지층(E1) 및 패시베이션층(112)을 덮도록 포스트 패시베이션층(post passivation layer)(미도시)이 형성되고, 포스트 패시베이션층 및 패시베이션층(112)을 관통해 개구가 형성된다. 일부 실시예에서, 포토리소그래피 및 에칭 프로세스는 개구(OP)를 형성하기 위해 수행된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 개구(OP)를 형성하기 위해 레이저 드릴링 프로세스가 수행된다.
그 후, 패시베이션층(112)의 개구(OP) 내에 전도성 단자 또는 범프(B)가 형성되고 반도체 다이(100)의 다이 패드(P1)에 전기적으로 접속된다. 일부 실시예에서, 범프(B)는 칩 영역 내에 배치되고 다이 패드(P1)와 물리적으로 접촉한다. 일부 실시예에서, 범프(B)는 솔더 범프를 포함하고, 그리고/또는 금속 기둥(예컨대, 구리 기둥), 금속 기둥 상에 형성된 솔더 캡 등을 포함할 수 있다. 범프(B)는 예를 들어, 증발, 전기 도금, 볼 드롭(ball drop), 또는 스크린 인쇄와 같은 적절한 프로세스에 의해 형성될 수 있다.
도 9를 참조하면, 캐리어(C2)는 유전체 봉지층(E2)으로부터 디본딩된다. 일부 실시예에서, 디본딩 프로세스는 레이저 디본딩 프로세스 또는 적절한 프로세스이다. 그 다음, 접착층 또는 본딩 막(FC2)이 유전체 봉지층(E2)으로부터 제거된다. 일부 실시예에서, 제거 프로세스는 에칭 프로세스 및/또는 세정 프로세스다.
그 후, 유전체 봉지층(E2), 본딩 막(BF1), 중합체층(115) 및 유전체 봉지층(E1)을 절단하기 위해 절단선(CL)을 따라 도 9의 구조물에서 웨이퍼 다이싱 프로세스가 수행된다. 웨이퍼 다이싱 프로세스 또는 싱귤레이션 프로세스 후, 인접한 반도체 패키지(10)는 도 10에 도시된 바와 같이 서로 분리된다. 따라서, 일부 실시예의 반도체 패키지(10)가 형성된다. 일부 실시예에서, 인쇄 회로 기판(printed circuit board; PCB)과 같은 보드 기판 및/또는 실리콘 인터포저 또는 유기 인터포저와 같은 인터포저 기판이 아래에 제공되고 범프(B)를 통해 반도체 패키지(10)에 본딩될 수 있다.
도 11은 본 개시의 일부 실시예에 따른 반도체 디바이스를 개략적으로 도시하는 단면도이다. 도 11의 반도체 패키지(11)는 도 10의 반도체 패키지(10)와 유사하며, 동일한 참조 번호는 동일한 요소를 나타낸다. 도 11의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 11의 반도체 패키지(11)는 비용 절감 및/또는 크기 감소에 유리하다. 예를 들어, 재배선층 구조물(119)은 비용 감소 및/또는 크기 감소를 위해 생략될 수 있다.
도 11의 반도체 패키지(11)를 형성하는 방법은 도 1 내지 도 10에 설명된 반도체 패키지(10)를 형성하는 방법과 유사하지만, 도 5에 도시된 바와 같이 재배선층 구조물(119)을 형성하는 동작이 생략되고 본딩 구조물(120)의 구조물은 그에 따라 변경될 수 있다. 일부 실시예에서, 도 11에 도시된 바와 같이, 반도체 다이(200)는 본딩 구조물(120) 및 본딩 구조물(220)을 통해 반도체 다이(100)에 본딩되지만, 도 10에 도시된 본딩 비아(BV1)는 본딩 구조물(120)에서 선택적으로 생략될 수 있다. 구체적으로, 본딩 패드(BP11)는 반도체 다이(200)의 본딩 패드(BP21) 및 반도체 다이(100)의 기판 관통 비아(103)와 물리적으로 접촉하고, 본딩 패드(BP12)는 반도체 다이(200)의 본딩 패드(BP22) 및 유전체 봉지층(E1)과 물리적으로 접촉한다.
본 개시에서, 상이한 크기 및 임계 치수를 갖는 2개의 반도체 다이가 제공될 때, 더 작은 임계 치수를 갖는 더 작은 반도체 다이(예컨대, 반도체 다이(100))는 볼 어레이(예컨대, 범프(B))를 향하도록 구성되고, 더 큰 임계 치수를 갖는 더 큰 반도체 다이(예컨대, 반도체 다이(200))는 볼 어레이(예컨대, 범프(B))로부터 더 멀리 떨어져 있다. 이러한 구성에 의해 반도체 패키지의 신호 전송 성능이 크게 향상될 수 있다. 임계 다이(critical die)와 볼 어레이 사이의 신호는 추가 라우팅이나 와이어 본딩없이 직접 전송된다.
상기 실시예에서, 반도체 패키지는 상부 반도체 다이가 하부 반도체 다이에 본딩되기 전에 하부 반도체 다이의 다이 패드가 형성되는 "다이 패드 퍼스트(die pad first)" 프로세스로 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 반도체 패키지는 상부 반도체 다이가 하부 반도체 다이에 본딩된 후에 하부 반도체 다이의 다이 패드가 형성되는 "다이 패드 라스트(die pad last)" 프로세스로 형성된다.
도 12 내지 도 21은 본 개시의 다른 실시예들에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다. 본 개시는 아래에 설명된 방법에 의해 제한되지 않는다는 것이 이해된다. 추가의 동작이 방법의 이전, 동안 및/또는 이후에 제공될 수 있고, 이하에서 설명되는 일부 동작은 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있다.
도 12 내지 21이 방법과 관련하여 설명되지만, 도 12 내지 21에 개시된 구조물들은 이러한 방법에 한정되지 않고, 대신에 이 방법에 무관한 구조물로서 독립될 수 있음을 알 것이다.
도 21의 반도체 패키지(20)를 형성하는 방법은 도 1 내지 도 10에 설명된 반도체 패키지(10)를 형성하는 방법과 유사하며, 하부 반도체 다이의 다이 패드의 형성 순서가 다르다. 이들 간의 차이점은 아래에 자세히 설명되어 있으며 유사성은 여기서 반복되지 않는다.
도 12 및 도 13을 참조하면, 다수의 반도체 다이(100)(예컨대, 로직 다이, 메모리 다이 등)가 제공되고 캐리어(C1)에 본딩된다. 도 12 및 도 13의 단계에서, 반도체 다이(100)는 다이 패드 없이 제공된다는 점에 유의한다. 구체적으로, 반도체 다이(100)는 반도체 기판(102), 반도체 기판(102) 상에/내부에 배치된 적어도 하나의 디바이스(T1), 반도체 기판(102) 상에 배치되고 디바이스(T1)에 전기적으로 접속된 상호접속 구조물(106), 반도체 기판(102)을 관통하고 상호접속 구조물(106)에 전기적으로 접속된 기판 관통 비아(103), 및 패시베이션층(112)을 포함한다. 패시베이션층(112)은 상호접속 구조물(106) 위에 형성되고 상단 금속 피처(108a) 및 유전체층(110)을 덮는다. 도 12 내지 도 13의 요소의 동작, 물질 및 구성은 도 1 내지 도 2에 설명된 것들을 참조할 수 있다.
도 14 및 도 15를 참조하면, 반도체 다이(100)가 본딩 막(FC1) 및 본딩 막(F1)을 통해 캐리어(C1)에 본딩된 후, 유전체 봉지층(E1)이 캐리어(C1) 위에 형성되고 반도체 다이(100)를 측방으로 봉지한다. 도 14 내지 도 15의 요소의 동작, 물질 및 구성은 도 3 내지 도 4에 설명된 것들을 참조할 수 있다.
도 16을 참조하면, 재배선층 구조물(119)은 반도체 다이(100)의 후면(S2) 및 유전체 봉지층(E1)의 노출된 표면 위에 형성된다. 그 후, 본딩 구조물(120)이 재배선층 구조물(119) 위에 형성된다. 도 16의 요소의 동작, 물질 및 구성은 도 5에 설명된 것을 참조할 수 있다.
도 17을 참조하면, 다수의 반도체 다이(200)(예컨대, 메모리 다이, 로직 다이 또는 다른 적절한 다이)가 제공되고 본딩 구조물(120) 상에 배치된다. 도 17의 요소의 동작, 물질 및 구성은 도 6에 설명된 것을 참조할 수 있다.
도 18을 참조하면, 반도체 다이(200)가 본딩 구조물(120)과 본딩 구조물(220)을 통해 반도체 다이(100)에 본딩된 후, 본딩 구조물(120)을 덮고 반도체 다이(200)를 측방으로 봉지하도록 유전체 봉지층(E2)이 형성된다. 도 18의 요소의 동작, 물질 및 구성은 도 7에 설명된 것을 참조할 수 있다.
도 19를 참조하면, 캐리어(C2)가 제공되고 본딩 막(FC2)을 통해 반도체 다이(200)의 후면 및 유전체 봉지층(E2)의 노출된 표면에 본딩된다. 그 후, 본딩 막(FC1) 및 하부 캐리어(C1)가 본딩 막(F1) 및 유전체 봉지층(E1)으로부터 디본딩되도록 디본딩 프로세스가 수행될 수 있다. 본딩 막(FC1)과 캐리어(C1)를 제거한 후, 본딩 막(F1)이 제거되어 패시베이션층(112)이 노출되도록 연삭 프로세스가 수행될 수 있다. 본딩 막(F1)을 제거하는 동안, 유전체 봉지층(E1)은 박화될 수 있다. 일부 실시예에서, 본딩 막(F1)의 제거 및 유전체 봉지층(E1)의 박화는 연삭 프로세스(예컨대, CMP 프로세스)에 의해 수행될 수 있다. 도 19에 도시된 바와 같이, 반도체 다이(100)의 패시베이션층(112)이 노출될 때까지 연삭 프로세스가 수행된다. 도 19의 요소의 동작, 물질 및 구성은 도 8에 설명된 것을 참조할 수 있다.
여전히 도 19를 참조하면, 패시베이션층(112)의 패터닝 프로세스가 수행되어, 패시베이션층(112)에 다수의 개구(OP1)가 형성되고 상호접속 구조물(106)의 상단 금속 피처(108a)를 노출시킨다. 일부 실시예에서, 포토리소그래피 및 에칭 프로세스는 개구(OP1)를 형성하기 위해 수행된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 개구(OP1)를 형성하기 위해 레이저 드릴링 프로세스가 수행된다.
그 후, 다이 패드(P1)는 패시베이션층(112)의 개구(OP1) 내에 형성되고 반도체 다이(100)의 상호접속 구조물(106)에 전기적으로 접속된다. 일부 실시예에서, 다이 패드(P1)는 알루미늄 패드, 구리 패드, 니켈 패드, 이들의 조합 등이다. 각각의 다이 패드(P1)는 단일층 또는 다층 구조물일 수 있다. 일부 실시예에서, 다이 패드(P1)의 일부는 그 상단 표면 상에 프로브 마크를 갖는다. 반도체 다이(100) 및 위에 놓인 반도체 다이(200)는 "알려진 양호한 다이"로 지칭된다. 일부 실시예에서, 다이 패드(P1)에는 프로브 마크가 없다.
일부 실시예에서, 다이 패드(P1)를 형성하는 동작 동안, 재배선 패턴(118)이 다이 패드(P1) 옆에 동시에 형성된다. 예를 들어, 재배선 패턴(118)은 다이 패드(P1)에 인접한 유전체 봉지층(E1) 위에 형성된다. 재배선 패턴(118)은 반도체 다이(100) 주위에 접촉점을 확산(spread)시키도록 구성되어, 예를 들어, 솔더 볼과 같은 범프가 적용될 수 있고 실장(mounting)의 열 스트레스(thermal stress)가 확산될 수 있다. 일부 실시예에서, 다이 패드(P1) 및 재배선 패턴(118)은 스퍼터링 프로세스, 퇴적 프로세스, 전기 도금 프로세스 등에 의해 형성된다.
이후, 반도체 다이(100)의 유전체 봉지층(E1), 패시베이션층(112) 및 다이 패드(P1), 재배선 패턴(118)을 덮도록 포스트 패시베이션층(122)이 형성된다. 일부 실시예에서, 포스트 패시베이션층(122)은 실리콘 산화물, 실리콘 질화물, 벤조시클로부텐(BCB) 중합체, 폴리이미드(PI), 폴리벤족사졸(PBO), 이들의 조합 등을 포함하고, 스핀 코팅, CVD 등과 같은 적절한 프로세스에 의해 형성된다. 일부 실시예에서, 패시베이션층(122) 및 포스트 패시베이션층(122)은 동일한 물질을 포함한다. 일부 실시예에서, 패시베이션층(122) 및 포스트 패시베이션층(122)은 상이한 물질을 포함한다.
이후, 포스트 패시베이션층(122)의 패터닝 프로세스가 수행되어, 포스트 패시베이션층(122)에 다수의 개구부(OP2)가 형성되고 반도체 다이(100)의 다이 패드(P1)를 노출시킨다. 일부 실시예에서, 포토리소그래피 및 에칭 프로세스는 개구(OP2)를 형성하기 위해 수행된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 개구(OP2)를 형성하기 위해 레이저 드릴링 프로세스가 수행된다.
그 다음, 개구(OP2) 내에 전도성 단자 또는 범프(B)가 형성되고, 반도체 다이(100)의 다이 패드(P1) 및 다이 패드(P1) 옆의 재배선 패턴(118)에 전기적으로 접속된다. 일부 실시예에서, 범프(B)의 일부는 칩 영역 내에 배치되고 다이 패드(P1)와 물리적으로 접촉하며, 범프(B)의 일부는 칩 영역의 외부에 배치되고 재배선 패턴(118)과 물리적으로 접촉한다. 일부 실시예에서, 범프(B)는 솔더 범프를 포함하고, 그리고/또는 금속 기둥(예컨대, 구리 기둥), 금속 기둥 상에 형성된 솔더 캡 등을 포함할 수 있다. 범프(B)는 증발, 전기 도금, 볼 드롭, 스크린 인쇄 등과 같은 적절한 프로세스에 의해 형성될 수 있다.
도 20을 참조하면, 캐리어(C2)는 유전체 봉지층(E2)으로부터 분리된다. 일부 실시예에서, 디본딩 프로세스는 레이저 디본딩 프로세스 또는 적절한 프로세스이다. 그 다음, 접착층 또는 본딩 막(FC2)이 유전체 봉지층(E2)으로부터 제거된다. 일부 실시예에서, 제거 프로세스는 에칭 프로세스 및/또는 세정 프로세스이다.
그 후, 유전체 봉지층(E2), 본딩 막(BF1), 중합체층(115) 및 유전체 봉지층(E1)을 절단하기 위해 절단선(CL)을 따라 도 20의 구조물에 대해 웨이퍼 다이싱 프로세스가 수행된다. 웨이퍼 다이싱 프로세스 또는 싱귤레이션 프로세스 후, 인접한 반도체 패키지(20)는 도 21에 도시된 바와 같이 서로 분리된다. 따라서, 일부 실시예의 반도체 패키지(20)가 완성된다. 일부 실시예에서, 인쇄 회로 기판(printed circuit board; PCB)과 같은 보드 기판 및/또는 실리콘 인터포저 또는 유기 인터포저와 같은 인터포저 기판이 아래에 제공되고 범프(B)를 통해 반도체 패키지(20)에 본딩될 수 있다.
도 22 내지 도 23은 본 개시의 일부 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 단면도들이다. 도 22 및 23의 반도체 패키지(21 및 22)는 각각 도 21의 반도체 패키지(20)와 유사하며, 동일한 참조 번호는 동일한 요소를 나타낸다. 도 22 및 23의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 물질 및 구성을 참조할 수 있다. 도 22의 반도체 패키지(21)는 비용 감소 및/또는 크기 감소에 유리할 수 있다. 도 23의 반도체 패키지(22)는 배선 및 라우팅을 확산하고 따라서 제품 유연성을 증가시키는 데 유용할 수 있다.
도 22의 반도체 패키지(21)를 형성하는 방법은 도 12 내지 도 21에 설명된 반도체 패키지(20)를 형성하는 방법과 유사하며, 도 16에 도시된 바와 같은 재배선층 구조물(119)을 형성하는 동작은 생략된다. 일부 실시예에서, 도 21에 도시된 바와 같이, 반도체 다이(200)는 본딩 구조물(120) 및 본딩 구조물(220)을 통해 반도체 다이(100)에 본딩되지만, 도 21에 도시된 본딩 비아(BV1)는 본딩 구조물(120)에서 선택적으로 생략될 수 있다. 예를 들면, 도 21에 도시된 바와 같이, 본딩 패드(BP11)는 반도체 다이(200)의 본딩 패드(BP21) 및 반도체 다이(100)의 기판 관통 비아(103)와 물리적으로 접촉하고, 본딩 패드(BP12)는 반도체 다이(200)의 본딩 패드(BP22) 및 유전체 봉지층(E1)과 물리적으로 접촉한다.
도 23의 반도체 패키지(22)를 형성하는 방법은 도 12 내지 도 21에 설명된 반도체 패키지(20)를 형성하는 방법과 유사하고, 관통 유전체 비아(TDV)(111)를 형성하는 동작은 도 14 및 15에서 유전체 봉지층(E1)을 형성하는 동작 이전에 더 포함된다. 관통 유전체 비아(111)는 Cu, Ti, Ta, W, Ru, Co, Ni 등, 이들의 합금 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 관통 유전체 비아(111)는 전기 도금 프로세스에 의해 형성된다. 일부 실시예에서, 도 23에 도시된 바와 같이, 관통 유전체 비아(111)는 후면 재배선층 구조물(119) 및 전면 재배선 패턴(118)에 전기적으로 접속된다.
일부 실시예의 반도체 패키지의 구조물은 도 10, 도 11, 도 20, 도 21 및 도 22를 참조하여 아래에 예시된다.
일부 실시예에서, 반도체 패키지(10/11/20/21/22)는 제1 반도체 다이(100), 제2 반도체 다이(200) 및 복수의 범프(B)를 포함한다. 제1 반도체 다이는 서로 반대쪽에 있는 활성 전면(S1) 및 후면(S2)을 갖는다. 제2 반도체 다이(200)는 제1 반도체 다이의 후면(S2)에 배치되고 제1 반도체 다이(100)에 전기적으로 접속된다. 복수의 범프(B)는 제1 반도체 다이의 전면(S1)에 배치되고 제1 반도체 다이(100)의 제1 다이 패드(P1)를 물리적으로 접속한다. 일부 실시예에서, 제1 반도체 다이(100)의 총 폭(W1)은 제2 반도체 다이(200)의 총 폭(W2)보다 작다. 일부 실시예에서, 제1 다이 패드(P1)는 알루미늄 패드를 포함한다. 일부 실시예에서, 제1 반도체 다이(100)의 임계 치수는 제2 반도체 다이(200)의 임계 치수보다 작다.
일부 실시예에서, 반도체 패키지(10/11/20/21/22)는 제1 반도체 다이(100)와 제2 반도체 다이(200) 사이에 배치된 제1 본딩 구조물(120)을 더 포함하고, 제1 본딩 구조물(120)의 에지는 제1 반도체 다이(100)의 에지를 넘어 측방으로 연장된다. 일부 실시예에서, 반도체 패키지(10/11/20/21/22)는 제1 본딩 구조물(120)과 제2 반도체 다이(200) 사이에 배치된 제2 본딩 구조물(220)을 더 포함하고, 제2 본딩 구조물의 에지는 제2 반도체 다이(200)의 에지와 정렬된다. 일부 실시예에서, 제1 본딩 구조물(120)은 유전체-유전체 본딩 및 금속-금속 본딩을 포함하는 하이브리드 본딩을 통해 제2 본딩 구조물(220)에 본딩된다. 일부 실시예에서, 반도체 패키지(10/11/20/21/22)는 제1 반도체 다이(100)를 측방으로 봉지하는 제1 유전체 봉지층(E1), 및 제1 반도체 다이(100) 위에 배치되고 제2 반도체 다이(100)를 측방으로 봉지하는 제2 유전체 봉지층(E2)을 더 포함한다.
일부 실시예에서, 반도체 패키지(10/20/22)는 제1 본딩 구조물(120)과 제2 본딩 구조물(220) 사이에 배치된 재배선층 구조물(119)를 더 포함한다.
일부 실시예에서, 반도체 패키지(20/21/22)는 제1 반도체 다이(100)의 전면(S1) 및 제1 반도체 다이(100)의 제1 다이 패드(P1) 옆에 배치된 재배선 패턴(118)을 더 포함한다. 일부 실시예에서, 반도체 패키지(22)는 제1 유전체 봉지층(E1)을 관통하고 재배선층 구조물(119) 및 재배선 패턴(118)에 전기적으로 접속된 관통 유전체 비아(111)를 더 포함한다.
상부 집적 회로 구조물이 단일 반도체 다이인 상기 실시예는 예시 목적으로 제공된 것이며, 본 개시를 제한하는 것으로 해석되어서는 안 된다. 일부 실시예에서, 상부 집적 회로 구조물은 수직으로 적층된 다중 다이를 포함하는 다이 스택이다.
도 24는 본 개시의 일부 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다. 도 24의 반도체 패키지(31)는 도 11의 반도체 패키지(11)와 유사하며, 동일한 참조 번호는 동일한 요소를 나타낸다. 도 24의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 24의 반도체 패키지(31)는 제품 유연성에 유익할 수 있다.
도 24에 도시된 바와 같이, 반도체 다이(200-1 및 200-2)를 포함하는 다이 스택(201)이 제공되고 반도체 다이(100)에 본딩된다. 도 24에서, 단지 2개의 반도체 다이(200)만이 도시되어 있지만, 반도체 다이(200-1 및 200-2)의 수는 본 개시에 의해 제한되지 않는다. 일부 실시예에서, 반도체 다이(200-1)는 반도체 다이(100)를 향하는 최하부 다이이고, 반도체 다이(200-2)는 반도체 다이(100)로부터의 최상부 다이이다. 하나 이상의 반도체 다이가 반도체 다이(200-1, 200-2) 사이에 개재될 수 있다. 일부 실시예에서, 반도체 다이(200-1)는 반도체 기판(202), 반도체 기판(202) 위에 배치된 상호접속 구조물(206), 상호접속 구조물(206) 위에 배치된 본딩 구조물(220), 및 반도체 기판(202) 및 상호접속 구조물(206)을 관통하고 하부 반도체 다이(100) 및 상부 반도체 다이(200-2)에 전기적으로 접속된 기판 관통 비아(through substrate via; TSV)(203)를 포함한다. 최상부 반도체 다이(200-2)는 반도체 다이(200-1)와 유사한 구조물을 가질 수 있다. 일부 실시예에서, 기판 관통 비아(203)는 필요에 따라 반도체 다이(200-2)로부터 생략될 수 있다. 일부 실시예에서, 반도체 다이(200-2)는 전면 대 후면 구성으로 하이브리드 본딩을 통해 반도체 다이(200-1)에 본딩된다. 하지만, 본 개시는 이에 제한되지 않는다. 반도체 다이(200-2)는 솔더 조인트로 반도체 다이(200-1)에 본딩될 수 있다. 반도체 다이(200-2)는 필요에 따라 전면 대 전면 구성 또는 후면 대 후면 구성으로 반도체 다이(200-1)에 본딩될 수 있다. 일부 실시예에서, 도 10에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(31)에 더 포함될 수 있다.
도 25는 본 개시의 다른 실시예에 따른 반도체 디바이스를 개략적으로 도시하는 단면도이다. 도 25의 반도체 패키지(32)는 도 22의 반도체 패키지(21)와 유사하며, 유사한 참조 번호는 유사한 요소를 나타낸다. 도 25의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 25의 반도체 패키지(32)는 제품 유연성에 유익할 수 있다.
도 25에 도시된 바와 같이, 반도체 다이(200-1 및 200-2)를 포함하는 다이 스택(201)이 제공되고 반도체 다이(100)에 본딩된다. 도 25의 다이 스택은 도 24의 다이 스택과 유사하며, 동일한 참조 번호는 동일한 요소를 나타낸다. 일부 실시예에서, 도 21에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(32)에 더 포함될 수 있다. 일부 실시예에서, 도 23에 도시된 바와 같은 관통 유전체 비아(111)는 반도체 패키지(32)에 더 포함될 수 있다.
일부 실시예에서, 지지 부재(300)는 도 26 및 27에 도시된 바와 같이 본 개시의 반도체 패키지에 더 포함된다.
도 26의 반도체 패키지(41)는 도 11의 반도체 패키지(11)와 유사하며, 유사한 참조 번호는 유사한 요소를 나타낸다. 도 26의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 26의 반도체 패키지(41)는 제품 강성(product rigidity)에 유익할 수 있다.
도 26에 도시된 바와 같이, 반도체 패키지(41)에는 반도체 다이(200a)가 제공되고 반도체 다이(100)에 본딩된다. 반도체 다이(200a)는 도 24에 설명된 반도체 다이(200-2)와 유사한 구조물을 가질 수 있다. 일부 실시예에서, 지지 부재(300)가 반도체 패키지(41)에 더 포함된다. 지지 부재(300)는 반도체 다이(200a) 및 유전체 봉지층(E2) 위에 배치된다. 일부 실시예에서, 지지 부재(300)는 반도체 물질, 무기 물질, 절연 물질 또는 이들의 조합을 포함하는 기판일 수 있다. 예를 들어, 지지 부재(300)는 실리콘, 세라믹, 석영 등을 포함한다. 일부 실시예에서, 지지 부재(300)는 그 자신 위에 형성된 본딩 막(302)을 포함한다. 지지 부재(300)는 유리 웨이퍼일 수 있고, 본딩 막(302)은 접착 물질일 수 있다. 본딩 막(302)은 산화물층, 다이 부착 테이프(DAF) 또는 적합한 접착제를 포함할 수 있다. 지지 부재(300)는 본딩 막(302)을 통해 반도체 다이(200a)의 후면 및 유전체 봉지층(E2)의 노출된 표면에 본딩된다. 일부 실시예에서, 블랭킷 본딩 막은 본딩 막(302)과 반도체 기판(202) 사이 및 본딩 막(302)과 유전체 봉지층(E2) 사이에 제공될 수 있고, 본딩 막(302)은 융합 본딩을 통해 블랭킷 본딩 막에 본딩될 수 있다. 일부 실시예에서, 반도체 다이(200a)는 수직으로 적층된 다수의 다이를 포함하는 다이 스택으로 대체될 수 있으며, 지지 부재(300)는 다이 스택의 최상부 다이에 본딩된다. 일부 실시예에서, 도 10에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(41)에 더 포함될 수 있다.
도 27의 반도체 패키지(42)는 도 22의 반도체 패키지(21)와 유사하며, 유사한 참조 번호는 유사한 요소를 나타낸다. 도 27의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 27의 반도체 패키지(42)는 제품 강성에 유익할 수 있다.
도 27에 도시된 바와 같이, 반도체 패키지(42)에는 반도체 다이(200a)가 제공되고 반도체 다이(100)에 본딩된다. 반도체 다이(200a)는 도 25에 설명된 반도체 다이(200-2)의 구조물과 유사한 구조물을 가질 수 있으며, 여기서 유사한 참조 번호는 유사한 요소를 나타낸다. 일부 실시예에서, 지지 부재(300)는 반도체 패키지(42)에 더 포함된다. 일부 실시예에서, 지지 부재(300)는 그 위에 형성된 본딩 막(302)을 포함한다. 지지 부재(300) 및 본딩 막(302)의 물질 및 구성은 도 26의 이전 실시예에서 설명된 것들을 참조할 수 있다.
일부 실시예에서, 열 확산기(400)는 도 28 및 29의 반도체 패키지에 더 포함된다.
도 28의 반도체 패키지(51)는 도 26의 반도체 패키지(41)와 유사하며, 유사한 참조 번호는 유사한 요소를 나타낸다. 도 28의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 28의 반도체 패키지(51)는 제품 강성과 방열 효율에 유리하다.
도 28에 도시된 바와 같이, 열 확산기(400)가 반도체 패키지(51)에 더 포함된다. 열 확산기(400)는 지지 부재(300) 상에 실장(mount)된다. 일부 실시예에서, 열 확산기(400)는 예를 들어, 강철, 스테인리스 스틸, 구리, 이들의 조합 등과 같이 열전도율이 높은 물질로 형성될 수 있다. 일부 실시예에서, 열 확산기(400)는 금, 니켈 등과 같은 금속으로 코팅된다. 일부 실시예에서, 열 확산기(400)는 단일 연속 물질이다. 일부 실시예에서, 열 확산기(400)는 동일하거나 상이한 물질일 수 있는 다수의 부품(pieces)을 포함한다. 일부 실시예에서, 열 확산기(400)는 내부에 복수의 냉관이 있는 냉판이다. 일부 실시예에서, 냉관은 반도체 패키지를 가로 질러 동일한 간격으로 배열될 수 있다. 일부 실시예에서, 냉관은 반도체 패키지의 핫 스팟 근처에 배열될 수 있다. 일부 실시예에서, 열 확산기(400)는 열 계면 물질(thermal interface material; TIM)(402)을 통해 지지 부재(300)에 부착된다. 일부 실시예에서, TIM(402)은 에폭시, 접착제 등을 포함할 수 있고 열 전도성 물질일 수 있다. 일부 실시예에서, TIM(402)은 중합체 물질, 솔더 페이스트, 인듐 솔더 페이스트 등일 수 있다. 일부 실시예에서, 지지 부재(300) 및 하부 본딩 막(302)은 도 28의 반도체 패키지(51)로부터 생략될 수 있고, TIM(402)은 반도체 다이(200a) 및 유전체 봉지층(E2)의 후면과 물리적으로 접촉한다. 일부 실시예에서, 도 10에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(51)에 더 포함될 수 있다.
도 29의 반도체 패키지(52)는 도 27의 반도체 패키지(42)와 유사하며, 유사한 참조 번호는 유사한 요소를 지칭한다. 도 29의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 29의 반도체 패키지(52)는 제품 강성과 방열 효율에 유리하다.
도 29에 도시된 바와 같이, 열 확산기(400)가 반도체 패키지(52)에 더 포함된다. 일부 실시예에서, 열 확산기(400)는 열 계면 물질(TIM)(402)을 통해 지지 부재(300)에 부착된다. 열 확산기(400) 및 TIM(402)의 물질 및 구성은 도 28의 이전 실시예에서 설명된 것들을 참조할 수 있다. 일부 실시예에서, 지지 부재(300) 및 하부 본딩 막(302)은 도 29의 반도체 패키지(52)로부터 생략될 수 있고, TIM(402)은 반도체 다이(200a) 및 유전체 봉지층(E2)의 후면과 물리적으로 접촉한다. 일부 실시예에서, 도 21에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(52)에 더 포함될 수 있다. 일부 실시예에서, 도 23에 도시된 바와 같은 관통 유전체 비아(111)는 반도체 패키지(52)에 더 포함될 수 있다.
도 26 및 27의 실시예에서, 지지 부재(300)는 하부 반도체 다이(200a)보다 더 넓다. 예를 들어, 지지 부재(300)의 폭은 반도체 다이(200a)의 폭 및 유전체 봉지층(E2)의 폭과 동일한 하부 SoIC 구조물의 총 폭과 동일하다. 도 26 및 27의 실시예에서, 지지 부재(300)의 하단 표면은 반도체 다이(200a)의 후면 및 유전체 봉지층(E2)의 상단 표면과 물리적으로 접촉한다. 하지만, 본 개시는 이에 제한되지 않는다.
도 30 및 31의 다른 실시예에서, 지지 부재(300)는 하부 반도체 다이(200a)보다 좁다. 예를 들어, 지지 부재(300)의 폭은 하부 SoIC 구조물의 전체 폭보다 작다. 도 30 및 31의 반도체 패키지(61 및 62)에서, 지지 부재(300)의 하단 표면은 반도체 다이(200a)의 후면과 물리적으로 접촉하고, 유전체 봉지층(E2)은 반도체 다이(200a) 및 지지 부재(300)의 측벽을 측방으로 봉지한다.
도 32는 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
동작(500)에서, 제1 반도체 다이가 제공되며, 여기서 제1 반도체 다이는 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 기판 관통 비아, 제1 반도체 기판의 전면 위에 형성되고 제1 기판 관통 비아에 전기적으로 접속된 제1 상호접속 구조물, 및 제1 상호접속 구조물 위에 형성되고 이에 전기적으로 접속된 복수의 제1 다이 패드를 포함한다. 도 1 내지 도 2는 동작(500)의 일부 실시예에 대응하는 단면도를 도시한다. 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(500)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(502)에서, 제1 유전체 봉지층이 제1 반도체 다이 주위에 형성된다. 도 3 내지 4는 동작(502)의 일부 실시예에 대응하는 단면도를 도시한다. 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(502)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(504)에서, 재배선층 구조물이 제1 반도체 다이 및 제1 유전체 봉지층 위에 형성된다. 도 5는 동작(504)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(504)은 도 11, 도 24, 도 26, 도 28 및 도 30에 도시된 바와 같이 선택적으로 생략될 수 있다.
동작(506)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 제1 본딩 구조물이 형성된다. 도 5는 동작(506)의 일부 실시예에 대응하는 단면도를 도시한다. 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(506)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(508)에서, 제2 반도체 다이가 제1 반도체 다이의 제1 반도체 기판의 후면에 본딩된다. 도 6은 동작(508)의 일부 실시예에 대응하는 단면도를 도시한다. 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(508)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 제2 반도체 다이는 하이브리드 본딩을 통해 제1 반도체 다이에 본딩된다.
동작(510)에서, 제3 반도체 다이가 제2 반도체 다이에 본딩된다. 도 24는 동작(510)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 동작(510)은 필요에 따라 선택적으로 생략될 수 있다. 다른 실시예에서, 동작(510)은 원하는 수의 반도체 다이가 수직으로 적층될 때까지 여러 번 반복될 수 있다. 일부 실시예에서, 제3 반도체 다이는 하이브리드 본딩을 통해 제2 반도체 다이에 본딩된다. 다른 실시예에서, 제3 반도체 다이는 솔더 조인트를 통해 제2 반도체 다이에 본딩된다.
동작(512)에서, 제2 유전체 봉지층이 제2 반도체 다이 주위에 형성된다. 도 7은 동작(512)의 일부 실시예에 대응하는 단면도를 도시한다. 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(512)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 제2 유전체 봉지층은 도 24에 도시된 바와 같이 제3 반도체 다이 주위에 형성된다.
동작(514)에서, 복수의 범프가 제1 반도체 다이의 제1 다이 패드 위에 형성된다. 도 8 내지 도 10, 도 11, 도 24, 도 26, 도 28 및 도 30은 동작(514)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(516)에서, 지지 부재가 제2 반도체 다이 위에 형성된다. 도 26, 도 28, 및 도 30은 동작(516)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(516)은 선택적으로 생략될 수 있다.
동작(518)에서, 열 확산기가 지지 부재 위에 형성된다. 도 28은 동작(518)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(518)은 선택적으로 생략될 수 있다.
도 33은 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
동작(600)에서, 제1 반도체 다이가 제공되며, 여기서 제1 반도체 다이는 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 기판 관통 비아, 및 제1 반도체 기판 위에 형성되고 제1 기판 관통 비아에 전기적으로 접속된 제1 상호접속 구조물을 포함한다. 도 12 내지 13은 동작(600)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(600)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(602)에서, 제1 유전체 봉지층이 제1 반도체 다이 주위에 형성된다. 도 14 내지 15는 동작(602)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(602)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(604)에서, 재배선층 구조물이 제1 반도체 다이 및 제1 유전체 봉지층 위에 형성된다. 도 16은 동작(604)의 일부 실시예에 대응하는 단면도를 도시한다. 도 23은 동작(604)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(604)은 도 22, 도 25, 도 27, 도 29 및 도 31에 도시된 바와 같이 선택적으로 생략될 수 있다.
동작(606)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 제1 본딩 구조물이 형성된다. 도 16은 동작(606)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(606)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(608)에서, 제2 반도체 다이가 제1 반도체 다이의 제1 반도체 기판의 후면에 본딩된다. 도 17은 동작(608)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(608)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 제2 반도체 다이는 하이브리드 본딩을 통해 제1 반도체 다이에 본딩된다.
동작(610)에서, 제3 반도체 다이가 제2 반도체 다이에 본딩된다. 도 25은 동작(610)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 동작(610)은 선택적으로 생략될 수 있다. 일부 실시예에서, 동작(610)은 원하는 수의 반도체 다이가 수직으로 적층될 때까지 여러 번 반복될 수 있다. 일부 실시예에서, 제3 반도체 다이는 하이브리드 본딩을 통해 제2 반도체 다이에 본딩된다. 일부 실시예에서, 제3 반도체 다이는 솔더 조인트를 통해 제2 반도체 다이에 본딩된다.
동작(612)에서, 제2 유전체 봉지층이 제2 반도체 다이 주위에 형성된다. 도 18은 동작(612)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(612)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 제2 유전체 봉지층은 도 25에 도시된 바와 같이 제3 반도체 다이 주위에 형성된다.
동작(614)에서, 제1 반도체 기판의 전면 위에 그리고 제1 반도체 다이의 칩 영역 내에 복수의 제1 다이 패드가 형성되고, 복수의 제1 다이 패드는 제1 상호접속 구조물의 상단 금속 패턴을 물리적으로 접속한다. 도 19는 동작(614)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(614)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(616)에서, 복수의 재배선 패턴이 복수의 제1 다이 패드 옆에 그리고 제1 반도체 다이의 칩 영역 외부에 형성된다. 도 19 내지 도 21은 동작(616)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(616)의 일부 실시예에 대응하는 단면도를 도시한다. 일부 실시예에서, 동작(614) 및 동작(616)은 동시에 수행되므로, 제1 다이 패드 및 재배선 패턴은 동일한 물질로 제조된다. 일부 실시예에서, 동작(614) 및 동작(616)은 개별적으로 수행될 수 있으므로, 제1 다이 패드 및 재배선 패턴은 상이한 물질을 포함할 수 있다. 동작(616)은 선택적으로 생략될 수 있다.
동작(618)에서, 복수의 범프가 제1 반도체 다이의 제1 다이 패드 및 재배선 패턴 위에 형성된다. 도 19 내지 21은 동작(618)의 일부 실시예에 대응하는 단면도를 도시한다. 도 22 내지 23, 도 25, 도 27, 도 29, 및 도 31은 동작(618)의 일부 실시예에 대응하는 단면도를 도시한다.
동작(620)에서, 지지 부재가 제2 반도체 다이 위에 형성된다. 도 27, 도 29, 및 도 31은 동작(620)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(620)은 선택적으로 생략될 수 있다.
동작(622)에서, 열 확산기가 지지 부재 위에 형성된다. 도 29는 동작(622)의 일부 실시예에 대응하는 단면도를 도시한다. 동작(622)은 선택적으로 생략될 수 있다.
위에서 언급한 "다이 패드 퍼스트" 프로세스 및 "다이 패드 라스트" 프로세스는 다른 반도체 패키지에 적용될 수 있으며, 이는 주요(key) 반도체 다이를 볼 어레이에 가깝게 배치함으로써 신호 전송 성능을 향상시킬 수 있다.
도 34 내지 도 39는 본 개시의 일부 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 34 내지 도 39의 반도체 패키지의 일부 요소는 전술한 것과 유사하며, 동일한 참조 번호는 동일한 요소를 나타낸다. 도 34 내지 도 39의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 물질 및 구성을 참조할 수 있다.
도 34에 도시된 바와 같이, 반도체 패키지(71)는 2개의 반도체 다이(100), 유전체 봉지층(E1) 및 범프(B)를 포함한다. 반도체 패키지(71)는 "다이 패드 퍼스트" 프로세스로 형성된다.
2개의 반도체 다이(100)는 나란히 배치된다. 일부 실시예에서, 반도체 다이(100) 각각은 전면(S1)(예컨대, 전면) 및 전면(S1)의 반대쪽에 있는 후면(S2)(예컨대, 후면)을 포함한다. 일부 실시예에서, 반도체 다이(100)는 반도체 기판(102), 적어도 하나의 디바이스(T1), 상호접속 구조물(106), 다이 패드(P1) 및 패시베이션층(112)을 포함한다. 반도체 다이(100)의 요소의 물질 및 구성은 도 11의 이전 실시예를 참조할 수 있다. 설명 전체에서, 디바이스 또는 활성층을 갖는 반도체 기판의 측부에 대응하는 반도체 다이(100)의 측부는 전면이라고 지칭된다.
일부 실시예에서, 인접한 반도체 다이(100)는 동일한 기능을 가질 수 있다. 일부 실시예에서, 인접한 반도체 다이(100)는 상이한 기능을 가질 수 있다. 추가로, 반도체 다이(100) 중 하나의 치수는 반도체 다이(100) 중 다른 하나의 치수와 유사하거나 상이할 수 있다. 치수는 높이, 폭, 크기, 평면 면적 또는 이들의 조합일 수 있다.
유전체 봉지층(E1)은 반도체 다이(100) 주위 및 그 사이에 있다. 일부 실시예에서, 유전체 봉지층(E1)의 상단 표면은 반도체 다이(100)의 반도체 기판(102)의 노출된 표면과 함께 프로세스 변화 내에서 실질적으로 수평이고, 유전체 봉지층(E1)의 하단 표면은 반도체 다이(100)의 패시베이션층(112)의 노출된 표면과 프로세스 변화 내에서 실질적으로 수평이다.
범프(B)는 반도체 다이(100)의 전면(S1)에 배치되고 반도체 다이(100)의 다이 패드(P1)와 물리적으로 접촉한다. 범프(B), 다이 패드(P1) 및 패시베이션층(112) 사이의 요소 관계는 도 11의 이전 실시예를 참조할 수 있다.
일부 실시예에서, 반도체 패키지(71)는 반도체 다이(100) 중 하나 위에 배치된 반도체 다이(200a)를 더 포함한다. 반도체 다이(200a)는 반도체 다이(100) 중 하나 이상에 전기적으로 결합될 수 있다. 일부 실시예에서, 반도체 다이(200a)는 예를 들어, 트랜지스터, 커패시터, 저항기, 다이오드, 광 다이오드, 퓨즈 디바이스 및/또는 다른 유사한 디바이스와 같은 활성 디바이스 또는 기능 디바이스를 포함한다. 반도체 다이(200a)는 일부 예에서 "디바이스-포함 다이(device-containing die)"라고 불린다. 일부 실시예에서, 반도체 다이(200a)는 반도체 기판(202), 반도체 기판(202) 위에 배치된 상호접속 구조물(206), 및 상호접속 구조물(206) 위에 배치된 본딩 구조물(220)을 포함한다. 일부 실시예에서, 본딩 구조물(220)은 적어도 하나의 본딩 막(BF2) 및 본딩 막(BF2)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서 본딩 금속 피처는 본딩 패드(BP21 및 BP22)를 포함한다. 반도체 다이(200a)의 요소의 물질 및 구성은 도 26의 이전 실시예를 참조할 수 있다.
일부 실시예에서, 반도체 패키지(71)는 반도체 다이(100) 중 다른 하나 위에 배치된 반도체 다이(400)를 더 포함한다. 반도체 다이(400)는 반도체 다이(100) 중 하나 이상에 전기적으로 결합될 수 있다. 일부 실시예에서, 반도체 다이(400)는 반도체 다이(200a)와 유사한 구조물을 갖는다. 예를 들어, 반도체 다이(400)는 반도체 기판(402), 반도체 기판(402) 위에 배치된 선택적 상호접속 구조물(406), 및 상호접속 구조물(406) 위에 배치된 본딩 구조물(420)을 포함한다. 상호접속 구조물(406)은 생략될 수 있다. 일부 실시예에서, 본딩 구조물(420)은 적어도 하나의 본딩 막(BF4) 및 본딩 막(BF2)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서 본딩 금속 피처는 본딩 패드(BP41 및 BP42)를 포함한다.
일부 실시예에서, 반도체 다이(400)는 더미 반도체 다이이다. 여기서, "더미 반도체 다이"라는 용어는 동작하지 않는 다이, 사용하지 않기 위해 구성된 다이, 내부에 디바이스가 없는 다이 또는 다이 스택에서 두 개의 다른 다이를 함께 전기적으로 결합하는 데만 사용되는 다이를 의미한다. 일부 실시예에서, 더미 반도체 다이에는 예를 들어, 트랜지스터, 커패시터, 저항기, 다이오드, 광 다이오드, 퓨즈 디바이스 및/또는 다른 유사한 디바이스와 같은 임의의 활성 디바이스 또는 기능 디바이스가 실질적으로 없다. 일부 실시예에서, 더미 반도체 다이는 능동 컴포넌트, 수동 컴포넌트 또는 둘 모두 없이 구성될 수 있다. 반도체 다이(400)는 일부 예들에서 "디바이스가 없는 다이"라고 불린다. 그러나, 더미 반도체 다이는 인접한 다이(들)에 전기적으로 접속된 전도성 피처를 포함할 수 있다. 일부 실시예에서, 전도성 피처는 기판 관통 비아, 금속 라인, 금속 플러그, 금속 패드 또는 이들의 조합을 포함한다. 구체적으로, 애플리케이션의 더미 반도체 다이는 디바이스를 포함하지 않지만 인접한 다이 사이의 전기 커넥터 역할을 할 수 있다. 일부 실시예에서, 애플리케이션의 더미 반도체 다이는 패키지를 강화하고 변형으로부터 패키지를 보호하기 위해 사용될 수 있다. 일부 실시예에서, 애플리케이션의 더미 반도체 다이는 열팽창 계수(coefficient of thermal expansion; CTE) 불일치를 감소시키고 결과 패키지의 휨 프로파일을 개선하도록 구성될 수 있다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 반도체 다이(400)는 프로세스 요건에 따라 "활성 반도체 다이" 또는 "디바이스-포함 다이"이다.
일부 실시예에서, 반도체 패키지(71)는 브리지 구조물(300)를 더 포함한다. 브리지 구조물(300)은 상이한 다이, 다이 스택 또는 인터포저 사이의 전기적 라우팅을 제공한다. 브리지 구조물(300)은 실리콘 기판과 같은 반도체 기판 상에/내에 배치된 라우팅 패턴을 포함할 수 있다. 라우팅 패턴은 기판 관통 비아, 라인, 비아, 패드 및/또는 커넥터를 포함한다. 브리지 구조물(300)은 일부 예들에서 "접속 구조물", "브리지 다이" 또는 "실리콘 브리지"로 지칭된다.
일부 실시예에서, 브리지 구조물(300)은 반도체 다이(200a 및 400) 사이의 유전체 봉지층(E1)을 가로 질러 형성된 반도체 다이(100)에 전기적으로 접속된다. 즉, 브리지 구조물(300), 반도체 다이(200a, 400)는 동일한 레벨에 위치한다. 일부 실시예에서, 평면도에서, 브리지 구조물(300)은 반도체 다이(100) 중 적어도 하나와 부분적으로 중첩된다. 일부 실시예에서, 브리지 구조물(300)은 반도체 다이(200a)와 유사한 구조물을 갖는다. 예를 들어, 브리지 구조물(300)은 반도체 기판(302), 반도체 기판(302) 위에 배치된 선택적 상호접속 구조물(306), 및 상호접속 구조물(306) 위에 배치된 본딩 구조물(320)를 포함한다. 상호접속 구조물(306)은 생략될 수 있다. 일부 실시예에서, 본딩 구조물(320)은 적어도 하나의 본딩 막(BF3) 및 본딩 막(BF32)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서 본딩 금속 피처는 본딩 패드(BP31 및 BP32)를 포함한다.
일부 실시예에서, 반도체 다이(100)는 동일한 레벨에 있고, 반도체 다이(200a, 400) 및 브리지 구조물(300)은 동일한 레벨에 위치한다. 반도체 다이(100)는 "제1 계층(first-tier) 반도체 다이"로 간주되고, 반도체 다이(200a, 400) 및 브리지 구조물(300)는 일부 예에서 "제2 계층 반도체 다이"로 간주된다.
일부 실시예에서, 반도체 패키지(71)는 제1 계층 반도체 다이와 제2 계층 반도체 다이 사이에 본딩 구조물(120)를 더 포함한다. 일부 실시예에서, 본딩 구조물(120)은 적어도 하나의 본딩 막(BF1) 및 본딩 막(BF1)에 매립된 본딩 금속 피처를 포함한다. 일부 실시예에서, 본딩 금속 피처는 본딩 패드(BP11, BP12, BP13, BP14, BP15 및 BP16)를 포함한다.
일부 실시예에서, 반도체 다이(200a)는 본딩 구조물(220) 및 본딩 구조물(120)을 통해 대응하는 반도체 다이(100)에 본딩된다. 구체적으로, 본딩 구조물(220)의 본딩 패드(BP21, BP22)는 본딩 구조물(120)의 본딩 패드(BP11, BP12)에 본딩되고, 본딩 구조물(220)의 본딩 막(BF2)은 본딩 구조물(120)의 본딩 막(BF1)에 본딩된다. 이러한 본딩은 "하이브리드 본딩"이라고 지칭될 수 있다. 일부 실시예에서, 본딩 패드(BP11 및 BP21)는 인접한 다이들 사이의 본딩 및 전기적 기능을 모두 제공하도록 구성되기 때문에 "활성 본딩 패드"로 지칭된다. 본딩 패드(BP12 및 BP22)는 단지 인접한 다이 사이의 본딩 기능을 제공하도록 구성되기 때문에 "더미 본딩 패드"라고 지칭된다.
일부 실시예에서, 브리지 구조물(300)은 본딩 구조물(320) 및 본딩 구조물(120)을 통해 대응하는 반도체 다이(100)에 본딩된다. 구체적으로, 본딩 구조물(320)의 본딩 패드(BP31, BP32)는 본딩 구조물(120)의 본딩 패드(BP13, BP14)에 본딩되고, 본딩 구조물(420)의 본딩 막(BF3)은 본딩 구조물(120)의 본딩 막(BF1)에 본딩된다. 이러한 본딩은 "하이브리드 본딩"이라고 지칭된다. 일부 실시예에서, 본딩 패드(BP13 및 BP31)는 인접한 다이들 사이의 본딩 및 전기적 기능을 모두 제공하도록 구성되기 때문에 "활성 본딩 패드"로 지칭된다. 본딩 패드(BP14 및 BP32)는 단지 인접한 다이 사이의 본딩 기능을 제공하도록 구성되기 때문에 "더미 본딩 패드"라고 지칭된다.
일부 실시예에서, 반도체 다이(400)는 본딩 구조물(420) 및 본딩 구조물(120)을 통해 대응하는 반도체 다이(100)에 본딩된다. 예를 들어, 본딩 구조물(420)의 본딩 패드(BP41, BP42)는 본딩 구조물(120)의 본딩 패드(BP15, BP16)에 본딩되고, 본딩 구조물(420)의 본딩 막(BF4)은 본딩 구조물(120)의 본딩 막(BF1)에 본딩된다. 이러한 본딩은 "하이브리드 본딩"이라고 지칭된다. 일부 실시예에서, 본딩 패드(BP15 및 BP41)는 인접한 다이들 사이의 본딩 및 전기적 기능을 모두 제공하도록 구성되기 때문에 "활성 본딩 패드"라고 지칭된다. 본딩 패드(BP16 및 BP42)는 단지 인접한 다이 사이의 본딩 기능을 제공하도록 구성되기 때문에 "더미 본딩 패드"라고 지칭된다.
반도체 패키지(71)에는 유전체 봉지층(E2)이 더 포함된다. 일부 실시예에서, 유전체 봉지층(E2)은 반도체 다이(200a), 브리지 구조물(300) 및 반도체(400) 주위 및 그 사이에 있다. 일부 실시예에서, 유전체 봉지층(E2)의 상단 표면은 반도체 다이(200a), 브리지 구조물(300), 및 반도체(400)의 반도체 기판의 노출된 표면과 프로세스 변화 내에서 실질적으로 수평이고, 유전체 봉지층(E2)의 하단 표면은 본딩 구조물(220, 320 및 420)의 본딩 막과 프로세스 변화 내에서 실질적으로 수평이다.
일부 실시예에서, 도 10에 도시된 바와 같은 재배선층 구조물(119)이 반도체 패키지(71)에 더 포함될 수 있다. 이러한 경우, 재배선층 구조물은 본딩 구조물(120)과 유전체 봉지층(E1) 및 반도체 다이(100) 각각 사이에 배치될 수 있다. 일부 실시예에서, 도 26, 28 및 30에 도시된 바와 같은 지지 부재(300) 및/또는 열 확산기(400)는 선택적으로 반도체 패키지(71)에 포함될 수 있다.
도 35의 반도체 패키지(72)는 도 34의 반도체 패키지(71)와 유사하고, 이들 사이의 차이점은 제1 계층 반도체 다이의 다이 패드의 형성 순서에 있다. 예를 들어, 도 34의 반도체 패키지(71)는 "다이 패드 퍼스트" 프로세스로 형성되는 반면, 도 35의 반도체 패키지(72)는 "다이 패드 라스트" 프로세스로 형성되므로, 이들 간의 차이점은 아래에서 자세히 설명하고 유사성은 여기서 반복되지 않는다. 도 35의 요소의 물질 및 구성은 이전 실시예에서 설명된 유사한 요소의 것을 참조할 수 있다. 도 35의 실시예에서, 재배선 패턴(122)이 반도체 다이(100)의 다이 패드(P1) 주위 및 사이에 배치되고, 패시베이션층(122)이 반도체 다이(100) 및 유전체 봉지층(E2)에 걸쳐 형성되며, 범프(B)는 패시베이션층(122)을 관통하고 다이 패드(P1) 및 재배선 패턴(118)에 전기적으로 접속된다.
일부 실시예에서, 도 21에 도시된 바와 같은 재배선층 구조물(119)은 프로세스 요건에 따라 반도체 패키지(72)에 더 포함될 수 있다. 이러한 경우, 재배선층 구조물은 본딩 구조물(120)과 유전체 봉지층(E1) 및 반도체 다이(100) 각각 사이에 배치될 수 있다. 일부 실시예에서, 도 27, 29 및 31에 도시된 바와 같은 지지 부재(300) 및/또는 열 확산기(400)는 필요에 따라 반도체 패키지(72)에 선택적으로 포함될 수 있다. 일부 실시예에서, 도 23에 도시된 바와 같은 관통 유전체 비아(111)는 필요에 따라 반도체 패키지(72)에 더 포함될 수 있다.
도 36의 반도체 패키지(81)는 도 34의 반도체 패키지(71)와 유사하며, 반도체 다이(400)와 반도체 다이(100) 사이의 본딩 메커니즘이 다르다. 도 34의 반도체 패키지(71)에서, 반도체 다이(400)는 본딩 구조물(420)과 본딩 구조물(120)의 하이브리드 본딩을 통해 반도체 다이(100)에 본딩된다. 그러나, 도 36의 반도체 패키지(81)에서, 반도체 다이(400)는 본딩 구조물(420)과 본딩 구조물(120)의 융합 본딩을 통해 반도체 다이(100)에 본딩된다. 예를 들어, 도 34의 본딩 패드(BP15 및 BP16)는 본딩 구조물(120)에서 생략되고, 도 34의 본딩 패드(BP41 및 BP42)는 본딩 구조물(420)에서 생략된다.
도 37의 반도체 패키지(82)는 도 35의 반도체 패키지(72)와 유사하며, 반도체 다이(400)와 반도체 다이(100) 사이의 본딩 메커니즘이 다르다. 도 35의 반도체 패키지(72)에서, 반도체 다이(400)는 본딩 구조물(420)과 본딩 구조물(120)의 하이브리드 본딩을 통해 반도체 다이(100)에 본딩된다. 그러나, 도 37의 반도체 패키지(82)에서, 반도체 다이(400)는 본딩 구조물(420)과 본딩 구조물(120)의 융합 본딩을 통해 반도체 다이(100)에 본딩된다. 예를 들어, 도 35의 본딩 패드(BP15 및 BP16)는 본딩 구조물(120)에서 생략되고, 도 35의 본딩 패드(BP41 및 BP42)는 본딩 구조물(420)에서 생략된다.
도 38의 반도체 패키지(91)는 도 36의 반도체 패키지(81)와 유사하며, 반도체 패키지의 제2 계층 레벨에서의 다이 구성이 다르다. 예를 들어, 도 36의 반도체 패키지(81)의 반도체 다이(200a)는 다이 스택(201)으로 대체되고, 유전체 봉지층(E2)은 다이 스택(201)의 측벽 및 상단부와 반도체 다이(400) 및 브리지 구조물(300)의 측벽 및 상단부를 덮도록 형성된다. 다이 스택(201)의 요소의 물질 및 구성은 도 24의 이전 실시예를 참조할 수 있다.
도 39의 반도체 패키지(92)는 도 37의 반도체 패키지(82)와 유사하며, 반도체 패키지의 제2 계층 레벨에서의 다이 구성이 다르다. 예를 들어, 도 37의 반도체 패키지(82)의 반도체 다이(200a)는 다이 스택(201)으로 대체되고, 유전체 봉지층(E2)은 다이 스택(201)의 측벽 및 상단부와 반도체 다이(400) 및 브리지 구조물(300)의 측벽 및 상단부를 덮도록 형성된다. 다이 스택(201)의 요소의 물질 및 구성은 도 25의 이전 실시예를 참조할 수 있다.
일부 실시예의 반도체 패키지의 구조물은 도 34 내지 39를 참조하여 아래에 예시된다.
일부 실시예에서, 반도체 구조물(71/72/81/82/91/92)은 2개의 제1 반도체 다이(100), 범프(B), 제1 본딩 구조물(120) 및 브리지 구조물(300)을 포함한다. 2개의 제1 반도체 다이들(100)이 나란히 배치된다. 범프(B)가 제1 반도체 다이들(100)의 전면(S1)에 배치되고 제1 반도체 다이들(100)의 제1 다이 패드(P1)와 물리적으로 접촉한다. 제1 본딩 구조물(120)은 제1 반도체 다이들(100)의 후면(S2)에 배치되고 제1 반도체 다이들(100)을 넘어 측방으로 연장되며, 전면(S1)은 후면(S2)의 반대쪽에 있다. 제1 본딩 구조물 위에 그리고 제1 반도체 다이들(100) 사이에 브리지 구조물(300)이 배치된다.
일부 실시예에서, 반도체 패키지(71/72/81/82/91/92)는 제1 본딩 구조물(120) 위에 배치되고 제1 반도체 다이(100) 중 하나에 대응하는 제2 반도체 다이(200a) 또는 다이 스택(201)을 더 포함한다.
일부 실시예에서, 반도체 패키지(71/72)에서, 제2 반도체 다이(200a) 또는 다이 스택(201)은 제2 본딩 구조물(220)을 포함하고, 제2 본딩 구조물(220)은 하이브리드 본딩을 통해 제1 본딩 구조물(120)에 본딩된다.
일부 실시예에서, 반도체 패키지(71/72/81/82/91/92)에서, 반도체 패키지는 제1 본딩 구조물(120) 위에 배치되고 제1 반도체 다이(100) 중 하나에 대응하는 더미 반도체 다이(400)를 더 포함한다.
일부 실시예에서, 반도체 패키지(71/72)에서, 더미 반도체 다이(400)는 제3 본딩 구조물(420)을 포함하고, 제3 본딩 구조물(420)은 하이브리드 본딩을 통해 제1 본딩 구조물(120)에 본딩된다.
일부 실시예에서, 반도체 패키지(81/82/91/92)에서 더미 반도체 다이(400)는 제3 본딩 구조물(420)를 포함하고, 제3 본딩 구조물(420)은 융합 본딩을 통해 제1 본딩 구조물(120)에 본딩된다.
도 40은 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
도 40의 프로세스 흐름은 도 32의 프로세스 흐름과 유사하며, 차이점은 제1 계층 레벨과 제2 계층 레벨에서의 반도체 다이의 수이다. 다음 동작의 일부 컴포넌트는 도 34, 36 및 38에 도시되지 않을 수 있지만 필요에 따라 반도체 패키지에 포함될 수 있다.
동작(700)에서, 제1 계층 다이가 제공되며, 여기서 제1 계층 다이는 나란히 배열된 2개의 제1 반도체 다이를 포함하고, 제1 반도체 다이 각각은 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 기판 관통 비아, 제1 반도체 기판의 전면 위에 형성되고 제1 기판 관통 비아에 전기적으로 접속된 제1 상호접속 구조물, 및 제1 상호접속 구조물 위에 형성되고 이에 전기적으로 접속된 복수의 제1 다이 패드를 포함한다.
동작(702)에서, 제1 유전체 봉지층이 제1 반도체 다이 주위에 형성된다.
동작(704)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 재배선층 구조물이 형성된다. 동작(704)은 선택적으로 생략될 수 있다.
동작(706)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 제1 본딩 구조물이 형성된다.
동작(708)에서, 제2 계층 다이가 제1 본딩 구조물에 본딩되고, 여기서 제2 계층 다이는 제2 반도체 다이 또는 다이 스택, 브리지 구조물 및 제3 반도체 다이를 포함한다.
동작(710)에서, 제2 유전체 봉지층이 제2 계층 다이 주위에 형성된다.
동작(712)에서, 복수의 범프가 제1 반도체 다이의 제1 다이 패드 위에 형성된다.
동작(714)에서, 지지 부재가 제2 계층 다이 위에 형성된다. 동작(714)은 선택적으로 생략될 수 있다.
동작(716)에서, 열 확산기가 지지 부재 위에 형성된다. 동작(716)은 선택적으로 생략될 수 있다.
도 41은 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법이 예시된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
도 41의 프로세스 흐름은 도 33의 프로세스 흐름과 유사하며, 여기서 반도체 다이의 수는 제1 계층 레벨과 제2 계층 레벨에서 다르다. 다음 동작의 일부 컴포넌트는 도 35, 37 및 39에 도시되지 않을 수 있지만 반도체 패키지에 포함될 수 있다.
동작(800)에서, 제1 계층 다이가 제공되며, 여기서 제1 계층 다이는 나란히 배열된 2개의 제1 반도체 다이를 포함하고, 각각의 제1 반도체 다이는 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 기판 관통 비아, 및 제1 반도체 기판 위에 형성되고 제1 기판 관통 비아에 전기적으로 접속된 제1 상호접속 구조물을 포함한다.
동작(802)에서, 제1 유전체 봉지층이 제1 반도체 다이 주위에 형성된다.
동작(804)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 재배선층 구조물이 형성된다. 동작(804)은 선택적으로 생략될 수 있다.
동작(806)에서, 제1 반도체 다이 및 제1 유전체 봉지층 위에 제1 본딩 구조물이 형성된다,
동작(808)에서, 제2 계층 다이가 제1 본딩 구조물에 본딩되고, 제2 계층 다이는 제2 반도체 다이 또는 다이 스택, 브리지 구조물 및 제3 반도체 다이를 포함한다.
동작(810)에서, 제2 유전체 봉지층이 제2 계층 다이 주위에 형성된다.
동작(812)에서, 제1 반도체 기판의 전면 위에 그리고 제1 반도체 다이 각각의 칩 영역 내에 복수의 제1 다이 패드가 형성되고, 복수의 제1 다이 패드는 제1 상호접속 구조물의 상단 금속 패턴을 물리적으로 접속한다.
동작(814)에서, 복수의 재배선 패턴이 복수의 제1 다이 패드 옆에 형성되고 제1 반도체 다이 각각의 칩 영역 외부에 형성된다. 동작(814)은 선택적으로 생략될 수 있다.
동작(816)에서, 복수의 범프가 제1 반도체 다이의 제1 다이 패드 및 재배선 패턴 위에 형성된다.
동작(818)에서, 지지 부재가 제2 계층 다이 위에 형성된다. 동작(818)은 선택적으로 생략될 수 있다.
동작(820)에서, 열 확산기가 지지 부재 위에 형성된다. 동작(820)은 선택적으로 생략될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들면, 3D 패키징 또는 3DIC 디바이스의 검증 테스팅을 돕도록 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은 예를 들면, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재배선층 내에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물 상에 대해 수행될 수 있다. 추가적으로, 본 개시에서 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키도록 알려진 양호한 다이의 중간 검증을 통합시키는 테스팅 방법론과 결합해서 사용될 수 있다.
본 개시의 일부 실시예에 따르면, 반도체 패키지는 제1 반도체 다이, 제2 반도체 다이 및 복수의 범프를 포함한다. 제1 반도체 다이는 서로 반대쪽에 있는 전면 및 후면을 갖는다. 제2 반도체 다이는 제1 반도체 다이의 후면에 배치되고 제1 반도체 다이에 전기적으로 접속된다. 복수의 범프는 제1 반도체 다이의 전면에 배치되고 제1 반도체 다이의 제1 다이 패드를 물리적으로 접촉한다. 또한, 제1 반도체 다이의 크기는 제2 반도체 다이의 크기보다 작다.
본 개시의 일부 실시예에 따르면, 반도체 구조물은 2개의 제1 반도체 다이, 범프, 제1 본딩 구조물, 및 브리지 구조물을 포함한다. 2개의 제1 반도체 다이들이 나란히 배치된다. 범프가 제1 반도체 다이들의 전면에 배치되고 제1 반도체 다이들의 제1 다이 패드와 물리적으로 접촉한다. 제1 본딩 구조물은 제1 반도체 다이들의 후면에 배치되고 제1 반도체 다이들을 넘어 측방으로 연장되며, 전면은 후면의 반대쪽에 있다. 제1 본딩 구조물 위에 그리고 제1 반도체 다이들 사이에 브리지 구조물이 배치된다.
본 개시의 일부 실시예에 따르면, 반도체 패키지를 형성하는 방법은 다음의 동작을 포함한다. 제1 반도체 다이가 제공되며, 여기서 제1 반도체 다이는 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 기판 관통 비아, 및 제1 반도체 기판 위에 형성되고 제1 기판 관통 비아에 전기적으로 접속된 제1 상호접속 구조물을 포함한다. 제2 반도체 다이는 제1 반도체 다이의 제1 반도체 기판의 후면에 본딩된다. 복수의 제1 다이 패드는 제1 반도체 기판의 전면 위에 그리고 제1 반도체 다이의 칩 영역 내에 형성되고, 복수의 제1 다이 패드는 제1 상호접속 구조물의 상단 금속 패턴을 물리적으로 접속한다. 제1 다이 패드 위에 복수의 범프가 형성된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 반도체 패키지에 있어서,
전면 및 상기 전면의 반대쪽에 있는 후면을 갖는 제1 반도체 다이;
상기 제1 반도체 다이의 후면에 배치되고 상기 제1 반도체 다이에 전기적으로 접속된 제2 반도체 다이 - 상기 제2 반도체 다이의 전면은 상기 제1 반도체 다이를 향함 - ; 및
상기 제1 반도체 다이의 전면에 배치되고 상기 제1 반도체 다이의 제1 다이 패드와 물리적으로 접촉하는 복수의 범프
를 포함하고, 상기 제1 반도체 다이의 크기는 상기 제2 반도체 다이의 크기보다 작은 것인, 반도체 패키지.
2. 제1항에 있어서,
상기 제1 다이 패드는 알루미늄 패드를 포함하는 것인, 반도체 패키지.
3. 제1항에 있어서,
상기 크기는 높이, 길이, 폭, 평면 면적(top-view area) 또는 이들의 조합을 포함하는 것인, 반도체 패키지.
4. 제1항에 있어서,
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치된 제1 본딩 구조물을 더 포함하고, 상기 제1 본딩 구조물의 에지는 상기 제1 반도체 다이의 에지를 지나 측방으로 연장되는 것인, 반도체 패키지.
5. 제4항에 있어서,
상기 제1 본딩 구조물과 상기 제2 반도체 다이 사이에 배치된 제2 본딩 구조물을 더 포함하고, 상기 제2 본딩 구조물의 에지는 상기 제2 반도체 다이의 에지와 정렬되는 것인, 반도체 패키지.
6. 제5항에 있어서,
상기 제1 본딩 구조물은 하이브리드 본딩을 통해 상기 제2 본딩 구조물에 본딩되는 것인, 반도체 패키지.
7. 제1항에 있어서,
상기 제1 반도체 다이의 전면에 그리고 상기 제1 반도체 다이의 상기 제1 다이 패드 옆에 배치된 재배선 패턴을 더 포함하는, 반도체 패키지.
8. 제1항에 있어서,
상기 제1 반도체 다이를 측방으로 봉지(encapsulating)하는 제1 유전체 봉지층;
상기 제1 반도체 다이 위에 배치되고 상기 제2 반도체 다이를 측방으로 봉지하는 제2 유전체 봉지층; 및
상기 제2 반도체 다이 및 상기 제2 유전체 봉지층 위에 배치된 지지 부재
를 더 포함하는, 반도체 패키지.
9. 제1항에 있어서,
상기 제1 반도체 다이를 측방으로 봉지하는 제1 유전체 봉지층;
상기 제2 반도체 다이 위에 배치된 지지 부재; 및
상기 제1 반도체 다이 위에 배치되고 상기 제2 반도체 다이 및 상기 지지 부재를 측방으로 봉지하는 제2 유전체 봉지층
을 더 포함하는, 반도체 패키지.
10. 제1항에 있어서,
상기 제2 반도체 다이 위에 배치되고 하이브리드 본딩을 통해 상기 제2 반도체 다이에 본딩된 제3 반도체 다이를 더 포함하는, 반도체 패키지.
11. 반도체 패키지에 있어서,
나란히 배치된 2개의 제1 반도체 다이;
상기 제1 반도체 다이의 전면에 배치되고 상기 제1 반도체 다이의 제1 다이 패드와 물리적으로 접촉하는 범프;
상기 제1 반도체 다이의 후면에 배치되고 상기 제1 반도체 다이를 지나 측방으로 연장되는 제1 본딩 구조물 - 상기 전면은 상기 후면의 반대쪽에 있음 -; 및
상기 제1 본딩 구조물 위에 그리고 상기 제1 반도체 다이 사이에 배치된 브리지 구조물
을 포함하는, 반도체 패키지.
12. 제11항에 있어서,
상기 제1 반도체 다이 중 하나 위의 상기 제1 본딩 구조물 위에 배치된 제2 반도체 다이 또는 다이 스택을 더 포함하는, 반도체 패키지.
13. 제12항에 있어서,
상기 제2 반도체 다이 또는 상기 다이 스택은 제2 본딩 구조물을 포함하고, 상기 제2 본딩 구조물은 하이브리드 본딩을 통해 상기 제1 본딩 구조물에 본딩되는 것인, 반도체 패키지.
14. 제11항에 있어서,
상기 제1 본딩 구조물 위에 배치되고 상기 제1 반도체 다이 중 하나에 대응하는 더미 반도체 다이를 더 포함하는, 반도체 패키지.
15. 제14항에 있어서,
상기 더미 반도체 다이는 제3 본딩 구조물을 포함하고, 상기 제3 본딩 구조물은 융합(fusion) 본딩을 통해 상기 제1 본딩 구조물에 본딩되는 것인, 반도체 패키지.
16. 제14항에 있어서,
상기 더미 반도체 다이는 제3 본딩 구조물을 포함하고, 상기 제3 본딩 구조물은 하이브리드 본딩을 통해 상기 제1 본딩 구조물에 본딩되는 것인, 반도체 패키지.
17. 반도체 패키지를 형성하는 방법에 있어서,
제1 반도체 다이의 제1 반도체 기판의 후면에 제2 반도체 다이를 본딩하는 단계 - 제1 기판 관통 비아(through substrate via)가 상기 제1 반도체 기판을 관통하고, 제1 상호접속 구조물은 상기 제1 반도체 기판 위에 있고 상기 제1 기판 관통 비아에 전기적으로 접속됨 -;
상기 제1 반도체 기판의 전면 위에 그리고 상기 제1 반도체 다이의 칩 영역 내에 복수의 제1 다이 패드를 형성하는 단계 - 상기 복수의 제1 다이 패드는 상기 제1 상호접속 구조물의 상단 금속 패턴들을 물리적으로 접속함 -; 및
상기 제1 다이 패드 위에 복수의 범프를 형성하는 단계
를 포함하는, 반도체 패키지를 형성하는 방법.
18. 제17항에 있어서,
상기 복수의 제1 다이 패드의 옆에 그리고 상기 제1 반도체 다이의 칩 영역 외부에 복수의 재배선 패턴을 형성하는 단계를 더 포함하는, 반도체 패키지를 형성하는 방법.
19. 제17항에 있어서, 상기 제1 반도체 다이를 제공한 후에 그리고 상기 제2 반도체 다이를 상기 제1 반도체 다이의 상기 제1 반도체 기판의 후면에 본딩하기 전에,
상기 제1 반도체 다이 주위에 제1 유전체 봉지층을 형성하는 단계; 및
상기 제1 반도체 다이 및 상기 제1 유전체 봉지층 위에 제1 본딩 구조물을 형성하는 단계
를 더 포함하는, 반도체 패키지를 형성하는 방법.
20. 제19항에 있어서,
상기 제1 유전체 봉지층을 형성한 후에 그리고 상기 제1 본딩 구조물을 형성하기 전에, 상기 제1 반도체 다이 및 상기 제1 유전체 봉지층 위에 재배선층 구조물을 형성하는 단계를 더 포함하는, 반도체 패키지를 형성하는 방법.

Claims (10)

  1. 반도체 패키지에 있어서,
    전면 및 상기 전면의 반대쪽에 있는 후면을 갖는 제1 반도체 다이;
    상기 제1 반도체 다이의 후면에 배치되고 상기 제1 반도체 다이에 전기적으로 접속된 제2 반도체 다이 - 상기 제2 반도체 다이의 전면은 상기 제1 반도체 다이를 향함 - ; 및
    상기 제1 반도체 다이의 전면에 배치되고 상기 제1 반도체 다이의 제1 다이 패드와 물리적으로 접촉하는 복수의 범프
    를 포함하고, 상기 제1 반도체 다이의 크기는 상기 제2 반도체 다이의 크기보다 작은 것인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 다이 패드는 알루미늄 패드를 포함하는 것인, 반도체 패키지.
  3. 제1항에 있어서,
    상기 크기는 높이, 길이, 폭, 평면 면적(top-view area) 또는 이들의 조합을 포함하는 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치된 제1 본딩 구조물을 더 포함하고, 상기 제1 본딩 구조물의 에지는 상기 제1 반도체 다이의 에지를 지나 측방으로 연장되는 것인, 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 다이의 전면에 그리고 상기 제1 반도체 다이의 상기 제1 다이 패드 옆에 배치된 재배선 패턴을 더 포함하는, 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 다이를 측방으로 봉지(encapsulating)하는 제1 유전체 봉지층;
    상기 제1 반도체 다이 위에 배치되고 상기 제2 반도체 다이를 측방으로 봉지하는 제2 유전체 봉지층; 및
    상기 제2 반도체 다이 및 상기 제2 유전체 봉지층 위에 배치된 지지 부재
    를 더 포함하는, 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 다이를 측방으로 봉지하는 제1 유전체 봉지층;
    상기 제2 반도체 다이 위에 배치된 지지 부재; 및
    상기 제1 반도체 다이 위에 배치되고 상기 제2 반도체 다이 및 상기 지지 부재를 측방으로 봉지하는 제2 유전체 봉지층
    을 더 포함하는, 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 반도체 다이 위에 배치되고 하이브리드 본딩을 통해 상기 제2 반도체 다이에 본딩된 제3 반도체 다이를 더 포함하는, 반도체 패키지.
  9. 반도체 패키지에 있어서,
    나란히 배치된 2개의 제1 반도체 다이;
    상기 제1 반도체 다이의 전면에 배치되고 상기 제1 반도체 다이의 제1 다이 패드와 물리적으로 접촉하는 범프;
    상기 제1 반도체 다이의 후면에 배치되고 상기 제1 반도체 다이를 지나 측방으로 연장되는 제1 본딩 구조물 - 상기 전면은 상기 후면의 반대쪽에 있음 -; 및
    상기 제1 본딩 구조물 위에 그리고 상기 제1 반도체 다이 사이에 배치된 브리지 구조물
    을 포함하는, 반도체 패키지.
  10. 반도체 패키지를 형성하는 방법에 있어서,
    제1 반도체 다이의 제1 반도체 기판의 후면에 제2 반도체 다이를 본딩하는 단계 - 제1 기판 관통 비아(through substrate via)가 상기 제1 반도체 기판을 관통하고, 제1 상호접속 구조물은 상기 제1 반도체 기판 위에 있고 상기 제1 기판 관통 비아에 전기적으로 접속됨 -;
    상기 제1 반도체 기판의 전면 위에 그리고 상기 제1 반도체 다이의 칩 영역 내에 복수의 제1 다이 패드를 형성하는 단계 - 상기 복수의 제1 다이 패드는 상기 제1 상호접속 구조물의 상단 금속 패턴들을 물리적으로 접속함 -; 및
    상기 제1 다이 패드 위에 복수의 범프를 형성하는 단계
    를 포함하는, 반도체 패키지를 형성하는 방법.
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