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KR20220089854A - Ufs 장치 및 ufs 장치의 동작 방법 - Google Patents

Ufs 장치 및 ufs 장치의 동작 방법 Download PDF

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KR20220089854A
KR20220089854A KR1020200180463A KR20200180463A KR20220089854A KR 20220089854 A KR20220089854 A KR 20220089854A KR 1020200180463 A KR1020200180463 A KR 1020200180463A KR 20200180463 A KR20200180463 A KR 20200180463A KR 20220089854 A KR20220089854 A KR 20220089854A
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Abstract

본 발명의 실시예들은 UFS 장치 및 UFS 장치의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, UFS 장치는 UFS 장치의 상태 정보를 수집하고, 수집된 상태 정보를 포함하는 AFC(Acknowledgement and Flow Control) 프레임을 생성하고, AFC 프레임을, UFS 장치와 통신을 수행하는 호스트에 전송할 수 있다.

Description

UFS 장치 및 UFS 장치의 동작 방법{UFS DEVICE AND OPERATING METHOD OF UFS DEVICE}
본 발명의 실시예들은 UFS 장치 및 UFS 장치의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
UFS 장치는 호스트로부터 수신한 커맨드 UPIU(UFS Protocol Information Units)을 처리하고, 이에 대한 응답인 응답 UPIU를 호스트로 전송할 수 있다. 이때, UFS 장치는 UFS 장치의 상태 정보를 응답 UPIU에 포함시킴으로써, UFS 장치의 상태 정보를 호스트로 전송할 수 있다.
본 발명의 실시예들은 UFS 장치의 상태 정보를 호스트로 빠르게 전송할 수 있는 UFS 장치 및 UFS 장치의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 호스트가 UFS 장치의 상태 정보를 실시간으로 확인할 수 있도록 지원하는 UFS 장치 및 UFS 장치의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 UFS 장치를 제공할 수 있다.
UFS 장치는, UFS 장치의 상태 정보를 수집할 수 있다.
UFS 장치는, 수집된 상태 정보를 포함하는 AFC 프레임을 생성할 수 있다.
UFS 장치는, AFC 프레임을, UFS 장치와 통신을 수행하는 호스트에 전송할 수 있다.
이때, 상태 정보는, 1) UFS 장치의 온도 정보, 2) UFS 장치의 전압 변화 정보, 3) 호스트와 UFS 장치 간의 통신 계층의 정보 및 4) 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함할 수 있다.
UFS 장치는, 상태 정보를 UFS 장치에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후, 상태 정보 레지스터에 기입한 상태 정보를 생성한 AFC 프레임에 저장할 수 있다.
다른 측면에서, 본 발명의 실시예들은 UFS 장치의 동작 방법을 제공할 수 있다.
UFS 장치의 동작 방법은, UFS 장치의 상태 정보를 수집하는 단계를 포함할 수 있다.
UFS 장치의 동작 방법은, 수집된 상태 정보를 포함하는 AFC 프레임을 생성하는 단계를 포함할 수 있다.
UFS 장치의 동작 방법은, AFC 프레임을, UFS 장치와 통신을 수행하는 호스트에 전송하는 단계를 포함할 수 있다.
이때, 상태 정보는, 1) UFS 장치의 온도 정보, 2) UFS 장치의 전압 변화 정보, 3) 호스트와 UFS 장치 간의 통신 계층의 정보 및 4) 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함할 수 있다.
AFC 프레임을 생성하는 단계는, 상태 정보를 UFS 장치에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후, 상태 정보 레지스터에 기입한 상태 정보를 생성한 AFC 프레임에 저장할 수 있다.
본 발명의 실시예들에 의하면, UFS 장치의 상태 정보를 호스트로 빠르게 전송하여, 호스트가 UFS 장치의 상태 정보를 실시간으로 확인할 수 있도록 함으로써, 기존의 UFS 장치에 비해서 높은 신뢰도(reliability)를 보장할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 UFS 장치를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 UFS 장치가 AFC 프레임을 호스트에 전송하는 일 예를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 상태 정보의 일 예를 나타낸 도면이다.
도 7은 도 6의 통신 계층 정보에 포함되는 정보의 일 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 UFS 장치가 상태 정보를 AFC 프레임에 저장하는 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 UFS 장치가 상태 정보를 AFC 프레임에 저장하는 동작의 일 예를 나타낸 흐름도이다.
도 10은 본 발명의 실시예들에 따른 UFS 장치가 AFC 프레임을 호스트에 전송하는 시점의 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 UFS 장치의 동작 방법을 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 UFS 장치(10)를 개략적으로 나타낸 도면이다.
도 4를 참조하면, UFS 장치(10)는 호스트와 통신을 수행할 수 있다. 일 예로, UFS 장치(10)는 MIPI(Mobile Industry Processor Interface) M-PHY 및 MIPI　UniPro(Unified Protocol)을 통해 호스트와 통신을 수행할 수 있다.
그리고 UFS 장치(10)는 호스트와 통신을 수행하는 중에 UFS 장치(10)의 상태 정보를 수집하고 수집된 상태 정보를 포함하는 AFC(Acknowledgement and Flow Control) 프레임을 생성할 수 있다.
AFC 프레임은 UFS 프로토콜 상의 데이터 링크 계층(data link layer) 상에서, 호스트와 UFS 장치(10) 간의 플로우 제어(flow control)를 위해 사용되는 프레임이다.
AFC 프레임은 UFS 프로토콜 상의 데이터 링크 계층(data link layer) 상에서 호스트와 UFS 장치(10) 간의 링크가 생성된 이후에, 해당 링크와 관련된 동작이 실행되는 중에 사용될 수 있다.
일 예로, AFC 프레임은 링크 스타트업(Link Startup) 동작 또는 절전(hibernate) 상태 종료 동작이 실행되는 시점에 호스트와 UFS 장치(10) 간 데이터 링크 계층의 초기 상태를 확인하기 위하여 사용될 수 있다.
다른 예로, AFC 프레임은 호스트와 UFS 장치(10) 간 데이터 전송(data transfer) 동작이 실행되는 시점에, 호스트와 UFS 장치(10) 중 데이터를 수신하는 측에서 현재까지 수신한 데이터에 대한 시퀀스 번호를 데이터를 송신하는 측에 전달함으로써, 데이터 프레임에 대한 플로우 제어(flow control)를 실행하기 위하여 사용될 수 있다.
UFS 장치(10)는 수집된 UFS 장치(10)의 상태 정보를 포함하는 AFC 프레임을 호스트에 전송할 수 있다. 이를 통해, UFS 장치(10)는 수집된 UFS 장치(10)의 상태 정보를 호스트에 전송할 수 있다.
이와 같이, UFS 장치(10)가 AFC 프레임을 통해 호스트에 UFS 장치(10)의 상태 정보를 전송함으로써, 호스트로부터 수신한 커맨드 UPIU에 대한 응답 UPIU를 통해 UFS 장치(10)의 상태 정보를 전송하는 경우와 비교하여 다음과 같은 효과가 있다.
UFS 장치(10)가 호스트로부터 수신한 커맨드 UPIU에 대한 응답 UPIU를 통해 UFS 장치(10)의 상태 정보를 전송할 경우에, UFS 장치(10)는 먼저 호스트가 커맨드 UPIU를 UFS 장치(10)로 전송하는 것을 기다려야 한다. UFS 장치(10)는 호스트로부터 커맨드 UPIU를 수신하고 난 후에 UFS 장치(10)의 상태 정보를 응답 UPIU 상의 장치 정보 속성(attribute)에 기입한 후에, 응답 UPIU에 UFS 장치(10)의 상태 정보가 기입되었다는 것을 지시하는 비트를 셋하고, 응답 UPIU를 호스트로 전송할 수 있다. 이후 호스트는 응답 UPIU를 수신한 후 UFS 장치(10)의 상태 정보가 기입되었다는 것을 확인한 후에 응답 UPIU 상의 장치 정보 속성에 기입된 값을 기초로 UFS 장치(10)의 상태 정보를 확인할 수 있다.
이 경우 UFS 장치(10)는 호스트가 커맨드 UPIU를 전송할 때만 상태 정보를 호스트로 전송할 수 있을 뿐, 자체적으로 호스트에 UFS 장치(10)의 상태 정보를 전송할 수 없다. 따라서, UFS 장치(10)에 문제가 발생할 때, 호스트가 UFS 장치(10)에 발생한 문제를 늦게 인지함으로써, UFS 장치(10)에 발생한 문제에 대한 조치가 늦어질 수 있다.
반면 UFS 장치(10)가 AFC 프레임을 통해 UFS 장치(10)의 상태 정보를 전송할 경우, UFS 장치(10)는 UFS 장치(10)의 상태 정보를 호스트로 보다 빠르게 전송할 수 있다. AFC 프레임은 일단 호스트와 UFS 장치(10)간의 링크가 생성되면, 호스트의 요청이 없더라도 해당 링크와 관련된 동작 중에 호스트로 전송될 수 있기 때문이다. 따라서, 호스트는 UFS 장치(10)와 통신 중에 UFS 장치(10)의 상태 정보를 AFC 프레임을 통해 실시간으로 확인하고 UFS 장치(10)의 상태에 따른 조치를 실행할 수 있으며, 이를 통해 UFS 장치(10)는 기존의 UFS 장치보다 더욱 높은 신뢰도를 보장할 수 있다.
일 예로, 호스트는 UFS 장치(10)의 상태 정보를 기초로 UFS 장치(10)가 비정상이라고 판단한 경우(예를 들어, 1) UFS 장치(10)의 온도가 허용된 한계 온도를 초과하거나 2) UFS 장치(10)의 전압 변화가 기준 범위를 초과하거나 3) 데이터 링크 계층의 에러 발생율이 허용된 임계 비율을 초과하는 경우)에 UFS 장치(10)와의 통신 속도를 감소시킬 수 있다.
한편, UFS 장치(10)는 도 1에서 전술한 메모리 시스템(100)을 기반으로 구현될 수 있다. 일 예로, UFS 장치(10)에 저장되는 데이터는 메모리 시스템(100)의 메모리 장치(110)에 저장되고, UFS 장치(10)는 메모리 시스템(100)의 메모리 컨트롤러(120)를 이용하여 호스트와 통신하고, 메모리 장치(110)에 데이터를 리드 또는 라이트하는 동작을 실행할 수 있다.
도 5는 본 발명의 실시예들에 따른 UFS 장치(10)가 AFC 프레임을 호스트에 전송하는 일 예를 나타낸 도면이다.
도 5를 참조하면, UFS 장치(10)와 호스트는 UFS 프로토콜을 기반으로 통신을 수행할 수 있다. 이때, UFS 프로토콜은 복수의 통신 계층들을 포함하는 다중 계층 구조를 가질 수 있다.
UFS 프로토콜에 포함되는 통신 계층은 다음과 같다.
UFS 프로토콜은 L1 계층인 물리(PHY) 계층을 포함할 수 있다. UFS 장치(10)와 호스트의 물리 계층은 특정한 물리 포맷에 따라서 인코딩된 심볼을 서로 교환할 수 있다.
그리고 UFS 프로토콜은 L1.5 계층인 물리 어댑터(PHY Adapter) 계층을 포함할 수 있다. 물리 어댑터 계층은 물리 계층과 데이터 링크 계층 사이의 변환을 수행하는 계층으로써, UFS 장치(10)와 호스트의 물리 어댑터 계층은 심볼(symbol)을 서로 교환할 수 있다.
그리고 UFS 프로토콜은 L2 계층인 데이터 링크(Data Link) 계층을 포함할 수 있다. UFS 장치(10)와 호스트의 데이터 링크 계층은 프레임(frame)을 서로 교환할 수 있다.
그리고 UFS 프로토콜은 L3 계층인 네트워크(Network) 계층을 포함할 수 있다. UFS 장치(10)와 호스트의 네트워크 계층은 패킷(packets)을 서로 교환할 수 있다.
그리고 UFS 프로토콜은 L4 계층인 트랜스포트(Transport) 계층을 포함할 수 있다. UFS 장치(10)와 호스트의 트랜스포트 계층은 세그먼트(segment)를 서로 교환할 수 있다.
그리고 UFS 프로토콜은 어플리케이션-별(Application-specific) 프로토콜 계층을 추가로 포함할 수 있다. UFS 장치(10)와 호스트의 어플리케이션-별(Application-specific) 프로토콜 계층은 어플리케이션 별로 정의된 프로토콜을 기반으로 작성된 메시지(message)를 서로 교환할 수 있다.
도 5에서, UFS 장치(10)는 데이터 링크 계층에서 AFC 프레임을 생성할 때, 수집된 UFS 장치(10)의 상태 정보를 AFC 프레임에 저장할 수 있다. 이때, UFS 장치(10)의 데이터 링크 계층은 장치 관리 엔티티(device management entity, 미도시)를 통해 UFS 장치(10)의 상태 정보를 수집할 수 있다.
UFS 장치(10)는 UFS 장치(10)의 상태 정보를 AFC 프레임 내부의 미리 설정된 영역에 저장할 수 있다. AFC 프레임은 헤더(header), 페이로드(payload), 체크섬(checksum)으로 구분되는데, 이 중 페이로드에서 UFS 장치(10)의 상태 정보를 저장하기 위한 용도로 할당된 영역에 UFS 장치(10)의 상태 정보가 저장될 수 있다.
UFS 장치(10)가 AFC 프레임을 호스트로 전송하면, 호스트는 데이터 링크 계층에서 UFS 장치(10)가 전송한 AFC 프레임을 기초로 하여, UFS 장치(10)의 상태 정보를 수신하고, UFS 장치(10)의 상태 정보가 수신되었다는 것을 인터럽트를 통해서 어플리케이션-별(Application-specific) 프로토콜 계층에 전달할 수 있다. 이때, UFS 장치(10)의 데이터 링크 계층은 장치 관리 엔티티(device management entity, 미도시)를 통해 해당 인터럽트를 어플리케이션-별(Application-specific) 프로토콜 계층에 전달할 수 있다.
이상에서, UFS 장치(10)가 AFC 프레임을 호스트에 전송하는 동작에 대해 설명하였다.
이하, AFC 프레임에 포함되는 UFS 장치(10)의 상태 정보에 대한 구체적인 예를 설명한다.
도 6은 본 발명의 실시예들에 따른 상태 정보의 일 예를 나타낸 도면이다.
도 6을 참조하면, UFS 장치(10)의 상태 정보는, 1) UFS 장치(10)의 온도 정보, 2) UFS 장치(10)의 전압 변화 정보, 3) 호스트와 UFS 장치(10) 간의 통신 계층의 정보 및 4) 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함할 수 있다.
UFS 장치(10)는 온도 센서로부터 UFS 장치(10)의 온도 정보를 수집할 수 있다. 이때, 온도 센서는 UFS 장치(10)의 내부에 위치할 수 있으며, UFS 장치(10) 내부의 특정한 영역 또는 UFS 장치(10)에 포함된 특정 모듈의 온도를 측정할 수 있다.
UFS 장치(10)는 전압 검출기(voltage detector)로부터 UFS 장치(10)에 공급되는 전압의 변화를 감지할 수 있다. 이때, 전압 검출기는 UFS 장치(10)의 내부에 위치할 수 있으며, UFS 장치(10)에 공급되는 전압의 변화가 설정된 기준(e.g. 기준 시간 동안 전압이 제1값 이상 변화) 이상인지를 검출할 수 있다.
UFS 장치(10)는 도 5에서 설명한 통신 계층의 상태를 모니터링하여 통신 계층의 정보를 획득할 수 있다. 이때, 통신 계층은 일 예로 도 5에서 설명한 통신 계층 중에서 데이터 링크 계층 또는 물리 계층일 수 있다.
UFS 장치(10)는, UFS 장치(10)가 안정적으로 동작하기 위해서 긴급하게 처리할 필요가 있는 타임-크리티컬(time-critical) 태스크(e.g. 가비지 컬렉션)가 발생할 때, 호스트에서 전송한 커맨드 때문에 타임-크리티컬 태스크의 처리가 지연되는 것을 막기 위해서 호스트에 커맨드 전송 보류(hold)를 요청할 수 있다. 호스트는 UFS 장치(10)로부터 커맨드 전송 보류 요청을 수신하면, 커맨드 전송을 일시적으로 보류할 수 있다.
도 7은 도 6의 통신 계층 정보에 포함되는 정보의 일 예를 나타낸 도면이다.
도 7을 참조하면, 통신 계층의 정보는 해당 통신 계층에서 누적해서 발생한 에러에 대한 정보인 에러 누적 정보 및 해당 통신 계층에서 발생한 에러를 복구하는 동작에 대한 정보인 에러 복구 정보 중 적어도 하나를 포함할 수 있다.
에러 누적 정보는 설정된 기준 시점부터 해당 통신 계층에서 누적해서 발생한 에러의 총 횟수이며, 에러 복구 정보는 설정된 기준 시점부터 해당 통신 계층에서 누적해서 발생한 에러가 복구된 총 횟수를 의미한다. UFS 장치(10)는 Unipro 계층의 에러 관련 속성을 통해 에러 누적 정보 및 에러 복구 정보를 관리할 수 있으며, 에러 누적 정보 및 에러 복구 정보를 AFC 프레임에 포함시킬 수 있다.
이상에서, AFC 프레임에 포함되는 상태 정보의 구체적인 예를 설명하였다.
이하, UFS 장치(10)가 상태 정보를 AFC 프레임에 저장하는 동작의 구체적인 예를 설명한다.
도 8은 본 발명의 실시예들에 따른 UFS 장치(10)가 상태 정보를 AFC 프레임에 저장하는 일 예를 나타낸 도면이다.
도 8을 참조하면, UFS 장치(10)는 수집된 UFS 장치(10)의 상태 정보를 UFS 장치(10)에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후에, 상태 정보 레지스터에 기입한 상태 정보를 AFC 프레임에 저장할 수 있다. UFS 장치(10)는 상태 정보 레지스터에 기입한 상태 정보가 AFC 프레임에 저장된 후에, AFC 프레임을 호스트로 전송할 수 있다.
이때, 각 상태 정보 레지스터마다 서로 다른 종류의 상태 정보가 기입될 수 있다. 일 예로, 상태 정보 레지스터 중 하나에 UFS 장치(10)의 온도 정보가 기입되고, 다른 하나에는 UFS 장치(10)의 전압 변화 정보가 기입되고, 또 다른 하나에는 통신 계층의 정보가 기입될 수 있다.
도 9는 본 발명의 실시예들에 따른 UFS 장치(10)가 상태 정보를 AFC 프레임에 저장하는 동작의 일 예를 나타낸 흐름도이다.
도 9를 참조하면, UFS 장치(10)는 상태 정보를 모니터링할 수 있다(S910).
일 예로 UFS 장치(10)는 미리 설정된 주기마다 상태 정보의 값을 직접 확인할 수 있다. 예를 들어, UFS 장치(10)는 전술한 통신 계층(e.g. 물리 계층, 데이터 링크 계층)에서 발생한 에러 누적 정보, 에러 복구 정보를 호스트와 UFS 장치(10) 간의 링크가 연결된 이후에 주기적으로 수집할 수 있다.
다른 예로 UFS 장치(10)는 상태 정보를 수집하기 위한 모듈(e.g. 온도 센서, 전압 검출기)로부터 상태 정보의 값의 변화를 지시하는 인터럽트의 발생 여부를 모니터링할 수 있다. 예를 들어, 온도 센서는 UFS 장치(10)의 온도가 미리 설정된 온도 구간을 벗어나는 경우 인터럽트를 발생할 수 있고, 전압 검출기는 UFS 장치(10)의 전압이 미리 설정된 전압 구간을 벗어나는 경우 인터럽트를 발생할 수 있다.
그리고 UFS 장치(10)는 상태 정보의 변화를 지시하는 이벤트가 발생하였는지를 판단한다(S920). 일 예로 UFS 장치(10)는 상태 정보의 값의 변화를 지시하는 인터럽트가 발생할 때, 상태 정보의 변화를 지시하는 이벤트가 발생하였다고 판단할 수 있다.
상태 정보 변화를 지시하는 이벤트가 발생할 때(S920-Y), UFS 장치(10)는 상태 정보를 도 8에서 설명한 하나 이상의 상태 정보 레지스터에 기입할 수 있다(S930). 일 예로, UFS 장치(10)는 상태 정보의 값의 변화를 지시하는 인터럽트를 처리하는 인터럽스 서비스 루틴(ISR, Interrupt Service Routine)을 실행하여 상태 정보를 상태 정보 레지스터에 기입할 수 있다.
그리고 UFS 장치(10)는 하나 이상의 상태 정보 레지스터에 기입한 상태 정보를 AFC 프레임에 저장할 수 있다(S940).
반면 상태 정보 변화를 지시하는 이벤트가 발생하지 않았을 때(920-N), UFS 장치(10)는 S910 단계로 진입하여 다시 상태 정보를 모니터링할 수 있다.
이상에서, UFS 장치(10)가 AFC 프레임에 상태 정보를 저장하는 동작에 대해 설명하였다.
이하, UFS 장치(10)가 상태 정보를 저장한 AFC 프레임을 호스트에 전송하는 시점에 대해 설명한다.
일 예로, UFS 장치(10)는, 호스트와 UFS 장치(10)간에 데이터 링크 계층 상에서 링크가 생성되면, 해당 링크를 통해서 프레임을 전송하는 모든 동작에 대해서, 상태 정보를 저장한 AFC 프레임을 호스트로 전송할 수 있다.
다른 예로, UFS 장치(10)는 특정한 시점에서만 상태 정보를 저장한 AFC 프레임을 호스트로 전송할 수도 있다. 이하, 도 10에서 이에 대해 설명한다.
도 10은 본 발명의 실시예들에 따른 UFS 장치(10)가 AFC 프레임을 호스트에 전송하는 시점의 일 예를 나타낸 도면이다.
도 10을 참조하면, UFS 장치(10)는 1) 링크 스타트업(Link Startup) 시점, 2) 절전(hibernate) 상태 종료 시점 또는 3) 호스트와 UFS 장치(10) 간의 데이터 전송(data transfer) 시점에 AFC 프레임을 호스트에 전송할 수 있다.
링크 스타트업 시점은 UFS 장치(10)와 호스트가 서로 통신하기 위해서, 링크를 통해 연결되는 시점을 의미한다.
절전(hibernate) 상태 종료 시점은 소비 전력을 절감하기 위한 절전(hibernate) 상태가 종료되는 시점을 의미한다.
호스트와 UFS 장치(10) 간의 데이터 전송 시점은 호스트 또는 UFS 장치(10)가 데이터(커맨드 및 해당 커맨드에 대한 응답도 포함한다)를 전송하는 시점을 의미한다.
도 11은 본 발명의 실시예들에 따른 UFS 장치(10)의 동작 방법을 나타낸 도면이다.
도 11을 참조하면, UFS 장치(10)의 동작 방법은 UFS 장치(10)의 상태 정보를 수집하는 단계(S1110)를 포함할 수 있다.
UFS 장치(10)의 상태 정보는 1) UFS 장치의 온도 정보, 2) UFS 장치(10)의 전압 변화 정보, 3) 호스트와 UFS 장치(10) 간의 통신 계층(e.g. 데이터 링크 계층, 물리 계층)의 정보 및 4) 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함할 수 있다.
한편, 호스트와 UFS 장치(10) 간의 통신 계층의 정보는, 해당 통신 계층에서 누적해서 발생한 에러에 대한 정보인 에러 누적 정보 및 해당 통신 계층에서 발생한 에러를 복구하는 동작에 대한 정보인 에러 복구 정보 중 적어도 하나를 포함할 수 있다.
그리고 UFS 장치(10)의 동작 방법은 S1110 단계에서 수집된 상태 정보를 포함하는 AFC(Acknowledgement and Flow Control) 프레임을 생성하는 단계(S1120)를 포함할 수 있다.
S1120 단계에서, UFS 장치(10)는 상태 정보를 UFS 장치(10)에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후, 상태 정보 레지스터에 기입한 상태 정보를 AFC 프레임에 저장할 수 있다. 이때, 상태 정보는, 상태 정보의 변화를 지시하는 이벤트가 발생할 때 상태 정보 레지스터에 기입될 수 있다.
그리고 UFS 장치(10)의 동작 방법은 S1120 단계에서 생성한 AFC 프레임을, UFS 장치(10)와 통신을 수행하는 호스트에 전송하는 단계(S1130)를 포함할 수 있다.
일 예로, AFC 프레임은, 링크 스타트업(Link Startup) 시점, 절전(hibernate) 상태 종료 시점 또는 호스트와 UFS 장치(10) 간의 데이터 전송(data transfer) 시점에 호스트에 전송될 수 있다.
도 12은 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)의 구성도이다.
도 12을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결되는 UFS 장치(10), 컴퓨팅 시스템(1200)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1210), 컴퓨팅 시스템(1200)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1220), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1230), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1240), 컴퓨팅 시스템(1200)이 사용하는 파워를 관리하는 파워 관리 모듈(1250) 등을 포함할 수 있다.
컴퓨팅 시스템(1200)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1200)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 10: UFS 장치
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims (14)

  1. UFS(Universal Flash Storage) 장치에 있어서,
    상기 UFS 장치의 상태 정보를 수집하고,
    상기 수집된 상태 정보를 포함하는 AFC(Acknowledgement and Flow Control) 프레임을 생성하고,
    상기 AFC 프레임을, 상기 UFS 장치와 통신을 수행하는 호스트에 전송하는 UFS 장치.
  2. 제1항에 있어서,
    상기 상태 정보는,
    상기 UFS 장치의 온도 정보, 상기 UFS 장치의 전압 변화 정보, 상기 호스트와 상기 UFS 장치 간의 통신 계층의 정보 및 상기 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함하는 UFS 장치.
  3. 제2항에 있어서,
    상기 통신 계층은,
    데이터 링크 계층 또는 물리 계층인 UFS 장치.
  4. 제2항에 있어서,
    상기 통신 계층의 정보는,
    상기 통신 계층에서 누적해서 발생한 에러에 대한 정보인 에러 누적 정보 및 상기 통신 계층에서 발생한 에러를 복구하는 동작에 대한 정보인 에러 복구 정보 중 적어도 하나를 포함하는 UFS 장치.
  5. 제1항에 있어서,
    상기 상태 정보를 상기 UFS 장치에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후, 상기 상태 정보 레지스터에 기입한 상태 정보를 상기 생성한 AFC 프레임에 저장하는 UFS 장치.
  6. 제5항에 있어서,
    상기 상태 정보의 변화를 지시하는 이벤트가 발생할 때, 상기 상태 정보를 상기 상태 정보 레지스터에 기입하는 UFS 장치.
  7. 제1항에 있어서,
    상기 AFC 프레임을, 링크 스타트업(Link Startup) 시점, 절전(hibernate) 상태 종료 시점 또는 상기 호스트와 상기 UFS 장치 간의 데이터 전송(data transfer) 시점에 상기 호스트에 전송하는 UFS 장치.
  8. UFS(Universial Flash Storage) 시스템의 동작 방법에 있어서,
    상기 UFS 장치의 상태 정보를 수집하는 단계;
    상기 수집된 상태 정보를 포함하는 AFC(Acknowledgement and Flow Control) 프레임을 생성하는 단계; 및
    상기 AFC 프레임을, 상기 UFS 장치와 통신을 수행하는 호스트에 전송하는 단계를 포함하는 UFS 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 상태 정보는,
    상기 UFS 장치의 온도 정보, 상기 UFS 장치의 전압 변화 정보, 상기 호스트와 상기 UFS 장치 간의 통신 계층의 정보 및 상기 호스트에 대한 커맨드 전송 보류 요청 정보 중 적어도 하나를 포함하는 UFS 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 통신 계층은,
    데이터 링크 계층 또는 물리 계층인 UFS 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 통신 계층의 정보는,
    상기 통신 계층에서 누적해서 발생한 에러에 대한 정보인 에러 누적 정보 및 상기 통신 계층에서 발생한 에러를 복구하는 동작에 대한 정보인 에러 복구 정보 중 적어도 하나를 포함하는 UFS 장치의 동작 방법.
  12. 제8항에 있어서,
    상기 AFC 프레임을 생성하는 단계는,
    상기 상태 정보를 상기 UFS 장치에 포함된 하나 이상의 상태 정보 레지스터에 기입한 후, 상기 상태 정보 레지스터에 기입한 상태 정보를 상기 생성한 AFC 프레임에 저장하는 UFS 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 상태 정보는, 상기 상태 정보의 변화를 지시하는 이벤트가 발생할 때 상기 상태 정보 레지스터에 기입되는 UFS 장치의 동작 방법.
  14. 제8항에 있어서,
    상기 AFC 프레임은, 링크 스타트업(Link Startup) 시점, 절전(hibernate) 상태 종료 시점 또는 상기 호스트와 상기 UFS 장치 간의 데이터 전송(data transfer) 시점에 상기 호스트에 전송되는 UFS 장치의 동작 방법.

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