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KR20220056906A - 불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법 Download PDF

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KR20220056906A
KR20220056906A KR1020200141067A KR20200141067A KR20220056906A KR 20220056906 A KR20220056906 A KR 20220056906A KR 1020200141067 A KR1020200141067 A KR 1020200141067A KR 20200141067 A KR20200141067 A KR 20200141067A KR 20220056906 A KR20220056906 A KR 20220056906A
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nonvolatile memory
address
data lines
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김종화
정경용
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 스토리지 장치는 복수의 제1 워드라인들과 연결된 제1 메모리 블록을 포함하는 불휘발성 메모리 장치, 불휘발성 메모리 장치와 복수의 데이터 라인들을 통해 연결된 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는 제1 커맨드 입력 구간 동안 복수의 데이터 라인들을 통해 제1 커맨드를 불휘발성 메모리 장치로 전송하고, 어드레스 입력 구간 동안 복수의 데이터 라인들을 통해 파라미터를 불휘발성 메모리 장치로 전송하고, 제2 커맨드 입력 구간 동안 복수의 데이터 라인들을 통해 제2 커맨드를 불휘발성 메모리 장치로 전송하도록 구성되고, 불휘발성 메모리 장치는 제1 커맨드 및 제2 커맨드에 응답하여, 제1 시간 동안, 파라미터를 기반으로 제1 메모리 블록과 연결된 복수의 제1 워드라인들 전체에 턴-온 전압을 인가하도록 구성된다.

Description

불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE, AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법 에 관한 것이다.
반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
반도체 제조 기술이 발전되면서, 저장 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 저장 장치의 고집적화는 저장 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 저장 장치의 고집적화로 인해 저장 장치의 스케일이 감소되면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 저장 장치에 저장된 데이터를 손상시킬 수 있으며, 이로 인하여 저장 장치의 신뢰성이 저하될 수 있다.
본 발명의 목적은 향상된 성능을 갖는 불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는 복수의 제1 워드라인들과 연결된 제1 메모리 블록을 포함하는 불휘발성 메모리 장치, 불휘발성 메모리 장치와 복수의 데이터 라인들을 통해 연결된 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는 제1 커맨드 입력 구간 동안 복수의 데이터 라인들을 통해 제1 커맨드를 불휘발성 메모리 장치로 전송하고, 어드레스 입력 구간 동안 복수의 데이터 라인들을 통해 파라미터를 불휘발성 메모리 장치로 전송하고, 제2 커맨드 입력 구간 동안 복수의 데이터 라인들을 통해 제2 커맨드를 불휘발성 메모리 장치로 전송하도록 구성되고, 불휘발성 메모리 장치는 제1 커맨드 및 제2 커맨드에 응답하여, 제1 시간 동안, 파라미터를 기반으로 제1 메모리 블록과 연결된 복수의 제1 워드라인들 전체에 턴-온 전압을 인가하도록 구성된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 외부 장치로부터 커맨드들을 수신하도록 구성된 제어 로직 회로, 복수의 워드라인들을 통해 메모리 셀 어레이와 연결되고, 커맨드를 수신한 제어 로직 회로의 제어에 따라, 복수의 메모리 블록들에 연결된 복수의 워드라인들에 턴-온 전압을 인가하도록 구성된 어드레스 디코더를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법은 메모리 컨트롤러에 의해, 제1 커맨드 입력 구간 동안, 복수의 데이터 라인들 통해, 제1 커맨드를 불휘발성 메모리 장치로 전송하는 단계, 메모리 컨트롤러에 의해, 제1 커맨드 입력 구간 이후의 어드레스 입력 구간 동안, 복수의 데이터 라인들 통해, 파라미터를 불휘발성 메모리 장치로 전송하는 단계, 메모리 컨트롤러에 의해, 어드레스 입력 구간 이후의 제2 커맨드 입력 구간 동안, 복수의 데이터 라인들 통해, 제2 커맨드를 불휘발성 메모리 장치로 전송하는 단계, 메모리 컨트롤러에 의해, 제2 커맨드 입력 구간 이후의 제1 시간 동안, 레디/비지 라인을 통해 비지 상태의 레디/비지 신호를 수신하는 단계, 및 불휘발성 메모리 장치에 의해, 제1 및 제2 커맨드들에 응답하여, 복수의 메모리 블록들에 연결된 모든 워드라인들에 턴-온 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는 제1 및 제2 커맨드들과 파라미터를 복수의 데이터 라인들 통해 불휘발성 메모리 장치로 전송하도록 구성된 메모리 컨트롤러, 및 복수의 메모리 블록들을 포함하고, 제1 및 제2 커맨드들에 응답하여, 파라미터를 기반으로 복수의 메모리 블록들에 연결된 모든 워드라인들에 턴-온 전압을 인가하는 불휘발성 메모리 장치를 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 큐어 커맨드를 통해 복수의 워드라인들에 큐어 전압을 인가하여, 문턱 전압이 감소하는 것을 방지할 수 있다. 따라서 복수의 더미 읽기 동작을 수행하지 않는 향상된 성능을 갖는 불휘발성 메모리 장치, 스토리지 장치, 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다.
도 3는 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록(BLK)을 예시적으로 보여주는 회로도이다.
도 5는 도 4의 메모리 블록(BLK)의 일부의 구조를 보여주는 사시단면도이다.
도 6은 메모리 셀들의 초기 프로그램 문턱 전압 산포 및 시간 경과에 따라 변화된 문턱 전압 산포를 예시적으로 보여주는 산포도이다.
도 7 및 도 8은 도 4의 셀 스트링에 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 9는 큐어 동작과 읽기 동작의 차이를 예시적으로 보여주는 도면이다.
도 10은 도 1의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 11은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 12는 메모리 컨트롤러의 동작을 예시적으로 보여주는 타이밍도이다.
도 13은 큐어 정보를 예시적으로 보여주는 도면이다.
도 14a 및 도 14b는 도 13의 플레인에 대한 정보를 설명하기 위한 도면이다.
도 15a 및 도 15b는 도 13의 시작 블록 어드레스에 대한 정보 및 블록의 개수에 대한 정보를 설명하기 위한 도면이다.
도 16는 도 1의 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 17은 도 1의 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 시스템이 적용된 SSD 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 예시적인 실시 예에서, 스토리지 장치(100)는 SSD, 메모리 카드 등과 같이, 컴퓨팅 장치에서 사용되는 대용량 저장 매체일 수 있다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, CPU(Central Processing Unit), AP(Application Processor) 등)의 요청 또는 제어에 따라 불휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)를 제어하기 위하여, 제어 신호 라인들(CTRL) 및 데이터 라인들(DQ), 및 데이터 스트로브 신호(DQS)를 통해 다양한 신호들을 주고 받을 수 있다.
예시적인 실시 예에서, 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(RE/), 또는 쓰기 인에이블 신호(WE/) 등과 같은 다양한 신호들이 제어 신호 라인들(CTRL)을 통해 불휘발성 메모리 장치(120)로 제공될 수 있다.
큐어 커맨드(CMD_CURE), 큐어 정보(CINFO), 읽기 커맨드(CMD_RD), 어드레스(ADDR), 데이터(DT) 등과 같은 다양한 정보가 데이터 라인들(DQ)을 통해 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이에서 송수신될 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 제어 신호 라인들(CTRL)을 통해 제공되는 다양한 신호들 및 데이터 스트로브 신호(DQS)를 기반으로 데이터 라인들(DQ)을 통해 제공되는 커맨드(CMD), 어드레스(ADDR), 데이터(DT) 등을 구분하고 식별할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(110)는 본 발명의 실시 예에 따른 큐어 동작(Cure Operation)을 수행하도록 지시할 수 있다. 즉, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에게 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다. 예를 들어, 큐어 동작은 불휘발성 메모리 장치(120)에서 메모리 셀 어레이의 복수의 워드라인들에 큐어 전압을 인가하는 동작을 가리킬 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터의 다양한 신호에 응답하여, 메모리 컨트롤러(110)로부터 수신된 데이터(DT)를 저장하거나 또는 저장된 데이터(DT)를 메모리 컨트롤러(110)로 전송할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 프로그램 동작 또는 읽기 동작을 수행하는 경우, 레디/비지 신호(R/B)를 메모리 컨트롤러(110)로 제공할 수 있고, 메모리 컨트롤러(110)는 레디/비지 신호(R/B)에 응답하여 불휘발성 메모리 장치(120)가 동작 중임을 인지할 수 있다. 예시적인 실시 예에서, 레디/비지 신호(R/B)가 비지 상태를 가리키는 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)와 정보(커맨드, 어드레스, 데이터 등)를 교환하지 않을 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리 장치들 중 적어도 하나를 포함할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 큐어 회로(121)를 포함할 수 있다. 큐어 회로(121)는 메모리 컨트롤러(110)로부터 수신한 큐어 커맨드(CMD_CURE)에 응답하여, 큐어 동작을 수행할 수 있다. 즉, 큐어 회로(121)는 메모리 셀 어레이의 복수의 워드라인들에 큐어 전압을 인가하도록 어드레스 디코더를 제어할 수 있다.
종래의 불휘발성 메모리 장치는 더미 읽기 동작(Dummy Read Operation)을 수행하여, 시간의 경과에 따라 문턱 전압이 감소하는 것을 방지할 수 있다. 특히, 모든 워드라인들에 전압을 인가하기 위해서, 불휘발성 메모리 장치는 블록 개수만큼 반복적으로 더미 읽기 동작을 필요로 한다. 반면에, 본 발명에 따른 불휘발성 메모리 장치(120)는 큐어 커맨드(CMD_CURE)에 응답하여, 복수의 더미 읽기 동작 없이 복수의 워드라인들 모두에 큐어 전압을 인가할 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다. 본 발명에 따른 불휘발성 메모리 장치(120)의 큐어 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 프로세서(111), SRAM(112), ROM(113), 호스트 인터페이스 회로(114), 및 플래시 인터페이스 회로(115)를 포함할 수 있다.
프로세서(111)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(112)은 메모리 컨트롤러(110)의 캐시 메모리, 동작 메모리, 또는 버퍼 메모리로서 사용될 수 있다. ROM(113)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)를 제어하는데 요구되는 다양한 정보(예를 들어, 플래시 변환 계층, 매핑 테이블 등)는 SRAM(112) 또는 별도의 버퍼 메모리에 저장될 수 있고, 이러한 정보는 프로세서(111)에 의해 관리되거나 또는 구동될 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스 회로(114)를 통해 외부 장치(예를 들어, 호스트(Host))와 통신할 수 있다. 예시적인 실시 예에서, 호스트 인터페이스 회로(114)는 DDR(Double Data Rate), LPDDR(Low-Power DDR), USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(110)는 플래시 인터페이스 회로(115)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(110)는 다양한 신호들(예를 들어, CLE, ALE, RE/, WE/, CMD, ADDR, DT 등)을 플래시 인터페이스 회로(115)를 기반으로 불휘발성 메모리 장치(120)로 제공할 수 있다. 예시적인 실시 예에서, 플래시 인터페이스 회로(115)는 Toggle NAND 인터페이스 또는 ONFI(Open Nand Flash Interface) 등과 같은 낸드 인터페이스를 포함할 수 있다.
도 2에 도시된 메모리 컨트롤러(110)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 컨트롤러(110)는 ECC(Error Correction Code) 엔진, 랜더마이저, 버퍼 관리 회로 등과 같은 다른 다양한 구성 요소들을 더 포함할 수 있다.
도 3는 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122), 어드레스 디코더(123), 페이지 버퍼 회로(124), 입출력 회로(125), 및 제어 로직 회로(126)를 포함할 수 있다.
예시적으로, 도면의 간결성 및 설명의 편의를 위하여, 커맨드(CMD), 어드레스(ADDR), 데이터(DT) 등이 별도로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 커맨드(CMD)(예를 들어, 읽기 커맨드(CMD_RD), 큐어 커맨드(CMD_CURE)), 어드레스(ADDR), 데이터(DT), 큐어 정보(CINFO) 등은 데이터 라인들(DQ)을 통해 메모리 컨트롤러(110)로부터 수신될 수 있고, 제어 신호들(CTRL)(예를 들어, CLE, ALE, RE/, WE/ 등)을 기반으로 서로 구분될 수 있다.
메모리 셀 어레이(122)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 비트 라인들(BL) 각각과 연결되고, 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 워드라인들(WL), 스트링 선택 라인들(SSL), 또는 접지 선택 라인들(GSL)과 연결될 수 있다.
어드레스 디코더(123)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(122)와 연결될 수 있다. 어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(123)는 어드레스(ADDR)를 디코딩하고, 디코딩된 결과를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어할 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 어드레스 디코더(123)는 제어 로직 회로(126)의 제어에 따라, 모든 워드라인들(WL)에 미리 정해진 시간 동안 큐어 전압을 인가할 수 있다. 큐어 전압의 레벨은 미리 정해진 레벨일 수 있다. 예를 들어, 큐어 전압의 레벨은 읽기 동작에서 비선택 워드라인들에 인가되는 읽기 패스 전압의 레벨과 동일할 수 있다.
페이지 버퍼 회로(124)는 비트 라인들(BL)을 통해 메모리 셀 어레이(122)와 연결된다. 페이지 버퍼 회로(124)는 메모리 셀 어레이(122)로부터 읽은 데이터 또는 메모리 셀 어레이(122)에 저장될 데이터를 임시 저장하도록 구성될 수 있다.
입출력 회로(125)는 메모리 컨트롤러(110)로부터 수신된 데이터(DT)를 페이지 버퍼 회로(124)로 제공할 수 있다. 입출력 회로(125)는 페이지 버퍼 회로(124)로부터 수신된 데이터(DT)를 메모리 컨트롤러(110)로 제공할 수 있다.
제어 로직 회로(126)는 메모리 컨트롤러(110)로부터의 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 대응하는 동작이 수행되도록 불휘발성 메모리 장치(120)의 다양한 구성 요소들을 제어할 수 있다. 제어 로직 회로(126)는 불휘발성 메모리 장치(120)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 회로(126)는 복수의 읽기 전압들, 읽기 패스 전압, 큐어 전압 등과 같은 다양한 전압들을 생성할 수 있다. 다양한 전압들은 제어 로직 회로(126)에 의해 생성되고, 어드레스 디코더(123)를 통해 대응하는 워드라인으로 제공되거나 또는 불휘발성 메모리 장치(120)가 형성되는 기판으로 제공될 수 있다.
예시적인 실시 예에서, 제어 로직 회로(126)는 큐어 회로(121)를 포함할 수 있다. 큐어 회로(121)는 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 수신할 수 있다. 메모리 컨트롤러(110)로부터 수신된 커맨드(CMD)가 큐어 커맨드(CMD_CURE)인 경우, 큐어 회로(121)는 큐어 정보(CINFO)를 기반으로 어드레스 디코더(123)를 제어할 수 있다. 예를 들어, 큐어 전압은 큐어 회로(121)에 의해 생성되고, 어드레스 디코더(123)를 통해 복수의 워드라인들로 제공될 수 있다.
도 4는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록(BLK)을 예시적으로 보여주는 회로도이다. 도 4을 참조하여 하나의 메모리 블록(BLK)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 셀 어레이(122)에 포함된 복수의 메모리 블록들은 도 4의 메모리 블록(BLK)과 동일하거나 또는 유사한 구조를 가질 수 있다.
복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 4에서, 메모리 블록(BLK)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
도 4에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 4에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLK)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3 또는 SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 기판(SUB)과 수직인 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1, SSL2, SSL3 또는 SSL4)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드라인들은 하나의 워드라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이에 위치한 물리 페이지들의 서브 워드라인들은 서브 워드라인들이 형성되는 높이에서 서로 연결될 수 있다. 다른 예로서, 동일한 높이에 위치한 물리 페이지들의 서브 워드라인들은 메탈 층과 같은 서브 워드라인들이 형성되는 높이와 다른 높이를 갖는 다른 층에서 서로 간접 연결될 수 있다.
도 5는 도 4의 메모리 블록(BLK)의 일부의 구조를 보여주는 사시단면도이다. 도 4 및 도 5를 참조하면, 기판(SUB)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(1112, 1112a)이 기판과 수직한 제3방향을 따라 기판(SUB) 상에 순차적으로 적층된다. 절연 층들(1112, 1112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(1112, 1112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(1112, 1112a) 중 기판(SUB)과 접촉하는 절연 층(1112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(1112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(1112, 1112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(1112, 1112a)을 관통하여 기판(SUB)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(1114), 채널 막(1115), 그리고 제1 절연 막(1116)을 포함할 수 있다.
내부 물질(1114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(1115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(1116)은 실리콘 산화 막, 실리콘 질화 막, 알루미늄 산화 막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연 막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(1112, 1112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(1117)이 제공된다. 절연 층들(1112, 1112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(1117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(1116) 및 제2 절연 막(1117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(1116) 및 제2 절연 막(1117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)을 포함할 수 있다. 제1 절연 막(1116) 및 제2 절연 막(1117)은 터널링 절연 막, 전하 포획 막, 그리고 블로킹 절연 막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(1112, 1112a) 사이에서, 제2 절연 막들(1117)의 노출된 외부 면들에 도전 물질들(CM1~CM11)이 제공된다. 도전 물질들(CM1~CM11)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(1118)이 제공된다. 예시적으로, 드레인들(1118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(1118)은 필라들(PL)의 채널 막들(1115)의 상부 면들과 접촉할 수 있다.
드레인들(1118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(1118)과 연결된다. 예시적으로, 드레인들(1118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(1116, 1117) 및 도전 물질들(CM1~CM11)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(1116, 1117), 그리고 인접한 도전 물질들(CM1~CM11)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(1116, 1117) 그리고 채널 막들(1115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 내지 제9 도전 물질들(CM2~CM9)은 인접한 제1 및 제2 절연 막들(1116, 1117) 그리고 채널 막들(1115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제2 내지 제9 도전 물질들(CM2~CM9)은 제1방향을 따라 신장되어 제1 내지 제8 워드라인들(WL1~WL8)을 각각 형성할 수 있다.
제10 도전 물질들(CM10)은 인접한 제1 및 제2 절연 막들(1116, 1117) 그리고 채널 막들(1115)과 함께 스트링 선택 트랜지스터들(SST) 중 기판(SUB)에 인접한 하부 스트링 선택 트랜지스터들을 형성할 수 있다. 제10 도전 물질들(CM10)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1~SSL4) 중 기판(SUB)에 가까운 하부 스트링 선택 라인들을 형성할 수 있다.
제11 도전 물질들(CM11)은 인접한 제1 및 제2 절연 막들(1116, 1117) 그리고 채널 막들(1115)과 함께 스트링 선택 트랜지스터들(SST) 중 비트 라인들(BL1~BL4)에 인접한 상부 스트링 선택 트랜지스터들을 형성할 수 있다. 제11 도전 물질들(CM11)은 제1방향을 따라 신장되어 스트링 선택 라인들(SSL1~SSL4) 중 비트 라인들(BL1~BL4)에 가까운 상부 스트링 선택 라인들을 형성할 수 있다.
메모리 블록(BLK)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
예시적으로, 도 5에서 공통 소스 영역(CSR)이 기판(SUB)의 일부에 제공되는 것으로 도시되었지만, 공통 소스 영역(CSR)은 기판(SUB)을 커버하는 플레이트의 형태로 제공될 수 있다.
도 6은 메모리 셀들의 초기 프로그램 문턱 전압 산포 및 시간 경과에 따라 변화된 문턱 전압 산포를 예시적으로 보여주는 산포도이다. 도 6을 참조하면, 셀당 3-비트의 데이터를 저장할 수 있는 트리플 레벨 셀(TLC)의 페이지 별 읽기 방법이 게시된다.
도 1, 도 3 및 도 6을 참조하면, 메모리 셀들의 초기 프로그램 문턱 전압 산포가 실선으로 도시된다. 시간의 경과에 따라 시프트된 문턱 전압 산포가 점선으로 도시된다. 도 6에 도시된 바와 같이, 산포들의 문턱 전압이 감소하는 방향으로 시프트되는 경향이 있다.
불휘발성 메모리 장치(120)는 제1 내지 제7 읽기 전압들(Vrd1~Vrd7)을 사용하여 프로그램된 메모리 셀들의 프로그램 상태를 판별할 수 있다. 예시적으로 제1 내지 제7 읽기 전압들(Vrd1~Vrd7)은 제어 로직 회로(126)에 의해 생성될 수 있다. 제1 내지 제7 읽기 전압들(Vrd1~Vrd7) 각각은 프로그램된 메모리 셀들의 프로그램 상태를 판별하기 위하여 미리 정해진 전압 레벨을 가질 수 있다.
최하위 비트(LSB) 페이지를 읽기 위해서, 제2 및 제5 읽기 전압(Vrd2, Vrd5)이 순차적으로 인가될 수 있다. 예시적으로, 제1 프로그램 상태(P1) 이하의 문턱 전압을 갖는 상태와 제2 프로그램 상태(P2) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제2 읽기 전압(Vrd2)이 사용될 것이다. 그리고, 제4 프로그램 상태(P4) 이하의 문턱 전압을 갖는 상태와 제5 프로그램 상태(P5) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제5 읽기 전압(Vrd5)이 사용될 것이다.
중간 비트(CSB) 페이지를 읽기 위해서, 제1, 제3 및 제6 읽기 전압(Vrd1, Vrd3, Vrd6)이 순차적으로 인가될 수 있다. 예시적으로, 소거 상태(E) 이하의 문턱 전압을 갖는 상태와 제1 프로그램 상태(P1) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제1 읽기 전압(Vrd1)이 사용될 것이다. 제2 프로그램 상태(P2) 이하의 문턱 전압을 갖는 상태와 제3 프로그램 상태(P3) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제3 읽기 전압(Vrd3)이 사용될 것이다. 그리고, 제5 프로그램 상태(P5) 이하의 문턱 전압을 갖는 상태와 제6 프로그램 상태(P6) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제6 프로그램 전압(P6)이 사용될 것이다.
최상위 비트(MSB) 페이지를 읽기 위해서, 제4 및 제7 읽기 전압(Vrd4, Vrd7)이 순차적으로 인가될 수 있다. 예시적으로, 제3 프로그램 상태(P3) 이하의 문턱 전압을 갖는 상태와 제4 프로그램 상태(P4) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제4 읽기 전압(Vrd4)이 사용될 것이다. 그리고 제6 프로그램 상태(P6) 이하의 문턱 전압을 갖는 상태와 제7 프로그램 상태(P7) 이상의 문턱 전압을 갖는 상태를 식별하기 위해 제7 읽기 전압(Vrd7)이 사용될 것이다.
예시적으로, 불휘발성 메모리 장치(120)의 복수의 읽기 전압(Vrd1~Vrd7)은 안정화된 문턱 전압 산포(예시적으로, 소정의 시간이 경과한 이후의 문턱 전압 산포)를 기반으로 결정된다. 하지만, 도 6에 도시된 바와 같이 복수의 프로그램 상태(E~P7)의 문턱 전압 산포는 시간의 경과에 따라 시프트 될 수 있다. 산포들의 문턱 전압이 감소하는 방향으로 시프트되는 경향이 있다.
예를 들어, 메모리 셀에 데이터가 기입된 후 오랜 시간 동안 방치되면, 전하 포획 막(charge trap layer)에 포획된 전하들은 방출(de-trap) 또는 손실(loss)될 수 있다. 이로 인해, 메모리 셀의 문턱 전압은 감소할 수 있다.
따라서, 복수의 읽기 전압(Vrd1~Vrd7)으로 프로그램된 메모리 셀들을 읽을 경우, 불휘발성 메모리 장치(120)는 오류를 포함한 데이터를 읽을 수 있다. 오류를 포함한 데이터가 읽히는 것을 방지하기 위해, 불휘발성 메모리 장치(120)는 복수의 워드라인들에 전압을 인가할 수 있다. 그 결과, 전하 포획 막에서 다시 전하는 포획되고, 문턱 전압이 증가할 수 있다.
불휘발성 메모리 장치(120)는 더미 읽기 동작을 수행하여, 복수의 워드라인들에 전압을 인가할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 선택된 메모리 블록의 선택된 워드라인에 복수의 읽기 전압(Vrd1~Vrd7)을 인가할 수 있다. 불휘발성 메모리 장치(120)는 선택된 메모리 블록의 비선택 워드라인들에 읽기 패스 전압을 인가할 수 있다. 그 결과, 전하 포획 막에서 다시 전하가 포획되고, 문턱 전압이 증가할 수 있다. 즉 전하 손실로 인하여 감소된 문턱 전압은, 더미 읽기 동작을 통해서 다시 증가할 수 있다.
본 발명의 불휘발성 메모리 장치(120)는 큐어 동작을 수행하여, 복수의 워드라인들에 전압을 인가할 수 있다. 불휘발성 메모리 장치(120)는 큐어 커맨드(CMD_CURE)에 응답하여, 복수의 워드라인들에 큐어 전압을 인가할 수 있다. 그 결과, 불휘발성 메모리 장치(120)는 시간의 경과에 따라 문턱 전압이 감소하는 것을 방지하여, 오류를 포함하지 않는 데이터를 읽을 수 있다.
도 7 및 도 8은 도 4의 셀 스트링에 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 7을 참조하여, 더미 읽기 동작(DRead Op)에서 인가되는 전압이 설명되고, 도 8을 참조하여 큐어 동작(Cure Op)에서 인가되는 전압이 설명된다.
선택된 워드라인은 복수의 워드라인들 중 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드라인을 가리킨다. 비선택된 워드라인들은 복수의 워드라인들 중 선택된 워드라인을 제외한 나머지 워드라인들을 가리킨다.
도 4, 도 6, 및 도 7을 참조하면, 제1 시점(t1)에, 스트링 선택 라인(SSL)에 읽기 패스 전압(Vread)이 인가될 수 있다. 비선택된 워드라인들(Unsel WLs)에 읽기 패스 전압(Vread)이 인가될 수 있다. 접지 선택 라인(GSL)에 읽기 패스 전압(Vread)이 인가될 수 있다. 선택된 워드라인(Sel WL)에 제1 내지 제7 읽기 전압(Vrd1~Vrd7) 중 어느 하나가 인가될 수 있다. 읽기 패스 전압(Vread)은 제7 읽기 전압(Vrd7)보다 높을 수 있다.
제2 시점(t2)에, 스트링 선택 라인(SSL)에 턴-오프 전압이 인가될 수 있다. 선택된 워드라인(Sel WL)에 턴-오프 전압이 인가될 수 있다. 비선택된 워드라인들(Unsel WLs)에 턴-오프 전압이 인가될 수 있다. 접지 선택 라인(GSL)에 턴-오프 전압이 인가될 수 있다. 예시적인 실시 예에서, 턴-오프 전압은 접지 전압 또는 음의 전압일 수 있다.
상술된 바와 같이, 선택된 메모리 블록의 임의의 페이지에 대한 더미 읽기 동작(DRead Op)을 통해서, 불휘발성 메모리 장치(120)는 선택된 워드라인에 제1 내지 제7 읽기 전압들(Vrd1~Vrd7) 중 어느 하나를 인가하고, 비선택된 워드라인들에 읽기 패스 전압(Vread)을 인가할 수 있다. 이를 통해 불휘발성 메모리 장치(120)는 문턱 전압의 하락을 방지할 수 있다.
불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대하여 더미 읽기 동작(DRead Op)을 수행할 수 있다. 반면에 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 모든 메모리 블록에 대하여 동시에 큐어 동작(Cure Op)을 수행할 수 있다. 더미 읽기 동작(DRead Op)과 비교를 위하여, 도 7에서 복수의 메모리 블록들 중 하나의 메모리 블록에 대하여 설명된다. 큐어 동작(Cure Op)에서, 선택된 워드라인과 비선택된 워드라인들은 구분이 없지만, 더미 읽기 동작(DRead Op)과 비교를 위하여 도시된다.
도 4, 도 6 및 도 8을 참조하면, 제1 시점(t1)에, 스트링 선택 라인(SSL)에 큐어 전압(Vcure)이 인가될 수 있다. 선택된 워드라인(Sel WL)에 큐어 전압(Vcure)이 인가될 수 있다. 비선택된 워드라인들(Unsel WLs)에 큐어 전압(Vcure)이 인가될 수 있다. 접지 선택 라인(GSL)에 큐어 전압(Vcure)이 인가될 수 있다. 기본적으로, 큐어 전압(Vcure)은 제7 읽기 전압(Vrd7)보다 클 수 있다. 큐어 전압(Vcure)은 복수의 메모리 셀들 전체를 턴-온(turn on)시키는 턴-온 전압일 수 있다. 예시적인 실시 예에서, 큐어 전압(Vcure)은 읽기 패스 전압(Vread)일 수 있다.
제2 시점(t2)에, 스트링 선택 라인(SSL)에 턴-오프 전압이 인가될 수 있다. 선택된 워드라인(Sel WL)에 턴-오프 전압이 인가될 수 있다. 비선택된 워드라인들(Unsel WLs)에 턴-오프 전압이 인가될 수 있다. 접지 선택 라인(GSL)에 턴-오프 전압이 인가될 수 있다. 예시적인 실시 예에서, 턴-오프 전압은 접지 전압 또는 음의 전압일 수 있다.
상술된 바와 같이, 큐어 동작(Cure Op)을 통해, 불휘발성 메모리 장치(120)는 선택된 워드라인 및 비선택된 워드라인들에 큐어 전압(Vcure)을 인가할 수 있다. 이를 통해 불휘발성 메모리 장치(120)는 문턱 전압의 하락을 방지할 수 있다.
더미 읽기 동작(DRead Op)에서, 불휘발성 메모리 장치(120)는 선택된 워드라인에 제1 내지 제7 읽기 전압들(Vrd1~Vrd7) 중 어느 하나를 인가할 수 있다. 반면에, 큐어 동작(Cure Op)에서, 불휘발성 메모리 장치(120)는 비선택된 워드라인들과 동일하게 선택된 워드라인에 큐어 전압(Vcure)을 인가할 수 있다. 즉, 큐어 동작(Cure Op)에서, 불휘발성 메모리 장치(120)는 모든 워드라인들에 동일한 큐어 전압(Vcure)을 인가할 수 있다.
도 9는 큐어 동작과 읽기 동작의 차이를 예시적으로 보여주는 도면이다. 도 3 및 도 9를 참조하면, 불휘발성 메모리 장치(120)는 더미 읽기 동작(DRead Op)을 수행함에 있어서, 읽기 동작과 동일하게 수행할 수 있다. 더미 읽기 동작(DRead Op) 수행 시, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 읽기 커맨드(CMD_RD) 및 어드레스(ADDR)를 수신하고, 데이터(DT)를 메모리 컨트롤러(110)로 출력할 수 있다. 다만, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 수신한 데이터(DT)를 호스트(미도시)에게 전송하지 않을 수 있다.
더미 읽기 동작(DRead Op)은 센싱 동작(Sensing), 덤핑 동작(Dump), 데이터 출력 동작(Dout)을 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 센싱 동작(Sensing)을 수행할 수 있다. 이후에 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 입출력 회로(125)로 데이터를 전송하는 덤핑 동작(Dump)을 수행할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 데이터를 데이터 라인들(DQ)로 출력하는 데이터 출력 동작(Dout)을 수행할 수 있다.
센싱 동작(Sensing)은 페이지 버퍼 초기화 단계(PB Initial), 프리차지 단계(Pre-charge), 센싱 노드 디벨로프 단계(SO Develop), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 포함할 수 있다. 예를 들어, 페이지 버퍼 초기화 단계(PB Initial)에서, 불휘발성 메모리 장치(120)는 페이지 버퍼를 초기화 할 수 있다. 프리차지 단계(Pre-charge)에서, 불휘발성 메모리 장치(120)는 비트 라인(BL)에 프리차지 전압을 인가할 수 있다. 센싱 노드 디벨로프 단계(SO Develop)에서, 불휘발성 메모리 장치(120)는 비트 라인 전압 제어 신호에 응답하여, 센싱 노드를 비트 라인(BL)과 연결할 수 있다. 비트 라인(BL)의 전위에 따라 센싱 노드의 전압이 변화할 수 있다. 센싱 노드 센싱 단계(SO Sense)에서, 불휘발성 메모리 장치(120)는 센싱 노드 전위에 의하여 페이지 버퍼에 센싱 데이터가 저장될 수 있다. 회복 단계(Recovery)에서, 불휘발성 메모리 장치(120)는 이전 단계들에서 유지된 트랜지스터들의 전압을 방전시킬 수 있다.
큐어 동작(Cure Op)은 프리차지 단계(Pre-charge)를 포함할 수 있다. 프리차지 단계에서, 불휘발성 메모리 장치(120)는 스트링 선택 라인, 워드라인들, 접지 선택 라인에 큐어 전압(Vcure)을 인가할 수 있다. 이와 같이, 더미 읽기 동작(DRead Op)과 비교하여, 큐어 동작(Cure Op) 수행 시, 불휘발성 메모리 장치(120)는 센싱 동작(Sensing) 중에서 페이지 버퍼 초기화 단계(PB Initial), 센싱 노드 디벨로프 단계(SO Develop), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 생략할 수 있고, 덤핑 동작(Dump), 데이터 출력 동작(Dout)을 생략할 수 있다.
즉, 종래의 불휘발성 메모리 장치는 더미 읽기 동작(DRead Op)을 통해 복수의 워드라인들에 전압을 인가할 수 있다. 그러나 불휘발성 메모리 장치는 불필요한 센싱 동작(Sensing) 중 페이지 버퍼 초기화 단계(PB Initial), 센싱 노드 디벨로프 단계(SO Develop), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 수행할 수 있고, 덤핑 동작(Dump) 및 데이터 출력 동작(Dout)을 수행할 수 있다. 반면에, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 불필요한 동작들을 수행하지 않고, 복수의 워드라인들에 큐어 전압을 인가할 수 있다.
예시적인 실시 예에서, 큐어 동작(Cure Op)은 더미 읽기 동작(DRead Op) 중의 센싱 동작(Sensing) 및 덤핑 동작(Dump)을 포함할 수 있다. 즉, 불휘발성 메모리 장치(120)는 큐어 동작(Cure Op)을 수행함에 있어서, 데이터 출력 동작(Dout)만을 제외하고 읽기 동작 중의 나머지 동작들은 동일하게 수행할 수 있다. 또는 큐어 동작(Cure Op)은 더미 읽기 동작(DRead Op) 중의 센싱 동작(Sensing)을 포함할 수 있다. 즉, 불휘발성 메모리 장치(120)는 큐어 동작(Cure Op)을 수행함에 있어서, 페이지 버퍼 초기화 단계(PB Initial), 프리차지 단계(Pre-charge), 센싱 노드 디벨로프 단계(SO Develop), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 수행할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 큐어 동작(Cure Op)을 이용하여, 검증 또는 다른 치유 동작을 함께 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 워드라인들, 접지 선택 라인, 스트링 선택 라인에 큐어 전압을 인가하는 큐어 동작(Cure Op)을 수행할 수 있다.
불휘발성 메모리 장치(120)는 큐어 전압이 인가된 메모리 블록의 비트 라인들을 센싱할 수 있다. 불휘발성 메모리 장치(120)는 센싱 결과를 레지스터에 저장할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 레지스터 읽기 동작을 통해 센싱 결과를 메모리 컨트롤러(110)에게 제공할 수 있다. 메모리 컨트롤러(110)는 센싱 결과를 기반으로 배드 블록을 판별할 수 있다. 이와 같이, 메모리 컨트롤러(110)는 큐어 동작(Cure Op)을 통해 얻은 센싱 결과를 기반으로 배드 블록을 판단 또는 다른 검증/치유 동작을 수행할 수 있다.
도 10은 도 1의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 11은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 10 및 도 11을 참조하여, 불휘발성 메모리 장치(120)의 큐어 동작이 설명된다.
도 1, 도 10, 및 도 11을 참조하면, S110 단계에서, 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제1 큐어 커맨드(C1)를 수신할 수 있다. 예를 들어, 제11 시점(t11)에서, 불휘발성 메모리 장치(120)는 쓰기 인에이블 신호(WE/)의 상승 에지에 동기화 하여 데이터 라인들(DQ) 통해 수신된 신호를 제1 큐어 커맨드(C1)로서 래치할 수 있다.
S120 단계에서, 어드레스 입력 구간(ADDR Input) 동안 불휘발성 메모리 장치(120)는 큐어 정보(CINFO)를 수신할 수 있다. 예를 들어, 제12 내지 제16 시점(t12~t16)에서, 불휘발성 메모리 장치는 쓰기 인에이블 신호(WE/)의 상승 에지에 동기화 하여 데이터 라인들(DQ) 통해 수신된 신호를 큐어 정보(CINFO)로서 래치할 수 있다. 큐어 정보(CINFO)는 이하의 도면들을 통해 상세하게 설명된다.
예시적인 실시 예에서, 큐어 정보(CINFO)는 쓰기 인에이블 신호(WE/)의 수 주기(예를 들어, 5 주기) 동안 수신될 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 큐어 정보(CINFO)는 큐어 동작이 수행될 영역에 대한 정보, 큐어 전압의 레벨에 대한 정보, 또는 큐어 시간에 대한 정보를 포함할 수 있다. 다양한 실시 예들 중에서, 큐어 정보(CINFO)는 일반적인 어드레스 정보와 다른 정보일 수 있다.
S130 단계에서, 커맨드 입력 구간(CMD Input) 동안 제2 큐어 커맨드(C2)를 수신할 수 있다. 예를 들어, 제17 시점(t17)에서, 불휘발성 메모리 장치(120)는 쓰기 인에이블 신호(WE/)의 상승 에지에 동기화 하여 데이터 라인들(DQ) 통해 수신된 신호를 제2 큐어 커맨드(C2)로서 래치할 수 있다. 예시적인 실시 예에서, 제1 및 제2 큐어 커맨드들(C1, C2)은 큐어 동작을 위한 커맨드 세트일 수 있다.
S140 단계에서, 불휘발성 메모리 장치(120)는 모든 워드라인들에 큐어 전압을 인가할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제2 큐어 커맨드(C2)에 응답하여, 큐어 동작을 수행할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(120)는 모든 워드라인들에 큐어 전압을 인가할 수 있다. 큐어 전압의 레벨은 읽기 동작에서 비선택된 워드라인들에 인가되는 읽기 패스 전압의 레벨과 대응될 수 있다.
예시적인 실시 예에서, 큐어 동작은 tC의 시간 동안 수행될 수 있다. 즉, 불휘발성 메모리 장치(120)는 tC의 시간 동안 프리차지 단계를 수행할 수 있다. 예시적인 실시 예에서, tC의 시간 동안, 불휘발성 메모리 장치(120)는 로직 로우(즉, 비지 상태)의 레디/비지 신호(R/B)를 메모리 컨트롤러(110)로 제공할 수 있다.
예시적인 실시 예에서, 상술된 커맨드 입력 구간(CMD Input), 어드레스 입력 구간(ADDR Input), 및 데이터 출력 구간(DATA Output) 각각에서의 제어 신호들은 표 1과 같을 수 있다.
CLE ALE RE/ WE/ DQS
CMD Input H L H ↑ X
ADDR Input L H H ↑ X
DATA Output L L ↓↑ H ↓↑
표 1을 참조하면, 커맨드 입력 구간(CMD Input)에서, 커맨드 래치 인에이블 신호(CLE) 및 읽기 인에이블 신호(RE/)는 로직 하이(H)이고, 어드레스 래치 인에이블 신호(ALE)는 로직 로우(L)이다. 커맨드 입력 구간(CMD Input) 동안, 불휘발성 메모리 장치(120)는 데이터 라인들(DQ)을 통해 수신된 신호를, 쓰기 인에이블 신호(WE/)의 상승 에지(↑)에서, 커맨드(CMD)로서 래치한다. 어드레스 입력 구간(ADDR Input)에서, 어드레스 래치 인에이블 신호(ALE) 및 읽기 인에이블 신호(RE/)가 로직 하이(H)이고, 커맨드 래치 인에이블 신호(CLE)는 로직 로우(L)이다. 어드레스 입력 구간(ADDR Input) 동안, 불휘발성 메모리 장치(120)는 데이터 라인들(DQ)을 통해 수신된 신호를, 쓰기 인에이블 신호(WE/)의 상승 에지(↑)에서, 어드레스(ADDR) 또는 큐어 정보(CINFO)로서 래치한다. 이때, 어드레스(ADDR)는 읽기 동작에서 읽기 데이터가 저장된 페이지와 대응되는 정보일 수 있다.
데이터 출력 구간(DATA Output)에서, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)는 로직 로우(L)이고, 쓰기 인에이블 신호(WE/)는 로직 하이(H)이다. 데이터 출력 구간(DATA Output)에서, 불휘발성 메모리 장치(120)는 읽기 인에이블 신호(RE/)를 기반으로 데이터 스트로브 신호(DQS)를 생성하고, 데이터 스트로브 신호(DQS)의 상승 에지(↑) 및 하강 에지(↓)에 동기하여 데이터 라인들(DQ)을 통해 데이터(DT)를 출력한다. 예시적인 실시 예에서, 표 1에 기재된 신호 레벨들은 예시적인 것이며, 본 발명이 이에 한정되는 것은 아니다. 이하에서 설명되는 커맨드 입력 구간(CMD Input), 어드레스 입력 구간(ADDR Input), 또는 데이터 출력 구간(DATA Output)에서의 제어 신호들은 상술된 표 1과 같을 수 있다.
불휘발성 메모리 장치(120)는 더미 읽기 동작을 통해 문턱 전압의 하락을 방지할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 하나의 페이지 읽기 동작(Page Read Operation), 순차 캐시 읽기 동작(Sequential Cache Read Operation), 또는 랜덤 캐시 읽기 동작(Random Cache Read Operation)을 수행할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치는 하나의 페이지 읽기 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제1 읽기 커맨드(RD1)를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 어드레스 입력 구간(ADDR Input) 동안 어드레스들(AD)을 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간 동안 제2 읽기 커맨드(RD2)를 수신할 수 있다.
불휘발성 메모리 장치(120)는 제2 읽기 커맨드(RD2)에 응답하여, 수신된 어드레스들(AD)에 대응하는 데이터(DT)를 메모리 셀 어레이(122)로부터 읽을 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 수신된 어드레스들(AD)에 대응하는 데이터(DT)를 메모리 셀 어레이(122)로부터 읽고, 읽은 데이터(DT)를 입출력 회로(125)에 준비할 수 있다. 상술된 데이터 준비 동작은 tR의 시간 동안 수행될 수 있다. 예시적인 실시 예에서, tR의 시간 동안, 불휘발성 메모리 장치(120)는 로직 로우(즉, 비지 상태)의 레디/비지 신호(R/B)를 메모리 컨트롤러(110)로 제공할 수 있다.
데이터 준비 동작이 완료된 이후에, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터의 읽기 인에이블 신호(RE/)에 응답하여, 데이터 스트로브 신호(DQS)를 생성하고, 생성된 데이터 스트로브 신호(DQS)에 동기하여 데이터(D)를 데이터 출력 구간(DATA Output) 동안 데이터 라인들(DQ)을 통해 출력할 수 있다.
불휘발성 메모리 장치(120)는 순차 캐시 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제1 캐시 읽기 커맨드(CRD1)를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 어드레스 입력 구간(ADDR Input) 동안 제1 어드레스(AD1)를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제2 캐시 읽기 커맨드(CRD2)를 수신할 수 있다. 불휘발성 메모리 장치(120)는 제2 캐시 읽기 커맨드(CRD2)에 응답하여, tR의 시간 동안, 제1 어드레스(AD1)에 대응하는 제1 페이지의 데이터를 제1 캐시 데이터(DT_c1)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제3 캐시 읽기 커맨드(CRD3)를 수신할 수 있다. 불휘발성 메모리 장치(120)는 제3 캐시 읽기 커맨드(CRD3)에 응답하여, tDCBSYR의 시간 동안, 앞서 읽은 제1 캐시 데이터(DT1_c1)를 준비할 수 있다.
이후에, 불휘발성 메모리 장치(120)는 제1 캐시 데이터(DT_c1)를 데이터 라인(DQ)을 통해 출력할 수 있다. 이와 함께, 불휘발성 메모리 장치(120)는 제1 페이지와 다른 제2 페이지의 데이터를 제2 캐시 데이터(DT_c2)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안, 제3 캐시 읽기 커맨드(CRD3)를 더 수신할 수 있다. 불휘발성 메모리 장치(120)는 제3 캐시 읽기 커맨드(CRD3)에 응답하여 tDCBSYR의 시간 동안, 앞서 읽은 제2 캐시 데이터(DT_c2)를 준비하고, 제2 캐시 데이터(DT_c2)를 데이터 라인들(DQ)를 통해 출력할 수 있다. 이와 함께, 불휘발성 메모리 장치는 또 다른 제3 페이지의 데이터를 제3 캐시 데이터(DT_c3)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간 동안 제4 캐시 읽기 커맨드(CRD4)를 수신하고, 수신된 제4 캐시 읽기 커맨드(CRD4)에 응답하여 제3 캐시 데이터(DT_c3)를 준비하고, 준비된 제3 캐시 데이터(DT_c3)를 데이터 라인들(DQ)을 통해 출력할 수 있다. 예시적인 실시 예에서, 제1 내지 제3 캐시 데이터(DT_c1~DT_c3) 각각은 단일 페이지 데이터일 수 있다.
불휘발성 메모리 장치(120)는 랜덤 캐시 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제1 캐시 읽기 커맨드(CRD1), 제1 어드레스(AD1), 및 제2 캐시 읽기 커맨드(CRD2)를 순차적으로 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 tR의 시간 동안 제1 어드레스(AD1)에 대응되는 페이지의 데이터를 제1 캐시 데이터(DT_c1)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 제1 캐시 읽기 커맨드(CRD1), 제2 어드레스(AD2), 및 제3 캐시 읽기 커맨드(CRD3)를 순차적으로 수신할 수 있다. 제3 캐시 읽기 커맨드(CRD3)에 응답하여, 불휘발성 메모리 장치(120)는 앞서 읽은 제1 캐시 데이터(DT_c1)를 tDCBSYR의 시간 동안 준비하고, 데이터 라인들(DQ)을 통해 출력할 수 있다. 이와 함께, 불휘발성 메모리 장치(120)는 제2 어드레스(AD2)와 대응되는 페이지의 데이터를 제2 캐시 데이터(DT_c2)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 제1 캐시 읽기 커맨드(CRD1), 제3 어드레스(AD3), 및 제3 캐시 읽기 커맨드(CRD3)를 순차적으로 수신할 수 있다. 제3 캐시 읽기 커맨드(CRD3)에 응답하여, 불휘발성 메모리 장치(120)는 앞서 읽은 제2 캐시 데이터(DT_c2)를 tDCBSYR의 시간 동안 준비하고, 데이터 라인들(DQ)을 통해 출력할 수 있다. 이와 함께, 불휘발성 메모리 장치(120)는 제3 어드레스(AD3)와 대응되는 페이지의 데이터를 제3 캐시 데이터(DT_c3)로서 읽을 수 있다.
이후에, 불휘발성 메모리 장치(120)는 제4 캐시 읽기 커맨드(CRD4)를 수신하고, 수신된 제4 캐시 읽기 커맨드(CRD4)에 응답하여, 앞서 읽은 제3 캐시 데이터(DT_c3)를 준비하고, 데이터 라인들(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(120)는 페이지 읽기 동작, 순차 캐시 읽기 동작, 또는 랜덤 캐시 읽기 동작을 수행할 수 있다. 이를 통해 불휘발성 메모리 장치(120)는 복수의 워드 라인들에 전압을 인가하여, 문턱 전압의 하락을 방지할 수 있다. 그러나 이러한 더미 읽기 동작은 큐어 동작과 비교하여 데이터 출력 구간을 더 필요로 한다. 반면에, 큐어 동작은 데이터 출력 구간이 생략될 수 있다. 즉, 큐어 동작을 통해, 불휘발성 메모리 장치(120)는 불필요한 데이터 출력 동작을 수행하지 않고, 문턱 전압의 하락을 방지할 수 있다.
도 12는 메모리 컨트롤러의 동작을 예시적으로 보여주는 타이밍도이다. 도 1 및 도 12를 참조하면, 메모리 컨트롤러(110)는 문턱 전압 하락을 방지하기 위해서, 제1 내지 제n 메모리 블록(BLK1~BLKn)에 대한 더미 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 메모리 블록에 대한 더미 읽기 동작(BLK1 DRead Op)을 수행할 수 있다. 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제1 읽기 커맨드(RD1)를 전송할 수 있다.
이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 제1 어드레스(AD1)를 전송할 수 있다. 예를 들어, 제1 어드레스(AD1)는 제1 메모리 블록(BLK1)의 복수의 페이지들 중 임의의 페이지에 대한 어드레스일 수 있다.
이후에, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제2 읽기 커맨드(RD2)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 제2 읽기 커맨드(RD2)에 응답하여, tR의 시간 동안, 제1 어드레스(AD1)에 대응하는 제1 페이지의 데이터는 제1 데이터(DT1)로서 읽을 수 있다.
이후에, 메모리 컨트롤러(110)는 제2 메모리 블록에 대한 더미 읽기 동작(BLK2 DRead Op)을 수행할 수 있다. 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제1 읽기 커맨드(RD1)를 전송할 수 있다.
이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 제2 어드레스(AD2)를 전송할 수 있다. 예를 들어, 제2 어드레스(AD2)는 제2 메모리 블록(BLK2)의 복수의 페이지들 중 임의의 페이지에 대한 어드레스일 수 있다.
이후에, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제2 읽기 커맨드(RD2)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 제2 읽기 커맨드(RD2)에 응답하여, tR의 시간 동안, 제2 어드레스(AD2)에 대응하는 제2 페이지의 데이터는 제2 데이터(DT2)로서 읽을 수 있다.
이후에 메모리 컨트롤러(110)는 제3 메모리 블록에 대한 더미 읽기 동작(BLK3 DRead Op)을 수행할 수 있다. 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제1 읽기 커맨드(RD1)를 전송할 수 있다.
이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 제3 어드레스(AD3)를 전송할 수 있다. 예를 들어, 제3 어드레스(AD3)는 제3 메모리 블록(BLK3)의 복수의 페이지들 중 임의의 페이지에 대한 어드레스일 수 있다.
이후에, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제2 읽기 커맨드(RD2)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 제2 읽기 커맨드(RD2)에 응답하여, tR의 시간 동안, 제3 어드레스(AD3)에 대응하는 제3 페이지의 데이터는 제3 데이터(DT3)로서 읽을 수 있다.
이후에 메모리 컨트롤러(110)는 앞서 설명된 바와 유사하게, 제4 내지 제n 메모리 블록들(BLK4~BLKn)에 대한 더미 읽기 동작(DRead Op)을 수행할 수 있다. 이에 대한 자세한 설명은 생략된다. 이와 같이, 메모리 컨트롤러(110)는 제1 내지 제n 메모리 블록들(BLK1~BLKn)(단, n은 양수)에 대한 더미 읽기 동작(DRead Op)을 수행함으로써, 복수의 워드라인들 모두에 전압을 인가할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러(110)는 큐어 동작(Cure Op)을 수행할 수 있다. 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제1 큐어 커맨드(C1)를 전송할 수 있다. 이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 큐어 정보(CINFO)를 전송할 수 있다. 이후에, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 제2 큐어 커맨드(C2)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 제2 큐어 커맨드(C2)에 응답하여, tC의 시간 동안, 복수의 워드라인들 모두에 큐어 전압을 인가할 수 있다.
도 12에 도시된 바와 같이, 더미 읽기 동작의 소비된 시간 또는 제1 시간(T1)은 적어도 커맨드 입력 구간(CMD Input), 어드레스 입력 구간(ADDR Input), 커맨드 입력 구간(CMD Input), 데이터 준비 구간(tR), 및 데이터 출력 구간(DATA Output)동안 소비된 시간의 합일 것이다. 문턱 전압의 감소를 방지하기 위하여, 메모리 컨트롤러(110)는 모든 메모리 블록들에 대하여 더미 읽기 동작을 수행할 수 있다. 즉, 메모리 컨트롤러(110)는 적어도 제1 시간(T1) 및 메모리 블록의 개수(n)를 곱한 시간 또는 제3 시간(T3)을 소비하여, 모든 워드라인들에 전압을 인가할 수 있다.
반면에, 큐어 동작의 소비된 시간 또는 제2 시간(T2)은 적어도 커맨드 입력 구간(CMD Input), 어드레스 입력 구간(ADDR Input), 커맨드 입력 구간(CMD Input), 및 tC의 시간 동안 소비된 시간의 합일 것이다. 즉, 메모리 컨트롤러(110)는 큐어 동작을 통해 제2 시간(T2)을 소비하여, 모든 워드라인들에 전압을 인가할 수 있다. 예시적인 실시 예에서, 제2 시간(T2)은 제1 시간(T1) 보다 짧을 수 있다.
메모리 컨트롤러(110)는 큐어 동작을 통해 더미 읽기 동작 보다 짧은 시간 내에 모든 워드라인에 큐어 전압을 인가할 수 있다. 큐어 동작은 데이터 출력 동작을 포함하지 아니하므로, 제2 시간(T2)은 제1 시간(T1) 보다 짧을 수 있다. 더욱이, 메모리 컨트롤러(110) 하나의 큐어 커맨드를 통해 모든 워드라인들에 큐어 전압을 인가할 수 있다. 반면에, 메모리 컨트롤러(110)는 메모리 블록들의 개수만큼 읽기 커맨드를 통해 모든 워드라인들에 큐어 전압을 인가할 수 있다. 즉, 제2 시간(T2)은 제3 시간(T3) 보다 짧을 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 더미 읽기 동작을 통해 문턱 전압이 감소하는 것을 방지할 수 있다. 그러나, 메모리 컨트롤러(110)는 더미 읽기 동작을 수행하는 동안, 다른 읽기 또는 쓰기 동작을 수행하지 못하므로 성능이 감소할 수 있다. 즉, 반복적인 더미 읽기 동작으로 인하여, 성능이 감소할 수 있다. 반면에, 큐어 커맨드를 통해 짧은 시간 내에 모든 워드라인들에 큐어 전압을 인가할 수 있으므로, 향상된 성능을 갖는 메모리 컨트롤러(110)가 제공된다.
도 13은 큐어 정보를 예시적으로 보여주는 도면이다. 도 1 및 도 13을 참조하면, 큐어 정보(CINFO)는 어드레스 입력 구간(ADDR Input) 동안 쓰기 인에이블 신호(WE/)의 복수의 사이클(예를 들어, 5 사이클) 동안 수신될 수 있다. 예시적인 실시 예에서, 큐어 정보(CINFO)는 큐어 동작이 수행될 영역에 대한 정보, 큐어 전압 레벨에 대한 정보, 및 큐어 시간에 대한 정보를 포함할 수 있다. 큐어 동작이 수행될 영역에 대한 정보는 플레인에 대한 정보, 시작 블록 어드레스에 대한 정보, 및 블록의 개수에 대한 정보를 포함할 수 있다.
예를 들어, 어드레스 입력 구간(ADDR Input)에서, 쓰기 인에이블 신호(WE/)는 복수의 사이클(예를 들어, m회, 단 m은 1보다 큰 정수)만큼 토글할 수 있다. 복수의 사이클 동안 토글하는 쓰기 인에이블 신호(WE/)의 상승 에지에 정렬되어, 큐어 정보(CINFO)에 포함된 다양한 정보(예를 들어, 플레인에 대한 정보, 시작 블록 어드레스에 대한 정보, 블록의 개수에 대한 정보, 큐어 전압 레벨에 대한 정보, 큐어 시간에 대한 정보 등)가 순차적으로 불휘발성 메모리 장치(120)로 제공될 수 있다. 큐어 정보(CINFO)는 파라미터로 지칭될 수 있다.
예시적인 실시 예에서, 제1 사이클(Cycle1)에서 데이터 라인들(DQ)을 통해 플레인에 대한 정보가 불휘발성 메모리 장치(120)로 제공될 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제1 내지 제4 플레인들(PL1~PL4)을 포함하는 것으로 가정한다. 단, 발명의 범위는 이에 한정되지 아니하며, 플레인의 개수는 변경될 수 있다. 플레인에 대한 정보는 제1 내지 제4 큐어 플레인 비트들(CP1~CP4)을 포함할 수 있다.
제1 큐어 플레인 비트(CP1)는 제1 플레인(PL1)에 대응될 수 있고, 제2 큐어 플레인 비트(CP2)는 제2 플레인(PL2)에 대응될 수 있고, 제3 큐어 플레인 비트(CP3)는 제3 플레인(PL3)에 대응될 수 있고, 제4 큐어 플레인 비트(CP4)는 제4 플레인(PL4)에 대응될 수 있다.
제1 데이터 라인(DQ1)을 통해 제1 큐어 플레이 비트(CP1)가 불휘발성 메모리 장치(120)로 제공될 수 있고, 제2 데이터 라인(DQ2)을 통해 제2 큐어 플레인 비트(CP2)가 불휘발성 메모리 장치(120)로 제공될 수 있고, 제3 데이터 라인(DQ3)을 통해 제3 큐어 플레인 비트(CP3)가 불휘발성 메모리 장치(120)로 제공될 수 있고, 제4 데이터 라인(DQ4)을 통해 제4 큐어 플레인 비트(CP4)가 불휘발성 메모리 장치(120)로 제공될 수 있다. 단, 발명의 범위는 이에 한정되지 아니하며, 제1 내지 제8 데이터 라인들(DQ1~DQ8) 중에서 임의의 데이터 라인들을 통해 제1 내지 제4 큐어 플레인 비트들(CP1~CP4)이 전송될 수 있다.
큐어 플레인 비트는 대응하는 플레인에 대해 큐어 동작을 수행할지 여부를 가리킬 수 있다. 예를 들어, 큐어 플레인 비트 값이 제1 논리 값인 경우, 불휘발성 메모리 장치(120)는 큐어 플레인 비트에 대응하는 플레인에 큐어 동작을 수행하지 않을 수 있다. 큐어 플레인 비트 값이 제2 논리 값인 경우, 불휘발성 메모리 장치(120)는 큐어 플레인 비트에 대응하는 플레인에 큐어 동작을 수행할 수 있다.
즉, 플레인에 대한 정보는 복수의 플레인들 중에서 어느 플레인에 대해 큐어 동작을 수행할지에 관한 정보를 가리킬 수 있다. 이에 대한 좀 더 구체적인 설명은 도 14a 및 도 14b에서 설명된다.
예시적인 실시 예에서, 제2 사이클(Cycle2)에서 데이터 라인들(DQ)을 통해 시작 블록 어드레스에 대한 정보가 불휘발성 메모리 장치(120)로 제공될 수 있다. 제3 사이클(Cycle3)에서 데이터 라인들(DQ)을 통해 블록의 개수에 대한 정보가 불휘발성 메모리 장치(120)로 제공될 수 있다. 이에 대한 좀 더 구체적인 설명은 도 15a 및 도 15b에서 설명된다.
예시적인 실시 예에서, 제4 사이클(Cycle4)에서 데이터 라인들(DQ)을 통해 큐어 전압 레벨에 대한 정보가 불휘발성 메모리 장치(120)로 제공될 수 있다. 큐어 전압 레벨에 대한 정보는 복수의 워드라인들에 인가될 큐어 전압의 레벨을 가리킬 수 있다. 큐어 전압 레벨에 대한 정보는 기본(default) 레벨을 가리킬 수 있다. 예를 들어, 기본 레벨은 미리 정해진 레벨을 가리킬 수 있다. 미리 정해진 레벨은 읽기 패스 전압(Vread)의 레벨일 수 있다.
큐어 전압 레벨에 대한 정보는 특정 전압 레벨을 가리킬 수 있다. 특정 전압 레벨은 메모리 컨트롤러(110)에 의해서 프로그램 소거 사이클(P/E Cycle), 읽기 회수, 프로그램 회수, 소거 회수, 읽기 동작 시 발생된 에러 개수, 에러율, 문턱 전압 변경 정보, 웨어 레벨 정보, 열화 정보, 데이터 입출력 시간 정보, 온도 정보, 리텐션 시간 정보, 및 읽기 교란 정보 등을 고려하여 결정될 수 있다.
큐어 전압 레벨에 대한 정보가 기본 레벨을 가리키는 경우, 불휘발성 메모리 장치(120)는 복수의 워드라인들에 미리 정해진 레벨을 인가할 수 있다. 큐어 전압 레벨에 대한 정보가 특정 전압 레벨을 가리키는 경우, 불휘발성 메모리 장치(120)는 복수의 워드라인들에 특정 전압 레벨을 인가할 수 있다.
예시적인 실시 예에서, 제5 사이클(Cycle5)에서 데이터 라인들(DQ)을 통해 큐어 시간에 대한 정보가 불휘발성 메모리 장치(120)로 제공될 수 있다. 큐어 시간에 대한 정보는 복수의 워드라인들에 큐어 전압이 인가되는 시간을 가리킬 수 있다. 즉, 큐어 시간에 대한 정보는 프리차지 시간을 가리킬 수 있다.
큐어 시간에 대한 정보는 기본 시간을 가리킬 수 있다. 예를 들어, 기본 시간은 미리 정해진 시간을 가리킬 수 있다. 큐어 시간에 대한 정보는 특정 시간을 가리킬 수 있다. 특정 시간은 메모리 컨트롤러에 의해서 프로그램 소거 사이클(P/E Cycle), 읽기 회수, 프로그램 회수, 소거 회수, 읽기 동작 시 발생된 에러 개수, 에러율, 문턱 전압 변경 정보, 웨어 레벨 정보, 열화 정보, 데이터 입출력 시간 정보, 온도 정보, 리텐션 시간 정보, 및 읽기 교란 정보 등을 고려하여 결정될 수 있다.
큐어 시간에 대한 정보가 기본 시간을 가리키는 경우, 큐어 전압은 미리 정해진 시간 동안 복수의 워드라인들에 인가될 수 있다. 큐어 시간에 대한 정보가 특정 시간을 가리키는 경우, 큐어 전압은 특정 시간 동안 복수의 워드라인들에 인가될 수 있다.
도 14a 및 도 14b는 도 13의 플레인에 대한 정보를 설명하기 위한 도면이다. 도면의 간결성을 위하여, 설명에 불필요한 구성요소는 생략된다. 도 1, 도 14a, 및 도 14b를 참조하면, 스토리지 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 불휘발성 메모리 장치(120)의 메모리 셀 어레이(122)는 제1 내지 제4 플레인들(PL1~PL4)을 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며 플레인들의 개수는 변경될 수 있다. 제1 내지 제4 플레인들(PL1~PL4) 각각은 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록에 대한 설명은 상술되었으므로 생략된다.
메모리 컨트롤러(110)는 큐어 커맨드(CMD_CURE)를 불휘발성 메모리 장치(120)에게 데이터 라인들(DQ)통해 전송할 수 있다. 메모리 컨트롤러(110)는 큐어 정보(CINFO)를 불휘발성 메모리 장치(120)에게 데이터 라인들(DQ)통해 전송할 수 있다.
도 14a에 도시된 바와 같이, 큐어 정보(CINFO) 중 플레인에 대한 정보가 제1 플레인(PL1)을 가리키는 경우, 불휘발성 메모리 장치(120)는 제1 플레인(PL1)에 대한 큐어 동작을 수행할 수 있다. 즉, 제1 큐어 플레인 비트(CP1)는 제2 논리 값을 가리키고, 제2 큐어 플레인 비트(CP2)는 제1 논리 값을 가리키고, 제3 큐어 플레인 비트(CP3)는 제1 논리 값을 가리키고, 제4 큐어 플레인 비트(CP4)는 제1 논리 값을 가리키는 것으로 가정한다.
불휘발성 메모리 장치(120)는 제1 큐어 플레인 비트(CP1)는 제2 논리 값을 가리키므로, 제1 플레인(PL1)에 대한 큐어 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제2 내지 제4 큐어 플레인 비트들(CP2~CP4)은 제1 논리 값을 가리키므로, 제2 내지 제4 플레인들(PL2~PL4)에 대한 큐어 동작을 수행하지 않을 수 있다.
반면에, 도 14b에 도시된 바와 같이, 큐어 정보(CINFO) 중 플레인에 대한 정보가 제1 및 제3 플레인들(PL1, PL3)을 가리키는 경우, 불휘발성 메모리 장치(120)는 제1 및 제3 플레인들(PL1, PL3)에 대한 큐어 동작을 수행할 수 있다. 즉, 제1 큐어 플레인 비트(CP1)는 제2 논리 값을 가리키고, 제2 큐어 플레인 비트(CP2)는 제1 논리 값을 가리키고, 제3 큐어 플레인 비트(CP3)는 제2 논리 값을 가리키고, 제4 큐어 플레인 비트(CP4)는 제1 논리 값을 가리키는 것으로 가정한다.
불휘발성 메모리 장치(120)는 제1 및 제3 큐어 플레인 비트들(CP1, CP3)이 제2 논리 값을 가리키므로, 제1 및 제3 플레인들(PL1, PL3)에 대한 큐어 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제2 및 제4 큐어 플레인 비트들(CP2, CP4)은 제1 논리 값을 가리키므로, 제2 및 제4 플레인들(PL2, PL4)에 대한 큐어 동작을 수행하지 않을 수 있다.
상술된 바와 같이, 본 발명에 따른 불휘발성 메모리 장치(120)는 큐어 정보(CINFO)에 포함된 플레인에 대한 정보를 기반으로 큐어 동작을 수행할 플레인들을 결정할 수 있다.
도 15a 및 도 15b는 도 13의 시작 블록 어드레스에 대한 정보 및 블록의 개수에 대한 정보를 설명하기 위한 도면이다. 도 1, 도 13, 도 15a, 및 도 15b를 참조하여, 복수의 메모리 블록들 중 일부에 대하여 큐어 동작을 수행하는 방법이 설명된다. 스토리지 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다.
불휘발성 메모리 장치(120)의 메모리 셀 어레이(122)는 복수의 플레인들(PL1~PL4)을 포함할 수 있다. 복수의 플레인들(PL1~PL4) 각각은 복수의 메모리 블록들(BLK11~BLK14, BLK21~BLK24, BLK31~BLK34, BLK41~BLK44)을 포함할 수 있다. 예시적인 실시 예에서, 동일한 플레인(예를 들어, PL1)에 포함된 복수의 메모리 블록들(예를 들어, BLK11~BLK14)은 동일한 비트라인을 공유하도록 구성될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
복수의 메모리 블록들(BLK11~BLK14, BLK21~BLK24, BLK31~BLK34, BLK41~BLK44) 각각은 복수의 페이지들을 저장하도록 구성될 수 있다. 예를 들어, 복수의 메모리 블록들(BLK11~BLK14, BLK21~BLK24, BLK31~BLK34, BLK41~BLK44) 각각은 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 복수의 워드라인들과 연결될 수 있다. 하나의 워드라인과 연결된 메모리 셀들은 적어도 하나의 페이지를 저장하도록 구성될 수 있다. 하나의 워드라인과 연결된 메모리 셀들에 저장되는 페이지의 개수는 메모리 셀들에 대한 프로그램 방식(예를 들어, SLC, MLC, TLC, QLC 등)에 따라 달라질 수 있다.
도면의 간결성을 위하여, 하나의 불휘발성 메모리 장치(120)는 제1 내지 제4 플레인들(PL1~PL4)을 포함하고, 복수의 플레인들(PL1~PL4) 각각은 복수의 메모리 블록들(BLK11~BLK14, BLK21~BLK24, BLK31~BLK34, BLK41~BLK44)을 포함하는 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 플레인들의 개수, 또는 메모리 블록들의 개수는 다양하게 변형될 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에게 데이터 라인들(DQ)을 통해 큐어 커맨드(CMD_CURE)를 전송할 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에게 데이터 라인들(DQ)을 통해 큐어 정보(CINFO)를 전송할 수 있다.
도 15a 도시된 바와 같이, 큐어 정보(CINFO)에 포함된 플레인에 대한 정보가 제1 플레인(PL1)을 가리키고, 시작 블록 어드레스에 대한 정보가 “1”을 가리키고, 블록의 개수에 대한 정보가 “2”를 가리키는 경우, 불휘발성 메모리 장치(120)는 제1 플레인(PL1)의 2개의 메모리 블록들(BLK11, BLK12)에 대한 큐어 동작을 수행할 수 있다.
즉, 제1 큐어 플레인 비트(CP1)는 제2 논리 값을 가리키고, 제2 큐어 플레인 비트(CP2)는 제1 논리 값을 가리키고, 제3 큐어 플레인 비트(CP3)는 제1 논리 값을 가리키고, 제4 큐어 플레인 비트(CP4)는 제1 논리 값을 가리키는 것으로 가정한다.
불휘발성 메모리 장치(120)는 제1 큐어 플레인 비트(CP1)는 제2 논리 값을 가리키므로, 제1 플레인(PL1)에 대한 큐어 동작을 수행할 수 있다. 제2 내지 제4 큐어 플레인 비트들(CP2~CP4)은 제1 논리 값을 가리키므로, 제2 내지 제4 플레인들(PL2~PL4)에 대한 큐어 동작을 수행하지 않을 수 있다.
불휘발성 메모리 장치(120)는 시작 블록 어드레스에 대한 정보 및 블록 개수에 대한 정보가 기본(default) 값을 가리키는 경우(예를 들어, “”제1 플레인들(PL1)에 포함된 모든 메모리 블록에 대하여 큐어 동작을 수행할 수 있다. 그러나, 불휘발성 메모리 장치(120)는 시작 블록 어드레스에 대한 정보가 “1”을 가리키므로, 제1 플레인(PL1)의 블록 어드레스 “1”에 대응하는 메모리 블록(BLK11)을 시작 포인트로 결정할 수 있다. 불휘발성 메모리 장치(120)는 블록의 개수에 대한 정보가 “2”를 가리키므로, 시작 포인트부터 2개의 메모리 블록들(BLK11, BLK12)에 대해 큐어 동작을 수행할 수 있다.
반면에, 도 15b에 도시된 바와 같이, 큐어 정보에 포함된 플레인에 대한 정보가 제1 및 제3 플레인들(PL1, PL3)을 가리키고, 시작 블록 어드레스에 대한 정보가 “2”를 가리키고, 블록의 개수에 대한 정보가 “3”을 가리키는 경우, 불휘발성 메모리 장치(120)는 제1 플레인(PL1)의 3개의 메모리 블록들(BLK12, BLK13, BLK14) 및 제3 플레인(PL3)의 3개의 메모리 블록들(BLK32, BLK33, BLK34)에 대한 큐어 동작을 수행할 수 있다.
즉, 제1 및 제3 큐어 플레인 비트들(CP1, CP3)은 제2 논리 값을 가리키고, 제2 및 제4 큐어 플레인 비트들(CP2, CP4)은 제1 논리 값을 가리키는 것으로 가정한다. 불휘발성 메모리 장치(120)는 제1 및 제3 큐어 플레인 비트들(CP1, CP3)은 제2 논리 값을 가리키므로, 제1 및 제3 플레인들(PL1, PL3)에 대한 큐어 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제2 및 제4 큐어 플레인 비트들(CP2, CP4)은 제1 논리 값을 가리키므로, 제2 및 제4 플레인들(PL2, PL4)에 대한 큐어 동작을 수행하지 않을 수 있다.
불휘발성 메모리 장치(120)는 시작 블록 어드레스에 대한 정보가 “2”를 가리키므로, 제1 플레인(PL1)의 블록 어드레스 “2”에 대응하는 메모리 블록(BLK12)을 시작 포인트로 결정할 수 있고, 제3 플레인(PL3)의 블록 어드레스 “2”에 대응하는 메모리 블록(BLK32)을 시작 포인트로 결정할 수 있다. 불휘발성 메모리 장치(120)는 블록 개수에 대한 정보가 “3”을 가리키므로, 시작 포인트로부터 제1 플레인(PL1)의 3개의 메모리 블록들(BLK12, BLK13, BLK14)에 대한 큐어 동작을 수행할 수 있고, 시작 포인트로부터 제3 플레인(PL3)의 3개의 메모리 블록들(BLK32, BLK33, BLK34)에 대한 큐어 동작을 수행할 수 있다.
상술된 바와 같이, 본 발명에 따른 불휘발성 메모리 장치(120)는 큐어 정보(CINFO)에 포함된 시작 블록 어드레스에 대한 정보 및 블록의 개수에 대한 정보를 기반으로 큐어 동작을 수행할 메모리 블록들을 결정할 수 있다.
상술된 실시 예들에 따르면, 불휘발성 메모리 장치(120)는 큐어 커맨드에 응답하여 큐어 동작을 수행할 수 있다. 이 때, 큐어 정보(CINFO)에 포함된 플레인에 대한 정보, 시작 블록 어드레스에 대한 정보, 블록의 개수에 대한 정보를 기반으로 다양한 방식으로 큐어 동작을 수행할 영역을 판별할 수 있다. 즉, 불휘발성 메모리 장치(120)내에 포함된 모든 메모리 블록들에 대해서 큐어 동작을 수행할 수 있고, 또한 일부 메모리 블록들 또는 일부 플레인들에 대해서도 큐어 동작을 수행할 수 있다.
도 16는 도 1의 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1, 도 2 및 도 16을 참조하면, 메모리 컨트롤러(110)는 주기적으로 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다.
S210 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 큐어 시간 스탬프(CTS)를 읽을 수 있다. 큐어 시간 스탬프(CTS)는 이전 큐어 시간에 대한 정보를 포함할 수 있다. 큐어 시간 스탬프(CTS)는 버퍼 메모리, SRAM(112), 또는 불휘발성 메모리 장치(120)에 저장될 수 있다.
예시적인 실시 예에서, 큐어 시간 스탬프(CTS)가 불휘발성 메모리 장치(120)에 저장된 경우, 메모리 컨트롤러(110)는 겟 피쳐스(Get Feature) 커맨드 또는 상태 읽기(Status Read) 커맨드를 통해 큐어 시간 스탬프(CTS)를 로드할 수 있다. 큐어 시간 스탬프(CTS)가 불휘발성 메모리 장치(120)의 메타 영역에 저장된 경우, 메모리 컨트롤러(110)는 읽기 커맨드 및 메타 영역의 어드레스를 통해 큐어 시간 스탬프(CTS)를 로드할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 겟 피쳐스 커맨드를 데이터 라인들(DQ)을 통해 불휘발성 메모리 장치(120)로 전송할 수 있다. 이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 피쳐 어드레스를 데이터 라인들(DQ)을 통해 불휘발성 메모리 장치(120)로 전송할 수 있다. 예를 들어, 피쳐 어드레스는 큐어 시간 스탬프(CTS)가 저장된 공간을 가리킬 수 있다. 이후에, 메모리 컨트롤러(110)는 데이터 출력 구간(DATA Output) 동안 데이터 라인들(DQ)을 통해 피쳐 정보를 수신할 수 있다. 예를 들어, 피쳐 정보는 큐어 시간 스탬프(CTS)에 대한 정보를 포함할 수 있다.
S220 단계에서, 메모리 컨트롤러(110)는 큐어 시간 스탬프 및 현재 시간을 이용하여 큐어 주기를 계산할 수 있다. 예를 들어, 큐어 주기는 큐어 시간 스탬프를 통해 읽은 이전 큐어 시간과 현재 시간의 차이를 통해 계산될 수 있다.
S230 단계에서, 메모리 컨트롤러(110)는 큐어 주기와 미리 정해진 값(PDV)을 비교할 수 있다. 큐어 주기가 미리 정해진 값(PDV)을 초과하는 경우, 메모리 컨트롤러(110)는 S240 단계를 수행한다. 큐어 주기가 미리 정해진 값(PDV) 이하인 경우, 메모리 컨트롤러(110)는 S210 단계를 수행한다.
S240 단계에서, 메모리 컨트롤러(110)는 큐어 커맨드(CMD_CURE)를 불휘발성 메모리 장치(120)에게 전송할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 데이터 라인들(DQ) 통해 큐어 커맨드(CMD_CURE), 및 큐어 정보(CINFO)를 불휘발성 메모리 장치(120)에게 전송할 수 있다. 즉, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에게 큐어 동작을 수행하도록 지시할 수 있다.
S250 단계에서, 메모리 컨트롤러(110)는 큐어 시간 스탬프(CTS)를 갱신할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 현재 시간을 새로운 큐어 시간 스탬프(CTS)로서 기록할 수 있다. 큐어 시간 스탬프(CTS)가 불휘발성 메모리 장치(120)에 저장되는 경우, 메모리 컨트롤러(110)는 큐어 시간 스탬프(CTS)를 셋 피쳐스(Set Feature) 커맨드를 통해 기록할 수 있다. 또는 메모리 컨트롤러(110)는 쓰기 커맨드 및 메타 영역의 어드레스를 통해 큐어 시간 스탬프(CTS)를 기록할 수 있다. 예시적인 실시 예에서, 큐어 시간 스탬프(CTS)는 큐어 동작 외에, 프로그램 동작, 소거 동작 또는 읽기 동작을 수행한 후에 갱신될 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(110)는 커맨드 입력 구간(CMD Input) 동안 셋 피쳐스(Set Feature) 커맨드를 데이터 라인들(DQ) 통해 불휘발성 메모리 장치(120)로 전송할 수 있다. 이후에, 메모리 컨트롤러(110)는 어드레스 입력 구간(ADDR Input) 동안 피쳐 어드레스를 데이터 라인들(DQ) 통해 불휘발성 메모리 장치(120)로 전송할 수 있다. 예를 들어, 피쳐 어드레스는 큐어 타임 스탬프(CTS)가 저장된 공간을 가리킬 수 있다. 이후에, 메모리 컨트롤러(110)는 데이터 입력 구간(DATA Input) 동안 피쳐 정보를 데이터 라인들(DQ) 통해 불휘발성 메모리 장치(120)로 전송할 수 있다. 예를 들어, 피쳐 정보는 현재 시간으로 갱신된 큐어 시간 스탬프(CTS)에 대한 정보를 포함할 수 있다.
예시적인 실시 예에서, 데이터 입력 구간(DATA Input)에서, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)는 로직 로우(L)이고, 읽기 인에이블 신호(RE/)는 로직 하이(H)이다. 데이터 입력 구간(DATA Input)에서, 메모리 컨트롤러(110)는 데이터 스트로브 신호(DQS)의 상승 에지(↑) 및 하강 에지(↓)에 동기하여 데이터 라인들(DQ)을 통해 데이터(DT)를 출력한다.
상술된 바와 같이, 메모리 컨트롤러(110)는 미리 정해진 시간 간격으로 또는 큐어 주기에 대응하는 시간 간격으로 불휘발성 메모리 장치(120)에게 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다. 이를 통해, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에서 복수의 셀들의 문턱 전압이 감소하는 것을 방지할 수 있다.
문턱 전압이 감소하는 것을 방지하기 위해, 메모리 컨트롤러(110)는 주기적으로 더미 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 선택된 메모리 블록에 대한 더미 읽기 시간 스탬프를 통해 이전 더미 읽기 시간을 읽을 수 있다. 메모리 컨트롤러(110)는 이전 더미 읽기 시간과 현재 시간을 이용하여 더미 읽기 주기를 계산할 수 있다. 메모리 컨트롤러(110)는 더미 읽기 주기가 미리 정해진 값을 초과하는 경우, 선택된 메모리 블록에 대하여 더미 읽기 커맨드를 전송하고, 이전 더미 읽기 시간 스탬프를 갱신할 수 있다.
이와 같이, 주기적으로 더미 읽기 커맨드를 전송하기 위해서, 메모리 컨트롤러(110)는 모든 메모리 블록들 대하여 더미 읽기 시간 스탬프를 저장하고 관리할 수 있다. 메모리 컨트롤러(110)는 모든 메모리 블록들에 대한 더미 읽기 시간 스탬프들을 저장할 수 있는 저장 공간을 추가적으로 필요로 한다.
반면에, 본 발명의 실시 예에 따른 큐어 동작을 수행하는 메모리 컨트롤러(110)는 하나의 큐어 커맨드를 이용하여, 모든 메모리 블록들의 복수의 워드라인들에 큐어 전압을 인가할 수 있다. 메모리 컨트롤러(110)는 하나의 큐어 시간 스탬프(CTS)를 필요로 하므로, 저장 공간이 절약될 수 있다.
도 17은 도 1의 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1, 도 2 및 도 17을 참조하면, 메모리 컨트롤러(110)는 주기적으로 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다.
S310 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 큐어 시간 스탬프(CTS)를 읽을 수 있다. 큐어 시간 스탬프(CTS)는 이전 큐어 시간을 포함할 수 있다.
S320 단계에서, 메모리 컨트롤러(110)는 큐어 시간 스탬프(CTS) 및 현재 시간을 이용하여 큐어 주기를 계산할 수 있다. 예를 들어, 큐어 주기는 큐어 시간 스탬프를 통해 읽은 이전 큐어 시간과 현재 시간의 차이를 통해 계산될 수 있다.
S330 단계에서, 메모리 컨트롤러(110)는 큐어 주기와 제1 미리 정해진 값(PDV1)을 비교할 수 있다. 큐어 주기가 제1 미리 정해진 값(PDV1)을 초과하는 경우, 메모리 컨트롤러(110)는 S340 단계를 수행한다. 큐어 주기가 제1 미리 정해진 값(PDV1) 이하인 경우, 메모리 컨트롤러(110)는 S310 단계를 수행한다.
S340 단계에서, 메모리 컨트롤러(110)는 비지 상태인지 판별할 수 있다. 비지 상태인 경우, 메모리 컨트롤러(110)는 S350 단계를 수행한다. 비지 상태가 아닌 경우 또는 유휴 상태의 경우, 메모리 컨트롤러(110)는 S360 단계를 수행한다.
예시적인 실시 예에서, 비지 상태는 호스트로부터 수신한 읽기 또는 쓰기 커맨드들 중 아직 처리하지 않은 커맨드가 존재하는 상태를 가리킬 수 있다. 예를 들어, 메모리 컨트롤러(110)는 호스트로부터 쓰기 또는 읽기 커맨드를 수신할 수 있다. 호스트부터 쓰기 커맨드를 수신한 경우, 메모리 컨트롤러(110)는 수신한 데이터를 불휘발성 메모리 장치(120)에 저장할 수 있다. 이후에, 메모리 컨트롤러(110)는 컴플리션(completion)을 호스트에게 전송할 수 있다. 호스트로부터 읽기 커맨드를 수신한 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 데이터를 수신하고, 호스트로 데이터를 전송할 수 있다. 이후에, 메모리 컨트롤러(110)는 컴플리션을 호스트에게 전송할 수 있다. 즉, 비지 상태는 호스트로부터 쓰기 또는 읽기 커맨드들을 수신하고, 커맨드들에 대응하는 컴플리션들 중에서 적어도 하나의 컴플리션이 호스트에게 전송되지 않은 상태를 가리킬 수 있다.
S350 단계에서, 메모리 컨트롤러(110)는 큐어 주기가 제2 미리 정해진 값(PDV2)과 비교할 수 있다. 예시적인 실시 예에서, 제2 미리 정해진 값(PDV2)인 제1 미리 정해진 값(PDV1)보다 클 수 있다. 큐어 주기가 제2 미리 정해진 값(PDV2)을 초과하는 경우, 메모리 컨트롤러(110)는 S360 단계를 수행한다. 큐어 주기가 제2 미리 정해진 값(PDV2) 이하인 경우, 메모리 컨트롤러(110)는 S310 단계를 수행한다.
S360 단계에서, 메모리 컨트롤러(110)는 큐어 커맨드(CMD_CURE)를 전송할 수 있다. S370 단계에서, 메모리 컨트롤러(110)는 현재 시간을 새로운 큐어 시간 스탬프(CTS)로서 갱신할 수 있다.
상술한 바와 같이, 제1 미리 정해진 값(PDV1) 외에 제2 미리 정해진 값(PDV2)을 두어, 큐어 동작으로 인한 성능 저하를 방지할 수 있다. 비지 상태가 아니고, 큐어 주기가 제1 미리 정해진 값(PDV1) 초과하는 경우, 메모리 컨트롤러(110)는 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다. 비지 상태이고, 큐어 주기가 제2 미리 정해진 값(PDV2) 초과하는 경우, 메모리 컨트롤러(110)는 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다.
즉, 비지 상태가 아닌 경우(유휴 상태에서), 메모리 컨트롤러(110)는 제1 미리 정해진 값(PDV1)에 대응하는 시간 간격으로 큐어 커맨드(CMD_CURE) 및 큐어 정보(CINFO)를 전송할 수 있다. 메모리 컨트롤러(110)는 미리 불휘발성 메모리 장치(120)가 큐어 동작을 수행하도록 제어하여, 성능 하락을 방지할 수 있다. 비지 상태인 경우, 메모리 컨트롤러(110)는 제2 미리 정해진 값(PDV2)에 대응하는 시간 간격으로 큐어 동작을 수행할 수 있다. 이를 통해, 문턱 전압이 감소되는 것을 방지할 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 시스템이 적용된 SSD 시스템을 보여주는 블록도이다. 도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. 예시적으로, 신호 커넥터(1201)는 PCIe 포트일 수 있고, 신호(SIG)는 NVMe 규약에 정의된 신호일 수 있으며, SSD(1200)는 NVMe 기반의 스토리지 장치일 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 별도의 칩, 또는 별도의 패키지로 구현될 수 있으며, SSD 컨트롤러(1210)에 의해 복수의 그룹들로 인식될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(1210)는 도 1 내지 도 17을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다. 예시적으로 복수의 플래시 메모리들(1221~122n)은 도 1 내지 도 17을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 19를 참조하면, 불휘발성 메모리 장치(2400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
불휘발성 메모리 장치(2400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(2371b, 2372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(2271b, 2272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310), 층간 절연막(2315), 그리고 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331~2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드라인들(2330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(2210)으로부터 복수의 워드라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드라인들(2330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(2310)으로부터 복수의 워드라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드라인들(2330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(2315)은 공통 소스 라인(2320), 복수의 워드라인들 (2330), 복수의 셀 컨택 플러그들(2340), 제1 메탈층(2350a, 2350b, 2350c), 및 제2 메탈층(2360a, 2360b, 2360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 19에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 방향에 수직하면서제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341~2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 19를 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 19를 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(2271a, 2272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 도 19를 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 불휘발성 메모리 장치(2400)는 제1 기판(2210)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2310)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 불휘발성 메모리 장치(2400)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
불휘발성 메모리 장치(2400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 도 1 내지 도 15를 참조하여 설명된 메모리 셀 어레이 또는 메모리 블록은 도 19의 메모리 셀 영역(CELL)에 포함될 수 있다. 도 1 내지 도 15를 참조하여 설명된 주변 회로들(예를 들어, 어드레스 디코더, 페이지 버퍼 회로, 입출력 회로, 제어 로직 회로, 큐어 회로 등)은 주변 회로 영역(PERI)에 포함될 수 있다.
상술된 바와 같이, 큐어 회로는 주변 회로 영역(PERI)에 포함될 수 있고, 도 1 내지 도 15를 참조하여 설명된 큐어 동작을 수행할 수 있다. 즉, 메모리 셀 영역(CELL)의 메모리 블록들의 복수의 워드라인들에 큐어 전압을 인가할 수 있다. 종래의 불휘발성 메모리 장치는 모든 워드라인들에 전압을 인가하기 위하여, 복수의 더미 읽기 동작을 필요로 한다. 반면에, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 하나의 큐어 커맨드를 통해서 모든 워드라인들에 전압을 인가할 수 있다. 즉, 커맨드 오버헤드를 감소하고, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 스토리지 장치
110: 메모리 컨트롤러
120: 불휘발성 메모리 장치.
121: 큐어 회로

Claims (20)

  1. 복수의 제1 워드라인들과 연결된 제1 메모리 블록을 포함하는 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치와 복수의 데이터 라인들을 통해 연결된 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 제1 커맨드 입력 구간 동안 상기 복수의 데이터 라인들을 통해 제1 커맨드를 상기 불휘발성 메모리 장치로 전송하고, 어드레스 입력 구간 동안 상기 복수의 데이터 라인들을 통해 파라미터를 상기 불휘발성 메모리 장치로 전송하고, 제2 커맨드 입력 구간 동안 상기 복수의 데이터 라인들을 통해 제2 커맨드를 상기 불휘발성 메모리 장치로 전송하도록 구성되고,
    상기 불휘발성 메모리 장치는 상기 제1 커맨드 및 상기 제2 커맨드에 응답하여, 제1 시간 동안, 상기 파라미터를 기반으로 상기 제1 메모리 블록과 연결된 상기 복수의 제1 워드라인들 전체에 턴-온 전압을 인가하도록 구성되는 스토리지 장치.
  2. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 제1 시간 동안, 레디/비지 라인들을 통해 비지 상태의 레디/비지 신호를 출력하도록 구성되는 스토리지 장치.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 제3 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제1 읽기 커맨드를 상기 불휘발성 메모리 장치로 전송하고, 제2 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 어드레스를 상기 불휘발성 메모리 장치로 전송하고, 제4 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들 통해 제2 읽기 커맨드를 상기 불휘발성 메모리 장치로 전송하도록 구성되고,
    상기 불휘발성 메모리 장치는 상기 제1 및 제2 읽기 커맨드에 응답하여, 상기 어드레스에 대응하는 데이터를 상기 복수의 데이터 라인들을 통해 출력하도록 구성되고,
    상기 제1 및 제2 읽기 커맨드와 상기 제1 및 제2 커맨드는 상이한 스토리지 장치.
  4. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는,
    제3 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제1 읽기 커맨드를 수신하고,
    제2 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 제1 어드레스를 수신하고,
    제4 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제2 읽기 커맨드를 수신하고,
    제5 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제3 읽기 커맨드를 수신하고,
    제5 커맨드 입력 구간에 수신한 상기 제3 읽기 커맨드에 응답하여, 상기 제1 어드레스에 대응하는 제1 데이터를 상기 복수의 데이터 라인들을 통해 출력하고,
    제6 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 상기 제3 읽기 커맨드를 수신하고,
    상기 제6 커맨드 입력 구간에 수신한 상기 제3 읽기 커맨드에 응답하여, 제2 어드레스에 대응하는 제2 데이터를 상기 복수의 데이터 라인들을 통해 출력하고,
    제7 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제4 읽기 커맨드를 수신하고,
    제4 읽기 커맨드에 응답하여, 제3 어드레스에 대응하는 제3 데이터를 상기 복수의 데이터 라인들을 통해 출력하도록 구성되고,
    상기 제1 내지 제4 읽기 커맨드와 상기 제1 및 제2 커맨드는 상이한 스토리지 장치.
  5. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는,
    제3 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제1 읽기 커맨드를 수신하고, 제2 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 제1 어드레스를 수신하고, 제4 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제2 읽기 커맨드를 수신하고,
    제5 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 상기 제1 읽기 커맨드를 수신하고, 제3 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 제2 어드레스를 수신하고, 제6 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제3 읽기 커맨드를 수신하고,
    상기 제6 커맨드 입력 구간에 수신한 제3 읽기 커맨드에 응답하여, 상기 제1 어드레스에 대응하는 제1 데이터를 상기 복수의 데이터 라인들을 통해 출력하고,
    제7 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 상기 제1 읽기 커맨드를 수신하고, 제4 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 제3 어드레스를 수신하고, 제8 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들을 통해 제3 읽기 커맨드를 수신하고,
    제8 커맨드 입력 구간에 수신한 상기 제3 읽기 커맨드에 응답하여, 상기 제2 어드레스에 대응하는 제2 데이터를 상기 복수의 데이터 라인들을 통해 출력하고,
    제9 커맨드 입력구간 동안, 상기 복수의 데이터 라인들 통해 제4 읽기 커맨드를 수신하고,
    제4 읽기 커맨드에 응답하여, 제3 어드레스에 대응하는 제3 데이터를 상기 복수의 데이터 라인들을 통해 출력하도록 구성되고,
    상기 제1 내지 제4 읽기 커맨드와 상기 제1 및 제2 커맨드는 상이한 스토리지 장치.
  6. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 제1 시간 이후에, 다른 커맨드를 수신하지 않은 경우, 상기 메모리 컨트롤러로 상기 복수의 데이터 라인들을 통해 데이터를 출력하지 않도록 구성되고,
    상기 메모리 컨트롤러는 상기 제1 시간 이후에, 다른 커맨드를 전송하지 않은 경우, 상기 불휘발성 메모리 장치로 상기 복수의 데이터 라인들을 통해 데이터를 출력하지 않도록 구성되는 스토리지 장치.
  7. 제 1 항에 있어서,
    상기 어드레스 입력 구간 동안, 커맨드 래치 인에이블 신호는 로직 로우이고, 어드레스 래치 인에이블 신호는 로직 하이이고, 상기 파라미터는 쓰기 인에이블 신호의 상승 에지에 동기되어 상기 불휘발성 메모리 장치로 전송되는 스토리지 장치.
  8. 제 1 항에 있어서,
    상기 제1 커맨드 입력 구간 및 상기 제2 커맨드 입력 구간 동안, 커맨드 래치 인에이블 신호는 로직 하이이고, 어드레스 래치 인에이블 신호는 로직 로우이고, 상기 제1 커맨드 및 상기 제2 커맨드는 쓰기 인에이블 신호의 상승 에지에 동기되어 상기 불휘발성 메모리 장치로 전송되는 스토리지 장치.
  9. 제 1 항에 있어서,
    상기 파라미터는 쓰기 인에이블 신호의 5-주기 동안 상기 불휘발성 메모리 장치로 전송되는 스토리지 장치.
  10. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    외부 장치로부터 커맨드들을 수신하도록 구성된 제어 로직 회로;
    복수의 워드라인들을 통해 상기 메모리 셀 어레이와 연결되고, 커맨드를 수신한 상기 제어 로직 회로의 제어에 따라, 상기 복수의 메모리 블록들에 연결된 상기 복수의 워드라인들에 턴-온 전압을 인가하도록 구성된 어드레스 디코더를 포함하는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직 회로는 상기 외부 장치로부터 파라미터를 수신하도록 구성되고,
    상기 제어 로직 회로는 상기 파라미터를 기반으로 상기 복수의 메모리 블록들 중 일부에 연결된 복수의 워드라인들에 턴-온 전압을 인가하도록 상기 어드레스 디코더를 제어하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 파라미터는 플레인에 대한 정보, 시작 블록 어드레스에 대한 정보, 블록 개수에 대한 정보, 턴-온 전압 레벨에 대한 정보, 및 프리차지 시간에 대한 정보를 포함하는 불휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 턴-온 전압 레벨에 대한 정보가 기본(default) 레벨을 가리키는 경우, 상기 턴-온 전압의 레벨은 미리 정해진 레벨에 대응되고,
    상기 턴-온 전압 레벨에 대한 정보가 특정 레벨을 가리키는 경우, 상기 턴-온 전압의 레벨은 특정 레벨에 대응되는 불휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 프리차지 시간에 대한 정보가 기본(default) 시간을 가리키는 경우, 상기 어드레스 디코더는 상기 복수의 워드라인들 모두에 미리 정해진 시간 동안 상기 턴-온 전압을 인가하고,
    상기 프리차지 시간에 대한 정보가 특정 시간을 가리키는 경우, 상기 어드레스 디코더는 상기 복수의 워드라인들 모두에 상기 특정 시간 동안 상기 턴-온 전압을 인가하는 불휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 메모리 셀 어레이는 제1 및 제2 플레인들을 포함하고,
    상기 파라미터는 상기 제1 플레인에 대응하는 제1 플레인 비트 및 상기 제2 플레인에 대응하는 제2 플레인 비트를 포함하고,
    상기 제어 로직 회로는 상기 제1 플레인 비트를 기반으로, 상기 제1 플레인에 포함된 복수의 메모리 블록들에 연결된 모든 워드라인에 상기 턴-온 전압을 제공하도록 상기 어드레스 디코더를 제어하고, 상기 제2 플레인 비트를 기반으로, 상기 제2 플레인에 포함된 복수의 메모리 블록들에 연결된 모든 워드라인들에 상기 턴-온 전압을 인가하도록 상기 어드레스 디코더를 제어하는 불휘발성 메모리 장치.
  16. 제 10 항에 있어서,
    상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 접지 트랜지스터, 메모리 셀들, 스트링 트랜지스터를 포함하고,
    상기 어드레스 디코더는 복수의 접지 선택 라인들을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되고, 상기 복수의 워드라인들을 통해 상기 셀 스트링들의 메모리 셀들에 연결되고, 복수의 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 트랜지스터들과 연결되고,
    상기 어드레스 디코더는 상기 커맨드를 수신한 상기 제어 로직 회로의 제어에 따라, 상기 복수의 스트링 선택 라인들 및 상기 복수의 접지 선택 라인들에 턴-온 전압을 인가하도록 구성된 불휘발성 메모리 장치.
  17. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 메모리 컨트롤러에 의해, 제1 커맨드 입력 구간 동안, 복수의 데이터 라인들 통해, 제1 커맨드를 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 제1 커맨드 입력 구간 이후의 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해, 파라미터를 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 어드레스 입력 구간 이후의 제2 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들 통해, 제2 커맨드를 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 제2 커맨드 입력 구간 이후의 제1 시간 동안, 레디/비지 라인을 통해 비지 상태의 레디/비지 신호를 수신하는 단계; 및
    상기 불휘발성 메모리 장치에 의해, 상기 제1 및 제2 커맨드들에 응답하여, 상기 복수의 메모리 블록들에 연결된 모든 워드라인들에 턴-온 전압을 인가하는 단계를 포함하는 동작 방법.
  18. 제 17 항에 있어서,
    상기 제1 커맨드 입력 구간 이전에, 시간 스탬프를 로드(load)하는 단계를 더 포함하는 동작 방법.
  19. 제 18 항에 있어서,
    상기 시간 스탬프를 로드(load)하는 단계는,
    상기 메모리 컨트롤러에 의해, 제3 커맨드 입력 구간 동안, 상기 복수의 데이터 라인들 통해, 겟 피쳐스 커맨드를 상기 복수의 데이터 라인들 통해 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 제3 커맨드 입력 구간 이후의 제2 어드레스 입력 구간 동안, 상기 복수의 데이터 라인들 통해 피쳐 어드레스를 상기 불휘발성 메모리 장치로 전송하는 단계; 및
    상기 불휘발성 메모리 장치에 의해, 상기 제2 어드레스 입력 구간 이후의 데이터 출력 구간 동안, 상기 복수의 데이터 라인들 통해 피쳐 정보를 상기 메모리 컨트롤러로 전송하는 단계를 포함하고,
    상기 피쳐 어드레스는 상기 시간 스탬프가 저장된 공간을 가리키고, 상기 피쳐 정보는 상기 시간 스탬프에 대한 정보를 포함하는 동작 방법.
  20. 제 17 항에 있어서,
    상기 제2 커맨드 입력 구간 이후의 상기 제1 시간 이후에, 시간 스탬프를 현재 시간으로 갱신하는 단계를 더 포함하는 동작 방법.
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