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KR20220025163A - 에칭 장치 - Google Patents

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KR20220025163A
KR20220025163A KR1020227004299A KR20227004299A KR20220025163A KR 20220025163 A KR20220025163 A KR 20220025163A KR 1020227004299 A KR1020227004299 A KR 1020227004299A KR 20227004299 A KR20227004299 A KR 20227004299A KR 20220025163 A KR20220025163 A KR 20220025163A
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South Korea
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gas
plasma
silicon
layer
mask
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KR1020227004299A
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요시히데 기하라
도루 히사마츠
도모유키 오이시
Original Assignee
도쿄엘렉트론가부시키가이샤
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Publication date
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Abstract

본 개시는 에칭 장치에 관한 것이다. 에칭 장치는 적어도 하나의 가스 도입구 및 적어도 하나의 가스 출구를 갖는 적어도 하나의 처리 용기; 처리 용기 내에 제공되는 기판 지지부; 플라즈마 생성기; 및 제어부를 포함하고, 제어부는 실리콘-함유층 및 실리콘-함유층 상의 표면층 부분을 갖는 기판을 제공하는 것; 표면층 부분에 보호막을 형성하는 것; 그리고, 표면층 부분을 통해 실리콘-함유층을 에칭하는 것을 수행하도록 구성되고, 보호막을 형성하는 것은: 표면층 부분 상에 전구체 층을 형성하는 것; 그리고, 전구체 층을 제1 플라즈마에 노출시킴으로써 전구체 층을 보호막으로 변환하는 것을 포함하고, 실리콘-함유층을 에칭하는 것은: 개질된 실리콘-함유층을 형성하기 위해 제1 플라즈마와 상이한 제2 플라즈마에 실리콘-함유층을 노출시킴으로써 실리콘-함유층을 개질시키는 것; 그리고, 개질된 실리콘-함유층을 제1 플라즈마 및 제2 플라즈마와 상이한 제3 플라즈마에 노출시킴으로써 개질된 실리콘-함유층을 제거하는 것을 포함한다.

Description

에칭 장치{ETCHING APPARATUS}
본 발명의 실시형태는, 피처리체를 처리하는 에칭 장치에 관한 것이다.
반도체의 미세화에 따라, 차세대의 리소그래피 기술에 있어서는, 현재의 최첨단 디바이스의 제조에 사용되고 있는 ArF 엑시머 레이저광(파장: 193[nm])보다 파장이 한 자릿수 짧은 13.5[nm]의 EUV(Extreme Ultra-Violet)광이 이용된다. 파장의 단파장화에 따라 광의 흡수가 커지는 것, 및 EUV 리소그래피를 이용하는 세대에서는 레지스트 패턴폭이 미세화되기 때문에 레지스트 패턴의 애스펙트비가 커져 패턴 붕괴가 발생하기 쉬워지는 것 등으로부터, EUV 리소그래피용 레지스트의 막두께는 박막화된다. 구체적으로는 레지스트 패턴폭에 대하여 약 3 이하의 애스펙트비가 실용 레벨이 된다. 즉 적층 마스크의 최상층인 레지스트막을 EUV 가공하는 경우, 패턴폭이 10[nm]인 세대에서는 레지스트막의 높이는 30[nm] 정도, 패턴폭이 7[nm]인 세대에서는 레지스트막의 높이는 20[nm] 정도가 된다.
최근의 반도체 디바이스는, 보다 미세한 패턴 형성이 필요하므로, 레지스트의 라인 패턴 에지 형상의 변동이 디바이스 성능에 주는 영향이, 표면화되고 있다. 라인 패턴 에지 형상의 러프니스(roughness)는, LWR(Line Width Roughness: 라인폭의 편차[nm]) 및 LER(Line Edge Roughness: 라인 단부의 위치의 편차[nm])을 지표로 하여 표현된다. 마스크 형상의 편차의 지표인 LER 또는 LWR이 증가하는 경우, 게이트의 누설 전류나 임곗값 전압의 안정화를 방해할 수 있고, 게이트 길이의 변동이 일어나, LSI 회로 내에서의 개개의 트랜지스터 성능에 편차가 발생할 수 있다.
반도체 집적 회로에서는, 메모리, 로직부 등이 마련되는 면적 밀도가 큰 조밀한 패턴 영역과, 주변 회로부 등이 마련되는 면적 밀도가 작은 성긴 패턴 영역이, 동일 웨이퍼 상에 존재한다. 따라서, 이와 같은 반도체 집적 회로를 제조하기 위한 에칭 공정에서는, 패턴의 소밀(疎密)에 관계없이, 리소그래피로 형성된 원하는 패턴 치수의 정밀도를 실현하는 제어 기술이 필요하다. 패턴 형성에 관한 기술이, 특허문헌 1, 2에 개시되어 있다.
특허문헌 1에 기재된 플라즈마 에칭 성능 강화 방법은, 플라즈마를 이용하여, 에칭 마스크에 의하여 정한 구조를 에칭함으로써, 반도체 웨이퍼 상의 유전층에 휨이 없는 특징부를 에칭 형성하는 방법을 제공하는 것을 목적으로 하고 있다. 특허문헌 1에 기재된 방법은, 마스크를 유전층 상에 형성하고, 보호 실리콘 함유 피복을 마스크의 노출면에 형성하며, 마스크 및 보호 실리콘 함유 피복을 통하여 특징부를 에칭한다. 또, 다른 방법에 있어서, 당해 특징부는 보호 실리콘 함유 피복을 형성하기 전에 부분적으로 에칭된다. 이와 같이, 특허문헌 1에 기재된 기술은, 플라즈마를 이용하여 보호 실리콘 함유 피복을, 레지스트 마스크 상, 및 부분적으로 에칭된 특징부의 측벽 상에 형성하는 것으로 되어 있다.
특허문헌 2에 기재된 플라즈마 에칭 방법은, EUV 노광된 레지스트를 이용하여 플라즈마 에칭하는 플라즈마 에칭 방법에 있어서, 가공 치수의 편차를 억제할 수 있는 플라즈마 에칭 방법을 제공하는 것을 목적으로 하고 있다. 특허문헌 2에 기재된 방법은, EUV 노광된 레지스트와 반사 방지막과 무기막과 유기막을 갖는 다층 레지스트를 마스크로 하여 피에칭재를 플라즈마 에칭하는 플라즈마 에칭 방법에 있어서, 반사 방지막을 에칭하기 전에 레지스트의 표면에 퇴적막을 퇴적시키는 제1 공정과, 제1 공정 후에 Cl2 가스와 HBr 가스와 N2 가스의 혼합 가스를 이용하여 반사 방지막 상에 퇴적된 퇴적막과 반사 방지막을 에칭하는 제2 공정과, 제2 공정 후에 무기막을 에칭하는 제3 공정과, 제3 공정 후에 유기막을 에칭하는 제4 공정을 갖는다. 이와 같이, 특허문헌 2의 기술은, EUV 레지스트를 이용하여 가공 치수의 편차를 억제할 수 있는 수법으로서, 피에칭재를 에칭하기 전에 플라즈마를 이용하여 레지스트층의 표면에 퇴적막을 퇴적시키는 것으로 되어 있다.
특허문헌 1: 일본 공개특허공보 2008-60566호 특허문헌 2: 일본 공개특허공보 2014-107520호
상기와 같은 고미세한 패턴 형성에 이용하는 EUV 리소그래피용 레지스트는, 리소그래피의 한계에 기인하여, 종래의 ArF 레지스트의 막두께의 절반 이하의 막두께를 갖는다. 따라서, 이와 같은 비교적 박막이고 고미세한 마스크 패턴을 형성하는 경우, 큐어(Cure) 공정, 반사 방지막을 에칭하는 공정, 및 유기막을 에칭하는 공정에 있어서, 마스크의 선택비의 향상, LWR 및 LER의 억제, 및 패턴의 소밀에 의한 영향(패턴의 소밀에 따라 패턴 형상이 상이한 것 등)의 억제가 필요하다.
마스크의 선택비를 향상시키기 위한 종래의 기술로서는, 반사 방지막의 에칭 시에 퇴적성 가스를 이용하여 마스크 상에 보호막을 형성하는 기술이 있다. 그러나, 이 경우, 에칭 시에 있어서의 퇴적의 중합 반응에 기인하는 스트레스에 의하여, LWR 및 LER이 증가할 수 있다. 또한, 에칭 시에 있어서의 퇴적물의 부착의 정도는 패턴 밀도에 의존하므로, 패턴의 소밀에 따라, 퇴적물의 부착의 정도가 불균일해지고, 따라서, 패턴의 소밀에 의한 영향이 증대할 수 있다.
또, 최근에는, ALE(Atomic Layer Etching)법과 동일한 수법을 이용하여 반사 방지막을 에칭하는 기술이 제안되고 있다. 이 기술에서는, 에칭에 기인하는 이온량과 라디칼량이 따로 따로 독립 제어되므로, 퇴적막(라디칼량)을 박막(소량)으로 하여 퇴적시킴으로써, 비교적 낮은 에너지에 의하여 반사 방지막의 에칭이 가능해진다. 이 기술에서는, 레지스트 상에 얇은 보호막이 형성되고, 반사 방지막이 선택적으로 에칭되므로, 마스크(EUV 레지스트)의 선택비가 향상될 수 있다. 또한 이 기술에서는, 상기와 같이 퇴적막이 박막화되므로, 패턴의 소밀에 의한 영향(패턴의 소밀에 따라 패턴 형상이 상이한 것 등)도 저감될 수 있다. 그러나, 이 기술에서는, 이온의 충돌에 의하여 피에칭층에 에너지가 주어지므로, 마스크 상의 보호막의 막두께가 비교적 얇은 경우에는, 보호막에 의한 보호의 기능이 저하되고, 레지스트 스퍼터에 의하여 LWR 및 LER이 증가할 수 있다.
또, 특허문헌 1에 기재된 기술에서는, SiF4 가스 및 H2 가스의 플라즈마를 이용하여 실리콘 함유막의 보호막을 형성하는 것은 가능하다. 그러나, 이 기술에서는, 패턴에 소밀 영역이 존재하는 경우에는, 패턴의 소밀에 따라 성막량에 편차가 발생할 수 있다.
또, 특허문헌 2에 기재된 기술에서는, CHF3 가스 및 Cl2 가스의 플라즈마를 이용하여 유기막의 보호막을 형성하는 것은 가능하다. 그러나, 이 기술에 있어서도, 탄소계의 중합막이 형성되므로, 특히 패턴에 소밀 영역이 존재하는 경우는, 패턴의 소밀에 따라 보호량에 편차가 발생할 수 있다.
이상과 같이, 고상세한 마스크를 형성하는 경우, 마스크의 선택비의 향상, LWR 및 LER의 억제, 패턴의 소밀에 의한 영향의 억제 모두를 실현하는 것이 필요하다.
일 양태에 있어서는, 피처리체를 처리하는 방법이 제공된다. 피처리체는, 피에칭층과, 상기 피에칭층 상에 마련된 유기막과, 상기 유기막 상에 마련된 반사 방지막과, 상기 반사 방지막 상에 마련된 제1 마스크를 구비한다. 그리고, 당해 방법은, 피처리체가 수용된 플라즈마 처리 장치의 처리 용기 내에 있어서, 제1 마스크의 표면에 보호막을 컨포멀(conformal)하게 형성하는 공정(공정 a라고 함)과, 공정 a의 실행 후에, 상기 보호막이 형성된 제1 마스크를 이용하여, 처리 용기 내에서 발생시킨 플라즈마에 의하여 반사 방지막을 원자층마다 제거하여, 상기 반사 방지막을 에칭하는 공정(공정 b라고 함)을 구비한다.
이와 같이, 공정 a가 실행됨으로써, 마스크의 소밀차에 관계없이, 제1 마스크 상에 양호한 정밀도로 제어된 컨포멀한 막두께의 보호막이 형성되고, 마스크의 형상을 유지하면서 마스크의 에칭에 대한 내성이 강화되며, 공정 b가 실행됨으로써, 마스크의 선택비가 향상되어, 마스크의 형상(LWR(Line Width Roughness) 및 LER(Line Edge Roughness))이 에칭에 의하여 받는 영향이 저감된다.
일 실시형태에 있어서는, 공정 a의 실행 전에, 처리 용기 내에서 플라즈마를 발생시켜 처리 용기에 마련된 평행 평판 전극의 상부 전극에 음의 직류 전압을 인가함으로써, 제1 마스크에 이차 전자를 조사하는 공정(공정 c라고 함)을 더 포함한다. 이와 같이, 보호막을 형성하는 공정 a의 실행 전에 있어서, 제1 마스크에 이차 전자를 조사하므로, 보호막의 형성 전에 제1 마스크를 개질시킬 수 있어, 후속 공정에 의한 제1 마스크의 손상을 억제할 수 있다.
일 실시형태에 있어서는, 상부 전극의 전극판은, 실리콘을 함유하고, 공정 c는, 처리 용기 내에서 플라즈마를 발생시켜 상부 전극에 음의 직류 전압을 인가함으로써, 전극판으로부터 실리콘을 방출시켜 상기 실리콘을 포함하는 산화 실리콘 화합물로 제1 마스크를 덮는다. 이와 같이, 공정 c에 있어서, 산화 실리콘 화합물이 제1 마스크를 덮으므로, 후속 공정에 의한 제1 마스크의 손상을 더 억제할 수 있다.
일 실시형태에 있어서는, 공정 a는, 처리 용기 내에 제1 가스를 공급하는 제1 공정과, 제1 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제2 공정과, 제2 공정의 실행 후에, 처리 용기 내에 있어서 제2 가스의 플라즈마를 생성하는 제3 공정과, 제3 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제4 공정을 포함하는 제1 시퀀스를 반복 실행함으로써, 제1 마스크의 표면에 보호막을 컨포멀하게 형성하고, 제1 공정은, 제1 가스의 플라즈마를 생성하지 않는다. 이와 같이, 공정 a는, ALD(Atomic Layer Deposition)법과 동일한 방법에 의하여, 제1 마스크의 표면의 실리콘 화합물 상에 보호막이 컨포멀하게 형성되므로, 마스크에 대한 보호의 강도가 향상됨과 함께, 마스크를 보호하는 보호막을 균일한 막두께로 형성할 수 있다.
일 실시형태에 있어서는, 제1 가스는, 유기 함유된 아미노실란계 가스를 포함한다. 이와 같이 제1 가스가 유기 함유된 아미노실란계 가스를 포함하므로, 제1 공정에 의하여, 실리콘의 반응 전구체가 제1 마스크의 표면의 원자층을 따라 제1 마스크 상에 형성된다.
일 실시형태에 있어서, 제1 가스의 아미노실란계 가스는, 1~3개의 규소 원자를 갖는 아미노실란을 포함할 수 있다. 제1 가스의 아미노실란계 가스는, 1~3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 이와 같이 제1 가스의 아미노실란계 가스에는, 1~3개의 규소 원자를 포함하는 아미노실란을 이용할 수 있다. 또, 제1 가스의 아미노실란계 가스에는, 1~3개의 아미노기를 포함하는 아미노실란을 이용할 수 있다.
일 실시형태에 있어서는, 제2 가스는, 산소 원자 및 탄소 원자를 함유하는 가스를 포함한다. 이와 같이 제2 가스가 산소 원자를 포함하므로, 제3 공정에 있어서, 당해 산소 원자가 제1 마스크 상에 마련되는 실리콘의 반응 전구체와 결합함으로써, 제1 마스크 상에 산화 실리콘의 보호막이 컨포멀하게 형성될 수 있다. 또, 제2 가스가 탄소 원자를 포함하므로, 산소 원자에 의한 제1 마스크에 대한 침식이 당해 탄소 원자에 의하여 억제될 수 있다.
일 실시형태에 있어서는, 공정 b는, 공정 a의 실행 후에, 처리 용기 내에 있어서 제3 가스의 플라즈마를 생성하고, 상기 플라즈마에 포함되는 라디칼을 포함하는 혼합층을 반사 방지막의 표면의 원자층에 형성하는 제5 공정과, 제5 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제6 공정과, 제6 공정의 실행 후에, 처리 용기 내에 있어서 제4 가스의 플라즈마를 생성하고, 상기 플라즈마에 바이어스 전압을 인가하여 혼합층을 제거하는 제7 공정과, 제7 공정의 실행 후에, 처리 용기 내의 공간을 퍼지하는 제8 공정을 포함하는 제2 시퀀스를 반복 실행하고, 반사 방지막을 원자층마다 제거함으로써, 상기 반사 방지막을 에칭한다. 이와 같이, 공정 b는, ALE(Atomic Layer Etching)법과 동일한 방법에 의하여, 반사 방지막을 원자층마다 제거할 수 있다.
일 실시형태에 있어서는, 제3 가스는, 플루오로카본계 가스와 희가스를 포함한다. 이와 같이, 제3 가스가 플루오로카본계 가스를 포함하므로, 제5 공정에 있어서, 반사 방지막의 표면의 원자층에 불소 라디칼 및 탄소 라디칼이 공급되어, 당해 표면의 원자층에 당해 양 라디칼을 함유하는 혼합층이 형성될 수 있다.
일 실시형태에 있어서는, 제4 가스는 희가스를 포함한다. 이와 같이, 제4 가스가 희가스를 포함하므로, 제7 공정에 있어서, 반사 방지막의 표면에 형성된 혼합층은, 당해 희가스의 플라즈마가 바이어스 전압에 의하여 받는 에너지에 의하여, 당해 표면으로부터 제거될 수 있다.
일 실시형태에 있어서는, 공정 b의 실행 후에, 처리 용기 내에서 발생시킨 플라즈마에 의하여, 제2 마스크를 이용하여 유기막에 대하여 에칭 처리를 행하는 공정을 더 포함하고, 제2 마스크는, 공정 b에 있어서, 상기 반사 방지막으로 형성된다. 이와 같이, 공정 a, b의 실행에 의하여, 마스크의 소밀에 관계없이, 형상이 유지되어 선택비가 향상된 마스크가 유기막 상에 형성되므로, 이와 같은 양호한 형상의 마스크에 의한 유기막의 에칭이 가능해져, 유기막의 에칭을 양호하게 행할 수 있다.
본 개시의 또 다른 양태는 에칭 장치에 관한 것이다. 에칭 장치는 적어도 하나의 가스 도입구 및 적어도 하나의 가스 출구를 갖는 적어도 하나의 처리 용기; 처리 용기 내에 제공되는 기판 지지부; 플라즈마 생성기; 및 제어부를 포함하고, 제어부는 실리콘-함유층 및 실리콘-함유층 상의 표면층 부분을 갖는 기판을 제공하는 것; 표면층 부분에 보호막을 형성하는 것; 그리고, 표면층 부분을 통해 실리콘-함유층을 에칭하는 것을 수행하도록 구성되고, 보호막을 형성하는 것은: 표면층 부분 상에 전구체 층을 형성하는 것; 그리고, 전구체 층을 제1 플라즈마에 노출시킴으로써 전구체 층을 보호막으로 변환하는 것을 포함하고, 실리콘-함유층을 에칭하는 것은: 개질된 실리콘-함유층을 형성하기 위해 제1 플라즈마와 상이한 제2 플라즈마에 실리콘-함유층을 노출시킴으로써 실리콘-함유층을 개질시키는 것; 그리고, 개질된 실리콘-함유층을 제1 플라즈마 및 제2 플라즈마와 상이한 제3 플라즈마에 노출시킴으로써 개질된 실리콘-함유층을 제거하는 것을 포함한다.
본 개시의 또 다른 양태는 에칭 방법에 관한 것이다. 에칭 방법은 실리콘-함유층 및 실리콘-함유층 상의 표면층 부분을 갖는 기판을 제공하고; 표면층 부분 상에 보호막을 형성하고; 그리고, 표면층 부분을 통해 실리콘-함유층을 에칭하는 것을 포함하고, 보호막을 형성하는 것은: 표면층 부분 상에 전구체 층을 형성하고; 그리고, 전구체 층을 제1 플라즈마에 노출시킴으로써 전구체 층을 보호막으로 변환하는 것을 포함하고, 실리콘-함유층을 에칭하는 것은: 개질된 실리콘-함유층을 형성하기 위해 제1 플라즈마와 상이한 제2 플라즈마에 실리콘-함유층을 노출시킴으로써 실리콘-함유층을 개질시키고; 그리고, 개질된 실리콘-함유층을 제1 플라즈마 및 제2 플라즈마와 상이한 제3 플라즈마에 노출시킴으로써 개질된 실리콘-함유층을 제거하는 것을 포함한다.
이상 설명한 바와 같이, 고상세한 마스크를 형성하는 경우, 마스크의 선택비의 향상, LWR 및 LER의 억제, 패턴의 소밀에 의한 영향의 억제 모두를 실현할 수 있다.
도 1은, 일 실시형태의 방법을 나타내는 흐름도이다.
도 2는, 플라즈마 처리 장치의 일례를 나타내는 도이다.
도 3은, (a)부, (b)부, (c)부를 구비하고, 도 1에 나타내는 각 공정의 실시 전 및 실시 후의 피처리체 상태를 나타내는 단면도이다.
도 4는, (a)부, (b)부를 구비하고, 도 1에 나타내는 각 공정의 실시 후의 피처리체 상태를 나타내는 단면도이다.
도 5는, 도 1에 나타내는 보호막을 형성하는 시퀀스에 있어서의 보호막의 형성의 모습을 모식적으로 나타내는 도이다.
도 6은, 도 1에 나타내는 방법에 있어서의 에칭의 원리를 나타내는 도이다.
이하, 도면을 참조하여 다양한 실시형태에 대하여 상세하게 설명한다. 또한, 도면에 있어서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
이하, 도 1을 참조하여, 플라즈마 처리 장치(10)를 이용하여 실시할 수 있는 에칭 방법(방법 MT)에 대하여 설명한다. 도 1은, 일 실시형태의 방법을 나타내는 흐름도이다. 도 1에 나타내는 일 실시형태의 방법 MT는, 피처리체(이하, "웨이퍼"라고 하는 경우가 있음)를 처리하는 방법이다. 방법 MT는, 웨이퍼를 에칭하는 방법의 일례이다. 일 실시형태의 방법 MT에서는, 일련의 공정을 단일의 플라즈마 처리 장치를 이용하여 실행하는 것이 가능하다.
도 2는, 플라즈마 처리 장치의 일례를 나타내는 도이다. 도 2에는, 피처리체를 처리하는 방법의 다양한 실시형태에서 이용 가능한 플라즈마 처리 장치(10)의 단면 구조가 개략적으로 나타나 있다. 도 2에 나타내는 바와 같이, 플라즈마 처리 장치(10)는, 평행 평판의 전극을 구비하는 플라즈마 에칭 장치이며, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 대략 원통 형상을 갖고 있다. 처리 용기(12)는, 예를 들면 알루미늄으로 구성되어 있으며, 그 내벽면에는 양극 산화 처리가 실시되어 있다. 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는, 대략 원통형의 지지부(14)가 마련되어 있다. 지지부(14)는, 예를 들면 절연 재료로 구성되어 있다. 지지부(14)를 구성하는 절연 재료는, 석영과 같이 산소를 포함할 수 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 처리 용기(12)의 바닥부로부터 연직 방향으로 뻗어 있다. 처리 용기(12) 내에는, 재치대(PD)가 마련되어 있다. 재치대(PD)는, 지지부(14)에 의하여 지지되어 있다.
재치대(PD)는, 재치대(PD)의 상면에 있어서 웨이퍼(W)를 지지한다. 재치대(PD)는, 하부 전극(LE) 및 정전 척(ESC)을 갖고 있다. 하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함하고 있다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 예를 들면 알루미늄알루미늄과 같은 금속으로 구성되어 있으며, 대략 원반 형상을 이루고 있다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 마련되어 있고, 제1 플레이트(18a)에 전기적으로 접속되어 있다.
제2 플레이트(18b) 상에는, 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은, 도전막인 전극을, 한 쌍의 절연층의 사이 또는 한 쌍의 절연 시트의 사이에 배치한 구조를 갖고 있다. 정전 척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통하여 전기적으로 접속되어 있다. 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의하여 발생하는 쿨롱력(coulomb force) 등의 정전력에 의하여 웨이퍼(W)를 흡착한다. 이로써, 정전 척(ESC)은, 웨이퍼(W)를 지지할 수 있다.
제2 플레이트(18b)의 둘레 가장자리부 상에는, 웨이퍼(W)의 에지 및 정전 척(ESC)을 감싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은, 에칭 대상인 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있으며, 예를 들면 석영으로 구성될 수 있다.
제2 플레이트(18b)의 내부에는, 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는, 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛(도시하지 않음)으로부터 배관(26a)을 통하여 냉매가 공급된다. 냉매 유로(24)에 공급되는 냉매는, 배관(26b)을 통하여 칠러 유닛으로 되돌려진다. 이와 같이, 냉매 유로(24)에는, 냉매가 순환하도록 공급된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의하여 지지된 웨이퍼(W)의 온도가 제어된다.
플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면의 사이에 공급한다.
플라즈마 처리 장치(10)에는, 가열 소자인 히터(HT)가 마련되어 있다. 히터(HT)는, 예를 들면 제2 플레이트(18b) 내에 매립되어 있다. 히터(HT)에는, 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 히터(HT)에 전력이 공급됨으로써, 재치대(PD)의 온도가 조정되어, 재치대(PD) 상에 재치되는 웨이퍼(W)의 온도가 조정되도록 되어 있다. 또한, 히터(HT)는, 정전 척(ESC)에 내장되어 있어도 된다.
플라즈마 처리 장치(10)는, 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 재치대(PD)의 상방에 있어서, 재치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행하게 마련되어 있고, 평행 평판 전극을 구성한다. 상부 전극(30)과 하부 전극(LE)의 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되고 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통하여, 처리 용기(12)의 상부에 지지되어 있다. 절연성 차폐 부재(32)는, 절연 재료로 구성되어 있으며, 예를 들면 석영과 같이 산소를 포함할 수 있다. 상부 전극(30)은, 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있으며, 당해 전극판(34)에는 복수의 가스 토출 구멍(34a)이 마련되어 있다. 전극판(34)은, 일 실시형태에서는, 실리콘을 함유한다. 다른 실시형태에서는, 전극판(34)은, 산화 실리콘을 함유할 수 있다.
전극 지지체(36)는, 전극판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 전극 지지체(36)는, 수랭 구조를 가질 수 있다. 전극 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 하방으로 뻗어 있다. 전극 지지체(36)에는, 가스 확산실(36a)에 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있으며, 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통하여, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은, 복수의 가스 소스를 갖고 있다. 복수의 가스 소스는, 유기 함유된 아미노실란계 가스의 소스, 플루오로카본계 가스(CxFy 가스(x, y는 1~10의 정수))의 소스, 산소 원자 및 탄소 원자를 갖는 가스(예를 들면 이산화 탄소 가스 등)의 소스, 질소 가스의 소스, 수소 함유 가스의 소스, 및 희가스의 소스를 포함할 수 있다. 플루오로카본계 가스로서는, CF4 가스, C4F6 가스, C4F8 가스와 같은 임의의 플루오로카본계 가스가 이용될 수 있다. 아미노실란계 가스로서는, 아미노기의 수가 비교적 적은 분자 구조의 것이 이용될 수 있고, 예를 들면 모노아미노실란(H3-Si-R(R은 유기를 포함하고 있으며, 치환되어 있어도 되는 아미노기))이 이용될 수 있다. 또, 상기의 아미노실란계 가스(후술하는 제1 가스(G1)에 포함되는 가스)는, 1~3개의 규소 원자를 가질 수 있는 아미노실란을 포함할 수 있거나, 또는, 1~3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 1~3개의 규소 원자를 갖는 아미노실란은, 1~3개의 아미노기를 갖는 모노실란(모노아미노실란), 1~3개의 아미노기를 갖는 다이실란, 또는, 1~3개의 아미노기를 갖는 트라이실란일 수 있다. 또한, 상기의 아미노실란은, 치환되어 있어도 되는 아미노기를 가질 수 있다. 또한, 상기의 아미노기는, 메틸기, 에틸기, 프로필기, 및 부틸기 중 어느 것에 의하여 치환될 수 있다. 또한, 상기의 메틸기, 에틸기, 프로필기, 또는, 부틸기는, 할로겐에 의하여 치환될 수 있다. 희가스로서는, Ar 가스, He 가스와 같은 임의의 희가스가 이용될 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있으며, 유량 제어기군(44)은 매스 플로 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스의 각각은, 밸브군(42)의 대응하는 밸브 및 유량 제어기군(44)의 대응하는 유량 제어기를 통하여, 가스 공급관(38)에 접속되어 있다. 따라서, 플라즈마 처리 장치(10)는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 1 이상의 가스 소스로부터의 가스를, 개별적으로 조정된 유량으로, 처리 용기(12) 내에 공급하는 것이 가능하다.
플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 디포지션 실드(46)가 착탈 가능하게 마련되어 있다. 디포지션 실드(46)는, 지지부(14)의 외주에도 마련되어 있다. 디포지션 실드(46)는, 처리 용기(12)에 에칭 부생물(디포지트)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 디포지션 실드는, Y2O3 외에, 예를 들면 석영과 같이 산소를 포함하는 재료로 구성될 수 있다.
처리 용기(12)의 바닥부 측, 또한 지지부(14)와 처리 용기(12)의 측벽의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는, 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 배기 플레이트(48)의 하방, 또한 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 터보 분자 펌프 등의 진공 펌프를 갖고 있으며, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 출구(12g)가 마련되어 있고, 반입 출구(12g)는 게이트 밸브(54)에 의하여 개폐 가능하게 되어 있다.
플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 플라즈마 생성용 제1 고주파 전력을 발생시키는 전원이며, 27~100[MHz]의 주파수, 일례에 있어서는 60[MHz]의 고주파 전력을 발생시킨다. 또, 제1 고주파 전원(62)은, 펄스 사양을 구비하고 있고, 주파수 5~10[kHz], Duty 50~100%로 제어 가능하다. 제1 고주파 전원(62)은, 정합기(66)를 통하여 상부 전극(30)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하 측(하부 전극(LE) 측)의 입력 임피던스를 정합시키기 위한 회로이다. 또한, 제1 고주파 전원(62)은, 정합기(66)를 통하여 하부 전극(LE)에 접속되어 있어도 된다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 끌어당기기 위한 제2 고주파 전력, 즉 고주파 바이어스 전력을 발생시키는 전원이며, 400[kHz]~40.68[MHz]의 범위 내의 주파수, 일례에 있어서는 13.56[MHz]의 주파수의 고주파 바이어스 전력을 발생시킨다. 또, 제2 고주파 전원(64)은, 펄스 사양을 구비하고 있고, 주파수 5~40[kHz], Duty 20~100%로 제어 가능하다. 제2 고주파 전원(64)은, 정합기(68)를 통하여 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하 측(하부 전극(LE) 측)의 입력 임피던스를 정합시키기 위한 회로이다.
플라즈마 처리 장치(10)는, 전원(70)을 더 구비하고 있다. 전원(70)은, 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(S) 내에 존재하는 양이온을 전극판(34)에 끌어당기기 위한 전압을, 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은, 음의 직류 전압을 발생시키는 직류 전원이다. 이와 같은 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 양이온이, 전극판(34)에 충돌한다. 이로써, 전극판(34)으로부터 이차 전자 및/또는 실리콘이 방출된다.
일 실시형태에 있어서는, 플라즈마 처리 장치(10)는, 제어부(Cnt)를 더 구비할 수 있다. 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각부를 제어한다. 구체적으로, 제어부(Cnt)는, 밸브군(42), 유량 제어기군(44), 배기 장치(50), 제1 고주파 전원(62), 정합기(66), 제2 고주파 전원(64), 정합기(68), 전원(70), 히터 전원(HP), 및 칠러 유닛에 접속되어 있다.
제어부(Cnt)는, 입력된 레시피에 근거하는 프로그램에 따라 동작하고, 제어 신호를 송출한다. 제어부(Cnt)로부터의 제어 신호에 의하여, 가스 소스군(40)으로부터 공급되는 가스의 선택 및 유량, 배기 장치(50)의 배기, 제1 고주파 전원(62) 및 제2 고주파 전원(64)으로부터의 전력 공급, 전원(70)으로부터의 전압 인가, 히터 전원(HP)의 전력 공급, 칠러 유닛으로부터의 냉매 유량 및 냉매 온도를 제어하는 것이 가능하다. 또한, 본 명세서에 있어서 개시되는 피처리체를 처리하는 방법 MT의 각 공정은, 제어부(Cnt)에 의한 제어에 의하여 플라즈마 처리 장치(10)의 각부를 동작시킴으로써 실행될 수 있다.
도 3의 (a)부를 참조하여, 도 1에 나타내는 방법 MT의 공정 ST1에서 준비되는 웨이퍼(W)의 주요한 구성을 설명한다. 도 3은, 도 1에 나타내는 각 공정의 실시 전 및 실시 후의 피처리체 상태를 나타내는 단면도이다.
공정 ST1에 있어서 준비되는 웨이퍼(W)는, 도 3의 (a)부에 나타내는 바와 같이, 기판(SB)과, 피에칭층(EL)과, 유기막(OL)과, 반사 방지막(AL)과, 마스크(MK1)(제1 마스크)를 구비한다. 피에칭층(EL)은, 기판(SB) 상에 마련된다. 피에칭층(EL)은, 유기막(OL)에 대하여 선택적으로 에칭되는 재료로 구성되는 층이며 절연막이 이용된다. 피에칭층(EL)은, 예를 들면 산화 실리콘(SiO2)으로 구성될 수 있다. 또한, 피에칭층(EL)은, 다결정 실리콘과 같은 다른 재료로 구성될 수 있다.
유기막(OL)은, 피에칭층(EL) 상에 마련된다. 유기막(OL)은, 탄소를 포함하는 층이며, 예를 들면 SOH(스핀 온 하드마스크)층이다. 반사 방지막(AL)은, 실리콘 함유의 반사 방지막이며, 유기막(OL) 상에 마련된다.
마스크(MK1)는, 반사 방지막(AL) 상에 마련된다. 마스크(MK1)는, 레지스트 재료로 구성된 레지스트 마스크이며, 포토리소그래피 기술에 의하여 레지스트층이 패터닝됨으로써 제작된다. 마스크(MK1)는, 예를 들면 ArF 레지스트일 수 있다. 마스크(MK1)는, 반사 방지막(AL)을 부분적으로 덮고 있다. 마스크(MK1)는, 반사 방지막(AL)을 부분적으로 노출시키는 개구(OP1)를 구획 형성하고 있다. 마스크(MK1)의 패턴은, 예를 들면 라인·앤드·스페이스 패턴인데, 평면에서 볼 때 원형인 개구를 제공하는 패턴, 평면에서 볼 때 타원 형상인 개구를 제공하는 패턴 등, 다른 다양한 형상의 패턴을 가질 수 있다. 반사 방지막(AL) 상의 마스크(MK1)는, HG1[nm]의 값의 높이를 갖는다. 이하에서는, 마스크(MK1)의 폭(W1[nm])과, 마스크(MK1)가 제공하는 개구(OP1)의 폭(W2[nm])의 비가, 1:1 정도인 경우에, 마스크가 "조밀"(웨이퍼(밀(密)))하다고 말하고, 1:5 정도인 경우에, 마스크가 "성긴"(웨이퍼(소(疏))) 것이라고 말하는 경우가 있다.
도 1로 되돌아와, 방법 MT에 대한 설명을 계속한다. 이하의 설명에서는, 도 1과 함께, 도 3, 도 4, 도 5를 참조하여 설명한다. 도 3은, 도 1에 나타내는 각 공정의 실시 전 및 실시 후의 피처리체 상태를 나타내는 단면도이다. 도 4는, 도 1에 나타내는 방법의 각 공정의 실시 후의 피처리체 상태를 나타내는 단면도이다. 도 5는, 도 1에 나타내는 보호막을 형성하는 시퀀스에 있어서의 보호막의 형성의 모습을 모식적으로 나타내는 도이다.
공정 ST1에서는, 도 3의 (a)부에 나타내는 웨이퍼(W)가 준비되고, 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기(12) 내에 수용되어, 정전 척(ESC) 상에 재치된다. 공정 ST1에 있어서 도 2에 나타내는 웨이퍼(W)로서 도 3의 (a)부에 나타내는 상기의 웨이퍼(W)를 준비한 후에, 공정 ST2 이후의 각 공정을 실행한다.
공정 ST1에 계속되는 공정 ST2에서는, 웨이퍼(W)에 이차 전자가 조사된다. 공정 ST2는, 산화 실리콘의 보호막(보호막(SX))을 마스크(MK1)에 컨포멀(conformal)하게 형성하는 시퀀스 SQ1 및 공정 ST4의 실행 전에, 처리 용기(12) 내에서 플라즈마를 발생시켜 상부 전극(30)에 음의 직류 전압을 인가함으로써, 마스크(MK1)에 이차 전자를 조사하는 공정이다.
이상과 같이, 보호막(SX)을 형성하는 시퀀스 SQ1~공정 ST4의 일련의 공정의 실행 전에 있어서, 마스크(MK1)에 이차 전자를 조사하므로, 보호막(SX)의 형성 전에 마스크(MK1)를 개질시킬 수 있어, 후속 공정에 의한 마스크(MK1)의 손상을 억제할 수 있다.
공정 ST2의 처리 내용을 구체적으로 설명한다. 먼저, 처리 용기(12) 내에 수소 가스 및 희가스가 공급되고, 제1 고주파 전원(62)으로부터 고주파 전력이 공급됨으로써, 처리 용기(12) 내에 플라즈마가 생성된다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 수소 가스 및 희가스를 처리 용기(12) 내에 공급한다. 따라서, 처리 공간(S) 중의 양이온이 상부 전극(30)으로 끌어당겨져, 당해 양이온이 상부 전극(30)에 충돌한다. 양이온이 상부 전극(30)에 충돌함으로써, 상부 전극(30)으로부터는 이차 전자가 방출된다. 방출된 이차 전자가 웨이퍼(W)에 조사됨으로써, 마스크(MK1)가 개질된다. 또한, 전극판(34)에 양이온이 충돌함으로써, 전극판(34)의 구성 재료인 실리콘이, 이차 전자와 함께 방출된다. 방출된 실리콘은, 플라즈마에 노출된 플라즈마 처리 장치(10)의 구성 부품으로부터 방출되는 산소와 결합한다. 당해 산소는, 예를 들면 지지부(14), 절연성 차폐 부재(32), 및 디포지션 실드(46)와 같은 부재로부터 방출된다. 실리콘과 산소의 결합에 의하여, 산화 실리콘 화합물이 생성되고, 당해 산화 실리콘 화합물이 웨이퍼(W) 상에 퇴적되어 마스크(MK1)를 덮어 보호한다. 이와 같이, 마스크(MK1)에 이차 전자를 조사하는 공정 ST2에서는, 처리 용기(12) 내에서 플라즈마를 발생시켜 상부 전극(30)에 음의 직류 전압을 인가함으로써, 마스크(MK1)에 이차 전자를 조사함과 함께, 전극판(34)으로부터 실리콘을 방출시켜 당해 실리콘을 포함하는 산화 실리콘 화합물로 마스크(MK1)를 덮는다. 그리고, 마스크(MK1)에 이차 전자를 조사하고, 마스크(MK1)를 산화 실리콘 화합물로 덮은 후에 처리 용기(12) 내의 공간을 퍼지하여, 공정 ST2a로 이행한다.
이상과 같이, 공정 ST2에 있어서, 산화 실리콘 화합물이 마스크(MK1)를 덮으므로, 후속 공정에 의한 마스크(MK1)의 손상을 더 억제할 수 있다.
또한, 공정 ST2에서는 이차 전자의 조사에 의한 개질이나 보호막의 형성을 위하여, 제2 고주파 전원(64)의 바이어스 전력을 최소한으로 하여 실리콘의 방출을 억제해도 된다. 또, 방법 MT에 있어서 공정 ST2를 제외하는 것도 가능하다.
공정 ST2에 계속해서, 시퀀스 SQ1, 공정 ST5, 시퀀스 SQ2, 공정 ST7(시퀀스 SQ1~공정 ST7)을 순차 실행한다. 시퀀스 SQ1~공정 ST5의 일련의 공정은, 마스크(MK1)의 표면에 실리콘 산화막의 보호막(SX)을 컨포멀하게 형성하는 공정이며, 시퀀스 SQ2~공정 ST7의 일련의 공정은, 시퀀스 SQ1~공정 ST5의 일련의 공정의 실행 후에, 실리콘 산화막의 보호막(SX)이 형성된 마스크(MK1)를 이용하여 반사 방지막(AL)을 원자층마다 제거함으로써, 반사 방지막(AL)을 정밀하게 에칭하는 공정이다. 이와 같이, 시퀀스 SQ1~공정 ST5의 일련의 공정이 실행됨으로써, 마스크의 소밀차에 관계없이, 마스크 상에 양호한 정밀도로 제어된 컨포멀한 막두께의 보호막(SX)이 형성되어, 마스크의 형상을 유지하면서 마스크의 에칭에 대한 내성이 강화되며, 또 시퀀스 SQ2~공정 ST7의 일련의 공정이 실행됨으로써, 마스크의 선택비가 향상되어, 마스크의 형상(LWR(Line Width Roughness) 및 LER(Line Edge Roughness))이 에칭에 의하여 받는 영향이 저감된다.
공정 ST2에 계속해서, 시퀀스 SQ1(제1 시퀀스)를 1회(단위 사이클) 이상 실행한다. 시퀀스 SQ1, 공정 ST4는, ALD(Atomic Layer Deposition)법과 동일한 방법에 의하여 웨이퍼(W) 상에 산화 실리콘의 보호막(SX)을 균일한 두께로 컨포멀하게 형성하는 공정이며, 시퀀스 SQ1에 있어서 순차 실행되는 공정 ST3a(제1 공정), 공정 ST3b(제2 공정), 공정 ST3c(제3 공정), 공정 ST3d(제4 공정)를 포함한다.
공정 ST3a는, 처리 용기(12) 내에 제1 가스(G1)를 공급한다. 구체적으로는, 공정 ST3a에서는, 도 5의 (a)부에 나타내는 바와 같이, 처리 용기(12) 내에, 실리콘을 함유하는 제1 가스(G1)를 도입한다. 제1 가스(G1)는, 유기 함유된 아미노실란계 가스를 포함한다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 유기 함유된 아미노실란계 가스의 제1 가스(G1)를 처리 용기(12) 내에 공급한다. 제1 가스(G1)는, 아미노실란계 가스로서, 예를 들면 모노아미노실란(H3-Si-R(R은 유기를 포함한 아미노기))이 이용된다. 공정 ST3a에서는, 제1 가스(G1)의 플라즈마를 생성하지 않는다.
제1 가스(G1)의 분자는, 도 5의 (b)부에 나타내는 바와 같이, 반응 전구체(층(Ly1))로서 웨이퍼(W)의 표면에 부착된다. 제1 가스(G1)의 분자(모노아미노실란)는, 화학 결합에 근거하는 화학 흡착에 의하여 웨이퍼(W)의 표면에 부착되는 것이며, 플라즈마는 이용되지 않는다. 공정 ST3a에서는, 웨이퍼(W)의 온도는, 섭씨 0도 이상이며 또한 마스크(MK1)에 포함되는 재료의 유리 전이 온도 이하(예를 들면 섭씨 200도 이하)의 정도이다. 또한, 당해 온도 범위에서 화학 결합에 의하여 표면에 부착 가능하며 또한 실리콘을 함유하는 것이면, 모노아미노실란 이외의 가스의 이용도 가능하다.
제1 가스(G1)에 모노아미노실란이 선택되는 이유는, 모노아미노실란이 비교적 높은 전기 음성도를 갖고 또한 극성을 갖는 분자 구조를 가짐으로써 화학 흡착이 비교적 용이하게 행해질 수 있다는 것에 기인한다. 제1 가스(G1)의 분자가 웨이퍼(W)의 표면에 부착됨으로써 형성되는 반응 전구체의 층(Ly1)은, 당해 부착이 화학 흡착이기 때문에 단분자층(단층)에 가까운 상태가 된다. 모노아미노실란의 아미노기(R)가 작을수록, 웨이퍼(W)의 표면에 흡착되는 분자의 분자 구조도 작아지므로, 분자의 크기에 기인하는 입체 장애가 저감되고, 따라서, 제1 가스(G1)의 분자가 웨이퍼(W)의 표면에 균일하게 흡착될 수 있으며, 층(Ly1)은 웨이퍼(W)의 표면에 대하여 균일한 막두께로 형성될 수 있다. 웨이퍼(W)의 표면에 대하여, 층(Ly1)이, 웨이퍼(W)의 패턴 밀도에 의존하지 않고, 균일한 막두께로 컨포멀하게 형성될 수 있다.
이상과 같이, 제1 가스(G1)가 유기를 포함한 아미노실란계 가스를 포함하므로, 공정 ST3a에 의하여, 실리콘의 반응 전구체(층(Ly1))가 마스크(MK1)의 표면의 원자층을 따라 마스크(MK1) 상에 형성된다.
공정 ST3a에 계속되는 공정 ST3b는, 처리 용기(12) 내의 공간을 퍼지한다. 구체적으로는, 공정 ST3a에 있어서 공급된 제1 가스(G1)가 배기된다. 공정 ST3b에서는, 퍼지 가스로서 질소 가스 또는 희가스(예를 들면 Ar 등) 가스와 같은 불활성 가스를 처리 용기(12)에 공급해도 된다. 즉, 공정 ST3b의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘려 보내는 가스 퍼지, 또는 진공 배기에 의한 퍼지 중 어느 것이어도 된다. 공정 ST3b에서는, 웨이퍼(W) 상에 과잉으로 부착된 분자도 제거될 수 있다. 이상에 의하여, 반응 전구체의 층(Ly1)은, 매우 얇은 단분자층이 된다.
공정 ST3b에 계속되는 공정 ST3c에서는, 도 5의 (b)부에 나타내는 바와 같이, 처리 용기(12) 내에 있어서 제2 가스의 플라즈마(P1)를 생성한다. 제2 가스는, 산소 원자 및 탄소 원자를 함유하는 가스를 포함하고, 예를 들면 이산화 탄소 가스를 포함할 수 있다. 공정 ST3c에 있어서, 제2 가스의 플라즈마(P1)가 생성될 때의 웨이퍼(W)의 온도는, 섭씨 0도 이상이며 또한 마스크(MK1)에 포함되는 재료의 유리 전이 온도 이하(예를 들면 섭씨 200도 이하)이다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 산소 원자 및 탄소 원자를 함유하는 가스를 포함하는 제2 가스가 처리 용기(12) 내에 공급된다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 이 경우, 제2 고주파 전원(64)의 바이어스 전력을 인가할 수도 있다. 또, 제1 고주파 전원(62)을 이용하지 않고 제2 고주파 전원(64)만을 이용하여 플라즈마를 생성할 수도 있다. 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력을 미리 설정된 압력으로 설정한다. 이와 같이 하여, 제2 가스의 플라즈마(P1)가 처리 용기(12) 내에 있어서 생성된다.
도 5의 (b)부에 나타내는 바와 같이, 제2 가스의 플라즈마(P1)가 생성되면, 산소의 활성종 및 탄소의 활성종, 예를 들면 산소 라디칼, 탄소 라디칼이 생성되고, 도 5의 (c)부에 나타내는 바와 같이, 실리콘 산화막인 층(Ly2)(보호막(SX)에 대응하고 있음)이 단분자층으로서 형성된다. 탄소 라디칼은, 마스크(MK1)에 대한 산소 침식을 억제하는 기능을 나타낼 수 있으므로, 실리콘 산화막이 보호막으로서 마스크(MK1)의 표면에 있어서 안정적으로 형성될 수 있다. 실리콘 산화막의 Si-O 결합의 결합 에너지는, 192[kcal] 정도이며, 마스크를 형성하고 있는 유기막의 다양한 결합종인 C-C 결합, C-H 결합, C-F 결합 각각의 결합 에너지(50-110[kcal] 정도, 70-110[kcal] 정도, 100-120[kcal] 정도)보다 높으므로, 실리콘 산화막은, 보호막으로서의 기능을 나타낼 수 있다.
이상과 같이, 제2 가스가 산소 원자를 포함하므로, 공정 ST3c에 있어서, 당해 산소 원자가 마스크(MK1) 상에 마련되는 실리콘의 반응 전구체(층(Ly1))와 결합함으로써, 마스크(MK1) 상에 산화 실리콘막의 층(Ly2)이 컨포멀하게 형성될 수 있다. 또, 제2 가스가 탄소 원자를 포함하므로, 산소 원자에 의한 마스크(MK1)에 대한 침식이 당해 탄소 원자에 의하여 억제될 수 있다. 따라서, 시퀀스 SQ1에 있어서는, ALD법과 마찬가지로, 1회(단위 사이클)의 시퀀스 SQ1의 실행에 의하여, 실리콘 산화막의 층(Ly2)을, 웨이퍼(W)의 표면 상에, 마스크(MK1)의 소밀에 관계없이 얇고 균일한 막두께로 컨포멀하게 형성할 수 있다.
공정 ST3c에 계속되는 공정 ST3d에서는, 처리 용기(12) 내의 공간을 퍼지한다. 구체적으로는, 공정 ST3c에 있어서 공급된 제2 가스가 배기된다. 공정 ST3d에서는, 퍼지 가스로서 질소 가스 또는 희가스(예를 들면 Ar 등)와 같은 불활성 가스를 처리 용기(12)에 공급해도 된다. 즉, 공정 ST3d의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘려 보내는 가스 퍼지, 또는 진공 배기에 의한 퍼지 중 어느 것이어도 된다.
시퀀스 SQ1에 계속되는 공정 ST4에서는, 시퀀스 SQ1의 실행을 종료하는지 여부를 판정한다. 구체적으로는, 공정 ST4에서는, 시퀀스 SQ1의 실행 횟수가 미리 설정된 횟수에 도달했는지 여부를 판정한다. 시퀀스 SQ1의 실행 횟수의 결정은, 도 3의 (b)부에 나타내는 웨이퍼(W) 상에 형성되는 보호막(SX)의 막의 두께를 결정하는 것이다. 즉, 1회(단위 사이클)의 시퀀스 SQ1의 실행에 의하여 형성되는 실리콘 산화막의 막두께와 시퀀스 SQ1의 실행 횟수의 곱에 의하여, 최종적으로 웨이퍼(W) 상에 형성되는 보호막(SX)의 막의 두께가 실질적으로 결정될 수 있다. 따라서, 웨이퍼(W) 상에 형성되는 보호막(SX)의 원하는 두께에 따라, 시퀀스 SQ1의 실행 횟수가 설정될 수 있다. 이와 같이, 시퀀스 SQ1이 반복 실행됨으로써, 마스크(MK1)의 표면에 실리콘 산화막의 보호막(SX)이 컨포멀하게 형성된다.
공정 ST4에 있어서 시퀀스 SQ1의 실행 횟수가 미리 설정된 횟수에 도달하지 않았다고 판정되는 경우에는(공정 ST4: NO), 시퀀스 SQ1의 실행이 다시 반복된다. 한편, 공정 ST4에 있어서 시퀀스 SQ1의 실행 횟수가 미리 설정된 횟수에 도달했다고 판정되는 경우에는(공정 ST4: YES), 시퀀스 SQ1의 실행이 종료된다. 이로써, 도 3의 (b)부에 나타내는 바와 같이, 웨이퍼(W)의 표면 상에 실리콘 산화막인 보호막(SX)이 형성된다. 즉, 시퀀스 SQ1이 미리 설정된 횟수만큼 반복됨으로써, 미리 설정된 막두께를 갖는 보호막(SX)이, 마스크(MK1)의 소밀에 관계없이 균일한 막두께로 컨포멀하게, 웨이퍼(W)의 표면에 형성된다. 마스크(MK1) 상에 마련하는 보호막(SX)의 막의 두께는, 시퀀스 SQ1을 반복 실행함으로써, 양호한 정밀도로 제어된다.
이상과 같이, 시퀀스 SQ1 및 공정 ST4의 일련의 공정은, ALD법과 동일한 방법에 의하여, 마스크(MK1)의 표면의 실리콘 화합물 상에 보호막(SX)이 컨포멀하게 형성되므로, 마스크(MK1)에 대한 보호의 강도가 향상됨과 함께, 마스크(MK1)를 보호하는 보호막(SX)을 균일한 막두께로 형성할 수 있다.
시퀀스 SQ1 및 공정 ST4의 일련의 공정에 의하여 형성된 보호막(SX)은, 도 3의 (b)부에 나타내는 바와 같이, 영역(R1), 영역(R2) 및 영역(R3)을 포함한다. 영역(R3)은, 마스크(MK1)의 측면 상에서 당해 측면을 따라 뻗어 있는 영역이다. 영역(R3)은, 반사 방지막(AL)의 표면에서 영역(R1)의 하측까지 뻗어 있다. 영역(R1)은, 마스크(MK1)의 상면의 위 및 영역(R3) 상에서 뻗어 있다. 영역(R2)은, 인접하는 영역(R3)의 사이, 또한 반사 방지막(AL)의 표면 상에서 뻗어 있다. 상술한 바와 같이, 시퀀스 SQ1은, ALD법과 마찬가지로 보호막(SX)을 형성하므로, 마스크(MK1)의 소밀에 관계없이, 영역(R1), 영역(R2), 및 영역(R3)의 각각의 막두께는, 서로 대략 동일한 막두께가 된다.
공정 ST4에 계속되는 공정 ST5에서는, 영역(R1) 및 영역(R2)을 제거하도록, 보호막(SX)을 에칭(에치 백)한다. 영역(R1) 및 영역(R2)의 제거를 위해서는, 이방성의 에칭 조건이 필요하다. 이로 인하여, 공정 ST5에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 플루오로카본계 가스를 포함하는 처리 가스를 처리 용기(12) 내에 공급한다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급하고, 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급하여, 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력을 미리 설정된 압력으로 설정한다. 이와 같이 하여, 플루오로카본계 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 고주파 바이어스 전력에 의한 연직 방향으로의 끌어당김에 의하여, 영역(R1) 및 영역(R2)을 우선적으로 에칭한다. 이 결과, 도 3의 (c)부에 나타내는 바와 같이, 영역(R1) 및 영역(R2)이 선택적으로 제거되며, 남겨진 영역(R3)에 의하여 마스크(MS)가 형성된다. 마스크(MS)와 마스크(MK1)는, 반사 방지막(AL)의 표면 상의 마스크(MK2)를 구성한다.
공정 ST5에 계속해서, 시퀀스 SQ2~공정 ST7의 일련의 공정을 실행한다. 시퀀스 SQ2~공정 ST7의 일련의 공정은, 반사 방지막(AL)을 에칭하는 공정이다.
먼저, 공정 ST5에 계속해서 시퀀스 SQ2(제2 시퀀스)를 1회(단위 사이클) 이상 실행한다. 시퀀스 SQ2는, ALE(Atomic Layer Etching)법과 동일한 방법에 의하여, 반사 방지막(AL) 중 마스크(MK2)로 덮여 있지 않은 영역을 마스크(MK2)의 소밀에 관계없이 고선택비로 정밀하게 에칭하는 일련의 공정이며, 시퀀스 SQ2에 있어서 순차 실행되는 공정 ST6a(제5 공정), 공정 ST6b(제6 공정), 공정 ST6c(제7 공정), 공정 ST6d(제8 공정)를 포함한다.
공정 ST6a는, 처리 용기(12) 내에 있어서 제3 가스의 플라즈마를 생성하고, 이 플라즈마에 포함되는 라디칼을 포함하는 혼합층(MX)을 반사 방지막(AL)의 표면의 원자층에 형성한다. 공정 ST6a에 있어서, 웨이퍼(W)가 정전 척(ESC) 상에 재치되어 있는 상태에서, 처리 용기(12) 내에 제3 가스를 공급하고, 당해 제3 가스의 플라즈마를 생성한다. 제3 가스는, 실리콘을 함유하는 반사 방지막(AL)의 에칭에 적합한 에천트 가스이며, 플루오로카본계 가스와 희가스를 포함하고, 예를 들면 CxFy/Ar 가스일 수 있다. CxFy는 CF4일 수 있다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 플루오로카본계 가스와 희가스를 포함하는 제3 가스를 처리 용기(12) 내에 공급한다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급하고, 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급하여, 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력을 미리 설정된 압력으로 설정한다. 이와 같이 하여, 제3 가스의 플라즈마가 처리 용기(12) 내에 있어서 생성된다. 제3 가스의 플라즈마는 탄소 라디칼 및 불소 라디칼을 포함한다.
도 6은, 도 1에 나타내는 방법(시퀀스 SQ2)에 있어서의 에칭의 원리를 나타내는 도이다. 도 6에 있어서, 흰색의 원(하얀 동그라미)은, 반사 방지막(AL)을 구성하는 원자를 나타내고 있으며, 검은색의 원(까만 동그라미)은 라디칼을 나타내고 있으며, 원으로 감싸진 "+"는 후술하는 제4 가스에 포함되는 희가스의 원자의 이온(예를 들면 Ar 원자의 이온)을 나타내고 있다. 도 6의 (a)부에 나타내는 바와 같이, 공정 ST6a에 의하여, 제3 가스의 플라즈마에 포함되는 탄소 라디칼 및 불소 라디칼이, 반사 방지막(AL)의 표면의 원자층에 공급된다. 이와 같이, 공정 ST6a에 의하여, 반사 방지막(AL)을 구성하는 원자와 탄소 라디칼 및 불소 라디칼을 포함하는 혼합층(MX)이, 반사 방지막(AL)의 표면의 원자층에 형성된다(도 6의 (a)부와 함께 도 3의 (c)부도 참조).
이상과 같이, 제3 가스가 플루오로카본계 가스를 포함하므로, 공정 ST6a에 있어서, 반사 방지막(AL)의 표면의 원자층에 불소 라디칼 및 탄소 라디칼이 공급되어, 당해 표면의 원자층에 당해 양 라디칼을 함유하는 혼합층(MX)이 형성될 수 있다.
또한, ArF 레지스트의 마스크(MK1)에 있어서는, 마스크(MK2)에 포함되는 마스크(MS)의 Si나, 제3 가스의 플라즈마에 포함되는 탄소 라디칼이, 보호막으로서 기능한다. 또, 불소 라디칼량의 조정에는, 전원(70)에 의한 직류 전압에 의하여 제어될 수 있다.
공정 ST6a에 계속되는 공정 ST6b에서는, 처리 용기(12) 내의 공간을 퍼지한다. 구체적으로는, 공정 ST6a에 있어서 공급된 제3 가스가 배기된다. 공정 ST6b에서는, 퍼지 가스로서 질소 가스 또는 희가스(예를 들면 Ar 가스 등)와 같은 불활성 가스를 처리 용기(12)에 공급해도 된다. 즉, 공정 ST6b의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘려 보내는 가스 퍼지, 또는 진공 배기에 의한 퍼지 중 어느 것이어도 된다.
공정 ST6b에 계속되는 공정 ST6c에 있어서, 처리 용기(12) 내에 있어서 제4 가스의 플라즈마를 생성하고, 상기 플라즈마에 바이어스 전압을 인가하여 혼합층(MX)을 제거한다. 제4 가스는, 희가스를 포함하고, 예를 들면 Ar 가스를 포함할 수 있다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 희가스(예를 들면 Ar 가스)를 포함하는 제4 가스가 처리 용기(12) 내에 공급되며, 제1 고주파 전원(62)으로부터 고주파 전력이 공급되고, 제2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급되어, 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력이 미리 설정된 압력으로 설정된다. 이와 같이 하여, 제4 가스의 플라즈마가 처리 용기(12) 내에 있어서 생성된다. 생성된 플라즈마 중의 제4 가스의 원자의 이온(예를 들면 Ar 원자의 이온)은, 고주파 바이어스 전력에 의한 연직 방향으로의 끌어당김에 의하여, 반사 방지막(AL)의 표면의 혼합층(MX)에 충돌하여, 혼합층(MX)에 에너지를 공급한다. 도 6의 (b)부에 나타내는 바와 같이, 공정 ST6c에 의하여, 반사 방지막(AL)의 표면에 형성된 혼합층(MX)에 제4 가스의 원자의 이온을 통하여 에너지가 공급되고, 이 에너지에 의하여 반사 방지막(AL)으로부터 혼합층(MX)이 제거될 수 있다.
이상과 같이, 제4 가스가 희가스를 포함하므로, 공정 ST6c에 있어서, 반사 방지막(AL)의 표면에 형성된 혼합층(MX)은, 당해 희가스의 플라즈마가 바이어스 전압에 의하여 받는 에너지에 의하여, 당해 표면으로부터 제거될 수 있다.
공정 ST6c에 계속되는 공정 ST6d에서는, 처리 용기(12) 내의 공간을 퍼지한다. 구체적으로는, 공정 ST6c에 있어서 공급된 제4 가스가 배기된다. 공정 ST6d에서는, 퍼지 가스로서 질소 가스 또는 희가스(예를 들면 Ar 가스 등)와 같은 불활성 가스를 처리 용기(12)에 공급해도 된다. 즉, 공정 ST6d의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘려 보내는 가스 퍼지, 또는 진공 배기에 의한 퍼지 중 어느 것이어도 된다. 도 6의 (c)부에 나타내는 바와 같이, 공정 ST6c에서 행해지는 퍼지에 의하여, 반사 방지막(AL)의 표면의 혼합층(MX)을 구성하는 원자, 및 제4 가스의 플라즈마에 포함되는 과잉의 이온(예를 들면 Ar 원자의 이온)도 충분히 제거될 수 있다.
시퀀스 SQ2에 계속되는 공정 ST7에서는, 시퀀스 SQ2의 실행을 종료하는지 여부를 판정한다. 구체적으로는, 공정 ST7에서는, 시퀀스 SQ2의 실행 횟수가 미리 설정된 횟수에 도달했는지 여부를 판정한다. 시퀀스 SQ2의 실행 횟수의 결정은, 반사 방지막(AL)에 대한 에칭의 정도(깊이)를 결정하는 것이다. 시퀀스 SQ2는, 유기막(OL)의 표면에 이를 때까지 반사 방지막(AL)을 에칭하도록, 반복 실행될 수 있다. 즉, 1회(단위 사이클)의 시퀀스 SQ2의 실행에 의하여 에칭되는 반사 방지막(AL)의 두께와 시퀀스 SQ2의 실행 횟수의 곱이 반사 방지막(AL) 자체의 전체 두께가 되도록, 시퀀스 SQ2의 실행 횟수가 결정될 수 있다. 따라서, 반사 방지막(AL)의 두께에 따라, 시퀀스 SQ2의 실행 횟수가 설정될 수 있다.
공정 ST7에 있어서 시퀀스 SQ2의 실행 횟수가 미리 설정된 횟수에 도달하지 않았다고 판정되는 경우에는(공정 ST7: NO), 시퀀스 SQ2의 실행이 다시 반복된다. 한편, 공정 ST7에 있어서 시퀀스 SQ2의 실행 횟수가 미리 설정된 횟수에 도달했다고 판정되는 경우에는(공정 ST7: YES), 시퀀스 SQ2의 실행이 종료된다. 이로써, 도 4의 (a)부에 나타내는 바와 같이, 반사 방지막(AL)이 에칭되어, 마스크(ALM)가 형성된다. 즉, 시퀀스 SQ2가 미리 설정된 횟수만큼 반복됨으로써, 반사 방지막(AL)이, 마스크(MK2)의 소밀(마스크(MK1)의 소밀)에 관계없이, 마스크(MK2)가 제공하는 개구(OP2)의 폭과 동일 및 균일한 폭으로 에칭되며, 또 선택비도 향상된다.
마스크(ALM)는, 마스크(MK2)와 함께, 개구(OP3)를 제공한다. 마스크(ALM) 상의 마스크(MK2)(마스크(MK1))는, HG2[nm]의 값의 높이를 갖는다. 개구(OP3)는, 마스크(MK2)가 제공하는 개구(OP2)의 폭(도 3의 (c)부를 참조)과 동일한 폭을 구비한다. 마스크(MK2)와 마스크(ALM)는, 유기막(OL)에 대한 마스크(MK3)를 구성한다. 마스크(MK2)와 마스크(ALM)로 이루어지는 마스크(MK3)가 제공하는 개구(OP3)의 폭의 값(W3[nm])은, 마스크(MK2)가 제공하는 개구(OP2)의 폭의 값과 동일하다. 반사 방지막(AL)의 에칭에 의하여 형성되는 개구(OP3)의 폭은, 시퀀스 SQ2를 반복 실행함으로써 양호한 정밀도로 제어된다.
또, 균일하며 양호한 정밀도로 제어된 막두께로 안정된 실리콘 산화막이 공정 ST5까지의 일련의 공정에서 반사 방지막(AL) 상의 마스크(MK2)의 측면에 형성되어 있으므로, 반사 방지막(AL)에 대한 시퀀스 SQ2의 에칭에 의하여 마스크(MK2)의 형상(LWR 및 LER)이 받는 영향을 저감시킬 수 있다. 이와 같이 마스크(MK2)의 형상이 시퀀스 SQ2의 에칭에 의하여 받는 영향을 저감시킬 수 있으므로, 에칭에 의하여 형성되는 개구(OP3)의 폭도, 시퀀스 SQ2의 에칭에 의한 영향을 저감시킬 수 있고, 마스크(MK2)의 소밀(마스크(MK1)의 소밀)에 의한 영향도 저감시킬 수 있다.
이상과 같이, 시퀀스 SQ2~공정 ST7의 일련의 공정은, 마스크(MK1)의 표면에 실리콘 산화막(보호막(SX)의 영역(R3)(마스크(MS))을 컨포멀하게 형성하는 공정의 실행 후(공정 ST5의 실행 후)에 행해지는 공정이며, 마스크(MS)가 형성된 마스크(MK1)(마스크(MK2))를 이용하여 시퀀스 SQ2를 반복 실행하여 반사 방지막(AL)을 원자층마다 제거함으로써 반사 방지막(AL)을 정밀하게 에칭하는 공정이다. 따라서, 시퀀스 SQ2~공정 ST7의 일련의 공정은, ALE법과 동일한 방법에 의하여, 반사 방지막(AL)을 원자층마다 제거할 수 있다.
공정 ST7: YES에 계속되는 공정 ST8에서는, 유기막(OL)을 에칭한다. 공정 ST8은, 반사 방지막(AL)에 대한 에칭 처리를 행하는 시퀀스 SQ1~공정 ST7의 실행 후에(공정 ST7: YES 후에), 처리 용기(12) 내에서 발생시킨 플라즈마에 의하여, 마스크(MK3)(제2 마스크)를 이용하여 유기막(OL)에 대하여 에칭 처리를 행하는 공정이다. 마스크(MK3)는, 반사 방지막(AL)을 에칭하는 공정(시퀀스 SQ1~공정 ST7)에 있어서, 반사 방지막(AL)으로 형성된다.
공정 ST8의 처리를 구체적으로 설명한다. 먼저, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 질소 가스와 수소 가스를 포함하는 처리 가스를 처리 용기(12) 내에 공급한다. 당해 가스로서는, 산소를 포함하는 처리 가스를 이용해도 된다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급하고, 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급하여, 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력을 소정의 압력으로 설정한다. 이로써, 질소 가스와 수소 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 수소의 활성종인 수소 라디칼은, 유기막(OL)의 전체 영역 중 마스크(MK3)로부터 노출된 영역을 에칭한다. 이상에 의하여, 도 4의 (b)부에 나타내는 바와 같이, 유기막(OL)이 에칭되어, 마스크(MK3)가 제공하는 개구(OP3)의 폭(도 4의 (a)부를 참조)과 동일한 폭의 개구(OP4)를 갖는 마스크(OLM)가 유기막(OL)으로부터 형성된다. 마스크(ALM)와 마스크(OLM)는, 피에칭층(EL)에 대한 마스크(MK4)를 구성한다. 마스크(MK4)가 제공하는 개구(OP4)의 폭의 값은, 마스크(MK3)가 제공하는 개구(OP3)의 폭(W3[nm])의 값(W4[nm])과 동일하다. 시퀀스 SQ2에 의하여 마스크(MK3)의 개구(OP3)의 폭의 균일성이 마스크(MK3)의 소밀(마스크(MK2)의 소밀)에 관계없이 향상되고 있으며, 또 마스크(MK3)의 형상(LWR 및 LER)도 양호하므로, 마스크(MK4)의 개구(OP4)의 폭의 균일성도 마스크(MK4)의 소밀(마스크(MK3)의 소밀)에 관계없이 향상되고, 또 마스크(MK4)의 형상(LWR 및 LER)도 양호해진다.
이상과 같이, 공정 ST2~ST7의 일련의 공정의 실행에 의하여, 마스크의 소밀에 관계없이, 형상이 유지되어 선택비가 향상된 마스크(MK3)가 유기막(OL) 상에 형성되므로, 이와 같은 양호한 형상의 마스크(MK3)에 의한 유기막(OL)의 에칭이 가능해져, 유기막(OL)의 에칭을 양호하게 행할 수 있다.
이하, 방법 MT의 평가를 위하여, 플라즈마 처리 장치(10)를 이용하여 행한 실험에 대하여 설명한다. 하기의 구성을 구비한 웨이퍼(밀) 및 웨이퍼(소)의 각각에 대하여 실험이 행해졌다. 웨이퍼(밀) 및 웨이퍼(소)는, 웨이퍼(W)의 실시예이다. 웨이퍼(밀)는, 마스크가 조밀한 상태로 형성되어 있으며, 웨이퍼(소)는, 마스크가 성긴 상태로 형성되어 있다.
<웨이퍼(밀)>
·마스크(MK1)의 마스크 폭의 값(W1[nm])과 개구(OP1)의 폭의 값(W2[nm])의 비(W1:W2): 1 대 1(1:1)
·마스크(MK1)의 마스크 높이의 값(HG1[nm]): 40[nm]
·마스크(MK1)의 개구(OP1)의 폭의 값(W2[nm]): 45.0[nm]
<웨이퍼(소)>
·마스크(MK1)의 마스크 폭의 값(W1[nm])과 개구(OP1)의 폭의 값(W2[nm])의 비(W1:W2): 1 대 5(1:5)
·마스크(MK1)의 마스크 높이의 값(HG1[nm]): 40[nm]
·마스크(MK1)의 개구(OP1)의 폭의 값(W2[nm]): 225[nm]
웨이퍼(밀) 및 웨이퍼(소)의 각각에 대하여, 공정 ST2~ST8의 일련의 처리 대신에, 하기의 조건에 의한 통상의 RIE(Reactive Ion Etching)에 의하여 반사 방지막(AL) 및 유기막(OL)의 에칭을 행하여, 하기의 결과를 얻었다.
<조건>
(반사 방지막(AL)의 에칭)
·처리 용기(12) 내의 압력의 값[mTorr]: 15[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 400[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 100[W]
·처리 가스: CF4 가스
·처리 가스의 유량[sccm]: 150[sccm]
·처리 시간[s]: 30[s]
(유기막(OL)의 에칭)
·처리 용기(12) 내의 압력의 값[mTorr]: 20[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 1000[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 200[W]
·처리 가스: N2/H2 가스
·처리 가스의 유량[sccm]: (N2 가스)200[sccm], (H2 가스)200[sccm]
·처리 시간[s]: 40[s]
웨이퍼(밀) 및 웨이퍼(소)의 각각에 대하여, 공정 ST1~ST8의 일련의 처리에 있어서, 공정 ST2~ST5의 일련의 처리를 행하지 않고 공정 ST1, 시퀀스 SQ2(공정 ST6a~ST6d), 공정 ST7 및 공정 ST8만을 행함으로써, 반사 방지막(AL) 및 유기막(OL)의 에칭을 행하여, 하기의 결과를 얻었다.
<조건>
(제1 가스를 공급: 공정 ST6a)
·공정 ST6a에 있어서의 처리 용기(12) 내의 압력의 값[mTorr]: 30[mTorr]
·공정 ST6a에 있어서의 제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 100[W]
·공정 ST6a에 있어서의 제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·전원(70)의 직류 전압의 값[V]: -1000[V]
·공정 ST6a에 있어서의 처리 가스: CF4/Ar 가스
·공정 ST6a에 있어서의 처리 가스의 유량[sccm]: (CF4 가스)300[sccm], (Ar 가스)300[sccm]
·공정 ST6a에 있어서의 처리 시간[s]: 10[s]
(제2 가스의 플라즈마를 생성: 공정 ST6c)
·공정 ST6c에 있어서의 처리 용기(12) 내의 압력의 값[mTorr]: 30[mTorr]
·공정 ST6c에 있어서의 제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 100[W]
·공정 ST6c에 있어서의 제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 30[W]
·공정 ST6c에 있어서의 처리 가스: Ar 가스
·공정 ST6c에 있어서의 처리 가스의 유량[sccm]: 300[sccm]
·처리 시간[s]: 25[s]
(시퀀스 SQ2의 종료의 판정: 공정 S7)
·시퀀스 SQ2의 반복 횟수: 30회
(유기막(OL)을 에칭: 공정 ST8)
·처리 용기(12) 내의 압력의 값[mTorr]: 20[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 1000[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 200[W]
·처리 가스: N2/H2 가스
·처리 가스의 유량[sccm]: (N2 가스)200[sccm], (H2 가스)200[sccm]
·처리 시간[s]: 45[s]
웨이퍼(밀) 및 웨이퍼(소)의 각각에 대하여, 공정 ST1~ST8의 일련의 처리를 행함으로써, 반사 방지막(AL) 및 유기막(OL)의 에칭을 행하여, 하기의 결과를 얻었다.
<조건>
(이차 전자의 조사: 공정 ST2)
·처리 용기(12) 내의 압력의 값[mTorr]: 30[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 100[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·전원(70)의 직류 전압의 값[V]: -1000[V]
·처리 가스: H2/Ar 가스
·처리 가스의 유량[sccm]: (H2 가스)60[sccm], (Ar 가스)300[sccm]
·처리 시간[s]: 10[s]
(제1 가스를 공급: 공정 ST3a)
·처리 용기(12) 내의 압력의 값[mTorr]: 500[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 0[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·처리 가스: 유기를 포함한 아미노실란계 가스
·처리 가스의 유량[sccm]: 50[sccm]
·처리 시간[s]: 15[s]
(제2 가스를 공급: 공정 ST3c)
·처리 용기(12) 내의 압력의 값[mTorr]: 200[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 300[W]
·펄스 주파수: 10[kHz], 50%
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·처리 가스: CO2 가스
·처리 가스의 유량[sccm]: 300[sccm]
·처리 시간[s]: 5[s]
(시퀀스 SQ1의 종료의 판정: 공정 S4)
·시퀀스 SQ1의 반복 횟수: 20회
(에치 백: 공정 ST5)
·처리 용기(12) 내의 압력의 값[mTorr]: 50[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 300[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 150[W]
·전원(70)의 직류 전압의 값[V]: 0[V]
·처리 가스: CF4 가스
·처리 가스의 유량[sccm]: 150[sccm]
·처리 시간[s]: 4[s]
(제3 가스의 플라즈마를 생성: 공정 ST6a)
·공정 ST6a에 있어서의 처리 용기(12) 내의 압력의 값[mTorr]: 30[mTorr]
·공정 ST6a에 있어서의 제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 100[W]
·공정 ST6a에 있어서의 제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·전원(70)의 직류 전압의 값[V]: -1000[V]
·공정 ST6a에 있어서의 처리 가스: CF4/Ar 가스
·공정 ST6a에 있어서의 처리 가스의 유량[sccm]: (CF4 가스)300[sccm], (Ar 가스)300[sccm]
·공정 ST6a에 있어서의 처리 시간[s]: 10[s]
(제4 가스의 플라즈마를 생성: 공정 ST6c)
·공정 ST6c에 있어서의 처리 용기(12) 내의 압력의 값[mTorr]: 30[mTorr]
·공정 ST6c에 있어서의 제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 100[W]
·공정 ST6c에 있어서의 제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 0[W]
·전원(70)의 직류 전압의 값[V]: 0[V]
·공정 ST6c에 있어서의 처리 가스: Ar 가스
·공정 ST6c에 있어서의 처리 가스의 유량[sccm]: 300[sccm]
·처리 시간[s]: 25[s]
(시퀀스 SQ2의 종료의 판정: 공정 S7)
·시퀀스 SQ2의 반복 횟수: 30회
(유기막(OL)의 에칭: 공정 ST8)
·처리 용기(12) 내의 압력의 값[mTorr]: 20[mTorr]
·제1 고주파 전원(62)의 주파수의 값[MHz] 및 고주파 전력의 값[W]: 60[MHz], 1000[W]
·제2 고주파 전원(64)의 주파수의 값[MHz] 및 바이어스 전력의 값[W]: 13.56[MHz], 200[W]
·처리 가스: N2/H2 가스
·처리 가스의 유량[sccm]: (N2 가스)200[sccm], (H2 가스)200[sccm]
·처리 시간[s]: 45[s]
이상, 적합한 실시형태에 있어서 본 발명의 원리를 도시하여 설명해 왔지만, 본 발명은, 그와 같은 원리로부터 일탈하는 일 없이 배치 및 상세에 있어서 변경될 수 있는 것은, 당업자에 의하여 인식된다. 본 발명은, 본 실시형태에 개시된 특정 구성에 한정되는 것은 아니다. 따라서, 특허 청구범위 및 그 정신의 범위로부터 오는 모든 수정 및 변경에 권리를 청구한다.
10…플라즈마 처리 장치
12…처리 용기
12e…배기구
12g…반입 출구
14…지지부
18a…제1 플레이트
18b…제2 플레이트
22…직류 전원
23…스위치
24…냉매 유로
26a…배관
26b…배관
28…가스 공급 라인
30…상부 전극
32…절연성 차폐 부재
34…전극판
34a…가스 토출 구멍
36…전극 지지체
36a…가스 확산실
36b…가스 통류 구멍
36c…가스 도입구
38…가스 공급관
40…가스 소스군
42…밸브군
44…유량 제어기군
46…디포지션 실드
48…배기 플레이트
50…배기 장치
52…배기관
54…게이트 밸브
62…제1 고주파 전원
64…제2 고주파 전원
66…정합기
68…정합기
70…전원
AL…반사 방지막
ALM…마스크
Cnt…제어부
EL…피에칭층
ESC…정전 척
FR…포커스 링
G1…제1 가스
HP…히터 전원
HT…히터
LE…하부 전극
Ly1…층
Ly2…층
MK1…마스크
MK2…마스크
MK3…마스크
MK4…마스크
MS…마스크
OL…유기막
OLM…마스크
OP1…개구
OP2…개구
OP3…개구
OP4…개구
P1…플라즈마
PD…재치대
R1…영역
R2…영역
R3…영역
S…처리 공간
SB…기판
SX…보호막
W…웨이퍼

Claims (18)

  1. 적어도 하나의 가스 도입구 및 적어도 하나의 가스 출구를 갖는 적어도 하나의 처리 용기;
    상기 처리 용기 내에 제공되는 기판 지지부;
    플라즈마 생성기; 및
    제어부를 포함하고,
    상기 제어부는:
    실리콘-함유층 및 상기 실리콘-함유층 상의 표면층 부분을 갖는 기판을 제공하는 것;
    상기 표면층 부분 상에 보호막을 형성하는 것; 그리고,
    상기 표면층 부분을 통해 상기 실리콘-함유층을 에칭하는 것을 수행하도록 구성되고,
    상기 보호막을 형성하는 것은:
    상기 표면층 부분 상에 전구체 층을 형성하는 것; 그리고,
    상기 전구체 층을 제1 플라즈마에 노출시킴으로써 상기 전구체 층을 상기 보호막으로 변환하는 것을 포함하고,
    상기 실리콘-함유층을 에칭하는 것은:
    개질된 실리콘-함유층을 형성하기 위해 상기 제1 플라즈마와 상이한 제2 플라즈마에 상기 실리콘-함유층을 노출시킴으로써 상기 실리콘-함유층을 개질시키는 것; 그리고,
    상기 개질된 실리콘-함유층을 상기 제1 플라즈마 및 상기 제2 플라즈마와 상이한 제3 플라즈마에 노출시킴으로써 상기 개질된 실리콘-함유층을 제거하는 것을 포함하는, 에칭 장치.
  2. 청구항 1에 있어서,
    상기 제어부는, 상기 표면층 부분 상에 상기 보호막을 형성한 후, 상기 실리콘-함유층의 상기 에칭을 수행하도록 구성되는, 에칭 장치.
  3. 청구항 1에 있어서,
    상기 제어부는 상기 보호막을 형성하는 것에 있어서, 상기 보호막을 컨포멀하게 형성하도록 구성되는, 에칭 장치.
  4. 청구항 1에 있어서,
    상기 제어부는, 상기 전구체 층을 형성하는 것에 있어서, 플라즈마를 이용하지 않고 상기 전구체 층을 형성하도록 구성되는, 에칭 장치.
  5. 청구항 1에 있어서,
    상기 전구체 층을 상기 보호막으로 변환하는 것에 있어서, 상기 제어부는 상기 기판의 온도를 0℃이상 및 상기 표면층 부분에 포함된 물질의 유리 전이 온도 이하로 제어하도록 구성되는, 에칭 장치.
  6. 청구항 1에 있어서,
    상기 전구체 층을 상기 보호막으로 변환하는 것에 있어서, 상기 제어부는 상기 기판의 온도를 0℃ 이상 200℃ 이하로 제어하도록 구성되는, 에칭 장치.
  7. 청구항 1에 있어서,
    상기 보호막을 형성하는 것에 있어서, 상기 제어부는 상기 전구체 층을 형성하는 것 및 상기 전구체 층을 상기 보호막으로 변환하는 것을 포함하는 공정을 복수회 반복하여 실행하도록 구성되는, 에칭 장치.
  8. 청구항 1에 있어서,
    상기 제어부는, 상기 보호막의 상기 형성 후 및 상기 실리콘-함유층의 상기 에칭 전에 상기 표면층 부분의 하부에 형성된 상기 보호막을 에칭하는 것을 포함하는 공정을 수행하도록 구성되는, 에칭 장치.
  9. 청구항 1에 있어서,
    상기 실리콘-함유층의 상기 에칭에 있어서, 상기 제어부는 상기 개질된 실리콘-함유층의 상기 형성 및 상기 개질된 실리콘-함유층의 상기 제거를 포함하는 공정을 복수회 반복하여 실행하도록 구성되는, 에칭 장치.
  10. 청구항 1에 있어서,
    상기 보호막의 상기 형성과 상기 실리콘-함유층의 상기 에칭을 하나의 처리 용기에서 수행하는, 에칭 장치.
  11. 청구항 4에 있어서,
    상기 제어부는 상기 전구체 층을 형성하는 것에 있어서, 아미노실란계 가스를 이용하여 상기 전구체 층을 형성하도록 구성되는, 에칭 장치.
  12. 청구항 4에 있어서,
    상기 제어부는 상기 전구체 층을 형성하는 것에 있어서, 1 내지 3개의 실리콘 원자를 갖는 아미노실란을 포함하는 아미노실란계 가스를 이용하여 상기 전구체 층을 형성하도록 구성되는, 에칭 장치.
  13. 청구항 4에 있어서,
    상기 제어부는 상기 전구체 층을 형성하는 것에 있어서, 1 내지 3개의 아미노기를 갖는 아미노실란을 포함하는 아미노실란계 가스를 이용하여 상기 전구체 층을 형성하도록 구성되는, 에칭 장치.
  14. 청구항 1에 있어서,
    상기 제1 플라즈마는 산소 원자 및 탄소 원자를 포함하는 가스의 플라즈마인, 에칭 장치.
  15. 청구항 1에 있어서,
    상기 제2 플라즈마는 플루오로카본계 가스 및 희가스를 포함하는 가스의 플라즈마인, 에칭 장치.
  16. 청구항 1에 있어서,
    상기 제3 플라즈마는 희가스를 포함하는 가스의 플라즈마인, 에칭 장치.
  17. 청구항 1에 있어서,
    상기 실리콘-함유층은 Si-O 결합을 포함하는, 에칭 장치.
  18. 실리콘-함유층 및 상기 실리콘-함유층 상의 표면층 부분을 갖는 기판을 제공하고;
    상기 표면층 부분 상에 보호막을 형성하고; 그리고,
    상기 표면층 부분을 통해 상기 실리콘-함유층을 에칭하는 것을 포함하고,
    상기 보호막을 형성하는 것은:
    상기 표면층 부분 상에 전구체 층을 형성하고; 그리고,
    상기 전구체 층을 제1 플라즈마에 노출시킴으로써 상기 전구체 층을 상기 보호막으로 변환하는 것을 포함하고,
    상기 실리콘-함유층을 에칭하는 것은:
    개질된 실리콘-함유층을 형성하기 위해 상기 제1 플라즈마와 상이한 제2 플라즈마에 상기 실리콘-함유층을 노출시킴으로써 상기 실리콘-함유층을 개질시키고; 그리고,
    상기 개질된 실리콘-함유층을 상기 제1 플라즈마 및 상기 제2 플라즈마와 상이한 제3 플라즈마에 노출시킴으로써 상기 개질된 실리콘-함유층을 제거하는 것을 포함하는, 에칭 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102362282B1 (ko) * 2016-03-29 2022-02-11 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
JP7437966B2 (ja) * 2020-02-21 2024-02-26 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US11527413B2 (en) * 2021-01-29 2022-12-13 Tokyo Electron Limited Cyclic plasma etch process

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060566A (ja) 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
KR20090104779A (ko) * 2008-03-31 2009-10-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 컴퓨터 판독 가능한 기억 매체
KR20120010980A (ko) * 2010-07-26 2012-02-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 기억 매체
JP2014107520A (ja) 2012-11-30 2014-06-09 Hitachi High-Technologies Corp プラズマエッチング方法
KR20150079931A (ko) * 2012-11-01 2015-07-08 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
KR20160040512A (ko) * 2013-08-09 2016-04-14 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038972A1 (en) * 1998-11-20 2001-11-08 Christopher F. Lyons Ultra-thin resist shallow trench process using metal hard mask
US6140023A (en) * 1998-12-01 2000-10-31 Advanced Micro Devices, Inc. Method for transferring patterns created by lithography
EP1214459B1 (en) 1999-08-17 2009-01-07 Tokyo Electron Limited Pulsed plasma processing method and apparatus
US6811956B1 (en) * 2002-06-24 2004-11-02 Advanced Micro Devices, Inc. Line edge roughness reduction by plasma treatment before etch
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
JP4659856B2 (ja) 2007-06-08 2011-03-30 東京エレクトロン株式会社 微細パターンの形成方法
JP2009193989A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8993072B2 (en) * 2011-09-27 2015-03-31 Air Products And Chemicals, Inc. Halogenated organoaminosilane precursors and methods for depositing films comprising same
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP5519059B2 (ja) * 2013-05-23 2014-06-11 株式会社日立国際電気 半導体デバイスの製造方法および基板処理装置
KR20160027182A (ko) * 2013-07-04 2016-03-09 네오케미아 가부시키가이샤 이산화탄소 투여 장치
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
JP6770848B2 (ja) 2016-03-29 2020-10-21 東京エレクトロン株式会社 被処理体を処理する方法
KR102362282B1 (ko) * 2016-03-29 2022-02-11 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060566A (ja) 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
KR20090104779A (ko) * 2008-03-31 2009-10-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 컴퓨터 판독 가능한 기억 매체
KR20120010980A (ko) * 2010-07-26 2012-02-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 기억 매체
KR20150079931A (ko) * 2012-11-01 2015-07-08 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
JP2014107520A (ja) 2012-11-30 2014-06-09 Hitachi High-Technologies Corp プラズマエッチング方法
KR20160040512A (ko) * 2013-08-09 2016-04-14 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법

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