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KR20220019904A - 데이터 구동부 및 이를 포함하는 표시 장치 - Google Patents

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KR20220019904A
KR20220019904A KR1020200100137A KR20200100137A KR20220019904A KR 20220019904 A KR20220019904 A KR 20220019904A KR 1020200100137 A KR1020200100137 A KR 1020200100137A KR 20200100137 A KR20200100137 A KR 20200100137A KR 20220019904 A KR20220019904 A KR 20220019904A
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Abstract

과제를 해결하기 위한 본원 발명의 일 실시예에 따른 데이터 구동부는 최저 감마 기준 전압, 최고 감마 기준전압 및 최저 감마 기준 전압과 최고 감마 기준 전압 사이의 크기를 가지는 복수의 감마 탭 전압들을 이용하여, 복수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성회로를 포함하는 신호 생성부, 영상 데이터 중 상위 비트들에 대응하여 계단파 계조 전압 신호들 중 선택된 하나의 계단파 계조 전압 신호를 출력하는 디코더, 및 영상 데이터 중 하위 비트들에 대응하여 선택된 계단파 계조 전압 신호 중 특정 계조 전압을 출력하는 출력 회로를 포함하는 채널 드라이버를 포함한다. 채널 드라이버는 상위 비트들에 대응하여 감마 탭 전압들 중 어느 하나를 리셋 전압으로써 출력 회로로 공급하는 리셋부를 구비한다.

Description

데이터 구동부 및 이를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 데이터 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device) 및 유기전계발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치(Display Device)의 사용이 증가하고 있다.
표시 장치는 스캔 라인들 및 데이터 라인들 각각에 연결되는 화소들과, 스캔 라인들을 구동하기 위한 스캔 구동부, 데이터 라인들을 구동하기 위한 데이터 구동부, 데이터 구동부에 계조 전압들을 공급하는 계조 전압 생성부 및 데이터 구동부에 영상 데이터를 공급하는 타이밍 제어부를 포함할 수 있다.
데이터 구동부는, 각 채널별로 계조 전압들을 이용하여, 입력 받은 영상 데이터들에 대응하는 데이터 전압을 생성할 수 있다. 이 때, 각 채널은 복수의 계조 전압들 중에서 영상 데이터에 대응되는 어느 하나의 계조 전압을 선택하기 위한 디코더(또는, 멀티플렉서)를 포함할 수 있다. 채널 내의 디코더가 차지하는 면적은 표현하고자 하는 계조의 수에 비례하여 커질 수 있다.
채널 내의 디코더가 차지하는 면적을 감소시키기 위하여, 복수의 계조 전압들을 시간축으로 변환하여 그룹화한 계단파 계조 전압 신호들(이하, 램프 신호들)을 생성하고, 램프 신호들을 디코더에 공급하는 방식이 제안되었다.
한편, 데이터 구동부의 디코더에 그룹화한 램프 신호들을 공급하는 방식은, 데이터 전압을 생성하기 위해 램프 신호들 중 어느 하나를 선택하고 유지하는 동작(또는 샘플링/홀딩 동작)을 1수평 기간 단위로 수행할 수 있다. 이 때, 1수평 기간을 주기로 고계조(255계조)에서 저계조(0계조) 또는 저계조(0계조)에서 고계조(255계조)로 변화하는 경우와 같이, 큰 전압 차이가 발생하는 경우, 표시 장치는 샘플링/홀딩 동작을 위한 소비 전류가 증가될 수 있다.
또한, 샘플링/홀딩 동작을 안정적으로 하기 위해서는 최대 1/16 수평 기간 이내 선택된 램프 신호에 해당하는 계조로 안정화시켜야 하는데, 전류 소비를 줄이는 경우, 램프 신호가 안정화되기 어려우므로 램프 신호들의 선형성이 깨질 수 있다.
본 발명이 해결하고자 하는 과제는 디코더에 계조 전압들의 수보다 적은 수의 램프 신호들을 공급하는 방식에 있어서, 샘플링/홀딩 동작시 평균 소비 전류를 감소시킬 수 있는 데이터 구동부를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 디코더에 계조 전압들의 수보다 적은 수의 램프 신호들을 공급하는 방식에 있어서, 샘플링/홀딩 동작시 램프 신호들의 선형성을 유지할 수 있는 데이터 구동부를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 과제를 해결하기 위한 본원 발명의 일 실시예에 따른 데이터 구동부는 최저 감마 기준 전압, 최고 감마 기준전압 및 상기 최저 감마 기준 전압과 상기 최고 감마 기준 전압 사이의 크기를 가지는 복수의 감마 탭 전압들을 이용하여, 복수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성회로를 포함하는 신호 생성부, 영상 데이터 중 상위 비트들에 대응하여 상기 계단파 계조 전압 신호들 중 선택된 하나의 계단파 계조 전압 신호를 출력하는 디코더, 및 상기 영상 데이터 중 하위 비트들에 대응하여 상기 선택된 계단파 계조 전압 신호 중 특정 계조 전압을 출력하는 출력 회로를 포함하는 채널 드라이버를 포함한다.
상기 채널 드라이버는 상기 상위 비트들에 대응하여 상기 감마 탭 전압들 중 어느 하나를 리셋 전압으로써 상기 출력 회로로 공급하는 리셋부를 구비한다.
상기 디코더는, 1수평 기간을 주기로 상기 복수의 계단파 계조 전압 신호들 중에서 하나의 계단파 계조 전압 신호를 선택할 수 있다.
상기 리셋 전압은, 이전 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최종값 및 현재 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최초값의 중간값에 대응되는 상기 복수의 감마 탭 전압들 중 어느 하나의 감마 탭 전압일 수 있다.
상기 리셋부는 상기 디코더에 공급되는 상기 영상 데이터의 상위 비트들을 이용하여, 상기 이전 수평 기간에서 선택된 하나의 계단파 계조 신호 및 상기 현재 수평 기간에서 선택된 계단파 계조 전압 신호를 검출할 수 있다.
상기 리셋부는 상기 1수평 기간마다 상기 리셋 전압을 상기 출력 회로에 공급하되, 상기 디코더에서 선택된 하나의 계단파 계조 전압 신호가 상기 출력 회로에 공급되기 전에 상기 리셋 전압을 상기 출력회로에 공급할 수 있다.
상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간 동안 단계적으로 증가하는 복수의 계조 전압들로 구성될 수 있다.
상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간을 주기로, 교번하여 단계적으로 감소하거나 단계적으로 증가하는 복수의 계조 전압들로 구성될 수 있다.
상기 신호 생성부는, 발진 신호에 기초하여 생성된 디지털 코드에 따라 복수의 PWM(Pulse Width Modulation) 신호들을 생성하기 위한 PWM 신호 생성 회로를 더 포함할 수 있다.
상기 PWM 신호 생성 회로는, 상기 발진 신호를 생성하기 위한 발진기, 상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성하기 위한 주파수 분주기, 상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 코드 생성기 및 상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함할 수 있다.
상기 채널 드라이버는, 상기 복수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 복수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로를 더 포함할 수 있다.
상기 스위칭 신호 생성 회로는, 상기 복수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 상기 어느 하나의 PWM 신호를 출력하기 위한 선택 회로, 및 상기 선택 회로로부터 출력된 PWM 신호의 레벨을 쉬프트하여 레벨 쉬프트된 상기 복수의 스위칭 신호들을 생성하기 위한 레벨 쉬프터를 포함할 수 있다.
상기 출력 회로는, 상기 복수의 스위칭 신호들에 응답하여 상기 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하기 위한 커패시터와 복수의 스위치들, 및 상기 샘플링-홀딩 동작에 의하여 상기 커패시터에 홀드된 전압을 증폭하기 위한 연산 증폭기를 포함할 수 있다.
상기 연산 증폭기는, 기준 전압에 연결된 제1 입력 단자, 일 단자가 제1 노드에 연결된 상기 커패시터의 타 단자에 연결된 제2 입력 단자, 및 출력 단자를 포함할 수 있다.
상기 복수의 스위치들은, 상기 리셋부와 상기 제1 노드 사이에 위치하는 제1 스위치, 상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 위치하는 제2 스위치, 상기 디코더의 출력 단자와 상기 제1 노드 사이에 위치하는 제3 스위치, 및 상기 연산 증폭기의 출력 단자와 상기 제1 노드 사이에 위치하는 제4 스위치를 포함할 수 있다.
상기 제1 스위치는 상기 제3 스위치가 턴-온되기 전에 턴-온되었다가 턴-오프될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 데이터 라인에 연결된 복수의 화소들을 포함하는 화소부, 및 상기 데이터 라인으로 데이터 신호를 공급하는 데이터 구동부를 포함한다.
상기 데이터 구동부는, 최저 감마 기준 전압, 최고 감마 기준전압 및 상기 최저 감마 기준 전압과 상기 최고 감마 기준 전압 사이의 크기를 가지는 복수의 감마 탭 전압들을 이용하여, 복수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성회로를 포함하는 신호 생성부, 및 영상 데이터 중 상위 비트들에 대응하여 상기 계단파 계조 전압 신호들 중 선택된 하나의 계단파 계조 전압 신호를 출력하는 디코더, 및 상기 영상 데이터 중 하위 비트들에 대응하여 상기 선택된 계단파 계조 전압 신호 중 특정 계조 전압을 상기 데이터 신호로서, 상기 데이터 라인으로 출력하는 출력 회로를 포함하는 채널 드라이버를 포함한다.
상기 채널 드라이버는 상기 상위 비트들에 대응하여 상기 감마 탭 전압들 중 어느 하나를 리셋 전압으로써 상기 출력 회로로 공급하는 리셋부를 포함한다.
상기 디코더는, 1수평 기간을 주기로 상기 복수의 계단파 계조 전압 신호들 중에서 하나의 계단파 계조 전압 신호를 선택할 수 있다.
상기 리셋 전압은, 이전 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최종값 및 현재 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최초값의 중간값에 대응되는 상기 복수의 감마 탭 전압들 중 하나의 감마 탭 전압일 수 있다.
상기 리셋부는 상기 디코더에 공급되는 상기 영상 데이터의 상위 비트들을 이용하여, 상기 이전 수평 기간에서 선택된 하나의 계단파 계조 신호 및 상기 현재 수평 기간에서 선택된 계단파 계조 전압 신호를 검출할 수 있다.
상기 리셋부는 상기 1수평 기간마다 상기 리셋 전압을 상기 출력 회로에 공급하되, 상기 디코더에서 선택된 하나의 계단파 계조 전압 신호가 상기 출력 회로에 공급되기 전에 상기 리셋 전압을 상기 출력회로에 공급할 수 있다.
상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간 동안 단계적으로 증가하는 복수의 계조 전압들로 구성될 수 있다.
상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간을 주기로, 교번하여 단계적으로 감소하거나 단계적으로 증가하는 복수의 계조 전압들로 구성될 수 있다.
상기 데이터 구동부에 상기 최저 감마 기준 전압, 상기 최고 감마 기준 전압, 및 상기 복수의 감마 탭 전압들을 공급하는 감마 기준 전압 공급부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 데이터 구동부는, 디코더에 계조 전압들의 수보다 적은 수의 램프 신호들을 공급하는 방식에 있어서, 감마 탭 전압을 이용하여, 램프 신호들의 시작점에 대응하여 리셋 전압을 적용함으로써, 샘플링/홀딩 동작시 평균 소비 전류를 감소시킬 수 있다.
본 발명의 실시예들에 따른 데이터 구동부는, 디코더에 계조 전압들의 수보다 적은 수의 램프 신호들을 공급하는 방식에 있어서, 감마 탭 전압을 이용하여, 램프 신호들의 시작점에 대응하여 리셋 전압을 적용함으로써, 샘플링/홀딩 동작시 램프 신호들의 선형성을 유지할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 구성도이다.
도 2는 도 1에 도시된 화소의 일 실시예를 나타낸 도면이다.
도 3은 도 1의 신호 생성부의 개략적인 블록도이다.
도 4는 디지털 계단파 계조 전압 신호와 아날로그 계조 전압의 관계를 설명하기 위한 그래프이다.
도 5는 도 1의 채널 드라이버의 개략적인 블록도이다.
도 6은 PWM 신호의 트래킹 과정을 나타내는 그래프이다.
도 7은 일 실시예에 따른 샘플링/홀드 시 스위치들 간의 타이밍도를 나타낸다.
도 8은 8-비트 영상 데이터를 상위 4-비트와 하위-4비트로 분리한 표를 나타낸다.
도 9는 도 3의 신호 생성부 및 도 5의 채널 드라이버의 특정 지점에서 감마 전압의 레벨을 나타낸 도면이다.
도 10a 및 도 10b는 리셋부로 인한 효과를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 도 3의 신호 생성부 및 도 5의 채널 드라이버의 특정 지점에서 감마 전압의 레벨을 나타낸 도면이다.
도 12는 도 11의 실시예에 따른 효과를 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 타이밍 제어부(100), 감마 기준 전압 공급부(200), 데이터 구동부(300), 스캔 구동부(400) 및 화소부(500)를 포함할 수 있다.
타이밍 제어부(100)는 영상 데이터 및 이의 표시를 제어하기 위한 동기신호들과 클럭신호 등을 입력 받을 수 있다. 타이밍 제어부(100)는 외부로부터 입력되는 영상 데이터를 화소부(500)의 영상 표시에 적합하도록 보정하고, 보정된 영상 데이터(DATA)를 데이터 구동부(300)에 공급할 수 있다.
타이밍 제어부(100)는 데이터 구동부(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)와 스캔 구동부(400)의 동작 타이밍을 제어하기 위한 스캔 제어신호(SCS)를 출력할 수 있다. 또한, 타이밍 제어부(100)는 감마 기준 전압 공급부(200)의 동작 타이밍과 감마 기준 전압(VREF)의 전압레벨을 제어하기 위한 전압 제어신호(VCS)를 출력할 수 있다.
감마 기준 전압 공급부(200)는 감마 기준 전압(VREF)을 데이터 구동부(300)에 공급할 수 있다. 여기서, 감마 기준 전압(VREF)은, 최저 계조값에 대응되는 최저 감마 기준 전압(VGMA_L)과 최고 계조값에 대응되는 최고 감마 기준 전압(VGMA_H)을 포함할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인들(D1 내지 Dm)과 연결되며, 데이터 라인들(D1 내지 Dm)을 통해 화소부(500)에 데이터 신호를 공급할 수 있다. 데이터 구동부(300)는 데이터 제어신호(DCS)에 대응하여 데이터 신호(또는 데이터 전압)를 생성하고, 생성된 데이터 신호를 수평 기간 동안 데이터 라인들(D1 내지 Dm)로 공급할 수 있다.
일례로, 데이터 구동부(300)는 감마 기준 전압(VREF)을 기초로 영상 데이터(DATA)의 비트값(또는 계조값)에 대응하여 소정의 전압값을 갖도록 아날로그 형태의 데이터 신호를 생성할 수 있다.
일 실시예에 따르면, 데이터 구동부(300)는 신호 생성부(10) 및 복수의 채널 드라이버들(20)을 포함할 수 있다. 신호 생성부(10)는 발진 신호에 기초하여 생성된 디지털 코드(4-bit)에 따라 복수의 PWM(Pulse Width Modulation) 신호들(Track<0:15>) 및 복수의 계단파 계조 전압 신호들(A1 내지 A16)을 생성할 수 있다. 복수의 채널 드라이버들(20) 각각은 복수의 PWM 신호들(Track<0:15>), 복수의 계단파 계조 전압 신호들(A1 내지 A16), 및 영상 데이터(DATA)에 응답하여 생성된 데이터 신호를 데이터 라인들(D1 내지 Dm)을 통해 화소부(500)로 제공할 수 있다.
스캔 구동부(400)는 스캔 라인들(S1 내지 Sn)과 연결되며, 스캔 라인들(S1 내지 Sn)을 통해 화소부(500)에 스캔 신호를 공급할 수 있다. 구체적으로, 스캔 구동부(400)는 타이밍 제어부(100)의 스캔 제어신호(SCS)에 응답하여 게이트 전압의 레벨을 쉬프트시키면서 스캔 신호를 출력할 수 있다. 일 실시예에서, 스캔 구동부(400)는 복수개의 스테이지 회로로 구성될 수 있으며, 스캔 라인들(S1 내지 Sn)로 스캔 신호를 순차적으로 공급할 수 있다.
화소부(500)는 데이터 구동부(300)로부터 공급된 데이터 신호와 스캔 구동부(400)로부터 공급된 스캔 신호에 대응하여 영상을 표시할 수 있다. 화소부(500)는 스캔 라인들(S1 내지 Sn) 및 데이터 라인들(D1 내지 Dm)에 접속되는 복수의 화소들(PX)을 포함할 수 있다.
구체적으로, 화소들(PX)은 스캔 라인들(S1 내지 Sn) 중 어느 하나로 공급되는 스캔 신호에 대응하여 수평라인 단위로 선택된다. 이때, 스캔 신호에 의하여 선택된 화소들(PX) 각각은 자신과 접속된 데이터 라인(D1 내지 Dm 중 어느 하나)으로부터 데이터 신호를 공급받을 수 있다. 데이터 신호를 공급받은 화소들(PX) 각각은 데이터 신호에 대응되는 소정 휘도로 발광할 수 있다. 화소들(PX) 각각은 적색, 녹색 및 청색을 표시하는 서브 화소들을 포함할 수 있다. 다만, 서브 화소가 발광하는 색은 이에 한정되는 것은 아니다. 예를 들어, 화소들(PX) 각각은 적색, 녹색, 청색 및 흰색을 표시하는 서브 화소들을 포함할 수 있다.
일 실시예에 따르면, 데이터 구동부(300)는 1수평 기간마다 데이터에 대응하는 데이터 신호를 공급함으로써 화소부(500)에서 소정의 화상이 표시할 수 있다. 스캔 구동부(400)는 1수평 기간마다 스캔 신호를 순차적으로 공급함으로써 데이터 신호가 공급될 화소들(PX)을 선택할 수 있다.
도 2는 도 1에 도시된 화소의 일 실시예를 나타낸 도면이다. 특히, 도 2에서는 설명의 편의를 위하여 제n 스캔 라인(Sn) 및 제m 데이터 라인(Dm)과 접속된 화소를 도시하기로 한다.
도 2를 참조하면, 상기 각 화소(PX)는 발광 다이오드(LD)와, 데이터 라인(Dm) 및 스캔 라인(Sn)에 접속되어 발광 다이오드(LD)를 제어하기 위한 화소 회로( PXC)를 구비할 수 있다.
발광 다이오드(LD)의 애노드 전극은 화소 회로(PXC)에 접속되고, 캐소드 전극은 제2 전압(VSS)에 접속될 수 있다.
이와 같은 발광 다이오드(LD)는 화소 회로(PXC)로부터 공급되는 전류에 대응되어 소정 휘도의 빛을 생성할 수 있다.
발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 또한, 발광 다이오드(LD)는 유기물과 무기물이 복합적으로 구성된 발광 다이오드일 수도 있다. 도 2에서 화소(PX)는 단일(single) 발광 다이오드(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PX)는 복수의 발광 다이오드들을 포함하며, 복수의 발광 다이오드들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
화소 회로(PXC)는 스캔 라인(Sn)으로 스캔 신호가 공급될 때 데이터 라인(Dm)으로 공급되는 데이터 신호에 대응되어 발광 다이오드(LD)로 공급되는 전류량을 제어한다. 이를 위해, 화소 회로(PXC)는 제1 전압(VDD)과 발광 다이오드(LD) 사이에 접속된 제2 트랜지스터(T2)와, 제2 트랜지스터(T2), 데이터 라인(Dm) 및 스캔 라인(Sn)의 사이에 접속된 제1 트랜지스터(T1)와, 제2 트랜지스터(T2)의 게이트 전극과 제 1전극 사이에 접속된 스토리지 커패시터(Cst)를 구비한다.
제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Sn)에 접속되고, 제1 전극은 데이터 라인(Dm)에 접속된다. 그리고, 제1 트랜지스터(T1)의 제2 전극은 스토리지 커패시터(Cst)의 일측 단자에 접속된다.
여기서, 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 제2 전극은 제1 전극과 다른 전극으로 설정된다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정된다.
스캔 라인(Sn) 및 데이터 라인(Dm)에 접속된 제1 트랜지스터(T1)는 스캔 라인(Sn)으로부터 스캔 신호가 공급될 때 턴-온되어 데이터 라인(Dm)으로부터의 데이터 신호를 스토리지 커패시터(Cst)로 공급한다. 이때, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전한다.
제2 트랜지스터(T2)의 게이트 전극은 스토리지 커패시터(Cst)의 일측 단자에 접속되고, 제1 전극은 스토리지 커패시터(Cst)의 다른측 단자 및 제1 전압(VDD)에 접속된다. 그리고, 제2 트랜지스터(T2)의 제2 전극은 발광 다이오드(LD)의 애노드 전극에 접속된다.
이와 같은 제2 트랜지스터(T2)는 스토리지 커패시터(Cst)에 저장된 전압값에 대응하여 제1 전압(VDD)으로부터 발광 다이오드(LD)를 경유하여 제2 전압(VSS)으로 흐르는 전류량을 제어한다. 이때, 발광 다이오드(LD)는 제2 트랜지스터(T2)로부터 공급되는 전류량에 대응되는 빛을 생성한다.
상기 설명된 도 2의 화소 구조는 본 발명의 일 실시예일뿐이므로, 본 발명의 화소(PX)가 상기 화소 구조에 한정되는 것은 아니다. 실제로, 화소 회로(PXC)는 발광 다이오드(LD)로 전류를 공급할 수 있는 회로 구조를 가지며, 현재 공지된 다양한 구조 중 어느 하나로 선택될 수 있다.
도 3은 도 1의 신호 생성부의 개략적인 블록도이다. 도 4는 디지털 계단파 계조 전압 신호와 아날로그 계조 전압의 관계를 설명하기 위한 그래프이다.
도 3을 참조하면, 신호 생성부(10)는 PWM 신호 생성 회로(11), 계조 전압 생성기(12), 및 계단파 계조 전압 신호 생성 회로(13)를 포함할 수 있다.
PWM 신호 생성 회로(11)는 발진 신호에 기초하여 생성된 디지털 코드(4-bit)에 따라 복수의 PWM 신호들(Track<0:15>)을 생성할 수 있다.
PWM 신호 생성 회로(11)는 발진기(11-1), 주파수 분주기(11-2), 코드 생성기(11-3), 및 PWM 신호 생성기(11-4)를 포함할 수 있다.
발진기(11-1)는 예컨대, 2.0MHz의 주파수를 갖는 발진 신호를 발생할 수 있다. 또한, 발진기(11-1)는 1.5MHz~2.5MHz의 주파수를 갖는 발진 신호를 발생할 수 있다. 실시 예에 따라, 발진기(11-1)는 크리스털 오실레이터(crystal oscillator)로 구현될 수도 있다.
주파수 분주기(11-2)는 발진기(11-1)에 의하여 생성된 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성할 수 있다. 예컨대, 상기 분주비는 실수일 수 있다.
예컨대, 발진 신호의 주파수가 2MHz일 때, 분주비 1로 설정된 주파수 분주기(11-2)는 0.5㎲의 주기를 갖는 발진 신호를 생성하고, 분주비 2로 설정된 주파수 분주기(11-2)는 1.0㎲의 주기를 갖는 발진 신호를 생성하고, 분주비 4로 설정된 주파수 분주기(11-2)는 2.0㎲의 주기를 갖는 발진 신호를 생성할 수 있다. 분주비가 클수록 소스 드라이버(10)에서 소비되는 전력은 작아질 수 있다.
주파수 분주기(11-2)는 분주비를 설정하기 위한 레지스터(미 도시)를 포함할　수 있다. 또한, 주파수 분주기(11-2)는 외부의 레지스터(미 도시)에 설정된 분주비에 따라 분주된 주파수를 갖는 발진 신호를 생성할 수 있다.
카운터로 구현될 수 있는 코드 생성기(11-3)는 주파수 분주기(11-2)에 의하여 생성된 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 디지털 코드(4-bit)를 생성할 수 있다. 예컨대, 코드 생성기(11-3)는 발진 신호의 상승 에지 또는 하강 에지의 개수를 카운트하고 카운트 결과에 상응하는 K-비트 디지털 코드(4-bit)를 생성할 수 있다. 여기서, K는 자연수이고, 본 명세서에서는 설명의 편의를 위하여 K=4이다.
PWM 신호 생성기(11-4)는 코드 생성기(11-3)에 의하여 생성된 4-비트 디지털 코드(4-bit)에 응답하여 복수의 PWM 신호들(Track<0:15>)을 생성할 수 있다. 예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때, PWM 신호 생성기(11-4)는 도 6에 도시된 바와 같이 1LSB(least significant bit) 주기로 펄스 폭이 증가하는 복수의 PWM 신호들 (Track<0:15>)을 생성할 수 있다.
계조 전압 생성기(12)는 복수의 계조 전압들(V0~V255)을 발생할 수 있다. 본 명세서에서는 256계조 전압들(V0~V255)을 생성하기 위한 저항 스트링이 도시되어 있다. 여기서, 계조 전압 생성기(12)는 최저 감마 기준 전압(VGMA_L)을 수신하는 제1 라인(VL1)과 최고 감마 기준 전압(VGMA_H)을 수신하는 제2 라인(VL2) 사이에 접속된 저항 스트링을 사용하여 256계조 전압들 (V0~V255)을 생성할 수 있다. 예를 들어, 최저 감마 기준 전압(VGMA_L)은 9[V]이고, 최고 감마 기준 전압(VGMA_H)은 0[V]일 수 있다.
일 실시예에 따르면, 계조 전압 생성기(12)는 감마 기준 전압 공급부(200)로부터 최저 감마 기준 전압(VGMA_L)과 최고 감마 기준 전압(VGMA_H) 사이의 크기를 가지는 복수의 감마 탭 전압들(VGMA_T)을 공급받을 수 있다.
복수의 감마 탭 전압들(VGMA_T)은 최저 감마 기준 전압(VGMA_L)과 최고 감마 기준 전압(VGMA_H) 사이의 크기를 16등분한 제1 내지 제15 감마 탭 전압들(VGMA_T1~VGMA_T15)을 포함할 수 있다. 예를 들어, 제1 감마 탭 전압(VGMA_T1)은 후술할 제1 계단파 계조 전압 신호(A1)의 최종값(즉, V15에 대응되는 계조 전압) 또는 제2 계단파 계조 전압 신호(A2)의 최초값(즉, V16에 대응되는 계조 전압)일 수 있다.
계단파 계조 전압 신호 생성 회로(13)는 디지털 코드(4-bit)에 따라 복수의 계단파 계조 전압 신호들(A1~A16)을 생성할 수 있다.
복수의 계단파 계조 전압 신호들(A1~A16) 각각은 복수의 계조 전압들(V0~V255) 중에서 PWM 신호 생성 회로(11)로부터 출력된 디지털 코드(4-bit)에 따라 디코드된 복수의 계조 전압들(V0~V15, V16~V31, V32~V47, V48~V63, V64~V79, V80~V95, V96~V111, V112~V127, V128~V143, V144~V159, V160~V175, V176~V191, V192~V207, V208~V223, V224~V239, 및 V240~V255)을 포함할 수 있다.
예컨대, 도 4에 도시된 바와 같이, 제1 계단파 계조 전압 신호(A1)는 제1 군(group)의 계조 전압들(V0~V15)을 포함하고, 제2 계단파 계조 전압 신호(A2)는 제2 군의 계조 전압들(V16~V31)을 포함하고, 제3 계단파 계조 전압 신호(A3)는 제3 군의 계조 전압들(V32~V47)을 포함하고, 제4 계단파 계조 전압 신호(A4)는 제4 군의 계조 전압들(V48~V63)을 포함하고, 제5 계단파 계조 전압 신호(A5)는 제5 군의 계조 전압들(V64~V79)을 포함하고, 제6 계단파 계조 전압 신호(A6)는 제6 군의 계조 전압들(V80~V95)을 포함하고, 제7 계단파 계조 전압 신호(A7)는 제7 군의 계조 전압들(V96~V111)을 포함하고, 제8 계단파 계조 전압 신호(A8)는 제8 군의 계조 전압들(V112~V127)을 포함하고, 제9 계단파 계조 전압 신호(A9)는 제9 군의 계조 전압들(V128~V143)을 포함하고, 제10 계단파 계조 전압 신호(A10)는 제10 군의 계조 전압들(V144~V159)을 포함하고, 제11 계단파 계조 전압 신호(A11)는 제11 군의 계조 전압들(V160~V175)을 포함하고, 제12 계단파 계조 전압 신호(A12)는 제12 군의 계조 전압들(V176~V191)을 포함하고, 제13 계단파 계조 전압 신호(A13)는 제13 군의 계조 전압들(V192~V207)을 포함하고, 제14 계단파 계조 전압 신호(A14)는 제14 군의 계조 전압들(V208~V223)을 포함하고, 제15 계단파 계조 전압 신호(A15)는 제15 군의 계조 전압들(V224~V239)을 포함하고, 제16 계단파 계조 전압 신호(A16)는 제16 군의 계조 전압들(V240~V255)을 포함할 수 있다.
계단파 계조 전압 신호 생성 회로(13)는 복수의 디코더들(13a-01, 13a-02, 13a-03 내지 13a-16)과 복수의 버퍼들(13b-01, 13b-02, 13b-03 내지 13b-16)을 포함할 수 있다. 계단파 계조 전압 신호 생성 회로(13)는 지연 시간을 조절하기 위한 지연 회로(13c)를 더 포함할 수 있다. 지연 회로(13c)는 외부에서 설정 가능한 지연 시간을 저장하기 위한 레지스터(미 도시)를 더 포함할 수 있다.
따라서, 지연 회로(13c)는 4-비트 디지털 코드(4-bit)를 구성하는 각각의 비트에 해당하는 신호를 지연 시간만큼 지연시킬 수 있다.
예를 들어, 제1 디코더(13a-01)는 256개의 계조 전압들(V0~V255) 중에서 제1 군의 계조 전압들 (V0~V15)을 수신하고 4-비트 디지털 코드(4-bit) 또는 지연 회로(13c)에 의하여 지연된 4-비트 디지털 코드에 따라 디코드된 제1 군의 계조 전압들(V0~V15)을 포함하는 제1 계단파 계조 전압 신호(A1)를 출력할 수 있다.
즉, 도 4에 도시된 바와 같이, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 제1 디코더(13a-01)는 계조 전압(V15)부터 계조 전압(V0)까지 순차적으로 증가하는 제1 계단파 계조 전압 신호(A1)를 출력할 수 있다.
제2 내지 제16 디코터들(13a-01 내지 13a-16) 각각은, 제1 디코더(13a-01)와 동일한 방식으로, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 해당 계조 전압이 순차적으로 증가하는 제2 내지 제16 계단파 계조 전압 신호(A2 내지 A16)를 출력할 수 있다.
복수의 버퍼들(13b-01, 13b-02, 13b-03 내지 13b-16) 각각은 복수의 디코더들(13a-01, 13a-02, 13a-03 내지 13a-16) 각각으로부터 출력된 계단파 계조 전압 신호(A1~A16)를 버퍼링할 수 있다. 복수의 버퍼들(13b-01, 13b-02, 13b-03 내지 13b-16) 각각은 단위 이득 버퍼로 구현될 수 있다. 또한, 복수의 버퍼들(13b-01, 13b-02, 13b-03 내지 13b-16) 각각은 연산 증폭기로 구현될 수 있다.
신호 생성부(10)에 의하여 생성된 복수의 PWM 신호들 (Track<0:15>)과 복수의 계단파 계조 전압 신호들(A1~A16)은 복수의 채널 드라이버들(20) 각각으로 공급될 수 있다.
도 5는 도 1의 채널 드라이버의 개략적인 블록도이다. 도 6은 PWM 신호의 트래킹 과정을 나타내는 그래프이다. 도 7은 일 실시예에 따른 샘플링/홀드 시 스위치들 간의 타이밍도를 나타낸다. 도 8은 8-비트 영상 데이터를 상위 4-비트와 하위-4비트로 분리한 표를 나타낸다.
도 5를 참조하면, 채널 드라이버(20)는 데이터 래치(21), 스위칭 신호 생성 회로(22), 디코더(23), 리셋부(24), 및 출력 회로(25)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 데이터 래치(21)는 타이밍 제어부(100)로부터 영상 데이터(DATA)를 수신하여 래치하고, 래치된 영상 데이터(DATA)를 상위 비트들(DU<7:4>)과 하위 비트들(DL<3:0>)로 분리하여, 분리된 상위 비트들(DU<7:4>)을 디코더(23)로 출력하고 분리된 하위 비트들(DL<3:0>)을 스위칭 신호 생성 회로(22)로 출력할 수 있다.
예컨대, 영상 데이터(DATA)가 8-비트 데이터인 경우, 데이터 래치(21)는 래치된 8-비트 영상 데이터(DATA)를 상위 4-비트들(DU<7:4>)과 하위 4-비트들(DL<3:0>)로 분리할 수 있다.
채널 드라이버(20)는 데이터 래치(21)와 디코더(23) 사이에 접속되고, 상위 4-비트들(DU<7:4>) 각각의 레벨을 업-쉬프트하기 위한 제1 레벨 업 쉬프터(26)를 더 포함할 수 있다. 즉, 제1 레벨 업 쉬프터(26)는 디코더(23)에 구현된 각각의 스위치의 동작을 제어하기 위하여 상위 4-비트들(DU<7:4>) 각각의 레벨을 업-쉬프트할 수 있다. 따라서, 디코더(23)는 제1 레벨 업 쉬프터(26)에 의하여 레벨 업 쉬프트된 상위 4-비트들(DU<7:4>)에 응답하여 복수의 계단파 계조 전압 신호들(A1~A16) 중에서 어느 하나의 계단파 계조 전압 신호를 출력할 수 있다.
스위칭 신호 생성 회로(22)는 PWM 신호 생성기(11-4, 도 3 참조)로부터 출력된 복수의 PWM 신호들(Track<0:15>) 중에서 하위 4-비트들(DL<3:0>)에 응답하여 선택된 어느 하나의 PWM 신호(TP)를 이용하여 복수의 스위칭 신호들(S1, S2 및 S3)을 생성할 수 있다.
스위칭 신호 생성 회로(22)는 복수의 PWM 신호들(Track<0:15>) 중에서 하위 4-비트들(DL<3:0>)에 응답하여 어느 하나의 PWM 신호(TP)를 선택하기 위한 선택 회로(22-1)를 포함할 수 있다.
하위 4-비트들(DL<3:0>)이 선택 회로(22-1)로 입력된 후 복수의 PWM 신호들(Track<0:15>)이 선택 회로(22-1)로 입력되면, 선택 회로(22-1)는 하위 4-비트들 (DL<3:0>)에 응답하여 복수의 PWM 신호들(Track<0:15>) 중에서 어느 하나의 PWM 신호(TP)를 선택적으로 출력할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 하위 4-비트들(DL<3:0>)이 "1010"인 경우, 선택 회로(22-1)는 "1010"에 응답하여 스위치<10>가 턴-온(turn-on) 됨에 따라 PWM 신호 (Track<10>)를 출력할 수 있다.
선택 회로(22-1)는 위와 같은 방식으로, 하위 4-비트들(DL<3:0>)이 "0000", "0001", "0010", "0011", "0100", "0101", "0110", "0111", "1000", "1001", "1011" "1100", "1101", "1110" 및 "1111"인 경우, , 선택 회로(22-1)는 각각의 비트들에 응답하여, PWM 신호(Track<0>), PWM 신호(Track<1>), PWM 신호(Track<2>), PWM 신호(Track<3>), PWM 신호(Track<4>), PWM 신호(Track<5>), PWM 신호(Track<6>), PWM 신호(Track<7>), PWM 신호(Track<8>), PWM 신호(Track<9>), PWM 신호(Track<11>), PWM 신호(Track<12>), PWM 신호(Track<13>), PWM 신호(Track<14>), 및 PWM 신호(Track<15>)를 출력할 수 있다.
스위칭 신호 생성 회로(22)는 선택 회로(22-1)로부터 출력된 PWM 신호(TP)의 레벨을 증가시킨 후 증가된 레벨을 갖는 복수의 스위칭 신호들(S1, S2 및 S3)을 생성할 수 있다.
즉, 선택 회로(22-1)로부터 출력된 PWM 신호의 레벨은 논리 레벨(예컨대, 1.5V이하)이므로 출력 회로(25)에 구현된 각각의 스위치의 스위칭 동작을 제어하기 위해서는 높은 전압 레벨(예컨대, 4~6V)이 필요하므로, 스위칭 신호 생성 회로(22)는 선택 회로(22-1)로부터 출력된 PWM 신호(TP)의 레벨을 업-쉬프트시키기 위한 제2 레벨 업 쉬프터(22-2)를 더 포함할 수 있다.
디코더(23)는 상위 4-비트들(DU<7:4>)에 응답하여 복수의 계단파 계조 전압 신호들(A1~A16) 중에서 어느 하나의 계단파 계조 전압 신호를 선택적으로 출력할 수 있다. 상위 4-비트들(DU<7:4>)에 대응하여, 디코더(23)는 제1 계단파 계조 전압 신호(A1) 내지 제16 계단파 계조 전압 신호(A16)를 출력할 수 있다.
예를 들어, 도 4 및 도 6에 도시된 바와 같이, 영상 데이터의 상위 4-비트들(DU<7:4>)이 "0000"인 경우 디코더(23)는 제1 계단파 계조 전압 신호(A1)를 출력 회로(25)로 출력할 수 있다.
디코더(23)는 위와 같은 방식으로, 상위 4-비트들(DU<7:4>)이 0001", "0010", "0011", "0100", "0101", "0110", "0111", "1000", "1001", "1010", "1011", "1100", "1101", "1110" 및 "1111"인 경우, 제2 계단파 계조 전압 신호(A2) 내지 제16 계단파 계조 전압 신호(A16)를 출력할 수 있다.
리셋부(24)는, 디코터(23)에서 선택된 계단파 계조 전압 신호들(A1~A16)이 후술할 출력 회로(25)에 제공되기 전에 감마 탭 전압(VGMA_T, 도 3 참조) 및 영상 데이터(DATA)의 상위 4-비트들(DU<7:4>)을 이용하여, 리셋 전압(VRST)을 생성하고, 생성된 리셋 전압(VRST)을 출력 회로(25)에 제공할 수 있다. 예를 들어, 복수의 계단파 계조 전압 신호들(A1~A16)은 1수평 기간을 주기로 샘플링/홀딩될 수 있다. 따라서, 리셋부(24)는 1수평 기간마다 리셋 전압(VRST)을 출력 회로(25)에 제공할 수 있다.
일 실시예에 따르면, 리셋부(24)는 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종값 및 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초값의 중간값에 대응되는 감마 탭 전압(VGMA_T, 도 3 참조)을 출력 회로(25)에 리셋 전압(VRST)으로 제공할 수 있다.
출력 회로(25)는 디코더(23)로부터 출력된 계단파 계조 전압 신호(Vin)에 포함된 복수의 계조 전압 레벨들(V0~V255) 중에서 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하고, 상기 샘플링-홀딩 동작에 의하여 홀드된 전압을 연산 증폭기(AMP)를 통해 증폭시킨 출력 전압(Vout)을 화소부(500)에 출력할 수 있다.
출력 회로(25)는 커패시터(CH), 복수의 스위치들(SW1, SW2, SW3, 및 SW4), 및 연산 증폭기(AMP)를 포함할 수 있다. 출력 회로(25)는 커패시터(CH)와 각각의 스위치의 스위칭 동작을 이용하여 디코더(23)로부터 출력된 계단파 계조 전압 신호(Vin)에 포함된 복수의 계조 전압 레벨들 중에서 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하고, 상기 샘플링-홀딩 동작에 의하여 커패시터(CH)에 홀드된 전압을 연산 증폭기(AMP)를 이용하여 증폭하여 출력할 수 있다.
즉, 출력 회로(25)는 선택된 PWM신호(TP)에 대응하여, 복수의 스위칭 신호들(S1, S2 및 S3)의 타이밍을 제어함으로써, 선택된 계단 계조 전압 신호가 구비한 복수의 계조 전압들 중 어느 하나의 계조 전압을 샘플링-홀딩할 수 있다.
도 5 및 도 7을 참조하면, 제1 스위치(SW1)의 온/오프를 제어하기 위한 제1 스위칭 신호(S0)가 제2 레벨(예컨대, 로우 레벨)에서 제1 레벨(예컨대, 하이 레벨)로 천이하면 제1 스위치(SW1)는 턴-온될 수 있다. 이 때, 커패시터(CH)의 왼쪽 단자의 전압(Va)은 리셋 전압(VRST)이 된다. 일 실시예에 따르면, 제1 스위칭 신호(S0)는 타이밍 제어부(100)로부터 제공될 수 있다.
이 후, 제2 스위치(SW2)의 온/오프를 제어하기 위한 제2 스위칭 신호(S1)가 제2 레벨(예컨대, 로우 레벨)에서 제1 레벨(예컨대, 하이 레벨)로 천이하면 제2 스위치(SW2)는 턴-온된다. 이 경우, 연산 증폭기(AMP)의 제2 입력 단자(예컨대, (-) 입력 단자)의 전압(Vb)은 기준 전압(Gvref)으로 설정된다. 여기서, 기준 전압(Gvref)은 연산 증폭기(AMP)의 공급 전압(GVDD)의 절반으로 설정될 수 있다. 이 후, 제3 스위치(SW3)의 온/오프를 제어하기 위한 제3 스위칭 신호(S2)가 제2 레벨에서 제1 레벨로 천이하면 제3 스위치(SW3)는 턴-온된다. 이 경우, 제3 스위칭 신호(S2)가 제1 레벨을 유지하는 동안, 계단파 계조 전압 신호(Vin)에 포함된 복수의 계조 전압 레벨들 중에서 특정 계조 전압 레벨, 즉 샘플링을 원하는 계조 전압 레벨이 커패시터(CH)의 왼쪽 단자에 충전된다.
따라서, 커패시터(CH)에는 샘플링을 원하는 계조 전압 레벨(Vin)과 커패시터(CH)의 오른쪽 단자의 전압(Vb) 차이에 해당하는 전압 차이 만큼(ΔVi=Vin-Vb)에 해당하는 전하가 충전될 수 있다.
제2 스위칭 신호(S1)와 제3 스위칭 신호(S2)가 제1 레벨에서 제2 레벨로 천이한 후, 제4 스위칭 신호(S3)가 제2 레벨에서 제1 레벨로 천이할 때 연산 증폭기(AMP)의 출력 전압(Vout)은 "O"이므로, 연산 증폭기(AMP)의 제2 입력 단자의 전압(Vb)은 -ΔVi가 된다. 이때 연산 증폭기(AMP)는 차동 모드로 동작하므로 연산 증폭기(AMP)는 커패시터(CH)에 홀드된 전압을 증폭할 수 있다.
도 8에 도시된 표와 같이, 각각의 계조 전압(V0~V255)은 상위 비트들(DU<7:4>)과 하위 비트들(DL<3:0>)의 조합에 의하여 결정될 수 있다.
도 9는 도 3의 신호 생성부 및 도 5의 채널 드라이버의 특정 지점에서 감마 전압의 레벨을 나타낸 도면이다. 도 10a 및 도 10b는 리셋부로 인한 효과를 설명하기 위한 도면이다.
도 3, 도 5 및 도 9를 참조하면, 제1 그래프(G1)는 계조 전압 생성기(12)의 출력단에서의 감마 전압 레벨을 나타낸 파형도이고, 제2 그래프(G2)는 계단파 계조 전압 신호 생성회로(13)의 출력단에서의 감마 전압 레벨을 나타낸 파형도이고, 제3 그래프(G3)는 리셋부(24)가 출력 회로(25)에 접속되는 제1 노드(N1)에서의 감마 전압 레벨을 나타낸 파형도이고, 제4 그래프(G4)는 출력 회로(25)의 출력단에서의 감마 전압 레벨을 나타낸 파형도이다.
제1 그래프(G1)를 참조하면, 계조 전압 생성기(12)의 출력단에서, 감마 전압은, 복수의 계조 전압들(V0~V255) 각각에 대응되고, 1수평 기간(1H) 동안 동일한 레벨을 유지하는 256개의 전압 레벨을 가질 수 있다.
제2 그래프(G2)를 참조하면, 계단파 계조 전압 신호 생성회로(13)의 출력단에서, 감마 전압은, 제1 내지 제16 계단파 계조 전압 신호들(A1~A16)로 그룹화되어, 1수평 기간(1H) 동안 단계적으로 레벨이 증가하는 16개의 전압 레벨을 가질 수 있다. 이 때, 제1 내지 제16 계단파 계조 전압 신호들(A1~A16) 각각의 감마 전압 레벨은 1수평 기간(1H) 동안 단계적으로 증가할 수 있다.
제3 그래프(G3)를 참조하면, 리셋부(24)가 출력 회로(25)에 접속되는 제1 노드(N1)에서, 감마 전압은, 제1 내지 제16 계단파 계조 전압 신호들(A1~A16) 중 디코더(23)에 의해 하나의 계단파 계조 전압 신호가 선택되어, 1수평 기간(1H) 동안 단계적으로 레벨이 증가하는 1개의 전압 레벨을 가질 수 있다.
일 실시예에 따르면, 리셋부(24)는 1수평 기간(1H)마다 리셋 전압(VRST)을 출력 회로(25)에 제공할 수 있다.
리셋부(24)는 디코더(23)에 제공되는 상위 4-비트들(DU<7:4>)을 이용하여, 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호 및 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호를 검출할 수 있다. 리셋부(24)는 감마탭 전압들 중(VGMA_T) 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종 계조 전압 및 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초 계조 전압의 중간값에 대응되는 하나의 감마 탭 전압(VGMA_T)을 선택하고, 선택된 감마 탭 전압(VGMA_T)을 출력 회로(25)에 리셋 전압(VRST)으로 제공할 수 있다.
일 실시예에 따르면, 리셋부(24)는 이전 수평 기간((m-1)H)의 계단파 계조 전압 신호의 최종 계조 전압 및 현재 수평 기간((m)H)의 계단파 계조 전압 신호의 최초 계조 전압의 차이값을 2로 나눈 중간값을 구하고, 이 중간값에 대응되는 감마탭 전압(VGMA_T)을 리셋 전압(VRST)으로 설정할 수 있다.
예를 들어, 리셋부(24)는 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호가 제1 계단파 계조 전압 신호(A1)이고, 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호가 제16 계조 전압 신호(A16)인 경우, 이전 수평 기간((m-1)H)의 계단파 계조 전압 신호의 최종 계조 전압은 V15이고, 현재 수평 기간((m)H)의 계단파 계조 전압 신호의 최초 계조 전압은 V240이며, 두 값의 차이값은 V225이므로 V225를 2로 나눈 값은 약 V112이다. 계조 전압 V112는 상술한 제8 군의 계조 전압들(V112~V127)에 해당되며, 제8 군의 계조 전압들(V112~V127)은 제8 감마탭 전압들(VGMA_T8)에 대응된다. 결과적으로, 리셋부(24)는 복수의 감마 탭 전압(VGMA_T) 중에서, 리셋 전압(VRST)으로서 제8 감마 탭 전압(VGMA_T8)을 선택할 수 있다.
한편, 안정적인 샘플링/홀딩 동작을 위해 최대 1/16 수평 기간(1/16H) 이내에 선택된 계단파 계조 전압에 해당하는 전압 레벨에 도달할 필요가 있다. 바람직하게, 1/16 수평 기간(1/16H)의 절반에 해당하는 1/32 수평 기간(1/32H) 내에 목표값에 도달하는 경우 안정적인 샘플링/홀딩 동작이 가능하다. 예를 들어, 샘플링/홀딩 동작시 소비 전류(I)는 아래 수학식 1을 통해 산출될 수 있다.
Figure pat00001
(이 때, CH는 출력 회로(25)의 커패시터의 용량이고, ΔV는 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종값과 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초값의 차이값이다.)
도 10a를 참조하면, 리셋부(24)로부터 리셋 전압(VRST)이 인가되지 않는 경우, 이전 수평 기간((m-1)H)에서 선택된 제1 계단파 계조 전압 신호(A1)의 최종값이, 약 9[V]이고, 현재 수평 기간((m)H)에서 선택된 제16 계단파 계조 전압 신호(A16)의 최초값이, 약 1[V]이므로, ΔV는 8[V]임을 알 수 있다. 이 때, 소비 전류(I)는 상기 수학식 1을 통해 계산하는 경우, 약 12[μA]이다. 단, 이 경우, 아래 표 1에 기재된 바와 같이, 출력 회로(25)의 커패시터의 용량은 300[fF]이고, 1/32H는 200[ns]임을 가정한다.
ΔV[V] (1/32)H [ns] CH [fF] I [μA]
8 200 300 12
400 16
500 20
600 24
700 28
800 32
900 36
1000 40
반면에 본 발명의 일 실시예에 따르면, 샘플링/홀딩 동작을 안정적으로 하기 위해 1/17 수평 기간(1/17H) 이내에 선택된 계단파 계조 전압(또는 램프 신호)에 해당하는 전압 레벨로 안정화시킬 수 있다.
이 경우, 샘플링/홀딩 동작시 소비 전류(I)는 아래 수학식 2를 통해 산출될 수 있다.
Figure pat00002
(이 때, CH는 출력 회로(25)의 커패시터의 용량이고, ΔV는 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종값과 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초값의 차이값이다.)
도 10b를 참조하면, 이전 수평 기간((m-1)H)에서 선택된 제1 계단파 계조 전압 신호(A1)의 최종값이 약 9[V]이고, 현재 수평 기간((m)H)에서 선택된 제16 계단파 계조 전압 신호(A16)의 최초값이 약 1[V]일 때, 리셋부(24)로부터 리셋 전압(VRST)으로서 약 5[V]의 제8 감마 탭 전압(VGMA_T8)이 인가되므로, ΔV는 약 4[V]임을 알 수 있다. 이 때, 상기 수학식 2를 통해 계산하는 경우, 샘플링/홀딩 동작시 소비 전류(I)는 약 6.38[μA]이다. 단, 이 경우, 아래 표 2에 기재된 바와 같이, 출력 회로(25)의 커패시터의 용량은 300[fF]이고, 1/34H는 188[ns]임을 가정한다.
ΔV[V] (1/34)H [ns] CH [fF] I [μA]
4 188 300 6.38
400 8.51
500 10.64
600 12.77
700 14.89
800 17.02
900 19.15
1000 21.28
즉, 본 발명의 일 실시예에 따라, 리셋부(24)가 1수평 기간(1H)마다 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종값 및 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초값의 중간에 대응되는 감마 탭 전압(VGMA_T)을 출력 회로(25)에 리셋 전압(VRST)으로 제공하는 경우, 리셋부(24)가 출력 회로(25)에 리셋 전압(VRST)을 제공하지 않는 경우에 비해, 샘플링/홀딩 동작시 소비 전류(I)가 약 1/2배로 감소할 수 있다.
다시 도 9의 제4 그래프(G4)를 참조하면, 출력 회로(25)의 출력단에서, 감마 전압은, 선택된 계단파 계조 전압 신호의 16단계 전압 레벨 중 샘플링-홀딩 동작에 의하여 홀드된 1개의 전압 레벨을 가질 수 있다. 홀드된 1개의 전압 레벨, 즉 데이터 신호는 1수평 기간(1H) 동안 동일한 레벨을 유지할 수 있다. 일 실시예에 따르면, 현재 수평 기간((m)H)동안 화소부(500, 도 1 참조)에 제공되는 데이터 신호는 이전 수평 기간((m-1)H)에서 샘플링-홀딩 동작에 의하여 홀드된 전압 레벨일 수 있다. 이 때, n은 데이터 구동부(300)의 해상도, 즉 영상 데이터(DATA)의 전체 비트수이고, k는 영상 데이터(DATA)의 상위 비트수이다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 본 발명의 다른 실시예에 따른 도 3의 신호 생성부 및 도 5의 채널 드라이버의 특정 지점에서 감마 전압의 레벨을 나타낸 도면이다. 도 12는 도 11의 실시예에 따른 효과를 설명하기 위한 도면이다.
도 11에 도시된 제1 그래프(G1), 및 제4 그래프(G4)는 도 9와 실질적으로 동일하므로, 중복되는 설명을 생략하고, 도 11에 도시된 제2 그래프(G2') 및 제3 그래프(G3')와 도 9에 도시된 제2 그래프(G2) 및 제3 그래프(G3)의 차이점을 중심으로 설명한다.
도 11의 제2 그래프(G2')를 참조하면, 계단파 계조 전압 신호 생성회로(13)는, 1수평 기간(1H)을 주기로, 교번하여 단계적으로 감소하거나 단계적으로 증가하는 16 개의 계조 전압들로 구성된 계단파 계조 전압 신호들(A1~A16)을 출력한다는 점에서, 1수평 기간(1H) 동안, 단계적으로 증가하는 16개의 계조 전압들로 구성된 계단파 계조 전압 신호들(A1~A16)을 출력하는 도 9의 실시예에 따른 계단파 계조 전압 신호 생성회로(13)와 차이점이 있다.
도 11의 제3 그래프(G3')를 참조하면, 리셋부(24)가 출력 회로(25)에 접속되는 제1 노드(N1, 도 5 참조)에서, 감마 전압은, 하나의 계단파 계조 전압 신호가 선택되어, 1수평 기간(1H)을 주기로, 교번하여 단계적으로 레벨이 감소하거나 단계적으로 증가하는 전압 레벨을 가질 수 있다.
도 12를 참조하면, 도 9에서 예시로 한 것과 같이, 이전 수평 기간((m-1)H)에서, 제1 계단파 계조 전압 신호(A1)가 선택되고, 현재 수평 기간((m)H)에서 제16 계단파 계조 전압 신호(A16)가 선택된 경우, 제1 계단파 계조 전압 신호(A1)는 단계적으로 증가하는 전압 레벨을 가지므로, 제1 계단파 계조 전압 신호(A1)의 최종값은 약 9[V]로 동일하나, 제16 계단파 계조 전압 신호(A16)는 단계적으로 감소하는 전압 레벨을 가지므로, 제16 계단파 계조 전압 신호(A16)의 최초값은 약 1.5[V]로 변경될 수 있다. 이 때, 리셋부(24)로부터 리셋 전압(VRST)으로서 약 5.25[V]의 제7 감마 탭 전압(VGMA_T7)이 인가되므로, ΔV는 약 3.75[V]임을 알 수 있다. 이 때, 상기 수학식 2를 통해 계산하는 경우, 샘플링/홀딩 동작시 소비 전류(I)는 약 5.98[μA]일 수 있다. 단, 이 경우, 아래 표 3에 기재된 바와 같이, 출력 회로(25)의 커패시터의 용량은 300[fF]이고, 1/34H는 188[ns]임을 가정한다.
ΔV[V] (1/34)H [ns] CH [fF] I [μA]
3.75 188 300 5.98
400 7.97
500 9.97
600 11.96
700 13.96
800 15.95
900 17.95
1000 19.94
이로 인해, 이전 수평 기간((m-1)H)에서 선택된 계단파 계조 전압 신호의 최종값과 현재 수평 기간((m)H)에서 선택된 계단파 계조 전압 신호의 최초값의 차이값(ΔV )이 감소하므로, 샘플링/홀딩 동작시 소비 전류(I)도 더욱 줄어들 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 표시 장치
10: 신호 생성부
20: 채널 드라이버
100: 타이밍 제어부
200: 감마기준 전압 공급부
300: 데이터 구동부
400: 스캔 구동부
500: 화소부
VGMA_T: 감마 탭 전압들
VRST: 리셋 전압

Claims (20)

  1. 최저 감마 기준 전압, 최고 감마 기준전압 및 상기 최저 감마 기준 전압과 상기 최고 감마 기준 전압 사이의 크기를 가지는 복수의 감마 전압들을 이용하여, 복수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성회로를 포함하는 신호 생성부; 및
    상기 계단파 계조 전압 신호들 중 선택된 하나의 계단파 계조 전압 신호를 출력하는 디코더, 및 상기 선택된 계단파 계조 전압 신호 중 특정 계조 전압을 출력하는 출력 회로를 포함하는 채널 드라이버;를 포함하되,
    상기 채널 드라이버는 상기 감마 전압들 중 어느 하나를 리셋 전압으로써 상기 출력 회로로 공급하는 리셋부를 구비하는 데이터 구동부.
  2. 제1 항에 있어서,
    상기 디코더는, 1수평 기간을 주기로 상기 복수의 계단파 계조 전압 신호들 중에서 하나의 계단파 계조 전압 신호를 선택하는 데이터 구동부.
  3. 제2 항에 있어서,
    상기 리셋 전압은, 이전 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최종 계조 전압 및 현재 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최초 계조 전압의 중간값에 대응되는 상기 복수의 감마 전압들 중 어느 하나의 감마 전압인 데이터 구동부.
  4. 제3 항에 있어서,
    상기 리셋부는 상기 디코더에 공급되는 영상 데이터의 상위 비트들을 이용하여, 상기 이전 수평 기간에서 선택된 하나의 계단파 계조 신호 및 상기 현재 수평 기간에서 선택된 계단파 계조 전압 신호를 검출하는 데이터 구동부.
  5. 제2 항에 있어서,
    상기 리셋부는 상기 1수평 기간마다 상기 리셋 전압을 상기 출력 회로에 공급하되, 상기 디코더에서 선택된 하나의 계단파 계조 전압 신호가 상기 출력 회로에 공급되기 전에 상기 리셋 전압을 상기 출력회로에 공급하는 데이터 구동부.
  6. 제1 항에 있어서,
    상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간 동안 단계적으로 증가하는 복수의 계조 전압들로 구성되는 데이터 구동부.
  7. 제1 항에 있어서,
    상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간을 주기로, 교번하여 단계적으로 감소하거나 단계적으로 증가하는 복수의 계조 전압들로 구성되는 데이터 구동부.
  8. 제1 항에 있어서,
    상기 신호 생성부는, 발진 신호에 기초하여 생성된 디지털 코드에 따라 복수의 PWM(Pulse Width Modulation) 신호들을 생성하기 위한 PWM 신호 생성 회로를 더 포함하고,
    상기 PWM 신호 생성 회로는,
    상기 발진 신호를 생성하기 위한 발진기;
    상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성하기 위한 주파수 분주기;
    상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 코드 생성기; 및
    상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함하는 데이터 구동부.
  9. 제8 항에 있어서,
    상기 채널 드라이버는, 상기 복수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 복수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로를 더 포함하고,
    상기 스위칭 신호 생성 회로는,
    상기 복수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 상기 어느 하나의 PWM 신호를 출력하기 위한 선택 회로; 및
    상기 선택 회로로부터 출력된 PWM 신호의 레벨을 쉬프트하여 레벨 쉬프트된 상기 복수의 스위칭 신호들을 생성하기 위한 레벨 쉬프터를 포함하는 데이터 구동부.
  10. 제9 항에 있어서,
    상기 출력 회로는,
    상기 복수의 스위칭 신호들에 응답하여 상기 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하기 위한 커패시터와 복수의 스위치들; 및
    상기 샘플링-홀딩 동작에 의하여 상기 커패시터에 홀드된 전압을 증폭하기 위한 연산 증폭기를 포함하는 데이터 구동부.
  11. 제10 항에 있어서,
    상기 연산 증폭기는, 기준 전압에 연결된 제1 입력 단자, 일 단자가 제1 노드에 연결된 상기 커패시터의 타 단자에 연결된 제2 입력 단자, 및 출력 단자를 포함하고,
    상기 복수의 스위치들은, 상기 리셋부와 상기 제1 노드 사이에 위치하는 제1 스위치, 상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 위치하는 제2 스위치, 상기 디코더의 출력 단자와 상기 제1 노드 사이에 위치하는 제3 스위치, 및 상기 연산 증폭기의 출력 단자와 상기 제1 노드 사이에 위치하는 제4 스위치를 포함하는 데이터 구동부.
  12. 제11 항에 있어서,
    상기 제1 스위치는 상기 제3 스위치가 턴-온되기 전에 턴-온되었다가 턴-오프되는 데이터 구동부.
  13. 데이터 라인에 연결된 복수의 화소들을 포함하는 화소부; 및
    상기 데이터 라인으로 데이터 신호를 공급하는 데이터 구동부를 포함하되,
    상기 데이터 구동부는,
    최저 감마 기준 전압, 최고 감마 기준전압 및 상기 최저 감마 기준 전압과 상기 최고 감마 기준 전압 사이의 크기를 가지는 복수의 감마 전압들을 이용하여, 복수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성회로를 포함하는 신호 생성부; 및
    상기 계단파 계조 전압 신호들 중 선택된 하나의 계단파 계조 전압 신호를 출력하는 디코더, 및 상기 선택된 계단파 계조 전압 신호 중 특정 계조 전압을 상기 데이터 신호로서, 상기 데이터 라인으로 출력하는 출력 회로를 포함하는 채널 드라이버;를 포함하되,
    상기 채널 드라이버는 상기 감마 전압들 중 어느 하나를 리셋 전압으로써 상기 출력 회로로 공급하는 리셋부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 디코더는, 1수평 기간을 주기로 상기 복수의 계단파 계조 전압 신호들 중에서 하나의 계단파 계조 전압 신호를 선택하는 표시 장치.
  15. 제14 항에 있어서,
    상기 리셋 전압은, 이전 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최종 계조 전압 및 현재 수평 기간에서 선택된 하나의 계단파 계조 전압 신호의 최초 계조 전압의 중간값에 대응되는 상기 복수의 감마 전압들 중 하나의 감마 탭 전압인 표시 장치.
  16. 제15 항에 있어서,
    상기 리셋부는 상기 디코더에 공급되는 영상 데이터의 상위 비트들을 이용하여, 상기 이전 수평 기간에서 선택된 하나의 계단파 계조 신호 및 상기 현재 수평 기간에서 선택된 계단파 계조 전압 신호를 검출하는 표시 장치.
  17. 제14 항에 있어서,
    상기 리셋부는 상기 1수평 기간마다 상기 리셋 전압을 상기 출력 회로에 공급하되, 상기 디코더에서 선택된 하나의 계단파 계조 전압 신호가 상기 출력 회로에 공급되기 전에 상기 리셋 전압을 상기 출력회로에 공급하는 표시 장치.
  18. 제13 항에 있어서,
    상기 복수의 계단파 계조 전압 신호들 각각은 1수평 기간 동안 단계적으로 증가하는 복수의 계조 전압들로 구성되는 표시 장치.
  19. 제13 항에 있어서,
    상기 데이터 구동부에 상기 최저 감마 기준 전압, 상기 최고 감마 기준 전압, 및 상기 복수의 감마 탭 전압들을 공급하는 감마 기준 전압 공급부를 더 포함하는 표시 장치.
  20. 복수의 스캔 라인들 및 복수의 데이터 라인들 각각에 연결된 화소들을 포함하는 화소부;
    1수평 기간마다 복수의 계단파 계조 전압 신호들 중에서 선택된 하나의 계단파 계조 전압 신호를 상기 데이터 라인을 통해 상기 화소부에 공급하는 데이터 구동부; 및
    상기 1수평 기간마다 스캔 신호들을 상기 스캔 라인들을 통해 상기 화소부에 순차적으로 공급하는 스캔 구동부;를 포함하되,
    상기 데이터 구동부는,
    이전 수평 기간 및 현재 수평 기간 사이에 리셋 전압을 출력하는 것을 특징으로 하는 표시 장치.
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