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KR20210134445A - 반도체 소자 - Google Patents

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KR20210134445A
KR20210134445A KR1020200052539A KR20200052539A KR20210134445A KR 20210134445 A KR20210134445 A KR 20210134445A KR 1020200052539 A KR1020200052539 A KR 1020200052539A KR 20200052539 A KR20200052539 A KR 20200052539A KR 20210134445 A KR20210134445 A KR 20210134445A
Authority
KR
South Korea
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pattern
superlattice
region
active
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200052539A
Other languages
English (en)
Inventor
신일규
김민이
강명길
김진범
이승훈
조근휘
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200052539A priority Critical patent/KR20210134445A/ko
Priority to US17/088,011 priority patent/US11362182B2/en
Priority to TW109139617A priority patent/TWI811585B/zh
Priority to CN202110106943.2A priority patent/CN113571581B/zh
Publication of KR20210134445A publication Critical patent/KR20210134445A/ko
Priority to US17/742,985 priority patent/US11777001B2/en
Priority to US18/239,660 priority patent/US12166081B2/en
Pending legal-status Critical Current

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Abstract

반도체 소자가 제공된다. 이 반도체 소자는 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 1 방향으로 길쭉한 제 1 활성 패턴; 상기 제 1 활성 패턴 상의 제 1 초격자 패턴; 상기 제 1 활성 패턴의 중심부 상에 배치되는 제 1 활성 핀; 상기 제 1 활성 핀 상에 배치되는 제 1 게이트 전극; 및 상기 제 1 게이트 전극의 양측에서 상기 제 1 활성 핀을 관통하여 상기 제 1 초격자 패턴에 인접하는 제 1 소오스/드레인 패턴들을 포함하되, 상기 제 1 초격자 패턴은, 교대로 반복하여 적층되는 제 1 반도체층들 및 제 1 블락커(blocker) 함유층들을 포함하며, 상기 제 1 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 1 방향으로 길쭉한 제 1 활성 패턴; 상기 제 1 활성 패턴 상의 제 1 초격자 패턴; 상기 제 1 활성 패턴의 중심부 상에 배치되는 제 1 활성 핀; 상기 제 1 활성 핀 상에 배치되는 제 1 게이트 전극; 및 상기 제 1 게이트 전극의 양측에서 상기 제 1 활성 핀을 관통하여 상기 제 1 초격자 패턴에 인접하는 제 1 소오스/드레인 패턴들을 포함하되, 상기 제 1 초격자 패턴은, 교대로 반복하여 적층되는 제 1 반도체층들 및 제 1 블락커(blocker) 함유층들을 포함하며, 상기 제 1 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함한다.
본 발명의 일 양태에 따른 반도체 소자는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 1 방향으로 길쭉한 제 1 활성 패턴; 상기 제 1 활성 패턴 상의 제 1 초격자 패턴; 상기 제 1 활성 패턴의 중심부 상에 배치되는 제 1 활성 핀; 상기 제 1 활성 핀 상에 배치되는 제 1 게이트 전극; 및 상기 제 1 게이트 전극의 양측에서 상기 제 1 활성 핀을 관통하여 상기 제 1 초격자 패턴과 접하는 제 1 소오스/드레인 패턴들을 포함하되, 상기 제 1 초격자 패턴은, 교대로 반복하여 적층되는 제 1 반도체층들 및 제 1 블락커(blocker) 함유층들을 포함하며, 상기 제 1 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하고, 상기 제 1 초격자 패턴은 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에 개재되며, 상기 제 1 초격자 패턴은 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에서 제 1 두께를 가지고, 상기 제 1 소오스/드레인 패턴과 상기 제 1 활성 패턴 사이에서 제 2 두께를 가지고, 상기 제 1 두께는 상기 제 2 두께보다 크다.
본 발명의 다른 양태에 따른 반도체 소자는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역에서 상기 기판 내에 배치되는 제 1 초격자 영역; 상기 제 2 영역에서 상기 기판 내에 배치되는 제 2 초격자 영역; 상기 제 1 영역에서 상기 기판 상에 배치되는 제 1 게이트 전극; 상기 제 1 게이트 전극의 양측에 배치되는 제 1 소오스/드레인 부; 상기 제 2 영역에서 상기 기판 상에 배치되는 제 2 게이트 전극; 및 상기 제 2 게이트 전극의 양측에 배치되는 제 2 소오스/드레인 부를 포함하되, 상기 제 1 초격자 영역과 상기 제 2 초격자 영역은 각각 블락커들을 포함하고, 상기 블락커들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하고, 상기 제 1 초격자 영역은 상기 제 1 소오스/드레인 부의 하부면의 중심 아래에서 제 1 두께를 가지고, 상기 제 1 소오스/드레인 부의 하부면의 가장자리 아래에서 제 2 두께를 가지고, 상기 제 1 두께는 상기 제 2 두께와 다르다.
본 발명에 따른 반도체 소자는, 초격자 패턴을 포함하여, 소오스/드레인 패턴과 웰 영역에 포함된 도펀트들의 이동을 방지할 수 있다. 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2b는 본 발명의 실시예들에 따라 도 1을 C-C’선 및 D-D’선으로 자른 단면도이다.
도 3은 도 2a의 ‘P1’ 부분을 확대한 도면이다.
도 4a 내지 도 10a는 도 2a의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4b 내지 도 10b는 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 11b는 본 발명의 실시예들에 따라 도 1을 C-C’선으로 자른 단면도이다.
도 12는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 13은 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 14a는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 14b는 본 발명의 실시예들에 따라 도 1을 D-D’선으로 자른 단면도이다.
도 15는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 16는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 17은 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 18은 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 21은 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다. 도 2b는 본 발명의 실시예들에 따라 도 1을 C-C'선 및 D-D'선으로 자른 단면도이다. 도 3은 도 2a의 'P1' 부분을 확대한 도면이다.
도 1, 2a, 2b 및 3을 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(1)은 제 1 영역(NR)과 제 2 영역(PR)을 포함할 수 있다. 바람직하게는 상기 제 1 영역(NR)은 NMOS 트랜지스터가 배치되는 영역이고, 상기 제 2 영역(PR)은 PMOS 트랜지스터가 배치되는 영역이다. 상기 제 1 영역(NR)에서 상기 기판(1) 내에는 제 1 웰 영역(3p)이 형성될 수 있다. 상기 제 2 영역(PR)에서 상기 기판(1) 내에는 제 2 웰 영역(3n)이 형성될 수 있다. 상기 제 1 웰 영역(3p)에는 바람직하게는 제 1 도전형의 불순물이 도핑될 수 있고, 상기 제 2 웰 영역(3n)에는 바람직하게는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다. 상기 제 1 도전형은 예를 들면 P형이고 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 제 1 영역(NR)과 상기 제 2 영역(PR) 또는 상기 제 1 웰 영역(3p)과 상기 제 2 웰 영역(3n)은 상기 기판(1) 내에 배치되는 소자분리막(10)에 의해 분리될 수 있다. 상기 소자분리막(10)은 실리콘 산화막, 실리콘 질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
계속해서, 상기 기판(1)의 상면으로부터 적어도 하나의 제 1 활성 패턴(AP1)과 적어도 하나의 제 2 활성 패턴(AP2)이 돌출될 수 있다. 본 예에서 예시적으로 상기 제 1 활성 패턴(AP1)과 상기 제 2 활성 패턴(AP2)은 두개씩 도시되었다. 도 1을 참조하면, 평면적으로, 상기 제 1 활성 패턴(AP1)과 상기 제 2 활성 패턴(AP2)은 제 1 방향(X)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다. 상기 제 1 활성 패턴들(AP1)과 상기 제 2 활성 패턴들(AP2)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 서로 이격될 수 있다. 상기 제 1 활성 패턴(AP1)과 상기 제 2 활성 패턴(AP2) 상에는 각각 초격자 패턴들(5p)이 배치된다. 상기 소자분리막(10)은 상기 제 1 및 제 2 활성 패턴들(AP1, AP2) 그리고 상기 초격자 패턴들(5p)의 측벽들과 접할 수 있다.
도 2a 및 도 3을 참조하면 상기 초격자 패턴(5p)은 교대로 반복하여 적층되는 반도체층들(5L1) 및 블락커(blocker) 함유층들(5L2)을 포함할 수 있다. 서로 인접하는 하나의 반도체층(5L1)과 하나의 블락커 함유층(5L2)은 한쌍을 이루며, 상기 초격자 패턴들(5p)은 각각 1~10 쌍의 상기 반도체층들(5L1) 및 상기 블락커 함유층들(5L2)을 포함할 수 있다. 상기 반도체층들(5L1)은 반도체 원자들을 포함할 수 있다. 상기 블락커 함유층들(5L2)은 반도체 원자들과 더불어 블락커들을 포함할 수 있다. 상기 블락커 함유층들은 블락커들이 도핑된 반도체층으로도 명명될 수 있다. 구체적인 예로써 상기 반도체층들(5L1)은 실리콘층들일 수 있다. 상기 블락커 함유층들(5L2)은 블락커들이 도핑된 실리콘층일 수 있다. 상기 블락커들은 웰 영역들(3p, 3n) 및 소오스/드레인 패턴들(SD1, SD2)에 도핑된 도펀트들의 확산/이동을 막는다. 상기 블락커들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함할 수 있다. 상기 블락커들은 바람직하게는 산소일 수 있다. 바람직하게는 상기 블락커 함유층들(5L2)은 산소가 도핑된 실리콘층일 수 있다. 가장 최상층에 위치하는 블락커 함유층(5L2)의 상부면은 추가적인 반도체층(5L1)으로 덮일 수 있다. 가장 최하층에 위치하는 블락커 함유층(5L2)의 하부면은 추가적인 반도체층(5L1)으로 덮일 수 있다.
상기 반도체층들(5L1)은 각각 독립적으로 제 1 두께(T1)를 가질 수 있다. 상기 블락커 함유층들(5L2)은 각각 독립적으로 제 2 두께(T2)를 가질 수 있다. 바람직하게는 상기 제 1 두께(T1)는 1nm~10nm이고, 상기 제 2 두께(T2)는 1nm~5nm일 수 있다. 일 예에 있어서, 상기 반도체층들(5L1)의 두께들은 서로 같거나 다를 수 있다. 또한 상기 블락커 함유층들(5L2)의 두께들은 서로 같거나 다를 수 있다. 구체적인 예로써, 상기 초격자 패턴들(5p)은 각각 아래로부터 차례로 적층된, 10nm의 두께를 가지는 제 1 반도체층(5L1), 5nm의 두께를 가지는 제 1 블락커 함유층(5L2), 7nm의 두께를 가지는 제 2 반도체층(5L1), 3nm의 두께를 가지는 제 2 블락커 함유층(5L2) 및 9nm의 두께를 가지는 제 3 반도체층(5L1)을 포함할 수 있다.
계속해서, 상기 제 1 활성 패턴들(AP1) 상에는 각각 제 1 활성 핀들(AF1)이 배치되고 상기 제 2 활성 패턴들(AP2) 상에는 각각 제 2 활성 핀들(AF2)이 배치될 수 있다. 상기 초격자 패턴들(5p)은 각각 상기 제 1 활성 패턴들(AP1)과 상기 제 1 활성 핀들(AF1) 사이 그리고 상기 제 2 활성 패턴들(AP2)과 상기 제 2 활성 핀들(AF2) 사이에 개재될 수 있다. 상기 제 1 및 제 2 활성 핀들(AF1, AF2)은 상기 소자분리막(10) 상으로 돌출될 수 있다.
상기 제 1 활성 핀들(AF1) 상에는 제 1 게이트 전극(GE1)이 배치될 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 활성 핀들(AF1)의 상부면들과 측면들을 덮으며 제 2 방향(Y)으로 연장될 수 있다. 상기 제 1 활성 핀들(AF1)과 상기 제 1 게이트 전극(GE1) 사이에는 제 1 게이트 절연막(GI1)이 개재될 수 있다. 상기 제 1 게이트 전극(GE1) 상에는 제 1 게이트 캐핑 패턴(CP1)이 배치될 수 있다.
상기 제 2 활성 핀들(AF2) 상에는 제 2 게이트 전극(GE2)이 배치될 수 있다. 상기 제 2 게이트 전극(GE2)은 상기 제 2 활성 핀들(AF2)의 상부면들과 측면들을 덮으며 제 2 방향(Y)으로 연장될 수 있다. 상기 제 2 활성 핀들(AF2)과 상기 제 2 게이트 전극(GE2) 사이에는 제 2 게이트 절연막(GI2)이 개재될 수 있다. 상기 제 2 게이트 전극(GE2) 상에는 제 2 게이트 캐핑 패턴(CP2)이 배치될 수 있다.
상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 각각 서로 같거나 다른 도전 물질을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)는 각각 일함수 패턴과 금속 배선 패턴을 포함할 수 있다. 상기 일함수 패턴은 N형 일함수 패턴 또는 P형 일함수 패턴일 수 있다. 상기 N형 일함수 패턴은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 P형 일함수 패턴은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 금속 배선 패턴은 텅스텐, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)는 각각 상기 일함수 패턴과 상기 금속 배선 패턴 사이에서 확산 방지 패턴을 더 포함할 수 있다. 상기 확산방지 패턴은 티타늄질화막, 탄탈륨질화막 및 텅스텐 질화막 같은 금속 질화막을 포함할 수 있다.
상기 제 1 및 제 2 게이트 절연막(GI1, GI2)은 각각 상기 게이트 스페이서(GS)와 상기 제 1 및 제 2 게이트 전극(GE1, GE2) 사이에 개재될 수 있다. 상기 제 1 및 제 2 게이트 절연막(GI1, GI2)은 각각 실리콘 산화막을 포함할 수 있다. 또는 상기 제 1 및 제 2 게이트 절연막(GI1, GI2)은 각각 상기 실리콘 산화막의 유전율보다 높은 유전율을 가지는 고유전막을 더 포함할 수 있다. 상기 고유전막은 예를 들면 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO3), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 탄탈륨산화물(Ta2O3) 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 제 1 및 제 2 게이트 캐핑 패턴(CP1, CP2)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)의 측벽들은 게이트 스페이서(GS)로 덮일 수 있다. 상기 게이트 스페이서(GS)는 각각 독립적으로 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 1 및 도 2b를 참조하면, 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2) 사이에는 게이트 분리 패턴(SP)이 배치되어 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)을 분리시킬 수 있다. 상기 게이트 분리 패턴(SP)은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 상기 게이트 분리 패턴(SP)은 제 3 방향(Z)으로 연장되어 상기 제 1 게이트 절연막(GI1)과 상기 제 2 게이트 절연막(GI2) 사이 그리고 상기 제 1 게이트 캐핑 패턴(CP1)과 상기 제 2 게이트 캐핑 패턴(CP2) 사이로 연장될 수 있다. 또한 상기 게이트 분리 패턴(SP)은 제 1 방향(X)으로 연장되어 상기 제 1 영역(NR)과 상기 제 2 영역(PR) 사이에서 상기 제 1 층간절연막(IL1) 내에 배치될 수 있다.
상기 제 1 게이트 전극(GE1)의 양측에 제 1 소오스/드레인 패턴들(SD1)이 배치된다. 상기 제 1 소오스/드레인 패턴들(SD1)은 상기 제 1 활성 핀(AF1)을 관통하여 상기 초격자 패턴(5p)과 접할 수 있다. 상기 제 1 소오스/드레인 패턴들(SD1)은 바람직하게는 인(P) 또는 비소(As)가 도핑된 실리콘 에피택시얼층을 포함할 수 있다. 상기 제 1 소오스/드레인 패턴들(SD1)은 상기 제 1 활성 핀(AF1)과 상기 초격자 패턴(5p)의 상부에 형성된 제 1 리세스 영역(R1) 안에 배치될 수 있다.
상기 제 2 게이트 전극(GE2)의 양측에 제 2 소오스/드레인 패턴들(SD2)이 배치된다. 상기 제 2 소오스/드레인 패턴들(SD2)은 상기 제 2 활성 핀(AF2)을 관통하여 상기 초격자 패턴(5p)과 접할 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)은 바람직하게는 붕소(B)가 도핑된 적어도 한층의 실리콘 게르마늄 에피택시얼층을 포함할 수 있다. 일 예로, 상기 제 2 소오스/드레인 패턴들(SD2)은 붕소(B)가 도핑된 다층의 실리콘 게르마늄 에피택시얼층을 포함하되, 각 층에서 게르마늄의 농도는 다를 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)은 상기 제 2 활성 핀(AF2)과 상기 초격자 패턴(5p)의 상부에 형성된 제 2 리세스 영역(R2) 안에 배치될 수 있다. 도 2a를 참조하면, 상기 초격자 패턴(5p)은 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)의 하부면들의 가장자리에서 제 3 두께(T3)를 가질 수 있고, 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)의 하부면들의 중심부 아래에서 제 4 두께(T4)를 가질 수 있다. 또는 도 2b를 참조하면, 상기 초격자 패턴(5p)은 활성 핀들(AF1, AF2)과 활성 패턴들(AP1, AP2) 사이에서 제 3 두께(T3)를 가질 수 있고, 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)과 활성 패턴들(AP1, AP2) 사이에서 제 4 두께(T4)를 가질 수 있다. 상기 제 4 두께(T4)는 상기 제 3 두께(T3)와 다를 수 있다. 본 예에서 상기 제 4 두께(T4)는 상기 제 3 두께(T3) 보다 작을 수 있다.
상기 제 1 영역(NR)에서 상기 제 1 게이트 전극(GE1), 상기 제 1 게이트 절연막(GI1) 및 상기 제 1 소오스/드레인 패턴들(SD1)은 제 1 트랜지스터를 구성할 수 있다. 상기 제 1 트랜지스터는 바람직하게는 NMOS 트랜지스터일 수 있다. 상기 제 2 영역(PR)에서 상기 제 2 게이트 전극(GE2), 상기 제 2 게이트 절연막(GI2) 및 상기 제 2 소오스/드레인 패턴들(SD2)은 제 2 트랜지스터를 구성할 수 있다. 상기 제 2 트랜지스터는 바람직하게는 PMOS 트랜지스터일 수 있다. 상기 제 1 및 제 2 트랜지스터들은 본 예에서 FinFET 소자에 해당할 수 있다. 그러나 상기 제 1 및 제 2 트랜지스터들은 활성 핀들(AF1, AF2)을 포함하지 않는 Planar type의 FET 소자일 수도 있다.
본 예에서, 상기 제 1 영역(NR)과 상기 제 2 영역(PR)에서 동일한 초격자 패턴(5p)이 배치된다. 그러나 소자 성능의 최적화를 위해, 상기 제 1 영역(NR)에 배치되는 초격자 패턴(5p)은 상기 제 2 영역(PR)에 배치되는 초격자 패턴(5p)과 다른 물질(즉 다른 블락커)을 포함할 수 있다.
상기 기판(1), 상기 소오스/드레인 패턴들(SD1, SD2) 및 상기 초격자 패턴(5p)의 반도체 층(5L1)을 구성하는 반도체 물질의 결정 구조에서 격자 공간인 interstitials이 존재할 수 있다. 반도체 소자의 제조 공정은 높은 공정 온도의 많은 단계들을 포함한다. 이러한 높은 공정 온도들로 인해, 상기 웰 영역들(3p, 3n)과 상기 소오스/드레인 패턴들(SD1, SD2)에 도핑된 불순물들이 확산되어 원하지 않는 곳으로 이동할 수 있다. 이로써 상기 웰 영역들(3p, 3n)과 상기 소오스/드레인 패턴들(SD1, SD2)의 불순물의 농도가 목표치보다 낮아질 수 있다. 이는 반도체 소자의 신뢰성을 저하시킨다. 상기 불순물들이 확산할 때 상기 interstitials을 통해 이동할 수 있다. 상기 초격자 패턴(5p)은 블락커 함유층들(5L2)을 포함하고 상기 블락커 함유층들(5L2) 내의 interstitials 내에 블락커들이 위치할 수 있다. 이로써 상기 블락커들은 상기 불순물의 이동을 막을 수 있다. 즉, 상기 초격자 패턴(5p)은 상기 웰 영역들(3p, 3n)과 상기 소오스/드레인 패턴들(SD1, SD2) 간의 도펀트들(또는 불순물들)의 이동을 방지한다. 구체적으로, 상기 초격자 패턴(5p)은 상기 웰 영역들(3p, 3n)에 도핑된 불순물들이 상기 소오스/드레인 패턴들(SD1, SD2)로 이동하는 것을 방지한다. 또한 상기 초격자 패턴(5p)은 상기 소오스/드레인 패턴들(SD1, SD2)에 도핑된 불순물들이 상기 웰 영역들(3p, 3n)로 이동하는 것을 방지한다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)은 제 1 층간절연막(IL1)으로 덮인다. 상기 제 1 층간절연막(IL1)과 상기 제 1 및 제 2 게이트 캐핑 패턴들(CP1, CP2) 상에는 제 2 내지 제 4 층간절연막들(IL2, IL3, IL4)이 차례로 적층될 수 있다. 상기 제 1 내지 제 4 층간절연막들(IL1~IL4)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
상기 제 1 층간절연막(IL1) 내에는 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)과 각각 접하는 제 1 및 제 2 콘택 플러그들(CA1, CA2)이 배치된다. 상기 제 1 및 제 2 콘택 플러그들(CA1, CA2) 상에는 각각 콘택 캐핑 패턴들(IP)이 배치될 수 있다. 상기 콘택 캐핑 패턴들(IP)은 상기 제 2 층간절연막(IL2)과 상기 제 1 층간절연막(IL1)의 일부를 관통하여 상기 제 1 및 제 2 콘택 플러그들(CA1, CA2)과 각각 접할 수 있다. 상기 콘택 캐핑 패턴들(IP)은 실리콘산화막, 실리콘 산화질화막, 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제 3 및 제 4 콘택 플러그들(CA3, CA4)이 상기 콘택 캐핑 패턴들(IP)을 관통하여 상기 제 1 및 제 2 콘택 플러그들(CA1, CA2)과 각각 접할 수 있다. 제 3 및 제 4 콘택 플러그들(CA3, CA4)은 상기 제 1 및 제 2 콘택 플러그들(CA1, CA2) 보다 제 1 방향(X) 또는 제 2 방향(Y)으로 좁은 폭을 가질 수 있다. 상기 제 3 층간절연막(IL3) 내에는 제 1 비아 플러그들(VA1)과 제 1 배선들(M1)이 배치될 수 있다. 상기 제 4 층간절연막(IL4) 내에는 제 2 비아 플러그들(VA2)과 제 2 배선들(M2)이 배치될 수 있다. 상기 제 1 내지 제 4 콘택플러그들(CA1~CA4), 상기 제 1 및 제 2 비아 플러그들(VA1, VA2) 및 상기 제 1 및 제 2 배선들(M1, M2)은 각각 텅스텐, 구리 및 알루미늄 같은 금속을 포함할 수 있다.
도 2a 및 도 2b에서 상기 초격자 패턴(5p)이 소오스/드레인 패턴들(SD1, SD2)에 도핑된 도펀트들의 확산을 방지하므로, 제 1 웰 영역(3p)과 제 2 웰 영역(3n) 중 적어도 하나는 생략될 수 있다. 제 1 웰 영역(3p)과 제 2 웰 영역(3n) 모두 생략도 가능하다.
본 명세서의 전체에서 패턴은 영역(region) 또는 부(portion)으로도 명명될 수 있다. 예를 들면, 소오스/드레인 패턴은 '소오스/드레인 영역' 또는 '소오스/드레인 부'로도 명명될 수 있다. 초격자 패턴은 '초격자 영역' 또는 '초격자 부'로도 명명될 수 있다. 상기 기판(1)은 상기 활성 패턴들(AP1, AP2) 및 활성 핀들(AF1, AF2)을 포함할 수도 있다. 이때 상기 초격자 패턴은 상기 기판(1) 내에 배치되는 것으로 설명될 수 있다.
도 4a 내지 도 10a는 도 2a의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4b 내지 도 10b는 도 2b의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4a 및 도 4b를 참조하면, 제 1 영역(NR)과 제 2 영역(PR)을 포함하는 기판에 이온주입 공정을 진행하여 제 1 웰 영역(3p)과 제 2 웰 영역(3n)을 형성한다. 상기 기판(1)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 제 1 웰 영역(3p)에는 바람직하게는 제 1 도전형의 불순물이 도핑될 수 있고, 상기 제 2 웰 영역(3n)에는 바람직하게는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다. 상기 제 1 웰 영역(3p)을 형성할 때 상기 제 2 영역(PR)은 마스크 패턴(ex. 포토레지스트 패턴)으로 덮일 수 있다. 또한 상기 제 2 웰 영역(3n)을 형성할 때 상기 제 1 영역(NR)은 별도의 마스크 패턴(ex. 포토레지스트 패턴)으로 덮일 수 있다.
도 5a, 도 5b 및 도 3을 참조하면, 상기 기판(1)의 전면 상에 초격자층(5)을 형성한다. 상기 초격자층(5)은 도 3처럼 반도체층들(5L1) 및 블락커(blocker) 함유층들(5L2)을 교대로 반복 적층함으로써 형성될 수 있다. 상기 초격자층(5)은 SEG(Selective Epitaxial Growth), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정으로 형성될 수 있다. 구체적인 예로써 상기 초격자층(5)을 형성하는 과정은, SEG 공정으로 반도체층(5L1)으로서 실리콘층을 키우는 1단계와, 그 위에 블락커 함유층으로서 실리콘층을 키우면서 인시튜로 블락커들을 도핑하는 제 2 단계를 포함하는 하나의 사이클을 수회 반복하여 진행될 수 있다. 상기 초격자층(5) 상에 활성핀층(7)을 형성한다. 상기 활성핀층(7)은 상기 기판(1)과 같은 반도체 물질을 포함할 수 있다. 상기 활성핀층(7)은 SEG(Selective Epitaxial Growth), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 활성핀층(7), 상기 초격자층(5) 및 상기 기판(1)을 식각하여 제 1 트렌치(TR1)와 제 2 트렌치(TR2)를 형성할 수 있다. 상기 제 1 트렌치(TR1)의 깊이는 상기 제 2 트렌치(TR2)보다 깊을 수 있다. 상기 제 1 트렌치(TR1)는 상기 제 1 영역(NR)과 상기 제 2 영역(PR) 사이 또는 상기 제 1 웰 영역(3p)과 상기 제 2 웰 영역(3n) 사이에 위치할 수 있다. 상기 제 1 영역(NR)과 상기 제 2 영역(PR)에는 각각 복수개의 제 2 트렌치들(T2)이 형성될 수 있다. 상기 제 1 영역(NR)에서 상기 제 2 트렌치들(T2)을 형성함으로써 제 1 활성 패턴들(AP1), 초격자 패턴들(5p) 및 제 1 활성 핀들(AF1)이 형성될 수 있다. 상기 제 2 영역(PR)에서 상기 제 2 트렌치들(T2)을 형성함으로써 제 2 활성 패턴들(AP2), 초격자 패턴들(5p) 및 제 2 활성 핀들(AF2)이 형성될 수 있다. 상기 기판(1)의 전면 상에 소자분리막을 형성하고 이방성 식각하여 상기 제 1 트렌치(TR1)의 전부와 상기 제 2 트렌치들(T2)을 부분적으로 채우는 소자분리막(10)을 형성할 수 있다. 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 측벽들은 상기 소자분리막(10) 상으로 노출될 수 있다. 이때 상기 제 1 및 제 2 활성 핀들(AF1, AF2)은 도 1의 활성 패턴들(AP1, AP2)과 동일한 평면 형태를 가질 수 있다. 상기 제 1 및 제 2 활성 패턴들(AP1, AP2)과 초격자 패턴들(5p)의 측면들은 상기 소자분리막(10)으로 덮인다.
도 7a 및 도 7b를 참조하면, 상기 제 1 및 제 2 활성 핀들(AF1, AF2)을 가로지르는 더미 게이트 절연막(DGI), 더미 게이트 전극(DGE) 및 더미 캐핑 패턴(DCP)을 형성한다. 상기 더미 게이트 절연막(DGI)는 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 더미 게이트 전극(DGE)은 예를 들면 폴리실리콘막으로 형성될 수 있다. 상기 더미 캐핑 패턴(DCP)은 예를 들면 실리콘질화막으로 형성될 수 있다. 상기 더미 게이트 절연막(DGI), 더미 게이트 전극(DGE) 및 더미 캐핑 패턴(DCP)의 측벽들을 덮는 게이트 스페이서(GS)를 형성한다.
도 7a 및 도 7b 그리고 도 8a 및 도 8b를 참조하면, 상기 더미 게이트 전극(DGE) 양측의 상기 제 1 활성 핀들(AF1)을 식각하여 제 1 리세스 영역들(R1)을 형성한다. 이때 상기 초격자 패턴들(5p)의 상부도 일부 식각될 수 있다. 그리고 SEG 공정을 진행하여 상기 제 1 리세스 영역들(R1) 안에 제 1 소오스/드레인 패턴들(SD1)을 형성할 수 있다. 상기 SEG 공정을 진행할 때 제 1 소오스/드레인 패턴들(SD1)에 제 2 도전형의(예를 들면 N형의) 불순물을 인시튜로 도핑할 수 있다. 또한 상기 더미 게이트 전극(DGE) 양측의 상기 제 2 활성 핀들(AF2)을 식각하여 제 2 리세스 영역들(R2)을 형성한다. 이때 상기 초격자 패턴들(5p)의 상부도 일부 식각될 수 있다. 그리고 SEG 공정을 진행하여 상기 제 2 리세스 영역들(R2) 안에 제 2 소오스/드레인 패턴들(SD2)을 형성할 수 있다. 상기 SEG 공정을 진행할 때 제 2 소오스/드레인 패턴들(SD2)에 제 1 도전형의(예를 들면 P형의)불순물을 인시튜로 도핑할 수 있다.
도 8a 및 도 8b 그리고 도 9a 및 도 9b를 참조하면, 상기 소오스/드레인 패턴들(SD1, SD2)을 덮되 상기 더미 캐핑 패턴(DCP)의 상부면을 노출시키는 제 1 층간절연막(IL1)을 형성할 수 있다. 상기 더미 캐핑 패턴(DCP), 상기 더미 게이트 전극(DGE) 및 상기 더미 게이트 절연막(DGI)을 제거하고, 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(CP)을 형성한다. 상기 게이트 절연막(GI)은 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들과 상기 게이트 스페이서(GS)의 내측벽을 덮도록 형성될 수 있다. 상기 게이트 전극(GE)은 예를 들면 텅스텐과 같은 금속을 포함할 수 있다. 상기 게이트 캐핑 패턴(CP)은 예를 들면 실리콘 질화막을 포함할 수 있다.
도 9a 및 도 9b 그리고 도 10a 및 도 10b를 참조하면, 상기 제 1 영역(NR)과 상기 제 2 영역(PR) 사이에서 상기 게이트 캐핑 패턴(CP), 상기 게이트 전극(GE) 및 상기 게이트 절연막(GI)을 제거하여 제 1 방향(X)으로 길쭉하며 상기 소자분리막(10)을 노출시키는 그루브(GR)를 형성한다. 이때 상기 게이트 전극(GE)이 둘로 나눠져 제 1 및 제 2 게이트 전극들(GE1, GE2)이 형성될 수 있다. 마찬가지로 제 1 및 제 2 게이트 절연막들(GI1, GI2) 그리고 제 1 및 제 2 게이트 캐핑 패턴들(CP1, CP2)이 형성될 수 있다. 그리고 절연 물질로 상기 그루브(GR)를 채워 게이트 분리 패턴(SP)를 형성한다. 상기 게이트 분리 패턴(SP)은 상기 제 1 층간절연막(IL1)과 식각 선택비를 가지는 절연 물질로 형성될 수 있다. 본 예에서 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)과 제 1 및 제 2 게이트 절연막들(GI1, GI2)이 동시에 형성되었으나 별도의 공정으로 서로 다른 물질로 형성될 수도 있다. 후속으로 통상의 공정을 진행하여 도 1, 2a 및 2b의 반도체 소자를 제조할 수 있다.
도 11a는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다. 도 11b는 본 발명의 실시예들에 따라 도 1을 C-C'선으로 자른 단면도이다.
도 11a 및 도 11b를 참조하면, 본 예에 따른 반도체 소자는 MBCFET(Multi-Bridge Channel Field Effect Transistor)을 개시한다. 제 1 영역(NR)에서 초격자 패턴(5p) 상에 복수개의 제 1 채널 패턴들(CH1)이 적층될 수 있다. 상기 제 1 채널 패턴들(CH1)은 제 1 소오스/드레인 패턴들(SD1) 사이에 위치할 수 있다. 제 1 게이트 전극(GE1)은 일부 연장되어 상기 제 1 채널 패턴들(CH1) 사이로 개재될 수 있다. 또한 상기 제 1 채널 패턴들(CH1) 중에 최하위 것과 상기 초격자 패턴(5p) 사이에 상기 제 1 게이트 전극(GE1)이 개재될 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 1 채널 패턴들(CH1) 사이, 상기 제 1 게이트 전극(GE1)과 상기 제 1 소오스/드레인 패턴들(SD1) 사이 그리고 상기 제 1 게이트 전극(GE1)과 상기 초격자 패턴(5p) 사이에 제 1 게이트 절연막(GI1)이 개재될 수 있다. 상기 초격자 패턴(5p)은 상기 제 1 게이트 절연막(GI1)과 접할 수 있다.
제 2 영역(PR)에서 초격자 패턴(5p) 상에 복수개의 제 2 채널 패턴들(CH2)이 적층될 수 있다. 상기 제 2 채널 패턴들(CH2)은 제 2 소오스/드레인 패턴들(SD2) 사이에 위치할 수 있다. 제 2 게이트 전극(GE2)은 일부 연장되어 상기 제 2 채널 패턴들(CH2) 사이로 개재될 수 있다. 또한 상기 제 2 채널 패턴들(CH2) 중에 최하위 것과 상기 초격자 패턴(5p) 사이에 상기 제 2 게이트 전극(GE2)이 개재될 수 있다. 상기 제 2 게이트 전극(GE2)과 상기 제 2 채널 패턴들(CH2) 사이, 상기 제 2 게이트 전극(GE2)과 상기 제 2 소오스/드레인 패턴들(SD2) 사이 그리고 상기 제 2 게이트 전극(GE2)과 상기 초격자 패턴(5p) 사이에 제 2 게이트 절연막(GI2)이 개재될 수 있다. 상기 초격자 패턴(5p)은 상기 제 2 게이트 절연막(GI2)과 접할 수 있다. 상기 제 1 채널 패턴들(CH1) 및/또는 상기 제 2 채널 패턴들(CH2)은 각각 제 7 두께(T7)를 가질 수 있다. 상기 제 7 두께(T7)는 바람직하게는 5nm ~15nm일 수 있다.
본 예는 도 2a의 제 1 활성 핀(AF1)이 복수개의 제 1 채널 패턴들(CH1)로 그리고 제 2 활성 핀(AF2)이 복수개의 제 2 채널 패턴들(CH2)로 대체된 경우에 해당될 수 있다. 그 외의 구성은 도 2a 및 도 2b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11a 및 도 11b의 반도체 소자는 최하위에 위치하는 채널 패턴(CH1, CH2)과 초격자 패턴(5p) 사이에 게이트 전극(GE1, GE2)이 개재되므로 모든 채널 패턴들(CH1, CH2)을 제어하기가 용이할 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
도 11a 및 도 11b의 반도체 소자를 제조하는 과정은 도 5a 및 도 5b의 단계에서 활성핀층(7)의 형성 대신에 채널막들과 희생막들을 교대로 적층한다. 그리고 도 9a 및 도 9b의 단계에서 더미 게이트 전극(DGE)을 제거한 후에 상기 희생막들을 제거하여 빈 공간들을 만들고 후속 공정을 진행하면, 빈 공간들 안에 게이트 전극(GE1, GE2)과 게이트 절연막(GI1, GI2)이 형성될 수 있다.
도 12는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 12를 참조하면, 제 1 영역(NR)에서 제 1 게이트 절연막(GI1)과 제 1 소오스/드레인 패턴(SD1) 사이에 절연 스페이서(PS)가 개재될 수 있다. 상기 절연 스페이서(PS)는 예를 들면 실리콘 질화막을 포함할 수 있다. 도시하지는 않았지만, 상기 절연 스페이서(PS)는 제 2 영역(PR)에서 제 2 게이트 절연막(GI2)과 제 2 소오스/드레인 패턴(SD2) 사이에도 개재될 수 있다. 그 외의 구성은 도 11a 및 도 11b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 13을 참조하면, 제 1 영역(NR)에서 제 1 게이트 절연막(GI1)이 초격자 패턴(5p)과 접하지 않고 이격될 수 있다. 제 1 채널 패턴(CH1)이 제 1 게이트 절연막(GI1)과 초격자 패턴(5p) 사이에 개재될 수 있다. 상기 제 1 채널 패턴(CH1)은 상기 초격자 패턴(5p)을 이루는 도 3의 반도체층(5L1) 또는 블락커 함유층(5L2)과 접할 수 있다. 또한 제 2 영역(PR)에서 제 2 게이트 절연막(GI2)이 초격자 패턴(5p)과 접하지 않고 이격될 수 있다. 제 2 채널 패턴(CH2)이 제 2 게이트 절연막(GI2)과 초격자 패턴(5p) 사이에 개재될 수 있다. 그 외의 구성은 도 12를 참조하여 설명한 바와 동일/유사할 수 있다. 도 13의 반도체 소자는, 도 11a 및 도 11b의 소자에서 설명한 제조 공정 중에 희생막들을 제거할 때 초격자 패턴(5p)이 노출되지 않고 최하위 채널 패턴(CH1, CH2)이 노출되므로 초격자 패턴(5p)의 손상을 방지할 수 있다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 14a는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다. 도 14b는 본 발명의 실시예들에 따라 도 1을 D-D'선으로 자른 단면도이다.
도 14a 및 도 14b를 참조하면, 제 1 영역(NR)에서 제 1 초격자 패턴(5pa)은 제 1 소오스/드레인 패턴(SD1)과 이격될 수 있다. 제 1 활성 핀(AF1)의 일부가 상기 제 1 소오스/드레인 패턴(SD1)과 제 1 초격자 패턴(5pa) 사이로 개재될 수 있다. 제 2 영역(PR)에서 제 2 초격자 패턴(5pb)은 제 2 소오스/드레인 패턴(SD2)과 접할 수 있다. 제 1 리세스 영역(R1)의 깊이는 제 2 리세스 영역(R2) 보다 얕을 수 있다. 상기 제 1 초격자 패턴(5pa)과 상기 제 2 초격자 패턴(5pb)은 각각 도 3을 참조하여 설명한 바와 같이 교대로 반복 적층된 반도체층들(5L1)과 블락커 함유층들(5L2)을 포함할 수 있다. 상기 제 1 초격자 패턴(5pa)과 상기 제 2 초격자 패턴(5pb)에 포함된 블락커들은 서로 동일할 수 있다. 또는 상기 제 1 소오스/드레인 패턴(SD1)과 상기 제 2 소오스/드레인 패턴(SD2)에 도핑된 도펀트들의 종류가 다르기에, 상기 제 1 초격자 패턴(5pa)에 함유된 블락커도 상기 제 2 초격자 패턴(5pb)에 함유된 블락커와 다를 수 있다. 이로써 각각의 트랜지스터의 성능을 최적화시킬 수 있다. 그 외의 구성은 도 2a 및 도 2b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 15를 참조하면, 제 1 초격자 패턴(5pa)는 제 1 소오스/드레인 패턴(SD1)의 하부면 뿐만 아니라 이의 측벽과도 접한다. 제 2 초격자 패턴(5pb)는 제 2 소오스/드레인 패턴(SD2)의 하부면 뿐만 아니라 이의 측벽과도 접한다. 상기 제 1 초격자 패턴(5pa)은 도 5a 및 도 5b의 단계에서 형성되지 않고, 도 8a 및 도 8b의 단계에서 제 1 리세스 영역(R1)을 형성한 후 제 1 소오스/드레인 패턴(SD1)을 형성하기 전에 상기 제 1 초격자 패턴(5pa)을 형성할 수 있다. 또한 제 2 초격자 패턴(5pb)도 제 2 리세스 영역(R2)을 형성한 후 제 2 소오스/드레인 패턴(SD2)을 형성하기 전에 형성될 수 있다. 상기 제 1 및 제 2 초격자 패턴들(5pa, 5pb)은 위치에 따라 일정한 두께로 콘포말하게 형성될 수 있다. 도 15에서는 상기 제 1 및 제 2 초격자 패턴들(5pa, 5pb)의 상단들이 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)의 상단들과 같은 높이로 그려졌으나, 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)이 상기 제 1 및 제 2 초격자 패턴들(5pa, 5pb)의 상단들 보다 돌출될 수도 있다. 또한 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)이 상기 제 1 및 제 2 초격자 패턴들(5pa, 5pb)의 상단들을 덮을 수도 있다. 상기 초격자 패턴들(5pa, 5pb)은 활성 핀들(AF1, AF2)과 활성 패턴들(AP1, AP2) 사이에 개재되지 않는다. 활성 핀들(AF1, AF2)은 활성 패턴들(AP1, AP2)과 연결된다. 그 외의 구성은 도 14a 및 도 14b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 16을 참조하면, 제 1 초격자 패턴(5pa)는 제 1 소오스/드레인 패턴(SD1)의 하부면과 접하고, 제 1 소오스/드레인 패턴(SD1)의 측벽을 덮지 않는다. 제 2 초격자 패턴(5pb)는 제 2 소오스/드레인 패턴(SD2)의 하부면과 접하고, 제 2 소오스/드레인 패턴(SD2)의 측벽을 덮지 않는다. 도 2a를 참조하면, 상기 초격자 패턴(5p)은 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)의 하부면들의 가장자리에서 제 3 두께(T3)를 가질 수 있고, 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)의 하부면들의 중심부 아래에서 제 4 두께(T4)를 가질 수 있다. 상기 제 4 두께(T4)는 상기 제 3 두께(T3) 보다 두꺼울 수 있다. 그 외의 구성은 도 15를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 17을 참조하면, 제 1 영역(NR)에서 제 1 초격자 패턴(5pa)의 높이는 제 2 영역(PR)에서 제 2 초격자 패턴(5pb)의 높이와 다를 수 있다. 제 1 초격자 패턴(5pa)이 보다 높을 수 있다. 제 1 소오스/드레인 패턴(SD1)의 하부면이 제 2 소오스/드레인 패턴(SD2)의 하부면 보다 높을 수 있다. 제 1 초격자 패턴(5pa)은 제 2 초격자 패턴(5pb)과 같은 두께를 가질 수 있다. 그 외의 구성은 도 14a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18은 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 18을 참조하면, 초격자 패턴(5p)이 제 1 영역(NR)에만 위치하고 제 2 영역(PR)에는 부재한다. 제 2 영역(PR)에서 제 2 게이트 절연막(GI2)이 제 2 활성 패턴(AP2)과 직접 접할 수 있다. 그 외의 구성은 도 12를 참조하여 설명한 바와 동일/유사할 수 있다. 도 18은 초격자 패턴(5p)이 필요한 곳에만 위치할 수 있다는 것을 보여준다. 예를 들면 NMOS 소자에서 소오스/드레인 패턴에 도핑된 인(P)이 주변 영역으로 확산되어 쇼트 채널 효과를 유발하거나 전하 이동도를 저하시킬 수 있다. 한편, PMOS 소자에서는 소오스/드레인 패턴을 구성하는 실리콘 게르마늄에 도핑된 붕소의 확산이 상대적으로 덜 일어날 수 있다. 따라서 도펀트의 확산에 의한 문제를 일으키는 영역에만 선택적으로 초격자 패턴(5p)을 형성하여 문제를 해결할 수 있다.
도 19는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 19를 참조하면, 제 1 영역(NR)과 제 2 영역(PR)에서 모두 기판(1)에 제 2 웰 영역(3n)이 형성된다. 그 외의 구성은 도 18을 참조하여 설명한 바와 동일/유사할 수 있다. 이 경우에는 제 1 영역(NR)에 초격자 패턴(5p)이 위치하여 제 1 소오스/드레인 패턴(SD1)에 도핑된 도펀트들의 이동을 확실히 막아주기에, 제 1 소오스/드레인 패턴(SD1)에 도핑된 불순물과 반대되는 도전형의 불순물로 도핑된 제 1 웰 영역(도 18의 3p)을 필요로 하지 않을 수 있다. 이 경우의 반도체 소자에서는 제 1 영역(NR)과 제 2 영역(PR)에서 모두 제 2 웰 영역(3n)이 형성되므로, 도 4a 및 도 4b에서 서로 다른 도전형의 웰 영역들(3p, 3n)을 형성하기 위한 마스크 패턴(ex. 포토레지스트 패턴)을 형성해줄 필요가 없다. 이로써 공정을 단순화시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 20을 참조하면, 수직형 전계효과 트랜지스터들이 개시될 수 있다. 구체적으로 제 1 영역(NR)에서 제 1 기판(1) 상에 초격자 패턴(5p)이 배치된다. 상기 초격자 패턴(5p) 상에 제 1 활성 패턴(AP1)이 배치된다. 상기 제 1 활성 패턴(AP1)은 상기 기판(1)의 상면에 수직한 방향으로 연장되는 기둥 형태를 가질 수 있다. 상기 제 1 활성 패턴(AP1)의 하부 측면은 제 1 소오스 패턴(S1)과 접할 수 있다. 상기 제 1 소오스 패턴(S1)은 상기 제 1 활성 패턴(AP1)의 하부를 둘러쌀 수 있다. 상기 제 1 소오스 패턴(S1)의 하부면은 상기 초격자 패턴(5p)과 접할 수 있다. 상기 제 1 소오스 패턴(S1)의 상부면 상에는 제 1 층간절연막(IL1)이 배치된다. 제 1 게이트 전극(GE1)은 상기 제 1 활성 패턴(AP1)의 중간 측면과 상기 제 1 층간절연막(IL1)의 상부면과 접할 수 있다. 상기 제 1 게이트 전극(GE1)은 'L'자형 단면을 가질 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 활성 패턴(AP1)의 중간 부분을 둘러쌀 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 1 활성 패턴(AP1) 사이에는 제 1 게이트 절연막(GI1)이 개재될 수 있다. 상기 제 1 게이트 절연막(GI1)은 연장되어 상기 제 1 게이트 전극(GE1)과 제 1 층간절연막(IL1) 사이에 개재될 수 있다. 상기 제 1 게이트 전극(GE1)은 보호막(PL)으로 덮일 수 있다. 상기 보호막(PL) 상에 제 2 층간절연막(IL2)이 배치될 수 있다. 상기 제 1 활성 패턴(AP1)의 상단에는 제 1 드레인 패턴(D1)이 배치될 수 있다. 상기 제 1 영역(NR)이 NMOS 트랜지스터 영역인 경우 상기 제 1 소오스 패턴(S1)과 상기 제 1 드레인 패턴(D1)은 예를 들면 인이 도핑된 실리콘 패턴일 수 있다.
제 2 영역(PR)에서 제 2 소오스 패턴(S2), 제 2 활성 패턴(AP2), 제 2 게이트 전극(GE2), 제 2 게이트 절연막(GI2) 및 제 2 드레인 패턴(D2)도 제 1 영역(NR)의 제 1 소오스 패턴(S1), 제 1 활성 패턴(AP1), 제 1 게이트 전극(GE1), 제 1 게이트 절연막(GI1) 및 제 1 드레인 패턴(D1) 동일/유사한 형태를 가질 수 있다. 상기 제 2 영역(PR)이 PMOS 트랜지스터 영역인 경우 상기 제 2 소오스 패턴(S2)과 상기 제 2 드레인 패턴(D2)은 예를 들면 붕소가 도핑된 실리콘 게르마늄 패턴일 수 있다. 그 외의 구성은 도 2a 및 2b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다.
도 21을 참조하면, 제 1 영역(NR)에 배치되는 제 1 초격자 패턴(5pa)의 제 5 두께(T5)는 제 2 영역(PR)에 배치되는 제 2 초격자 패턴(5pb)의 제 6 두께(T6)와 다를 수 있다. 상기 제 5 두께(T5)는 상기 제 6 두께(T6) 보다 두꺼울 수 있다. 상기 제 1 초격자 패턴(5pa)의 상부면의 높이는 상기 제 2 초격자 패턴(5pb)의 상부면과 같은 높이에 위치하되, 상기 제 1 초격자 패턴(5pa)의 하부면이 상기 제 2 초격자 패턴(5pb)의 하부면보다 낮을 수 있다. 또는 이와 반대로, 상기 제 1 초격자 패턴(5pa)과 상기 제 2 초격자 패턴(5pb)의 하부면들이 같은 높이에 위치하되 상부면들이 다른 높이에 위치할 수 있다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 도 1 내지 도 21의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 제 1 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 1 방향으로 길쭉한 제 1 활성 패턴;
    상기 제 1 활성 패턴 상의 제 1 초격자 패턴;
    상기 제 1 활성 패턴의 중심부 상에 배치되는 제 1 활성 핀;
    상기 제 1 활성 핀 상에 배치되는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극의 양측에서 상기 제 1 활성 핀을 관통하여 상기 제 1 초격자 패턴에 인접하는 제 1 소오스/드레인 패턴들을 포함하되,
    상기 제 1 초격자 패턴은, 교대로 반복하여 적층되는 제 1 반도체층들 및 제 1 블락커 함유층들을 포함하며,
    상기 제 1 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    하나의 제 1 반도체층과 하나의 제 1 블락커 함유층은 한 쌍을 이루며,
    상기 제 1 초격자 패턴은 1~10쌍의 상기 제 1 반도체층들 및 제 1 블락커 함유층들을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 층들은 각각 독립적으로 1~10nm의 두께를 가지고,
    상기 제 1 블락커 함유층들은 각각 독립적으로 1~5nm의 두께를 가지는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 초격자 패턴은 연장되어 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에 개재되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 1 소오스/드레인 패턴의 측면 및 하부면과 접하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 1 소오스/드레인 패턴의 하부면과 접하고 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에 개재되며,
    상기 제 1 초격자 패턴은 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에서 제 1 두께를 가지고, 상기 제 1 소오스/드레인 패턴과 상기 제 1 활성 패턴 사이에서 제 2 두께를 가지고,
    상기 제 1 두께는 상기 제 2 두께보다 큰 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 1 소오스/드레인 패턴의 하부면과 접하되 상기 제 1 소오스/드레인 패턴의 측면과 이격되고,
    상기 제 1 초격자 패턴은 상기 제 1 소오스/드레인 패턴의 가장자리 아래에서 보다 상기 제 1 소오스/드레인 패턴의 하부면의 중심 아래에서 더 두꺼운 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 1 활성 핀은 복수개의 수직 적층된 채널 패턴들을 포함하고,
    상기 제 1 게이트 전극은 연장되어 상기 채널 패턴들 사이 그리고, 상기 채널 패턴들 중 최하위 것과 상기 제 1 활성 패턴 사이에 개재되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 활성 핀은 복수개의 수직 적층된 채널 패턴들을 포함하고,
    상기 제 1 게이트 전극은 연장되어 상기 채널 패턴들 사이에 개재되고, 상기 채널 패턴들 중 최하위 것은 상기 제 1 초격자 패턴과 접하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 2 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 2 방향으로 길쭉한 제 2 활성 패턴;
    상기 제 2 활성 패턴 상의 제 2 초격자 패턴;
    상기 제 2 활성 패턴의 중심부 상에 배치되는 제 2 활성 핀;
    상기 제 2 활성 핀 상에 배치되는 제 2 게이트 전극; 및
    상기 제 2 게이트 전극의 양측에서 상기 제 2 활성 핀을 관통하여 상기 제 2 초격자 패턴에 인접하는 제 2 소오스/드레인 패턴들을 포함하되,
    상기 제 2 초격자 패턴은, 교대로 반복하여 적층되는 제 2 반도체층들 및 제 2 블락커 함유층들을 포함하며,
    상기 제 2 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 블락커 함유층은 상기 제 2 블락커 함유층과 다른 물질을 포함하는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 2 초격자 패턴과 다른 두께를 가지는 반도체 소자.
  13. 제 10 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 2 초격자 패턴과 다른 높이를 가지는 반도체 소자.
  14. 제 10 항에 있어서,
    상기 제 1 초격자 패턴은 상기 제 2 초격자 패턴과 같은 높이를 가지며,
    상기 제 1 소오스/드레인 패턴은 상기 제 1 초격자 패턴과 이격되고,
    상기 제 2 소오스/드레인 패턴은 상기 제 2 초격자 패턴과 접하는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 제 2 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 2 방향으로 길쭉한 제 2 활성 패턴;
    상기 제 2 활성 패턴의 중심부 상에 배치되는 제 2 활성 핀;
    상기 제 2 활성 핀 상에 배치되는 제 2 게이트 전극; 및
    상기 제 2 게이트 전극의 양측에서 상기 제 2 활성 핀을 관통하여 상기 제 2 활성 패턴과 접하는 제 2 소오스/드레인 패턴들을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제 1 영역에서 상기 기판에 배치되는 제 1 웰 영역; 및
    상기 제 2 영역에서 상기 기판에 배치되는 제 2 웰 영역을 포함하되,
    상기 제 1 웰 영역과 상기 제 2 웰 영역은 동일한 도전형의 불순물이 도핑되는 반도체 소자.
  17. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 제 1 영역에서 상기 기판의 상면으로부터 돌출되며, 상기 기판의 상면에 평행한 제 1 방향으로 길쭉한 제 1 활성 패턴;
    상기 제 1 활성 패턴 상의 제 1 초격자 패턴;
    상기 제 1 활성 패턴의 중심부 상에 배치되는 제 1 활성 핀;
    상기 제 1 활성 핀 상에 배치되는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극의 양측에서 상기 제 1 활성 핀을 관통하여 상기 제 1 초격자 패턴과 접하는 제 1 소오스/드레인 패턴들을 포함하되,
    상기 제 1 초격자 패턴은, 교대로 반복하여 적층되는 제 1 반도체층들 및 제 1 블락커 함유층들을 포함하며,
    상기 제 1 블락커 함유층들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하고,
    상기 제 1 초격자 패턴은 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에 개재되며,
    상기 제 1 초격자 패턴은 상기 제 1 활성 패턴과 상기 제 1 활성 핀 사이에서 제 1 두께를 가지고, 상기 제 1 소오스/드레인 패턴과 상기 제 1 활성 패턴 사이에서 제 2 두께를 가지고,
    상기 제 1 두께는 상기 제 2 두께보다 큰 반도체 소자.
  18. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 제 1 영역에서 상기 기판 내에 배치되는 제 1 초격자 영역;
    상기 제 2 영역에서 상기 기판 내에 배치되는 제 2 초격자 영역;
    상기 제 1 영역에서 상기 기판 상에 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극의 양측에 배치되는 제 1 소오스/드레인 부;
    상기 제 2 영역에서 상기 기판 상에 배치되는 제 2 게이트 전극; 및
    상기 제 2 게이트 전극의 양측에 배치되는 제 2 소오스/드레인 부를 포함하되,
    상기 제 1 초격자 영역과 상기 제 2 초격자 영역은 각각 블락커들을 포함하고,
    상기 블락커들은 산소, 탄소, 불소 및 질소 중 적어도 하나를 포함하고,
    상기 제 1 초격자 영역은 상기 제 1 소오스/드레인 부의 하부면의 중심 아래에서 제 1 두께를 가지고, 상기 제 1 소오스/드레인 부의 하부면의 가장자리 아래에서 제 2 두께를 가지고,
    상기 제 1 두께는 상기 제 2 두께와 다른 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제 1 초격자 영역과 상기 제 2 초격자 영역은 상기 제 1 소오스/드레인 부 및 상기 제 2 소오스/드레인 부의 측면들과 각각 접하는 반도체 소자.
  20. 제 18 항에 있어서,
    상기 제 1 초격자 영역에 포함된 블락커들은 상기 제 2 초격자 영역에 포함된 블락커들과 다른 반도체 소자.

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