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KR20210132918A - 노이즈 필터링 회로 및 이를 포함하는 전자 회로 - Google Patents

노이즈 필터링 회로 및 이를 포함하는 전자 회로 Download PDF

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KR20210132918A
KR20210132918A KR1020200051415A KR20200051415A KR20210132918A KR 20210132918 A KR20210132918 A KR 20210132918A KR 1020200051415 A KR1020200051415 A KR 1020200051415A KR 20200051415 A KR20200051415 A KR 20200051415A KR 20210132918 A KR20210132918 A KR 20210132918A
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South Korea
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transistor
terminal
noise filtering
circuit
noise
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임용
이종미
룬 로치
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삼성전자주식회사
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Abstract

노이즈 필터링을 효과적으로 수행하는 노이즈 필터링 회로 및 이를 포함하는 전자 회로가 제공된다. 몇몇 실시예에 따른 노이즈 필터링 회로는 기준 바이어스를 제1 입력단을 통해 입력 받고, 제2 입력단을 통해 출력 전압을 생성하는 증폭기, 증폭기의 출력단과 제2 입력단 사이에 연결되는 저항 성분 소자, 및 제2 입력단과 연결되는 노이즈 필터링 커패시터를 포함한다.

Description

노이즈 필터링 회로 및 이를 포함하는 전자 회로{Noise filtering and electric circuit comprising the same}
본 발명은 노이즈 필터링 회로 및 이를 포함하는 전자 회로에 관한 것이다.
전자 회로는 원하는 값의 전압 혹은 전류를 인가하기 위해 바이어스 회로를 필요로 한다. 전자 회로가 사용되는 다양한 환경에서 변화하는 전자 회로의 속성들(예를 들어, 트랜스컨덕턴스 gm, 출력 저항 ro, 미스매치, 게이트 누설 전류, 온도 등)에 따라, 바이어스 회로의 속성이 변할 수 있다.
이때, 다양한 환경에서도 회로의 속성이 변하지 않는 바이어스 회로가 필요하다. 다양한 환경에 대해 변화도가 낮은 바이어스 회로를 통해 원하는 전류 및/또는 전압을 제공할 수 있다.
하지만, 바이어스 회로에 의해 제공된 전류 및/또는 전압에 바이어스 회로에서 발생하는 열적(thermal) 노이즈 및/또는 1/f(flicker) 노이즈가 추가되어, 저잡음 회로 구성을 필요로 할 경우 노이즈 필터링을 효과적으로 수행할 노이즈 필터링 회로가 전자 회로 내에 포함되도록 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 커패시터나 바이어스를 받는 회로에 누설 전류가 있더라도 그 누설 전류를 보상함으로써 바이어스 전압을 원하는 전압으로 유지하여 노이즈 필터링을 효과적으로 수행하는 노이즈 필터링 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 노이즈 필터링을 효과적으로 수행하는 노이즈 필터링 회로를 포함하는 전자 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 노이즈 필터링 회로는, 기준 바이어스(Vin)를 제1 입력단(n1)을 통해 입력 받고, 출력단을 통해 증폭 출력 전압을 생성하고, 증폭 출력 전압을 바탕으로 생성된 출력 전압(Vout)을 제2 입력단(n2)을 통해 수신받는 증폭기(110), 증폭기의 출력단과 제2 입력단 사이에 연결되는 저항 성분 소자(NFR), 및 제2 입력단을 통해, 저항 성분 소자와 연결되는 커패시터(NFC)를 포함하는 노이즈 필터링 회로 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 노이즈 필터링 회로는, 기준 바이어스를 제1 입력단을 통해 입력 받는 증폭기, 증폭기의 제2 입력단과 연결된 일단과 증폭기의 출력단과 연결된 다른 일단을 포함하는 제1 커패시터, 일단은 출력단과 연결되고, 다른 일단은 필터링단과 연결되는 제1 저항 성분 소자, 일단은 제2 입력단과 연결되고, 다른 일단은 필터링단과 연결되는 제2 저항 성분 소자, 및 제1 저항 성분 소자와 제2 저항 성분 소자가 연결되는 필터링단과 연결되는 제2 커패시터를 포함하되, 필터링단을 통해, 기준 바이어스의 노이즈가 필터링된 출력 전압을 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 회로는, 기준 바이어스 생성 회로(200), 기준 바이어스 생성 회로에 의해 생성된 기준 바이어스를 입력 받는 노이즈 필터링 회로(100), 및 기준 바이어스의 노이즈를 필터링한 출력 바이어스를 필터링단을 통해 수신 받는 바이어스 수신 회로(300)를 포함하는 전자 회로에 있어서, 노이즈 필터링 회로는, 기준 바이어스를 입력 받는 제1 입력단과 기준 바이어스를 증폭하여 출력하는 출력단과, 필터링단과 연결된 제2 입력단을 포함하는 증폭기와, 출력단과 필터링단 사이에 연결되어, 기준 바이어스에 포함된 노이즈를 감소시키는 저항 성분 소자와, 필터링단과 연결되는 노이즈 필터링 커패시터를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 전자 회로를 예시적으로 도시한 블록도이다.
도 2 내지 도 5는 몇몇 실시예에 따른 제1 저항 성분 소자를 포함하는 노이즈 필터링 회로를 예시적으로 도시한 회로도들이다.
도 6 내지 도 15는 몇몇 실시예에 따른 제1 저항 성분 소자, 제2 저항 성분, 및 극점 보상 커패시터를 포함하는 노이즈 필터링 회로를 예시적으로 도시한 회로도들이다.
도 16은 몇몇 실시예에 따른 노이즈 필터링 회로 간의 주파수에 따른 전압 이득을 예시적으로 도시한 그래프이다.
도 17은 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 DAC(Digital to Analog Converter) 전자 회로를 예시적으로 도시한 그래프이다.
도 18은 몇몇 실시예에 노이즈 필터링 회로를 포함하는 낮은 하강 출력 레귤레이터(Low Drop Out regulator) 전자 회로를 예시적으로 도시한 그래프이다.
도 19는 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 데이터 리드 메모리 장치를 예시적으로 도시한 블록도이다.
도 20은 몇몇 실시예에 따른 도 19의 노이즈 필터링 회로를 포함하는 데이터 리드 메모리 장치를 예시적으로 도시한 회로도이다.
도 1은 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 전자 회로를 예시적으로 도시한 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 전자 회로(1)는 노이즈 필터링 회로(100), 기준 바이어스 생성 회로(200), 및 기준 바이어스 수신 회로(300)를 포함한다.
기준 바이어스 생성 회로(200)는 몇몇 실시예에 따른 노이즈 필터링 회로(100)와 제1 입력단(n1)을 통해 연결된다. 기준 바이어스 생성 회로(200)는 기준 바이어스를 생성하여 제1 입력단(n1)을 통해 노이즈 필터링 회로(100)에 전송한다.
기준 바이어스 수신 회로(300)는 몇몇 실시예에 따른 노이즈 필터링 회로(100)와 필터링단(n_filtering)을 통해 연결된다. 기준 바이어스 수신 회로(300)는 몇몇 실시예에 따른 노이즈 필터링 회로(100)를 통해 노이즈 필터링이 된 기준 바이어스를 필터링단(n_filtering)을 통해 수신한다.
몇몇 실시예에 따른 노이즈 필터링 회로(100)는 기준 바이어스 생성 회로(200)가 생성한 기준 바이어스 내 노이즈를 필터링한다. 높은 분해능(resolution)이 요구되는 전자 회로의 경우, 기준 바이어스에 포함된 노이즈가 전자 회로 전체 성능의 병목(bottleneck)이 될 수 있다. 따라서, 기준 바이어스에 포함된 노이즈에 대한 필터링이 요구된다.
몇몇 실시예에 따른 노이즈 필터링 회로(100)는 증폭기를 포함하는 피드백 회로를 구성함으로써, 필터링단(n_filtering)이나 바이어스 수신 회로(300)에서 발생하는 누설 전류로 인한 기준 바이어스 왜곡을 보상할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100)는 작은 면적에서 높은 저항을 구현하기 위해, 턴-오프(turn-off) 트랜지스터 및/또는 의사 저항(Pseudo resistor)을 포함할 수 있다. 기준 바이어스 생성 회로(200)로부터 생성된 기준 바이어스의 노이즈를 필터링하는 몇몇 실시예에 따른 노이즈 필터링 회로(100)의 구조와 동작을 이하의 도면들을 참고하여 자세히 살펴본다.
도 2 내지 도 5는 몇몇 실시예에 따른 제1 저항 성분 소자를 포함하는 노이즈 필터링 회로를 예시적으로 도시한 회로도들이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-1)는 증폭기(110), 제1 저항 성분 소자(NFR), 및 커패시터(NFC)를 포함한다.
몇몇 실시예에 따른 노이즈 필터링 회로(100a-1)의 증폭기(110)는 제1 입력단(n1)을 통해 기준 바이어스(Vin)를 입력 받고, 제2 입력단(n2)을 통해 출력 전압(Vout)을 입력 받아 출력단(n_output)에 증폭 전압을 출력한다. 출력 전압(Vout)이 전달되는 제2 입력단(n2)은 필터링단(n_filtering)과 같을 수 있다.
증폭기(110)는 제2 입력단(n2)을 통해 출력 전압(Vout)을 피드백 받아, 제1 입력단(n1)을 통해 입력 받는 기준 바이어스(Vin)와 동일한 레벨을 갖도록 조정할 수 있다. 즉, 바이어스 수신 회로(300)나 필터링단(n_filtering)에 누설 전류가 발생하더라도, 증폭기(110)를 이용한 피드백(feedback)을 통해 누설 전류를 보상하여 제2 입력단(n2) 혹은 필터링단(n_filtering)을 통해 전달되는 출력 전압(Vout)이 기준 바이어스(Vin)와 동일한 레벨을 가질 수 있다. 따라서, 기준 바이어스 생성 회로(200)에서 생성한 기준 바이어스(Vin)와 동일한 레벨의 출력 전압(Vout)을 기준 바이어스 수신 회로(300)가 제2 입력단(n2) 혹은 필터링단(n_filtering)을 통해 전달 받을 수 있다.
하지만, 기준 바이어스 수신 회로(300)가 수신하는 출력 전압(Vout)은 기준 바이어스(Vin) 자체의 노이즈와 기준 바이어스(Vin)가 전달되는 과정에서 발생하는 노이즈를 포함할 수 있다. 따라서, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-1)를 통해, 노이즈를 제거해야 한다. 이를 위해, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-1)는 증폭기(110) 외에 제1 저항 성분 소자(NFR)과 커패시터(NFC)를 더 포함할 수 있다.
자세히 살펴보면, 노이즈를 일정 대역폭(bandwidth)보다 높은 영역에서 필터링하면서 제2 입력단(n2)에 발생할 수 있는 누설 전류를 보상하기 위해, 증폭기(110)의 출력단(n_output)과 제2 입력단(n2) 사이에 제1 저항 성분 소자(NFR)이 연결될 수 있다.
제2 입력단(n2)에서 생성되는 누설 전류로 인해 출력 전압(Vout)의 레벨이 높아질 수 있다. 누설 전류로 인해 레벨이 높아진 출력 전압(Vout)은 제2 입력단(n2)을 통해 증폭기(110)로 입력된다. 이후, 증폭기(110)를 통해 증폭된 증폭 전압이 출력단(n_output)을 통해 전달된다. 이때, 출력단(n_output)을 통해 전달된 증폭 전압의 레벨은 누설 전류가 제1 저항 성분 소자(NFR)을 흐르면서, 감소될 수 있다. 즉, 증폭기(110)를 통한 피드백과 제1 저항 성분 소자(NFR), 및 커패시터(NFC)를 통해 누설 전류로 인한 효과를 감소 또는 상쇄시킴과 동시에 기준 바이어스(Vin) 자체의 노이즈와 기준 바이어스(Vin)가 전달되는 과정에서 발생하는 노이즈를 일정 대역폭(bandwidth)보다 높은 영역에서 필터링할 수 있다.
이때, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-1)가 효율적인 노이즈 필터링을 수행하기 위해, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 높은 커패시턴스 값은 갖는 커패시터(NFC)가 필요할 수 있다. 이를 통해, 필터링 대역폭(bandwidth)을 낮출 수 있다.
하지만, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 높은 커패시턴스 값을 갖는 커패시터(NFC)는 넓은 면적을 차지하게 된다. 따라서, 이하의 도 3 내지 도 5와 같이 몇몇 실시예에 따른 노이즈 필터링 회로에 포함된 제1 저항 성분 소자(NFR)을 턴-오프(turn-off) 및/또는 의사 저항(Pseudo resistor)으로 구성할 수 있다. 이하에서는 도 1 및 도 2를 통해 설명된 부분과 중복된 부분은 설명을 생략한다.
도 2 및 도 3을 참조하여, 제1 저항 성분 소자(NFR)을 턴-오프 PMOS 트랜지스터(NFTp)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100a-2)를 살펴본다.
PMOS 트랜지스터(NFTp)의 일단(예를 들어, 소스단)은 증폭기(110)의 출력단(n_output)과 연결된다. 또한, PMOS 트랜지스터(NFTp)의 다른 일단(예를 들어, 드레인단)은 출력 전압(Vout)이 전달되는 제2 입력단(n2)과 연결된다. 마지막으로, PMOS 트랜지스터(NFTp)의 게이트는 오프 전압(Voff_p)과 연결된다.
이때, 오프 전압(Voff_p)의 절대값은 PMOS 트랜지스터(NFTp)의 문턱 전압의 절대값보다 낮은 전압 레벨을 가질 수 있다. 따라서, PMOS 트랜지스터(NFTp)는 턴-오프 혹은 문턱 전압 이하(sub-threshold) 상태로 동작하여, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-2)가 매우 작은 면적을 갖는 PMOS 트랜지스터(NFTp)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-2)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
제1 저항 성분 소자(NFR)은 턴-오프 PMOS 트랜지스터(NFTp)에 제한되는 것은 아니고, 턴-오프 NMOS 트랜지스터(NFTn)로 구성될 수도 있다.
도 2 및 도 4를 참조하여, 제1 저항 성분 소자(NFR)을 턴-오프 NMOS 트랜지스터(NFTn)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100a-3)를 살펴본다.
NMOS 트랜지스터(NFTn)의 일단(예를 들어, 드레인단)은 증폭기(110)의 출력단(n_output)과 연결된다. 또한, NMOS 트랜지스터(NFTn)의 다른 일단(예를 들어, 소스단)은 출력 전압(Vout)이 전달되는 제2 입력단(n2)과 연결된다. 마지막으로, NMOS 트랜지스터(NFTn)의 게이트는 오프 전압(Voff_n)과 연결된다.
이때, 오프 전압(Voff_n)은 NMOS 트랜지스터(NFTn)의 문턱 전압보다 낮은 전압 레벨을 가질 수 있다. 따라서, NMOS 트랜지스터(NFTn)는 턴-오프 상태로 존재하여, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-3)가 매우 작은 면적을 갖는 NMOS 트랜지스터(NFTn)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-3)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
제1 저항 성분 소자(NFR)은 상술한 턴-오프 PMOS 트랜지스터(NFTp) 및/또는 턴-오프 NMOS 트랜지스터(NFTn)에 제한되는 것은 아니고, 의사 저항(Pseudo Resistor)으로 구성될 수도 있다.
도 2 및 도 5를 참조하여, 제1 저항 성분 소자(NFR)을 의사 저항(PR)으로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100a-4)를 살펴본다.
의사 저항(PR)은 PMOS 제1 트랜지스터(T1)와 PMOS 제2 트랜지스터(T2)가 서로 연결되어 구성될 수 있다. 더 자세히 살펴보면, 의사 저항(PR)의 PMOS 제1 트랜지스터(T1)의 일단(예를 들어, 소스단)과 의사 저항(PR)의 PMOS 제2 트랜지스터(T2)의 일단(예를 들어, 소스단)이 공통단(n_common)을 통해 서로 연결될 수 있다. 또한, PMOS 제1 트랜지스터(T1)의 게이트와 PMOS 제2 트랜지스터(T2)의 게이트는 모두 공통단(n_common)을 통해 서로 연결될 수 있다. 이때, PMOS 제1 트랜지스터(T1)의 다른 일단(예를 들어, 드레인단)은 증폭기(110)의 출력단(n_output)과 연결될 수 있다. 또한, PMOS 제2 트랜지스터(T2)의 다른 일단(예를 들어, 드레인단)은 제2 입력단(n2)과 연결될 수 있다.
즉, 의사 저항(PR)은 두 개의 다이오드가 연결된 형태를 가지며, 두 개의 다이오드가 순방향과 역방향으로 직렬 연결되어, 높은 저항을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-4)가 매우 작은 면적을 갖는 PMOS 트랜지스터(예를 들어, 제1 트랜지스터(T1)와 제2 트랜지스터(T2))로 구성된 의사 저항(PR)을 포함함으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100a-4)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
몇몇 실시예에 따른 도 2 내지 도 5의 노이즈 필터링 회로들(예를 들어, 100a-1 내지 100a-4)의 구성은 이에 제한되지 않고, 제1 저항 성분 소자(NFR)이 복수의 턴-오프 트랜지스터로 구성될 수 있다. 또한, 제1 저항 성분 소자(NFR)이 복수의 의사 저항으로 구성될 수도 있다. 또한, 제1 저항 성분 소자(NFR)이 복수의 의사 저항과 복수의 턴-오프 트랜지스터로 구성될 수도 있다.
상술한 몇몇 실시예에 따른 도 2 내지 도 5의 노이즈 필터링 회로들(예를 들어, 100a-1 내지 100a-4)은 증폭기(110)가 갖는 전압 이득으로 인해, 노이즈 필터링 대역폭(bandwidth)은 일반적인 RC 저역 통과 필터(Low Pass Filter)의 대역폭인 1/(RC) 보다 증가할 수 있다. 따라서, 상술한 몇몇 실시예에 따른 도 2 내지 도 5의 노이즈 필터링 회로들(예를 들어, 100a-1 내지 100a-4)의 증폭기(110)의 전압 이득 때문에 증가한 노이즈 필터링 대역폭(bandwidth)을 감소시키기 위해, 제2 저항 성분 소자 및 극점 보상 커패시터를 이용할 수 있다. 제2 저항 성분 소자 및 극점 보상 커패시터를 이용한 몇몇 실시예에 따른 노이즈 필터링 회로를 이하의 도 6 내지 도 15를 통해 살펴본다.
이하에서는, 상술한 설명과 중복되는 부분을 생략하고 설명한다.
도 6 내지 도 15는 몇몇 실시예에 따른 제1 저항 성분 소자, 제2 저항 성분 소자, 및 극점 보상 커패시터를 포함하는 노이즈 필터링 회로를 예시적으로 도시한 회로도들이다.
도 1 및 도 6을 참조하면, 몇몇 실시예에 따른 도 6의 노이즈 필터링 회로(100b-1)는 몇몇 실시예에 따른 도 2의 노이즈 필터링 회로(100a-1)와는 달리, 커패시터(PCC)와 제2 저항 성분 소자(PCR)을 더 포함한다.
몇몇 실시예에 따른 노이즈 필터링 회로(100b-1)의 극점 보상 커패시터(PCC)는 증폭기(110)의 출력단(n_output)과 제2 입력단(n2) 사이에 연결된다. 또한, 제2 저항 성분 소자(PCR)은 제2 입력단(n2)과 필터링단(n_filtering) 사이에 연결된다.
몇몇 실시예에 따른 노이즈 필터링 회로(100b-1)의 증폭기(110)는 제1 입력단(n1)을 통해 기준 바이어스(Vin)를 입력 받고, 기준 바이어스(Vin)와 제2 입력단(n2)의 바이어스 사이의 전압 레벨 차이를 증폭하여 출력단(n_output)에 증폭 전압을 출력한다. 증폭 전압은 제1 저항 성분 소자(NFR)과 커패시터(NFC)에 의해 노이즈가 필터링되어 필터링단(n_filtering)을 통해 출력 전압(Vout)으로 출력될 수 있다. 또한, 증폭 전압은 극점 보상 커패시터(PCC)와 제2 저항 성분 소자(PCR)에 의해 노이즈 필터링 대역폭(bandwidth)을 감소시킬 수 있다.
더 자세히는, 제2 저항 성분 소자(PCR)과 극점 보상 커패시터(PCC)가 존재하지 않는 몇몇 실시예에 따른 도 2의 노이즈 필터링 회로(100a-1)에 의해 생성된 출력 전압(Vout)은 수학식 1과 같다.
Figure pat00001
수학식 1
따라서, 몇몇 실시예에 따른 도 2의 노이즈 필터링 회로(100a-1)에 의한 노이즈 필터링 대역폭은 수학식 2와 같다.
Figure pat00002
수학식 2
수학식 1과 수학식 2의 A는 증폭기(110)의 전압 이득이고, FR은 제1 저항 성분 소자(NFR)의 저항 값이며, NFC는 커패시터(NFC)의 커패시턴스이다. 증폭기(110)의 전압 이득(A)은 매우 큰 값을 가지므로, 몇몇 실시예에 따른 도 2의 노이즈 필터링 회로(100a-1)에 의한 노이즈 필터링 대역폭은 일반적인 RC 저역 통과 필터의 대역폭보다 매우 큰 값을 가질 수 있다.
따라서, 증폭기(110)의 전압 이득(A)으로 인해 증가된 대역폭을 감소시키기 위해, 제2 저항 성분 소자(PCR)과 극점 보상 커패시터(PCC)가 연결되어, 노이즈 필터링 대역폭을 감소시킬 수 있다. 이때, 노이즈 필터링 대역폭을 효과적으로 감소시키기 위해, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR), 높은 커패시턴스 값을 갖는 커패시터(NFC), 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)과 높은 커패시턴스 값을 갖는 극점 보상 커패시터(PCC)가 연결될 수 있다.
하지만, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR), 높은 커패시턴스 값을 갖는 커패시터(NFC), 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)과 높은 커패시턴스 값을 갖는 극점 보상 커패시터(PCC)는 넓은 면적을 차지해, 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 전자 회로에 주어진 면적을 초과할 수 있다. 따라서, 이하의 도 7 내지 도 15와 같이 몇몇 실시예에 따른 노이즈 필터링 회로에 포함된 제1 저항 성분 소자(NFR)과 제2 저항 성분 소자(PCR)을 턴-오프(turn-off) 및/또는 의사 저항(Pseudo resistor)으로 구성할 수 있다. 이하에서는 상술한 설명과 중복된 부분은 설명을 생략한다.
도 6 및 도 7을 참조하여, 제1 저항 성분 소자(NFR)을 턴-오프 PMOS 트랜지스터(NFTp)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-2)를 살펴본다.
PMOS 트랜지스터(NFTp)의 일단(예를 들어, 소스단)은 증폭기(110)의 출력단(n_output)과 연결된다. 또한, PMOS 트랜지스터(NFTp)의 다른 일단(예를 들어, 드레인단)은 출력 전압(Vout)이 전달되는 필터링단(n_filtering)과 연결된다. 마지막으로, PMOS 트랜지스터(NFTp)의 게이트는 오프 전압(Voff_p)과 연결된다.
이때, 오프 전압(Voff_p)의 절대값은 PMOS 트랜지스터(NFTp)의 문턱 전압의 절대값보다 낮은 전압 레벨을 가질 수 있다. 따라서, PMOS 트랜지스터(NFTp)는 턴-오프 혹은 문턱 전압 이하 상태로 동작하여, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-2)가 매우 작은 면적을 갖는 PMOS 트랜지스터(NFTp)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-2)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
제1 저항 성분 소자(NFR)이 아닌, 제2 저항 성분 소자(PCR)이 턴-오프 PMOS 트랜지스터로 구성될 수도 있다.
도 6 및 도 8을 참조하여, 제2 저항 성분 소자(PCR)을 턴-오프 PMOS 극점 보상 트랜지스터(PCTp)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-3)를 살펴본다.
PMOS 극점 보상 트랜지스터(PCTp)의 일단(예를 들어, 소스단)은 제2 입력단(n2)과 연결된다. 또한, PMOS 극점 보상 트랜지스터(PCTp)의 다른 일단(예를 들어, 드레인단)은 출력 전압(Vout)이 전달되는 필터링단(n_filtering)과 연결된다. 마지막으로, PMOS 극점 보상 트랜지스터(PCTp)의 게이트는 오프 전압(Voff_p)과 연결된다.
이때, 오프 전압(Voff_p)의 절대값은 PMOS 극점 보상 트랜지스터(PCTp)의 문턱 전압의 절대값보다 낮은 전압 레벨을 가질 수 있다. 따라서, PMOS 극점 보상 트랜지스터(PCTp)는 턴-오프 상태로 존재하여, 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-3)가 매우 작은 면적을 갖는 PMOS 극점 보상 트랜지스터(PCTp)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-3)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다.
몇몇 실시예에 따른 노이즈 필터링 회로에서, 제1 저항 성분 소자(NFR)과 제2 저항 성분 소자(PCR)이 모두 턴-오프 PMOS 트랜지스터로 구성될 수 있다.
도 6 및 도 9를 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-4)는 제1 저항 성분 소자(NFR)을 턴-오프 PMOS 트랜지스터(NFTp)로 구성하고, 제2 저항 성분 소자(PCR)을 턴-오프 PMOS 극점 보상 트랜지스터(PCTp)로 구성될 수 있다. 각각의 턴-오프 PMOS 트랜지스터(NFTp)와 턴-오프 PMOS 극점 보상 트랜지스터(PCTp)의 구성과 동작은 상술한 설명과 중복되므로 설명을 생략한다.
몇몇 실시예에 따른 노이즈 필터링 회로(100b-4)가 매우 작은 면적을 갖는 PMOS 트랜지스터(NFTp)와 PMOS 극점 보상 트랜지스터(PCTp)로 구성될 수 있다. 따라서, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-4)를 포함하는 전자 회로에 주어진 면적 내에서, PMOS 트랜지스터(NFTp)가 높은 저항 값을 갖는 제1 저항 성분 소자(NFR) 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-4)를 포함하는 전자 회로에 주어진 면적 내에서, PMOS 극점 보상 트랜지스터(PCTp)가 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다.
도 7 내지 도 9를 설명한 것과는 다르게, 턴-오프 트랜지스터를 NMOS 트랜지스터로 구성할 수도 있다.
도 6 및 도 10을 참조하여, 제1 저항 성분 소자(NFR)을 턴-오프 NMOS 트랜지스터(NFTn)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-5)를 살펴본다.
NMOS 트랜지스터(NFTn)의 일단(예를 들어, 드레인단)은 증폭기(110)의 출력단(n_output)과 연결된다. 또한, NMOS 트랜지스터(NFTn)의 다른 일단(예를 들어, 소스단)은 출력 전압(Vout)이 전달되는 필터링단(n_filtering)과 연결된다. 마지막으로, NMOS 트랜지스터(NFTn)의 게이트는 오프 전압(Voff_n)과 연결된다.
이때, 오프 전압(Voff_n)의 절대값은 NMOS 트랜지스터(NFTn)의 문턱 전압보다 낮은 전압 레벨을 가질 수 있다. 따라서, NMOS 트랜지스터(NFTn)는 턴-오프 혹은 문턱 전압 이하 상태로 동작하여, 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-5)가 매우 작은 면적을 갖는 NMOS 트랜지스터(NFTn)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-5)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
제1 저항 성분 소자(NFR)이 아닌, 제2 저항 성분 소자(PCR)이 턴-오프 NMOS 트랜지스터로 구성될 수도 있다.
도 6 및 도 11을 참조하여, 제2 저항 성분 소자(PCR)을 턴-오프 NMOS 극점 보상 트랜지스터(PCTn)로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-6)를 살펴본다.
NMOS 극점 보상 트랜지스터(PCTN)의 일단(예를 들어, 드레인단)은 제2 입력단(n2)과 연결된다. 또한, NMOS 극점 보상 트랜지스터(PCTN)의 다른 일단(예를 들어, 소스단)은 출력 전압(Vout)이 전달되는 필터링단(n_filtering)과 연결된다. 마지막으로, NMOS 극점 보상 트랜지스터(PCTN)의 게이트는 오프 전압(Voff_n)과 연결된다.
이때, 오프 전압(Voff_n)은 NMOS 극점 보상 트랜지스터(PCTN)의 문턱 전압보다 낮은 전압 레벨을 가질 수 있다. 따라서, NMOS 극점 보상 트랜지스터(PCTN)는 턴-오프 상태로 존재하여, 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)과 같은 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-6)가 매우 작은 면적을 갖는 NMOS 극점 보상 트랜지스터(PCTN)로 구성됨으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-6)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다.
몇몇 실시예에 따른 노이즈 필터링 회로에서, 제1 저항 성분 소자(NFR)과 제2 저항 성분 소자(PCR)이 모두 턴-오프 NMOS 트랜지스터로 구성될 수 있다.
도 6 및 도 12를 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-7)는 제1 저항 성분 소자(NFR)을 턴-오프 NMOS 트랜지스터(NFTn)로 구성하고, 제2 저항 성분 소자(PCR)을 턴-오프 NMOS 극점 보상 트랜지스터(PCTn)로 구성될 수 있다. 각각의 턴-오프 NMOS 트랜지스터(NFTn)와 턴-오프 NMOS 극점 보상 트랜지스터(PCTn)의 구성과 동작은 상술한 설명과 중복되므로 설명을 생략한다.
몇몇 실시예에 따른 노이즈 필터링 회로(100b-7)가 매우 작은 면적을 갖는 NMOS 트랜지스터(NFTn)와 NMOS 극점 보상 트랜지스터(PCTN)로 구성될 수 있다. 따라서, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-7)를 포함하는 전자 회로에 주어진 면적 내에서, NMOS 트랜지스터(NFTn)가 높은 저항 값을 갖는 제1 저항 성분 소자(NFR) 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-7)를 포함하는 전자 회로에 주어진 면적 내에서, NMOS 극점 보상 트랜지스터(PCTN)가 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다.
몇몇 실시예에 따른 도 7 내지 도 12의 노이즈 필터링 회로(100b-2 내지 100b-7)와는 달리, 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)은 상술한 턴-오프 PMOS 트랜지스터(NFTp) 및/또는 턴-오프 NMOS 트랜지스터(NFTn)에 제한되는 것은 아니고, 의사 저항(Pseudo Resistor)으로 구성될 수도 있다.
몇몇 실시예에 따른 노이즈 필터링 회로 내의 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)이 턴-오프 트랜지스터로 구성되는 것에 제한되지는 않는다. 이하의 도 13 내지 도 15를 참조하여, 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)을 의사 저항(PR)으로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-8 내지 100b-10)를 살펴본다.
도 6 및 도 13을 참조하여, 제1 저항 성분 소자(NFR)을 제1 의사 저항(PR1)으로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-8)를 살펴본다.
제1 의사 저항(PR1)은 PMOS 제1 트랜지스터(T1)와 PMOS 제2 트랜지스터(T2)가 서로 연결되어 구성될 수 있다. 더 자세히 살펴보면, 제1 의사 저항(PR1)의 PMOS 제1 트랜지스터(T1)의 일단(예를 들어, 소스단)과 제1 의사 저항(PR1)의 PMOS 제2 트랜지스터(T2)의 일단(예를 들어, 소스단)이 공통단(n_common)을 통해 서로 연결될 수 있다. 또한, PMOS 제1 트랜지스터(T1)의 게이트와 PMOS 제2 트랜지스터(T2)의 게이트는 모두 공통단(n_common)을 통해 서로 연결될 수 있다. 이때, PMOS 제1 트랜지스터(T1)의 다른 일단(예를 들어, 드레인단)은 증폭기(110)의 출력단(n_output)과 연결될 수 있다. 또한, PMOS 제2 트랜지스터(T2)의 다른 일단(예를 들어, 드레인단)은 제2 입력단(n2)과 연결될 수 있다.
즉, 제1 의사 저항(PR1)은 두 개의 다이오드가 연결된 형태를 가지며, 두 개의 다이오드가 순방향 및 역방향으로 직렬 연결된 높은 저항을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-8)가 매우 작은 면적을 갖는 PMOS 트랜지스터(예를 들어, 제1 트랜지스터(T1)와 제2 트랜지스터(T2))로 구성된 제1 의사 저항(PR1)을 포함함으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-8)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제1 저항 성분 소자(NFR)의 역할을 수행할 수 있다.
도 6 및 도 14를 참조하여, 제2 저항 성분 소자(PCR)을 제2 의사 저항(PR2)으로 구성한 몇몇 실시예에 따른 노이즈 필터링 회로(100b-9)를 살펴본다.
제2 의사 저항(PR2)은 PMOS 제1 트랜지스터(T1)와 PMOS 제2 트랜지스터(T2)가 서로 연결되어 구성될 수 있다. 더 자세히 살펴보면, 제2 의사 저항(PR2)의 PMOS 제1 트랜지스터(T1)의 일단(예를 들어, 소스단)과 제2 의사 저항(PR2)의 PMOS 제2 트랜지스터(T2)의 일단(예를 들어, 소스단)이 공통단(n_common)을 통해 서로 연결될 수 있다. 또한, PMOS 제1 트랜지스터(T1)의 게이트와 PMOS 제2 트랜지스터(T2)의 게이트는 모두 공통단(n_common)을 통해 서로 연결될 수 있다. 이때, PMOS 제1 트랜지스터(T1)의 다른 일단(예를 들어, 드레인단)은 제2 입력단(n2)과 연결될 수 있다. 또한, PMOS 제2 트랜지스터(T2)의 다른 일단(예를 들어, 드레인단)은 필터링단(n_filtering)과 연결될 수 있다.
즉, 제2 의사 저항(PR2)은 두 개의 다이오드가 연결된 형태를 가지며, 두 개의 다이오드가 순방향 및 역방향으로 직렬 연결된 높은 저항을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다. 또한, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-9)가 매우 작은 면적을 갖는 PMOS 트랜지스터(예를 들어, 제1 트랜지스터(T1)와 제2 트랜지스터(T2))로 구성된 제2 의사 저항(PR2)을 포함함으로써, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-9)를 포함하는 전자 회로에 주어진 면적 내에서 높은 저항 값을 갖는 제2 저항 성분 소자(PCR)의 역할을 수행할 수 있다.
도 6 및 도 15를 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(100b-10)의 제1 저항 성분 소자(NFR) 및 제2 저항 성분 소자(PCR) 모두 각각의 제1 의사 저항(PR1)과 제2 의사 저항(PR2)으로 구성될 수 있다. 몇몇 실시예에 따른 노이즈 필터링 회로(100b-10)의 제1 의사 저항(PR1)과 제2 의사 저항(PR2)의 구성과 동작은 상술한 몇몇 실시예에 따른 도 13과 도 14의 노이즈 필터링 회로(100b-8과 100b-9)을 통한 설명과 중복되므로 설명을 생략한다.
몇몇 실시예에 따른 도 6 내지 도 15의 노이즈 필터링 회로들(예를 들어, 100b-1 내지 100b-10)의 구성은 이에 제한되지 않고, 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)이 복수의 턴-오프 트랜지스터로 구성될 수 있다. 또한, 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)이 복수의 의사 저항으로 구성될 수도 있다. 또한, 제1 저항 성분 소자(NFR) 및/또는 제2 저항 성분 소자(PCR)이 복수의 의사 저항과 복수의 턴-오프 트랜지스터로 구성될 수도 있다.
도 16은 몇몇 실시예에 따른 노이즈 필터링 회로 간의 주파수에 따른 전압 이득을 예시적으로 도시한 그래프이다.
도 1 내지 도 16을 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4 중 어느 하나)와 몇몇 실시예에 따른 다른 노이즈 필터링 회로(예를 들어, 100b-1 내지 100b-15 중 어느 하나)의 전압 이득(dB)을 비교한 그래프이다.
몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4 중 어느 하나)의 주파수에 따른, 기준 바이어스(Vin)에 대한 출력 전압(Vout)의 전압 이득을 데시벨(dB)로 나타낸 그래프는 일점 쇄선(100a)와 같다.
몇몇 실시예에 따른 다른 노이즈 필터링 회로(예를 들어, 100b-1 내지 100b-15 중 어느 하나)의 주파수에 따른, 기준 바이어스(Vin)에 대한 출력 전압(Vout)의 전압 이득을 데시벨(dB)로 나타낸 그래프는 실선(100b)와 같다.
도 16에 도시된 그래프와 같이, 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4 중 어느 하나)의 증폭기(110)의 전압 이득(A)으로 인해, 노이즈 필터링 대역폭(예를 들어, 그래프에서 약 20Hz)이 상대적으로 큰 값을 가질 수도 있다.
하지만, 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100b-1 내지 100b-15 중 어느 하나)와 같이, 제2 저항 성분 소자(PCR) 및/또는 극점 보상 커패시터(PCC)를 이용하여, 노이즈 필터링 대역폭(예를 들어, 그래프에서 약 2Hz)을 감소시킬 수 있다.
도 16의 100a 그래프는 몇몇 실시예에 따른 도 3의 노이즈 필터링 회로(100a-2) 를 포함하는 노이즈 필터링 회로에서 측정된 그래프이며, 100b 그래프는 몇몇 실시예에 따른 도 9의 노이즈 필터링 회로(100b-4)를 포함하는 노이즈 필터링 회로에서 측정된 그래프로, 본 발명의 전압 이득이 이에 제한되지 않음은 당연한다.
예를 들어, 도 16의 100a 그래프가 도출된, 도 3의 노이즈 필터링 회로(100a-2)의 PMOS 트랜지스터(NFTp)는 약 40기가옴(GOhm)의 저항을 가질 수 있다. 또한, 커패시터(NFC)는 4pF을 가질 수 있다. 또한, 증폭기(110)의 이득은 약 20배일 수 있다. 또한, 인가 전압(Vin)은 약 0.4V일 수 있으며, 이에 따른 도 16의 100a 그래프의 극점은 20.9Hz일 수 있다.
또한, 예를 들어, 도16의 100b 그래프가 도출된, 도 9의 노이즈 필터링 회로(100b-4)의 PMOS 트랜지스터(NFTp 및 PCTp)는 약 40기가옴(GOhm)의 저항을 가질 수 있다. 또한, 커패시터(NFC)는 4pF을 가질 수 있다. 또한, 극점 보상 커패시터(PCC)는 8pF을 가질 수 있다. 또한, 증폭기(110)의 이득은 약 20배일 수 있다. 또한, 인가 전압(Vin)은 약 0.4V일 수 있으며, 이에 따른 도 16의 100b 그래프의 극점은 1.99Hz일 수 있다.
도 17은 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 DAC(Digital to Analog Converter) 전자 회로를 예시적으로 도시한 그래프이다.
도 1 및 도 17을 참조하면, DAC 전자 회로(2)는 기준 바이어스 생성 회로(200-1), 기준 전류원(210), 몇몇 실시예에 따른 노이즈 필터링 회로(100), 및 기준 바이어스 수신 회로(300-1)를 포함한다. 몇몇 실시예에 따른 노이즈 필터링 회로(100)는 상술한 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4와, 100b-1 내지 100b-10) 중 어느 하나를 포함할 수 있다.
몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 DAC 전자 회로(2)는 제1 입력단(n1)을 통해, 기준 바이어스 생성 회로(200-1)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다. 기준 바이어스 생성 회로(200-1)에는 기준 전류원(210)에서 생성된 기준 전류(IREF)가 흐르도록 제1 입력단(n1)에 바이어스가 생성될 수 있다. 또한, 몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 DAC 전자 회로는 필터링단(n_filtering)을 통해 기준 바이어스 수신 회로(300-1)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다.
기준 바이어스 생성 회로(200-1)는 레퍼런스 저항(RR)과 레퍼런스 트랜지스터(RT)를 포함한다. 레퍼런스 저항(RR)의 일단은 전원 전압(VDD)과 연결되며, 레퍼런스 저항(RR)의 다른 일단은 레퍼런스 트랜지스터(RT)의 소스단과 연결될 수 있다. 또한, 레퍼런스 트랜지스터(RT)의 게이트와 레퍼런스 트랜지스터(RT)의 드레인단은 서로 연결될 수 있다. 레퍼런스 트랜지스터(RT)는 레퍼런스 전류(Ir)가 흐르도록 제1 입력단(n1)의 바이어스 즉 기준 바이어스가 정해질 수 있다.
몇몇 실시예에 따른 노이즈 필터링 회로(100)는 제1 입력단(n1)을 통해 전송 받은 기준 바이어스의 노이즈를 필터링하여 필터링단(n_filtering)을 통해 기준 바이어스 수신 회로(300)로 출력 전압을 전송한다.
기준 바이어스 수신 회로(300)는 일단에 전원 전압(VDD)과 연결된 제1 내지 제n 저항(R1 내지 Rn)을 포함한다. 각각의 제1 저항(R1) 내지 제n 저항(Rn)의 다른 일단은 각각 제1 복사 트랜지스터(CT1) 내지 제n 복사 트랜지스터(CTn)의 소스단과 연결된다. 제1 복사 트랜지스터(CT1) 내지 제n 복사 트랜지스터(CTn)의 게이트는 모두 필터링단(n_filtering)과 연결되어, 노이즈가 필터링된 기준 바이어스 즉, 출력 전압을 수신할 수 있다.
제1 복사 트랜지스터(CT1) 내지 제n 복사 트랜지스터(CTn)는 필터링단(n_filtering)을 통해 수신한 출력 전압을 통해 게이트 전압을 공급받아, 각각의 제1 복사 전류(Ic1) 내지 제n 복사 전류(Icn)를 각각의 제1 메인 회로(310) 내지 제n 메인 회로(312)로 전송할 수 있다.
제1 메인 회로(310) 내지 제n 메인 회로(312)는 레퍼런스 전류(Ir)를 필요로 하는 그 어떤 회로일 수 있다. 예를 들어, 제1 메인 회로(310) 내지 제n 메인 회로(312)는 연속 시간 델타-시그마 모듈레이터(countinuous time delta-sigma modulator)일 수 있다.
몇몇 실시예에 다른 노이즈 필터링 회로(100)가 이용되는 DAC 전자 회로(2)가 본 도면에 제한되지 않음은 당연한다.
도 18은 몇몇 실시예에 노이즈 필터링 회로를 포함하는 낮은 하강 출력 레귤레이터(Low Drop Out regulator) 전자 회로를 예시적으로 도시한 그래프이다.
도 1 및 도 18을 참조하면, 낮은 하강 출력 레귤레이터 전자 회로(3)는 기준 바이어스 생성 회로(200-2), 몇몇 실시예에 따른 노이즈 필터링 회로(100), 및 기준 바이어스 수신 회로(300-2)를 포함한다. 몇몇 실시예에 따른 노이즈 필터링 회로(100)는 상술한 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4와, 100b-1 내지 100b-10) 중 어느 하나를 포함할 수 있다.
몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 낮은 하강 출력 레귤레이터 전자 회로(3)는 제1 입력단(n1)을 통해, 기준 바이어스 생성 회로(200-2)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다. 또한, 몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 낮은 하강 출력 레귤레이터 전자 회로는 필터링단(n_filtering)을 통해 기준 바이어스 수신 회로(300-2)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다.
몇몇 실시예에 따른 노이즈 필터링 회로(100)는 제1 입력단(n1)을 통해 전송 받은 기준 바이어스의 노이즈를 필터링하여 필터링단(n_filtering)을 통해 기준 바이어스 수신 회로(300-2)로 출력 전압을 전송한다.
기준 바이어스 수신 회로(300-2)는 필터링단(n_filtering)을 통해 수신한 바이어스를 입력 받아, 레귤레이팅 전압(Vreg)할 수 있다.
더 자세히는, 기준 바이어스 수신 회로(300-2)는 레귤레이팅 증폭기(305), 레귤레이팅 트랜지스터(LDT), 제1 레귤레이팅 저항(LDR1), 및 제2 레귤레이팅 저항(LDR2)를 포함한다.
레귤레이팅 증폭기(305)는 (-) 단을 통해 필터링단(n_filtering)의 출력을 수신하고, 출력을 통해 레귤레이팅 트랜지스터(LDT)를 게이팅시킨다. 레귤레이팅 트랜지스터(LDT)의 소스는 전원 전압(VDD)과 연결될 수 있다. 레귤레이팅 트랜지스터(LDT)의 드레인은 레귤레이팅 전압(Vreg)를 출력할 수 있다. 이때, 레귤레이팅 트랜지스터(LDT)의 드레인은 제1 레귤레이팅 저항(LDR1)의 일단과 연결될 수 있다. 제1 레귤레이팅 저항(LDR1)의 다른 일단은 레귤레이팅 증폭기(305)의 (+) 단 즉, 필터링단(n_filtering)과 연결될 수 있다. 제2 레귤레이팅 저항(LDR2)의 일단은 접지되고 다른 일단은 (+) 단 즉, 필터링단(n_filtering)과 연결될 수 있다.
즉, 기준 바이어스 수신 회로(300-2)는 복수의 레귤레이팅 저항들(LDR1과 LDR2)의 저항값을 조절함으로써, 레귤레이팅 전압(Vreg)을 조절할 수 있다.
몇몇 실시예에 다른 노이즈 필터링 회로(100)가 이용되는 낮은 하강 출력 레귤레이터 전자 회로는 본 도면에 제한되지 않음은 당연한다.
도 19는 몇몇 실시예에 따른 노이즈 필터링 회로를 포함하는 데이터 리드 메모리 장치를 예시적으로 도시한 블록도이다. 도 20은 몇몇 실시예에 따른 도 19의 노이즈 필터링 회로를 포함하는 데이터 리드 메모리 장치를 예시적으로 도시한 회로도이다.
도 1, 도 19 및 도 20을 참조하면, 몇몇 실시예에 따른 노이즈 필터링 회로(100)를 포함하는 데이터 리드 메모리 장치(4)는 기준 바이어스 생성 회로(200-3), 몇몇 실시예에 따른 노이즈 필터링 회로(100), 및 기준 바이어스 수신 회로(300-3)를 포함한다. 몇몇 실시예에 따른 노이즈 필터링 회로(100)는 상술한 몇몇 실시예에 따른 노이즈 필터링 회로(예를 들어, 100a-1 내지 100a-4와, 100b-1 내지 100b-10) 중 어느 하나를 포함할 수 있다.
몇몇 실시예에 따른 노이즈 필터링 회로(100)를 포함하는 데이터 리드 메모리 장치(4)는 또한, 보상부(400), 클램핑부(410), 및 메모리 셀(420)을 포함한다.
도 19에 도시된 메모리 셀(420)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기서, 저항성 메모리 셀(420)이 PRAM인 경우에는, 저항성 메모리 셀(420)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀(420)이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0.5Ca0.5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
보상부(400)는 센싱 노드(SN1)에 보상 전류(Ib)를 제공한다. 구체적으로, 보상부(400)는 선택된 저항성 메모리 셀(420)을 관통하여 흐르는 셀 전류(Ic)에 의해 발생하는 센싱 노드(SN1)의 레벨 감소를 보상하기 위해, 센싱 노드(SN1)에 제1 보상 전류(Ib)를 제공한다.
이러한 보상부(400)는 도 20에서 도시된 바와 같이, 레퍼런스 트랜지스터(RT), 전압원(220), 몇몇 실시예에 따른 노이즈 필터링 회로(100), 및 제1 복사 트랜지스터(CT1)를 포함할 수 있다.
더 자세히는, 레퍼런스 트랜지스터(RT)의 소스단이 전원 전압(VDD)과 연결되고, 레퍼런스 트랜지스터(RT)의 게이트는 제1 입력단(n1)을 통해 전압원(220)과 연결될 수 있다. 이를 통해, 기준 바이어스 생성 회로(200-3)가 생성한 기준 바이어스는 제1 입력단(n1)을 통해 몇몇 실시예에 따른 노이즈 필터링 회로(100)로 전달될 수 있다. 이후, 기준 바이어스는 노이즈 필터링 회로(100)를 통해 노이즈가 필터링된 출력 전압을 필터링단(n_filtering)을 통해 제1 복사 트랜지스터(CT1)에 전달할 수 있다. 제1 복사 트랜지스터(CT1)의 소스단은 전원 전압(VDD)과 연결되며, 제1 보상 전류(Ib)를 생성할 수 있다. 즉, 보상부(400)는 전류 미러(current mirror) 형태일 수 있다.
몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 데이터 리드 메모리 장치(4)는 제1 입력단(n1)을 통해, 기준 바이어스 생성 회로(200-3)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다. 또한, 몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 데이터 리드 메모리 장치(4)는 필터링단(n_filtering)을 통해 기준 바이어스 수신 회로(300-3)와 몇몇 실시예에 따른 노이즈 필터링 회로(100)가 연결될 수 있다.
몇몇 실시예에 노이즈 필터링 회로(100)를 포함하는 데이터 리드 메모리 장치(4)에서 클램핑부(410)는 저항성 메모리 셀(420)에 클램핑 바이어스(VCMP(t))를 제공한다. 특히, 클램핑 바이어스(VCMP(t))는 리드 구간동안, 시간에 따라 변경된다. 클램핑 바이어스(VCMP(t))의 형상은 여러가지일 수 있다. 예를 들어, 클램핑 바이어스(VCMP(t))는 시간에 따라 증가할 수 있다. 또는, 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다.
센스 앰프(OP1)는 센싱 노드(SN1)에 연결되고, 센싱 노드(SN1)의 레벨 변화를 센싱한다. 구체적으로, 센스 앰프(OP1)는 센싱 노드(SN1)의 레벨과 기준 레벨을 비교하여, 비교 결과를 출력한다. 센스 앰프(OP1)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다. 센스 앰프(OP1)는 제1 트랜지스터(MN1)의 게이트와 연결되어, 센스 앰프(OP1)의 출력 전압이 제1 트랜지스터(MN1)으로 전달된다. 제1 트랜지스터(MN1)은 보상 전류(Ib)를 수신할 수 있다.
몇몇 실시예에 다른 노이즈 필터링 회로(100)가 이용되는 데이터 리드 메모리 장치(4)는 본 도면에 제한되지 않음은 당연한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 노이즈 필터링 회로 110: 증폭기 200: 기준 바이어스 생성 회로 300: 기준 바이어스 수신 회로 FR: 제1 저항 성분 소자 NFC: 노이즈 필터링 커패시터 PCC: 극점 보상 커패시터 PCR: 제2 저항 성분 소자

Claims (20)

  1. 기준 바이어스(Vin)를 제1 입력단(n1)을 통해 입력 받고, 출력단을 통해 증폭 출력 전압을 생성하고, 상기 증폭 출력 전압을 바탕으로 생성된 출력 전압(Vout)을 제2 입력단(n2)을 통해 수신받는 증폭기(110);
    상기 증폭기의 출력단과 상기 제2 입력단 사이에 연결되는 저항 성분 소자(NFR); 및
    상기 제2 입력단을 통해, 상기 저항 성분 소자와 연결되는 커패시터(NFC)를 포함하는 노이즈 필터링 회로.
  2. 제 1항에 있어서,
    상기 저항 성분 소자는 트랜지스터로 구성되며,
    상기 트랜지스터의 일단은 상기 출력단에 연결되고, 상기 트랜지스터의 다른 일단은 상기 제2 입력단과 상기 커패시터에 함께 연결되며, 상기 트랜지스터의 게이트는 상기 트랜지스터가 오프되는 오프 전압과 연결되는 노이즈 필터링 회로.
  3. 제 2항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터(NFTn)로 구성된 노이즈 필터링 회로.
  4. 제 2항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터(NFTp)로 구성된 노이즈 필터링 회로.
  5. 제 1항에 있어서,
    상기 저항 성분 소자는 의사 저항(Pseudo Resistor)으로 구성되는 노이즈 필터링 회로.
  6. 제 5항에 있어서,
    상기 의사 저항은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함하며,
    상기 제1 트랜지스터의 일단은 상기 출력단과 연결되고, 상기 제1 트랜지스터의 다른 일단과 게이트는 공통단에 연결되며,
    상기 제2 트랜지스터의 일단은 상기 제2 입력단과 상기 커패시터에 함께 연결되고, 상기 제2 트랜지스터의 다른 일단과 게이트는 상기 공통단에 연결되는 노이즈 필터링 회로.
  7. 기준 바이어스를 제1 입력단을 통해 입력 받는 증폭기;
    상기 증폭기의 제2 입력단과 연결된 일단과 상기 증폭기의 출력단과 연결된 다른 일단을 포함하는 제1 커패시터;
    일단은 상기 출력단과 연결되고, 다른 일단은 필터링단과 연결되는 제1 저항 성분 소자;
    일단은 상기 제2 입력단과 연결되고, 다른 일단은 상기 필터링단과 연결되는 제2 저항 성분 소자; 및
    상기 제1 저항 성분 소자와 상기 제2 저항 성분 소자가 연결되는 상기 필터링단과 연결되는 제2 커패시터를 포함하되,
    상기 필터링단을 통해, 상기 기준 바이어스의 노이즈가 필터링된 출력 전압을 출력하는 노이즈 필터링 회로.
  8. 제 7항에 있어서,
    상기 제1 저항 성분 소자는 트랜지스터를 포함하며,
    상기 트랜지스터의 일단은 상기 증폭기의 출력단에 연결되고, 상기 트랜지스터의 다른 일단은 상기 필터링단에 연결되며, 상기 트랜지스터의 게이트는 오프 전압과 연결되는 노이즈 필터링 회로.
  9. 제 8항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터(NFTn)로 구성되는 노이즈 필터링 회로.
  10. 제 8항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터(NFTp)로 구성되는 노이즈 필터링 회로.
  11. 제 7항에 있어서,
    상기 제2 저항 성분 소자는 트랜지스터를 포함하며,
    상기 트랜지스터의 일단은 상기 제2 입력단에 연결되고, 상기 트랜지스터의 다른 일단은 상기 필터링단에 연결되며, 상기 트랜지스터의 게이트는 오프 전압과 연결되는 노이즈 필터링 회로.
  12. 제 11항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터(PCTn)로 구성되는 노이즈 필터링 회로.
  13. 제 11항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터(PCTp)로 구성되는 노이즈 필터링 회로.
  14. 제 7항에 있어서,
    상기 제1 저항 성분 소자는 의사 저항(Pseudo Resistor)을 포함하는 노이즈 필터링 회로.
  15. 제 14항에 있어서,
    상기 의사 저항은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함하며,
    상기 제1 트랜지스터의 일단은 상기 출력단과 연결되고, 상기 제1 트랜지스터의 다른 일단과 게이트는 공통단에 연결되며,
    상기 제2 트랜지스터의 일단은 상기 필터링단과 연결되고, 상기 제2 트랜지스터의 다른 일단과 게이트는 상기 공통단에 연결되는 노이즈 필터링 회로.
  16. 제 7항에 있어서,
    상기 제2 저항 성분 소자는 의사 저항(Pseudo Resistor)을 포함하는 노이즈 필터링 회로.
  17. 제 16항에 있어서,
    상기 의사 저항은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함하며,
    상기 제1 트랜지스터의 일단은 상기 제2 입력단과 연결되고, 상기 제1 트랜지스터의 다른 일단과 게이트는 공통단에 연결되며,
    상기 제2 트랜지스터의 일단은 상기 필터링단과 연결되고, 상기 제2 트랜지스터의 다른 일단과 게이트는 상기 공통단에 연결되는 노이즈 필터링 회로.
  18. 기준 바이어스 생성 회로(200);
    상기 기준 바이어스 생성 회로에 의해 생성된 기준 바이어스를 입력 받는 노이즈 필터링 회로(100); 및
    상기 기준 바이어스의 노이즈를 필터링한 출력 바이어스를 필터링단을 통해 수신 받는 바이어스 수신 회로(300)를 포함하는 전자 회로에 있어서,
    상기 노이즈 필터링 회로는,
    상기 기준 바이어스를 입력 받는 제1 입력단과 상기 기준 바이어스를 증폭하여 출력하는 출력단과, 상기 필터링단과 연결된 제2 입력단을 포함하는 증폭기와,
    상기 출력단과 상기 필터링단 사이에 연결되어, 상기 기준 바이어스에 포함된 노이즈를 감소시키는 저항 성분 소자와,
    상기 필터링단과 연결되는 노이즈 필터링 커패시터를 포함하는 전자 회로.
  19. 제 18항에 있어서,
    상기 기준 바이어스 생성 회로(200-1)는,
    전원 전압과 연결된 레퍼런스 저항(RR)과,
    상기 레퍼런스 저항과 연결된 레퍼런스 트랜지스터(RT)를 포함하되,
    상기 레퍼런스 트랜지스터의 게이트는 상기 제1 입력단과 연결되는 전자 회로.
  20. 제 19항에 있어서,
    상기 바이어스 수신 회로(300-1)는,
    상기 전원 전압과 연결된 제1 저항과,
    상기 제1 저항과 연결된 제1 복사 트랜지스터와,
    상기 제1 복사 트랜지스터와 연결된 제1 메인 회로(310)를 포함하되,
    상기 제1 복사 트랜지스터의 게이트는 상기 필터링단과 연결되는 전자 회로.
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