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KR20210114016A - 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법 - Google Patents

프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법 Download PDF

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KR20210114016A
KR20210114016A KR1020217024948A KR20217024948A KR20210114016A KR 20210114016 A KR20210114016 A KR 20210114016A KR 1020217024948 A KR1020217024948 A KR 1020217024948A KR 20217024948 A KR20217024948 A KR 20217024948A KR 20210114016 A KR20210114016 A KR 20210114016A
Authority
KR
South Korea
Prior art keywords
layer
array
semiconductor
nand memory
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020217024948A
Other languages
English (en)
Inventor
웨이화 청
준 리우
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CN2019/085237 external-priority patent/WO2020220280A1/en
Priority claimed from PCT/CN2019/097442 external-priority patent/WO2020220484A1/en
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210114016A publication Critical patent/KR20210114016A/ko
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract

반도체 소자 및 그 제조 방법의 실시예가 개시된다. 일례에서, 반도체 소자는, 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함하는 제1 반도체 구조체를 포함한다. 상기 반도체 소자는 또한 NAND 메모리 셀의 어레이, 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함하는 제2 반도체 구조체를 포함한다. 상기 반도체 소자는 상기 제1 접합 층과 상기 제2 접합 층 사이의 접합 계면을 더 포함한다. 상기 제1 접합 콘택트는 상기 접합 계면에서 상기 제2 접합 콘택트와 접촉한다.

Description

프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법
관련 출원에 대한 상호 참조
본 출원은 "BONDED UNIFIED SEMICONDUCTOR CHIPS AND FABRICATION AND OPERATION METHODS THEREOF"라는 명칭으로 2019년 7월 24일에 출원된 국제 출원 번호 PCT/CN2019/097442 및 "THREE-DIMENSIONAL MEMORY DEVICE WITH EMBEDDED DYNAMIC RANDOM-ACCESS MEMORY"라는 명칭으로 2019년 4월 30일에 출원된 국제출원 번호 PCT/CN2019/085237에 대한 우선권의 이익을 주장하며, 이 두 출원은 그 내용 전체가 인용에 의해 본 출원에 포함된다.
본 발명의 실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
현대의 모바일 기기(예: 스마트폰, 태블릿 등)에는 개별 칩으로서 형성되어 있는, 애플리케이션 프로세서, DRAM(Dynamic Random-Access Memory), 플래시(flash) 메모리, Bluetooth, Wi-Fi, GPS(Global Positioning System), FM(Frequency Modulation) 라디오, 디스플레이 등을 위한 각종 제어기 및 기저대역 프로세서와 같은, 다양한 기능을 가능하게 하기 위해 다수의 복잡한 SOC(System-On-Chip)가 사용된다. 예를 들어, 애플리케이션 프로세서는 전형적으로 CPU(Central Processing Unit), GPU(Graphics Processing Unit), 온칩(on-cip) 메모리, 가속 기능 하드웨어 및 기타 아날로그 구성요소를 포함하여 크기가 크다.
반도체 소자 및 그 제조 방법의 실시예가 여기에 개시된다.
일례에서, 반도체 소자는 프로세서, 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 셀의 어레이, 및 제1 접합 층을 포함하는 제1 반도체 구조체 - 상기 제1 접합층은 복수의 제1 접합 콘택트(bonding contact)를 포함함 -를 포함한다. 상기 반도체 소자는 NAND 메모리 셀의 어레이, 및 제2 접합 층을 포함하는 제2 반도체 구조체 - 상기 제2 접합 층은 복수의 제2 접합 콘택트를 포함함 -를 포함한다. 상기 반도체 소자는 상기 제1 접합 층과 상기 제2 접합 층 사이의 접합 계면(bonding interface)을 더 포함한다. 상기 제1 접합 콘택트는 상기 접합 계면에서 상기 제2 접합 콘택트와 접촉한다.
다른 예에서, 반도체 소자를 형성하는 방법이 개시된다.
제1 웨이퍼 상에 복수의 제1 반도체 구조체가 형성된다. 상기 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 제1 접합 층을 포함하고, 상기 제1 접합 층은 복수의 제1 접합 콘택트를 포함한다. 제2 웨이퍼 상에 복수의 제2 반도체 구조체가 형성된다. 상기 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 제2 접합 층을 포함하고, 상기 제2 접합 층은 복수의 제2 접합 콘택트를 포함한다.
상기 복수의 제1 반도체 구조체 중 적어도 하나가 상기 복수의 제2 반도체 구조체 중 적어도 하나에 접합되도록, 상기 제1 웨이퍼와 상기 제2 웨이퍼가 면대면 방식으로 접합된다. 상기 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 상기 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다. 접합된 제1 웨이퍼와 제2 웨이퍼가 복수의 다이로 다이싱된다. 상기 복수의 다이 중 적어도 하나는 접합된 제1 반도체 구조체 및 제2 반도체 구조체를 포함한다.
또 다른 예에서, 반도체 소자를 형성하는 방법이 개시된다. 제1 웨이퍼 상에 복수의 제1 반도체 구조체가 형성된다. 상기 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함한다. 복수의 제1 다이 중 적어도 하나가 상기 복수의 제1 반도체 구조체 중 적어도 하나를 포함하도록, 상기 제1 웨이퍼가 상기 복수의 제1 다이로 다이싱된다. 제2 웨이퍼 상에 복수의 제2 반도체 구조체가 형성된다. 상기 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함한다. 복수의 제2 다이 중 적어도 하나가 상기 복수의 제2 반도체 구조체 중 적어도 하나를 포함하도록, 상기 제2 웨이퍼가 상기 복수의 제2 다이로 다이싱된다. 상기 제1 반도체 구조체가 상기 제2 반도체 구조체에 접합되도록, 상기 제1 다이와 상기 제2 다이가 면대면 방식으로 접합된다. 상기 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 상기 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다.
본 출원에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께 본 개시의 원리를 설명하고 당업자가 본 개시를 실시 및 사용할 수 있게 한다.
도 1a는 일부 실시예에 따른 예시적인 반도체 소자의 단면의 개략도를 나타낸다.
도 1b는 일부 실시예에 따른 다른 예시적인 반도체 소자의 단면의 개략도를 나타낸다.
도 2a는 일부 실시예에 따른 프로세서 및 SRAM을 갖는 예시적인 반도체 구조체의 개략 평면도를 나타낸다.
도 2b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체의 개략 평면도를 나타낸다.
도 3a는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 나타낸다.
도 3b는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 나타낸다.
도 4a는 일부 실시예에 따른 예시적인 반도체 소자의 단면을 나타낸다.
도 4b는 일부 실시예에 따른 다른 예시적인 반도체 소자의 단면을 나타낸다.
도 5a는 일부 실시예에 따른 또 다른 예시적인 반도체 소자의 단면을 나타낸다.
도 5b는 일부 실시예에 따른 또 다른 예시적인 반도체 소자의 단면을 나타낸다.
도 6a 및 도 6b는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다.
도 7a 및 도 7b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다.
도 7c 및 도 7d는 일부 실시예에 따른 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다.
도 8a 및 도 8b는 일부 실시예에 따른 예시적인 반도체 소자를 형성하기 위한 제조 공정을 나타낸한다.
도 8c 및 도 8d는 일부 실시예에 따른 다른 예시적인 반도체 소자를 형성하기 위한 제조 공정을 나타낸다.
도 9a∼도 9c는 일부 실시예에 따른 예시적인 반도체 구조체를 접합 및 다이싱하기 위한 제조 공정을 나타낸다.
도 10a∼도 10c는 일부 실시예에 따른 예시적인 반도체 구조체를 다이싱 및 접합하기 위한 제조 공정을 나타낸다.
도 11a는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조의 단면을 나타낸다.
도 11b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체의 단면을 나타낸다.
도 12a는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체의 블록도를 도시한다.
도 12b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체의 블록도를 도시한다.
도 12c는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체의 블록도를 도시한다.
도 13은 일부 실시예에 따른 반도체 소자를 형성하기 위한 예시적인 방법의 흐름도이다.
도 14는 일부 실시예에 따른 반도체 소자를 형성하기 위한 다른 예시적인 방법의 흐름도이다.
첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
특정 구성 및 배치가 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에서 사용될 수 있다는 것이 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특성, 구조 또는 특징을 포함할 수 있지만, 모든 실시예가 그러한 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특징이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 실행하는 것은 관련 기술 분야의 숙련자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 복수 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 또한, "~에 기초한"이라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상(on)에", "위에(above 및 over)"의 의미는, "상에"가 무언가 "바로 상에(directrly on)"를 의미할 뿐만 아니라 그 사이에 중간 특징부(intermediate feature) 또는 층이 있는 무언가의 "상에"라는 의미를 포함하고, "위에(above 또는 over)"는 무언가의 "위에"의 의미를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층이 없는(즉, 무언가의 바로 상에)의 의미 포함하도록 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에 나타낸 바와 같이 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위해 설명의 편의상 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향(orientation) 외에도 사용 또는 작동 시의 기기의 다른 방향을 포함하도록 의도된다. 장치는 그렇지 않으면 (90도 회전되거나 다른 방향으로) 배향되고 여기에 사용된 공간적으로 상대적인 설명자도 그에 따라 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판(substrate)"은 후속 재료 층(material layer)이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 맨 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성의 재료로 만들어질 수 있다.
여기에서 사용되는 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 있는(underlying) 또는 위에 있는(overlying) 구조체 전체에 걸쳐 확장될 수 있거나, 아래에 있는 또는 위에 있는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 비균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면에 또는 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼(tapered) 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 (상호연결 라인 및/또는 비아 콘택트가 형성되는) 하나 이상의 도체 및 콘택트 층 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목상/명목상으로(nominal/nominally)"은 제품 또는 공정의 설계 단계 동안 설정되는, 원하는 값의 위 및/또는 아래의 값 범위와 함께, 구성요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 목표하는 값을 의미한다. 값의 범위는 제조 공정이나 허용오차의 약간의 변동으로 인해 발생할 수 있다. 여기에서 사용되는 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 지시한다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어 값의 10-30% 내에서 변하는 주어진 양의 값을 지시할 수 있다(예: 값의 ±10%, ±20%, 또는 ±30%).
여기에서 사용되는 바와 같이, 용어 "3차원(3D) NAND 메모리 스트링"은 메모리 셀 트랜지스터의 스트링이 기판에 대해 수직 방향으로 연장되도록, 횡 방향 기판(laterally-oriented substrate) 상에 직렬로 연결된 메모리 셀 트랜지스터의 수직 방향 스트링(vertically-oriented string)을 지칭한다. 여기에서 사용되는 바와 같이, 용어 "수직/수직으로(vertical/vertically)"은 기판의 측면 표면에 명목상으로 수직인 것을 의미한다.
여기에서 사용되는 바와 같이, "웨이퍼"는 반도체 소자가 그 안에 및/또는 그 상에 구축하기 위한 반도체 재료의 부분(piece)이며 다이로 분리되기 전에 다양한 제조 공정을 거칠 수 있다.
내장형 멀티미디어 카드(embedded multimedia card, eMMC), 범용 플래시 스토리지(universal flash storage, UFS) 및 볼 그리드 어레이(ball grid array, BGA) 솔리드 스테이트 드라이브(solid-state drive, SSD)등과 같은, 내장형 NAND 메모리("NAND 플래시 메모리"라고도 함)제품을 비휘발성 메모리/스토리지로 사용하는 종래의 방법은 NAND 메모리 칩을 인쇄 회로 기판(printed circuit board, PCB)에 납땜하는 것이다. 모든 메모리 소자의 대응하는 프로토콜에 대한 제어 라인 및 데이터 전송 라인은 호스트 프로세서("마이크로프로세서"라고도 알려짐, 예: CPU)로부터 도출된다. 그러나 종래의 방법은 제어 라인과 데이터 전송 라인 사이에 누화를 발생시키고 프로세서에 높은 부하를 유발할 수 있다.
한편, 현대의 프로세서가 보다 발전된 세대로 발전함에 따라 캐시 크기는 프로세서의 성능 향상을 위해 점점 더 중요한 역할을 하고 있다. 어떤 경우에는 캐시가 마이크로프로세서 칩에서 절반 이상의 칩 공간을 차지한다. 또한, 캐시에서 프로세서 코어 로직까지의 RC(Resistive-Capacitive) 지연으로 인해 성능이 저하될 수 있다. 또한 프로세서와 외부의 비휘발성 메모리를 전기적으로 연결하기 위해서는 버스 인터페이스 유닛이 필요하다. 그러나 버스 인터페이스 유닛 자체는 추가로 칩 영역을 차지하며 비휘발성 메모리에 대한 전기적 연결에는 금속 라우팅을 위한 추가 영역이 필요하고 추가 RC 지연이 발생한다.
본 개시에 따른 다양한 실시예는 더 높은 효율과 더 높은 데이터 저장 능력으로 더 빠른 데이터 처리, 전송, 및 저장과 같은 더 우수한 데이터 저장 성능을 달성하기 위해 접합된 칩에 집적된 프로세서 코어, 캐시 및 비휘발성 메모리를 갖는 반도체 소자를 제공한다. 여기에 개시된 반도체 소자는 주변에 분산된 장거리 금속 라우팅 또는 종래의 실리콘 비아(silicon via, TSV) 대신 대량의 단거리 수직 금속 인터커넥트를 사용하는, 프로세서 코어 및 SRAM(예: 캐시로서)을 갖는 제1 반도체 구조체 및 다수의 제1 반도체 구조체에 본딩된 NAND 메모리(예: 비휘발성 메모리로서)를 갖는 제2 반도체 구조체를 포함할 수 있다. 또한 버스 인터페이스 유닛을 상당히 줄이거나 심지어 완전히 제거할 수 있다. 일부 실시예에서, 캐시 모듈은 더 작은 캐시 영역으로 분할될 수 있고, 접합 콘택트 설계에 따라 무작위로 분배될 수 있다.
결과적으로, 최적의 순간 데이터 및 상태 저장 능력은 더 높은 신호 대 잡음비(signal-to-noise, S/N), 더 우수한 어레이 효율성, 더 작은 다이 크기 및 더 낮은 비트 비용, 더 조밀한 기능 모듈(예: 프로세서 코어, 캐시, 버스 인터페이스 등)의 배치, 더 빠른 성능 속도와 더 작은 PCB 크기를 동시에 제공한다. 또한, 프로세서 웨이퍼와 NAND 메모리 웨이퍼의 제조 공정로부터의 상호 작용이 덜한 영향과 알려진 양호한 하이브리드 접합 수율로 인해 더 높은 수율로 더 짧은 제조 사이클 시간을 달성할 수 있다. 밀리미터 또는 센티미터 수준에서 마이크로미터 수준과 같이 프로세서와 NAND 메모리 간의 더 짧은 연결 거리는 더 빠른 데이터 전송 속도로 프로세서 성능을 개선하고 더 넓은 대역폭으로 프로세서 코어 논리 효율성을 개선하며 시스템 속도를 개선할 수 있다.
도 1a는 일부 실시예에 따른 예시적인 반도체 소자(100)의 단면의 개략도를 나타낸다. 반도체 소자(100)는 접합된 칩(bonded chip)의 일례를 나타낸다. 반도체 소자(100)의 구성요소(예: 프로세서/SRAM 및 NAND 메모리)는 서로 다른 기판 상에 개별적으로 형성된 다음 접합된 칩을 형성하기 위해 합쳐질 수 있다. 반도체 소자(100)는 프로세서 및 SRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102)를 포함할 수 있다. 일부 실시예에서, 제1 반도체 구조체(102)의 프로세서 및 SRAM 셀의 어레이는 CMOS(complementary metal-oxide-semiconductor) 기술을 사용한다. 프로세서와 SRAM 셀 어레이는 모두 고속을 달성하기 위해 고급 논리 프로세스(advanced logic process)(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 구현될 수 있다.
프로세서는 CPU, GPU, 디지털 신호 프로세서(digital signal processor, DSP), 텐서 처리 유닛(tensor processing unit, TPU), 비전 처리 유닛(vision processing unit, VPU), 신경 처리 유닛(neural processing unit, NPU), 상승적 처리 유닛(synergistic processing unit, SPU), 물리 처리 유닛(physics processing unit, PPU), 및 이미지 신호 프로세서(image signal processor, ISP)를 포함하지만 이에 한정되지 않은 특화된 프로세서를 포함할 수 있다. 프로세서로는 애플리케이션 프로세서, 기저대역 프로세서 등과 같은 여러 특화된 프로세서를 결합하는 SoC도 포함할 수 있다. 반도체 소자(100)가 모바일 기기(예: 스마트폰, 태블릿, 안경, 손목시계, 가상현실/증강현실 헤드셋, 랩톱 컴퓨터 등)에 사용되는 일부 실시예에서, 애플리케이션 프로세서는 운영 체제 환경에서 실행되는 애플리케이션을 처리하고, 기저대역 프로세서는 2세대(2G), 3세대(3G), 4세대(4G), 5세대(5G), 6세대(6G) 셀룰러 통신 등등과 같은, 셀룰러 통신을 처리한다.
하나 이상의 제어기 및/또는 제2 반도체 구조체(104)의 NAND 메모리의 주변 회로의 일부 또는 전부와 같은, 프로세서 이외의 다른 처리 유닛("논리 회로"로도 알려짐)도 제1 반도체 구조체(102)에 형성될 수 있다. 제어기는 내장형 시스템에서 특정 작업을 처리할 수 있다. 반도체 소자(100)가 모바일 기기에 사용되는 일부 실시예에서, 각각의 제어기는 모바일 기기의 특정 작업, 예를 들어 셀룰러 통신 이외의 통신(예: 블루투스(Bluetooth) 통신, Wi-Fi 통신, FM 라디오 등), 전원 관리, 디스플레이 구동, 위치결정 및 네비게이션, 터치 스크린, 카메라를 처리할 수 있다. 따라서 반도체 소자(100)의 제1 반도체 구조체(102)는 몇가지만 예를 들면, 블루투스 제어기, Wi-Fi 제어기, FM 라디오 제어기, 전원 제어기, 디스플레이 제어기, GPS 제어기, 터치 스크린 제어기, 카메라 제어기를 더 포함할 수 있으며, 그 각각은 모바일 기기에서 대응하는 구성요소의 작동을 제어하도록 구성된다.
일부 실시예에서, 반도체 소자(100)의 제1 반도체 구조체(102)는 제2 반도체 구조체(104)의 NAND 메모리의 주변 회로의 일부 또는 전부를 더 포함한다. 주변 회로(제어 및 감지 회로라고도 알려짐)는 NAND 메모리의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 구동기(예: 워드 라인 구동기), 전하 펌프(charge pump), 전류 또는 전압 참조, 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다.
SRAM은 논리 회로(예: 프로세서 및 주변 회로)의 동일한 기판에 집적되어 "온 다이(on-die) SRAM"으로도 알려진 더 넓은 버스 및 더 높은 동작 속도를 허용한다. SRAM의 메모리 제어기는 주변 회로의 일부로 내장될 수 있다. 일부 실시예에서, 각각의 SRAM 셀은 데이터 비트를 양전하 또는 음전하로서 저장하기 위한 복수의 트랜지스터뿐만 아니라 이에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일례에서, 각 SRAM 셀은 6개의 트랜지스터(예: 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)), 예를 들어 데이터 비트를 저장하기 위한 4개의 트랜지스터 및 데이터에 대한 액세스를 제어하기 위한 2개의 트랜지스터를 갖는다. SRAM 셀은 논리 회로(예: 프로세서 및 주변 회로)가 차지하지 않는 영역에 위치할 수 있으므로 추가 공간을 형성할 필요가 없다. 온 다이 SRAM은 하나 이상의 캐시(예: 명령어 캐시 또는 데이터 캐시) 및/또는 데이터 버퍼로서 사용되는 반도체 소자(100)의 고속 동작을 가능하게 할 수 있다.
반도체 소자(100)는 또한 NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(104)를 포함할 수 있다. 즉, 제2 반도체 구조체(104)는 메모리 셀이 3D NAND 메모리 스트링의 어레이 및/또는 2차원(2D) NAND 메모리 셀의 어레이 형태로 제공되는 NAND 플래시 메모리 소자일 수 있다. NAND 메모리 셀은 페이지로 구성될 수 있으며, 그런 다음 각각의 NAND 메모리 셀은 비트 라인(BL)이라고 하는 별도의 라인에 전기적으로 연결된 블록으로 구성된다. 낸드 메모리 셀에서 수직 위치가 동일한 모든 셀은 워드 라인(word line, WL)에 의해 제어 게이트를 통해 전기적으로 연결될 수 있다. 일부 실시예에서, 평면은 동일한 비트 라인을 통해 전기적으로 연결된 특정 수의 블록을 포함한다. 제2 반도체 구조체(104)는 하나 이상의 평면을 포함할 수 있고, 모든 읽기/쓰기/소거 동작을 수행하는 데 필요한 주변 회로는 전술한 바와 같이 제1 반도체 구조체(102) 및/또는 제2 반도체 구조체(104)에 포함될 수 있다.
일부 실시예에서, NAND 메모리 셀의 어레이는 2D NAND 메모리 셀의 어레이이고, 이들 각각은 플로팅 게이트(floating-gate) 트랜지스터를 포함한다. 일부 실시예에 따르면, 2D NAND 메모리 셀의 어레이는 복수의 2D NAND 메모리 스트링을 포함하며, 일부 실시예에 따르면 그 각각은 직렬로 연결된(NAND 게이트와 유사) 복수의 메모리 셀(예: 32∼128개의 메모리 셀)과 2개의 선택 트랜지스터를 포함한다. 일부 실시예에 따르면, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면에 (2D로) 배열된다. 일부 실시예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이이고, 이들 각각은 메모리 스택을 통해 (3D로) 기판 위로 수직으로 연장된다. 3D NAND 기술(예: 메모리 스택의 층(layer)/티어(tier) 수)에 따라, 3D NAND 메모리 스트링은 전형적으로 32∼256개의 NAND 메모리 셀을 포함하며, 각각의 셀은 플로팅 게이트 트랜지스터 또는 전하 트랩(charge-trap ) 트랜지스터를 포함한다.
도 1a에 도시된 바와 같이, 반도체 소자(100)는 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 수직으로 접합 계면(106)을 더 포함한다. 상세하게 후술하는 바와 같이, 제1 반도체 구조체(102) 및 제2 반도체 구조체(104)는 제1 반도체 구조체(102) 및 제2 반도체 구조체(104) 중 하나를 제조하는 열 예산이 제1 반도체 구조체(102) 및 제2 반도체 구조체(104) 중 다른 하나를 제조하는 공정을 제한하지 않도록, 개별적으로 제조될 수 있다. 또한, PCB와 같은 회로 기판 상의 장거리(예: 밀리미터 또는 센티미터 수준) 칩 간(chip-to-chip) 데이터 버스와 대조적으로, 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이의 직접적인 단거리(예: 미크론 수준) 전기 연결을 만들기 위해 많은 수의 인터커넥트(예: 접합 콘택트)가 접합 계면(106)을 통해 형성됨으로써, 칩 게면 지연(chip interface delay)을 없애고 감소된 전력 소모로 고속 I/O 처리량을 달성한다. 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 프로세서 사이는 물론 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 SRAM 사이의 데이터 전송은 인터커넥트(예: 접합 콘택트)를 통해 수행될 수 있다. 제1 반도체 구조체(102)와 제2 반도체 구조체(104)를 수직으로 통합함으로써, 칩 크기를 줄일 수 있고, 메모리 셀 밀도를 증가시킬 수 있다. 또한 "통합형(unified)" 칩으로서, 여러 개별 칩(예: 다양한 프로세서, 제어기 및 메모리)을 단일의 접합된 칩(예: 반도체 소자(100))에 집적함으로써, 더 빠른 시스템 속도와 더 작은 PCB 크기도 달성할 수 있다.
적층된 제1 반도체 구조체(102)와 제2 반도체 구조체(104)의 상대적인 위치는 제한되지 않는 것으로 이해된다. 도 1b는 일부 실시예에 따른 다른 예시적인 반도체 소자(101)의 단면의 개략도를 나타낸다. NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(104)가 프로세서 및 SRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102) 위에 있는 도 1a의 반도체 소자(100)과 달리, 도 1b의 반도체 소자(101)에서는, 프로세서 및 SRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102)는 NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(104) 위에 있다. 그럼에도 불구하고, 접합 계면(106)은 반도체 소자(101)에서 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 수직으로 형성되고, 제1 반도체 구조체(102)와 제2 반도체 구조체(104)는 일부 실시예에 따라 접합(예: 하이브리드 접합)을 통해 수직으로 결합된다. 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 SRAM 간의 데이터 전송은 물론, 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 프로세서 간의 데이터 전송은 접합 계면(106)을 가로질러 인터커넥트(예: 접합 콘택트) 통해 수행될 수 있다.
도 2a는 일부 실시예에 따른 프로세서 및 SRAM을 갖는 예시적인 반도체 구조체(200)의 개략적인 평면도를 예시한다. 반도체 구조체(200)는 제1 반도체 구조체(102)의 일례일 수 있다. 반도체 구조체(200)는 SRAM(204)과 동일한 기판 상에 프로세서(202)를 포함할 수 있고 SRAM(204)과 동일한 논리 프로세스을 사용하여 제조될 수 있다. 프로세서(202)는 몇 가지 예를 들면, CPU, GPU, DSP, 애플리케이션 프로세서, 기저대역 프로세서 중 하나 이상을 포함할 수 있다. RAM(204)은 프로세서(202)의 외부에 배치될 수 있다. 예를 들어, 도 2a는 SRAM 셀의 어레이가 프로세서(202) 외부에 있는 반도체 구조체(200)의 복수의 개별 영역에 분포되어 있는 SRAM(204)의 예시적인 레이아웃을 도시한다. 즉, SRAM(204)에 의해 형성된 캐시 모듈은 반도체 구조체(200)의 프로세서(202) 외부에 분포하는 더 작은 캐시 영역ㅇ,러 나뉠 수 있다. 일례에서, 캐시 영역의 분포는 접합 콘택트의 설계, 예를 들어 접합 콘택트가 없는 영역을 점유하는 것에 기초할 수 있다. 다른 예에서, 캐시 영역의 분포는 무작위일 수 있다. 그 결과, 추가적인 칩 영역을 점유하지 않고 프로세서(202)를 둘러싸는 더 많은 내부 캐시(예: 온 다이 SRAM을 사용함)가 배열될 수 있다.
도 2b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체(201)의 개략적인 평면도를 예시한다. 반도체 구조체(201)는 제2 반도체 구조체(104)의 일례일 수 있다. 반도체 구조체(201)는 NAND 메모리(206)의 주변 회로와 동일한 기판 상에 NAND 메모리(206)를 포함할 수 있다. 반도체 구조체(201)는 NAND 메모리(206)를 제어하고 감지하기 위한 모든 주변 회로를 포함할 수 있다. 예를 들어, 워드 라인 구동기(208), 페이지 버퍼(210), 및 임의의 다른 적절한 소자를 포함한다. 도 2b는 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)) 및 NAND 메모리(206)가 동일한 평면 상의 다른 영역에 형성되는 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)) 및 NAND 메모리(206)의 예시적인 레이아웃을 도시한다. 예를 들어, 주변 회로는 NAND 메모리(206) 외부에 형성될 수 있다.
반도체 구조체(200, 201)의 레이아웃은 도 2a 및 도 2b의 예시적인 레이아웃으로 한정되지 않는다는 것이 이해된다. 일부 실시예에서, NAND 메모리(206)의 주변 회로의 일부(예: 워드 라인 구동기(208), 페이지 버퍼(210), 및 임의의 다른 적절한 소자 중 하나 이상)는 프로세서(202) 및 SRAM(204)을 갖는 반도체 구조체(201)에 있을 수 있다. 즉, NAND 메모리(206)의 주변 회로는 일부 다른 실시예에 따르면, 반도체 구조체(200 및 201) 모두에 분산될 수 있다. 일부 실시예에서, 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)) 및 NAND 메모리(206)(예: NAND 메모리 셀의 어레이) 중 적어도 일부는 서로 위에, 즉 상이한 평면에 적층된다. 예를 들어, NAND 메모리(206)(예: NAND 메모리 셀의 어레이)는 칩 크기를 더 감소시키기 위해 주변 회로의 위 또는 아래에 형성될 수 있다. 유사하게, 일부 실시예에서, SRAM(204)(예: SRAM 셀의 어레이) 및 프로세서(202)의 적어도 일부는 서로 위에, 즉 상이한 평면에서 적층된다. 예를 들어, SRAM(204)(예: SRAM 셀의 어레이)은 칩 크기를 더 감소시키기 위해 프로세서(202) 위 또는 아래에 형성될 수 있다.
도 3a는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체(300)의 개략적인 평면도를 나타낸다. 반도체 구조체(300)는 제1 반도체 구조체(102)의 일례일 수 있다. 반도체 구조체(300)는 SRAM(204) 및 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210))와 동일한 기판 상에 프로세서(202)를 포함할 수 있고 SRAM(204) 및 주변 회로와 동일한 논리 프로세스를 사용하여 제조될 수 있다. 프로세서(202)는 몇 가지 예를 들면 CPU, GPU, DSP, 애플리케이션 프로세서, 기저대역 프로세서 중 하나 이상을 포함할 수 있다. SRAM(204) 및 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)) 모두는 프로세서(202) 외부에 배치될 수 있다. 예를 들어, 도 3a는 SRAM 셀의 어레이가 프로세서(202) 외부에 있는 반도체 구조체(300)의 복수의 개별 영역에 분포되어 있는 예시적인 SRAM(204) 레이아웃을 도시한다. 반도체 구조체(300)는 NAND 메모리(206)를 제어 및 감지하기 위한, 예를 들어, 워드 라인 구동기(208), 페이지 버퍼(210), 및 임의의 다른 적절한 기기를 포함한, 모든 주변 회로를 포함할 수 있다. 도 3a는 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)) 및 SRAM(204)이 동일한 평면 상의 상이한 영역에 형성되는 주변 회로(예: 워드 라인 구동기들(208), 페이지 버퍼들(210))의 예시적인 레이아웃을 도시한다. 일부 실시예에서, 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210)), SRAM(204)(예: SRAM 셀의 어레이), 및 프로세서(202)의 적어도 일부가 서로 적층된다, 즉 서로 다른 평면에 있다는 것이 이해된다. 예를 들어, SRAM(204)(예: SRAM 셀의 어레이)은 칩 크기를 더 감소시키기 위해 주변 회로 위 또는 아래에 형성될 수 있다.
도 3b는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체(301)의 개략적인 평면도를 나타낸다. 반도체 구조체(301)는 제2 반도체 구조체(104)의 일례일 수 있다.
반도체 구조체(301)로부터 멀리 떨어진 모든 주변 회로(예: 워드 라인 구동기(208), 페이지 버퍼(210))를 이동시킴으로써(예: 반도체 구조체(300)으로), 반도체 구조체(301)에서 NAND 메모리(206)의 크기(예: NAND 메모리 셀의 수)을 늘릴 수 있다.
도 4a는 일부 실시예에 따른 3D NAND 메모리를 갖는 예시적인 반도체 소자(400)의 단면을 나타낸다. 도 1a와 관련하여 위에서 설명한 반도체 소자(100)의 일례로서, 반도체 소자(400)은 제1 반도체 구조체(402) 및 제1 반도체 구조체(402) 위에 적층된 제2 반도체 구조체(404)를 포함하는 접합된 칩이다. 일부 실시예에 따르면, 제1 반도체 구조체(402)와 제2 반도체 구조체(404)는 그 사이의 접합 계면(406)에서 접합된다. 도 4a에 도시된 바와 같이, 제1 반도체 구조체(402)는 실리콘(예: 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(silicon on insulator, SOI), 또는 기타 적절한 재료를 포함할 수 있는 기판(408)을 포함할 수 있다.
반도체 소자(400)의 제1 반도체 구조체(402)는 기판(408) 위의 소자 층(410)을 포함할 수 있다. 기판(408)은 x 방향(측 방향 또는 폭 방향)으로 측 방향으로 연장되는 2개의 측방향 표면(예: 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용되는 바와 같이, 하나의 구성요소(예: 층 또는 소자)가 반도체 소자(예: 반도체 소자(400))의 다른 구성요소(예: 층 또는 소자)의 "상에", "위에" 또는 "아래에" 있는지는, 기판이 y 방향에서 반도체 소자의 가장 낮은 평면에 위치될 때 y 방향(수직 방향 또는 두께 방향)에서의 반도체 소자의 기판(예: 기판(408))에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시물 전체에 걸쳐 적용된다.
일부 실시예에서, 소자 층(410)은 기판(408) 상의 프로세서(412) 및 기판(408) 상의 그리고 프로세서(412) 외부의 SRAM 셀(414)의 어레이를 포함한다. 일부 실시예에서, 소자 층(410)은 기판(408) 상의 주변 회로(416) 및 예를 들어, 주변 회로(416)는 이하에서 상세히 설명되는 바와 같이 반도체 소자(400)의 NAND 메모리를 제어 및 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 프로세서(412)는 위에서 상세히 설명된 바와 같이 임의의 적합한 특화된 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(418)를 포함한다. 일부 실시예에서, 트랜지스터(418)는 또한 예를 들어 반도체 소자(400)의 캐시 및/또는 데이터 버퍼로서 사용되는 SRAM 셀(414)의 어레이를 형성한다. 예를 들어, SRAM 셀(414)의 어레이는 내부 명령 캐시 및/또는 데이터 캐시로서 기능할 수 있다. SRAM 셀(414)의 어레이는 제1 반도체 구조체(402)의 복수의 개별 영역에 분포될 수 있다. 일부 실시예에서, 트랜지스터(418)는 주변 회로(416), 즉 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호와 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 구동기(예: 워드 라인), 전하 펌프, 참조 전류 또는 전압, 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함하지만 이에 한정되지 않는 NAND 메모리의 동작을 용이하게 하는 데 사용되는 감지 회로를 추가로 형성한다.
트랜지스터(418)는 기판(408) "상"에 형성될 수 있으며, 여기서 트랜지스터(418)의 전체 또는 일부는 기판(408) 내에(예: 기판(408)의 상단 표면 아래) 및/또는 기판(408) 바로 상에 형성된다. 예를 들어, 분리 영역(예: 얕은 트렌치 분리(STI)) 및 도핑된 영역(예: 트랜지스터(418)의 소스 영역 및 드레인 영역)이 기판(408)에도 형성될 수 있다. 트랜지스터(418)는 일부 실시예에 따르면 고급 논리 프로세스(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm의 기술 노드)을 사용하고 고속이다.
일부 실시예에서, 반도체 소자(400)의 제1 반도체 구조체(402)는 프로세서(412) 및 SRAM 셀(414)의 어레이(및 주변 회로(416), 있는 경우)와의 전기 신호 전달을 위해 소자 층(410) 위에 상호연결 층(420)을 더 포함한다. 상호연결 층(420)은 측 방향 인터커넥트 라인 및 수직 인터커넥트 액세스 (비아) 콘택트를 포함하는 복수의 인터커넥트(본 명세서에서 "콘택트"라고도 함)를 포함할 수 있다. 여기에서 바와 같이, 용어 "인터커넥트"는 MEOL(middle-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트과 같은 임의의 적합한 유형의 인터커넥트를 광범위하게 포함할 수 있다. 상호연결 층(420)은 인터커넥트 라인과 비아 컨택트가 형성될 수 있는, 하나 이상의 층간 유전체(interlayer dielectric, ILD)층("금속 간 유전체(intermetal dielectric, IMD)층"으로 알려짐)을 더 포함할 수 있다. 즉, 상호연결 층(420)은 다수의 ILD 층에서 인터커넥트 라인 및 비아 콘택을 포함할 수 있다. 상호연결 층(420)의 인터커넥트 라인 및 비아 콘택트는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 상호연결 층(420)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 소자 층(410)의 소자는 상호연결 층(420)의 인터커넥트를 통해 서로 전기적으로 연결된다. 예를 들어, SRAM 셀(414)의 어레이는 상호연결 층(420)을 통해 프로세서(412)에 전기적으로 접속될 수 있다.
도 4a에 도시된 바와 같이, 반도체 소자(400)의 제1 반도체 구조체(402)는 접합 계면(406) 및 상호연결 층(420) 및 소자 층(410)(프로세서(412) 및 SRAM 셀(414)의 어레이 포함) 위의 접합 층(422)을 더 포함할 수 있다. 접합 층(422)은 복수의 접합 콘택트(424) 및 유전체를 전기적으로 분리하는 접합 콘택트(424)를 포함할 수 있다. 접합 콘택트(424)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 접합 층(422)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체로 형성될 수 있다. 접합 콘택트(424) 및 접합 층(422)의 주변 유전체는 하이브리드 접합에 사용될 수 있다.
유사하게, 도 4에 도시된 바와 같이, 반도체 소자(400)의 제2 반도체 구조체(404)는 또한 접합 계면(406) 및 제1 반도체 구조체(402)의 접합 층(422) 위의 접합 층(426)을 포함할 수 있다. 접합 층(426)은 복수의 접합 콘택트(428) 및 유전체를 포함할 수 있다. 접합 콘택트(428)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 접합 층(426)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체로 형성될 수 있다. 접합 콘택트(428) 및 접합 층(426)의 주변 유전체는 하이브리드 접합에 사용될 수 있다. 일부 실시예에 따르면, 접합 콘택트(428)는 접합 계면(406)에서 접합 콘택트(424)와 접촉한다.
전술한 바와 같이, 제2 반도체 구조체(404)는 접합 계면(406)에서 면대면 방식으로 제1 반도체 구조체(402)의 상단 상에 접합될 수 있다. 일부 실시예에서, 접합 계면(406)은 직접 접합 기술(예: 땜납이나 접착제와 같은 중간 층을 사용하지 않고 표면들 간에 접합을 형성)인 하이브리드 접합("금속/유전체 하이브리드 접합"이라고도 함)의 결과로 금속-금속 접합 및 유전체-유전체 접합을 동시에 수행한다. 일부 실시예에서, 접합 계면(406)은 접합 층(422, 426)이 만나 접합되는 곳이다. 실제로, 접합 계면(406)은 제1 반도체 구조체(402)의 접합 층(422)의 상단 표면 및 제2 반도체 구조체(404)의 접합 층(4426)의 하단 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 반도체 소자(400)의 제2 반도체 구조체(404)는 전기 신호를 전송하기 위해 접합 층(426) 위에 상호연결 층(430)을 더 포함한다. 상호연결 층(430)은 MEOL 인터커넥트 및 BEOL 인터커넥트와 같은 복수의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(430)의 인터커넥트는 비트 라인 콘택트 및 워드 라인 콘텍트와 같은, 로컬 인터커넥트를 포함할 수 있다. 상호연결 층(332)은 인터커넥트 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호연결 층(430)의 인터커넥트 라인 및 비아 콘택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 상호연결 층(332)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 반도체 소자(400)의 제2 반도체 구조체(404)는 메모리 셀이 상호연결 층(430) 및 접합 층(426) 위에 3D NAND 메모리 스트링(438)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자를 포함한다. 일부 실시예에 따르면, 3D NAND 메모리 스트링(438)은 각각 도체 층(434) 및 유전체 층(436)을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층 및 인터리빙된 도체 층(434) 및 유전체 층(436)은 또한 여기서 메모리 스택(432)으로도 지칭된다. 일부 실시예에 따르면, 메모리 스택(432) 내의 인터리빙된 도체 층(434) 및 유전체 층(436)은 수직 방향으로 번갈아 있다. 다시 말해서, 메모리 스택(432)의 상단 또는 하단에 있는 것을 제외하고, 각각의 도체 층(434)은 양측에서 2개의 유전체 층(436)에 의해 인접할 수 있고, 각각의 유전체 층(436)은 양측에서 2개의 도체 층(434)에 의해 인접할 수 있다. 도체 층(434)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(436)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 도체 층(434)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도체 재료를 포함할 수 있다. 유전체 층(436)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 각각의 3D NAND 메모리 스트링(438)은 반도체 채널(442) 및 메모리 필름(440)을 포함하는 "전하 트랩" 형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널(442)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(440)은 터널링 층, 저장 층("전하 트랩/저장층"으로도 알려짐), 및 차단 층을 포함하는 복합 유전체 층이다. 각각의 3D NAND 메모리 스트링(438)은 실린더 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(442), 터널링 층, 저장 층 및 메모리 필름(440)의 차단 층은 기둥의 중심에서 외면을 향하는 방향을 따라 차례로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(oxide/silicon oxynitride/silicon oxide, ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 고 k 유전체 층을 포함할 수 있다.
일부 실시예에서, 3D NAND 메모리 스트링(438)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택(432)의 각각의 도체 층(434)은 3D NAND 메모리 스트링(438)의 각각의 메모리 셀에 대해 제어 게이트로서 작용할 수 있다. 일부 실시예에서, 각각의 3D NAND 메모리 스트링(438)은 수직 방향의 각각의 단부에서 2개의 플러그(444, 446)를 포함한다. 플러그(444)는 반도체 층(448)으로부터 에피택셜 성장된 단결정 실리콘과 같은, 반도체 재료를 포함할 수 있다. 플러그(444)는 3D NAND 메모리 스트링(438)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 플러그(444)는 3D NAND 메모리 스트링(438)의 상단에서 반도체 채널(442)과 접촉한다. 여기에서 사용되는 바와 같이, 구성요소(예: 3D NAND 메모리 스트링(438))의 "상부 단부(upper end)"은 y 방향에서 기판(408)으로부터 멀리 떨어져 있는 단부이고, 구성요소(예: 3D NAND 메모리 스트링(438))의 "하부 단부(lower end)"는 기판(408)이 반도체 소자(400)의 가장 낮은 평면에 위치될 때 y 방향으로 기판(408)에 더 가까운 단부이다. 다른 플러그(446)는 반도체 재료(예: 폴리실리콘)를 포함할 수 있다. 제2 반도체 구조체(404)를 제조하는 동안, 3D NAND 메모리 스트링(438)의 상단을 덮음으로써, 플러그(446)는 실리콘 산화물 및 실리콘 질화물과 같은, 3D NAND 메모리 스트링(438)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 일부 실시예에서, 플러그(446)는 3D NAND 메모리 스트링(438)의 드레인으로서 기능한다.
일부 실시예에서, 제2 반도체 구조체(404)는 메모리 스택(432) 및 3D NAND 메모리 스트링(438) 위에 배치된 반도체 층(448)을 더 포함한다. 메모리 스택(432) 및 3D NAND 메모리 스트링(438)이 형성되는 기판을 박형화한 것일 수 있다. 일부 실시예에서, 반도체 층(448)은 플러그(444)가 에피택셜 성장될 수 있는 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(448)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(448)은 또한 분리 영역 및 도핑된 영역(예: 3D NAND 메모리 스트링(438)에 대한 어레이 공통 소스(ACS)로서 기능함, 도시되지 않음)을 포함할 수 있다. 분리 영역(도시되지 않음)은 도핑된 영역을 전기적으로 절연하기 위해 반도체 층(448)의 두께의 전체 또는 일부를 가로질러 연장될 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층(pad oxide layer)이 메모리 스택(432)과 반도체 층(448) 사이에 배치된다.
3D NAND 메모리 스트링(438)은 "차지 트랩" 형의 3D NAND 메모리 스트링으로 한정되지 않으며 다른 실시예에서 "플로팅 게이트" 형의 3D NAND 메모리 스트링일 수 있다는 것이 이해된다. 반도체 층(448)은 "플로팅 게이트" 형의 3D NAND 메모리 스트링의 소스 플레이트로서 폴리실리콘을 포함할 수 있다.
도 4a에 도시된 바와 같이, 반도체 소자(400)의 제2 반도체 구조체(404)는 반도체 층(448) 위에 패드 아웃 상호연결 층(450)을 더 포함할 수 있다. 패드 아웃 상호연결 층(450)은 하나 이상의 ILD 층에, 인터커넥트, 예컨대 콘택트 패드(452)를 포함한다. 패드 아웃 상호연결 층(450)과 상호연결 층(430)은 반도체 층(448)의 반대 측에 형성될 수 있다. 일부 실시예에서, 패드 아웃 상호연결 층(450)의 인터커넥트는 반도체 소자(400)과 외부 회로 사이에, 예컨대 패트 아웃을 목적으로, 전기 신호를 전송할 수 있다.
일부 실시예에서, 제2 반도체 구조체(404)는 패드 아웃 상호연결 층(450)과 상호연결 층(430, 420)을 전기적으로 연결하기 위해 반도체층(448)을 통해 연장되는 하나 이상의 콘택트(454)를 더 포함한다. 그 결과, 프로세서(412) 및 3D NAND 어레이 메모리 스트링(438)(및 주변 회로(416), 있는 경우)은 상호연결 층(430, 420)은 물론 접합 콘택트(428 및 424)를 통해 3D NAND 메모리 스트링(438)의 어레이에 전기적으로 연결될 수 있다. 더욱이, 프로세서(412), SRAM 셀(414)의 어레이, 및 3D NAND 메모리 스트링(438)의 어레이는 콘택트(454) 및 패드 아웃 상호연결 층(450)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 4b는 일부 실시예에 따른 다른 예시적인 반도체 소자(401)의 단면을 나타낸다. 도 1b와 관련하여 위에서 설명된 반도체 소자(101)의 일례로서, 반도체 소자(401)는 제2 반도체 구조체(403) 및 제2 반도체 구조체(403) 위에 적층된 제1 반도체 구조체(405)를 포함하는 접합된 칩이다. 도 4a에 전술한 반도체 소자(400)와 유사하게, 반도체 소자(401)는 프로세서 및 SRAM을 포함하는 제1 반도체 구조체(405)와 NAND 메모리를 포함하는 제2 반도체 구조체(403)가 별도로 형성되고 접합 계면(407)에서 면대면 방식으로 접합되는 접합된 칩의 예를 나타낸다. 프로세서 및 SRAM을 포함하는 제1 반도체 구조체(402)가 NAND 메모리를 포함하는 제2 반도체 구조체(404) 아래에 있는 도 4a에서 전술한 반도체 소자(400)와 달리,
도 4b의 반도체 소자(401)는 NAND 메모리를 포함하는 제2 반도체 구조체(403) 위에 배치된 SRAM 및 프로세서를 포함하는 제1 반도체 구조체(405)를 포함한다. 두 반도체 소자(400, 401) 모두에서 유사한 구조(예: 재료, 제조 공정, 기능 등)의 세부사항은 아래에서 반복되지 않을 수 있음이 이해된다.
반도체 소자(401)의 제2 반도체 구조체(403)는 기판(409) 및 기판(409) 위의 인터리빙된 도체 층(413) 및 유전체 층(415)을 포함하는 메모리 스택(411)을 포함할 수 있다. 일부 실시예에서 3D NAND 메모리 스트링(417)의 어레이는 각각 기판(409) 위의 메모리 스택(411) 내의 인터리빙된 도체 층(413) 및 유전체 층(415)을 통해 수직으로 연장된다. 각각의 3D NAND 메모리 스트링(417)은 반도체 채널(421) 및 메모리 필름(419)을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(417)은 하부 단부와 상부 단부에 각각 2개의 플러그(423, 425)를 더 포함한다. 3D NAND 메모리 스트링(417)은 "전하 트랩" 형의 3D NAND 메모리 스트링 또는 "플로팅 게이트" 형의 3D NAND 메모리 스트링일 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(411)과 기판(409) 사이에 배치된다.
일부 실시예에서, 반도체 소자(401)의 제2 반도체 구조체(403)는 또한 메모리 스택(411) 및 3D NAND 메모리 스트링(417) 위에 3D NAND 메모리 스트링(417)과의 전기 신호의 전송을 위한 상호연결 층(427)을 포함한다. 상호연결 층(427)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(427)의 인터커넥트는 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은, 로컬 인터커넥트를 포함한다. 일부 실시예에서, 반도체 소자(401)의 제2 반도체 구조체(403)는 접합 계면(407)에 그리고 상호연결 층(427) 및 메모리 스택(411) 및 3D NAND 메모리 스트링(417) 위의 접합 층(429)을 더 포함한다. 접합 층(429)은 복수의 접합 콘택트(455) 및 접합 콘택트(455)을 둘러싸고 전기적으로 분리하는 유전체를 포함할 수 있다.
도 4b에 도시된 바와 같이, 반도체 소자(401)의 제1 반도체 구조체(405)는 접합 계면(407)에 그리고 접합 층(429) 위의 다른 접합 층(451)을 포함한다. 접합 층(451)은 복수의 접합 콘택트(453) 및 접합 콘택트(453)를 둘러싸고 전기적으로 분리하는 유전체를 포함할 수 있다. 접합 콘택트(453)는 일부 실시예에 따르면, 접합 계면(407)에서 접합 콘택트(455)과 접촉한다. 일부 실시예에서, 반도체 소자(401)의 제1 반도체 구조체(405)는 또한 전기 신호를 전송하기 위해 접합 층(451) 위에 상호연결 층(457)을 포함한다. 상호연결 층(457)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다.
반도체 소자(401)의 제1 반도체 구조체(405)는 상호연결 층(457) 및 접합 층(451) 위의 소자 층(431)을 더 포함할 수 있다. 일부 실시예에서, 소자 층(431)은 상호연결 층(457) 및 접합 층(451) 위의 프로세서(435), 및 상호연결 층(457) 및 접합 층(451) 위 및 프로세서(435) 외부의 SRAM 셀(437)의 어레이를 포함한다. 예를 들어, 주변 회로(439)는 3D NAND 메모리 스트링(417)의 어레이를 제어하고 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 소자 층(431)의 소자는 다음과 같다. 예를 들어, SRAM 셀(437)의 어레이는 상호연결 층(457)을 통해 프로세서(435)에 전기적으로 연결될 수 있다.
일부 실시예에서, 프로세서(435)는 임의의 적합한 특화된 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(441)를 포함한다. 트랜지스터(441)는 반도체 층(433) "상"에 형성될 수 있으며, 여기서 트랜지스터(441)의 전체 또는 일부는 반도체 층(433) 및/또는 반도체 층(433) 바로 상에 형성된다. 트랜지스터(441)의 소스 영역 및 드레인 영역은 반도체층(433)에도 형성될 수 있다. 트랜지스터(441)는 SRAM 셀(437)(및 주변 회로(439), 있는 경우)의 어레이를 형성할 수 있다. 트랜지스터(441)는 일부 실시예에 따르면, 고급 논리 프로세스(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 제1 반도체 구조체(405)는 소자 층(431) 위에 배치된 반도체 층(433)을 더 포함한다. 반도체 층(433)은 프로세서(435) 및 SRAM 셀(437)의 어레이 위에 있고 이와 접촉할 수 있다. 반도체 층(433)은 트랜지스터(441)가 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(433)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(433)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(433)은 또한 분리 영역 및 도핑된 영역을 포함할 수 있다.
도 4b에 도시된 바와 같이, 반도체 소자(401)의 제1 반도체 구조체(405)는 반도체 층(433) 위에 패드 아웃 상호연결 층(443)을 더 포함할 수 있다. 일부 실시예에서, 패드 아웃 상호연결 층(443)의 인터커넥트는 예를 들어 패드 아웃 목적을 위해 반도체 소자(401)와 외부 회로 사이에서 전기 신호를 전송할 수 있다. 일부 실시예에서, 제1 반도체 구조체(405)는 패드 아웃 상호연결 층(443)과 상호연결 층(457, 427)을 전기적으로 연결하기 위해 반도체층(433)을 통해 연장되는 하나 이상의 콘택트(447)를 더 포함한다. 그 결과, 프로세서(435) 및 SRAM 셀(437)의 어레이(및 주변 회로(439), 있는 경우) 또한 상호 연결 층(457, 427)과 접합 콘택트(453, 455)를 통해 3D NAND 메모리 스트링(417)의 어레이에 전기적으로 연결될 수 있다. 또한, 프로세서(435), SRAM 셀(437)의 어레이, 및 3D NAND의 어레이 메모리 스트링(417)은 콘택트(447) 및 패드 아웃 상호연결 층(443)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 5a는 일부 실시예에 따른 또 다른 예시적인 반도체 소자(500)의 단면을 나타낸다. 도 4에서 전술한 반도체 소자(400)와 유사하다. 도 4a에서, 반도체 소자(500)는 프로세서(512), SRAM 셀의 어레이(514), 및 주변 회로(516)를 갖는 제1 반도체 구조체(502)를 포함하는 접합된 칩의 예를 나타낸다. 3D NAND 메모리 스트링(438)을 갖는 제2 반도체 구조체(404)를 포함하는 도 4a에서 전술한 반도체 소자(400)와 달리, 도 5a의 반도체 소자(500)는 2D NAND 메모리 셀(536)을 갖는 제2 반도체 구조체(504)를 포함한다. 도 4a에서 전술한 반도체 소자(400)와 유사하게, 반도체 소자(500)의 제1 및 제2 반도체 구조체(502, 504)는 접합 계면(506)에서 면대면 방식으로 접합된다. 두 반도체 소자(400, 500) 모두에서 유사한 구조(예: 재료, 제조 공정, 기능 등)의 세부사항은 아래에서 반복되지 않을 수 있음이 이해된다.
반도체 소자(500)의 제1 반도체 구조체(502)는 기판(508) 위의 소자 층(510)을 포함할 수 있다. 일부 실시예에서, 소자 층(510)은 기판(508) 상의 프로세서(512), 및 기판(508) 상 및 프로세서(512) 외부의 SRAM 셀(514)의 어레이를 포함한다. 일부 실시예에서, 소자 층(510)은 기판(508) 상의 그리고 프로세서(512) 외부의 주변 회로(516)를 더 포함한다. 예를 들어, 주변 회로(516)는 반도체 소자(500)의 NAND 메모리를 제어 및 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 프로세서(512)는 위에서 상세히 설명된 바와 같이 임의의 적합한 특화된 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(518)를 포함한다. 일부 실시예에서, 트랜지스터(518)는 또한 예를 들어 반도체 소자(500)의 캐시 및/또는 데이터 버퍼로서 사용되는 SRAM 셀(514)의 어레이를 형성한다. 일부 실시예에서, 트랜지스터(518)는 주변 회로(516), 즉 NAND 메모리의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로를 추가로 형성한다.
일부 실시예에서, 반도체 소자(500)의 제1 반도체 구조체(502)는 또한 프로세서(512) 및 SRAM 셀(514)의 어레이(및 주변 회로(516), 있는 경우)와의 전기 신호의 전달을 위해 소자 층(510) 위에 상호연결 층(520)을 포함한다. 상호연결 층(520)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 반도체 소자(500)의 제1 반도체 구조체(502)는 접합 계면(506) 및 상호연결 층(520) 및 소자 층(510)(프로세서(512) 및 SRAM 셀(514)의 어레이 포함) 위의 접합 층(522)을 더 포함한다. 접합 층(522)은 복수의 접합 콘택트(524) 및 접합 콘택트(524)를 둘러싸고 전기적으로 분리하는 유전체를 포함할 수 있다.
유사하게, 도 5a에 도시된 바와 같이, 반도체 소자(500)의 제2 반도체 구조체(504)는 또한 접합 계면(506)에서 그리고 제1 반도체 구조체(502)의 접합 층(522) 위에 접합 층(526)을 포함할 수 있다. 일부 실시예에 따르면, 접합 콘택트(528)은 접합 계면(506)에서 접합 콘택트(524)과 접촉한다. 일부 실시예에서, 반도체 소자(500)의 제2 반도체 구조체(504)는 또한 전기 신호를 전송하기 위해 접합 층(526) 위에 상호연결 층(530)을 포함한다. 상호연결 층(530)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다.
일부 실시예에서, 반도체 소자(500)의 제2 반도체 구조체(504)는 메모리 셀이 상호연결 층(530) 및 접합 층(526) 위에 2D NAND 메모리 셀(536)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자를 포함한다. 2D NAND 메모리 셀(536)은 복수의 2D NAND 메모리 스트링을 포함할 수 있으며, 이들 각각은 소스/드레인(538)(NAND 게이트와 유사함)에 의해 직렬로 연결된 복수의 메모리 셀(536) 및 2D NAND 메모리 스트링이 단부에 있는 2개의 선택 트랜지스터(540)를 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 스트링은 선택 트랜지스터(540) 외에 하나 이상의 선택 게이트 및/또는 더미 게이트를 더 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 셀(536)은 수직으로 적층된 플로팅 게이트(542) 및 제어 게이트(544) 갖는 플로팅 게이트 트랜지스터를 포함한다. 플로팅 게이트(542)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 제어 게이트(544)는 NAND 플래시 메모리 소자의 워드 라인의 일부일 수 있고 W, Co, Cu, Al, 도핑된 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 플로팅 게이트 트랜지스터는 제어 게이트(544)와 플로팅 게이트(542) 사이에 수직으로 배치된 차단 층 및 플로팅 게이트(542) 위에 배치된 터널링 층과 같은 유전체 층을 더 포함한다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 k 유전체, 또는 이들의 조합을 포함할 수 있다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 채널은 소스/드레인(538) 사이와 게이트 스택(터널링 층, 플로팅 게이트(542), 차단 층, 및 제어 게이트(544) 포함) 위에 측 방향으로 형성될 수 있다. 일부 실시예에 따르면, 각각의 채널은 제어 게이트(544)를 통해 각각의 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(536)은 플로팅 게이트(542)를 상술한 바와 같이 전하 트랩 층(저장 층)으로 대체하는 전하 트랩 트랜지스터를 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 저장 층은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하고 플로팅 게이트(542)의 두께보다 더 얇은 두께를 갖는다.
일부 실시예에서, 제2 반도체 구조체(504)는 2D NAND 메모리 셀(536)의 어레이와 접촉하여 배치된 반도체 층(546)을 더 포함한다. 반도체 층(546)은 2D NAND 메모리 셀(536)이 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(546)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(546)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함한다. 반도체 층(546)은 또한 분리 영역 및 도핑된 영역(예: 2D NAND 메모리 셀(536)의 소스/드레인(538)으로서 기능함)을 포함할 수 있다.
도 5a에 도시된 바와 같이, 반도체 소자(500)의 제2 반도체 구조체(504)는 반도체 층(546) 위에 패드 아웃 상호연결 층(550)을 더 포함할 수 있다. 일부 실시예에서, 패드 아웃 상호연결 층(550ca)의 인터커넥트, 예컨대 하나 이상의 ILD 층에 콘택트 패트(552)를 포함한다. 일부 실시예에서, 패드 아웃 상호연결 층(550)ㅇ은 반도체 소자(500)와 외부 회로 사이에, 예컨대, 패드 아웃을 목적으로 전기 신호를 전송할 수 있다. 일부 실시에에서,제2 반도체 구조체(504)는 패드 아웃 상호연결 층(550)과 상호연결 층(530, 520)을 전기적으로 연결하기 위해 반도체 층(546)을 통해 연장되는 하나 이상의 콘택트(554)를 더 포함한다. 그 결과, 프로세서(512) 및 SRAM 셀(514)의 어레이는 접합 콘택트(528, 524)뿐만 아니라 상호연결 층(530, 520)을 통해 2D NAND 메모리 셀(536)의 어레이에 전기적으로 연결된다. 또한, 프로세서(512), SRAM 셀(514)의 어레이, 및 2D NAND 메모리 셀(536)의 어레이는 콘택트(554) 및 패드 아웃 상호연결 층(550)을 통한 외부 회로에 전기적으로 연결될 수 있다.
도 5b는 일부 실시예에 따른 또 다른 예시적인 반도체 소자(501)의 단면을 나타낸다. 도 1b과 관련하여 위에서 설명된 반도체 소자(101)의 일례로서, 반도체 소자(501)는 제2 반도체 구조체(503) 및 제2 반도체 구조체(503) 위에 적층된 제1 반도체 구조체(505)를 포함하는 접합된 칩이다. 도 5a에서 전술한 반도체 소자(500)와 유사하게, 반도체 소자(501)는 프로세서 및 SRAM을 포함하는 제1 반도체 구조체(505) 및 2D NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(503)가 개별적으로 형성되고 면대면 방식으로 접합 계면(507)에서 접합되는 접합된 칩의 예를 나타낸다. 프로세서 및 SRAM을 포함하는 제1 반도체 구조(502)가 2D NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(504) 아래에 있는 도 5a에서 전술한 반도체 소자(501)와 달리, 도 5b에서의 반도체 소자(501)는 프로세서를 포함하는 제1 반도체 구조체(505) 및 2D NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(503) 위에 배치된 SRAM을 포함한다. 두 반도체 소자(500, 501) 모두에서 유사한 구조(예: 재료, 제조 공정, 기능 등)의 세부사항은 아래에서 반복되지 않을 수 있다는 것이 이해된다.
일부 실시예에서, 반도체 소자(501)의 제2 반도체 구조체(503)는 메모리 셀이 기판(509) 상의 2D NAND 메모리 셀(551)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자를 포함한다. 2D NAND 메모리 셀(551)의 어레이는 복수의 2D NAND 메모리 스트링을 포함할 수 있으며, 이들 각각은 소스/드레인(549)(NAND 게이트와 유사)에 의해 직렬로 연결된 복수의 메모리 셀과 2D NAND 메모리 스트링의 단부에 있는 2개의 선택 트랜지스터(553)를 각각 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 셀(551)은 수직으로 적층된 플로팅 게이트(511) 및 제어 게이트(513)를 갖는 플로팅 게이트 트랜지스터를 포함한다. 일부 실시예에서, 플로팅 게이트 트랜지스터는 제어 게이트(513)와 플로팅 게이트(511) 사이에 수직으로 배치된 차단 층 및 플로팅 게이트(511) 아래에 배치된 터널링 층과 같은 유전체 층을 더 포함한다. 채널은 소스/드레인(549)과 게이트 스택 아래(터널링 층, 플로팅 게이트(511), 차단 층 및 제어 게이트(513) 포함) 사이에 측 방향으로 형성될 수 있다. 일부 실시예에 따르면, 각각의 채널은 제어 게이트(513)를 통해 각각의 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(551)은 플로팅 게이트(511)를 저장 층으로 대체하는 전하 트랩 트랜지스터를 포함할 수 있다는 것이 이해된다.
일부 실시예에서, 반도체 소자(501)의 제2 반도체 구조체(503)는 또한 2D NAND 메모리 셀(551)의 어레이로 전기 신호를 전송하기 위해 2D NAND 메모리 셀(551)의 어레이 위에 상호연결 층(519)을 포함한다. 상호연결 층(519)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(519)의 인터커넥트는 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 인터커넥트를 포함한다. 일부 실시예에서, 반도체 소자(501)의 제2 반도체 구조체(503)는 접합 계면(507)에 및 상호연결 층(519) 위의 접합 층(515) 및 2D NAND 메모리 셀(551)의 어레이를 더 포함한다. 접합 층(515)은 복수의 접합 콘택트(517)과 접합 콘택트(517)를 둘러싸고 전기적으로 분리하는 유전체를 포함할 수 있다.
도 5b에 도시된 바와 같이, 반도체 소자(501)의 제1 반도체 구조체(505)는 접합 계면(507) 및 접합 층(515) 위의 또 다른 접합 층(551)을 포함한다. 접합 층(551)은 복수의 접합 콘택트(527) 및 접합 콘택트(527)를 둘러싸고 전기적으로 분리하는 유전체를 포함할 수 있다. 접합 콘택트(527)는 일부 실시예에 따르면, 접합 계면(507)에서 접합 콘택트(517)과 접촉한다. 일부 실시예에서, 반도체 소자(501)의 제1 반도체 구조체(505)는 또한 전기 신호를 전송하기 위해 접합 층(551) 위에 상호연결 층(529)을 포함한다. 상호연결 층(529)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다.
반도체 소자(501)의 제1 반도체 구조체(505)는 상호연결 층(529) 및 접합 층(551) 위의 소자 층(531)을 더 포함할 수 있다. 일부 실시예에서, 소자 층(531)은 상호연결 층(529) 및 접합 층(551) 위의 프로세서(535), 및 어레이를 포함한다. 상호연결 층(529) 및 접합 층(551) 위 및 프로세서(535) 외부의 SRAM 셀(537)의 어레이를 포함한다. 일부 실시예에서, 디바이스층(531)은 상호연결 층(529) 및 접합 층(551) 위 및 프로세서(535) 외부에 주변 회로(539)를 더 포함한다. 예를 들어, 주변 회로(539)는 2D NAND 메모리 셀(551)의 어레이를 제어하고 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 소자 층(531)의 소자는 상호연결 층(529)의 인터커넥트를 통해 서로 전기적으로 연결된다. 예를 들어, SRAM 셀(537)의 어레이는 상호연결 층(529)을 통해 프로세서(535)에 전기적으로 연결될 수 있다.
일부 실시예에서, 프로세서(535)는 임의의 적합한 특화된 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(541)를 포함한다. 트랜지스터(541)는 반도체 층(533) "상"에 형성될 수 있으며, 여기서 트랜지스터(541)의 전체 또는 일부는 반도체 층(533) 내에 및/또는 반도체 층(533) 바로 상에 형성된다. 트랜지스터(541)의 소스 영역 및 드레인 영역은 반도체 층(533)에도 형성될 수 있다. 트랜지스터(541)는 또한 SRAM 셀(537)(및 주변 회로(539), 있는 경우)의 어레이를 형성할 수 있다. 트랜지스터(541)는 일부 실시예에 따르면, 고급 논리 프로세스(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 제1 반도체 구조체(505)는 소자 층(531) 위에 배치된 반도체 층(533)을 더 포함한다. 반도체 층(533)은 프로세서(535) 및 SRAM 셀(537)의 어레이 위에 있고 이와 접촉할 수 있다. 반도체 층(533)은 위에 트랜지스터(541)가 형성되는 박형화된 기판일 수 있다. 일부 실시예에서, 반도체 층(533)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(533)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(533)은 또한 분리 영역 및 도핑된 영역을 포함할 수 있다.
도 5b에 도시된 바와 같이, 반도체 소자(501)의 제1 반도체 구조체(505)는 반도체 층(533) 위에 패드 아웃 상호연결 층(543)을 더 포함할 수 있다. 일부 실시예에서, 패드 아웃 상호연결 층(543)의 인터커넥트는 예를 들어 패드 아웃 목적을 위해 반도체 소자(501)와 외부 회로 사이에서 전기 신호를 전송할 수 있다. 일부 실시예에서, 제1 반도체 구조체(505)는 패드 아웃 상호연결 층(543)과 상호연결 층(529, 519)을 전기적으로 연결하기 위해 반도체 층(533)을 통해 연장되는 하나 이상의 콘택트(547)를 더 포함한다. 주변 회로(539)(있는 경우)는 상호 연결 층(529 및 519)은 물론 접합 콘택트(527 및 517)을 통해 2D NAND 메모리 셀(551)의 어레이에 전기적으로 연결될 수 있다. 또한, 프로세서(535), SRAM 셀(537)의 어레이, 및 2D NAND 메모리 셀(551)의 어레이는 콘택트(547) 및 패드 아웃 상호연결 층(543)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 6a 및 도 6b는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다. 도 7a 및 도 7b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다. 도 7c 및 도 7d는 일부 실시예에 따른 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 나타낸다. 도 8a 및 도 8b는 일부 실시예에 따른 예시적인 반도체 소자를 형성하기 위한 제조 공정을 나타낸다. 도 8c 및 도 8d는 일부 실시예에 따른 다른 예시적인 반도체 소자를 형성하기 위한 제조 공정을 나타낸다.
도 9a 내지 도 9c는 일부 실시예에 따른 예시적인 반도체 구조체를 접합 및 다이싱하기 위한 제조 공정을 나타낸다. 도 10a 내지 도 10c는 일부 실시예에 따른 예시적인 반도체 구조체를 다이싱 및 접합하기 위한 제조 공정을 나타낸다. 도 13은 일부 실시예에 따른 반도체 소자를 형성하기 위한 예시적인 방법(1300)의 흐름도이다. 도 14는 일부 실시예에 따른 반도체 소자를 형성하기 위한 다른 예시적인 방법(1400)의 흐름도이다. 도 6a, 도 6b, 도 7a∼도 7d, 도 8a, 도 8b, 도 9a∼도 9c, 도 10a∼10 9c, 도 13, 및 도 14는 도 4a, 도 4b, 도 5a 및 도 5b에 각각 도시되어 있는 반도체 소자(400, 401, 500, 501)를 포함한다. 도 6a, 도 6b, 도 7a∼도 7d, 도 8a, 도 8b, 도 9a∼도 9c, 도 10a∼10 9c, 도 13, 및 도 14를 함께 설명한다. 방법(1300 및 1400)에 도시된 작업은 전부를 망라한 것은 않으며 다른 작입이 예시된 작업 중 어느 것의 이전, 이후, 또는 그 사이에 수행될 수 있음이 이해된다. 또한, 일부 작업은 동시에 수행될 수도 있고, 도 13 및 도 14에 도시된 것과 다른 순서로 수행될 수도 있다.
도 6a 및 도 6b애 나타낸 바와 같이, 프로세서, SRAM 셀의 어레이, 주변 회로, 및 복수의 제1 접합 콘택트을 포함하는 제1 접합 층을 포함하는 제1 반도체 구조체가 형성된다. 도 7a 및 도 7b에 나타낸 바와 같이, 3D NAND 메모리 스트링의 어레이 및 복수의 제2 접합 콘택트을 포함하는 제2 접합 층을 포함하는 제2 반도체 구조체가 형성된다. 도 8a 및 도 8b에 도시된 바와 같이, 제1 반도체 구조체 및 제2 반도체 구조체가 면대면 방식으로 접합되어, 제1 접합 콘택트가 접합 계면에서 제2 접합 콘택트와 접촉한다.
도 13을 참조하면, 방법(1300)은 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성되는 작업 1302에서 시작한다. 제1 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함한다. 제1 웨이퍼는 실리콘 웨이퍼일 수 있다. 일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 프로세서 및 SRAM 셀의 어레이가 제1 웨이퍼 상에 형성되고, 제1 상호연결 층이 프로세서 및 SRAM 셀의 어레이 위에 형성되고, 제1 접합 층이 제1 상호연결 층 위에 형성된다. 일부 실시예에서, 프로세서 및 SRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제1 웨이퍼 상에 형성된다. 일부 실시예에서, 복수의 제1 반도체 구조를 형성하기 위해, NAND 메모리 셀 어레이의 주변 회로가 또한 제1 웨이퍼 상에 형성된다.
도 9a에 나타낸 바와 같이, 복수의 제1 반도체 구조(906)가 제1 웨이퍼(902) 상에 형성된다. 제1 웨이퍼(902)는 스크라이빙 라인(scribing lines)에 의해 분리된 복수의 샷(shot)을 포함할 수 있다. 제1 웨이퍼(902)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제1 반도체 구조체(906)를 포함한다. 도 6a 및 도 6b는 제1 반도체 구조체(906)의 형성의 일례를 도시한다.
도 6a에 나타낸 바와 같이, 복수의 트랜지스터(604)가 실리콘 기판(602)(제1 웨이퍼(902)의 일부로서, 예를 들어, 실리콘 웨이퍼) 상에 형성된다. 트랜지스터(604)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, 화학적 기계적 연마(CMP), 및 임의의 다른 적절한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은 예를 들어 트랜지스터(604)의 소스 영역 및/또는 드레인 영역으로서 기능하며, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(602)에 형성된다. 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(602)에 형성된다. 트랜지스터(604)는 실리콘 기판(602) 상에 소자 층(606)을 형성할 수 있다. 일부 실시예에서, 소자 층(606)은 프로세서(608), SRAM 셀 어레이(610), 및 주변 회로(612)를 포함한다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1304로 진행하여, 제1 상호연결 층이 프로세서 및 SRAM 셀 어레이 위에 형성된다. 제1 상호연결 층은 하나 이상의 ILD 층에 제1 복수의 인터커넥트를 포함할 수 있다. 도 6b에 도시된 바와 같이, 상호연결 층(614)은 프로세서(608) 및 SRAM 셀(610)의 어레이를 포함하는 소자 층(606) 위에 형성될 수 있다. 상호연결 층(614)은 소자 층(606)과의 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(614)은 다수의 ILD 층 및 그 내부에 다수의 공정으로 형성된 인터커넥트를 포함한다. 예를 들어, 상호연결 층(614)의 인터커넥트는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 인터커넥트를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 6b에 도시된 ILD 층과 인터커넥트는 상호연결 층(614)으로 통칭될 수 있다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1306으로 진행하여, 제1 접합층이 제1 상호연결 층 위에 형성된다. 제1 접합 층은 복수의 제1 접합 콘택트를 포함할 수 있다. 도 6b에 나타낸 바와 같이, 접합 층(616)은 상호연결 층(614) 위에 형성된다. 접합 층(616)은 유전체에 의해 둘러싸인 복수의 접합 콘택트(618)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호연결 층(614)의 상단 표면 상에 증착된다. 그 다음, 패터닝 공정(예: 포토리소그래피 및 유전층 내의 유전 물질의 건식/습식 에칭)를 사용하여 유전층을 통해 콘택트 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 상호연결 층(614)의 인터커넥트와 접촉하여 접합 콘택트(618)가 형성될 수 있다. 콘택트 홀은 도체(예: 구리)로 채워질 수 있다. 일부 실시예에서, 콘택 홀을 채우는 것은 도체를 증착하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1308으로 진행하여, 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함한다. 제2 웨이퍼는 실리콘 웨이퍼일 수 있다. 도 9a에 도시된 바와 같이, 복수의 제2 반도체 구조체(908)가 제2 웨이퍼(904) 상에 형성된다. 제2 웨이퍼(904)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제2 웨이퍼(904)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제2 반도체 구조체(908)를 포함한다. 도 7a 및 도 7b는 제2 반도체 구조(908)의 형성의 일례를 도시한다. 도 7c 및 도 7d는 제2 반도체 구조체(908)의 형성의 다른 예를 도시한다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 메모리 스택이 제2 웨이퍼 위에 형성되고, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이가 형성된다. 도 7a에 도시된 바와 같이, 인터리빙된 희생 층(도시되지 않음) 및 유전체 층(708)이 실리콘 기판(702) 위에 형성된다. 인터리빙된 희생 층 및 유전체 층(708)은 유전체 스택(도시되지 않음)을 형성할 수 있다. 일부 실시예에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층(708)은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생층 및 유전층(708)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 일부 실시예에서, 메모리 스택(704)은 게이트 교체 공정, 예를 들어 유전체 층(708)에 선택적인 희생 층의 습식/건식 에칭을 사용하여 희생 층을 도체 층(706)으로 대체하고 생성된 리세스를 도체 층(706)으로 채우는 것에 의해 형성될 수 있다. 그 결과, 메모리 스택(704)은 인터리빙된 도체 층(706) 및 유전체 층(708)을 포함할 수 있다. 일부 실시예에서, 각각의 도체 층(706)은 텅스텐 층과 같은 금속 층을 포함한다. 메모리 스택(704)은 다른 실시예에서 게이트 교체 공정 없이 도체 층(예: 도핑된 폴리실리콘 층) 및 유전체 층(예: 실리콘 산화물 층)을 교대로 증착함으로써 형성될 수 있다는 것이 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(704)과 실리콘 기판(702) 사이에 형성된다.
도 7a에 도시된 바와 같이, 3D NAND 메모리 스트링(710)은 실리콘 기판(702) 위에 형성되며, 이들 각각은 메모리 스택(704)의 인터리빙된 도체 층(706) 및 유전체 층(708)을 통해 수직으로 연장된다. 일부 실시예에서, 3D NAND 메모리 스트링(710)을 형성하기 위한 제조 공정은 DRIE(Deep Reactive-ion Etching)와 같은 건식 에칭/및 습식 에칭을 사용하여 메모리 스택(704)을 통해 실리콘 기판(702) 내로 홀을 형성한 후, 실리콘 기판(702)으로부터 채널 홀의 하부에 플러그(712)를 에피택셜 성장시킨다. 일부 실시예에서, 3D NAND 메모리 스트링(710)을 형성하기 위한 제조 공정은 또한 ALD, CVD, PVD 또는 이들의 임의의 조합을 포함하는 박막 증착 공정을 사용하여 메모리 필름(714)(예: 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(716)와 같은, 복수의 층으로 후속하여 채널 홀을 채우는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(710)을 형성하기 위한 제조 공정은 3D NAND 메모리 스트링(710)의 상단에서 리세스를 에칭함으로써 채널 홀의 상부 부분에 또 다른 플러그(718)를 형성하고, 이어서 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 박막 증착 공정을 사용하는 반도체 재료로 리세스를 COSDN는 것을 더 포함한다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 2D NAND 메모리 셀의 어레이가 제2 웨이퍼 상에 형성된다. 도 7c에 도시된 바와 같이, 2D NAND 메모리 셀(703)은 2D NAND 메모리 스트링의 형태로 실리콘 기판(702) 상에 형성되며, 각각은 소스/드레인(705)(NAND 게이트와 유사) 및 2D NAND 메모리 스트링의 단부에 각각, 2개의 선택 트랜지스터(707)에 의해 직렬로 연결된 복수의 메모리 셀을 포함한다. 메모리 셀(703) 및 선택 트랜지스터(707)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적절한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은, 예를 들어 소스/드레인(705)으로서 기능하는, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(702)에 형성된다. 일부 실시예에서, 분리 영역(예: STI, 도시되지 않음)이 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(702)에 형성된다.
일부 실시예에서, 게이트 스택은 각각의 2D NAND 메모리 셀(703)에 대해 형성된다. 게이트 스택은 터널링 층, 플로팅 게이트(709), 차단 층, 및 제어 게이트(711)를 "플로팅 게이트"형의 2D NAND 메모리 셀(703)에 대해 아래에서 위로 차례로 포함할 수 있다. 일부 실시예에서, 플로팅 게이트(709)는 "전하 트랩" 형의 2D NAND 메모리 셀을 위한 저장 층으로 대체된다. 게이트 스택의 터널링 층, 플로팅 게이트(709)(또는 저장 층), 차단 층, 및 제어 게이트(711)는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1310으로 진행하여, 제2 상호연결 층이 NAND 메모리 셀의 어레이 위에 형성된다. 제2 상호연결 층은 하나 이상의 ILD 층에 복수의 제2 인터커넥트를 포함할 수 있다.
일부 실시예에서, 제2 상호연결 층은 메모리 스택 및 3D NAND 메모리 스트링의 어레이 위에 형성된다. 도 7b에 도시된 바와 같이, 상호연결 층(720)은 메모리 스택(704) 및 3D NAND 메모리 스트링(710)의 어레이 위에 형성될 수 있다. 상호연결 층(720)은 3D NAND 메모리 어레이와의 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(720)은 다수의 ILD 층 및 다수의 공정으로 형성된 인터커넥트를 포함한다. 예를 들어, 상호연결 층(720)의 인터커넥트는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 인터커넥트를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 7b에 나타낸 ILD 층 및 인터커넥트는 상호연결 층(720)으로 통칭될 수 있다.
일부 실시예에서, 제2 상호연결 층은 2D NAND 메모리 셀의 어레이 위에 형성된다. 도 7d에 나타낸 바와 같이, 상호연결 층(713)은 2D NAND 메모리 셀(703)의 어레이 위에 형성될 수 있다. 상호연결 층(713)은 2D NAND 메모리 셀(703)의 어레이와 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 상호연결 층(713)은 다수의 ILD 층 및 다수의 공정으로 내부에 형성된 인터커넥트를 포함한다. 예를 들어, 상호연결 층(713)의 인터커넥트는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 인터커넥트를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 7b에 나타낸 ILD 층 및 인터커넥트는 상호연결 층(713)으로 통칭될 수 있다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1312으로 진행하여, 제2 접합 층이 제2 상호연결 층 위에 형성된다. 제2 접합 층은 복수의 제2 접합 콘택트를 포함할 수 있다. 도 7b에 도시된 바와 같이서, 접합 층(722)은 상호연결 층(720) 위에 형성된다. 접합 층(722)은 유전체에 의해 둘러싸인 복수의 접합 콘택트(724)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호연결 층(720)의 상단 표면 상에 증착된다. 그 다음, 패터닝 프로세스(예: 유전층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전층을 통해 콘택트 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 상호연결 층(720)의 인터커넥트와 접촉하여 접합 콘택트(724)가 형성될 수 있다. 콘택트 홀은 도체(예: 구리)로 채워질 수 있다. 일부 실시예에서, 컨택 홀을 채우는 것은 도체를 증착하기 전에 접착(글루) 층, 장벽 층, 및/또는 시드 층을 증착하는 것을 포함한다.
유사하게, 도 7d에 도시된 바와 같이, 접합 층(715)은 상호연결 층(713) 위에 형성된다. 접합 층(715)은 유전체에 의해 둘러싸인 복수의 접합 콘택트(717)를 포함할 수 있다. 일부 실시예에서, 유전체 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호연결 층(713)의 상단 표면 상에 증착된다. 이어서, 패터닝 프로세스(예: 유전층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전체 층을 통해 접촉 홀을 먼저 패터닝함으로써 유전체 층을 통해 그리고 상호연결 층(713)의 인터커넥트와 접촉하여 접합 콘택트(717)가 형성될 수 있다. 콘택트 홀은 도체(예: 구리)로 채워질 수 있다. 일부 실시예에서, 콘택 홀을 채우는 것은 도체를 증착하기 전에 접착(글루) 층, 장벽 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1314로 진행하여, 제1 웨이퍼 및 제2 웨이퍼가 면대면 방식으로 접합되어, 제1 반도체 구조체 중 적어도 하나가 제2 반도체 구조체 중 적어도 하나에 접합된다. 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다. 접합은 하이브리드 접합일 수 있다. 일부 실시예에서, 제2 반도체 구조체는 접합 후에 제1 반도체 구조체 위에 있다. 일부 실시예에서, 제1 반도체 구조체는 접합 후에 제2 반도체 구조체 위에 있다.
도 9b에 도시된 바와 같이, 제1 웨이퍼(902) 및 제2 웨이퍼(904)는 제1 반도체 구조체(906) 중 적어도 하나가 접합 계면(909)에서 제2 반도체 구조체(908) 중 적어도 하나에 접합되도록 면대면 방식으로 접합된다.
제1 웨이퍼(902)는 도 9b에 도시된 바와 같이 접합 후 제2 웨이퍼(904) 위에 있지만, 일부 실시예에서 접합 후에 제2 웨이퍼(904)가 제1 웨이퍼(902) 위에 있을 수 있다는 것이 이해된다. 도 8a는 접합된 제1 및 제2 반도체 구조(906, 908)의 형성의 일례를 도시한다. 도 8c는 접합된 제1 및 제2 반도체 구조(906, 908)의 형성의 다른 예를 도시한다.
도 8a에 도시된 바와 같이, 실리콘 기판(702) 및 그 위에 형성된 구성요소(예: 메모리 스택(704) 및 이를 통해 형성된 3D NAND 메모리 스트링(710)의 어레이)는 거꾸로 뒤집혔다. 아래를 향하는 접합 층(722)은 위를 향하는 접합 층(616)과, 즉 대면 방식으로 접합되어, 접합 계면(802)을 형성한다(도 8b에 도시됨). 일부 실시예서, 처리 공정, 예컨대, 플라즈마 처리, 습식 처리, 및/또는 열처리가 접합 전에 접합 표면에 적용된다. 도 8a에 도시되지는 않았지만, 실리콘 기판(602) 및 그 위에 형성된 구성요소(예: 프로세서(608), SRAM 셀(610)의 어레이, 및 주변 회로(612)를 포함하는 소자 층(606))는 거꾸로 뒤집힐 수 있고, 아래로 향하는 접합 층(616)은 대면하는 접합 층(722)과 접합될 수 있다. 접합 후, 접합 층(722)의 접합 콘택트(724)과 접합 층(616)의 접합 콘택트(618)이 정렬되고 서로 접촉하여 메모리 스택(704) 및 이를 통해 형성된 3D NAND 메모리 스트링(710)의 어레이는 소자 층(606)(예: 프로세서(608), SRAM 셀(610)의 어레이, 및 그 안의 주변 회로(612))에 전기적으로 연결될 수 있다. 접합된 칩에서 소자 층(606)(예: 프로세서(608), SRAM 셀 어레이 및 그 안의 주변 회로(612))는 메모리 스택(704) 및 이를 통해 형성된 3D NAND 메모리 스트링(710)의 어레이 위 또는 아래에 있을 수 있다. 그럼에도 불구하고, 접합 계면(802)은 도 8b에 나타낸 바와 같이 접합 후에 소자 층(606)(예: 프로세서(608), SRAM 셀(610)의 어레이, 및 그 안의 주변 회로(612))과 메모리 스택(704)(및 이를 통해 형성된 3D NAND 메모리 스트링(710)의 어레이) 사이에 형성될 수 있다.
유사하게, 도 8c에 도시된 바와 같이, 실리콘 기판(702) 및 그 위에 형성된 구성요소(예: 2D NAND 메모리 셀(703)의 어레이)는 거꾸로 뒤집혀 있다. 아래로 향하는 접합 층(715)은 위를 향하는 접합 층(616)과, 즉 면대면 방식으로 접합되어 접합 계면(803)을 형성한다(도 8d에 도시됨). 일부 실시예에서, 하나 이상의 처리 공정, 예를 들어 플라즈마 처리, 습식 처리 및/또는 열처리가 접합 전에 접합 표면에 적용된다. 도 8c에 도시되지는 않았지만, 실리콘 기판(602) 및 그 위에 형성된 구성요소(예: 프로세서(608), SRAM 셀(610)의 어레이, 및 주변 회로(612)를 포함하는 소자 층(606))는 거꾸로 뒤집힐 수 있고, 아래로 향하는 접합 층(616)은 대면하는 접합 층(715)과 접합, 면대면 방식을 접합하여, 접합 계면(803)을 형성한다. 접합 후에, 접합 층(715)의 접합 콘택트(717)와 접합 층(616)의 접합 콘택트(618)가 정렬되고 서로 접촉하여 배열되어, 2D NAND 메모리 셀(703)의 일부는 소자 층(606)(예: 프로세서(608), SRAM 셀 어레이(610), 및 주변 회로(612))에 전기적으로 연결될 수 있다. 접합된 칩에서, 소자 층(606)(예: 프로세서(608), SRAM 셀(610)의 어레이, 및 그 안의 주변 회로(612))은 2D NAND 메모리 셀(703)의 어레이 위 또는 아래에 있을 수 있다는 것이 이해된다. 그럼에도 불구하고, 접합 계면(803)은 도 8c에 도시된 바와 같이 접합 후에 소자 층(606)(예: 프로세서(608), SRAM 셀의 어레이(610), 및 그 안의 주변 회로(612))과 2D NAND 메모리 셀(703)의 어레이 사이에 형성된다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1316으로 진행하여, 제1 웨이퍼 또는 제2 웨이퍼를 박막화하여 반도체층을 형성한다. 일부 실시예에서, 접합 후 제2 반도체 구조의 제2 웨이퍼 위에 있는 제1 반도체 구조의 제1 웨이퍼는 반도체 층을 형성하기 위해 얇아진다. 일부 실시예에서, 접합 후에 제1 반도체 구조체의 제1 웨이퍼 위에 있는 제2 반도체 구조체의 제2 웨이퍼는 반도체 층을 형성하기 위해 박형화된다.
도 8b에 도시된 바와 같이, 접합된 칩의 상단에 있는 기판(예: 도 8a에 도시된 실리콘 기판(702))이 박형화되어, 얇아진 상부 기판이 반도체 층(804), 예를 들어 단결정 실리콘 층 또는 폴리실리콘 층의 역할을 할 수 있다. 유사하게, 도 8d에 도시된 바와 같이, 접합된 칩의 상부에 있는 기판(예: 도 8c에 도시된 실리콘 기판(702))이 박형화되고, 따라서 얇아진 상단 기판은 반도체 층(805), 예를 들어 단결정 실리콘 층의 역할을 할 수 있다. 박형화된 기판의 두께는 약 200nm 내지 약 5μm, 예컨대 200nm 내지 5μm, 또는 약 150nm 내지 약 50μm, 예컨대 150nm 내지 50μm일 수 있다. 실리콘 기판(702)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 공정에 의해 박형화될 수 있다. 실리콘 기판(602)이 접합된 칩의 상단에 있는 기판일 때, 다른 반도체 층이 실리콘 기판(602)을 박형화함으로써 형성될 수 있다는 것이 이해된다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1318로 진행하여, 패드 아웃 상호연결 층이 반도체층 위에 형성된다. 도 8b에 도시된 바와 같이, 패드 아웃 상호연결 층(806)은 반도체 층(804)(박형된 상단 기판) 위에 형성된다. 패드 아웃 상호연결 층(806)은 하나 이상의 ILD 층에 형성된 패드 콘택트(808)와 같은 인터커넥트를 포함할 수 있다. 패드 콘택트(808)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 접합 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(804)을 통해 수직으로 연장되는 콘택트(810)가 형성된다. 콘택트(810)는 패드 아웃 상호연결 층(806)의 인터커넥트와 접촉할 수 있다.
유사하게, 도 8d에 도시된 바와 같이,패드 아웃 상호연결 층(807)은 반도체층(805)(박형화된 상단 기판) 위에 형성된다. 패드 아웃 상호연결 층(807)은 하나 이상의 ILD 층에 형성된 패드 콘택트(809)와 같은 인터커넥트를 포함할 수 있다. 패드 콘택트(809)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 접합 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(805)을 통해 수직으로 연장하는 콘택트(811)가 형성된다. 콘택트(811)는 패드 아웃 상호연결 층(807)의 인터커넥트와 접촉할 수 있다.
방법(1300)은 도 13에 도시된 바와 같이 작업 1320로 진행하여, 접합된 제1 및 제2 웨이퍼가 복수의 다이로 다이싱된다. 다이들 중 적어도 하나는 접합된 제1 및 제2 반도체 구조체를 포함한다. 도 9c에 도시된 바와 같이, 접합된 제1 및 제2 웨이퍼(902, 904)(도 9b에 도시됨)가 복수의 다이(912)로 다이싱된다. 다이(912) 중 적어도 하나는 접합된 제1 및 제2 반도체 구조체(906 및 908)를 포함한다. 일부 실시예에서, 각각의 샷 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인을 따라 접합된 제1 및 제2 웨이퍼(902 및 904)로부터 접합된 제1 및 제2 웨이퍼(902 및 904)의 웨이퍼가 절단되어 각각의 다이(912)가 된다. 다이(912)는 접합된 제1 및 제2 반도체 구조체(906, 908), 예를 들어 도 8b 또는 도 8d에 도시된 접합된 구조체를 포함할 수 있다.
도 9a∼도 9c 및 도 13와 관련하여 전술한 바와 같이 다이싱 전에 웨이퍼 수준 접합에 기초한 패키징 방식 대신에, , 도 10a∼도 10c, 및 도 14는 일부 실시예에 따른 다이싱 후 다이 수준 접합에 기초한 다른 패키징 방식을 예시한다. 도 13의 방법(1300)의 작업 1302, 1304, 1306은 도 13의 방법(1300)과 관련하여 위에서 설명되었으므로 반복하지 않는다. 도 10a에 나타낸 바와 같이, 복수의 제1 반도체 구조체(1006)가 제1 웨이퍼(1002) 상에 형성된다. 제1 웨이퍼(1002)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 일부 실시예에 따르면, 제1 웨이퍼(1002)의 각각의 샷은 하나 이상의 제1 반도체 구조체(1006)를 포함한다. 도 6a 및 도 6b는 제1 반도체 구조체(1006)의 형성의 일례를 도시한다.
방법(1400)은 도 14에 도시된 바와 같이 작업 1402으로 진행하여, 제1 다이 중 적어도 하나가 제1 반도체 구조체 중 적어도 하나를 포함하도록 제1 웨이퍼가 복수의 제1 다이로 다이싱된다. 도 10b에 도시된 바와 같이, 제1 웨이퍼(1002)(도 10a에 도시된 바와 같음)는 적어도 하나의 다이(1010)가 제1 반도체 구조체(1006)를 포함하도록 복수의 다이(1010)로 다이싱된다. 일부 실시예에서, 제1 웨이퍼(1002)의 각각의 샷은 제1 웨이퍼로부터 절단된다. 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인(1002)을 따라 다이(1010)는 각각의 다이(1010)가 된다. 다이(1010)은 제1 반도체 구조체(1006), 예를 들어 도 6b에 도시된 구조체를 포함할 수 있다.
도 13에서 방법(1300)의 작업 1308, 1310, 1312는 도 13의 방법(1300)과 관련하여 위에서 설명되었으므로 반복하지 않는다. 도 10a에 도시된 바와 같이, 복수의 제2 반도체 구조체(1008)가 제2 웨이퍼(1004) 상에 형성된다. 제2 웨이퍼(1004)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제2 웨이퍼(1004)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제2 반도체 구조체(1008)를 포함한다. 도 7a 및 도 7b는 제2 반도체 구조체(1008)의 형성의 일례를 도시한다. 도 7c 및 도 7d는 제2 반도체 구조체(1008) 형성의 다른 예를 도시한다.
방법(1400)은 도 14에 도시된 바와 같이 작업 1404로 진행하여, 제2 다이 중 적어도 하나가 제2 반도체 구조체 중 적어도 하나를 포함하도록 제2 웨이퍼가 복수의 제2 다이로 다이싱된다. 도 10b에 도시된 바와 같이, 제2 웨이퍼(1004)(도 10a에 도시됨)는 적어도 하나의 다이(1012)가 제2 반도체 구조체(1008)를 포함하도록 복수의 다이(1012)로 다이싱된다. 일부 실시예에서, 제2 웨이퍼(1004)의 각각의 샷은 제2 웨이퍼로부터 절단된다. 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인을 따라 1004를 절단함으로써 각각의 다이(1012)가 된다. 다이(1012)는 제2 반도체 구조체(1008), 예를 들어 도 7c 또는 도 7d에 도시된 구조체를 포함할 수 있다.
방법(1400)은 도 14에 도시된 바와 같이 작업 1406으로 진행하여, 제1 다이와 제2 다이가 면대면 방식으로 접합되어, 제1 반도체 구조체가 제2 반도체 구조체에 접합된다. 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다. 도 10c에 도시된 바와 같이, 제1 반도체 구조체(1006)를 포함하는 다이(1010) 및 제2 반도체 구조체(1008)를 포함하는 다이(1012)는 제1 반도체 구조체(1006)가 접합 계면(1014)에서 제2 반도체 구조체(1008)에 접합되도록 면대면 방식으로 접합된다. 도 10c에 도시된 바와 같이, 접합 후에 제1 반도체 구조체(1006)은 제2 반도체 구조체(1008) 위에 있지만, 일부 실시예에서 접합 후에 제2 반도체 구조체(1008)가 제1 반도체 구조체(1006) 위에 있을 수 있다는 것이 이해된다. 도 8a는 접합된 제1 및 제2 반도체 구조체(1006, 1008)의 형성의 일례를 도시한다. 도 8b는 접합된 제1 및 제2 반도체 구조체(1006, 1008)의 형성의 다른 예를 도시한다.
방법(1400)은 도 14에 도시된 바와 같이 작업 1408으로 진행하여, 제1 웨이퍼 또는 제2 웨이퍼를 박막화하여 반도체층을 형성한다. 일부 실시예에서, 접합 후 제2 반도체 구조체의 제2 웨이퍼 위에 있는 제1 반도체 구조체의 제1 웨이퍼는 반도체 층을 형성하기 위해 박형화된다. 일부 실시예에서, 접합 후에 제1 반도체 구조의 제1 웨이퍼 위에 있는 제2 반도체 구조의 제2 웨이퍼는 반도체 층을 형성하기 위해 박형화된다.
도 8b에 도시된 바와 같이, 접합된 칩의 상단에 있는 기판(예: 도 8a에 도시된 실리콘 기판(702))이 박형화되어, 얇아진 상단 기판이 반도체 층(804), 예를 들어 단결정 실리콘 층 또는 폴리실리콘 층 역할을 할 수 있다. 유사하게, 도 8d에 도시된 바와 같이, 접합된 칩의 상단에 있는 기판(예: 도 8c에 도시된 실리콘 기판(702))이 박형화되어, 얇아진 상단 기판은 반도체 층(805), 예를 들어 단결정 실리콘 층의 역할을 할 수 있다. 박형화된 기판의 두께는 약 200nm 내지 약 5μm, 예컨대 200nm 내지 5μm, 또는 약 150nm 내지 약 50μm, 예컨대 150nm 내지 50μm일 수 있다. 실리콘 기판(702)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 공정에 의해 박형화될 수 있다. 실리콘 기판(602)이 접합된 칩의 상단에 있는 기판일 때, 실리콘 기판(602)을 박형화함으로써 다른 반도체 층이 형성될 수 있다는 것이 이해된다.
방법(1400)은 도 14에 도시된 바와 같이 작업 1410으로 진행하여, 패드 아웃 상호연결 층이 반도체층 위에 형성된다. 도 8b에 도시된 바와 같이, 패드 아웃 상호연결 층(806)은 반도체층(804)(박형화된 상단 기판) 위에 형성된다. 패드 아웃 상호연결 층(806)은 하나 이상의 ILD 층에 형성된 패드 콘택트(808)와 같은 인터커넥트를 포함할 수 있다. 패드 콘택트(808)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 접합 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(804)을 통해 수직으로 연장하는 콘택트(810)가 형성된다. 콘택트(810)는 패드 아웃 상호연결 층(806)의 인터커넥트와 접촉할 수 있다.
유사하게, 도 8d에 도시된 바와 같이, 패드 아웃 상호연결 층(807)은 반도체 층(805)(박형화된 상단 기판) 위에 형성된다. 패드 아웃 상호연결 층(807)은 하나 이상의 ILD 층에 형성된 패드 콘택트(809)와 같은 인터커넥트를 포함할 수 있다. 패드 콘택트(809)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 접합 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(805)을 통해 수직으로 연장되는 콘택트(811)가 형성된다. 콘택트(811)는 패드 아웃 상호연결 층(807)의 인터커넥트와 접촉할 수 있다.
프로세서 및 SRAM이 형성되는 위에 개시된 제1 반도체 구조체(예: 402, 405, 502, 505)가 각각 NAND 메모리의 주변 회로(예: 416, 439, 516, 539)를 포함하고, 일부 실시예에서 주변 회로의 전체 또는 일부가 접합 반도체 소자의 제1 반도체 구조체에 포함되지 않을 수 있다. NAND 메모리가 형성되는 위에 개시된 제2 반도체 구조체(예: 403, 404, 503, 및 504)는 각각 NAND 메모리의 주변 회로를 포함하지 않지만, 일부 실시예에서, 주변 회로의 전체 또는 일부는 접합된 반도체 소자의 제1 반도체 구조체에 포함될 수 있다.
도 11a는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체(1100)의 단면을 나타낸다. 예시의 목적으로만, 반도체 구조체(1100)의 NAND 메모리(1104)는 도 4b에 대한 제2 반도체 구조체(403)에서 상술한 바와 같이 기판(1102) 위의 메모리 스택(411)을 통해 수직으로 연장되는 3D NAND 메모리 스트링(417)의 어레이를 포함한다. 두 반도체 구조체(403, 1100) 모두에서 유사한 구조(예: 재료, 제조 공정, 기능 등)의 세부사항은 반복되지 않는다. NAND 메모리(1104)는 다른 실시예에서 2D NAND 메모리 셀(예: 536 및 551)의 어레이를 포함할 수 있다는 것이 이해된다.
도 11a에 도시된 바와 같이, 반도체 구조체(1100)는 기판(1102) 상에 그리고 NAND 메모리(1104)(예: 3D NAND 메모리 스트링(417)의 어레이) 외부에 형성된 주변 회로(1106)를 더 포함한다. NAND 메모리(1104) 및 NAND 메모리(1104)의 주변 회로(1106) 모두는 동일한 평면에, 예를 들어 기판(1102) 상에 형성될 수 있다. 주변 회로(1106)는 하나 이상의 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 구동기(예: 워드 라인 구동기), 전하 펌프, 기준 전류 또는 전압, 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 일부 또는 전부일 수 있다. 일부 실시예에서, 주변 회로(1106)는 복수의 트랜지스터(1108)를 포함한다. 트랜지스터(1108)는 기판(1102) "상"에 형성될 수 있으며, 여기서 트랜지스터(1108)의 전체 또는 일부는 기판(1102)(예: 기판(1102)의 상단 표면 아래) 및/또는 기판(1102) 상에 직접 형성된다. 분리 영역(예: STI) 및 도핑된 영역(예: 트랜지스터(1108)의 소스 영역 및 드레인 영역)이 기판(1102)에도 형성될 수 있다. 트랜지스터(1108)는 일부 실시예에 따르면, 고급 논리 프로세스(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 반도체 구조체(1100)는 또한 NAND 메모리(1104)(예: 메모리 스택(411), 3D NAND 메모리 스트링(417)) 위의 상호연결 층(1110) 및 3D NAND 메모리 스트링(417) 및 주변 회로(1106)와의 전기 신호의 전송을 위한 주변 회로(1106)를 포함한다. 상호연결 층(1110)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. NAND 메모리(1104)(예: 3D NAND 메모리 스트링(417)) 및 주변 회로(1106)는 또한 상호연결 층(1110)의 인터커넥트에 의해 전기적으로 연결될 수 있다. 일부 실시예에서, 반도체 구조체(1100)는 상호연결 층(1110) 위의 접합 층(1112), 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417)), 및 주변 회로(1106)를 더 포함한다. 접합 층(1112)은 복수의 접합 콘택트(1114) 및 이를 둘러싸고 전기적으로 분리되는 접합 콘택트(1114)를 포함한다.
동일한 반도체 구조에서 NAND 메모리와 NAND 메모리의 주변 회로의 상대적인 위치는 도 11a에 도시된 바와 같이 동일한 평면에 있는 것으로 한정되지 않는다. 일부 실시예에서, NAND 메모리의 주변 회로는 NAND 메모리 위에 있다. 일부 실시예에서, NAND 메모리의 주변 회로는 NAND 메모리 아래에 있다. 도 11b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체(1101)의 단면을 나타낸다. 반도체 구조체(1101)는 반도체 구조체(403)와 유사하며, 둘 다 메모리 스택(411), 3D NAND 메모리 스트링(417)의 어레이, 메모리 스택(411) 위의 상호연결 층(427), 및 상호연결 층(427) 위의 접합 층(429)을 포함한다. 따라서, 두 반도체 구조체(403, 1101)에서의 재료, 제조 공정, 기능 등)은 반복하지 않는다.
반도체 구조체(403)와 달리, 반도체 구조체(1101)는 기판(1103) 상의 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417)) 아래에 주변 회로(1107)를 더 포함한다. 주변 회로(1107)는, 하나 이상의 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 구동기(예: 워드 라인 구동기), 전하 펌프, 기준 전압 또는 전압 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함하는, 3D NAND 메모리 스트링(417)을 감지 및 제어하기 위한 주변 회로의 전부 또는 일부 일 수 있다. 일부 실시예에서, 주변 회로(1107)는 복수의 트랜지스터(1109)를 포함한다. 트랜지스터(1109)는 기판(1103) "상에" 형성될 수 있으며, 트랜지스터(1109)의 전부 또는 일부가 형성되는 기판(1103)에(예: 기판(1103)의 상단 표면 아래) 및/또는 기판(1103) 상에 직접 형성된다. 분리 영역(예: STI) 및 도핑된 영역(예: 트랜지스터(1109)의 소스 영역 및 드레인 영역)이 기판(1103)에도 형성될 수 있다. 트랜지스터(1109)는 일부 실시예에 따르면, 고급 논리 프로세스(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 반도체 구조체(1101)는 또한 3D NAND 메모리 스트링(417)과 주변 회로(1107) 사이에 전기 신호를 전송하도록 3D NAND 메모리 스트링(417)과 주변 회로(1107)를 전기적으로 연결하기 위해 주변 회로(1107)와 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417)) 사이에 수직으로 형성된 상호연결 층(1111)을 포함한다. 상호연결 층(1111)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. 3D NAND 메모리 스트링(417) 및 주변 회로(1107)는 또한 상호연결 층(1111)의 상호연결에 의해 전기적으로 연결될 수 있다. 일부 실시예에서, 반도체 구조체(1101)는 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417))이 그 위에 형성될 수 있는 반도체 층(1105)을 더 포함한다. 반도체 층(1105)은 예를 들어 하나 이상의 박막 증착 프로세스에 의해 상호연결 층(1111) 위에 형성된 폴리실리콘 층일 수 있다. 그 다음, 메모리 스택(411)은 반도체 층(1105) 위에 형성될 수 있다. 비록 주변 회로(1107)가 도 11b에 도시된 바와 같이 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417)) 아래에 있지만, 일부 실시예에서 주변 회로(1107)는 메모리 스택(411)(및 이를 통한 3D NAND 메모리 스트링(417)) 위에 있을 수 있다.
도 12a는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체(1200)의 블록도를 도시한다. 반도체 구조체(1200)는 NAND 메모리(1202)를 포함하지만 NAND 메모리(1202)의 주변 회로는 포함하지 않는다. NAND 메모리(1202)의 주변 회로는 반도체 구조체(1200)와 접합된 다른 반도체 구조체에 형성될 수 있다. NAND 메모리(1202)는 상술한 바와 같이 접합 계면를 가로지르는 다수의 단거리 접합 콘택트를 사용하여 워드 라인(WL) 및 비트 라인(BL)을 통해 다른 반도체 구조의 주변 회로와 데이터, 제어, 커맨드 및 주소 신호를 교환할 수 있다. 반도체 구조체(1200)의 예는 도 4a, 도 4bm 도 5a 및 도 5b에서의 반도체 구조체(403, 404, 503, 504)를 포함한다.
도 12b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체(1201)의 블록도를 나타낸다. 도 12c는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체(1203)의 블록도를 도시한다. 반도체 구조체(1201, 1203) 각각은 NAND 메모리(1202) 및 그 주변 회로, 예를 들어 비트 라인을 통해 전기적으로 연결된 페이지 버퍼(1204), 워드 라인을 통해 전기적으로 연결된 워드 라인 구동기(1206), 및 기타 주변 회로(1208)(예: 감지 증폭기, 주소 디코더 등)을 포함한다. NAND 메모리(1202)의 주변 회로는 NAND 메모리(1202)와 동일한 반도체 구조, 즉 반도체 구조체(1201 또는 1203) 모두에 형성될 수 있다. 다른 주변 회로(1208)는 데이터, 제어 및 상태 신호를 상술한 바와 같이 접합 계면를 가로질러 다수의 단거리 접합 콘택트을 사용하여, 다른 반도체 구조의 프로세서와 교환할 수 있다. 반도체 구조체(1201, 1203)의 예는 도 11a 및 도 11b의 반도체 구조체(1100, 1101)를 포함한다.
본 개시의 일 측면에 따르면, 반도체 소자는, 프로세서, SRAM 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함하는 제1 반도체 구조체를 포함한다. 반도체 소자는 또한 NAND 메모리 셀의 어레이, 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함하는 제2 반도체 구조체를 포함한다. 반도체 소자는 제1 접합 층과 제2 접합 층 사이의 접합 계면을 더 포함한다. 제1 접합 콘택트는 접합 계면에서 제2 접합 콘택트와 접촉한다.
일부 실시예에서, 제1 반도체 구조체는, 기판, 기판 상의 프로세서, 기판 상에 그리고 프로세서 외부에 있는 SRAM 셀의 어레이와, 프로세서 및 SRAM 셀의 어레이 위의 제1 접합 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는, 제1 접합 층 위의 제2 접합 층, 제2 접합 층 위의 메모리 스택, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이, 및 3D NAND 메모리 스트링의 어레이와 접촉하고 3D NAND 메모리 스트링 위에 있는 반도체 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는, 제1 접합 층 위의 제2 접합 층, 제2 접합 층 위의 이차원(2D) NAND 메모리 셀의 어레이, 및 2D NAND 메모리 셀 어레이과 접촉하고 2D NAND 메모리 셀 위에 있는 반도체 층을 포함한다.
일부 실시예에서, 반도체 소자는 반도체 층 위에 패드 아웃 상호연결 층을 더 포함한다. 일부 실시예에서, 반도체 층은 폴리실리콘을 함유한다. 일부 실시예에서, 반도체 층은 단결정 실리콘을 함유한다.
일부 실시예에서, 제2 반도체 구조체는, 기판, 기판 위의 메모리 스택, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이, 및 메모리 스택 및 3D NAND 메모리 스트링의 어레이 위의 제2 접합 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는, 기판, 기판 상의 2D NAND 메모리 셀의 어레이, 및 2D NAND 메모리 셀의 어레이 위의 제2 접합 층을 포함한다.
일부 실시예에서, 제1 반도체 구조체는, 제2 접합 층 위의 제1 접합 층, 제1 접합 층 위의 프로세서, 제1 접합 층 위 및 프로세서 외부에 있는 SRAM 셀의 어레이, 및 프로세서 및 SRAM 셀의 어레이와 접촉하고 프로세서 및 SRAM 셀 위에 있는 반도체 층을 포함한다.
일부 실시예에서, 반도체 소자는 반도체 층 위에 패드 아웃 상호연결 층을 더 포함한다. 일부 실시예에서, 반도체 층은 단결정 실리콘을 함유한다.
일부 실시예에서, 제1 반도체 구조체는 NAND 메모리 셀의 어레이의 주변 회로를 더 포함한다. 일부 실시예에서, 제2 반도체 구조체는 NAND 메모리 셀의 어레이의 주변 회로를 더 포함한다.
일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이 위에 또는 아래에 있다. 일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이의 외부에 있다.
일부 실시예에서, 제1 반도체 구조체는 제1 접합 층과 프로세서 사이에 수직으로 제1 상호연결 층을 포함하고, 제2 반도체 구조체는 제2 접합 층과 NAND 메모리 셀의 어레이 사이에 수직으로 제2 상호연결 층을 포함한다.
일부 실시예에서, 프로세서는 제1 상호연결 층과 제2 상호연결 층 및 제1 접합 콘택트와 제2 접합 콘택트를 통해 NAND 메모리 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, SRAM 셀의 어레이는 제1 상호연결 층과 제2 상호연결 층 및 제1 접합 콘택트와 제2 접합 콘택트를 통해 NAND 메모리 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, SRAM 셀의 어레이는 제1 반도체 구조체에서 복수의 개별 영역에 분포된다.
본 개시의 제2 측면에 따르면, 반도체 소자를 형성하는 방법이 개시된다. 제1 웨이퍼 상에 복수의 제1 반도체 구조체가 형성된다. 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함한다. 제2 웨이퍼 상에 복수의 제2 반도체 구조체가 형성된다. 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함한다. 복수의 제1 반도체 구조체 중 적어도 하나가 복수의 제2 반도체 구조체 중 적어도 하나에 접합되도록, 제1 웨이퍼와 제2 웨이퍼를 면대면 방식으로 접합된다. 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다. 접합된 제1 웨이퍼와 제2 웨이퍼가 복수의 다이로 다이싱된다. 복수의 다이 중 적어도 하나는 접합된 제1 반도체 구조체 및 제2 반도체 구조체를 포함한다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 제1 웨이퍼 상에 프로세서 및 SRAM 셀의 어레이가 형성되고, 프로세서 및 SRAM 셀의 어레이 위에 제1 상호연결 층이 형성되고, 제1 상호연결 층 위에 제1 접합 층이 형성되는 것을 포함한다. 일부 실시예에서, 프로세서 및 SRAM 셀의 어레이를 형성하기 위해, 제1 웨이퍼 상에 복수의 트랜지스터가 형성된다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 제1 웨이퍼 상에 NAND 메모리 셀의 어레이의 주변 회로가 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 위에 메모리 스택이 형성되고, 메모리 스택을 통해 수직으로 연장되는 3차원(3D) NAND 메모리 스트링의 어레이가 형성되고, 3D NAND 메모리 스트링의 어레이 위에 제2 상호연결 층이 형성되고, 제2 상호연결 층 위에 제2 접합 층이 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 상에 2차원(2D) NAND 메모리 셀의 어레이이 형성되고, 2D NAND 메모리 셀의 어레이 위에 제2 상호연결 층이 형성되고, 제2 상호연결 층 위에 제2 접합 층이 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 상에 NAND 메모리 셀의 어레이의 주변 회로가 형성된다.
일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이 위에 또는 아래에 형성된다. 일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이 외부에 형성된다.
일부 실시예에서, 제2 반도체 구조체는 접합한 후에 제1 반도체 구조체 위에 있다. 일부 실시예에서, 접합한 후이고 다이싱하기 전에, 반도체 층을 형성하기 위해 제2 웨이퍼이 박형화되고, 반도체 층 위에 패드 아웃 상호연결 층이 형성된다.
일부 실시예에서, 제1 반도체 구조체는 접합한 후에 제2 반도체 구조체 위에 있다. 일부 실시예에서, 접합한 후, 다이싱하기 전에, 반도체 층을 형성하기 위해 제1 웨이퍼가 박형화되고, 반도체 층 위에 패드 아웃 상호연결 층이 형성된다.
일부 실시예에서, 접합은 하이브리드 접합을 포함한다.
본 개시의 또 다른 측면에서, 반도체 소자를 형성하는 방법이 개시된다. 제1 웨이퍼 상에 복수의 제1 반도체 구조체가 형성된다. 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 포함한다. 복수의 제1 다이 중 적어도 하나가 복수의 제1 반도체 구조체 중 적어도 하나를 포함하도록, 제1 웨이퍼기 복수의 제1 다이로 다이싱된다. 제2 웨이퍼 상에 복수의 제2 반도체 구조체가 형성된다. 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 포함한다. 복수의 제2 다이 중 적어도 하나가 복수의 제2 반도체 구조체 중 적어도 하나를 포함하도록, 제2 웨이퍼가 복수의 제2 다이로 다이싱된다. 제1 반도체 구조체가 제2 반도체 구조체에 접합되도록, 제1 다이와 제2 다이가 면대면 방식으로 접합된다. 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 제2 반도체 구조체의 제2 접합 콘택트와 접촉한다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 제1 웨이퍼 상에 프로세서 및 SRAM 셀의 어레이가 형성되고, 프로세서 및 SRAM 셀의 어레이 위에 제1 상호연결 층이 형성되고, 제1 상호연결 층 위에 제1 접합 층이 형성된다.
일부 실시예에서, 프로세서 및 SRAM 셀의 어레이를 형성하기 위해, 제1 웨이퍼 상에 복수의 트랜지스터가 형성된다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 제1 웨이퍼 상에 NAND 메모리 셀의 어레이의 주변 회로가 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 위에 메모리 스택이 형성되고, 메모리 스택을 통해 수직으로 연장되는 3차원(3D) NAND 메모리 스트링의 어레이가 형성되고, 3D NAND 메모리 스트링의 어레이 위에 제2 상호연결 층이 형성되고, 제2 상호연결 층 위에 제2 접합 층이 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 상에 2D NAND 메모리 셀의 어레이가 형성되고, 2D NAND 메모리 셀의 어레이 위에 제2 상호연결 층이 형성되고, 제2 상호연결 층 위에 제2 접합 층이 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, 제2 웨이퍼 상에 NAND 메모리 셀의 어레이의 주변 회로가 형성된다.
일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이 위에 또는 아래에 형성된다. 일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이 외부에 형성된다.
일부 실시예에서, 제2 반도체 구조체는 접합 후에 제1 반도체 구조체 위에 있다. 일부 실시예에서, 제2 웨이퍼를 다이싱하기 전에 반도체 층을 형성하기 위해 제2 웨이퍼가 박형화되고, 반도체 층 위에 패드 아웃 상호연결 층이 형성된다.
일부 실시예에서, 제1 반도체 구조체는 접합 후에 제2 반도체 구조체 위에 있다. 일부 실시예에서, 제1 웨이퍼를 다이싱하기 전에, 반도체 층을 형성하기 위해 제1 웨이퍼가 박형화되고, 반도체 층 위에 패드 아웃 상호연결 층이 형성된다.
일부 실시예에서, 접합은 하이브리드 접합을 포함한다.
구체적인 실시예에 대한 전술한 설명은 과도한 실험 없이, 본 개시의 일반적인 개념을 벗어나지 않으면서. 다른 사람들이 해당 기술 분야의 기술 내에서 지식을 적용함으로써 특정 실시예와 같은 다양한 애플리케이션에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어구 또는 용어는 설명의 목적을 위한 것이며 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 개시의 실시예는 특정 기능 및 이들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
발명의 내용(개요) 및 요약 부분은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 식으로든 한정하는 것을 의도하지 않는다 .
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 한정되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (48)

  1. 반도체 소자로서,
    프로세서, 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 셀의 어레이, 및 복수의 제1 접합 콘택트(bonding contact)를 포함하는 제1 접합 층을 포함하는 제1 반도체 구조체 - 상기 제1 접합 층은 복수의 제1 접합 콘택트(bonding contact)를 포함함 -;
    NAND 메모리 셀의 어레이, 및 제2 접합 층을 포함하는 제2 반도체 구조체 - 상기 제2 접합 층은 복수의 제2 접합 콘택트를 포함함 -; 및
    상기 제1 접합 층과 상기 제2 접합 층 사이의 접합 계면(bonding interface) - 상기 제1 접합 콘택트는 상기 접합 계면에서 상기 제2 접합 콘택트와 접촉함 -
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 반도체 구조체는,
    기판;
    상기 기판 상의 상기 프로세서;
    상기 기판 상에 그리고 상기 프로세서 외부에 있는 상기 SRAM 셀의 어레이; 및
    상기 프로세서 및 상기 SRAM 셀의 어레이 위의 상기 제1 접합 층을 포함하는, 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 반도체 구조체는,
    상기 제1 접합 층 위의 상기 제2 접합 층;
    상기 제2 접합 층 위의 메모리 스택;
    상기 메모리 스택을 통해 수직으로 연장되는 3차원(three-dimensional, 3D) NAND 메모리 스트링의 어레이; 및
    상기 3D NAND 메모리 스트링의 어레이와 접촉하고 상기 3D NAND 메모리 스트링 위에 있는 반도체 층을 포함하는, 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 반도체 구조체는,
    상기 제1 접합 층 위의 상기 제2 접합 층;
    상기 제2 접합 층 위의 2차원(two-dimensional, 2D) NAND 메모리 셀의 어레이; 및
    상기 2D NAND 메모리 셀의 어레이와 접촉하고 상기 2D NAND 메모리 셀 위에 있는 반도체 층을 포함하는, 반도체 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 반도체 층 위에 패드 아웃 상호연결 층(pad-out interconnect layer)을 더 포함하는 반도체 소자.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 층은 폴리실리콘을 함유하는, 반도체 소자.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 층은 단결정 실리콘을 함유하는, 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 반도체 구조체는,
    기판;
    상기 기판 위의 메모리 스택;
    상기 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이; 및
    상기 메모리 스택 및 상기 3D NAND 메모리 스트링의 어레이 위의 상기 제2 접합 층을 포함하는, 반도체 소자.
  9. 제1항에 있어서,
    상기 제2 반도체 구조체는,
    기판;
    상기 기판 상의 2D NAND 메모리 셀의 어레이; 및
    상기 2D NAND 메모리 셀의 어레이 위의 상기 제2 접합 층을 포함하는, 반도체 소자.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 반도체 구조체는,
    상기 제2 접합 층 위의 상기 제1 접합 층;
    상기 제1 접합 층 위의 상기 프로세서;
    상기 제1 접합 층 위 및 상기 프로세서 외부에 있는 상기 SRAM 셀의 어레이; 및
    상기 프로세서와 상기 SRAM 셀의 어레이와 접촉하고 상기 프로세서와 상기 SRAM 셀 위에 있는 반도체 층을 포함하는, 반도체 소자.
  11. 제10항에 있어서,
    상기 반도체 층 위에 패드 아웃 상호연결 층을 더 포함하는, 반도체 소자.
  12. 제10항 또는 제11항에 있어서,
    상기 반도체 층은 단결정 실리콘을 함유하는, 반도체 소자.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 NAND 메모리 셀의 어레이의 주변 회로를 더 포함하는, 반도체 소자.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체는 상기 NAND 메모리 셀의 어레이의 주변 회로를 더 포함하는, 반도체 소자.
  15. 제14항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이 위에 또는 아래에 있는, 반도체 소자.
  16. 제14항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이의 외부에 있는, 반도체 소자.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 접합 층과 상기 프로세서 사이에 수직으로 제1 상호연결 층을 포함하고, 상기 제2 반도체 구조체는 상기 제2 접합 층과 상기 NAND 메모리 셀의 어레이 사이에 수직으로 제2 상호연결 층을 포함하는, 반도체 소자.
  18. 제17항에 있어서,
    상기 프로세서는 상기 제1 상호연결 층과 상기 제2 상호연결 층 및 상기 제1 접합 콘택트와 상기 제2 접합 콘택트를 통해 상기 NAND 메모리 셀의 어레이에 전기적으로 연결되는, 반도체 소자.
  19. 제17항 또는 제18항에 있어서,
    상기 SRAM 셀의 어레이는 상기 제1 상호연결 층과 상기 제2 상호연결 층 및 상기 제1 접합 콘택트와 상기 제2 접합 콘택트를 통해 상기 NAND 메모리 셀의 어레이에 전기적으로 연결되는, 반도체 소자.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 SRAM 셀의 어레이는 상기 제1 반도체 구조체에서 복수의 개별 영역에 분포되는, 반도체 소자.
  21. 반도체 소자를 형성하는 방법으로서,
    제1 웨이퍼 상에 복수의 제1 반도체 구조체를 형성하는 단계 - 상기 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 제1 접합 층을 포함하고, 상기 제1 접합 층은 복수의 제1 접합 콘택트를 포함함 -;
    제2 웨이퍼 상에 복수의 제2 반도체 구조체를 형성하는 단계 - 상기 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 제2 접합 층을 포함하고, 상기 제2 접합 층은 복수의 제2 접합 콘택트를 포함함 -;
    상기 복수의 제1 반도체 구조체 중 적어도 하나가 상기 복수의 제2 반도체 구조체 중 적어도 하나에 접합되도록, 상기 제1 웨이퍼와 상기 제2 웨이퍼를 면대면 방식으로 접합하는 단계 - 상기 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 상기 제2 반도체 구조체의 제2 접합 콘택트와 접촉함 -; 및
    접합된 제1 웨이퍼와 제2 웨이퍼를 복수의 다이로 다이싱하는 단계 - 상기 복수의 다이 중 적어도 하나는 접합된 제1 반도체 구조체 및 제2 반도체 구조체를 포함함 -
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는,
    상기 제1 웨이퍼 상에 상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계;
    상기 프로세서 및 상기 SRAM 셀의 어레이 위에 제1 상호연결 층을 형성하는 단계; 및
    상기 제1 상호연결 층 위에 상기 제1 접합 층을 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계는, 상기 제1 웨이퍼 상에 복수의 트랜지스터를 형성하는 단계를 포함하는, 방법.
  24. 제22항 또는 제23항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는, 상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계를 더 포함하는, 방법.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는,
    상기 제2 웨이퍼 위에 메모리 스택을 형성하는 단계;
    상기 메모리 스택을 통해 수직으로 연장되는 3차원(3D) NAND 메모리 스트링의 어레이를 형성하는 단계;
    상기 3D NAND 메모리 스트링의 어레이 위에 제2 상호연결 층을 형성하는 단계; 및
    상기 제2 상호연결 층 위에 상기 제2 접합 층을 형성하는 단계를 포함하는, 방법.
  26. 제21항 내지 제24항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는,
    상기 제2 웨이퍼 상에 2차원(2D) NAND 메모리 셀의 어레이를 형성하는 단계;
    상기 2D NAND 메모리 셀의 어레이 위에 제2 상호연결 층을 형성하는 단계; 및
    상기 제2 상호연결 층 위에 상기 제2 접합 층을 형성하는 단계를 포함하는, 방법.
  27. 제25항 또는 제26항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는, 상기 제2 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계를 더 포함하는, 방법.
  28. 제27항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이 위에 또는 아래에 형성되는, 방법.
  29. 제27항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이 외부에 형성되는, 방법.
  30. 제21항 내재 제29항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체는 상기 접합하는 단계 후에 상기 제1 반도체 구조체 위에 있는, 방법.
  31. 제30항에 있어서,
    상기 접합하는 단계 후이고 상기 다이싱하는 단계 전에,
    상기 제2 웨이퍼를 박형화하여 반도체 층을 형성하는 단계; 및
    상기 반도체 층 위에 패드 아웃 상호연결 층을 형성하는 단계를 더 포함하는 방법.
  32. 제21항 내지 제29항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 접합하는 단계 후에 상기 제2 반도체 구조체 위에 있는, 방법.
  33. 제32항에 있어서,
    상기 접합하는 단계 후이고 상기 다이싱하는 단계 전에,
    상기 제1 웨이퍼를 박형화하여 반도체 층을 형성하는 단계; 및
    상기 반도체 층 위에 패드 아웃 상호연결 층을 형성하는 단계를 더 포함하는 방법.
  34. 제21항 내지 제33항 중 어느 한 항에 있어서,
    상기 접합은 하이브리드 접합(hybrid bonding)을 포함하는, 방법.
  35. 반도체 소자를 형성하는 방법으로서,
    제1 웨이퍼 상에 복수의 제1 반도체 구조체를 형성하는 단계 - 상기 복수의 제1 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 제1 접합 층을 포함하고, 상기 제1 접합 층은 복수의 제1 접합 콘택트를 포함함 -;
    복수의 제1 다이 중 적어도 하나가 상기 복수의 제1 반도체 구조체 중 적어도 하나를 포함하도록, 상기 제1 웨이퍼를 상기 복수의 제1 다이로 다이싱하는 단계;
    제2 웨이퍼 상에 복수의 제2 반도체 구조체를 형성하는 단계 - 상기 복수의 제2 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이, 및 제2 접합 층을 포함하고, 상기 제2 접합 층은 복수의 제2 접합 콘택트를 포함함 -;
    복수의 제2 다이 중 적어도 하나가 상기 복수의 제2 반도체 구조체 중 적어도 하나를 포함하도록, 상기 제2 웨이퍼를 상기 복수의 제2 다이로 다이싱하는 단계; 및
    상기 제1 반도체 구조체가 상기 제2 반도체 구조체에 접합되도록, 상기 제1 다이와 상기 제2 다이를 면대면 방식으로 접합하는 단계 - 상기 제1 반도체 구조체의 제1 접합 콘택트는 접합 계면에서 상기 제2 반도체 구조체의 제2 접합 콘택트와 접촉함 -
    를 포함하는 방법.
  36. 제35항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는,
    상기 제1 웨이퍼 상에 상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계;
    상기 프로세서 및 상기 SRAM 셀의 어레이 위에 제1 상호연결 층을 형성하는 단계; 및
    상기 제1 상호연결 층 위에 상기 제1 접합 층을 형성하는 단계를 포함하는, 방법.
  37. 제36항에 있어서,
    상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계는, 상기 제1 웨이퍼 상에 복수의 트랜지스터를 형성하는 단계를 포함하는, 방법.
  38. 제36항 또는 제37항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는, 상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계를 더 포함하는, 방법.
  39. 제35항 내지 제38항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는,
    상기 제2 웨이퍼 위에 메모리 스택을 형성하는 단계;
    상기 메모리 스택을 통해 수직으로 연장되는 3차원(3D) NAND 메모리 스트링의 어레이를 형성하는 단계;
    상기 3D NAND 메모리 스트링의 어레이 위에 제2 상호연결 층을 형성하는 단계; 및
    상기 제2 상호연결 층 위에 상기 제2 접합 층을 형성하는 단계를 포함하는, 방법.
  40. 제35항 내지 제38항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는,
    상기 제2 웨이퍼 상에 2차원(2D) NAND 메모리 셀의 어레이를 형성하는 단계;
    상기 2D NAND 메모리 셀의 어레이 위에 제2 상호연결 층을 형성하는 단계; 및
    상기 제2 상호연결 층 위에 상기 제2 접합 층을 형성하는 단계를 포함하는, 방법.
  41. 제39항 또는 제40항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는, 상기 제2 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계를 더 포함하는, 방법.
  42. 제41항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이 위에 또는 아래에 형성되는, 방법.
  43. 제41항에 있어서,
    상기 주변 회로는 상기 NAND 메모리 셀의 어레이 외부에 형성되는, 방법.
  44. 제35항 내재 제43항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체는 상기 접합하는 단계 후에 상기 제1 반도체 구조체 위에 있는, 방법.
  45. 제44항에 있어서,
    상기 제2 웨이퍼를 다이싱하는 단계 전에 상기 제2 웨이퍼를 박형화하여 반도체 층을 형성하는 단계; 및
    상기 반도체 층 위에 패드 아웃 상호연결 층을 형성하는 단계를 더 포함하는 방법.
  46. 제35항 내지 제43항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 접합하는 단계 후에 상기 제2 반도체 구조체 위에 있는, 방법.
  47. 제46항에 있어서,
    상기 제1 웨이퍼를 다이싱하는 단계 전에, 상기 제1 웨이퍼를 박형화하여 반도체 층을 형성하는 단계; 및
    상기 반도체 층 위에 패드 아웃 상호연결 층을 형성하는 단계를 더 포함하는 방법.
  48. 제35항 내지 제47항 중 어느 한 항에 있어서,
    상기 접합은 하이브리드 접합을 포함하는, 방법.
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