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KR20210098582A - 반도체 장치 - Google Patents

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KR20210098582A
KR20210098582A KR1020200012110A KR20200012110A KR20210098582A KR 20210098582 A KR20210098582 A KR 20210098582A KR 1020200012110 A KR1020200012110 A KR 1020200012110A KR 20200012110 A KR20200012110 A KR 20200012110A KR 20210098582 A KR20210098582 A KR 20210098582A
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KR
South Korea
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pad
layer
film
electrode
forming
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박진호
김진
방용승
백지연
안정훈
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치에 관한 것이다. 더욱 구체적으로, 패시베이션 막 내에 리세스 영역을 포함함으로써, 패드의 식각 공정시 정렬 오류가 감소하고, 비아 내부에 형성되는 보이드(Void)가 감소하여, 고성능 및 높은 신뢰도를 가지는 반도체 장치를 높은 수율로 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 대한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 일 기술적 과제는 패드의 정렬 오류 및 비아 내부에 형성되는 보이드(Void)가 감소한 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 다른 기술적 과제는 패드의 정렬 오류 및 비아 내부에 형성되는 보이드(Void)가 감소한 반도체 장치를 제조하는 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 장치는 제1 패드를 포함하는 제1 절연막, 상기 제1 절연막 상의 제2 절연막, 상기 제2 절연막을 관통하고, 상기 제1 패드에 연결되는 관통전극, 상기 제2 절연막 상의 상부 패시베이션 막, 상기 상부 패시베이션 막 상의 제2 패드, 및 상기 상부 패시베이션 막과 상기 제2 패드 사이의 상부 배리어막을 포함하되, 상기 제1 패드 및 상기 관통전극은 서로 동일한 물질을 포함하고, 상기 제2 패드는 상기 제1 패드 및 상기 관통전극과 다른 물질을 포함하고, 상기 제2 패드는, 상기 상부 패시베이션 막 상의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 패시베이션 막의 내부로 연장되고, 상기 관통전극에 연결되는 제2 부분을 포함하고, 상기 상부 배리어막은 상기 제1 부분의 바닥면과 상기 상부 패시베이션 막 사이에 개재되고, 상기 제2 부분의 측면과 상기 상부 패시베이션 막 사이, 및 상기 제2 부분의 바닥면과 상기 관통전극 사이로 연장되는 반도체 장치를 포함할 수 있다.
본 발명에 따른 반도체 장치는 제1 패드를 포함하는 제1 절연막, 상기 제1 절연막 상의 제2 절연막, 상기 제2 절연막을 관통하고, 상기 제1 패드에 연결되는 관통전극, 상기 제2 절연막 상의 상부 패시베이션 막, 상기 상부 패시베이션 막 상의 제2 패드, 및 상기 제2 패드에 배치되는 솔더볼을 포함하되, 상기 제2 패드는, 상기 상부 패시베이션 막 상의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 패시베이션 막의 내부로 연장되고, 상기 관통전극에 연결되는 제2 부분을 포함하고, 상기 솔더볼은 상기 제2 패드의 상기 제1 부분 상에 배치되는 반도체 장치를 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은 제1 패드를 포함하는 제1 절연막을 제공하는 것, 상기 제1 절연막 상에 제2 절연막을 형성하는 것, 상기 제2 절연막의 일부를 제거하여 비아홀을 형성하는 것, 상기 비아홀 내에 상기 제1 패드와 전기적으로 연결되는 관통전극을 형성하는 것, 상기 제2 절연막 상에 상부 패시베이션 막을 형성하는 것, 상부 패시베이션 막 내에 리세스 영역을 형성하는 것, 상기 리세스 영역의 내면 상에 상부 배리어막을 형성하는 것, 및 상기 상부 배리어막 상에 제2 패드를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 구리 배선 및 알루미늄 패드를 포함하고, 패시베이션 막 내에 리세스 영역이 형성됨으로써, 패드의 식각 공정시 정렬 오류가 감소하고, 비아 내부에 형성되는 보이드(Void)가 감소한다. 이에 따라, 고성능 및 높은 신뢰도를 가지는 반도체 장치를 높은 수율로 제공할 수 있어, HPC(High-Performance Computing)로 사용되기에 적합하다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일부 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 15는 본 발명의 일부 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 패드(100), 제1 절연막(50), 하부 패시베이션 막(110), 하부 배리어막(220), 관통전극(200), 제2 절연막(55), 상부 패시베이션 막(240), 상부 배리어막(250), 제2 패드(300), 및 제1 보호층(320)을 포함할 수 있다.
상기 제1 절연막(50)은 상기 제1 패드(100)를 포함할 수 있다. 하부 구조체(10)는 복수 개의 도전 패턴들(도시되지 않음), 및 복수 개의 트랜지스터들(도시되지 않음)을 포함할 수 있다. 상기 제1 패드(100)는 상기 하부 구조체(10) 내 상기 복수 개의 도전 패턴들 및 복수 개의 트랜지스서틀 중 적어도 하나와 전기적으로 연결될 수 있다. 상기 하부 패시베이션 막(110), 상기 제2 절연막(55), 및 상기 상부 패시베이션 막(240)은 상기 제1 절연막(50) 상에 차례로 적층될 수 있다. 상기 제1 패드(100)은 도전 물질을 포함할 수 있다.
상기 관통전극(200)은 상기 제2 절연막(55) 및 상기 하부 패시베이션 막(110)을 관통하여 상기 제1 패드(100)에 전기적으로 연결될 수 있다. 상기 관통전극(200)의 상부의 폭은 상기 관통전극(200)의 하부의 폭보다 클 수 있다. 상기 하부 배리어막(220)은 상기 관통전극(200)과 상기 제2 절연막(55) 사이, 및 상기 관통전극(200)과 상기 하부 패시베이션 막(110) 사이에 개재될 수 있고, 상기 하부 배리어막(220)과 상기 제1 패드(100) 사이로 연장될 수 있다. 상기 제1 패드(100)는 도전 물질을 포함할 수 있다. 상기 관통전극(200)은 도전 물질을 포함할 수 있다. 상기 하부 배리어막(220)은 도전 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 하부 배리어막(220)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.
상기 제2 패드(300)는 상기 상부 패시베이션 막(240) 상에 배치될 수 있다. 상기 상부 배리어막(250)은 상기 상부 패시베이션 막(240)과 상기 제2 패드(300) 사이에 배치될 수 있다. 상기 제2 패드(300)는 상기 상부 패시베이션 막(240) 상의 제1 부분(P1), 및 상기 제1 부분(P1)으로부터 상기 상부 패시베이션 막(240)의 내부로 연장되고, 상기 관통전극(200)에 연결되는 제2 부분(P2)을 포함할 수 있다. 상기 제2 패드(300)의 상기 제2 부분(P2)의 상부의 폭은 상기 제2 부분(P2)의 하부의 폭보다 클 수 있다. 상기 제2 패드(300)은 도전 물질을 포함할 수 있다.
상기 제1 패드(100) 및 상기 관통전극(200)은 서로 동일한 물질을 포함할 수 있고, 상기 제2 패드(300)는 상기 제1 패드(100) 및 상기 관통전극(200)과 다른 물질을 포함할 수 있다. 구체적으로, 상기 제1 패드(100)는 구리(Cu)를 포함할 수 있고, 상기 제2 패드(300)는 알루미늄(Al)을 포함할 수 있다. 상기 관통 전극(200)은 구리(Cu)를 포함할 수 있다.
상기 상부 배리어막(250)은 상기 제1 부분(P1)의 바닥면과 상기 상부 패시베이션 막(240) 사이에 배치될 수 있고, 상기 제2 부분(P2)의 측면과 상기 상부 패시베이션 막(240) 사이에 배치될 수 있으며, 상기 제2 부분(P2)의 바닥면과 상기 관통전극(200) 사이로 연장되어 배치될 수 있다.
상기 상부 배리어막(250)은 도전성 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 상부 배리어막(250)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.
상기 상부 배리어막(250)은 상기 상부 패시베이션 막(240)과 인접하는 제1 상부 배리어막(251), 상기 제1 상부 배리어막(251) 상의 제2 상부 배리어막(252), 및 상기 제2 패드(300)에 인접하는 제3 상부 배리어막(253)을 포함할 수 있다. 상기 제3 상부 배리어막(253)은 제1 상부 배리어막(251) 및 상기 제2 상부 배리어막(252)과 다른 물질을 포함할 수 있다.
상기 제1 상부 배리어막(251)은 도전성 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 제1 상부 배리어막(251)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.
상기 제2 상부 배리어막(252)은 도전성 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 제2 상부 배리어막(252)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.
상기 제3 상부 배리어막(253)은 도전성 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 제3 상부 배리어막(253)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.상기 관통전극(200)은 제1 패드(100)와 전기적으로 연결될 수 있고, 상기 제2 패드(300)는 상기 관통전극(200)과 전기적으로 연결될 수 있다.
상기 제1 보호층(320)은 상기 제2 패드(300)의 상기 제1 부분(P1)의 상면 상에 배치될 수 있다. 상기 제3 상부 배리어막(253) 및 상기 제2 패드(300)의 상기 제1 부분(P1)의 상면 상의 제1 보호층(320)은 서로 동일한 물질을 포함할 수 있다. 상기 제1 보호층(320)은 도전성 물질 또는 도전성 금속 질화물을 포함할 수 있다. 구체적으로, 상기 제1 보호층(320)은 Ti, Ta, TaN, TiN, TiSiN, W, WN, WC, 및 WCN 중 하나 이상을 포함할 수 있다.
상기 상부 배리어막(250), 상기 제2 패드(300), 및 상기 제1 보호층(320)의 폭(W1)은 상기 상부 패시베이션 막(240)의 폭(W2)보다 작을 수 있다. 상기 폭은 기판의 상면에 평행한 방향에 따른 거리를 의미할 수 있다.
상기 제1 절연막(50) 및 상기 제2 절연막(55)은 IMD(Inter Metal Dielectric)로, 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함할 수 있다. 구체적으로, 상기 제1 절연막(50) 및 제2 절연막(55)은 TEOS(tetraethylorthosilicate), PSG (phosphosilicate glass), 및 USG(Undoped silicate glass) 중 어느 하나를 포함할 수 있다.
상기 상부 패시베이션 막(240), 및 상기 하부 패시베이션 막(110)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다. 구체적으로, 상기 상부 패시베이션 막(240), 및 상기 하부 패시베이션 막(110)은 SiN, SiC, SiCN, SiON, SiOC, 및 SiOCN 중 하나 이상을 포함할 수 있다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 하부 구조체(10) 상에 상기 제1 패드(100)를 포함하는 상기 제1 절연막(50)이 형성될 수 있다. 상기 하부 구조체(10)는 복수 개의 도전 패턴들(도시되지 않음), 복수 개의 트랜지스터들(도시되지 않음)을 포함할 수 있다. 상기 제1 패드(100)는 상기 복수 개의 도전 패턴들 및 복수 개의 트랜지스터들 중 적어도 하나와 전기적으로 연결될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제1 절연막(50) 상에 하부 패시베이션 막(110)을 형성하는 것을 포함할 수 있다. 상기 하부 패시베이션 막(110)은 상기 제1 절연막(50) 상에 균일한 두께로 형성될 수 있다. 상기 하부 패시베이션 막(110)은 상기 제1 패드(100)를 보호하는 막으로, 절연 물질을 포함할 수 있다. 상기 하부 패시베이션 막(110)을 형성하는 것은 화학기상증착 공정 또는 원자층증착 공정을 포함할 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 하부 패시베이션 막(110) 상에 제2 절연막(55)을 형성하는 것을 포함할 수 있다. 상기 제2 절연막(55)을 형성하는 것은 화학기상증착 공정 또는 원자층증착 공정을 포함할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 하부 패시베이션 막(110) 상에 비아홀(210)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 하부 패시베이션 막(110) 및 상기 제2 절연막(55)의 일부를 제거하여 상기 비아홀(210)을 형성할 수 있다. 상기 비아홀(210)은 상기 제1 패드(100)를 노출할 수 있다. 상기 비아홀(210)은 상기 비아홀(210)의 상부의 폭이 상기 비아홀()의 하부의 폭보다 크게 형성될 수 있다. 상기 비아홀(210)을 형성하는 것은 건식 식각, 습식 식각, 레이저 드릴링, 또는 기계적 드릴링 방법을 포함할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 비아홀(210) 내벽에 하부 배리어막(220)을 형성하는 것을 포함할 수 있다. 상기 하부 배리어막(220)은 상기 비아홀()의 양측면 및 바닥면에 균일한 두께로 형성될 수 있다. 상기 하부 배리어막(220)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 비아홀(210)을 내에 관통전극(200)을 형성하는 것을 포함할 수 있다. 상기 관통전극(200)을 형성하는 것은 씨드를 이용한 전기도금 공정, 무전해도금 공정 또는 금속증착 공정을 포함할 수 있다. 상기 관통전극(200)은 상기 제1 패드(100)와 전기적으로 연결될 수 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제2 절연막(55) 상에 상부 패시베이션 막(240)을 형성하는 것을 포함할 수 있다. 상기 상부 패시베이션 막(240)을 형성하는 것은 화학기상증착 공정 또는 원자층증착 공정을 포함할 수 있다. 상기 상부 패시베이션 막(240)을 상기 제2 절연막(55) 상에 균일한 두께로 증착시킨 후, 식각 공정을 통해 상기 상부 패시베이션 막(240) 내에 리세스 영역(240R)을 형성할 수 있다. 상기 리세스 영역(240R)은 상기 관통전극(200)의 일부를 노출할 수 있다. 상기 리세스 영역(240R)의 상부의 폭은 상기 리세스 영역(240R)의 하부의 폭보다 더 클 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 상부 패시베이션 막(240) 상에 제1 상부 배리어막(251)을 형성하는 것을 포함할 수 있다. 상기 제1 상부 배리어막(251)은 상기 리세스 영역(240R)의 내면을 균일한 두께로 덮을 수 있다. 상기 제1 상부 배리어막(251)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 제1 상부 배리어막(251) 상에 제2 상부 배리어막(252)을 형성하는 것을 포함할 수 있다. 상기 제2 상부 배리어막(252)은 상기 리세스 영역(240R)의 내면을 균일한 두께로 덮을 수 있다. 상기 제2 상부 배리어막(252)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 제2 상부 배리어막(252) 상에 제3 상부 배리어막(253)을 형성하는 것을 포함할 수 있다. 상기 제3 상부 배리어막(253)은 상기 리세스 영역(240R)의 내면을 균일한 두께로 덮을 수 있다. 상기 제3 상부 배리어막(253)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제3 상부 배리어막(253) 상에 제2 패드(300)을 형성하는 것을 포함할 수 있다. 전기도금 공정, 무전해도금 공정 또는 금속증착 공정을 이용하여, 상기 제3 상부 배리어막(253) 상에 금속을 증착하여 상기 제 2 패드(300)를 형성할 수 있다. 상기 제 2 패드(300)는 상기 상부 패시베이션 막(240) 상의 제1 부분(P1), 및 상기 제1 부분(P1)으로부터 상기 상부 패시베이션 막(240)의 내부로 연장되고, 상기 관통전극(200)에 연결되는 제2 부분(P2)에 형성될 수 있다. 상기 제2 부분(P2)의 상기 리세스 영역(240R)의 잔부를 채울 수 있다. 상기 제2 패드(300)는 상기 관통전극(200)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제2 패드(300) 상에 제1 보호층(320)을 형성하는 것을 포함할 수 있다. 상기 제1 보호층(320)은 상기 제2 패드(300) 상에 균일한 두께로 형성될 수 있다. 상기 제1 보호층(320)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 14는 본 발명의 일부 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 14를 참조하면, 본 발명의 일부 실시예에 따른 반도체 장치는 제1 패드(100), 제1 절연막(50), 하부 패시베이션 막(110), 하부 배리어막(220), 관통전극(200), 제2 절연막(55), 상부 패시베이션 막(240), 상부 배리어막(250), 제2 패드(300), 제1 보호층(320), 제2 보호층(400), 및 솔더볼(500)을 포함할 수 있다.
상기 제2 보호층(400)은 상기 제2 패드(300)의 상기 제1 부분(P1) 상에 배치될 수 있고, 상기 상부 패시베이션 막(240) 및 상기 제2 패드(300)의 양측면을 덮을 수 있다.
상기 솔더볼(500)은 상기 제2 패드(300)의 상기 제1 부분(P1) 상에 배치될 수 있고, 상기 제2 보호층(400)을 관통하여 상기 제1 보호층(320)과 접할 수 있다. 상기 솔더볼(500)은 상기 제2 패드(300)에 전기적으로 연결될 수 있다. 상기 솔더볼(500)은 도전 물질을 포함할 수 있다. 구체적으로, 상기 솔더볼(500)은 C4(controlled collapse chip connection) 범프 솔더를 포함할 수 있다.
상기 제2 보호층(400)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다. 구체적으로, 상기 제2 보호층(400)은 PSPI(Photosensitive Polyimide)를 포함할 수 있다.
상기 제2 보호층(400) 및 상기 솔더볼(500) 이외의 반도체 장치의 구조에 대한 설명은 도 1을 참조하여 전술한 바와 동일할 수 있다.
도 15는 본 발명의 일부 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제1 보호층(320), 상기 제2 패드(300), 및 상기 상부 배리어막(250)을 식각하여 상기 제1 보호층(320), 상기 제2 패드(300), 및 상기 상부 배리어막(250)의 양측면을 노출시킬 수 있다.
상기 식각 공정 이후, 상기 제1 보호층(320), 상기 제2 패드(300), 및 상기 상부 배리어막(250)의 양측면을 덮는 제2 보호층(400)을 형성할 수 있다. 상기 제2 보호층(400)은 PVD (physical vapor deposition) 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 제조방법은 상기 제2 패드(300) 및 상기 제2 보호층(400) 상에 솔더볼(500)을 형성하는 것을 포함할 수 있다. 상기 솔더볼(500)은 관통전극(200)과 자기정렬적으로 형성될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 16을 참조하면, 상부 패시베이션 막(240)은 관통전극(200)의 일부를 덮을 수 있다. 본 발명의 다른 실시예에 따른 반도체 장치의 구조에 대한 설명은 도 1 및 도 14를 참조하여 전술한 바와 동일할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조방법에 대한 설명은 도 1 내지 도 7을 참조하여 전술한 바와 동일할 수 있다. 제2 절연막(55)을 형성한 이후, 상기 제2 절연막(55) 상에 상부 패시베이션 막(240)을 형성하는 것을 포함할 수 있다. 상기 상부 패시베이션 막(240)을 형성하는 것은 화학기상증착 공정 또는 원자층증착 공정을 포함할 수 있다. 상기 상부 패시베이션 막(240)을 상기 제2 절연막(55) 상에 균일한 두께로 증착시킨 후, 식각 공정을 통해 상기 상부 패시베이션 막(240) 내에 리세스 영역을 형성할 수 있다. 상기 리세스 영역은 상기 관통전극(200)의 일부를 노출할 수 있다. 상기 리세스 영역의 상부의 폭은 상기 리세스 영역(240R)의 하부의 폭보다 더 클 수 있다.
상기 리세스 영역의 형성 이후의 제조방법에 대한 설명은 상기 상부 패시베이션 막(240)을 제외하고는, 도 8 내지 도 15를 참조하여 전술한 바와 동일할 수 있다.
HPC(High-Performance Computing)의 경우, 높은 전류를 균일하게 공급할 수 있는 배선이 필요할 수 있다. 구리(Cu)는 전도성이 뛰어나고 저항이 낮아 반도체 회로의 배선으로 사용되기에 적합한 반면, 외부에 노출될 경우 표면 산화가 가속화되고, 표면층에 형성된 구리 산화층은 구리 내부까지 침투하여 패드 전체를 부식시키는 쉽게 산화되는 단점이 있다.
이에, 본 발명에 따른 반도체 장치는 구리를 포함하는 배선 및 알루미늄을 포함하는 패드를 사용함으로써, 높은 전류를 균일하게 공급할 수 있어, HPC(High-Performance Computing)로 사용될 수 있다.
또한, 본 발명에 따른 반도체 장치는 비아(Via) 내부에 형성되는 보이드(Void)를 감소시킬 수 있고, 패드의 식각 공정시 정렬 오류를 감소시킬 수 있어, 고성능 및 높은 신뢰도를 가지는 반도체 장치를 제공할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 패드를 포함하는 제1 절연막;
    상기 제1 절연막 상의 제2 절연막;
    상기 제2 절연막을 관통하고, 상기 제1 패드에 연결되는 관통전극;
    상기 제2 절연막 상의 상부 패시베이션 막;
    상기 상부 패시베이션 막 상의 제2 패드; 및
    상기 상부 패시베이션 막과 상기 제2 패드 사이의 상부 배리어막을 포함하되,
    상기 제1 패드 및 상기 관통전극은 서로 동일한 물질을 포함하고, 상기 제2 패드는 상기 제1 패드 및 상기 관통전극과 다른 물질을 포함하고,
    상기 제2 패드는:
    상기 상부 패시베이션 막 상의 제1 부분; 및
    상기 제1 부분으로부터 상기 상부 패시베이션 막의 내부로 연장되고, 상기 관통전극에 연결되는 제2 부분을 포함하고,
    상기 상부 배리어막은:
    상기 제1 부분의 바닥면과 상기 상부 패시베이션 막 사이에 개재되고, 상기 제2 부분의 측면과 상기 상부 패시베이션 막 사이, 및 상기 제2 부분의 바닥면과 상기 관통전극 사이로 연장되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 관통전극과 상기 제2 절연막 사이에 개재되는 하부 배리어 막을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 사이에 개재되는 하부 패시베이션 막을 더 포함하되,
    상기 관통전극은 상기 하부 패시베이션 막을 관통하여 상기 제1 패드에 연결되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 상부 배리어막은,
    상기 상부 패시베이션 막과 인접하는 제1 상부 배리어막;
    상기 제1 상부 배리어막 상의 제2 상부 배리어막; 및
    상기 제2 패드에 인접하는 제3 상부 배리어막을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제3 상부 배리어막과 상기 제2 패드의 상기 제1 부분 상에 제1 보호층을 더 포함하되,
    상기 제1 보호층은 상기 제3 상부 배리어막과 서로 동일한 물질을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 패드 및 상기 관통전극은 Cu를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제2 패드는 Al을 포함하는 반도체 장치.
  8. 제1 패드를 포함하는 제1 절연막;
    상기 제1 절연막 상의 제2 절연막;
    상기 제2 절연막을 관통하고, 상기 제1 패드에 연결되는 관통전극;
    상기 제2 절연막 상의 상부 패시베이션 막;
    상기 상부 패시베이션 막 상의 제2 패드; 및
    상기 제2 패드에 배치되는 솔더볼을 포함하되,
    상기 제2 패드는:
    상기 상부 패시베이션 막 상의 제1 부분; 및
    상기 제1 부분으로부터 상기 상부 패시베이션 막의 내부로 연장되고, 상기 관통전극에 연결되는 제2 부분을 포함하고,
    상기 솔더볼은 상기 제2 패드의 상기 제1 부분 상에 배치되는 반도체 장치.
  9. 제1 패드를 포함하는 제1 절연막을 제공하는 것;
    상기 제1 절연막 상에 제2 절연막을 형성하는 것
    상기 제2 절연막의 일부를 제거하여 비아홀을 형성하는 것;
    상기 비아홀 내에 상기 제1 패드와 전기적으로 연결되는 관통전극을 형성하는 것;
    상기 제2 절연막 상에 상부 패시베이션 막을 형성하는 것;
    상부 패시베이션 막 내에 리세스 영역을 형성하는 것;
    상기 리세스 영역의 내면 상에 상부 배리어막을 형성하는 것; 및
    상기 상부 배리어막 상에 제2 패드를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제2 패드를 형성하는 것은,
    상기 상부 패시베이션 막 상의 제1 부분; 및
    상기 제1 부분으로부터 상기 상부 패시베이션 막의 내부로 연장되고, 상기 관통전극에 연결되는 제2 부분에 상기 제2 패드를 형성하는 것을 포함하는 반도체 장치의 제조방법.
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