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KR20210060270A - 전기적 불량을 검출하는 테스트 패턴들을 포함한 반도체 패키지 및 반도체 패키지 테스트 방법 - Google Patents

전기적 불량을 검출하는 테스트 패턴들을 포함한 반도체 패키지 및 반도체 패키지 테스트 방법 Download PDF

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KR20210060270A
KR20210060270A KR1020190148125A KR20190148125A KR20210060270A KR 20210060270 A KR20210060270 A KR 20210060270A KR 1020190148125 A KR1020190148125 A KR 1020190148125A KR 20190148125 A KR20190148125 A KR 20190148125A KR 20210060270 A KR20210060270 A KR 20210060270A
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test
pattern
test pattern
layer
conductive pattern
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Application number
KR1020190148125A
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English (en)
Inventor
홍주완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

반도체 패키지는, 반도체 칩 및 패키지 기판을 포함한다. 패키지 기판은, 제1층에 서로 이격되도록 배치된 제1도전 패턴, 제1테스트 패턴 및 제2테스트 패턴을 포함한다. 패키지 기판의 제2층에 서로 이격되도록 배치된 제2도전 패턴 및 제3테스트 패턴이 배치된다. 패키지 기판은, 제1도전 패턴과 제2도전 패턴을 전기적으로 층간 연결시키는 도전 비아, 및 제2테스트 패턴과 상기 제3테스트 패턴을 전기적으로 층간 연결시키는 테스트 비아를 포함한다.

Description

전기적 불량을 검출하는 테스트 패턴들을 포함한 반도체 패키지 및 반도체 패키지 테스트 방법{Semiconductor package with test patterns for detecting electrical fault and method for testing semiconductor package}
본 출원은 반도체 기술에 관한 것으로, 특히, 패키지 기판에 전기적 불량을 검출하는 테스트 패턴들을 포함한 반도체 패키지 및 반도체 패키지 테스트 방법에 관한 것이다.
반도체 패키지는 패키지 기판에 실장(mounting)된 반도체 칩 및 반도체 칩을 덮는 밀봉층(encapsulant)을 포함하여 구성된다. 반도체 패키지를 밀봉한 이후에, 반도체 패키지에 대한 환경 신뢰성 평가를 수행할 수 있다. 환경 신뢰성 평가는 반도체 패키지를 테스트 환경에 인위적으로 노출하고, 테스트 환경에 의해서 패키지 기판 내에 전기적 불량을 유발시키고, 발생된 전기적 불량을 검출하는 과정으로 수행될 수 있다. 환경 신뢰성 평가 과정에서, 패키지 기판의 회로 배선들 또는 도전 패턴들이 전기적으로 단락(electrical short)되는 현상들이 전기적 불량으로 유발될 수 있다. 이와 같은 전기적 불량의 원인을 평가하기 위해서, 전기적 불량이 발생된 패키지 기판 내의 위치를 검출하는 것이 요구될 수 있다.
본 출원은 패키지 기판에 전기적 불량의 발생 여부 및 전기적 불량 위치를 검출하는 테스트 패턴들을 포함한 반도체 패키지를 제시하고자 한다.
본 출원은 패키지 기판에 전기적 불량의 발생 여부 및 전기적 불량 위치를, 패키지 기판에 구비된 테스트 패턴들을 이용하여 검출할 수 있는 반도체 패키지 테스트 방법을 제시하고자 한다.
본 출원의 일 관점에 따른 반도체 패키지는, 반도체 칩; 및 상기 반도체 칩이 실장된 패키지 기판을 포함한다. 상기 패키지 기판은, 상기 패키지 기판의 제1층에 서로 이격되도록 배치된 제1도전 패턴, 제1테스트 패턴 및 제2테스트 패턴; 상기 패키지 기판의 상기 제1층과 다른 제2층에 서로 이격되도록 배치된 제2도전 패턴 및 제3테스트 패턴; 상기 제1도전 패턴과 상기 제2도전 패턴을 전기적으로 층간 연결시키는 제1도전 비아; 및 상기 제2테스트 패턴과 상기 제3테스트 패턴을 전기적으로 층간 연결시키는 제1테스트 비아;를 포함한다.
본 출원의 일 관점은, 상기 반도체 패키지를 준비하고, 상기 반도체 패키지를 테스트 환경에 노출시키고, 상기 제1테스트 패턴과 상기 제1도전 패턴 간에 제1전류가 흐르는 지 여부를 제1검출하고, 상기 제2테스트 패턴과 상기 제1도전 패턴 간에 제2전류가 흐르는 지 여부를 제2검출하는 반도체 패키지 테스트 방법을 제시한다.
본 출원의 실시예들에 따르면, 패키지 기판에 전기적 불량의 발생 여부 및 전기적 불량 위치를 검출하는 테스트 패턴들을 포함한 반도체 패키지를 제시할 수 있다.
반도체 패키지의 패키지 기판에 전기적 불량의 발생 여부 및 전기적 불량 위치를, 패키지 기판에 구비된 테스트 패턴들을 이용하여 검출할 수 있는 반도체 패키지 테스트 방법을 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 반도체 패키지의 패키지 기판의 제1층의 패턴들을 보여주는 개략적인 평면도이다.
도 3은 도 1의 반도체 패키지의 패키지 기판의 제2층의 패턴들을 보여주는 개략적인 평면도이다.
도 4는 도 1의 반도체 패키지의 패키지 기판의 제3층의 패턴들을 보여주는 개략적인 평면도이다.
도 5는 일 예에 따른 반도체 패키지를 테스트하는 테스트 시스템을 보여주는 개략적인 도면이다.
도 6은 일 예에 따른 반도체 패키지를 테스트하는 방법을 보여주는 개략적인 공정 흐름도이다.
도 7은 일 예에 따른 반도체 패키지의 패키지 기판의 제1층에 발생된 제1마이그레이션 불량을 검출하는 과정을 보여주는 개략적인 도면이다.
도 8은 일 예에 따른 반도체 패키지의 패키지 기판의 제2층에 발생된 제2마이그레이션 불량을 검출하는 과정을 보여주는 개략적인 도면이다.
도 9는 일 예에 따른 반도체 패키지의 패키지 기판의 제3층에 유발된 제3마이그레이션 불량을 검출하는 과정을 보여주는 개략적인 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
본 출원에서 반도체 패키지 환경 신뢰성 평가 방법은, 반도체 패키지를 테스트 환경에 인위적으로 노출하고, 테스트 환경에 의해서 발생된 전기적 불량을 검출하는 과정일 수 있다. 반도체 패키지 환경 신뢰성 평가 방법은 초가속온도습도스트레스 테스트(HAST: Highly Accelerated Stress Test) 방법으로 수행될 수 있다. HAST는 패키지 기판의 회로 배선들 또는 도전 패턴들의 부식을 가속하는 테스트 환경에서 수행될 수 있다. HAST는 반도체 패키지에 바이어스(bias)를 인가한 상태에서, 130 ㅀC의 온도, 85 %의 상대습도에서 96 내지 264 시간(hour) 동안 진행할 수 있다. 이러한 HAST 과정 중에 반도체 패키지의 패키지 기판에 구비된 회로 배선들 또는 도전 패턴들 사이에 금속 이온 마이그레이션(metal ion migration) 현상이 유발될 수 있다. 예컨대, 이러한 테스트 환경에서 구리 패턴들 사이에 구리 이온의 마이그레이션이 유발될 수 있고, 구리 이온의 마이그레이션에 의해서 구리 패턴들 사이가 원하지 않게 전기적 연결되는 전기적 불량이 유발될 수 있다.
본 출원은, 이러한 이온 마이그레이션 불량에 의한 전기적 불량이 발생된 것을 검출하면서, 전기적 불량이 발생된 패키지 기판의 층 위치를 검출하기 위한, 테스트 패턴들을 패키지 기판 내에 구비한 구조를 제시한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100) 및 반도체 칩(610)을 포함하여 구성될 수 있다. 반도체 칩(610)은 패키지 기판(100)에 실장될 수 있다. 밀봉층(620)이 반도체 칩(610)을 덮어 보호하도록, 패키지 기판(100) 상에 형성될 수 있다. 밀봉층(620)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)와 같은 밀봉재를 포함할 수 있다.
패키지 기판(100)은 반도체 칩(610)을 패키지 외부 기기와 전기적으로 접속시키는 인터커넥션 부재(interconnection member)일 수 있다. 패키지 기판(100)은 예컨대 인쇄회로기판(PCB: Printed Circuit Board) 형태를 가지는 부재일 수 있다. 외측 커넥터(outer connector: 640)들이 패키지 기판(100)에 접속될 수 있다. 외측 커넥터(640)는 패키지 기판(100)을 외부 기기와 전기적으로 접속시키는 접속 부재로 도입될 수 있다. 외측 커텍터(640)는 솔더 볼(solder ball)일 수 있다. 내측 커텍터(630)가 반도체 칩(610)을 패키지 기판(100)에 전기적으로 접속시키도록 도입될 수 있다. 내측 커넥터(630)는 패키지 기판(100)을 사이에 두고 외측 커넥터(640)가 접속한 위치에 반대되는 위치에 위치할 수 있다. 내측 커넥터(630)는 반도체 칩(610)과 패키지 기판(100) 사이에 도전 범프(conductive bump) 형태로 도입될 수 있다. 내측 커넥터는 반도체 칩(610)과 패키지 기판(100)을 서로 전기적으로 접속시키는 도전성 본딩 와이어(bonding wire: 도시되지 않음) 형태로도 도입될 수 있다.
패키지 기판(100)은 기판 바디(substrate body)를 구성하는 제1 및 제2유전층들(110, 120)을 포함할 수 있다. 제1유전층(110)은 제2유전층(120) 상에 위치할 수 있다. 또는, 제1유전층(110)은 제2유전층(120)에 라미네이션(lamination)될 수 있다. 제1 및 제2유전층들(110, 120)은 다양한 유전물질을 포함하여 구성될 수 있다. 제3유전층(130)이 제1유전층(110) 아래에 제2유전층(120)과 반대측에 더 구비될 수 있다. 제3유전층(130)은 솔더 레지스트층(solder resist layer)을 포함할 수 있다. 제4유전층(140)이 제2유전층(120) 상에 제1유전층(110) 반대측에 더 구비될 수 있다. 제4유전층(140)은 솔더 레지스트층을 포함할 수 있다.
패키지 기판(100)은 제1도전 패턴(conductive pattern: 210), 제2도전 패턴(220), 및 제3도전 패턴(230)들을 서로 다른 층들에 각각 구비할 수 있다. 제1도전 패턴(210), 제2도전 패턴(220), 및 제3도전 패턴(230)들은 패키지 기판(100) 내에 서로 다른 층위에 각각 위치하도록 배치될 수 있다. 제4도전 패턴(211), 제5도전 패턴(221), 및 제6도전 패턴(231)들이 제1도전 패턴(210), 제2도전 패턴(220), 및 제3도전 패턴(230)들 각각과 동일한 층에 위치하도록 더 배치될 수 있다.
제1도전 패턴 내지 제6 도전 패턴(210, 220, 230, 211, 221, 231)들은 패키지 기판(100) 내에 다층 배선 구조를 구성할 수 있다. 제1도전 패턴(210)과 제4도전 패턴(211)이 다층 배선 구조의 제1층(101)을 구성하도록 배치될 수 있다. 제1도전 패턴(210)과 제4도전 패턴(211)이 제1유전층(110)과 제3유전층(130) 사이 계면에 서로 이격되어 배치될 수 있다. 제2도전 패턴(220)과 제5도전 패턴(221)이 다층 배선 구조의 제2층(102)을 구성하도록 배치될 수 있다. 제2도전 패턴(220)과 제5도전 패턴(221)이 제1유전층(110)과 제2유전층(120) 사이 계면에 서로 이격되어 배치될 수 있다. 제3도전 패턴(230)과 제6도전 패턴(231)이 다층 배선 구조의 제3층(103)을 구성하도록 배치될 수 있다. 제3도전 패턴(230)과 제6도전 패턴(231)이 제2유전층(120)과 제4유전층(140) 사이 계면에 서로 이격되어 배치될 수 있다.
제1도전 비아(conductive via: 410)가 제1도전 패턴(210)과 제2도전 패턴(220)을 전기적으로 층간 연결시킬 수 있다. 제1도전 비아(410)는 제1유전층(110)을 실질적으로 수직하게 관통하도록 배치되어, 제1도전 패턴(210)과 제2도전 패턴(220)을 전기적으로 서로 접속시킨다. 제2도전 비아(420)가 제2도전 패턴(220)과 제3도전 패턴(230)을 전기적으로 층간 연결시킬 수 있다. 제2도전 비아(420)는 제2유전층(120)을 실질적으로 수직하게 관통하도록 배치되어, 제2도전 패턴(220)과 제3도전 패턴(230)을 전기적으로 서로 접속시킨다.
제3도전 패턴(230)에 내측 커넥터(630)가 접속되고, 제1도전 패턴(210)에 외측 커넥터(640)가 접속될 수 있다.
제1테스트 패턴(test pattern: 310) 및 제2테스트 패턴(320)이 패키지 기판(100)의 제1층(101)에서 서로 이격되도록 배치된다. 제1테스트 패턴(310)은 제1층(101)에서 제1도전 패턴(210)에 이격되도록 배치된다. 제2테스트 패턴(320)은 제1층(101)에서 제1테스트 패턴(310)에 이격되도록 배치된다. 제4테스트 패턴(340)이 제2테스트 패턴(320) 및 제1테스트 패턴(310)과 이격되도록 제1층(101)에 더 배치될 수 있다. 제4테스트 패턴(340)은 제2테스트 패턴(320)과 이격되고, 제2테스트 패턴(340)을 사이에 두고 제1테스트 패턴(310)에 반대되는 측에 배치된다. 제1테스트 패턴(310), 제2테스트 패턴(320), 제4테스트 패턴(340)은 제1도전 패턴(210)과 제4도전 패턴(211) 사이에 나란히 배치되어, 제1층(101)을 이룬다. 제1도전 패턴(210), 제4도전 패턴(211), 제1테스트 패턴(310), 제2테스트 패턴(320), 및 제4테스트 패턴(340)은 제3유전층(130)에 의해서 서로 전기적으로 격리(electrically isolated)된다. 제1테스트 패턴(310), 제2테스트 패턴(320), 및 제4테스트 패턴(340)들 각각의 일부 부분들은 제3유전층(130)에 의해 덮이지 않고 드러나 반도체 패키지(10) 외부에 노출된다.
제3테스트 패턴(330)이 패키지 기판(100)의 제2층(102)에 제2도전 패턴(220)과 서로 이격되도록 배치된다. 제5테스트 패턴(350)이 제2층(102)에서 제3테스트 패턴(330)에 이격되어 더 배치될 수 있다. 제3테스트 패턴(330) 및 제5테스트 패턴(350)이 제2도전 패턴(220)과 제5도전 패턴(221) 사이에 서로 이격되어 배치될 수 있다. 제2도전 패턴(220), 제3테스트 패턴(330), 제5테스트 패턴(350), 및 제5도전 패턴(221)이 제2층(102)을 이룬다. 제2도전 패턴(220), 제3테스트 패턴(330), 제5테스트 패턴(350), 및 제5도전 패턴(221)은 제2유전층(120)에 의해서 서로 전기적으로 격리된다.
제6테스트 패턴(360)이 패키지 기판(100)의 제3층(103)에 제3도전 패턴(230)과 서로 이격되도록 배치된다. 제6테스트 패턴(360)은 제3층(103)에서 제3도전 패턴(230)과 제6도전 패턴(231) 사이에 서로 이격되어 배치된다. 제6테스트 패턴(360), 제3도전 패턴(230), 및 제6도전 패턴(231)은 제4유전층(140)에 의해서 서로 전기적으로 격리된다.
제1테스트 비아(test via: 510)가 제1층(101)의 제2테스트 패턴(320)과 제2층(102)의 제3테스트 패턴(330)을 전기적으로 층간 연결시킨다. 제1테스트 비아(510)는 제1유전층(110)을 실질적으로 수직하게 관통하도록 배치되어, 서로 다른 층의 제2테스트 패턴(320)과 제3테스트 패턴(330)을 전기적으로 서로 접속시킨다.
제2테스트 비아(520)가 제1층(101)의 제4테스트 패턴(340)과 제2층(102)의 제5테스트 패턴(350)을 전기적으로 층간 연결시킨다. 제2테스트 비아(520)는 제1유전층(110)을 실질적으로 수직하게 관통하도록 배치되어, 서로 다른 층의 제4테스트 패턴(340)과 제5테스트 패턴(350)를 전기적으로 서로 접속시킨다.
제6테스트 패턴(360)은 반도체 칩(610)에 제5테스트 패턴(350) 보다 더 가까이 위치하고, 제4테스트 패턴(340)은 반도체 칩(610)에 제5테스트 패턴(350) 보다 더 멀리 위치한다. 제3테스트 비아(530)가 제2층(102)의 제5테스트 패턴(350)과 제3층(103)의 제6테스트 패턴(360)을 전기적으로 층간 연결시킨다. 제3테스트 비아(530)는 제2유전층(120)을 실질적으로 수직하게 관통하도록 배치되어, 서로 다른 층의 제5테스트 패턴(350)과 제6테스트 패턴(360)를 전기적으로 서로 접속시킨다.
제6테스트 패턴(360)은 제3테스트 비아(530), 제5테스트 패턴(350), 및 제2테스트 비아(520)를 경유하여 제4테스트 패턴(340)에 전기적으로 접속될 수 있다. 제3테스트 패턴(330)은 제1테스트 비아(510)에 의해 제2테스트 패턴(320)에 전기적으로 접속될 수 있다. 제1테스트 패턴(310)은 제1층(101)에서의 전기적 불량을 검출하는데 사용될 수 있고, 제3테스트 패턴(330)은 제2층(102)에서의 전기적 불량을 검출하는데 사용될 수 있고, 제6테스트 패턴(360)은 제3층(103)에서의 전기적 불량을 검출하는데 사용될 수 있다. 제2테스트 패턴(320)은 제3테스트 패턴(330)에 전기적 불량을 검출하기 위한 전압 또는 전류를 인가하거나 또는 출력하는 탐침 단자로 역할할 수 있다. 제4테스트 패턴(340)은 제6테스트 패턴(360)에 전기적 불량을 검출하기 위한 전압 또는 전류를 인가하거나 또는 출력하는 탐침 단자로 역할할 수 있다.
제1테스트 패턴(310) 내지 제6테스트 패턴(360)은 전기적 불량을 검출하기 위한 패턴으로서, 반도체 칩(610)과는 전기적으로 격리된다.
도 2는 도 1의 반도체 패키지(10)의 패키지 기판(100)의 제1층(101)의 패턴들을 보여주는 개략적인 평면도이다. 도 3은 도 1의 반도체 패키지(10)의 패키지 기판(100)의 제2층(102)의 패턴들을 보여주는 개략적인 평면도이다. 도 4는 도 1의 반도체 패키지(10)의 패키지 기판(100)의 제3층(103)의 패턴들을 보여주는 개략적인 평면도이다. 도 1은 도 2 내지 4의 X-X' 절단선을 따르는 단면 형상을 개략적으로 보여준다.
도 2 및 도 1을 참조하면, 패키지 기판(100)의 제1층(101)에 배치된 제1도전 패턴(210) 및 제4도전 패턴(211)은 라인 패턴(line pattern)들로 길게 연장된 패턴들일 수 있다. 제1, 제2, 및 제4테스트 패턴들(310, 320, 340)은 제1도전 패턴(210) 및 제4도전 패턴(211)들 사이에 배치되고, 제1도전 패턴(210) 및 제4도전 패턴(211)들을 따라 연장되는 다른 라인 패턴들일 수 있다.
도 3 및 도 1을 참조하면, 패키지 기판(100)의 제2층(101)에 배치된 제2도전 패턴(220) 및 제5도전 패턴(221)은 라인 패턴들로 길게 연장된 패턴들일 수 있다. 제3, 및 제5테스트 패턴들(330, 350)은 제2도전 패턴(220) 및 제5도전 패턴(221)들 사이에 배치되고, 제2도전 패턴(220) 및 제5도전 패턴(221)들을 따라 연장되는 다른 라인 패턴들일 수 있다.
도 4 및 도 1을 참조하면, 패키지 기판(100)의 제3층(101)에 배치된 제3도전 패턴(230) 및 제6도전 패턴(231)은 라인 패턴들로 길게 연장된 패턴들일 수 있다. 제6테스트 패턴(360)은 제3도전 패턴(230) 및 제6도전 패턴(231)들 사이에 배치되고, 제3도전 패턴(230) 및 제6도전 패턴(231)들을 따라 연장되는 다른 라인 패턴들일 수 있다.
도 5는 일 예에 따른 반도체 패키지(10)를 테스트하는 테스트 시스템(20)을 보여주는 개략적인 도면이다.
도 5를 참조하면, 테스트 시스템(20)은 반도체 패키지(10)의 제1도전 패턴(210), 제1, 제2 및 제4테스트 패턴들(310, 320, 340)에 테스트를 위한 테스트 전류를 인가하거나 또는 출력할 테스트 탐침들(test probes: 31, 32, 33, 34)을 구비한 테스터(tester: 30)를 포함하여 구성될 수 있다. 테스터(30)는, 테스터(30)의 제1탐침(31)이 외측 커넥터(640)을 통해 제1도전 패턴(210)에 테스트 전류를 인가하고, 테스터(30)의 제2탐침(32)를 통해 제1테스트 패턴(310)로부터 출력되는 테스트 출력 전류(A1)를 검출하도록 구성될 수 있다. 테스터(30)는, 그 반대로, 테스터(30)의 제2탐침(32)를 통해 제1테스트 패턴(310)에 테스트 전류를 인가하고, 외측 커넥터(640) 및 제1탐침(31)을 통해 출력되는 제1도전 패턴(210)으로부터 테스트 출력 전류를 검출하도록 구성될 수도 있다. 외측 커넥터(640)가 도입되지 않고, 제1탐침(31)이 제1도전 패턴(210)에 직접 접촉할 수도 있다.
테스터(30)는, 테스터(30)의 제1탐침(31)이 외측 커넥터(640)을 통해 제1도전 패턴(210)에 테스트 전류를 인가하고, 테스터(30)의 제3탐침(33)를 통해 제2테스트 패턴(320)로부터 출력되는 테스트 출력 전류(A2)를 검출하도록 구성될 수 있다. 테스터(30)는, 테스터(30)의 제1탐침(31)이 외측 커넥터(640)을 통해 제1도전 패턴(210)에 테스트 전류를 인가하고, 테스터(30)의 제4탐침(34)를 통해 제4테스트 패턴(340)로부터 출력되는 테스트 출력 전류(A3)를 검출하도록 구성될 수 있다.
도 6은 일 예에 따른 반도체 패키지(10)를 테스트하는 방법을 보여주는 개략적인 공정 흐름도이다.
도 6 및 도 1을 참조하면, 반도체 패키지(도 1의 10)를 준비한다(61). 반도체 패키지(10)를 테스트 환경에 노출시킨다(62). 예컨대, 반도체 패키지(10)를 HAST 테스트 환경에 노출시킨다. HAST 테스트 환경에 노출시킨 반도체 패키지(10)를 도 5에 제시된 테스트 시스템(20)을 이용하여 테스트한다. 도 5에 제시된 것과 같이, 테스터(30)의 제1 내지 제4탐침(31, 32, 33, 34)를 이용하여, 반도체 패키지(10)를 테스트한다. 이때, 제1테스트 패턴(도 5의 310)과 제1도전 패턴(도 5의 210) 간에 테스트 출력 제1전류(도 5의 A1)가 흐르는 지 여부를 제1검출한다(도 6의 63). 제2테스트 패턴(도 5의 320)과 제1도전 패턴(도 5의 210) 간에 테스트 출력 제2전류(도 5의 A2)가 흐르는 지 여부를 제2검출한다(도 6의 64). 제1전류(A1) 및 제2전류(A2)를 검출하여 마이그레이션 불량이 발생한 층(101, 또는 102)이 어느 층인지 판단한다(도 6의 65).
도 7은 일 예에 따른 반도체 패키지(10)의 패키지 기판(100)의 제1층(101)에 발생된 제1마이그레이션 불량(S1)을 검출하는 과정을 보여주는 개략적인 도면이다.
도 7 및 도 6을 참조하면, 제1도전 패턴(210)과 제1테스트 패턴(310) 간에 테스트 출력 제1전류(A1)가 흐르는 지 여부를 제1검출(도 6의 63)한다. 이때, 제1도전 패턴(210)과 제2테스트 패턴(320) 간에 테스트 출력 제2전류(A2)가 흐르는 지 여부를 제2검출(도 6의 64)한다. 이와 함께, 제1도전 패턴(210)과 제4테스트 패턴(340) 간에 테스트 출력 제3전류(A3)가 흐르는 지 여부를 제3검출할 수도 있다.
제1검출(63)에서 테스트 출력 제1전류(A1)가 검출된다면, 제1테스트 패턴(310)과 제1도전 패턴(210) 간에 제1마이그레이션 불량(S1)이 발생된 것으로 판단할 수 있다. 제1테스트 패턴(310)과 제1도전 패턴(210)은 초기에 전기적으로 격리된 상태이므로, 테스트 출력 제1전류(A1)가 제1검출된다는 것은, 제1테스트 패턴(310)과 제1도전 패턴(210)이 전기적으로 단락된 것을 의미한다. 제1테스트 패턴(310)과 제1도전 패턴(210)이 전기적으로 단락된 것은, 테스트 환경에 의해 제1테스트 패턴(310)과 제1도전 패턴(210) 사이에 제1마이그레이션 불량(S1)이 유발된 것을 의미한다. 제1테스트 패턴(310)과 제1도전 패턴(210)은 제1층(101)에 위치하므로, 제1마이그레이션 불량(S1)이 패키지 기판(100)의 제1층(101)에 발생된 것으로 판단할 수 있다.
도 8은 일 예에 따른 반도체 패키지(10)의 패키지 기판(100)의 제2층(102)에 발생된 제2마이그레이션 불량(S2)을 검출하는 과정을 보여주는 개략적인 도면이다.
도 8 및 도 6을 참조하면, 제2검출(도 6의 64)에서 테스트 출력 제2전류(A2)가 검출되고, 이와 함께 제1검출(도 6의 63)에서는 테스트 출력 제1전류(A1)가 검출되지 않는다면, 제2층(102)의 제2도전 패턴(220)과 제3테스트 패턴(330) 간에 제2마이그레이션 불량(S2)이 발생된 것으로 판단할 수 있다. 즉, 제2테스트 패턴(320)과 제1도전 패턴(210) 사이에 전기적 단락이 발생된 것으로 판단할 수 있다.
도 9는 일 예에 따른 반도체 패키지(10)의 패키지 기판(100)의 제3층(103)에 유발된 제3마이그레이션 불량(S1)을 검출하는 과정을 보여주는 개략적인 도면이다.
도 9를 참조하면, 제4테스트 패턴(340)과 제1도전 패턴(210) 간에 테스트 출력 제3전류(A3)가 흐르는 지 여부를 추가로 더 제3검출할 수 있다. 제3검출에서 테스트 출력 제3전류(A3)가 검출되고, 이와 함께 제1검출(도 6의 63)에서는 테스트 출력 제1전류(A1)가 검출되지 않고, 또한 제2검출(도 6의 64)에서도 테스트 출력 제2전류(A2)가 검출되지 않는다면, 제3층(103)의 제3도전 패턴(230)과 제6테스트 패턴(360) 간에 제3마이그레이션 불량(S3)이 발생된 것으로 판단할 수 있다. 즉, 제4테스트 패턴(340)과 제1도전 패턴(210) 사이에 전기적 단락이 발생된 것으로 판단할 수 있다.
이와 같이, 제1테스트 패턴(310)과 제1도전 패턴(210) 사이의 테스트 출력 제1전류(A1), 제2테스트 패턴(320)과 제1도전 패턴(210) 사이의 테스트 출력 제2전류(A2), 제4테스트 패턴(340)과 제1도전 패턴(210) 사이의 테스트 출력 제3전류(A3)을 검출하고, 테스트 출력 제1 내지 제3전류들(A1, A2, A3)을 비교함으로써, 마이그레이션 불량(S1, S2, S3)들이 발생된 층(101, 또는 102, 또는 103)이 어느 층인지 확인할 수 있다. 이와 같이, 마이그레이션 불량(S1, S2, S3)들이 발생된 층(101, 또는 102, 또는 103)을 특정하는 것이 가능하므로, 마이그레이션 불량(S1, S2, S3)에 의한 전기적 불량이 어느 층에서 발생된 것인지 확인할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
310, 320, 330, 340, 350, 360: 테스트 패턴.

Claims (11)

  1. 반도체 칩; 및
    상기 반도체 칩이 실장된 패키지 기판;을 포함하고,
    상기 패키지 기판은
    상기 패키지 기판의 제1층에 서로 이격되도록 배치된 제1도전 패턴, 제1테스트 패턴 및 제2테스트 패턴;
    상기 패키지 기판의 상기 제1층과 다른 제2층에 서로 이격되도록 배치된 제2도전 패턴 및 제3테스트 패턴;
    상기 제1도전 패턴과 상기 제2도전 패턴을 전기적으로 층간 연결시키는 제1도전 비아; 및
    상기 제2테스트 패턴과 상기 제3테스트 패턴을 전기적으로 층간 연결시키는 제1테스트 비아;를 포함한 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1테스트 패턴은 상기 제2도전 패턴 및 상기 제3테스트 패턴과 전기적으로 격리된 반도체 패키지.
  3. 제1항에 있어서,
    상기 패키지 기판의 상기 제1층에 상기 제2테스트 패턴에 이격되어 배치된 제4테스트 패턴;
    상기 패키지 기판의 상기 제2층에 상기 제3테스트 패턴에 이격되어 배치된 제5테스트 패턴;
    상기 패키지 기판의 상기 제2층과 다른 제3층에 배치된 제6테스트 패턴;
    상기 제4테스트 패턴과 상기 제5테스트 패턴을 전기적으로 층간 연결시키는 제2테스트 비아; 및
    상기 제5테스트 패턴과 상기 제6테스트 패턴을 전기적으로 층간 연결시키는 제3테스트 비아;를 더 포함한 반도체 패키지.
  4. 제3항에 있어서,
    상기 제6테스트 패턴은
    상기 반도체 칩에 상기 제5테스트 패턴 보다 가까이 위치하고,
    상기 제4테스트 패턴은
    상기 반도체 칩에 상기 제5테스트 패턴 보다 더 멀리 위치한 반도체 패키지.
  5. 제3항에 있어서,
    상기 패키지 기판의 상기 제3층에 배치된 제3도전 패턴;
    상기 제3도전 패턴을 상기 제2도전 패턴에 전기적으로 층간 연결시키는 제2도전 비아; 및
    상기 제3도전 패턴을 상기 반도체 칩에 전기적으로 연결시키는 내측 커넥터를 더 포함한 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 내지 제3테스트 패턴은
    상기 반도체 칩과 전기적으로 격리된 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1도전 패턴은
    라인 패턴이고,
    상기 제1테스트 패턴 및 상기 제2테스트 패턴은
    상기 라인 패턴을 따라 연장되는 또 다른 라인 패턴들인 반도체 패키지.
  8. 반도체 칩, 및
    상기 반도체 칩이 실장된 패키지 기판을 포함한 반도체 패키지이고,
    상기 패키지 기판은
    상기 패키지 기판의 제1층에 서로 이격되도록 배치된 제1도전 패턴, 제1테스트 패턴 및 제2테스트 패턴,
    상기 패키지 기판의 상기 제1층과 다른 제2층에 서로 이격되도록 배치된 제2도전 패턴 및 제3테스트 패턴,
    상기 제1도전 패턴과 상기 제2도전 패턴을 전기적으로 층간 연결시키는 제1도전 비아, 및
    상기 제2테스트 패턴과 상기 제3테스트 패턴을 전기적으로 층간 연결시키는 제1테스트 비아를 포함한 반도체 패키지를 준비하는 단계;
    상기 반도체 패키지를 테스트 환경에 노출시키는 단계;
    상기 제1테스트 패턴과 상기 제1도전 패턴 간에 제1전류가 흐르는 지 여부를 제1검출하는 단계; 및
    상기 제2테스트 패턴과 상기 제1도전 패턴 간에 제2전류가 흐르는 지 여부를 제2검출하는 단계;를 포함하는 반도체 패키지 테스트 방법.
  9. 제8항에 있어서,
    상기 제1검출하는 단계에서
    상기 제1전류가 검출되면, 상기 제1층에 마이그레이션(migration) 불량이 발생된 것으로 판단하고,
    상기 제1전류가 검출되지 않으면, 상기 제1층에 상기 마이그레이션 불량이 발생되지 않은 것으로 판단하는 반도체 패키지 테스트 방법.
  10. 제8항에 있어서,
    상기 제2검출하는 단계에서
    상기 제2전류가 검출되면, 상기 제2층에 마이그레이션 불량이 발생된 것으로 판단하는 반도체 패키지 테스트 방법.
  11. 제8항에 있어서,
    상기 테스트 환경은
    초가속온도습도스트레스 테스트 환경인 반도체 패키지 테스트 방법.





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