KR20210045381A

KR20210045381A - Display apparatus and method thereof

Info

Publication number: KR20210045381A
Application number: KR1020210049346A
Authority: KR
Inventors: 김광해; 김나영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-07-24
Filing date: 2021-04-15
Publication date: 2021-04-26
Anticipated expiration: 2034-07-24
Also published as: KR102296921B1

Abstract

본 발명의 실시예는 표시장치 및 표시장치 제조방법을 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 및 상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함한다. An embodiment of the present invention discloses a display device and a method of manufacturing the display device.
A display device according to an embodiment of the present invention includes: a substrate; And a second electrode including a first electrode on the substrate, a first region having a first thickness over the first electrode and a second region having a second thickness greater than the first thickness, and having an opening formed thereon. It includes a capacitor;

Description

TECHNICAL FIELD [0001] Display apparatus and method of manufacturing a display apparatus

본 발명의 실시예는 표시장치 및 표시장치 제조방법에 관한 것이다. Embodiments of the present invention relate to a display device and a method of manufacturing the display device.

유기 발광 표시 장치(organic light-emitting display apparatus)는 정공 주입 전극과 전자 주입 전극, 그리고 정공 주입 전극과 전자 주입 전극 사이에 형성되어 있는 유기 발광층을 포함하고, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 재결합하고 소멸하면서 빛을 내는 자발광형 표시 장치이다. 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타내므로 차세대 표시 장치로 주목받고 있다.An organic light-emitting display apparatus includes a hole injection electrode and an electron injection electrode, and an organic light-emitting layer formed between the hole injection electrode and the electron injection electrode, and holes and electrons are injected from the hole injection electrode. This is a self-luminous display device in which electrons injected from an electrode recombine and disappear in an organic emission layer to emit light. The organic light emitting diode display is drawing attention as a next-generation display device because it exhibits high quality characteristics such as low power consumption, high luminance, and high reaction speed.

본 발명의 실시예는 비용 절감과 고해상도를 제공할 수 있는 표시장치를 제공하는 것이다. An embodiment of the present invention is to provide a display device capable of reducing cost and providing high resolution.

본 발명의 일 실시예에 따른 표시장치는, 기판; 및 상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함한다. A display device according to an embodiment of the present invention includes: a substrate; And a second electrode including a first electrode on the substrate, a first region having a first thickness over the first electrode and a second region having a second thickness greater than the first thickness, and having an opening formed thereon. It includes a capacitor;

상기 제1 전극은 전체 도핑된 반도체층을 포함할 수 있다.The first electrode may include an entirely doped semiconductor layer.

상기 제1 전극은 적어도 일 측면에 오목부를 포함할 수 있다. The first electrode may include a concave portion on at least one side surface.

상기 제2 전극의 개구는 적어도 일부가 상기 오목부와 중첩할 수 있다. At least a portion of the opening of the second electrode may overlap the concave portion.

상기 제2 전극의 제1 영역은 상기 제1 전극에 중첩하고, 상기 제2 전극의 제2 영역은 상기 제1 전극과 비중첩할 수 있다. The first region of the second electrode may overlap the first electrode, and the second region of the second electrode may non-overlap the first electrode.

상기 제1 전극은 상기 개구와 중첩하는 영역에서 상기 제1 전극을 노출하는 컨택홀을 통해 외부 배선과 전기적으로 연결될 수 있다. The first electrode may be electrically connected to an external wiring through a contact hole exposing the first electrode in a region overlapping the opening.

상기 표시장치는, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연막; 상기 제2 전극의 제2 영역의 상면과 접촉하는 제2 절연막; 및 상기 제2 전극의 제1 영역의 상면과 접촉하는 제3 절연막;을 더 포함할 수 있다. The display device includes: a first insulating layer disposed between the first electrode and the second electrode; A second insulating layer in contact with an upper surface of the second region of the second electrode; And a third insulating layer in contact with the upper surface of the first region of the second electrode.

상기 표시장치는, 상기 제1 전극과 동일층에 형성된 활성층과, 상기 제2 전극과 동일층에 형성된 게이트 전극과, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하고, 상기 활성층과 상기 게이트 전극 사이에 상기 제1 절연막이 배치된, 박막 트랜지스터;를 더 포함할 수 있다.The display device includes an active layer formed on the same layer as the first electrode, a gate electrode formed on the same layer as the second electrode, and a source electrode and a drain electrode in contact with the active layer, the active layer and the gate electrode It may further include a thin film transistor, wherein the first insulating layer is disposed therebetween.

상기 게이트 전극은 상기 제2 두께를 가질 수 있다. The gate electrode may have the second thickness.

본 발명의 일 실시예에 따른 표시장치 제조방법은, 기판상에 커패시터의 제1 전극을 형성하는 단계; 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고, 개구를 구비한 상기 커패시터의 제2 전극을 형성하는 단계;를 포함할 수 있다. A method of manufacturing a display device according to an exemplary embodiment of the present invention includes forming a first electrode of a capacitor on a substrate; And forming a second electrode of the capacitor including a first region having a first thickness over the first electrode and a second region having a second thickness greater than the first thickness, and having an opening. Can include.

상기 커패시터의 제1 전극 형성 단계는, 상기 기판상에 상기 개구와 일부 중첩하는 오목부가 적어도 일 측면에 형성된 제1 전극을 형성하는 단계;를 포함할 수 있다. The forming of the first electrode of the capacitor may include forming a first electrode on the substrate in which a concave portion partially overlapping with the opening is formed on at least one side surface.

상기 커패시터의 제2 전극 형성 단계는, 상기 제1 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 상기 제2 두께를 갖고 상기 개구가 형성된 제2 전극 패턴을 형성하는 단계; 상기 제2 전극 패턴 상에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 및 상기 제2 전극 패턴을 에칭하여 상기 제1 영역과 상기 제2 영역을 포함하는 상기 제2 전극을 형성하고, 상기 제2 전극의 상기 제1 영역을 노출하는 노출영역을 형성하는 단계;를 포함할 수 있다. The forming of the second electrode of the capacitor may include forming a first insulating layer on the first electrode; Forming a second electrode pattern having the second thickness and having the opening formed on the first insulating layer; Forming a second insulating layer on the second electrode pattern; And forming the second electrode including the first region and the second region by etching the second insulating layer and the second electrode pattern, and forming an exposed region exposing the first region of the second electrode. It may include;

상기 제조방법은, 상기 제2 절연막 형성 단계 전에, 상기 제2 전극 패턴의 상기 개구를 통해 상기 제1 전극을 1차 도핑하는 단계; 및 상기 제2 전극의 상기 제1 영역을 통해 상기 제1 전극을 2차 도핑하는 단계;를 더 포함할 수 있다. The manufacturing method includes the steps of first doping the first electrode through the opening of the second electrode pattern before the step of forming the second insulating layer; And secondary doping the first electrode through the first region of the second electrode.

상기 제조방법은, 상기 제1 전극에서 상기 개구와 중첩하는 영역의 일부를 노출하는 컨택홀을 형성하는 단계;를 더 포함할 수 있다. The manufacturing method may further include forming a contact hole exposing a portion of a region overlapping the opening in the first electrode.

상기 제조방법은, 상기 컨택홀을 통해 상기 제1 전극과 외부 배선을 연결하는 연결 배선을 형성하는 단계;를 더 포함할 수 있다. The manufacturing method may further include forming a connection wiring connecting the first electrode and an external wiring through the contact hole.

상기 제조방법은, 상기 제2 전극 상에 상기 노출영역을 덮는 제3 절연막을 형성하는 단계;를 더 포함할 수 있다. The manufacturing method may further include forming a third insulating layer on the second electrode to cover the exposed area.

상기 제조방법은, 상기 제1 전극과 동일층에 박막 트랜지스터의 활성층을 형성하는 단계; 상기 제2 전극과 동일층에 박막 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제2 절연막 상에 상기 활성층과 접촉하는 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함할 수 있다. The manufacturing method includes: forming an active layer of a thin film transistor on the same layer as the first electrode; Forming a gate electrode of a thin film transistor on the same layer as the second electrode; It may further include forming a source electrode and a drain electrode of a thin film transistor on the second insulating layer in contact with the active layer.

본 발명의 실시예에 의한 표시장치는 전체적인 마스크 개수를 줄이면서 용량이 큰 MIM 커패시터를 형성함으로써 비용 절감 및 고해상도 구현이 가능하다. In the display device according to an exemplary embodiment of the present invention, cost reduction and high resolution can be realized by forming an MIM capacitor having a large capacity while reducing the number of masks.

도 1은 본 발명의 일 실시예에 따른 표시장치의 픽셀의 등가 회로를 예시적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 픽셀의 단면도이다.
도 3 내지 도 13은 본 발명의 실시예에 따른 표시장치의 제조 방법을 설명하는 평면도 및 단면도이다. 1 is a diagram illustrating an equivalent circuit of a pixel of a display device according to an exemplary embodiment of the present invention.
2 is a cross-sectional view of a pixel shown in FIG. 1 according to an exemplary embodiment of the present invention.
3 to 13 are plan and cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. Effects and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding constituent elements are assigned the same reference numerals, and redundant descriptions thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are used for the purpose of distinguishing one constituent element from other constituent elements rather than a limiting meaning.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, expressions in the singular include plural expressions unless the context clearly indicates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have means that the features or elements described in the specification are present, and do not preclude the possibility of adding one or more other features or components in advance.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part such as a film, a region, or a component is on or on another part, not only the case directly above the other part, but also another film, region, component, etc. are interposed therebetween. Includes cases where there is.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, components may be exaggerated or reduced in size for convenience of description. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, and thus the present invention is not necessarily limited to what is shown.

도 1은 본 발명의 일 실시예에 따른 표시장치의 픽셀의 등가 회로를 예시적으로 나타낸 도면이다. 1 is a diagram illustrating an equivalent circuit of a pixel of a display device according to an exemplary embodiment of the present invention.

표시장치는 복수의 픽셀들, 및 픽셀들에 연결되는 복수의 데이터 라인들 및 복수의 게이트 라인들을 포함한다. 픽셀들은 각각 데이터 라인과 게이트 라인이 교차하는 위치에 배치되어 매트릭스 형태로 배열될 수 있다. The display device includes a plurality of pixels, and a plurality of data lines and a plurality of gate lines connected to the pixels. The pixels may be arranged in a matrix form by being disposed at a position where the data line and the gate line cross each other.

도 1을 참조하면, 픽셀(PX)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 커패시터(C) 및 표시 소자(EL)를 포함한다. 도 1의 픽셀(PX)은 도 1에 도시된 픽셀 회로로 한정되지 않는다. 도 1의 픽셀(PX)은 스위칭 소자들(T1, T2)의 특성(예컨대, 문턱 전압)을 보상하기 위한 보상 회로 등을 더 포함할 수 있다. 도 1에 도시된 픽셀(PX)은 셋 이상의 스위칭 소자들을 포함하거나, 둘 이상의 커패시터를 포함할 수도 있다. 도 1에 도시된 바와 같이, 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)는 각각 P형 트랜지스터일 수 있다. 그러나, 스위칭 소자들(T1, T2)이 반드시 P형 트랜지스터이어야 하는 것은 아니며, 스위칭 소자들(T1, T2) 중 적어도 일부는 N형 트랜지스터로 형성될 수 있다. 이하에서는 스위칭 소자들(T1, T2)이 P형 트랜지스터인 것으로 가정하여 설명한다.Referring to FIG. 1, a pixel PX includes a first switching element T1, a second switching element T2, a capacitor C, and a display element EL. The pixel PX of FIG. 1 is not limited to the pixel circuit shown in FIG. 1. The pixel PX of FIG. 1 may further include a compensation circuit for compensating the characteristics (eg, threshold voltage) of the switching elements T1 and T2. The pixel PX illustrated in FIG. 1 may include three or more switching elements, or may include two or more capacitors. As shown in FIG. 1, each of the first switching element T1 and the second switching element T2 may be a P-type transistor. However, the switching elements T1 and T2 do not necessarily have to be P-type transistors, and at least some of the switching elements T1 and T2 may be formed of an N-type transistor. Hereinafter, it is assumed that the switching elements T1 and T2 are P-type transistors.

픽셀(PX)은 데이터 라인(DL) 및 게이트 라인(GL)에 연결된다. 픽셀(PX)은 제1 전원 전압(ELVDD)을 공급받고, 표시 소자(EL)의 캐소드 전극은 제2 전원 전압(ELVSS)에 연결될 수 있다. 다른 예에 따르면, 표시 소자(EL)의 캐소드 전극이 제1 전원 전압(ELVDD)에 연결될 수 있다.The pixel PX is connected to the data line DL and the gate line GL. The pixel PX may be supplied with the first power voltage ELVDD, and the cathode electrode of the display element EL may be connected to the second power voltage ELVSS. According to another example, the cathode electrode of the display element EL may be connected to the first power voltage ELVDD.

제1 스위칭 소자(T1)는 게이트 라인(GL)에 연결되는 게이트, 데이터 라인(DL)에 연결되는 제1 연결 단자(예컨대, 소스), 및 제1 노드(N1)에 연결되는 제2 연결 단자(예컨대, 드레인)을 포함한다. 제2 스위칭 소자(T2)는 제1 노드(N1)에 연결되는 게이트, 제1 전원 전압(ELVDD)이 공급되는 제1 연결 단자(예컨대, 소스), 및 표시 소자(EL)의 애노드 전극에 연결되는 제2 연결 단자(예컨대, 드레인)을 포함한다. 커패시터(C)는 제1 노드(N1)와 제1 전원 전압(ELVDD)을 공급하는 라인 사이에 연결된다. 표시 소자(EL)는 애노드 전극과 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이의 발광층을 포함하는 유기 발광 소자(OLED)일 수 있다. The first switching element T1 is a gate connected to the gate line GL, a first connection terminal (eg, a source) connected to the data line DL, and a second connection terminal connected to the first node N1 (Eg, drain). The second switching element T2 is connected to a gate connected to the first node N1, a first connection terminal (eg, a source) to which the first power voltage ELVDD is supplied, and an anode electrode of the display element EL. And a second connection terminal (eg, a drain). The capacitor C is connected between the first node N1 and a line supplying the first power voltage ELVDD. The display device EL may be an organic light-emitting device OLED including an anode electrode and a cathode electrode, and an emission layer between the anode electrode and the cathode electrode.

제1 스위칭 소자(T1)는 게이트 라인(GL)을 통해 전달되는 스캔 신호에 응답하여, 데이터 라인(DL)을 통해 전달되는 영상 신호를 제1 노드(N1)에 전달한다. 커패시터(C)는 제1 노드(N1)에 인가된 영상 신호의 전압을 저장한다. 제2 스위칭 소자(T2)는 커패시터(C)에 저장된 영상 신호의 전압에 대응하여 구동 전류(예컨대, 드레인 전류)를 생성하며, 구동 전류를 표시 소자(EL)에 제공한다. 표시 소자(EL)는 상기 구동 전류에 의해 발광함으로써, 상기 영상 신호에 대응하는 밝기를 표시한다.The first switching element T1 transmits the image signal transmitted through the data line DL to the first node N1 in response to the scan signal transmitted through the gate line GL. The capacitor C stores the voltage of the image signal applied to the first node N1. The second switching element T2 generates a driving current (eg, a drain current) in response to the voltage of the image signal stored in the capacitor C, and provides the driving current to the display element EL. The display element EL emits light by the driving current to display brightness corresponding to the image signal.

도 1에 도시된 바와 같이, 제2 스위칭 소자(T2)가 P형 트랜지스터로 형성되는 경우, 제2 스위칭 소자(T2)는 제1 전원 전압(ELVDD)의 레벨과 영상 신호의 전압 레벨의 차이에 비례하는 크기를 갖는 구동 전류를 생성한다. 다시 말하면, 영상 신호의 전압 레벨이 높을수록 구동 전류의 크기는 작아지고 표시 소자(EL)는 낮은 휘도로 발광하며, 영상 신호의 전압 레벨이 낮을수록 구동 전류의 크기가 커지고 표시 소자(EL)는 높은 휘도로 발광한다.As shown in FIG. 1, when the second switching element T2 is formed of a P-type transistor, the second switching element T2 is based on a difference between the level of the first power supply voltage ELVDD and the voltage level of the image signal. It produces a drive current with a proportional magnitude. In other words, as the voltage level of the image signal increases, the driving current decreases and the display element EL emits light with a lower luminance. As the voltage level of the image signal decreases, the driving current increases and the display element EL is It emits light with high luminance.

도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 픽셀의 단면도이다. 2 is a cross-sectional view of a pixel shown in FIG. 1 according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 표시장치에는 버퍼층(11)이 형성된 기판(SUB) 상에 표시 소자(EL), 박막 트랜지스터(T), 및 커패시터(C)가 구비된다. 도 2에 도시된 박막 트랜지스터(T)는 도 1의 스위칭 소자들(T1, T2) 중 하나일 수 있다. Referring to FIG. 2, in a display device according to an exemplary embodiment of the present invention, a display element EL, a thin film transistor T, and a capacitor C are provided on a substrate SUB on which a buffer layer 11 is formed. The thin film transistor T shown in FIG. 2 may be one of the switching elements T1 and T2 of FIG. 1.

커패시터(C)는 제1 전극(110) 및 제2 전극(130)을 포함한다. The capacitor C includes a first electrode 110 and a second electrode 130.

커패시터(C)의 제1 전극(110)은 박막 트랜지스터(T)의 활성층(210)과 동일층에 위치한다. 커패시터(C)의 제1 전극(110)은 활성층(210)의 소스 영역 및 드레인 영역과 같이 이온 불순물이 도핑된 반도체로 형성될 수 있다. The first electrode 110 of the capacitor C is located on the same layer as the active layer 210 of the thin film transistor T. The first electrode 110 of the capacitor C may be formed of a semiconductor doped with ionic impurities, such as a source region and a drain region of the active layer 210.

커패시터(C)의 제1 전극(110)은 제1 전극(110)의 일부를 노출하는 컨택홀을 통해 연결 배선(500)에 의해 외부 배선(400)과 전기적으로 연결될 수 있다. 외부 배선(400)은 박막 트랜지스터(T)의 활성층(210)의 일부일 수 있다. 연결 배선(500)은 제2 절연층(15) 상에 박막 트랜지스터(T)의 소스 전극(250) 및 드레인 전극(270)과 동일층에 동일 물질로 형성될 수 있다. The first electrode 110 of the capacitor C may be electrically connected to the external wiring 400 by the connection wiring 500 through a contact hole exposing a part of the first electrode 110. The external wiring 400 may be a part of the active layer 210 of the thin film transistor T. The connection wiring 500 may be formed of the same material on the second insulating layer 15 on the same layer as the source electrode 250 and the drain electrode 270 of the thin film transistor T.

커패시터의 제2 전극(130)은 개구(130c)를 구비하고, 제2 두께(D2)를 갖는 제1 영역(130a)과 제1 두께(D1)를 갖는 제2 영역(130b)을 포함한다. 커패시터(C)의 제1 전극(110)의 일부를 노출하는 컨택홀은 제1 전극(110)에서 제2 전극(130)의 개구(130c)에 대응하는 영역의 일부에 형성된다. The second electrode 130 of the capacitor has an opening 130c and includes a first region 130a having a second thickness D2 and a second region 130b having a first thickness D1. A contact hole exposing a portion of the first electrode 110 of the capacitor C is formed in a portion of the region of the first electrode 110 corresponding to the opening 130c of the second electrode 130.

커패시터의 제2 전극(130)은 박막 트랜지스터(T)의 게이트 전극(210)과 동일층에 위치한다. 커패시터의 제2 전극(130)은 게이트 전극(210)과 동일한 물질로 형성될 수 있다. 제2 전극(130)의 제2 영역(130b)의 제1 두께(D1)는 게이트 전극(210)의 두께(D1)와 동일하다. 제2 전극(130)의 제1 영역(130a)의 제2 두께(D2)는 제1 두께(D1)보다 작다. 후술하겠지만, 커패시터(C)의 제2 전극(130)의 개구(130c)와 제1 영역(130a)을 통하여 커패시터(C)의 제1 전극(110)으로서 이온 불순물이 도핑된 반도체를 형성함으로써 커패시터(C)를 MIM(Metal-insulator-Metal) 구조로 형성할 수 있다. The second electrode 130 of the capacitor is located on the same layer as the gate electrode 210 of the thin film transistor T. The second electrode 130 of the capacitor may be formed of the same material as the gate electrode 210. The first thickness D1 of the second region 130b of the second electrode 130 is the same as the thickness D1 of the gate electrode 210. The second thickness D2 of the first region 130a of the second electrode 130 is smaller than the first thickness D1. As will be described later, a semiconductor doped with ionic impurities is formed as the first electrode 110 of the capacitor C through the opening 130c of the second electrode 130 of the capacitor C and the first region 130a. (C) can be formed in a MIM (Metal-insulator-Metal) structure.

커패시터(C)의 제2 전극(130)은 제1 영역(130a)이 제1 전극(110)에 중첩하고, 제2 영역(130b)이 제1 전극(110)과 중첩하지 않는다. 커패시터(C)의 제2 전극(130)은 제1 영역(130a)이 제3 절연막(17)과 컨택하고, 제2 영역(130b)이 제2 절연막(15)과 컨택한다. In the second electrode 130 of the capacitor C, the first region 130a overlaps the first electrode 110 and the second region 130b does not overlap the first electrode 110. In the second electrode 130 of the capacitor C, the first region 130a makes contact with the third insulating film 17 and the second region 130b makes contact with the second insulating film 15.

커패시터(C)의 제1 전극(110)과 제2 전극(130) 사이에는 제1 절연층(13)이 위치하고, 제1 절연층(13)은 커패시터(C)의 유전막으로 기능할 수 있다. The first insulating layer 13 is positioned between the first electrode 110 and the second electrode 130 of the capacitor C, and the first insulating layer 13 may function as a dielectric layer of the capacitor C.

박막 트랜지스터(T)는 활성층(210), 게이트 전극(230), 소스 전극(250) 및 드레인 전극(270)을 포함한다. The thin film transistor T includes an active layer 210, a gate electrode 230, a source electrode 250, and a drain electrode 270.

활성층(210)은 채널 영역과, 채널 영역의 양측 종단부에 이온 불순물이 도핑된 소스 영역과 드레인 영역을 포함할 수 있다. 활성층(210)은 다양한 물질을 포함하도록 형성될 수 있다. 예를 들면, 활성층(210)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 포함할 수 있다. 다른 예로서, 활성층(212)은 산화물 반도체를 포함할 수 있다. 또 다른 예로서, 활성층(210)은 유기 반도체 물질을 포함할 수 있다. The active layer 210 may include a channel region and a source region and a drain region doped with ion impurities at both ends of the channel region. The active layer 210 may be formed to include various materials. For example, the active layer 210 may include an inorganic semiconductor material such as amorphous silicon or crystalline silicon. As another example, the active layer 212 may include an oxide semiconductor. As another example, the active layer 210 may include an organic semiconductor material.

활성층(210) 상에는 게이트 절연막으로서 제1 절연층(13)이 형성되고, 제1 절연층(13) 상에는 채널 영역에 대응되는 위치에 게이트 전극(230)이 구비된다. A first insulating layer 13 is formed as a gate insulating layer on the active layer 210, and a gate electrode 230 is provided on the first insulating layer 13 at a position corresponding to the channel region.

게이트 전극(230)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속이 단일층 또는 복수층으로 형성될 수 있다.The gate electrode 230 is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir). ), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu). I can.

게이트 전극(230) 상에는 층간 절연막인 제2 절연층(15)이 형성되고, 제2 절연층(15) 상에는 소스 전극(250)과 드레인 전극(270)이 구비된다. A second insulating layer 15 that is an interlayer insulating layer is formed on the gate electrode 230, and a source electrode 250 and a drain electrode 270 are provided on the second insulating layer 15.

소스 전극(250)과 드레인 전극(270)은, 제2 절연층(15)과 제1 절연층(13)에 형성된 컨택홀을 통하여 각각 활성층(210)의 소스 영역과 드레인 영역에 컨택한다. 소스 전극(250)과 드레인 전극(270)은, 전자 이동도가 다른 이종의 금속이 2층 이상 적층된 것일 수 있다. 예를 들어, 소스 전극(250)과 드레인 전극(270)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속층이 2층이상 적층된 것일 수 있다. The source electrode 250 and the drain electrode 270 make contact with the source region and the drain region of the active layer 210 through contact holes formed in the second insulating layer 15 and the first insulating layer 13, respectively. The source electrode 250 and the drain electrode 270 may be formed by stacking two or more layers of different types of metals having different electron mobility. For example, the source electrode 250 and the drain electrode 270 are aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni ), neodymium (Nd), iridium (Ir), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), at least one selected from copper (Cu) Two or more metal layers may be stacked.

도 2에는 도시되지 않았지만, 소스 전극(250) 및 드레인 전극(270)과 동일한 재료로 형성된, 데이터 라인(미도시) 및/또는 전원 공급 라인(미도시) 등이 소스 전극(250) 및 드레인 전극(270)과 동일층에 형성될 수 있다. Although not shown in FIG. 2, a data line (not shown) and/or a power supply line (not shown), etc., formed of the same material as the source electrode 250 and the drain electrode 270 are used as the source electrode 250 and the drain electrode. It may be formed on the same layer as 270.

한편, 도 2에 도시된 박막 트랜지스터의 구조는 본 발명의 일 실시예에 따른 표시장치가 적용될 수 있는 하나의 예시이며, 본 발명은 도 2에 도시된 박막 트랜지스터의 구조에 한정되지 않는다.Meanwhile, the structure of the thin film transistor illustrated in FIG. 2 is an example to which the display device according to the exemplary embodiment can be applied, and the present invention is not limited to the structure of the thin film transistor illustrated in FIG.

커패시터(C) 및 박막 트랜지스터(T) 상부에는 제3 절연층(17)이 구비된다.A third insulating layer 17 is provided on the capacitor C and the thin film transistor T.

표시 소자(EL)는 화소 전극(애노드 전극)(310), 화소 전극(310)에 대향하여 위치하는 대향 전극(캐소드 전극)(350), 및 화소 전극(310)과 대향 전극(350) 사이에 위치하는 유기 발광층(330)을 포함하는 유기 발광 소자(organic light-emitting device)(OLED)일 수 있다. The display element EL includes a pixel electrode (anode electrode) 310, a counter electrode (cathode electrode) 350 positioned opposite to the pixel electrode 310, and between the pixel electrode 310 and the counter electrode 350. It may be an organic light-emitting device (OLED) including an organic light-emitting layer 330 located thereon.

도 2에는 도시되지 않았으나, 화소 전극(310)과 대향 전극(350) 사이에 유기 발광층(330) 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나가 더 구비될 수 있다. 본 실시예는 이에 한정되지 아니하고, 기타 다양한 기능층이 더 구비될 수 있다.Although not shown in FIG. 2, in addition to the organic emission layer 330 between the pixel electrode 310 and the counter electrode 350, a hole injection layer (HIL), a hole transport layer, and an electron transport layer are used. layer) and an electron injection layer may be further provided. The present embodiment is not limited thereto, and various other functional layers may be further provided.

도 2에 도시된 유기 발광 소자(OLED)는 단위 픽셀(unit pixel)을 구성하는 하나의 서브 픽셀(sub-pixel)의 일 예를 도시한 것으로서, 서브 픽셀은 다양한 색의 빛을 방출할 수 있다. 예를 들어, 서브 픽셀은 적색, 녹색 또는 청색의 빛을 방출할 수 있다. The organic light-emitting device OLED shown in FIG. 2 shows an example of one sub-pixel constituting a unit pixel, and the sub-pixel may emit light of various colors. . For example, the sub-pixel may emit red, green, or blue light.

또 다른 예로서, 서브 픽셀은 백색의 빛을 방출할 수 있다. 서브 픽셀은 백색의 빛을 방출하는 경우, 표시 장치는 백색의 빛을 컬러의 빛으로 변환하는 색변환층(color converting layer)이나, 컬러 필터(color filter)를 더 포함할 수 있다. 백색의 빛을 방출하는 서브 픽셀은 다양한 구조를 가질 수 있는데, 예를 들면 적어도 적색 빛을 방출하는 발광 물질, 녹색 빛을 방출하는 발광 물질 및 청색 빛을 방출하는 발광 물질의 적층된 구조를 포함할 수 있다. As another example, the sub-pixel may emit white light. When the sub-pixel emits white light, the display device may further include a color converting layer or a color filter that converts white light into color light. Sub-pixels emitting white light may have various structures, for example, a stacked structure of a light emitting material emitting at least red light, a light emitting material emitting green light, and a light emitting material emitting blue light. I can.

백색의 빛을 방출하는 서브 픽셀의 또 다른 예로서, 적어도 적색 빛을 방출하는 발광 물질, 녹색 빛을 방출하는 발광 물질 및 청색 빛을 방출하는 발광 물질의 혼합된 구조를 포함할 수 있다. As another example of the sub-pixel emitting white light, it may include a mixed structure of a light emitting material emitting at least red light, a light emitting material emitting green light, and a light emitting material emitting blue light.

상기 적색, 녹색 및 청색은 하나의 예시로서, 본 실시예는 이에 한정되지 아니한다. 즉, 백색의 빛을 방출할 수 있다면 적색, 녹색 및 청색의 조합외에 기타 다양한 색의 조합을 이용할 수 있음은 물론이다.Red, green, and blue are examples, and the present embodiment is not limited thereto. That is, if it can emit white light, it goes without saying that in addition to the combination of red, green, and blue, other combinations of various colors can be used.

도 3 내지 도 13은 본 발명의 실시예에 따른 표시장치의 제조 방법을 설명하는 평면도 및 단면도이다. 이하에서는 대응하는 단면도와 평면도를 함께 참조하여 설명하겠다. 3 to 13 are plan and cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention. Hereinafter, it will be described with reference to the corresponding cross-sectional view and plan view.

도 3 및 도 4를 참조하면, 기판(SUB) 상에 버퍼층(11)을 형성하고, 버퍼층(11) 상에 반도체층을 형성한 후, 반도체층을 패터닝(에칭)하여 박막 트랜지스터(T)의 활성층(210)과 커패시터(C)의 제1 전극(110)을 형성한다. 이때 적어도 하나의 외부 배선(400)이 반도체층을 패터닝하여 함께 형성될 수 있다. 3 and 4, a buffer layer 11 is formed on a substrate SUB, a semiconductor layer is formed on the buffer layer 11, and then the semiconductor layer is patterned (etched). The active layer 210 and the first electrode 110 of the capacitor C are formed. At this time, at least one external wiring 400 may be formed together by patterning the semiconductor layer.

기판(SUB)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등이 구비될 수 있다.The substrate SUB may include not only a glass substrate, but also a plastic substrate including polyethylen terephthalate (PET), polyethylen naphthalate (PEN), and polyimide.

기판(SUB)의 상부에 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단하기 위한 버퍼층(11)이 더 구비될 수 있다. 버퍼층(11)은 실리콘질화물 및/또는 실리콘산화물 등을 포함하는 단일층 또는 복수층으로 형성될 수 있다. A buffer layer 11 may be further provided on the substrate SUB to form a smooth surface and block impurity elements from penetrating. The buffer layer 11 may be formed as a single layer or multiple layers including silicon nitride and/or silicon oxide.

반도체층은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 한편, 반도체층은 비정질 실리콘 또는 결정질 실리콘에만 한정되지는 않으며, 산화물 반도체 또는 유기 반도체를 포함할 수 있다. The semiconductor layer may be formed of amorphous silicon or poly silicon. In this case, the crystalline silicon may be formed by crystallizing amorphous silicon. The method of crystallizing amorphous silicon is RTA (rapid thermal annealing) method, SPC (solid phase crystallization) method, ELA (excimer laser annealing) method, MIC (metal induced crystallization) method, MILC (metal induced lateral crystallization) method, SLS ( It can be crystallized by various methods such as sequential lateral solidification). Meanwhile, the semiconductor layer is not limited only to amorphous silicon or crystalline silicon, and may include an oxide semiconductor or an organic semiconductor.

커패시터(C)의 제1 전극(110)은 적어도 일 측면에 오목부(111)를 포함할 수 있다. 오목부(111)는 제1 전극(110)을 외부 배선(400)과 연결하는 배선의 위치에 대응하는 영역에 형성되며, 따라서 추후 연결되는 배선의 위치에 따라 오목부(111)의 위치는 달라질 수 있다. The first electrode 110 of the capacitor C may include a concave portion 111 on at least one side thereof. The concave portion 111 is formed in a region corresponding to the location of the wiring connecting the first electrode 110 with the external wiring 400, and thus the location of the concave portion 111 is changed according to the location of the wiring to be connected later. I can.

도 5 및 도 6을 참조하면, 기판(SUB) 상에 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극(130)을 위한 제2 전극 패턴(130P)을 형성한다. 5 and 6, a second electrode pattern 130P for the gate electrode 230 of the thin film transistor T and the second electrode 130 of the capacitor C is formed on the substrate SUB. .

박막 트랜지스터(T)의 활성층(210)과 커패시터(C)의 제1 전극(110), 외부 배선(400)이 형성된 기판(SUB) 상에 제1 절연층(13)을 형성한다. 그리고, 제1 절연층(13) 상에 제1 금속층을 적층한 후 이를 패터닝한다. A first insulating layer 13 is formed on the substrate SUB on which the active layer 210 of the thin film transistor T, the first electrode 110 of the capacitor C, and the external wiring 400 are formed. In addition, a first metal layer is deposited on the first insulating layer 13 and then patterned.

제1 절연층(13)은 무기 절연막으로 구비될 수 있다. 제1 절연층(13)은 SiO₂, SiNx, SiON, Al₂O₃, TiO₂, Ta₂O₅, HfO₂, ZrO₂, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다. The first insulating layer 13 may be formed of an inorganic insulating film. The first insulating layer 13 is _{formed of one or more insulating films selected from among SiO 2} , SiNx, SiON, Al ₂ O ₃ , TiO ₂ , Ta ₂ O ₅ , HfO ₂ , ZrO ₂ , BST, and PZT as a single layer or multiple layers. Can be.

제1 금속층은 전술한 바와 같이, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단일층 또는 복수층으로 형성될 수 있다.As described above, the first metal layer is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), and iridium. One or more metals selected from (Ir), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu). Can be formed.

패터닝 결과, 제1 절연층(13) 상에 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극 패턴(130P)이 형성된다. 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극 패턴(130P)은 제1 두께(D1)를 가진다. 제1 두께(D1)는 대략 2000~2500Å일 수 있다. As a result of patterning, the gate electrode 230 of the thin film transistor T and the second electrode pattern 130P of the capacitor C are formed on the first insulating layer 13. The gate electrode 230 of the thin film transistor T and the second electrode pattern 130P of the capacitor C have a first thickness D1. The first thickness D1 may be approximately 2000 to 2500 Å.

커패시터(C)의 제2 전극 패턴(130P)에는 개구(130c)가 형성되고, 제2 전극 패턴(130P)은 커패시터(C)의 제1 전극(110)을 모두 커버하는 크기와 형태를 갖는다. 개구(130c)의 일측은 제1 전극(110)의 오목부(111) 최하단과 소정의 갭(GAP)을 갖도록 오목부(111)보다 외측에 위치한다. 갭(GAP)에 의해 추후 커패시터(C)의 제1 전극(110)과 주변의 활성층(210)과의 연결이 용이할 수 있다. An opening 130c is formed in the second electrode pattern 130P of the capacitor C, and the second electrode pattern 130P has a size and shape covering all of the first electrode 110 of the capacitor C. One side of the opening 130c is positioned outside the concave portion 111 to have a lowermost end of the concave portion 111 of the first electrode 110 and a predetermined gap GAP. The connection between the first electrode 110 of the capacitor C and the surrounding active layer 210 may be facilitated by the gap GAP.

다음으로, 기판(SUB) 상에 이온 불순물을 1차 도핑한다. 이온 불순물은 P형 또는 N형 이온 불순물을 도핑할 수 있다. 1차 도핑은 소정의 농도 및 가속 전압으로 박막 트랜지스터(T)의 활성층(210) 및 커패시터(C)의 제1 전극(110)을 타겟으로 하여 도핑한다. Next, ionic impurities are first doped on the substrate SUB. Ionic impurities may be doped with P-type or N-type ionic impurities. The primary doping is doped by targeting the active layer 210 of the thin film transistor T and the first electrode 110 of the capacitor C at a predetermined concentration and acceleration voltage.

게이트 전극(230)을 셀프-얼라인(self-align) 마스크로 사용하여 활성층(210)에 이온 불순물을 도핑한다. 활성층(210)은 이온 불순물이 도핑된 소스 영역(210a) 및 드레인 영역(210b)과, 소스 영역(210a)과 드레인 영역(210b) 사이에 위치하는 채널 영역(210c)을 구비하게 된다.Ion impurities are doped into the active layer 210 by using the gate electrode 230 as a self-align mask. The active layer 210 includes a source region 210a and a drain region 210b doped with ionic impurities, and a channel region 210c positioned between the source region 210a and the drain region 210b.

제1 전극(110) 상에 위치한 제2 전극 패턴(130P)을 셀프-얼라인(self-align) 마스크로 사용하여 개구(130c)를 통해 제1 전극(110)을 도핑한다. 제1 전극(110)은 1차 도핑에 의해 도 7에 도시된 바와 같이, 제2 전극 패턴(130P)의 개구(130c)에 대응하는(중첩하는) 제1 전극(110)의 제1 영역(110a)에 이온 불순물이 도핑된다. The first electrode 110 is doped through the opening 130c using the second electrode pattern 130P positioned on the first electrode 110 as a self-align mask. The first electrode 110 is a first region of the first electrode 110 corresponding to (overlapping) the opening 130c of the second electrode pattern 130P, as shown in FIG. 7 by primary doping. 110a) is doped with ionic impurities.

외부 배선(400)에도 이온 불순물이 도핑된다. The external wiring 400 is also doped with ionic impurities.

도 8 및 도 9를 참조하면, 도 5 및 도 6의 도핑 공정의 결과물 상에 제2 절연층(15)을 형성하고, 제2 절연층(15)에 활성층(210)의 소스 영역(210a) 및 드레인 영역(210b)을 노출시키는 컨택홀들(H1, H2), 및 제1 전극(110)의 일부를 노출시키는 컨택홀(H3), 외부 배선(400)의 일부를 노출시키는 컨택홀(H4)을 형성한다. Referring to FIGS. 8 and 9, a second insulating layer 15 is formed on the result of the doping process of FIGS. 5 and 6, and a source region 210a of the active layer 210 is formed on the second insulating layer 15. And contact holes H1 and H2 exposing the drain region 210b, a contact hole H3 exposing a part of the first electrode 110, and a contact hole H4 exposing a part of the external wiring 400. ) To form.

제2 절연층(15)은 무기 절연막으로 구비될 수 있다. 제2 절연층(15)은 SiO₂, SiNx, SiON, Al₂O₃, TiO₂, Ta₂O₅, HfO₂, ZrO₂, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다. 물론 이 외에도 제2 절연층(15)은 절연성 유기물 등으로 형성될 수도 있다. The second insulating layer 15 may be formed of an inorganic insulating layer. The second insulating layer 15 is _{formed of one or more insulating films selected from among SiO 2} , SiNx, SiON, Al ₂ O ₃ , TiO ₂ , Ta ₂ O ₅ , HfO ₂ , ZrO ₂ , BST, and PZT as a single layer or multiple layers. Can be. Of course, in addition to this, the second insulating layer 15 may be formed of an insulating organic material or the like.

컨택홀(H3)은 제1 전극(110)에서 제2 전극 패턴(130P)의 개구(130c)와 중첩하는 영역의 일부를 노출한다. The contact hole H3 exposes a part of a region of the first electrode 110 that overlaps the opening 130c of the second electrode pattern 130P.

제2 절연층(15)에 컨택홀들(H1, H2, H3, H4)의 형성 시에, 제2 전극 패턴(130P) 상부의 도 9에 도시된 에칭 영역(X)이 에칭된다. 에칭 영역(X)에 대응하는(중첩하는) 제2 절연층(15)과 제2 전극 패턴(130P)이 에칭된다. When the contact holes H1, H2, H3, and H4 are formed in the second insulating layer 15, the etching region X shown in FIG. 9 on the second electrode pattern 130P is etched. The second insulating layer 15 and the second electrode pattern 130P corresponding to (overlapping) the etching region X are etched.

제2 전극 패턴(130P)이 에칭되어, 도 10에 도시된 바와 같이, 제1 두께(D1)를 갖는 제2 영역(130b)과 제2 두께(D2)를 갖는 제1 영역(130a)을 구비하는 제2 전극(130)이 형성된다. 이 과정에서, 제2 절연층(15)에는 제2 전극(130)의 제1 영역(130a)을 노출하는 노출 영역인 개구(OP)가 형성된다. 제2 전극(130)의 제1 영역(130a)은, 1차 도핑에 의해 도핑된 제1 전극(110)의 제1 영역(110a)을 제외한 나머지 영역에 중첩한다. The second electrode pattern 130P is etched to provide a second region 130b having a first thickness D1 and a first region 130a having a second thickness D2, as shown in FIG. 10. The second electrode 130 is formed. In this process, an opening OP, which is an exposed area exposing the first area 130a of the second electrode 130, is formed in the second insulating layer 15. The first region 130a of the second electrode 130 overlaps the remaining regions except for the first region 110a of the first electrode 110 doped by primary doping.

제2 두께(D2)는 이온 불순물이 통과할 수 있는 정도의 두께이며, 이온 불순물을 도핑하는 환경, 예를 들어, 가속 전압에 의해 결정될 수 있다. 제2 두께(D2)는 대략 1000Å 이하의 두께일 수 있다. 이온 불순물이 제2 전극 패턴(130P)의 제1 두께(D1)를 충분히 통과할 수 있도록 고 가속 전압을 사용하는 경우, 제2 전극 패턴(130P)의 에칭 없이 제2 전극 패턴(130P)이 제2 전극(130)으로 형성될 수 있다. 이 경우, 제2 두께(D2)는 제1 두께(D1)와 동일할 수 있다. The second thickness D2 is a thickness that allows ionic impurities to pass through, and may be determined by an environment in which ionic impurities are doped, such as an acceleration voltage. The second thickness D2 may be approximately 1000 Å or less. When a high acceleration voltage is used so that ionic impurities can sufficiently pass through the first thickness D1 of the second electrode pattern 130P, the second electrode pattern 130P is removed without etching the second electrode pattern 130P. It may be formed of two electrodes 130. In this case, the second thickness D2 may be the same as the first thickness D1.

다음으로, 기판(SUB) 상에 이온 불순물을 2차 도핑한다. 2차 도핑은 1차 도핑과 동일한 이온 불순물을 도핑할 수 있는데, 커패시터(C)의 제1 전극(110)을 타겟으로 하여 도핑한다. Next, ion impurities are secondarily doped on the substrate SUB. The secondary doping may doping the same ionic impurities as the primary doping, and doping is performed by targeting the first electrode 110 of the capacitor C.

커패시터(C)의 제2 전극(130)의 제1 영역(130a)이 에칭에 의해 이온 불순물이 통과할 수 있는 정도의 두께로 형성되기 때문에, 이온 불순물은 제1 전극(110)에 도핑 된다. Since the first region 130a of the second electrode 130 of the capacitor C is formed to have a thickness such that ionic impurities can pass through by etching, the ionic impurities are doped into the first electrode 110.

1차 및 2차 도핑 결과 이온 불순물이 전체 도핑된 제1 전극(110)은 제2 전극(130)과 함께 MIM(metal-insulator-metal) 커패시터 구조를 형성하므로, 회로 설계 시 전압 설계 마진을 향상시킬 수 있다. As a result of primary and secondary doping, the first electrode 110, which is completely doped with ionic impurities, forms a metal-insulator-metal (MIM) capacitor structure together with the second electrode 130, thereby improving the voltage design margin during circuit design I can make it.

또한 2 회의 도핑 공정에서 커패시터(C)의 제2 전극(130)을 마스크로 사용하므로 별도의 커패시터 도핑을 위한 마스크를 사용할 필요가 없다. 또한 게이트 전극과 동일층에 동일 물질로 커패시터(C)의 제2 전극(130)을 형성하고 제2 전극(130)을 에칭함으로써 하프톤 마스크를 사용하지 않고 MIM 커패시터를 형성할 수 있다. 그리고 커패시터(C)는 층간 절연막에 비해 두께가 얇은 게이트 절연막을 유전막으로 함으로써 커패시터 면적을 늘리지 않고 용량을 늘릴 수 있다. In addition, since the second electrode 130 of the capacitor C is used as a mask in the two doping processes, there is no need to use a separate mask for doping the capacitor. In addition, by forming the second electrode 130 of the capacitor C using the same material on the same layer as the gate electrode and etching the second electrode 130, the MIM capacitor can be formed without using a halftone mask. In addition, the capacitor C can increase the capacity without increasing the capacitor area by using the gate insulating film, which is thinner than the interlayer insulating film, as a dielectric film.

도 11 및 도 12를 참조하면, 도 8 및 도 9의 결과물 상에 제2 금속층을 형성하고, 제2 금속층을 패터닝하여 소스 전극(250)과 드레인 전극(270)을 형성한다. 또한 커패시터(C)의 제1 전극(110)과 외부 배선(400)을 연결하는 연결 배선(500)을 형성한다. 11 and 12, a second metal layer is formed on the results of FIGS. 8 and 9, and the second metal layer is patterned to form a source electrode 250 and a drain electrode 270. In addition, a connection wiring 500 connecting the first electrode 110 of the capacitor C and the external wiring 400 is formed.

제2 금속층은 전자 이동도가 다른 이종의 금속층이 2층 이상 형성된 것일 수 있다. 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다. The second metal layer may be formed of two or more different metal layers having different electron mobility. For example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium Two or more metal layers selected from (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu), and alloys thereof may be formed.

한편, 도 11에는 도시되지 않았지만, 제2 금속층을 패터닝하여, 데이터 배선(미도시) 및 전원 공급배선(미도시) 등의 배선이 더 형성될 수 있다. Meanwhile, although not shown in FIG. 11, by patterning the second metal layer, wiring such as a data line (not shown) and a power supply line (not shown) may be further formed.

도 13을 참조하면, 도 11 및 도 12의 결과물 상에 제3 절연층(17)이 형성되고, 제3 절연층(17) 상에는 화소 전극(310)이 형성된다. Referring to FIG. 13, a third insulating layer 17 is formed on the results of FIGS. 11 and 12, and a pixel electrode 310 is formed on the third insulating layer 17.

제3 절연층(17)은 무기 절연막 및/또는 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 무기 절연막으로는 SiO₂, SiNx, SiON, Al₂O₃, TiO₂, Ta₂O₅, HfO₂, ZrO₂, BST, PZT 등이 포함될 수 있다. 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 예를 들어, 제3 절연층(17)은 아웃 개싱(out-gassing)이 적은 폴리이미드(polyimide)일 수 있다. The third insulating layer 17 may be formed of a single layer or multiple layers of an inorganic insulating layer and/or an organic insulating layer. The inorganic insulating layer may include SiO ₂ , SiNx, SiON, Al ₂ O ₃ , TiO ₂ , Ta ₂ O ₅ , HfO ₂ , ZrO ₂ , BST, PZT, and the like. Organic insulating films include general purpose polymers (PMMA, PS), polymer derivatives having a phenol group, acrylic polymers, imide polymers, aryl ether polymers, amide polymers, fluorine polymers, p-xylene polymers, vinyl alcohol polymers, and Blends thereof, and the like. For example, the third insulating layer 17 may be polyimide with little out-gassing.

도시되지 않았으나, 제3 절연층(17)에는 화소 전극(310)과 박막 트랜지스터(T)의 전기적 연결을 위한 비아홀이 형성될 수 있다. 비아홀이 형성된 제3 절연층(17) 상에 화소 전극(310)이 형성된다. 화소 전극(310)은 비아홀을 통해 박막 트랜지스터(T)의 소스 전극(250) 및 드레인 전극(270) 중 하나와 전기적으로 연결될 수 있다. Although not shown, a via hole for electrical connection between the pixel electrode 310 and the thin film transistor T may be formed in the third insulating layer 17. The pixel electrode 310 is formed on the third insulating layer 17 in which the via hole is formed. The pixel electrode 310 may be electrically connected to one of the source electrode 250 and the drain electrode 270 of the thin film transistor T through a via hole.

화소 전극(310)이 형성된 기판(SUB) 상에 제4 절연층(19)이 형성되고, 제4 절연층(19)은 패터닝되어 화소 전극(310)의 상부를 노출하는 개구가 형성된다. 제4 절연층(19)은 화소 전극(310)의 단부를 덮도록 패터닝되어 화소 정의막(pixel define layer)으로 기능한다. The fourth insulating layer 19 is formed on the substrate SUB on which the pixel electrode 310 is formed, and the fourth insulating layer 19 is patterned to form an opening exposing the upper portion of the pixel electrode 310. The fourth insulating layer 19 is patterned to cover the end of the pixel electrode 310 to function as a pixel define layer.

제4 절연층(19)은 제3 절연층(17)과 유사하게, 무기 절연막 및/또는 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. Similar to the third insulating layer 17, the fourth insulating layer 19 may be formed as a single layer or multiple layers of an inorganic insulating layer and/or an organic insulating layer.

한편, 전술한 실시예에서는 유기 발광 소자를 포함하는 표시장치를 예로 설명하였으나, 본 발명의 실시예는 이에 한정되지 않고 액정 소자를 포함하는 표시장치를 비롯하여 다양한 표시장치에 적용할 수 있음은 물론이다.Meanwhile, in the above-described embodiment, a display device including an organic light-emitting device has been described as an example, but the embodiment of the present invention is not limited thereto and can be applied to various display devices including a display device including a liquid crystal device. .

본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.In the present specification, the present invention has been described centering on limited embodiments, but various embodiments are possible within the scope of the present invention. In addition, although not described, it will be said that an equivalent means is also incorporated in the present invention as it is. Therefore, the true scope of protection of the present invention should be determined by the following claims.

Claims

Board; And
A second electrode including a first electrode on the substrate, a first region having a first thickness on the first electrode, and a second region having a second thickness greater than the first thickness, and having an opening formed thereon Including a capacitor;
The first electrode includes a concave portion on at least one side surface, and at least a portion of the opening of the second electrode overlaps the concave portion.

The method of claim 1,
The first electrode includes an entirely doped semiconductor layer.

The method of claim 1,
A display device, wherein a first region of the second electrode overlaps the first electrode, and a second region of the second electrode does not overlap with the first electrode.

The method of claim 1,
The first electrode is electrically connected to an external wiring through a contact hole exposing the first electrode in a region overlapping the opening.

The method of claim 1,
A first insulating layer disposed between the first electrode and the second electrode;
A second insulating layer in contact with an upper surface of the second region of the second electrode; And
The display device further comprising a third insulating layer in contact with the upper surface of the first region of the second electrode.

The method of claim 5,
An active layer formed on the same layer as the first electrode, a gate electrode formed on the same layer as the second electrode, and a source electrode and a drain electrode in contact with the active layer, and the first electrode between the active layer and the gate electrode The display device further comprising a thin film transistor having an insulating film disposed thereon.

The method of claim 6,
The display device, wherein the gate electrode has the second thickness.

The method of claim 1,
The display device further comprising a thin film transistor comprising an active layer formed on the same layer as the first electrode, a gate electrode formed on the same layer as the second electrode, and a source electrode and a drain electrode in contact with the active layer.

The method of claim 8,
The display device, wherein the gate electrode has the second thickness.