[go: up one dir, main page]

KR20210015332A - 시스템 온 칩 및 이를 포함하는 전자 장치 - Google Patents

시스템 온 칩 및 이를 포함하는 전자 장치 Download PDF

Info

Publication number
KR20210015332A
KR20210015332A KR1020190094022A KR20190094022A KR20210015332A KR 20210015332 A KR20210015332 A KR 20210015332A KR 1020190094022 A KR1020190094022 A KR 1020190094022A KR 20190094022 A KR20190094022 A KR 20190094022A KR 20210015332 A KR20210015332 A KR 20210015332A
Authority
KR
South Korea
Prior art keywords
power
core
voltage
switch
rail
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020190094022A
Other languages
English (en)
Inventor
전병철
김재민
김현석
허준호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190094022A priority Critical patent/KR20210015332A/ko
Priority to US16/845,661 priority patent/US11467652B2/en
Priority to CN202010338322.2A priority patent/CN112306950A/zh
Publication of KR20210015332A publication Critical patent/KR20210015332A/ko
Priority to US17/943,857 priority patent/US12181950B2/en
Priority to US18/953,903 priority patent/US20250076963A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Sources (AREA)

Abstract

본 개시의 기술적 사상에 따른 시스템 온 칩은, 적어도 제1 코어 및 제2 코어를 포함하는 복수의 코어들, 제1 파워 레일과 제1 코어 사이에 배치되고 제1 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제1 파워 게이팅 스위치, 제2 전압을 전달하는 제2 파워 레일과 제2 코어 사이에 배치되고 제2 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제2 파워 게이팅 스위치, 그리고 제1 파워 레일과 제2 파워 레일 사이에 배치되고, 제1 파워 게이팅 스위치 또는 제2 파워 게이팅 스위치가 제1 및 제2 파워 레일들 모두에 연결되도록 제1 파워 제어 신호에 응답하여 선택적으로 턴온되는 제1 파워 스위치를 포함한다.

Description

시스템 온 칩 및 이를 포함하는 전자 장치{System on chip and electronic device including the same}
본 개시의 기술적 사상은 집적 회로(integrated circuit, IC)에 관한 것이며, 더욱 상세하게는, 시스템 온 칩 및 상기 시스템 온 칩을 포함하는 전자 장치에 관한 것이다.
최근 컴퓨터 분야에서는 멀티 태스킹과 고속 연산을 요구하는 멀티미디어 성능이 중시되어 하나의 프로세서 내에 복수의 프로세싱 코어들을 구비하는 멀티코어 프로세서가 개발되었다. 한편, 시스템 온 칩(system on chip, SoC)은 컴퓨팅 시스템 또는 다른 전자 시스템을 구현하기 위해 CPU(central processing unit), 메모리, 인터페이스, 디지털 신호 처리 회로, 및 아날로그 신호 처리 회로 등 다양한 기능 블록들을 하나의 반도체 집적 회로에 집적하는 기술 또는 상기 기술에 따라 집적된 하나의 집적 회로를 나타낸다. 최근에는 컴퓨팅 시스템 또는 전자 시스템의 성능이 향상됨에 따라, 복수 개의 프로세싱 코어들을 포함하는 시스템 온 칩이 개발되고 있으며, 시스템 온 칩에 포함되는 복수 개의 코어들의 전력 관리 및 성능을 최적화시킬 수 있는 다양한 방식들이 연구되고 있다.
본 개시의 기술적 사상은, 복수 개의 코어들에 대한 전력 관리 효율을 향상시킬 수 있는 시스템 온 칩 및 상기 시스템 온 칩을 포함하는 전자 장치를 제공한다.
본 개시의 기술적 사상에 따른 시스템 온 칩은, 적어도 제1 코어 및 제2 코어를 포함하는 복수의 코어들, 제1 전압을 전달하는 제1 파워 레일과 상기 제1 코어 사이에 배치되고 제1 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제1 파워 게이팅 스위치, 제2 전압을 전달하는 제2 파워 레일과 상기 제2 코어 사이에 배치되고 제2 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제2 파워 게이팅 스위치, 및 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제1 파워 게이팅 스위치 또는 상기 제2 파워 게이팅 스위치가 상기 제1 및 제2 파워 레일들 모두에 연결되도록 제1 파워 제어 신호에 응답하여 선택적으로 턴온되는 제1 파워 스위치를 포함한다.
또한, 본 개시의 기술적 사상에 따른 전자 장치는, 제1 파워 레일에 제1 전압을 제공하도록 구성된 제1 전압 레귤레이터, 제2 파워 레일에 제2 전압을 제공하도록 구성된 제2 전압 레귤레이터, 적어도 제1 코어 및 제2 코어를 포함하는 복수의 코어들, 상기 제1 파워 레일과 상기 제1 코어 사이에 배치되고, 제1 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제1 파워 게이팅 스위치, 상기 제2 파워 레일과 상기 제2 코어 사이에 배치되고, 제2 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제2 파워 게이팅 스위치, 및 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제1 파워 게이팅 스위치 또는 상기 제2 파워 게이팅 스위치가 상기 제1 및 제2 파워 레일들 모두에 연결되도록 제1 파워 제어 신호에 응답하여 선택적으로 턴온되는 제1 파워 스위치를 포함한다.
또한, 본 개시의 기술적 사상에 따른 전자 장치는, 제1 IP(Intellectual Property), 제2 IP, 제1 파워 레일을 통해 상기 제1 IP와 연결되어, 상기 제1 IP에 제1 전압을 제공하도록 구성된 제1 전압 레귤레이터, 제2 파워 레일을 통해 상기 제2 IP와 연결되어, 상기 제2 IP에 제2 전압을 제공하도록 구성된 제2 전압 레귤레이터, 및 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 파워 제어 신호에 따라 구동되는 파워 스위치를 포함하고, 상기 파워 제어 신호가 인에이블된 경우, 상기 파워 스위치는 상기 제1 IP 또는 상기 제2 IP를 상기 제1 및 제2 파워 레일들 모두에 연결시킨다.
본 개시의 기술적 사상에 따르면, 시스템 온 칩은 복수의 코어들, 및 제1 및 제2 파워 레일들 사이에 배치된 파워 스위치를 포함하고, 복수의 코어들 중 액티브 코어의 동작 전압, 동작 주파수 또는 워크로드를 기초로 파워 스위치를 선택적으로 턴온시킴으로써, 제1 및 제2 파워 레일들을 전기적으로 연결시킬 수 있다. 이에 따라, 각 파워 레일에 연결된 각 전압 레귤레이터의 전류 용량을 줄일 수 있으므로, 전압 레귤레이터들이 배치된 PMIC의 면적을 줄일 수 있고, 퍼-코어(per-core) DVFS(Dynamic Voltage Frequency Scaling)을 효율적으로 구현할 수 있다.
도 1은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 제1 및 제2 코어들의 동작 상태들에 따른 제1 및 제2 파워 게이팅 스위치들 및 제1 파워 스위치의 동작들을 예시적으로 나타내는 테이블이다.
도 3은 본 개시의 일 실시예에 따라, 제1 및 제2 코어들을 포함하는 멀티코어 프로세서의 레이아웃을 나타낸다.
도 4는 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 5는 본 개시의 일 실시예에 따라 SoC의 동작 방법을 나타내는 흐름도이다.
도 6은 본 개시의 일 실시예에 따라 SoC의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 7은 본 개시의 일 실시예에 따라 SoC와 PMIC 사이의 동작을 나타내는 흐름도이다.
도 8은 본 개시의 일 실시예에 따라, 제1 및 제2 코어들을 포함하는 전자 장치의 일 예를 나타낸다.
도 9는 본 개시의 일 실시예에 따라, 제1 및 제2 코어들을 포함하는 SoC의 일 예를 나타낸다.
도 10은 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들을 포함하는 SoC의 일 예를 나타낸다.
도 11은 본 개시의 일 실시예에 따라, 도 10의 제1 내지 제4 코어들의 동작 상태들에 따른 제1 내지 제4 파워 스위치들의 동작들을 예시적으로 나타내는 테이블이다.
도 12는 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들을 포함하는 멀티코어 프로세서의 레이아웃을 나타낸다.
도 13은 본 개시의 일 실시예에 따라 SoC의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 14는 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들을 포함하는 SoC의 다른 예를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 17은 본 발명의 실시예에 따른 전자 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 전자 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 전자 장치(10)는 멀티코어 프로세서(110) 및 PMIC(Power Management IC)(200)를 포함할 수 있다. 멀티코어 프로세서(110)는 제1 코어(CORE1)(110a) 및 제2 코어(CORE2)(110b)를 포함할 수 있고, PMIC(200)는 제1 전압 레귤레이터(Voltage Regulator)(VR1)(210a) 및 제2 전압 레귤레이터(VR2)(210b)를 포함할 수 있다. 실시예에 따라, "코어"는 프로세싱 코어, 프로세서, 프로세서, 또는 CPU(Central Processing Unit) 등으로 지칭될 수 있다.
퍼-코어(per-core) 동적 전압 관리를 지원하지 않는 PMIC는 하나의 전압 레귤레이터를 포함할 수 있고, 하나의 전압 레귤레이터가 멀티코어 프로세서에 포함된 복수의 코어들이 요구하는 최대 전류를 제공해야 한다. 그러나, 멀티코어 프로세서에서 복수의 코어들은 태스크 스케쥴링에 따라 독립적으로 동작하므로, 응용 프로그램의 특성에 따라 하나의 코어는 태스크를 수행 중이지만 다른 코어는 태스크를 수행하지 않는 경우가 빈번히 발생할 수 있다. 이때, 태스크를 수행하지 않는 코어의 소모 전력을 줄이기 위해서는 복수의 코어들에 대한 공급 전압들을 분리하는 것이 요구된다.
본 실시예에 따르면, PMIC(200)는 제1 및 제2 코어들(110a, 110b) 각각에 대응하는 제1 및 제2 전압 레귤레이터들(210a, 210b)을 포함함으로써, 퍼-코어 동적 전압 관리를 지원할 수 있다. 또한, 전자 장치(10)는 예를 들어, 멀티코어 프로세서(110) 내의 PLL(Phase Locked Loop) 등을 이용하여 동적 주파수 관리를 지원할 수 있다. 이와 같이, 전자 장치(10)는 동적 전압 관리 및 동적 주파수 관리를 통해 퍼-코어 DVFS(Dynamic Voltage Frequency Scaling)를 구현할 수 있다.
구체적으로, 제1 전압 레귤레이터(210a)는 제1 전압(V1)을 생성할 수 있고, 생성된 제1 전압(V1)을 제1 파워 레일(Power Rail)(PR1)을 통해 제1 코어(110a)에 제공할 수 있다. 이때, 제1 전압(V1)의 전압 레벨은 제1 코어(110a)의 동작 주파수, 동작 전압, 또는 워크로드에 따라 가변될 수 있다. 예를 들어, 제1 코어(110a)가 고성능 동작 또는 고속 동작을 수행할 경우, 제1 코어(110a)의 동작 주파수가 상승함에 따라 제1 코어(110a)에 공급되기 위한 제1 전압(V1)의 전압 레벨은 상승할 수 있다.
또한, 제2 전압 레귤레이터(210b)는 제2 전압(V2)을 생성할 수 있고, 생성된 제2 전압(V2)을 제2 파워 레일(PR2)을 통해 제2 코어(110b)에 제공할 수 있다. 이때, 제2 전압(V2)의 전압 레벨은 제2 코어(110b)의 동작 주파수, 동작 전압, 또는 워크로드에 따라 가변될 수 있다. 예를 들어, 제2 코어(110b)가 저성능 동작 또는 저속 동작을 수행할 경우, 제2 코어(110b)의 동작 주파수가 감소함에 따라 제2 코어(110b)에 공급되기 위한 제2 전압(V2)의 전압 레벨은 감소할 수 있고, 이로써, 제2 코어(110b)의 소모 전력을 줄일 수 있다.
멀티코어 프로세서(110)는 제1 파워 게이팅 스위치(SW1) 및 제2 파워 게이팅 스위치(SW2)를 더 포함할 수 있다. 제1 파워 게이팅 스위치(SW1)는 제1 파워 레일(PR1)과 제1 코어(110a) 사이에 배치되고, 제1 파워 게이팅 신호(S1G)에 응답하여 선택적으로 턴온될 수 있다. 제1 파워 게이팅 스위치(SW1)를 통해 제1 파워 레일(PR1)과 제1 코어(110a)를 선택적으로 연결할 수 있다. 제2 파워 게이팅 스위치(SW2)는 제2 파워 레일(PR2)과 제2 코어(110b) 사이에 배치되고, 제2 파워 게이팅 신호(S2G)에 응답하여 선택적으로 턴온될 수 있다. 제2 파워 게이팅 스위치(SW2)를 통해 제2 파워 레일(PR2)과 제2 코어(110b)를 선택적으로 연결할 수 있다.
멀티코어 프로세서(110)는 제1 파워 스위치(SW12)를 더 포함할 수 있다. 제1 파워 스위치(SW12)는 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이에 배치될 수 있고, 제1 파워 제어 신호(S12G)에 응답하여 제1 파워 레일(PR1)과 제2 파워 레일(PR2)을 선택적으로 연결할 수 있다. 제1 파워 스위치(SW12)를 통해 제1 또는 제2 파워 게이팅 스위치(SW1, SW2)가 제1 및 제2 파워 레일들(PR1, PR2) 모두에 연결될 수 있다. 이하에서는, 도 2를 참조하여 제1 및 제2 파워 게이팅 스위치들(SW1, SW2) 및 제1 파워 스위치(SW12)의 동작들에 대해 설명하기로 한다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 제1 및 제2 코어들(110a, 110b)의 동작 상태에 따른 제1 및 제2 파워 게이팅 스위치들(SW1, SW2) 및 제1 파워 스위치(SW12)의 동작들을 예시적으로 나타내는 테이블(20)이다.
도 1 및 도 2를 함께 참조하면, 제1 및 제2 코어들(110a, 110b)의 동작 상태는 액티브 상태(active state)와 유휴 상태(idle state)로 구분될 수 있다. 예를 들어, 제1 및 제2 코어들(110a, 110b) 중 어느 하나가 다른 코어의 태스크 실행이 끝날 때까지 태스크 실행을 중지하고 대기하는 경우가 발생할 수 있다. 이와 같이 작업을 처리하지 않고 대기하고 있는 코어를 유휴 코어라고 할 수 있고, 태스크를 실행하고 있는 코어를 액티브 코어라고 할 수 있다.
제1 및 제2 코어들(110a, 110b) 중 액티브 코어에 연결된 파워 게이팅 스위치는 턴온될 수 있고, 이에 따라, 액티브 코어는 정상적으로 전력을 공급받을 수 있다. 구체적으로, 제1 코어(110a)가 액티브 상태이면 제1 파워 게이팅 스위치(SW1)는 턴온될 수 있고, 제1 전압 레귤레이터(210a)로부터 제1 코어(110a)에 제1 전압(V1)이 제공될 수 있다. 마찬가지로, 제2 코어(110b)가 액티브 상태이면 제2 파워 게이팅 스위치(SW2)는 턴온될 수 있고, 제2 전압 레귤레이터(210b)로부터 제2 코어(110b)에 제2 전압(V2)이 제공될 수 있다.
한편, 제1 및 제2 코어들(110a, 110b) 중 유휴 코어에 연결된 파워 게이팅 스위치는 턴오프될 수 있고, 이에 따라, 유휴 코어는 파워 게이팅된(gated) 상태가 될 수 있고, 유휴 코어의 소모 전력을 줄일 수 있다. 구체적으로, 제1 코어(110a)가 유휴 상태이면 제1 파워 게이팅 스위치(SW1)는 턴오프될 수 있고, 제1 전압 레귤레이터(210a)로부터 제1 코어(110a)에 제1 전압(V1)이 제공되지 않을 수 있다. 마찬가지로, 제2 코어(110b)가 유휴 상태이면 제2 파워 게이팅 스위치(SW2)는 턴오프될 수 있고, 제2 전압 레귤레이터(210b)로부터 제2 코어(110b)에 제2 전압(V2)이 제공되지 않을 수 있다.
제1 및 제2 코어들(110a, 110b)이 모두 액티브 상태이거나 제1 및 제2 코어들(110a, 110b)이 모두 유휴 상태이면, 제1 파워 스위치(SW12)는 턴오프될 수 있다. 한편, 제1 및 제2 코어들(110a, 110b) 중 하나만 액티브 상태이면, 액티브 코어의 동작 전압, 동작 주파수 또는 워크로드에 따라 제1 파워 스위치(SW12)는 선택적으로 턴온될 수 있다. 예를 들어, 제1 코어(110a)만 액티브 상태이고 제1 코어(110a)의 동작 주파수가 기준 주파수보다 높으면, 제1 파워 스위치(SW12)가 턴온될 수 있다. 이에 따라, 제1 및 제2 전압 레귤레이터들(210a, 210b) 모두 제1 코어(110a)에 전기적으로 연결될 수 있고, 제1 코어(110a)에 제1 전압 레귤레이터(210a)의 전류 용량보다 큰 전류가 제공될 수 있다.
이와 같이, 퍼-코어 동적 전압 관리를 지원하기 위하여, 하나의 전압 레귤레이터를 제1 및 제2 전압 레귤레이터들(210a, 210b)로 분리할 수 있다. 퍼-코어 동적 전압 관리를 지원하지 않는 종래의 PMIC에 포함된 하나의 전압 레귤레이터의 전류 용량은, 제1 및 제2 코어들(110a, 110b)의 전체 최대 소모 전류에 대응할 수 있고, 예를 들어, 8 A일 수 있다. 한편, 퍼-코어 동적 전압 관리를 지원하는 PMIC(200)에 포함된 제1 및 제2 전압 레귤레이터들(210a, 210b) 각각의 전류 용량은, 제1 및 제2 코어들(110a, 110b) 각각의 소모 전류를 기초로 결정될 수 있다. 이때, 제1 및 제2 코어들(110a, 110b) 각각의 최대 소모 전류는, 제1 및 제2 코어들(110a, 110b)의 전체 최대 소모 전류(예를 들어, 8 A)의 절반보다 클 수 있다. 멀티코어 프로세서가 N개의 코어들을 포함하는 경우, 각 코어의 최대 소모 전류는 N개의 코어들의 전체 최대 소모 전류의 1/N보다 클 수 있다(여기서, N은 2 이상의 자연수).
만약, 제1 및 제2 코어들(110a, 110b) 각각의 최대 소모 전류가 6 A이고, 제1 및 제2 전압 레귤레이터들(210a, 210b) 각각의 전류 용량이 6 A로 구현될 경우, 제1 및 제2 전압 레귤레이터들(210a, 210b)의 총 전류 용량은 12 A일 수 있다. 이때, 제1 및 제2 전압 레귤레이터들(210a, 210b)의 총 전류 용량은, 기존의 하나의 전압 레귤레이터의 전류 용량인 8 A에 비해 증가하게 되므로, PMIC(200)의 면적이 증가할 수 있다. 또한, 총 전류 용량의 증가에 따라, 인덕터 및 커패시터와 같은 수동 소자의 개수가 증가하거나 각 수동 소자의 값, 즉, 인덕턴스 또는 커패시턴스가 증가하는 부담이 있다.
그러나, 본 실시예에 따르면, 멀티코어 프로세서(110)가 제1 파워 스위치(SW12)를 포함함으로써, 제1 및 제2 전압 레귤레이터들(210a, 210b) 각각의 전류 용량은, 제1 및 제2 코어들(110a, 110b)의 전체 최대 소모 전류의 절반에 대응할 수 있다. 예를 들어, 제1 및 제2 전압 레귤레이터들(210a, 210b) 각각의 전류 용량은, 4 A일 수 있다. 이에 따라, 제1 및 제2 전압 레귤레이터들(210a, 210b)의 총 전류 용량이 8 A로 기존의 하나의 전압 레귤레이터의 전류 용량과 동일하게 유지될 수 있다. 따라서, 퍼-코어 동적 전압 관리를 지원함과 동시에 PMIC(200)의 면적이 증가하지 않을 수 있다. 또한, 인덕터 및 커패시터와 같은 수동 소자의 개수가 증가하지 않거나 각 수동 소자의 값, 즉, 인덕턴스 또는 커패시턴스가 증가하지 않을 수 있다.
도 3은 본 개시의 일 실시예에 따라, 제1 및 제2 코어들을 포함하는 멀티코어 프로세서의 레이아웃(30)을 나타낸다.
도 3을 참조하면, 멀티코어 프로세서의 레이아웃(30)은 예를 들어, 도 1의 멀티코어 프로세서(110)의 레이아웃에 대응할 수 있다. 멀티코어 프로세서의 레이아웃(30)은 Y 방향으로 인접한 제1 내지 제3 영역들(R1 내지 R3)을 포함할 수 있다. 제1 코어(CORE1)는 제1 영역(R1)에 배치되고, 제2 코어(CORE2)는 제2 영역(R2)에 배치될 수 있다. 제1 및 제2 영역들(R1, R2) 각각은 X 방향 및 Y 방향으로 연장된 소정의 면적을 가질 수 있다. 제1 파워 스위치(SW12)는 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)에 배치될 수 있다.
도 4는 본 개시의 일 실시예에 따른 전자 장치(10')를 나타내는 블록도이다.
도 4를 참조하면, 전자 장치(10')는 SoC(100) 및 PMIC(200)를 포함할 수 있다. SoC(100)는 제1 및 제2 코어들(110a, 110b), 제1 및 제2 파워 게이팅 스위치들(SW1, SW2), 제1 파워 스위치(SW12) 및 제어 로직(120)을 포함할 수 있다. 도 4에서 PMIC(200)는 SoC(100) 외부에 구현되는 것으로 예시되어 있으나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서 PMIC(200)는 SoC(100) 내에 구현될 수 있다. PMIC(200)는 도 1의 PMIC(200)에 대응할 수 있고, 전자 장치(10')는 도 1의 전자 장치(10)의 변형 예에 대응할 수 있다. 도 1 내지 도 3을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 판단할 수 있고, 판단된 동작 상태를 기초로 제1 및 제2 파워 게이팅 신호들(S1G, S2G)을 생성할 수 있다. 또한, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 주파수들을 모니터링할 수 있고, 제1 및 제2 코어들(110a, 110b)의 동작 상태 및 동작 주파수들을 기초로 제1 파워 제어 신호(S12G)를 생성할 수 있다.
나아가, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 상태 및 동작 주파수들을 기초로 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성할 수 있다. 제어 로직(120)은 생성된 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 제1 및 제2 전압 레귤레이터들(210a, 210b)에 각각 제공할 수 있다. 제1 전압 레귤레이터(210a)는 제1 전압 제어 신호(VCS1)에 따라 제1 전압(V1)의 전압 레벨을 조절할 수 있다. 제2 전압 레귤레이터(210b)는 제2 전압 제어 신호(VCS2)에 따라 제2 전압(V2)의 전압 레벨을 조절할 수 있다.
제1 파워 제어 신호(S12G)가 인에이블 될 때, 즉, 제1 파워 스위치(SW12)가 턴온될 때에, 제어 로직(120)은 제1 및 제2 전압들(V1, V2)의 전압 레벨들이 동일하도록 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성할 수 있다. 이에 따라, 제1 및 제2 전압 레귤레이터들(210a, 210b)은 동일한 전압 레벨을 갖는 제1 및 제2 전압들(V1, V2)을 각각 생성할 수 있다.
본 실시예에 따르면, 제1 및 제2 코어들(110a, 110b), 제1 및 제2 파워 게이팅 스위치들(SW1, SW2), 제1 파워 스위치(SW12) 및 제어 로직(120)을 포함하는 SoC(100)는 하나의 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 코어들(110a, 110b), 제1 및 제2 파워 게이팅 스위치들(SW1, SW2), 및 제1 파워 스위치(SW12)는 제1 칩에 구현되고, 제어 로직(120)은 제2 칩에 구현될 수도 있다. 제1 및 제2 전압 레귤레이터들(210a, 210b)을 포함하는 PMIC(200)는 SoC(100)와 별개의 칩으로 구현될 수 있다. 일 실시예에서, PMIC(200)와 SoC(100)는 개별적인 칩들로 각각 구현되고, SIP(System In Package)와 같은 하나의 패키지를 구성할 수 있다.
도 5는 본 개시의 일 실시예에 따라 SoC의 동작 방법을 나타내는 흐름도이다.
도 5를 참조하면, 본 실시예에 따른 SoC의 동작 방법은 멀티코어 프로세서의 퍼-코어 동작 전압 관리를 위한 동작 방법으로서, 예를 들어, 도 4의 SoC(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는, 도 4 및 도 5를 함께 참조하여 SoC의 동작 방법을 설명하기로 한다.
단계 S510에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 판단한다. 예를 들어, 제어 로직(120)은 스케쥴러 로직을 포함함으로써 제1 및 제2 코어들(110a, 110b)의 태스크들을 스케쥴링할 수 있고, 제1 및 제2 코어들(110a, 110b)의 태스크 스케쥴을 기초로 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 판단할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제어 로직(120)은 외부의 스케쥴러 로직으로부터 제1 및 제2 코어들(110a, 110b)의 태스크 스케쥴을 수신할 수 있고, 수신된 태스크 스케쥴을 기초로 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 판단할 수 있다.
단계 S530에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들에 따라, 제1 및 제2 파워 게이팅 신호들(S1G, S2G)을 생성한다. 예를 들어, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들에 따라 도 2의 테이블(20)과 같이 제1 및 제2 파워 게이팅 스위치들(SW1, SW2)을 구동하도록 제1 및 제2 파워 게이팅 신호들(S1G, S2G)을 생성할 수 있다.
단계 S550에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b) 중 액티브 코어의 동작 주파수를 기초로, 제1 파워 제어 신호(S12G)를 생성한다. 그러나, 본 발명은 이에 한정되지 않으며, 제어 로직(120)은 액티브 코어의 동작 전압 또는 워크로드를 기초로 제1 파워 제어 신호(S12G)를 생성할 수도 있다. 이때, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)이 모두 액티브 상태인 경우 또는 모두 유휴 상태인 경우에는 제1 파워 제어 신호(S12G)를 디스에이블시킬 수 있다.
단계 S570에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b) 중 액티브 코어의 동작 주파수를 기초로, 전압 제어 신호를 생성한다. 그러나, 본 발명은 이에 한정되지 않으며, 제어 로직(120)은 액티브 코어의 동작 전압 또는 워크로드를 기초로 전압 제어 신호를 생성할 수도 있다. 예를 들어, 전압 제어 신호는 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 포함할 수 있다. 일 실시예에서, 단계 S550과 단계 S570은 실질적으로 동시에 수행될 수 있다. 다른 실시예에서, 단계 S550과 단계 S570의 순서는 변경될 수도 있다.
도 6은 본 개시의 일 실시예에 따라 SoC의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 6을 참조하면, 본 실시예에 따른 SoC의 동작 방법은 멀티코어 프로세서에 포함된 복수의 코어들 각각에 제공되는 전압 레벨을 조절하기 위한 동작 방법으로서, 예를 들어, 도 4의 SoC(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 본 실시예에 따르면, 액티브 코어의 동작 주파수를 기초로 제1 파워 스위치의 구동을 제어하지만, 이는 본 발명의 일 실시예에 불과하며, 본 발명은 이에 한정되지 않는다. 이하에서는, 도 4 및 도 6을 함께 참조하여 SoC의 동작 방법을 설명하기로 한다.
단계 S610에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b) 중 제1 코어(110a)만 액티브 상태인지 판단한다. 판단 결과, 제1 코어(110a)만 액티브 상태인 경우 단계 S620을 수행하고, 그렇지 않으면 단계 S660을 수행한다. 단계 S620에서, 제어 로직(120)은 액티브 상태인 제1 코어(110a)의 동작 주파수를 모니터링한다.
단계 S630에서, 제어 로직(120)은 제1 코어(110a)의 동작 주파수가 기준 주파수보다 높은지 판단한다. 예를 들어, 제1 코어(110a)가 고성능 동작 또는 고속 동작을 수행하는 경우 제1 코어(110a)의 동작 주파수는 기준 주파수보다 높을 수 있다. 여기서, 기준 주파수는 제1 코어(110a)가 제1 코어(110a)에 대응하는 제1 전압 레귤레이터(210a)의 전류 용량을 초과하는 전류를 요구하는 주파수로 정의될 수 있다. 따라서, 제1 코어(110a)의 동작 주파수가 기준 주파수 이하이면, 제1 코어(110a)의 동작을 위해 필요한 전류는 제1 전압 레귤레이터(210a)의 전류 용량 이하일 수 있다.
판단 결과, 제1 코어(110a)의 동작 주파수가 기준 주파수보다 높은 경우, 단계 S640에서, 제어 로직(120)은 제1 파워 스위치(SW12)를 턴온시키고, 제1 파워 게이팅 스위치(SW1)를 턴온시키며, 제2 파워 게이팅 스위치(SW2)를 턴오프시킨다. 한편, 판단 결과, 제1 코어(110a)의 동작 주파수가 기준 주파수보다 높지 않은 경우, 단계 S650에서, 제어 로직(120)은 제1 파워 스위치(SW12)를 턴오프시키고, 제1 파워 게이팅 스위치(SW1)를 턴온시키며, 제2 파워 게이팅 스위치(SW2)를 턴오프시킨다.
단계 S660에서, 제어 로직(120)은 제1 및 제2 코어들(110a, 110b)이 모두 액티브 상태인지 판단한다. 판단 결과, 제1 및 제2 코어들(110a, 110b)이 모두 액티브 상태인 경우, 단계 S670에서, 제어 로직(120)은 제1 파워 스위치(SW12)를 턴오프시키고, 제1 및 제2 파워 게이팅 스위치들(SW1, SW2)을 턴온시킨다. 한편, 판단 결과, 제1 및 제2 코어들(110a, 110b)이 모두 액티브 상태가 아닌 경우, 단계 S680에서, 제어 로직(120)은 제1 파워 스위치(SW12)를 턴오프시키고, 제1 및 제2 파워 게이팅 스위치들(SW1, SW2)을 턴오프시킨다.
도 7은 본 개시의 일 실시예에 따라 SoC(100)와 PMIC(200) 사이의 동작을 나타내는 흐름도이다.
도 7을 참조하면, 본 실시예는 멀티코어 프로세서에 포함된 복수의 코어들 각각에 제공되는 전압 레벨을 조절하기 위한 SoC와 PMIC 사이에 동작을 나타내며, 예를 들어, 도 4의 SoC(100)와 PMIC(200) 사이에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는, 도 4 및 도 7을 함께 참조하여 본 실시예에 따른 동작을 설명하기로 한다.
단계 S710에서, SoC(100)는 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 판단한다. 단계 S720에서, SoC(100)는 제1 및 제2 코어들(110a, 110b) 중 액티브 코어의 동작 주파수를 모니터링한다. 단계 S730에서, SoC(100)는 액티브 코어의 동작 주파수에 따라 전압 제어 신호를 생성한다. 예를 들어, 전압 제어 신호는 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 포함할 수 있다. 단계 S740에서, SoC(100)는 PMIC(200)에 전압 제어 신호를 전송한다. 단계 S750에서, PMIC(200)는 전압 제어 신호를 기초로 제1 전압(V1) 및 제2 전압(V2)을 생성한다. 단계 S760에서, PMIC(200)는 SoC(100)에 제1 전압(V1) 및 제2 전압(V2)을 제공한다.
도 8은 본 개시의 일 실시예에 따라, 제1 및 제2 코어들(110a, 110b)을 포함하는 전자 장치의 일 예(50)를 나타낸다.
도 8을 참조하면, 전자 장치(50)는 SoC(100A) 및 PMIC(200)를 포함하고, SoC(100A) 및 PMIC(200)는 인쇄 회로 기판(Printed Circuit Board, PCB)(300)에 실장될 수 있다. SoC(100A)는 도 4의 SoC(100)의 일 구현 예에 대응할 수 있고, PMIC(200)는 도 4의 PMIC(200)에 대응할 수 있다. 도 1 내지 도 7을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
제1 전압 레귤레이터(210a)는 인쇄 회로 기판(300) 상에 배치된 수동 소자들, 예를 들어, 인덕터(L1) 및 커패시터들(C1a 내지 C1b)에 연결될 수 있고, 제1 전압 레귤레이터(210a)의 전류 용량에 따라 인덕터(L1)의 개수 또는 인덕턴스, 그리고 커패시터들(C1a 내지 C1b)의 개수 또는 커패시턴스가 변경될 수 있다. 마찬가지로, 제2 전압 레귤레이터(210b)는 인쇄 회로 기판(300) 상에 배치된 수동 소자들, 예를 들어, 인덕터(L2) 및 커패시터들(C2a 내지 C2b)에 연결될 수 있고, 제2 전압 레귤레이터(210b)의 전류 용량에 따라 인덕터(L2)의 개수 또는 인덕턴스, 그리고 커패시터들(C2a 내지 C2b)의 개수 또는 커패시턴스가 변경될 수 있다.
구체적으로, 제1 전압 레귤레이터(210a)의 출력 전압에 따라 인덕터(L1) 및 커패시터들(C1a 내지 C1b)에 전류를 충전할 수 있다. 따라서, 제1 전압 레귤레이터(210a)의 전류 용량의 증가에 따라 출력 전압이 증가할 경우, 인덕터(L1)의 인덕턴스가 증가하거나, 커패시터들(C1a 내지 C1b)의 개수가 증가할 수 있다. 예를 들어, SoC(100A)가 제1 파워 스위치(S12)를 포함하지 않을 경우, 제1 전압 레귤레이터(210a)는 제1 코어(110a)의 최대 소모 전류에 대응하는 전류 용량(예를 들어, 6 A)을 갖도록 구현될 수 있다. 그러나, 본 실시예에 따르면, SoC(100A)가 제1 파워 스위치(S12)를 포함하므로, 제1 전압 레귤레이터(210a)는 제1 및 제2 코어들(110a, 110b)의 전체 최대 소모 전류의 절반에 대응하는 전류 용량(예를 들어, 4 A)을 갖도록 구현될 수 있다. 이에 따라, 본 실시예에 따르면, 인덕터(L1)의 인덕턴스의 증가 또는 커패시터들(C1a 내지 C1b)의 개수의 증가 없이, 퍼-코어 동적 전압 관리를 지원할 수 있다
SoC(100A)는 제1 및 제2 코어들(110a, 110b), 제어 로직(120a), 제1 및 제2 파워 게이팅 스위치들(S1, S2) 및 제1 파워 스위치(S12)를 포함할 수 있다. 예를 들어, 제1 및 제2 파워 게이팅 스위치들(S1, S2) 및 제1 파워 스위치(S12)는 PMOS 트랜지스터로 각각 구현될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 및 제2 파워 게이팅 스위치들(S1, S2) 및 제1 파워 스위치(S12) 중 적어도 하나는 NMOS 트랜지스터 또는 전달 게이트로 구현될 수도 있다. 예를 들어, 제1 및 제2 파워 게이팅 스위치들(S1, S2) 및 제1 파워 스위치(S12) 중 적어도 하나는 직렬, 병렬 또는 직병렬로 연결된 다수의 트랜지스터들로 구현될 수도 있다.
제어 로직(120a)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들을 기초로 제1 및 제2 파워 게이팅 신호들(S1G, S2G)을 생성할 수 있다. 예를 들어, 제1 코어(110a)가 액티브 상태이면, 제어 로직(120a)은 제1 파워 게이팅 신호(S1G)를 논리 "0"으로서 생성할 수 있다. 예를 들어, 제1 코어(110a)가 유휴 상태이면, 제어 로직(120a)은 제1 파워 게이팅 신호(S1G)를 논리 "1"로서 생성할 수 있고, 제1 코어(110a)를 파워 게이팅된 상태로 만들 수 있다.
제어 로직(120a)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들 및 동작 주파수들을 기초로 제1 파워 제어 신호(S12G)를 생성할 수 있다. 예를 들어, 제1 및 제2 코어들(110a, 110b) 중 하나만 액티브 상태이고, 액티브 코어의 동작 주파수가 기준 주파수보다 높으면, 제어 로직(120a)은 제1 파워 제어 신호(S12G)를 인에이블 레벨, 예를 들어, 논리 "0"으로 생성할 수 있다. 이에 따라, 제1 및 제2 파워 레일들(PR1, PR2)은 서로 전기적으로 연결될 수 있고, 제1 및 제2 전압 레귤레이터들(210a, 210b)로부터 액티브 코어에 전원이 공급될 수 있다.
제어 로직(120a)은 제1 및 제2 코어들(110a, 110b)의 동작 상태들 및 동작 주파수들을 기초로 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성할 수 있다. 예를 들어, 제1 파워 제어 신호(S12G)가 논리 "0"인 경우, 제어 로직(120a)은 제1 및 제2 전압들(V1, V2)의 전압 레벨들이 동일하도록 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성할 수 있다.
일 실시예에서, SoC(100A)와 PMIC(200)는 별개의 칩들에 각각 구현될 수 있고, 이에 따라, 제어 로직(120a)과 제1 및 제2 전압 레귤레이터들(210a, 210b)은 칩간 통신(chip-to-chip communication)을 수행할 수 있다. 예를 들어, 제어 로직(120a)과 제1 및 제2 전압 레귤레이터들(210a, 210b)은 I2C(Inter-Integrated Circuit), I3C(Improved Inter-Integrated Circuit), SPMI(System Power Management Interface), GPIO(General Purpose Input/Output) 등에 따라 통신할 수 있다.
구체적으로, 제어 로직(120a)은 제1 및 제2 코어들(110a, 110b) 중 유휴 코어의 파워 게이팅 상태 정보, 제1 및 제2 코어들(110a, 110b) 중 액티브 코어의 전류 요청 정보, 및 제1 및 제2 전압 레귤레이터들(210a, 210b)의 출력 전압 정보 등을 제1 및 제2 전압 레귤레이터들(210a, 210b)에 버스 프로토콜에 따라 제공할 수 있다. 예를 들어, 제1 코어(110a)가 액티브 상태이고, 제2 코어(110b)가 유휴 상태인 경우, 제어 로직(120a)은 제2 코어(110b)의 파워 게이팅 상태 정보, 제1 코어(110a)가 1/N 이상의 전류를 요청한다는 전류 요청 정보(여기서, N은 코어의 개수), 및 제2 전압 레귤레이터(210b)의 출력 전압 정보 등을 포함하는 제2 전압 제어 신호(VCS2)를 칩간 통신을 통해 제2 전압 레귤레이터(210b)에 제공할 수 있다.
도 9는 본 개시의 일 실시예에 따라, 제1 및 제2 코어들을 포함하는 SoC의 일 예(100B)를 나타낸다.
도 9을 참조하면, SoC(100B)는 제1 및 제2 코어들(110a, 110b), 제어 로직(120b), 제1 및 제2 파워 게이팅 스위치들(S1, S2), 제1 파워 스위치(S12), 및 제1 및 제2 전압 레귤레이터들(130a, 130b)을 포함할 수 있다. 제1 및 제2 전압 레귤레이터들(130a, 130b)은 제1 및 제2 코어들(110a, 110b)에 각각 대응할 수 있고, 이에 따라, SoC(100B)는 퍼-코어 동적 전압 관리 기능을 지원할 수 있다. 또한, SoC(100B)는 제1 및 제2 인덕터들(L1, L2) 및 제1 및 제2 커패시터들(C1, C2)을 더 포함할 수 있다. 본 실시예에 따른 SoC(100B)는 도 8의 SoC(100A)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다.
본 실시예에 따르면, 제1 및 제2 전압 레귤레이터들(130a, 130b) 각각은 집적 전압 레귤레이터(Integrated Voltage Regulator, IVR) 또는 온-칩(on-chip) 전압 레귤레이터로 구현될 수 있고, SoC(100B) 내에 포함될 수 있다. 따라서, 제어 로직(120b)과 제1 및 제2 전압 레귤레이터들(130a, 130b)은 온-칩 통신을 수행할 수 있다. 예를 들어, 제어 로직(120b)과 제1 및 제2 전압 레귤레이터들(130a, 130b)은 APB(ARM Peripheral Bus), AHB(ARM High Performance Bus) 등과 같은 버스 프로토콜에 따라 통신할 수 있다. 또는, 제어 로직(120b)과 제1 및 제2 전압 레귤레이터들(130a, 130b)은 자체 프로토콜을 가지는 다이렉트 연결(direct connection) 또는 인터페이스로 통신할 수 있다.
구체적으로, 제어 로직(120b)은 제1 및 제2 코어들(110a, 110b) 중 유휴 코어의 파워 게이팅 상태 정보, 제1 및 제2 코어들(110a, 110b) 중 액티브 코어의 전류 요청 정보, 및 제1 및 제2 전압 레귤레이터들(130a, 130b)의 출력 전압 정보 등을 제1 및 제2 전압 레귤레이터들(130a, 130b)에 버스 프로토콜에 따라 제공할 수 있다. 예를 들어, 제1 코어(110a)가 액티브 상태이고, 제2 코어(110b)가 유휴 상태인 경우, 제어 로직(120b)은 제2 코어(110b)의 파워 게이팅 상태 정보, 제1 코어(110a)가 1/N 이상의 전류를 요청한다는 전류 요청 정보(여기서, N은 코어의 개수), 및 제2 전압 레귤레이터(130b)의 출력 전압 정보 등을 포함하는 제2 전압 제어 신호(VCS2)를 버스 프로토콜에 따라 제2 전압 레귤레이터(130b)에 제공할 수 있다.
도 10은 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들(110a 내지 110d)을 포함하는 SoC(100C)의 일 예를 나타낸다.
도 10을 참조하면, SoC(100C)는 제1 내지 제4 코어들(110a 내지 110d), 제어 로직(120c), 제1 내지 제4 파워 게이팅 스위치들(S1, S2, S3, S4), 제1 내지 제4 파워 스위치들(S12, S23, S34, S41), 및 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)을 포함할 수 있다. 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제1 내지 제4 코어들(110a 내지 110d)에 각각 대응할 수 있고, 이에 따라, SoC(100C)는 퍼-코어 동적 전압 관리 기능을 지원할 수 있다. 또한, SoC(100C)는 제1 내지 제4 인덕터들(L1 내지 L4) 및 제1 내지 제4 커패시터들(C1 내지 C4)을 더 포함할 수 있다. 본 실시예에 따른 SoC(100C)는 도 9의 SoC(100B)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다.
제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 각각 제1 내지 제4 인덕터들(L1 내지 L4)에 연결될 수 있고, 제1 내지 제4 인덕터들(L1 내지 L4) 각각은 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 출력 전압에 기초하여 전류를 충전할 수 있다. 또한, 제1 내지 제4 커패시터들(C1 내지 C4) 각각은 제1 내지 제4 파워 레일들(PR1 내지 PR4) 각각에 흐르는 전류에 대응하는 전압을 제1 내지 제4 코어들(110a 내지 110d)에 각각 제공할 수 있다.
제1 파워 게이팅 스위치(S1)는 제1 파워 레일(PR1)과 제1 코어(110a) 사이에 배치되고, 제1 파워 게이팅 신호(S1G)에 응답하여 제1 파워 레일(PR1)을 제1 코어(110a)에 전기적으로 연결할 수 있다. 제2 파워 게이팅 스위치(S2)는 제2 파워 레일(PR2)과 제2 코어(110b) 사이에 배치되고, 제2 파워 게이팅 신호(S2G)에 응답하여 제2 파워 레일(PR2)을 제2 코어(110b)에 전기적으로 연결할 수 있다. 제3 파워 게이팅 스위치(S3)는 제3 파워 레일(PR3)과 제3 코어(110c) 사이에 배치되고, 제3 파워 게이팅 신호(S3G)에 응답하여 제3 파워 레일(PR3)을 제3 코어(110c)에 전기적으로 연결할 수 있다. 제4 파워 게이팅 스위치(S4)는 제4 파워 레일(PR4)과 제4 코어(110d) 사이에 배치되고, 제4 파워 게이팅 신호(S4G)에 응답하여 제4 파워 레일(PR4)을 제4 코어(110d)에 전기적으로 연결할 수 있다.
제1 파워 스위치(S12)는 제1 및 제2 파워 레일들(PR1, PR2) 사이에 배치되고, 제1 파워 제어 신호(S12G)에 응답하여 제1 및 제2 파워 레일들(PR1, PR2)을 전기적으로 연결할 수 있다. 제2 파워 스위치(S23)는 제2 및 제3 파워 레일들(PR2, PR3) 사이에 배치되고, 제2 파워 제어 신호(S23G)에 응답하여 제2 및 제3 파워 레일들(PR2, PR3)을 전기적으로 연결할 수 있다. 제3 파워 스위치(S34)는 제3 및 제4 파워 레일들(PR3, PR4) 사이에 배치되고, 제3 파워 제어 신호(S34G)에 응답하여 제3 및 제4 파워 레일들(PR3, PR4)을 전기적으로 연결할 수 있다. 제4 파워 스위치(S41)는 제4 및 제1 파워 레일들(PR4, PR1) 사이에 배치되고, 제4 파워 제어 신호(S41G)에 응답하여 제4 및 제1 파워 레일들(PR4, PR1)을 전기적으로 연결할 수 있다.
제어 로직(120c)은 제1 내지 제4 코어들(110a 내지 110d)의 동작 상태들을 기초로 제1 내지 제4 파워 게이팅 신호들(S1G 내지 S4G)을 생성할 수 있다. 예를 들어, 제1 코어(110a)가 액티브 상태이고, 제2 내지 제4 코어들(110b 내지 110d)이 유휴 상태인 경우, 제어 로직(120d)은 제1 파워 게이팅 신호(S1G)를 로직 "0"으로, 제2 내지 제4 파워 게이팅 신호들(S2G 내지 S4G)을 로직 "1"로 생성할 수 있다.
제어 로직(120c)은 제1 내지 제4 코어들(110a 내지 110d)의 동작 상태들 및 동작 주파수들을 기초로 제1 내지 제4 파워 제어 신호들(S12G 내지 S41G)을 생성할 수 있다. 일 실시예에서, 제1 내지 제4 코어들(110a 내지 110d) 중 액티브 코어의 동작 주파수가 제1 기준 주파수보다 높고 제2 기준 주파수보다 낮은 경우, 제어 로직(120c)은 액티브 코어에 연결 가능한 파워 스위치들 중 하나가 턴온되도록 제1 내지 제4 파워 제어 신호들(S12G 내지 S41G)을 생성할 수 있다. 또한, 일 실시예에서, 제1 내지 제4 코어들(110a 내지 110d) 중 액티브 코어의 동작 주파수가 제2 기준 주파수보다 높은 경우, 제어 로직(120c)은 액티브 코어에 연결 가능한 파워 스위치들이 모두 턴온되도록 제1 내지 제4 파워 제어 신호들(S12G 내지 S41G)을 생성할 수 있다.
예를 들어, 제1 파워 게이팅 스위치(S1)는 제1 파워 게이팅 신호(S1G), 및 제1 및 제4 파워 제어 신호들(S12G, S41G)에 따라, 제1, 제2 및 제4 파워 레일들(PR1, PR2, PR4)에 전기적으로 연결될 수 있다. 이로써, 제1 코어(110a)는 최대 3개의 전압 레귤레이터들, 즉, 제1, 제2, 및 제4 전압 레귤레이터들(130a, 130b, 130d)로부터 전원을 제공받을 수 있다. 따라서, 각 코어(110a)의 최대 소모 전류가 8 A인 경우, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 전류 용량은 예를 들어, 2.7 A일 수 있다.
제어 로직(120c)은 제1 내지 제4 코어들(110a 내지 110d) 중 유휴 코어의 파워 게이팅 상태 정보, 제1 내지 제4 코어들(110a 내지 110d) 중 액티브 코어의 전류 요청 정보, 및 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)의 출력 전압 정보 등을 포함하는 전압 제어 신호(VCS)를 생성할 수 있다. 예를 들어, 전압 제어 신호(VCS)는 제1 내지 제4 전압 제어 신호들(VCS1 내지 VCS4)을 포함할 수 있고, 제1 내지 제4 전압 제어 신호들(VCS1 내지 VCS4)은 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)에 각각 제공할 수 있다.
일 실시예에서, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각은 집적 전압 레귤레이터 또는 온-칩 전압 레귤레이터로 구현될 수 있고, SoC(100C) 내에 포함될 수 있다. 이때, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제어 로직(120c)와 온-칩 통신을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 SoC(100C) 외부에 배치될 수 있고, 예를 들어, PMIC에 포함될 수 있다. 이때, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제어 로직(120c)와 칩간 통신을 수행할 수 있다.
도 11은 본 개시의 일 실시예에 따라, 도 10의 제1 내지 제4 코어들(110a 내지 110d)의 동작 상태들에 따른 제1 내지 제4 파워 스위치들(SW12, SW23, SW34, SW14)의 동작들을 예시적으로 나타내는 테이블(50)이다.
도 10 및 도 11을 함께 참조하면, 제1 내지 제4 코어들(110a 내지 110d)의 동작 상태는 액티브 상태와 유휴 상태로 구분될 수 있다. 제1 내지 제4 코어들(110a 내지 110d) 중 액티브 코어에 연결된 파워 게이팅 스위치는 턴온될 수 있고, 이에 따라, 액티브 코어는 정상적으로 전력을 공급받을 수 있다. 한편, 제1 내지 제4 코어들(110a 내지 110d) 중 유휴 코어에 연결된 파워 게이팅 스위치는 턴오프될 수 있고, 이에 따라, 유휴 코어는 파워 게이팅된 상태가 될 수 있고, 유휴 코어의 소모 전력을 줄일 수 있다.
제1 내지 제4 코어들(110a 내지 110d)이 모두 액티브 상태이거나 제1 내지 제4 코어들(110a 내지 110d)이 모두 유휴 상태이면, 제1 내지 제4 파워 스위치들(SW12 내지 SW41)은 모두 턴오프될 수 있다. 한편, 제1 내지 제4 코어들(110a 내지 110d) 중 일부가 액티브 상태이면, 액티브 코어의 동작 주파수에 따라 제1 내지 제4 파워 스위치들(SW12 내지 SW41) 중 액티브 코어에 연결 가능한 적어도 하나의 파워 스위치가 선택적으로 턴온될 수 있다.
예를 들어, 제1 코어(110a)만 액티브 상태이고 제1 코어(110a)의 동작 주파수가 제1 기준 주파수보다 높고 제2 기준 주파수보다 낮으면, 제1 및 제4 파워 스위치들(SW12, SW41) 중 하나가 턴온될 수 있다. 예를 들어, 제1 파워 스위치(SW12)가 턴온되면, 제1 및 제2 전압 레귤레이터들(130a, 130b) 모두 제1 코어(110a)에 전기적으로 연결될 수 있고, 제1 코어(110a)에 제1 전압 레귤레이터(130a)의 전류 용량보다 큰 전류가 제공될 수 있다. 예를 들어, 제4 파워 스위치(SW41)가 턴온되면, 제1 및 제4 전압 레귤레이터들(130a, 130d) 모두 제1 코어(110a)에 전기적으로 연결될 수 있고, 제1 코어(110a)에 제1 전압 레귤레이터(130a)의 전류 용량보다 큰 전류가 제공될 수 있다.
예를 들어, 제1 코어(110a)만 액티브 상태이고 제1 코어(110a)의 동작 주파수가 제2 기준 주파수보다 높으면, 제1 및 제4 파워 스위치들(SW12, SW41) 모두 턴온될 수 있다. 이에 따라, 제1, 제2 및 제4 전압 레귤레이터들(130a, 130b, 130d) 모두 제1 코어(110a)에 전기적으로 연결될 수 있고, 제1 코어(110a)에 제1 전압 레귤레이터(130a)의 전류 용량보다 큰 전류가 제공될 수 있다. 한편, 제1 코어(110a)의 동작 주파수가 제1 기준 주파수보다 낮으면, 제1 내지 제4 파워 스위치들(SW12 내지 SW41) 모두 턴오프될 수 있다
이와 같이, 퍼-코어 동적 전압 관리를 지원하기 위하여, 하나의 전압 레귤레이터를 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)로 분리할 수 있다. 퍼-코어 동적 전압 관리를 지원하지 않을 경우, 하나의 전압 레귤레이터의 전류 용량은 제1 내지 제4 코어들(110a 내지 110d)의 전체 최대 소모 전류에 대응할 수 있다. 한편, 퍼-코어 동적 전압 관리를 지원하는 경우, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 전류 용량은, 제1 내지 제4 코어들(110a 내지 110d) 각각의 소모 전류를 기초로 결정될 수 있다. 이때, 제1 내지 제4 코어들(110a 내지 110d) 각각의 최대 소모 전류는, 제1 내지 제4 코어들(110a 내지 110d)의 전체 최대 소모 전류(예를 들어, 8 A)의 1/4보다 클 수 있다.
본 실시예에 따르면, SoC(100C)가 제1 내지 제4 파워 스위치들(SW12 내지 SW41)을 포함함으로써, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 전류 용량은, 제1 내지 제4 코어들(110a 내지 110d)의 전체 최대 소모 전류의 1/3 이상으로 결정될 수 있다. 예를 들어, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 전류 용량은 2.7 A일 수 있다.
도 12는 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들을 포함하는 멀티코어 프로세서의 레이아웃(60)을 나타낸다.
도 12를 참조하면, 멀티코어 프로세서의 레이아웃(60)은 예를 들어, 도 10의 SoC(100C)의 레이아웃의 일부에 대응할 수 있다. 멀티코어 프로세서의 레이아웃(60)은 제1 내지 제8 영역들(R1 내지 R8)을 포함할 수 있다. 이때, 제1 내지 제3 영역들(R1 내지 R3)은 Y 방향으로 인접하고, 제4 내지 제6 영역들(R4 내지 R6)은 Y 방향으로 인접하며, 제7 및 제8 영역들(R7, R8)은 Y 방향으로 인접할 수 있다.
제1 코어(CORE1)는 제1 영역(R1)에 배치되고, 제2 코어(CORE2)는 제2 영역(R2)에 배치될 수 있다. 제3 코어(CORE3)는 제4 영역(R4)에 배치되고, 제4 코어(CORE4)는 제5 영역(R5)에 배치될 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각은 X 방향 및 Y 방향으로 연장된 소정의 면적을 가질 수 있다.
제1 파워 스위치(SW12)는 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)에 배치될 수 있다. 제2 파워 스위치(SW23)는 제2 영역(R2)과 제4 영역(R4) 사이의 제8 영역(R8)에 배치될 수 있다. 제3 파워 스위치(SW34)는 제4 영역(R4)과 제5 영역(R5) 사이의 제6 영역(R6)에 배치될 수 있다. 제4 파워 스위치(SW41)는 제1 영역(R1)과 제5 영역(R5) 사이의 제7 영역(R7)에 배치될 수 있다.
도 13은 본 개시의 일 실시예에 따라 SoC의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 13을 참조하면, 본 실시예에 따른 SoC의 동작 방법은 멀티코어 프로세서에 포함된 복수의 코어들 각각에 제공되는 전압 레벨을 조절하기 위한 동작 방법으로서, 예를 들어, 도 10의 SoC(100C)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 본 실시예에 따르면, 액티브 코어의 동작 주파수를 기초로 파워 스위치들의 구동을 제어하지만, 이는 본 발명의 일 실시예에 불과하며, 본 발명은 이에 한정되지 않는다. 이하에서는, 도 10 및 도 13을 함께 참조하여 본 실시예에 다른 SoC의 동작 방법을 설명하기로 한다.
단계 S1310에서, 제어 로직(120c)은 액티브 코어의 동작 주파수를 모니터링한다. 예를 들어, 액티브 코어는 제1 코어(110a)일 수 있다. 단계 S1320에서, 제어 로직(120c)은 액티브 코어의 동작 주파수가 제1 기준 주파수보다 높은지 판단한다. 예를 들어, 제1 코어(110a)가 고성능 동작 또는 고속 동작을 수행하는 경우 제1 코어(110a)의 동작 주파수는 제1 기준 주파수보다 높을 수 있다. 여기서, 제1 기준 주파수는 액티브 코어가 하나의 전압 레귤레이터의 전류 용량을 초과하는 전류를 요구하는 주파수로 정의될 수 있다.
판단 결과, 동작 주파수가 제1 기준 주파수보다 높은 경우 단계 S1330을 수행한다. 단계 S1230에서, 제어 로직(120c)은 액티브 코어의 동작 주파수가 제2 기준 주파수보다 높은지 판단한다. 이때, 제2 기준 주파수는 제1 기준 주파수보다 높을 수 있다. 예를 들어, 제1 코어(110a)가 초고성능 동작 또는 초고속 동작을 수행하는 경우 제1 코어(110a)의 동작 주파수는 제2 기준 주파수보다 높을 수 있다. 여기서, 제2 기준 주파수는 액티브 코어가 두 개의 전압 레귤레이터들의 총 전류 용량을 초과하는 전류를 요구하는 주파수로 정의될 수 있다.
판단 결과, 동작 주파수가 제2 기준 주파수보다 높은 경우, 단계 S1340에서, 제어 로직(120c)은 액티브 코어에 인접한 코어들의 동작 상태들을 기초로, 액티브 코어에 연결 가능한 파워 스위치들을 턴온시킨다. 예를 들어, 제어 로직(120c)은 제1 코어(110a)에 인접한 제2 및 제4 코어들(110b, 110d)의 동작 상태들을 기초로, 제1 코어(110a)에 연결 가능한 제1 및 제4 파워 스위치들(SW12, SW41)을 턴온시킬 수 있다. 예를 들어, 제2 및 제4 코어들(110b, 110d)이 모두 유휴 상태이면, 제어 로직(120c)은 제1 및 제4 파워 스위치들(SW12, SW41)을 턴온시킬 수 있다.
동작 주파수가 제1 기준 주파수보다 높고 제2 기준 주파수보다 높지 않은 경우, 단계 S1350에서, 제어 로직(120c)은 액티브 코어에 인접한 코어들의 동작 상태들을 기초로, 액티브 코어에 연결 가능한 파워 스위치들 중 하나를 턴온시킨다. 예를 들어, 제어 로직(120c)은 제1 코어(110a)에 인접한 제2 및 제4 코어들(110b, 110d)의 동작 상태들을 기초로, 제1 코어(110a)에 연결 가능한 제1 및 제4 파워 스위치들(SW12, SW41) 중 하나를 턴온시킬 수 있다. 예를 들어, 제2 코어(110b)가 액티브 상태이고 제4 코어(110d)가 유휴 상태이면, 제어 로직(120c)은 제4 파워 스위치(SW41)를 턴온시킬 수 있다.
동작 주파수가 제1 기준 주파수보다 높지 않은 경우, 단계 S1360에서, 제어 로직(120c)은 액티브 코어에 연결 가능한 파워 스위치들을 모두 턴오프시킨다. 이와 같이, 제1 코어(110a)의 동작 주파수가 제1 기준 주파수보다 높지 않으면, 제1 코어(110a)의 동작을 위해 필요한 전류는 제1 전압 레귤레이터(130a)의 전류 용량 이하일 수 있다. 예를 들어, 제어 로직(120c)은 제1 코어(110a)에 연결 가능한 제1 및 제4 파워 스위치들(SW12, SW41)을 모두 턴오프시킬 수 있다.
도 14는 본 개시의 일 실시예에 따라, 제1 내지 제4 코어들(110a 내지 110d)을 포함하는 SoC의 다른 예(100D)를 나타낸다.
도 14를 참조하면, SoC(100D)는 제1 내지 제4 코어들(110a 내지 110d), 제어 로직(120d), 제1 내지 제4 파워 게이팅 스위치들(S1, S2, S3, S4), 제1 내지 제6 파워 스위치들(S12, S23, S34, S41, S13, S24), 및 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)을 포함할 수 있다. 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제1 내지 제4 코어들(110a 내지 110d)에 각각 대응할 수 있고, 이에 따라, SoC(100D)는 퍼-코어 동적 전압 관리 기능을 지원할 수 있다. 또한, SoC(100D)는 제1 내지 제4 인덕터들(L1 내지 L4) 및 제1 내지 제4 커패시터들(C1 내지 C4)을 더 포함할 수 있다. 본 실시예에 따른 SoC(100D)는 도 10의 SoC(100C)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다.
제5 파워 스위치(S13)는 제1 및 제3 파워 레일들(PR1, PR3) 사이에 배치되고, 제5 파워 제어 신호(S13G)에 응답하여 제1 및 제3 파워 레일들(PR1, PR3)을 전기적으로 연결할 수 있다. 제6 파워 스위치(S24)는 제2 및 제4 파워 레일들(PR2, PR4) 사이에 배치되고, 제6 파워 제어 신호(S24G)에 응답하여 제2 및 제4 파워 레일들(PR2, PR4)을 전기적으로 연결할 수 있다.
예를 들어, 제1 파워 게이팅 스위치(S1)는 제1 파워 게이팅 신호(S1G), 및 제1, 제4, 제5 파워 제어 신호들(S12G, S41G, S13G)에 따라, 제1 내지 제4 파워 레일들(PR1, PR2, PR3, PR4)에 전기적으로 연결될 수 있다. 이로써, 제1 코어(110a)는 최대 4개의 전압 레귤레이터들, 즉, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)로부터 전원을 제공받을 수 있다. 따라서, 각 코어(110a)의 최대 소모 전류가 8 A인 경우, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각의 전류 용량은 예를 들어, 2 A일 수 있다.
제어 로직(120d)은 제1 내지 제4 코어들(110a 내지 110d) 중 유휴 코어의 파워 게이팅 상태 정보, 제1 내지 제4 코어들(110a 내지 110d) 중 액티브 코어의 전류 요청 정보, 및 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)의 출력 전압 정보 등을 포함하는 전압 제어 신호(VCS)를 생성할 수 있다. 예를 들어, 전압 제어 신호(VCS)는 제1 내지 제4 전압 제어 신호들(VCS1 내지 VCS4)을 포함할 수 있고, 제1 내지 제4 전압 제어 신호들(VCS1 내지 VCS4)은 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)에 각각 제공할 수 있다.
일 실시예에서, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d) 각각은 집적 전압 레귤레이터 또는 온-칩 전압 레귤레이터로 구현될 수 있고, SoC(100D) 내에 포함될 수 있다. 이때, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제어 로직(120d)와 온-칩 통신을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 SoC(100D) 외부에 배치될 수 있고, 예를 들어, PMIC에 포함될 수 있다. 이때, 제1 내지 제4 전압 레귤레이터들(130a 내지 130d)은 제어 로직(120d)와 칩간 통신을 수행할 수 있다.
도 15는 본 개시의 일 실시예에 따른 전자 장치(70)를 나타내는 블록도이다.
도 15를 참조하면, 전자 장치(70)는 PMIC(200) 및 AP(Application Processor)(400)를 포함할 수 있고, AP(400)는 제1 IP(Intellectual Property)(IP1)(410a), 제2 IP(IP2)(410b) 및 제어 로직(420)을 포함할 수 있다. 일 실시예에서, PMIC(200) 및 AP(400)는 동일 칩으로 집적될 수 있고, 예를 들어, SoC로 구현될 수 있다. 일 실시예에서, PMIC(200) 및 AP(400)는 별개의 칩들로 각각 구현될 수 있다. 일 실시예에서, PMIC(200) 및 AP(400)는 동일 패키지로 구현될 수 있고, 예를 들어, SIP로 구현될 수 있다. 본 실시예에 따른 AP(400)는 도 4의 SoC(100)의 변형 예에 대응할 수 있고, 중복된 설명은 생략하기로 한다.
제1 및 제2 IP들(410a, 410b)은 미리 설계되어 각각 소정의 기능을 수행하는 기능 블록들일 수 있다. 일 실시예에서, 제1 및 제2 IP들(410a, 410b)은 제어 로직(420)의 제어에 따라 독립적으로 동작할 수 있다. 제1 전압 레귤레이터(210a)는 제1 파워 레일(PR1)을 통해 제1 IP(410a)와 연결되어, 제1 IP(410a)에 제1 전압을 제공할 수 있다. 제2 전압 레귤레이터(210b)는 제2 파워 레일(PR2)을 통해 제2 IP(410b)와 연결되어, 제2 IP(410b)에 제2 전압을 제공할 수 있다.
또한, AP(4100)는 제1 및 제2 파워 게이팅 스위치들(SW1, SW2) 및 제1 파워 스위치(SW12)를 더 포함할 수 있다. 제1 파워 게이팅 스위치(SW1)는 제1 파워 레일(PR1)과 제1 IP(410a) 사이에 배치되고, 제1 파워 게이팅 신호(S1G)에 응답하여 선택적으로 턴온될 수 있다. 제2 파워 게이팅 스위치(SW2)는 제2 파워 레일(PR2)과 제2 IP(410b) 사이에 배치되고, 제2 파워 게이팅 신호(S2G)에 응답하여 선택적으로 턴온될 수 있다. 제1 파워 스위치(SW12)는 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이에 배치되고, 제1 파워 제어 신호(SW12G)에 따라 구동될 수 있다. 예를 들어, 제1 파워 제어 신호(SW1G)가 인에이블된 경우, 제1 파워 스위치(SW12)는 턴온되어 제1 IP(410a) 또는 제2 IP(410b)를 제1 및 제2 파워 레일들(PR1, PR2) 모두에 연결시킬 수 있다.
제어 로직(420)은 제1 및 제2 IP들의 동작 상태들 및 동작 주파수들을 기초로 제1 및 제2 파워 게이팅 신호들(S1G, S2G) 및 제1 파워 제어 신호(S12G)를 생성하고, 제1 및 제2 전압들의 전압 레벨들을 제어하기 위한 전압 제어 신호를 생성할 수 있다. 일 실시예에서, 제1 IP(410a)가 액티브 상태이고 제2 IP(410b)가 유휴 상태인 경우, 제1 IP(410a)의 동작 주파수가 기준 주파수보다 높거나 제1 IP(410a)의 동작 전압이 제1 전압 레귤레이터(210a)가 제공하는 제1 전압보다 크면, 제1 파워 제어 신호(S12G)가 인에이블되어, 제1 파워 스위치(SW12)가 턴온될 수 있다. 이때, 제1 파워 제어 신호(S12G)가 인에이블되는 경우, 제1 전압 및 제2 전압의 전압 레벨들은 동일할 수 있다.
도 16은 본 개시의 일 실시예에 따른 전자 장치(80)를 나타내는 블록도이다.
도 16을 참조하면, 전자 장치(80)는 PMIC(200), 메모리 장치(500) 및 AP(600)를 포함할 수 있다. 메모리 장치(500)는 제1 전압 영역(510a) 및 제2 전압 영역(510b)을 포함할 수 있고, PMIC(200)는 제1 전압 영역(510a)에 대응하는 제1 전압 레귤레이터(210a) 및 제2 전압 영역(510b)에 대응하는 제2 전압 레귤레이터(210b)를 포함할 수 있다.
메모리 장치(500)는 제1 및 제2 파워 게이팅 스위치들(SW1, SW2)을 더 포함할 수 있다. 제1 파워 게이팅 스위치(SW1)는 제1 파워 레일(PR1)과 제1 전압 영역(510a) 사이에 배치되고, 제1 파워 게이팅 신호(S1G)에 응답하여 제1 파워 레일(PR1)과 제1 전압 영역(510a)을 전기적으로 연결할 수 있다. 제2 파워 게이팅 스위치(SW2)는 제2 파워 레일(PR2)과 제2 전압 영역(510b) 사이에 배치되고, 제2 파워 게이팅 신호(S2G)에 응답하여 제2 파워 레일(PR2)과 제2 전압 영역(510b)을 전기적으로 연결할 수 있다.
또한, 메모리 장치(500)는 제1 파워 스위치(SW12)를 더 포함할 수 있다. 제1 파워 스위치(SW12)는 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이에 배치되고, 제1 파워 제어 신호(S12G)에 응답하여 제1 파워 레일(PR1)과 제2 파워 레일(PR2)을 전기적으로 연결할 수 있다. 예를 들어, 제1 전압 영역(510a)은 액티브 상태고, 제2 전압 영역(510b)이 유휴 상태인 경우, 제1 파워 스위치(SW12)는 선택적으로 턴온될 수 있다. 이에 따라, 제1 및 제2 전압 레귤레이터들(210a, 210b)로부터 제1 전압 영역(510a)에 전원이 공급될 수 있다.
메모리 장치(500)는 메모리 동작에 관련된 다양한 회로 블록들을 포함할 수 있는데, 제1 전압 영역(510a)은 다양한 회로 블록들 중 일부를 포함할 수 있고, 제2 전압 영역(510b)은 다양한 회로 블록들 중 다른 일부를 포함할 수 있다. 예를 들어, 제1 전압 영역(510a)은 메모리 장치(500)에 기입될 데이터 및 메모리 장치(500)로부터 독출된 데이터를 전달하는 하나 이상의 데이터 처리 블록들을 포함할 수 있다. 예를 들어, 제2 전압 영역(510b)은 제1 전압 영역(510a)에 포함된 데이터 처리 블록들을 제어하기 위한 적어도 하나의 제어 블록을 포함할 수 있다.
일 실시예에서, 제1 전압 영역(510a)은 동작 모드에 따라 제1 전압 레귤레이터(210a)로부터 수신한 제1 전압(V1)을 수신하거나, 제1 및 제2 전압 레귤레이터들(210a, 210b)로부터 제1 전압(V1) 보다 높은 전압을 수신할 수 있다. 예를 들어, 제1 전압 영역(510a)이 로우 파워 모드인 경우, 제1 파워 제어 신호(S12G)는 디스에이블될 수 있고, 이에 따라, 제1 파워 스위치(SW12)가 턴오프될 수 있다. 예를 들어, 제1 전압 영역(510a)이 노멀 파워 모드인 경우, 다시 말해, 제1 전압 영역(510a)이 제1 전압(V1) 보다 높은 동작 전압을 필요로 하는 경우, 제1 파워 제어 신호(S12G)는 인에이블될 수 있고, 이에 따라, 제1 파워 스위치(SW12)가 턴온될 수 있다.
AP(600)는 제어 로직(610)을 포함할 수 있고, 제어 로직(610)은 제1 및 제2 파워 게이팅 신호들(S1G, S2G), 제1 파워 제어 신호(S12G) 및 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 및 제2 파워 게이팅 신호들(S1G, S2G), 제1 파워 제어 신호(S12G) 및 제1 및 제2 전압 제어 신호들(VCS1, VCS2)을 생성하는 제어 로직은 메모리 장치(500) 내에 포함될 수도 있다.
도 17은 본 발명의 실시예에 따른 전자 장치(90)를 나타내는 블록도이다.
도 17을 참조하면, 전자 장치(90)는 PMIC(700) 및 AP(800)를 포함할 수 있고, AP(800)는 본 개시의 상술된 실시예들에 따른 멀티코어 프로세서(810)를 포함할 수 있다. 멀티코어 프로세서(810)는 각종 프로그램들을 실행함으로써 AP(800)의 기능을 제어할 수 있다. PMIC(700)는 복수의 전압 레귤레이터들(710)을 포함할 수 있고, 복수의 전압 레귤레이터들(710)은 멀티코어 프로세서(810) 내의 복수의 코어들에 각각 대응할 수 있다. 이로써, PMIC(700)는 퍼-코어 동적 전압 관리 기능을 지원할 수 있다.
AP(800)는 모뎀 모듈(840)을 더 포함할 수 있고, 이에 따라, AP(800)는 ModAP(ModemAP)로 지칭될 수 있다. AP(800)는 SoC로 구현될 수 있고, 다양한 종류의 회로 블록들을 더 포함할 수 있다. 일 예로서, AP(800)는 PLL(820), 내부 메모리(830)를 더 포함할 수 있다. 또한, AP(800)는 GNSS(Global Navigation Satellite System) 모듈(850) 및 다른 종류의 통신을 수행하는 모듈의 일 예로서 NFC(near field communication) 모듈(860)을 더 포함할 수 있다. 도 17에 도시된 구성 요소들 이외에도, AP(800)는 WLAN, BT 등을 포함한 다양한 종류의 통신 모듈들을 더 포함할 수도 있을 것이다. AP(800)에 포함된 구성 요소들은 버스(870)로 통신할 수 있다.
내부 메모리(830)에는 AP(800)의 동작을 제어하기 위한 각종 프로그램들이 저장될 수 있으며, 멀티코어 프로세서(810), 모뎀 모듈(840) 내에 구비되는 프로세서, GNSS 모듈(850) 내에 구비되는 프로세서 등 다양한 종류의 프로세서들에 의해 상기 프로그램이 실행될 수 있을 것이다. PLL(820)은 클록 생성기를 포함할 수 있고, PLL(820)은 모뎀 모듈(840), GNSS 모듈(850) 및 NFC 모듈(860)로 출력 클록을 제공할 수 있다. 또한, 도 17에는 하나의 PLL(820)이 AP(800)에 구비되는 것으로 도시되었으나, 다수의 PLL들이 AP(800)에 구비될 수도 있다. PLL(820)은 퍼-코어 동적 주파수 관리 기능을 지원할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 적어도 제1 코어 및 제2 코어를 포함하는 복수의 코어들;
    제1 전압을 전달하는 제1 파워 레일과 상기 제1 코어 사이에 배치되고, 제1 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제1 파워 게이팅 스위치;
    제2 전압을 전달하는 제2 파워 레일과 상기 제2 코어 사이에 배치되고, 제2 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제2 파워 게이팅 스위치; 및
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제1 파워 게이팅 스위치 또는 상기 제2 파워 게이팅 스위치가 상기 제1 및 제2 파워 레일들 모두에 연결되도록 제1 파워 제어 신호에 응답하여 선택적으로 턴온되는 제1 파워 스위치를 포함하는 시스템 온 칩.
  2. 제1항에 있어서,
    상기 제1 코어가 액티브(active) 상태이고 상기 제2 코어가 유휴(idle) 상태인 경우,
    상기 제1 파워 게이팅 스위치는 턴온되어, 상기 제1 파워 레일과 상기 제1 코어를 전기적으로 연결시키고,
    상기 제2 파워 게이팅 스위치는 턴오프되어, 상기 제2 파워 레일과 상기 제2 코어에 전기적으로 절연시키는 것을 특징으로 하는 시스템 온 칩.
  3. 제1항에 있어서,
    상기 제1 코어가 액티브 상태이고 상기 제2 코어가 유휴 상태인 경우,
    상기 제1 코어의 동작 주파수가 기준 주파수보다 높거나 상기 제1 코어의 동작 전압이 상기 제1 전압보다 크면,
    상기 제1 파워 제어 신호가 인에이블되어, 상기 제1 파워 스위치가 턴온되는 것을 특징으로 하는 시스템 온 칩.
  4. 제1항에 있어서,
    상기 제1 파워 제어 신호가 인에이블되는 경우, 상기 제1 전압 및 상기 제2 전압의 전압 레벨들은 동일한 것을 특징으로 하는 시스템 온 칩.
  5. 제1항에 있어서,
    상기 제1 전압 및 상기 제2 전압의 전압 레벨들은 상기 제1 코어 및 상기 제2 코어의 동작 상태들, 동작 주파수들, 워크로드들 중 적어도 하나에 따라 가변되는 것을 특징으로 하는 시스템 온 칩.
  6. 제1항에 있어서,
    상기 제1 및 제2 파워 게이팅 신호들 및 상기 제1 파워 제어 신호는, 상기 제1 및 제2 코어들의 동작 상태들, 동작 주파수들 및 워크로드들 중 적어도 하나에 따라 제어되는 것을 특징으로 하는 시스템 온 칩.
  7. 제1항에 있어서,
    상기 제1 및 제2 코어들의 동작 상태들 및 동작 주파수들을 기초로, 상기 제1 및 제2 파워 게이팅 신호들 및 상기 제1 파워 제어 신호를 생성하도록 구성된 제어 로직을 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  8. 제1항에 있어서,
    상기 제1 전압 및 상기 제2 전압의 전압 레벨들을 제어하기 위한 전압 제어 신호를 생성하도록 구성된 제어 로직을 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  9. 제8항에 있어서,
    상기 제어 로직은, 생성된 상기 전압 제어 신호를 상기 시스템 온 칩의 외부에 배치된 PMIC(Power Management Integrated Circuit)에 칩간 통신으로 제공하는 것을 특징으로 하는 시스템 온 칩.
  10. 제8항에 있어서,
    상기 제1 코어에 대응하며, 상기 제1 파워 레일에 상기 제1 전압을 제공하도록 구성된 제1 전압 레귤레이터; 및
    상기 제2 코어에 대응하며, 상기 제2 파워 레일에 상기 제2 전압을 제공하도록 구성된 제2 전압 레귤레이터를 더 포함하고,
    상기 제어 로직은, 생성된 상기 전압 제어 신호를 상기 제1 및 제2 전압 레귤레이터들에 온-칩 통신으로 제공하는 것을 특징으로 하는 시스템 온 칩.
  11. 제1항에 있어서,
    상기 복수의 코어들은 제3 코어 및 제4 코어를 더 포함하고,
    상기 시스템 온 칩은,
    제3 전압을 전달하는 제3 파워 레일과 상기 제3 코어 사이에 배치되고, 제3 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제3 파워 게이팅 스위치; 및
    제4 전압을 전달하는 제4 파워 레일과 상기 제4 코어 사이에 배치되고, 제4 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제4 파워 게이팅 스위치를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  12. 제11항에 있어서,
    상기 제2 파워 레일과 상기 제3 파워 레일 사이에 연결되고, 상기 제2 파워 게이팅 스위치 또는 상기 제3 파워 게이팅 스위치가 상기 제2 및 제3 파워 레일들 모두에 연결되도록 제2 파워 제어 신호에 응답하여 선택적으로 턴온되는 제2 파워 스위치;
    상기 제3 파워 레일과 상기 제4 파워 레일 사이에 연결되고, 상기 제3 파워 게이팅 스위치 또는 상기 제4 파워 게이팅 스위치가 상기 제3 및 제4 파워 레일들 모두에 연결되도록 제3 파워 제어 신호에 응답하여 선택적으로 턴온되는 제3 파워 스위치; 및
    상기 제4 파워 레일과 상기 제1 파워 레일 사이에 연결되고, 상기 제4 파워 게이팅 스위치 또는 상기 제1 파워 게이팅 스위치가 상기 제4 및 제1 파워 레일들 모두에 연결되도록 제4 파워 제어 신호에 응답하여 선택적으로 턴온되는 제4 파워 스위치를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  13. 제12항에 있어서,
    상기 제1 코어가 액티브 상태이고 상기 제2 내지 제4 코어들이 유휴 상태인 경우,
    상기 제1 코어의 동작 주파수가 제1 기준 주파수보다 높고 제2 기준 주파수보다 높지 않으면, 상기 제2 및 제4 파워 스위치들 중 하나를 턴온시키고,
    상기 제1 코어의 동작 주파수가 상기 제2 기준 주파수보다 높으면, 상기 제2 및 제4 파워 스위치들을 모두 턴온시키는 것을 특징으로 하는 시스템 온 칩.
  14. 제12항에 있어서,
    상기 제1 파워 레일과 상기 제3 파워 레일 사이에 연결되고, 상기 제1 파워 게이팅 스위치 또는 상기 제3 파워 게이팅 스위치가 상기 제1 및 제3 파워 레일들 모두에 연결되도록 제5 파워 제어 신호에 응답하여 선택적으로 턴온되는 제5 파워 스위치; 및
    상기 제2 파워 레일과 상기 제4 파워 레일 사이에 연결되고, 상기 제2 파워 게이팅 스위치 또는 상기 제4 파워 게이팅 스위치가 상기 제2 및 제4 파워 레일들 모두에 연결되도록 제6 파워 제어 신호에 응답하여 선택적으로 턴온되는 제6 파워 스위치를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  15. 제12항에 있어서,
    상기 제1 파워 스위치는 상기 제1 코어 및 상기 제2 코어 사이에 배치되고,
    상기 제2 파워 스위치는 상기 제2 코어 및 상기 제3 코어 사이에 배치되며,
    상기 제3 파워 스위치는 상기 제3 코어 및 상기 제4 코어 사이에 배치되고,
    상기 제4 파워 스위치는 상기 제4 코어와 상기 제1 코어 사이에 배치되는 것을 특징으로 하는 시스템 온 칩.
  16. 제1항에 있어서,
    상기 제1 파워 스위치는 상기 제1 코어 및 상기 제2 코어 사이에 배치되는 것을 특징으로 하는 시스템 온 칩.
  17. 제1 파워 레일에 제1 전압을 제공하도록 구성된 제1 전압 레귤레이터;
    제2 파워 레일에 제2 전압을 제공하도록 구성된 제2 전압 레귤레이터;
    적어도 제1 코어 및 제2 코어를 포함하는 복수의 코어들;
    상기 제1 파워 레일과 상기 제1 코어 사이에 배치되고, 제1 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제1 파워 게이팅 스위치;
    상기 제2 파워 레일과 상기 제2 코어 사이에 배치되고, 제2 파워 게이팅 신호에 응답하여 선택적으로 턴온되는 제2 파워 게이팅 스위치; 및
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제1 파워 게이팅 스위치 또는 상기 제2 파워 게이팅 스위치가 상기 제1 및 제2 파워 레일들 모두에 연결되도록 제1 파워 제어 신호에 응답하여 선택적으로 턴온되는 제1 파워 스위치를 포함하는 전자 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 전압 레귤레이터들, 상기 복수의 코어들, 상기 제1 및 제2 파워 게이팅 스위치들, 및 상기 제1 파워 스위치는 동일 칩에 구현되는 것을 특징으로 하는 전자 장치.
  19. 제17항에 있어서,
    상기 제1 및 제2 전압 레귤레이터들은 제1 칩에 구현되고,
    상기 복수의 코어들, 상기 제1 및 제2 파워 게이팅 스위치들, 및 상기 파워 스위치는 제2 칩에 구현되는 것을 특징으로 하는 전자 장치.
  20. 제1 IP(Intellectual Property);
    제2 IP;
    제1 파워 레일을 통해 상기 제1 IP와 연결되어, 상기 제1 IP에 제1 전압을 제공하도록 구성된 제1 전압 레귤레이터;
    제2 파워 레일을 통해 상기 제2 IP와 연결되어, 상기 제2 IP에 제2 전압을 제공하도록 구성된 제2 전압 레귤레이터; 및
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 파워 제어 신호에 따라 구동되는 파워 스위치를 포함하고,
    상기 파워 제어 신호가 인에이블된 경우, 상기 파워 스위치는 턴온되어, 상기 제1 IP 또는 상기 제2 IP를 상기 제1 및 제2 파워 레일들 모두에 연결시키는 것을 특징으로 하는 전자 장치.
KR1020190094022A 2019-08-01 2019-08-01 시스템 온 칩 및 이를 포함하는 전자 장치 Pending KR20210015332A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190094022A KR20210015332A (ko) 2019-08-01 2019-08-01 시스템 온 칩 및 이를 포함하는 전자 장치
US16/845,661 US11467652B2 (en) 2019-08-01 2020-04-10 System on chip and electronic device including the same
CN202010338322.2A CN112306950A (zh) 2019-08-01 2020-04-26 片上系统和包括该片上系统的电子器件
US17/943,857 US12181950B2 (en) 2019-08-01 2022-09-13 System on chip and electronic device including the same
US18/953,903 US20250076963A1 (en) 2019-08-01 2024-11-20 System on chip and electronic device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190094022A KR20210015332A (ko) 2019-08-01 2019-08-01 시스템 온 칩 및 이를 포함하는 전자 장치

Publications (1)

Publication Number Publication Date
KR20210015332A true KR20210015332A (ko) 2021-02-10

Family

ID=74258807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190094022A Pending KR20210015332A (ko) 2019-08-01 2019-08-01 시스템 온 칩 및 이를 포함하는 전자 장치

Country Status (3)

Country Link
US (3) US11467652B2 (ko)
KR (1) KR20210015332A (ko)
CN (1) CN112306950A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102671340B1 (ko) * 2023-01-02 2024-05-31 주식회사 잇다반도체 시스템 온 칩 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210015332A (ko) * 2019-08-01 2021-02-10 삼성전자주식회사 시스템 온 칩 및 이를 포함하는 전자 장치
US20240310888A1 (en) * 2023-03-15 2024-09-19 Qualcomm Incorporated Recovery circuit for power failure on automotive power management integrated circuit (pmic) devices

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7155617B2 (en) 2002-08-01 2006-12-26 Texas Instruments Incorporated Methods and systems for performing dynamic power management via frequency and voltage scaling
US7966511B2 (en) 2004-07-27 2011-06-21 Intel Corporation Power management coordination in multi-core processors
US7526674B2 (en) * 2005-12-22 2009-04-28 International Business Machines Corporation Methods and apparatuses for supplying power to processors in multiple processor systems
US8327158B2 (en) 2006-11-01 2012-12-04 Texas Instruments Incorporated Hardware voting mechanism for arbitrating scaling of shared voltage domain, integrated circuits, processes and systems
US7737740B2 (en) * 2007-04-26 2010-06-15 Freescale Semiconductor, Inc. Integrated circuit with a programmable delay and a method thereof
US8930733B2 (en) 2009-06-12 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Separating power domains of central processing units
KR101835615B1 (ko) 2010-05-07 2018-03-09 삼성전자주식회사 시스템 온 칩, 이를 포함하는 장치들, 및 상기 시스템 온 칩의 전력 제어 방법
WO2013032753A2 (en) 2011-08-26 2013-03-07 The Trustees Of Columbia University In The City Of New York Systems and methods for switched-inductor integrated voltage regulators
US9134787B2 (en) * 2012-01-27 2015-09-15 Nvidia Corporation Power-gating in a multi-core system without operating system intervention
US9851768B2 (en) * 2012-04-20 2017-12-26 Hewlett Packard Enterprise Development Lp Voltage regulator control system
KR102128140B1 (ko) 2013-04-11 2020-06-29 라이온 세미컨덕터 인크. 하이브리드 전압 조정기를 제공하기 위한 장치, 시스템들 및 방법들
KR102456266B1 (ko) * 2013-07-16 2022-10-18 라이온 세미컨덕터 인크. 재구성 가능한 전력 조정기
WO2015031055A1 (en) 2013-08-29 2015-03-05 International Business Machines Corporation Passgate strength calibration techniques for voltage regulators
US20150268678A1 (en) 2014-03-19 2015-09-24 Qualcomm Incorporated System and method for current management in a portable device
US9705554B2 (en) * 2014-07-01 2017-07-11 Skyworks Solutions, Inc. Circuits, devices and methods for achieving fast changes in voltage regulator outputs
KR102169692B1 (ko) 2014-07-08 2020-10-26 삼성전자주식회사 멀티-코어 프로세서를 포함하는 시스템 온 칩 및 그것의 동적 전력 관리 방법
KR102252643B1 (ko) * 2014-10-20 2021-05-17 삼성전자주식회사 시스템 온 칩의 전원 경로 제어기
US10234930B2 (en) 2015-02-13 2019-03-19 Intel Corporation Performing power management in a multicore processor
US10234932B2 (en) * 2015-07-22 2019-03-19 Futurewei Technologies, Inc. Method and apparatus for a multiple-processor system
US9785161B2 (en) * 2015-08-24 2017-10-10 University Of Rochester Heterogeneous method for energy efficient distribution of on-chip power supplies and power network on-chip system for scalable power delivery
US9625924B2 (en) 2015-09-22 2017-04-18 Qualcomm Incorporated Leakage current supply circuit for reducing low drop-out voltage regulator headroom
US20170308153A1 (en) * 2016-04-25 2017-10-26 Mediatek Inc. Power delivery system for multicore processor chip
US10014869B1 (en) * 2017-03-08 2018-07-03 Qualcomm Incorporated Fractional clock generator with ramp control including fixed time interval and coarse/fine frequency change steps
CN106873696B (zh) * 2017-03-20 2018-03-20 东南大学 一种自适应快速电源电压调节系统
US10529407B2 (en) * 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
US10955905B2 (en) * 2018-04-11 2021-03-23 North Sea Investment Company Ltd. Apparatus for true power shedding via switchable electrical connections
US10725873B2 (en) * 2018-06-01 2020-07-28 Arm Limited Lockstep processing systems and methods
US10955899B2 (en) * 2018-06-20 2021-03-23 Intel Corporation System, apparatus and method for responsive autonomous hardware performance state control of a processor
DE102018217445A1 (de) * 2018-10-11 2020-04-16 Dialog Semiconductor (Uk) Limited Zweistufige Batterieladevorrichtung
US11656676B2 (en) * 2018-12-12 2023-05-23 Intel Corporation System, apparatus and method for dynamic thermal distribution of a system on chip
US11177729B2 (en) * 2019-04-16 2021-11-16 Nxp Usa, Inc. Adaptive and efficient standby power supply scheme for next generation low power automotive systems
KR20210015332A (ko) * 2019-08-01 2021-02-10 삼성전자주식회사 시스템 온 칩 및 이를 포함하는 전자 장치
WO2022060746A1 (en) * 2020-09-17 2022-03-24 Novo Space, Co. Disaggregated fault tolerant backplane

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102671340B1 (ko) * 2023-01-02 2024-05-31 주식회사 잇다반도체 시스템 온 칩 장치
WO2024147457A1 (ko) * 2023-01-02 2024-07-11 주식회사 잇다반도체 시스템 온 칩 장치

Also Published As

Publication number Publication date
CN112306950A (zh) 2021-02-02
US20230004210A1 (en) 2023-01-05
US12181950B2 (en) 2024-12-31
US20250076963A1 (en) 2025-03-06
US11467652B2 (en) 2022-10-11
US20210034138A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
US10429913B2 (en) Controlling power delivery to a processor via a bypass
US7814343B2 (en) Semiconductor integrated circuit for reducing power consumption and enhancing processing speed
US20250076963A1 (en) System on chip and electronic device including the same
US7671456B2 (en) Power management integrated circuit
US7028196B2 (en) System, method and apparatus for conserving power consumed by a system having a processor integrated circuit
US6765434B2 (en) Semiconductor integrated circuit device
US11940855B2 (en) Apparatus and method for dynamic reallocation of processor power by throttling processor to allow an external device to operate
US20220197519A1 (en) Multi-level memory system power management apparatus and method
KR20080039531A (ko) 집적 회로용 전력 관리 장치 및 컴퓨팅 시스템
US12164355B2 (en) Apparatus and method to reduce standby power for systems in battery mode with a connected bus powered device
US12242315B2 (en) Thermal management in horizontally or vertically stacked dies
US12348061B2 (en) Power delivery architecture for high power portable devices
JP2022036904A (ja) エネルギー効率の良いコア電圧選択装置及び方法
US12222790B2 (en) Power management for Universal Serial Bus (USB) type-C port
US11927982B2 (en) Keeper-free integrated clock gate circuit
US11954501B2 (en) Apparatus and method for restoring a password-protected endpoint device to an operational state from a low power state
JP2022097390A (ja) 動的ｕｓｂ－ｃモード選択ｏｓｐｍポリシー方法及び装置
JP2022548483A (ja) 低オーバーヘッド広帯域幅再構成可能な相互接続装置及び方法
US20140089687A1 (en) Power management integrated circuit
HK1158340B (en) Power delivery and power management of many-core processors

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20190801

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220801

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20190801

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240615

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20250225

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

PX0701 Decision of registration after re-examination

Patent event date: 20250527

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

X701 Decision to grant (after re-examination)