KR20210008804A - Semiconductor package - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 239000000463 material Substances 0.000 claims abstract description 34
- 239000000853 adhesive Substances 0.000 claims abstract description 27
- 230000001070 adhesive effect Effects 0.000 claims abstract description 27
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 20
- 239000000956 alloy Substances 0.000 claims abstract description 20
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 69
- 239000002346 layers by function Substances 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 52
- 239000002184 metal Substances 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 29
- 229910052802 copper Inorganic materials 0.000 claims description 24
- 229910052759 nickel Inorganic materials 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- 229910052737 gold Inorganic materials 0.000 claims description 20
- 229910052763 palladium Inorganic materials 0.000 claims description 18
- 229910000765 intermetallic Inorganic materials 0.000 claims description 17
- 229910052709 silver Inorganic materials 0.000 claims description 13
- 239000012790 adhesive layer Substances 0.000 claims description 12
- 239000002131 composite material Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910052718 tin Inorganic materials 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000007747 plating Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000004734 Polyphenylene sulfide Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229920006336 epoxy molding compound Polymers 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229920000069 polyphenylene sulfide Polymers 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- -1 PolyButylene Polymers 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920001748 polybutylene Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있는, 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, a main component of the lead frame is composed of Al to reduce the weight and reduce the manufacturing cost, and the electrical connection characteristics by applying a functional layer of a metal material with good light and good electrical conductivity to the lead frame. It is related to a semiconductor package, which can improve thermal stability and reduce manufacturing cost.
일반적으로, 반도체 패키지는, 도 1에 도시된 바와 같이, 반도체 칩(10), Cu로 구성되는 리드프레임(20) 및 봉지재(50)로 몰딩된 하우징을 포함하여 구성되며, 반도체 칩(10)은 리드프레임 패드(21) 상에 부착되고, 리드프레임 리드(22)와는 Ag로 구성되는 도금층(40)을 개재하여 신호선인 본딩 와이어(30)에 의해 반도체 칩(10)의 패드(11)와 전기적으로 연결된다.In general, a semiconductor package, as shown in FIG. 1, includes a
한편, 리드프레임(20)이 Cu로 구성되어, 본딩 와이어(30)와 리드프레임 리드(22)의 전기적 연결시 추가적인 도금층(40)을 개재 형성하여야 한다.Meanwhile, since the lead frame 20 is made of Cu, an
이에, 경량화가 어려우며 제조단가가 증가하고, 열화시 도금층(40)에 의한 불안정한 전기적 연결에 의해 단선이 발생할 가능성이 있다.Accordingly, it is difficult to reduce weight and increase the manufacturing cost, and there is a possibility that a disconnection may occur due to unstable electrical connection by the plating
따라서, 소형화되고 경량화되는 스마트기기에 적용되는 반도체 패키지 특성상, 전기적 전도성이 양호하고 접합하여 안정적으로 전기적으로 연결할 수 있도록 재질과 구조를 개선할 필요성이 제기된다.Accordingly, due to the characteristics of a semiconductor package applied to a miniaturized and lightweight smart device, there is a need to improve the material and structure so that the electrical conductivity is good and can be bonded and electrically connected stably.
본 발명의 사상이 이루고자 하는 기술적 과제는, 소형화되고 경량화되는 스마트기기에 적용되는 반도체 패키지에 부합하여, 전기적 전도성이 양호하고 접합하여 안정적으로 전기적으로 연결할 수 있도록 재질과 구조를 개선할 수 있는, 반도체 패키지를 제공하는 데 있다.The technical task to be achieved by the idea of the present invention is a semiconductor package that is suitable for a semiconductor package applied to a smart device that is miniaturized and lightweight, has good electrical conductivity, and can improve materials and structures so that it can be reliably electrically connected by bonding. It is in providing the package.
전술한 목적을 달성하고자, 본 발명은, 반도체칩을 탑재하기 위한 하나 이상의 패드와 하나 이상의 리드로 구성되는 리드프레임을 준비하는 단계, 하나 이상의 상기 반도체칩을 준비하는 단계, 상기 반도체칩을 상기 리드프레임 패드에 탑재하기 위한 접착제를 상기 리드프레임 패드 상에 형성하는 단계, 상기 반도체칩과 상기 리드프레임을 전기적으로 연결하기 위한 신호선을 형성하는 단계, 및 상기 반도체칩과 상기 리드프레임을 보호하기 위한 봉지재가 충진된 하우징을 형성하는 단계를 포함하여 제조되며, 상기 리드프레임의 패드 및 리드 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention provides a step of preparing a lead frame consisting of one or more pads and one or more leads for mounting a semiconductor chip, preparing one or more of the semiconductor chips, the semiconductor chip being the lead Forming an adhesive for mounting on the frame pad on the leadframe pad, forming a signal line for electrically connecting the semiconductor chip and the leadframe, and sealing for protecting the semiconductor chip and the leadframe It is manufactured including the step of forming a housing filled with ash, and at least one of the pads and leads of the lead frame is composed of a single Al material, or an alloy containing 50% or more of Al components based on the total weight ratio of the lead frame It provides a semiconductor package consisting of.
여기서, 상기 접착제는, 전도성 접착제 또는 비전도성 접착제일 수 있다.Here, the adhesive may be a conductive adhesive or a non-conductive adhesive.
또한, 상기 봉지재는 EMC, PPS 또는 PBT 소재를 포함할 수 있다.In addition, the encapsulant may include EMC, PPS or PBT material.
또한, 상기 리드프레임 리드는 상기 봉지재 양측면으로 연장되어 돌출 형성되거나, 상기 봉지재의 측면과 동일한 평면 상에 위치하도록 형성될 수 있다.In addition, the lead frame lead may extend to both side surfaces of the encapsulant to protrude, or may be formed to be positioned on the same plane as the side surfaces of the encapsulant.
이때, 상기 리드프레임의 표면에 기능층이 적층 형성될 수 있다.In this case, a functional layer may be laminated on the surface of the lead frame.
여기서, 상기 기능층은 Ni로 구성될 수 있다.Here, the functional layer may be composed of Ni.
또한, 상기 기능층은 상이한 금속의 2층 이상으로 적층 구성될 수 있다.In addition, the functional layer may be laminated with two or more layers of different metals.
이때, 상기 기능층은 Ni층과 Cu층으로 적층 구성될 수 있다.In this case, the functional layer may be composed of a Ni layer and a Cu layer.
또한, 상기 기능층은 상기 리드프레임의 상면, 하면 또는 상하면 양측에 적층 형성될 수 있다.In addition, the functional layer may be laminated on both sides of the upper surface, the lower surface, or the upper and lower surfaces of the lead frame.
또한, 상기 기능층은 상기 리드프레임의 표면 일부영역만을 커버할 수 있다.In addition, the functional layer may cover only a partial area of the surface of the lead frame.
또한, 상기 기능층의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성될 수 있다.In addition, the uppermost functional layer in the stacked configuration of the functional layer may be composed of Au or Pd.
또한, 상기 리드프레임과 상기 신호선이 연결되는 영역에는 상기 기능층이 형성되지 않을 수 있다.In addition, the functional layer may not be formed in a region where the lead frame and the signal line are connected.
또한, 상기 리드프레임의 두께는 0.1㎜ 내지 3.0㎜일 수 있다.In addition, the lead frame may have a thickness of 0.1 mm to 3.0 mm.
또한, 상기 신호선은, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는 전도성 와이어일 수 있다.In addition, the signal line may be a conductive wire composed of a single material of Au, Al, Pd, and Cu, or an alloy containing 50% or more of any one component of Au, Al, Pd, and Cu. .
여기서, 상기 전도성 와이어는 상기 칩 패드와 상기 리드프레임 리드에 초음파 본딩 또는 초음파 웰딩에 의해 본딩될 수 있다.Here, the conductive wire may be bonded to the chip pad and the leadframe lead by ultrasonic bonding or ultrasonic welding.
한편, 상기 신호선은, 클립 구조체로 이루어질 수 있다.Meanwhile, the signal line may be formed of a clip structure.
여기서, 상기 클립 구조체는 형상을 유지하는 주금속층과, 상기 주금속층과 상이한 재질의 금속으로 이루어지고 상기 주금속층의 일측면 또는 양측면에 적층 형성되는 기능층으로 구성될 수 있다.Here, the clip structure may include a main metal layer that maintains its shape, and a functional layer formed of a metal of a material different from that of the main metal layer, and laminated on one side or both sides of the main metal layer.
이때, 상기 기능층의 두께는 상기 주금속층의 두께보다 상대적으로 얇게 형성될 수 있다.In this case, the thickness of the functional layer may be formed relatively thinner than the thickness of the main metal layer.
또한, 상기 주금속층은, Al 단일 재질로 구성되거나, 상기 주금속층의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다.In addition, the main metal layer may be composed of a single Al material, or may be composed of an alloy containing 50% or more of the Al component based on the total weight ratio of the main metal layer.
한편, 전술한 기능층은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 상기 기능층의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성될 수 있다.Meanwhile, the above-described functional layer is composed of a single material of any one of Cu, Ni, and Sn, or an alloy containing 50% or more of any one component of Cu, Ni, and Sn based on the total weight ratio of the functional layer. Can be.
또한, 상기 주금속층과 상기 기능층 사이에 개재되어 상호 접합시키는 접합층을 더 포함하고, 상기 접합층은 Ni 또는 Ti로 구성될 수 있다.Further, a bonding layer interposed between the main metal layer and the functional layer to bond to each other may be further included, and the bonding layer may be formed of Ni or Ti.
한편, 상기 리드프레임의 패드는, 상부, 하부 또는 상하부 모두에 1층 이상의 금속패턴층이 형성된 하나 이상의 절연기판일 수 있다.Meanwhile, the pads of the lead frame may be one or more insulating substrates in which one or more metal pattern layers are formed on both upper, lower, or upper and lower portions.
여기서, 상기 리드프레임의 패드는 하우징으로부터 일부 또는 전부가 노출될 수 있다.Here, the pad of the lead frame may be partially or entirely exposed from the housing.
또한, 상기 반도체칩의 하부면은 금속층이 증착되어 있으며, 상기 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.In addition, a metal layer is deposited on the lower surface of the semiconductor chip, and the metal layer is composed of a single material of any one of Cu, Ag, Ni, Pd, Au, and Al, or Cu, Ag, Ni, Pd, Au and Al Any one component may be composed of a composite material containing 50% or more.
또한, 상기 접착제는 솔더 계열의 접착층이고, 상기 접착층은 상기 리드프레임 패드와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성될 수 있다.In addition, the adhesive is a solder-based adhesive layer, and the adhesive layer may be formed in a form in which an intermetallic compound (IMC) is distributed in a predetermined lower area corresponding to a portion adjacent to the lead frame pad.
여기서, 상기 접착층의 금속간 화합물에는 Al이 0.4 내지 40% 포함될 수 있다.Here, the intermetallic compound of the adhesive layer may contain 0.4 to 40% Al.
또한, 상기 리드프레임의 리드는 Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수 있다.In addition, the lead of the lead frame may be composed of a single Cu material, or may be composed of a composite material containing 70% or more of Cu.
또한, 상기 리드프레임의 리드는 상기 리드프레임의 패드와 연결되어 있을 수 있다.In addition, the lead of the lead frame may be connected to the pad of the lead frame.
여기서, 상기 리드프레임의 리드와 상기 리드프레임의 패드는, 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.Here, the lead of the lead frame and the pad of the lead frame may be coupled using a conductive adhesive or an ultrasonic or laser source.
본 발명에 의하면, 리드프레임에 별도의 Ag 도금층없이 신호선을 안정적으로 연결하며, 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있는 효과가 있다.According to the present invention, the signal line is stably connected to the lead frame without a separate Ag plating layer, and the main component of the lead frame is composed of Al to reduce the weight and reduce the manufacturing cost, and lead the functional layer of a metal material with good electrical conductivity. When applied to a frame, electrical connection characteristics are improved, thermal stability is improved, and manufacturing costs are reduced.
도 1은 종래기술에 의한 반도체 패키지의 적층구성을 예시한 것이다.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 적층구성을 도시한 것이다.
도 3은 다양한 기능층이 적용된 반도체 패키지를 도시한 것이다.
도 4는 클립 구조체가 적용된 반도체 패키지를 도시한 것이다.
도 5는 도 4의 클립 구조체를 분리 도시한 것이다.
도 6은 도 4의 클립 구조체 및 리드프레임 리드와 칩 패드의 결합 구조를 각각 예시한 것이다.
도 7 및 8은 본 발명의 다른 실시예에 의한 반도체 패키지의 적층구조를 도시한 것이다.
도 9는 알루미늄의 금속패턴층과 반도체칩을 솔더 계열의 접착제로 접착 시 알루미늄 금속패턴층과 근접한 부분에 해당하는 하부 일정역역에 금속간 화합물(IMC)이 분포된 것을 도시한 것이다.1 illustrates a stacking configuration of a semiconductor package according to the prior art.
2 shows a stacking configuration of a semiconductor package according to an embodiment of the present invention.
3 shows a semiconductor package to which various functional layers are applied.
4 shows a semiconductor package to which a clip structure is applied.
5 is a separate view of the clip structure of FIG. 4.
6 illustrates the clip structure of FIG. 4 and the coupling structure of the lead frame lead and the chip pad, respectively.
7 and 8 illustrate a stacked structure of a semiconductor package according to another embodiment of the present invention.
FIG. 9 shows that when the metal pattern layer of aluminum and the semiconductor chip are bonded with a solder-based adhesive, an intermetallic compound (IMC) is distributed in a certain area below the area close to the aluminum metal pattern layer.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. The present invention may be implemented in various different forms, and is not limited to the embodiments described herein.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 적층구성을 도시한 것이며, 도 3은 다양한 기능층(160)이 적용된 반도체 패키지를 도시한 것이며, 도 4는 클립 구조체(170)가 적용된 반도체 패키지를 도시한 것이며, 도 5는 도 4의 클립 구조체(170)를 분리 도시한 것이고, 도 6은 도 4의 클립 구조체(170) 및 리드프레임 리드(122)와 칩 패드(111)의 결합 구조를 각각 예시한 것이다.FIG. 2 shows a stacked configuration of a semiconductor package according to an embodiment of the present invention, FIG. 3 shows a semiconductor package to which various
도 2 내지 도 6을 참조하여, 본 발명의 실시예에 의한 반도체 패키지를 상술하면 다음과 같다.A semiconductor package according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 6 as follows.
본 발명의 실시예에 의한 반도체 패키지는, 전체적으로, 반도체칩(110)을 탑재하기 위한 하나 이상의 패드(121)와 하나 이상의 리드(122)로 구성되는 리드프레임(120)을 준비하는 단계와, 하나 이상의 반도체칩(110)을 준비하는 단계와, 반도체칩(110)을 리드프레임 패드(121)에 탑재하기 위한 접착제(130)를 리드프레임 패드(121) 상에 형성하는 단계와, 반도체칩(110)과 리드프레임(120)을 전기적으로 연결하기 위한 신호선을 형성하는 단계와, 반도체칩(110)과 리드프레임(120)을 보호하기 위한 봉지재(150)가 충진된 하우징을 형성하는 단계를 포함하여 제조되는 것을 요지로 한다.In the semiconductor package according to the embodiment of the present invention, as a whole, the steps of preparing a
우선, 반도체칩(110)을 탑재하기 위한 하나 이상의 패드(121)와 하나 이상의 리드(122)로 구성되는 리드프레임(120)을 준비한다.First, a
여기서, 리드프레임(120)의 패드(121) 및 리드(122) 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다. Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다. 이를 통해 Al을 주성분으로 하여 경량화하고 제조비용을 절감할 수 있다.Here, at least one of the
또한, 리드프레임(120)의 두께는 0.1㎜ 내지 3.0㎜일 수 있다.In addition, the thickness of the
한편, 리드프레임(120)의 리드(122)는 Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수도 있다.Meanwhile, the
또한, 본 발명의 실시예에 있어서는 리드프레임(120)의 리드(122)는 패드(121)와 이격되어 있는 것을 도시하고 있으나, 이에 한정되는 것은 아니며 리드프레임(120)의 리드(122)는 패드(121)와 연결되어 있을 수 있다. 이 경우, 리드프레임(120)의 리드(122)와 패드(121)는 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.In addition, in the embodiment of the present invention, the
다음, 하나 이상의 반도체칩(110)을 준비한다.Next, one or
참고로, 반도체칩(110)으로서는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체의 IC칩 및 파워칩이 적용될 수 있다.For reference, as the
다음, 반도체칩(110)을 리드프레임 패드(121)에 탑재하기 위한 접착제(130)를 리드프레임 패드(121) 상에 도포하여 형성한다.Next, an adhesive 130 for mounting the
여기서, 접착제(130)는, 전도성 접착제 또는 비전도성 접착제일 수 있으며, 바람직하게는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.Here, the adhesive 130 may be a conductive adhesive or a non-conductive adhesive, and preferably includes a solder series, or may include an Ag or Cu sintering material.
한편, 반도체칩(110)의 하부면은 백메탈(back metal)에 해당하는 금속층이 증착되어 있을 수 있으며, 이러한 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.Meanwhile, a metal layer corresponding to a back metal may be deposited on the lower surface of the
이 때, 접착제(130)는 솔더 계열의 접착층일 수 있으며, 이러한 접착층은 리드프레임 패드(121)와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC; Intermetalic compound)이 분포된 형태로 구성될 수 있다.At this time, the adhesive 130 may be a solder-based adhesive layer, and this adhesive layer is composed of an intermetalic compound (IMC) distributed in a predetermined lower area corresponding to a portion adjacent to the
이러한 접착층의 금속간 화합물(IMC)에는 Al이 0.4 내지 40% 포함될 수 있다.The intermetallic compound (IMC) of the adhesive layer may contain 0.4 to 40% Al.
다음, 반도체칩(110) 상에 신호선 연결을 위한 칩 패드(111)를 형성한다.Next, a
다음, 반도체칩(110)과 리드프레임(120)을 전기적으로 연결하기 위한 신호선을 형성한다. 보다 구체적으로는, 칩 패드(111)와 리드프레임 리드(122)의 일면, 바람직하게는 상면을 전기적으로 연결하기 위한 신호선을 형성한다.Next, a signal line for electrically connecting the
여기서, 도 2 및 도 3에 도시된 바와 같이, 신호선은, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성된, 전도성 와이어(140)로 이루어질 수 있고, 전도성 와이어(140)는 칩 패드(111)와 리드프레임 리드(122)에 초음파 본딩 또는 초음파 웰딩에 의해 본딩될 수 있다.Here, as shown in Figs. 2 and 3, the signal line is composed of a single material of any one of Au, Al, Pd, and Cu, or contains 50% or more of any one of Au, Al, Pd, and Cu. It may be made of a
최종적으로, 반도체칩(110)과 리드프레임(120)을 보호하기 위한 봉지재(150)가 충진된 하우징을 형성하는데, 봉지재는 반도체칩(110) 주변을 몰딩하는 반도체 회로보호용 열경화성 절연체로서, EMC(Epoxy Molding Compound), PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재를 포함할 수 있다.Finally, a housing filled with an
한편, 도 3의 (a) 및 (b)에 도시된 바와 같이, 리드프레임 리드(122)는 봉지재(150) 양측면으로 연장되어 돌출 형성되거나, 도 3의 (c)에 도시된 바와 같이, 봉지재(150)의 측면과 동일한 평면 상에 위치하도록 형성될 수 있다.On the other hand, as shown in (a) and (b) of Figure 3, the
또한, 본 발명의 실시예에 있어서는 리드프레임의 패드(121)가 하우징 내에 위치하여 노출되지 않는 것을 도시하고 있으나, 이에 한정되는 것은 아니며 리드프레임의 패드(121)는 하우징으로부터 일부 또는 전부가 노출될 수 있다.In addition, in the embodiment of the present invention, the
도 3에 도시된 바와 같이, 리드프레임(120)의 표면에 기능층(160)이 적층 형성될 수 있다.As shown in FIG. 3, a
여기서, 도 3의 (a)에 도시된 바와 같이 기능층(160)은 Ni 단일 재질로 구성되거나, 도 3의 (b) 및 (c)에 도시된 바와 같이 기능층(160)은 상이한 금속의 2층 이상으로 적층 구성될 수 있으며, 상이한 금속의 2층 이상으로 적층 구성되는 경우에는 Ni층(161)과 Cu층(162)으로 적층 구성될 수 있다. 또한, 기능층(160)의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성될 수 있다.Here, as shown in Fig. 3 (a), the
한편, 기능층(160)은 리드프레임(120)의 상면 또는 하면에 선택적으로, 또는 상하면 양측에 적층 형성될 수 있다.Meanwhile, the
또한, 도 3의 (b)에 확대도시된 바와 같이, 리드프레임 리드(122)에 별도의 Ag등의 도금층없이 신호선을 안정적으로 연결할 수 있어서, 기능층(160)은 리드프레임 리드(122)의 표면 일부영역만을 커버할 수 있다. 즉, 리드프레임(120)과 신호선이 연결되는 영역, 보다 구체적으로는 리드프레임 리드(122)와 신호선이 연결되는 영역에는 기능층(160)을 형성하지 않고, 리드프레임 리드(122)는 Al로 구성할 수 있다.In addition, as shown enlarged in (b) of FIG. 3, signal lines can be stably connected to the
한편, 도 4 내지 도 6에 도시된 바와 같이, 신호선은, 클립 구조체(170)로 이루어질 수 있다. 이때, 도 4의 (b)에 확대도시된 바와 같이, 클립 구조체(170)는 형상을 유지하는 주금속층(171)과, 주금속층(171)과 상이한 재질의 금속으로 이루어지고 주금속층(171)의 일측면에(도 4의 (b) 참조) 또는 양측면에(도 5의 (a) 참조) 적층 형성되는 기능층(172)으로 구성될 수 있다.Meanwhile, as shown in FIGS. 4 to 6, the signal line may be formed of a
또한, 기능층(172)의 두께는 0.5㎛ 내지 100㎛로 형성되고, 주금속층(171)의 두께는 100㎛ 내지 500㎛로 형성되어, 기능층(172)의 두께는 주금속층(171)의 두께보다 상대적으로 얇게 형성될 수 있고, 분리 제작된 주금속층(171)과 기능층(172)을 압착하여 일체화하거나, 주금속층(171)에 기능층(172)을 도금하여 일체화하여 형성할 수 있다.In addition, the thickness of the
여기서, 도 5의 (b)에 도시된 바와 같이, 주금속층(171)에 기능층(172)을 도금하여 형성하는 경우에 도금 공정을 원활히 수행하기 위해서, 주금속층(171)과 기능층(172) 사이에 개재되어 상호 접합시키는 접합층(173)을 포함할 수 있으며, 이때, 접합층(173)은 0.01㎛ 내지 4㎛ 두께의 Ni 또는 Ti로 구성될 수 있다.Here, as shown in (b) of FIG. 5, in order to smoothly perform the plating process when forming the
또한, 주금속층(171)은, Al 단일 재질로 구성되거나, 주금속층(171)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다. Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다. 이를 통해, Al을 주성분으로 하여 경량화하고 제조비용을 절감할 수 있다.In addition, the
한편, 기능층(160,172)은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 기능층(160,172)의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성될 수 있다. 합금으로 구성되는 경우 나머지는 Al, Ag, Fe, Au, Pd, Ni, Sn, Pb, Al2O3, AlN 및 SiO2 중 어느 하나 이상을 포함할 수도 있다.Meanwhile, the
한편, 도 6에 확대도시된 바와 같이, 클립 구조체(170)의 기능층(172)과 칩 패드(111) 및 리드프레임 리드(122)의 솔더링 접합이 가능하도록 전도성 접착제(180)가 개재되어 고온 솔더링시 기능층(172)의 일부와 전도성 접착제(180)가 혼합되면서 금속간 화합물(IMC)층을 형성하여 양호한 접합 구조를 형성하게 된다.On the other hand, as shown enlarged in FIG. 6, a
이에, 앞선 클립 구조체(170)의 구조에 의해, 전기적 연결특성과 열방출 효율과 열적 안정성이 더욱 향상된 반도체 패키지 구조를 제공할 수 있다.Accordingly, a semiconductor package structure with improved electrical connection characteristics, heat dissipation efficiency, and thermal stability may be provided by the structure of the
도 2 내지 6에 기재된 실시예에서는 리드프레임(120)의 패드(121)와 리드(122)가 Al 단일 재질로 구성되거나 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성하는 것을 기재하였으나, 금속패턴층이 형성된 절연기판으로 구성되는 다른 실시예도 가능하다. In the embodiments described in FIGS. 2 to 6, the
이하에서, 도 7 내지 8을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지의 적층구조에 대해 상세히 설명한다.Hereinafter, a stacked structure of a semiconductor package according to another embodiment of the present invention will be described in detail with reference to FIGS. 7 to 8.
도 7 내지 8는 본 발명의 다른 실시예에 의한 반도체 패키지의 적층구조를 도시한 것으로 리드프레임(120)의 패드(121)를 절연기판으로 구성한 예이다.7 to 8 illustrate a stacked structure of a semiconductor package according to another embodiment of the present invention, and are examples in which the
도 7 내지 8에 도시된 다른 실시예는 도 2 내지 6에 도시된 일 실시예와 비교하여 리드프레임 패드(121)의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.Other embodiments illustrated in FIGS. 7 to 8 are substantially the same as those of the exemplary embodiments illustrated in FIGS. 2 to 6 except for the structure of the
도 7에 도시된 바와 같이 리드프레임 패드(121)는 상부와 하부에 금속패턴층(121-2)이 형성된 하나 이상의 절연기판(121-1)로 구성될 수 있다. 본 실시예에 있어서는 하나 이상의 절연기판(121-1)의 상부와 하부 모두에 금속패턴층(121-2)가 형성되는 것을 도시하고 있으나, 이에 한정되는 것은 아니며, 하나 이상의 절연기판(121-1)의 상부에만 형성될 수도 있고(도 8 참조), 반대로 하부에만 형성될 수도 있다.As shown in FIG. 7, the
금속패턴층(121-2)은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다.The metal pattern layer 121-2 may be composed of a single Al material, or may be composed of an alloy containing 50% or more of Al components based on the total weight ratio of the lead frame.
또한, 전술한 바와 같이, 하나 이상의 절연기판(121-1)과 금속패턴층(121-2)으로 구성된 리드프레임의 패드(121)는 하우징으로부터 일부 또는 전부가 노출될 수 있다.In addition, as described above, the
또한, 반도체칩(110)의 하부면은 백메탈(back metal, BM)에 해당하는 금속층이 증착되어 있을 수 있으며, 이러한 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.In addition, a metal layer corresponding to a back metal (BM) may be deposited on the lower surface of the
이 때, 반도체칩(110)을 리드프레임 패드(121), 보다 구체적으로는 알루미늄의 금속패턴층(121-2)에 탑재하기 위한 접착제(130)는 솔더 계열의 접착층일 수 있으며, 이러한 접착층은 리드프레임 패드(121)와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성될 수 있다(도 9 참조).At this time, the adhesive 130 for mounting the
이러한 접착층의 금속간 화합물(IMC)에는 Al이 0.4 내지 40% 포함될 수 있다.The intermetallic compound (IMC) of the adhesive layer may contain 0.4 to 40% Al.
또한, 리드프레임(120)의 리드(122)는 Al 단일 재질로 구성되거나, 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있고, Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수도 있다.In addition, the
Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다.When the Al component is composed of an alloy containing 50% or more, the remainder may include any one or more of Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, and Ti.
한편, 리드프레임(120)의 리드(122)는 패드(121)와 연결되어 있을 수 있으며, 이 경우 리드프레임(120)의 리드(122)와 패드(121)는 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.On the other hand, the
따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 리드프레임에 Ag 등의 별도 도금층없이 신호선을 안정적으로 연결하며, 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임 및/또는 클립 구조체에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있다.Therefore, by the configuration of the semiconductor package as described above, the signal line is stably connected to the lead frame without a separate plating layer such as Ag, and the main component of the lead frame is composed of Al to reduce weight and reduce manufacturing cost, and are lightweight and electrically conductive. By applying this functional layer of a good metal material to the lead frame and/or the clip structure, it is possible to improve electrical connection characteristics, improve thermal stability, and reduce manufacturing cost.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.The embodiments described in the present specification and the configurations shown in the drawings are only the most preferred embodiments of the present invention, and do not represent all the technical spirit of the present invention, so various equivalents that can replace them at the time of the present application It should be understood that there may be water and variations.
110 : 반도체칩
111 : 칩 패드
120 : 리드프레임
121 : 리드프레임 패드
122 : 리드프레임 리드
130 : 접착제
140 : 전도성 와이어
150 : 봉지재
160 : 기능층
161 : Ni층
162 : Cu층
170 : 클립 구조체
171 : 주금속층
172 : 기능층
180 : 전도성 접착제110: semiconductor chip 111: chip pad
120: lead frame 121: lead frame pad
122: lead frame lead 130: adhesive
140: conductive wire 150: sealing material
160: functional layer 161: Ni layer
162: Cu layer 170: clip structure
171: main metal layer 172: functional layer
180: conductive adhesive
Claims (29)
하나 이상의 상기 반도체칩을 준비하는 단계;
상기 반도체칩을 상기 리드프레임 패드에 탑재하기 위한 접착제를 상기 리드프레임 패드 상에 형성하는 단계;
상기 반도체칩과 상기 리드프레임을 전기적으로 연결하기 위한 신호선을 형성하는 단계; 및
상기 반도체칩과 상기 리드프레임을 보호하기 위한 봉지재가 충진된 하우징을 형성하는 단계;를 포함하여 제조되며,
상기 리드프레임의 패드 및 리드 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.Preparing a leadframe including one or more pads and one or more leads for mounting a semiconductor chip;
Preparing one or more of the semiconductor chips;
Forming an adhesive for mounting the semiconductor chip on the leadframe pad on the leadframe pad;
Forming a signal line for electrically connecting the semiconductor chip and the lead frame; And
And forming a housing filled with an encapsulant for protecting the semiconductor chip and the lead frame,
At least one of the pads and leads of the leadframe is composed of a single Al material, or composed of an alloy containing 50% or more of an Al component based on the total weight ratio of the leadframe.
상기 접착제는, 전도성 접착제 또는 비전도성 접착제인, 반도체 패키지.The method of claim 1,
The adhesive is a conductive adhesive or a non-conductive adhesive, a semiconductor package.
상기 봉지재는 EMC, PPS 또는 PBT 소재를 포함하는, 반도체 패키지.The method of claim 1,
The encapsulant is a semiconductor package comprising an EMC, PPS or PBT material.
상기 리드프레임 리드는 상기 봉지재 양측면으로 연장되어 돌출 형성되거나, 상기 봉지재의 측면과 동일한 평면 상에 위치하도록 형성되는, 반도체 패키지.The method of claim 1,
The lead frame lead is formed to protrude by extending to both side surfaces of the encapsulant, or formed to be positioned on the same plane as the side surfaces of the encapsulant.
상기 리드프레임의 표면에 기능층이 적층 형성되는, 반도체 패키지.The method of claim 1,
A semiconductor package in which a functional layer is stacked on the surface of the lead frame.
상기 기능층은 Ni로 구성되는, 반도체 패키지.The method of claim 5,
The functional layer is composed of Ni, a semiconductor package.
상기 기능층은 상이한 금속의 2층 이상으로 적층 구성되는, 반도체 패키지.The method of claim 5,
The semiconductor package, wherein the functional layer is laminated with two or more layers of different metals.
상기 기능층은 Ni층과 Cu층으로 적층 구성되는, 반도체 패키지.The method of claim 7,
The functional layer is composed of a Ni layer and a Cu layer stacked, a semiconductor package.
상기 기능층은 상기 리드프레임의 상면, 하면 또는 상하면 양측에 적층 형성되는, 반도체 패키지.The method of claim 5,
The functional layer is stacked on both sides of an upper surface, a lower surface, or an upper surface of the lead frame.
상기 기능층은 상기 리드프레임의 표면 일부영역만을 커버하는, 반도체 패키지.The method of claim 9,
The functional layer covers only a partial surface area of the lead frame.
상기 기능층의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성되는, 반도체 패키지.The method of claim 5,
In the stacked configuration of the functional layer, the uppermost functional layer is composed of Au or Pd, a semiconductor package.
상기 리드프레임과 상기 신호선이 연결되는 영역에는 상기 기능층이 형성되지 않는, 반도체 패키지.The method of claim 10,
The semiconductor package, wherein the functional layer is not formed in a region where the lead frame and the signal line are connected.
상기 리드프레임의 두께는 0.1㎜ 내지 3.0㎜인, 반도체 패키지.The method of claim 1,
The thickness of the lead frame is 0.1mm to 3.0mm, a semiconductor package.
상기 신호선은, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성된, 전도성 와이어로 이루어지는, 반도체 패키지.The method of claim 1,
The signal line is composed of a single material of any one of Au, Al, Pd and Cu, or composed of an alloy containing 50% or more of any one of Au, Al, Pd and Cu, consisting of a conductive wire, a semiconductor package .
상기 전도성 와이어는 상기 칩 패드와 상기 리드프레임 리드에 초음파 본딩 또는 초음파 웰딩에 의해 본딩되는, 반도체 패키지.The method of claim 14,
The conductive wire is bonded to the chip pad and the leadframe lead by ultrasonic bonding or ultrasonic welding.
상기 신호선은, 클립 구조체로 이루어지는, 반도체 패키지.The method of claim 1,
The signal line is a semiconductor package comprising a clip structure.
상기 클립 구조체는 형상을 유지하는 주금속층과, 상기 주금속층과 상이한 재질의 금속으로 이루어지고 상기 주금속층의 일측면 또는 양측면에 적층 형성되는 기능층으로 구성되는, 반도체 패키지.The method of claim 16,
The clip structure is composed of a main metal layer that maintains a shape, and a functional layer made of a metal of a material different from that of the main metal layer and laminated on one or both sides of the main metal layer.
상기 기능층의 두께는 상기 주금속층의 두께보다 상대적으로 얇게 형성되는, 반도체 패키지.The method of claim 17,
The thickness of the functional layer is formed relatively thinner than the thickness of the main metal layer, the semiconductor package.
상기 주금속층은, Al 단일 재질로 구성되거나, 상기 주금속층의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.The method of claim 17,
The main metal layer is composed of a single Al material, or composed of an alloy containing 50% or more of Al components based on the total weight ratio of the main metal layer.
상기 기능층은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 상기 기능층의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.The method of claim 5 or 17,
The functional layer is composed of a single material of any one of Cu, Ni and Sn, or an alloy containing 50% or more of any one component of Cu, Ni, and Sn based on the total weight ratio of the functional layer, a semiconductor package.
상기 주금속층과 상기 기능층 사이에 개재되어 상호 접합시키는 접합층을 더 포함하고, 상기 접합층은 Ni 또는 Ti로 구성되는 것을 특징으로 하는, 반도체 패키지.The method of claim 17,
Further comprising a bonding layer interposed between the main metal layer and the functional layer to mutually bond, wherein the bonding layer is made of Ni or Ti, the semiconductor package.
상기 리드프레임의 패드는, 상부, 하부 또는 상하부 모두에 1층 이상의 금속패턴층이 형성된 하나 이상의 절연기판인, 반도체 패키지.The method of claim 1,
The pad of the lead frame is one or more insulating substrates in which one or more metal pattern layers are formed on both upper, lower, or upper and lower portions.
상기 리드프레임의 패드는 하우징으로부터 일부 또는 전부가 노출되는, 반도체 패키지.The method of claim 1 or 22,
A semiconductor package in which a part or all of the pad of the lead frame is exposed from the housing.
상기 반도체칩의 하부면은 금속층이 증착되어 있으며,
상기 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성되는, 반도체 패키지.The method of claim 1 or 22,
A metal layer is deposited on the lower surface of the semiconductor chip,
The metal layer is composed of a single material of any one of Cu, Ag, Ni, Pd, Au and Al, or a composite material containing 50% or more of any one of Cu, Ag, Ni, Pd, Au and Al Being a semiconductor package.
상기 접착제는 솔더 계열의 접착층이고,
상기 접착층은 상기 리드프레임 패드와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성되는, 반도체 패키지.The method of claim 1 or 22,
The adhesive is a solder-based adhesive layer,
The adhesive layer is formed in a form in which an intermetallic compound (IMC) is distributed in a predetermined lower region corresponding to a portion adjacent to the lead frame pad.
상기 접착층의 금속간 화합물에는 Al이 0.4 내지 40% 포함되는, 반도체 패키지.The method of claim 25,
The intermetallic compound of the adhesive layer contains 0.4 to 40% of Al.
상기 리드프레임의 리드는 Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성되는, 반도체 패키지.The method of claim 1 or 22,
The lead of the lead frame is composed of a single Cu material, or composed of a composite material containing 70% or more of Cu, a semiconductor package.
상기 리드프레임의 리드는 상기 리드프레임의 패드와 연결되어 있는, 반도체 패키지.The method of claim 1 or 22,
The lead of the lead frame is connected to the pad of the lead frame.
상기 리드프레임의 리드와 상기 리드프레임의 패드는, 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합되는, 반도체 패키지.The method of claim 28,
The lead of the lead frame and the pad of the lead frame are coupled using a conductive adhesive, or an ultrasonic or laser source.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20190084862 | 2019-07-15 | ||
| KR1020190084862 | 2019-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210008804A true KR20210008804A (en) | 2021-01-25 |
| KR102332716B1 KR102332716B1 (en) | 2021-11-30 |
Family
ID=74238108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190163672A Active KR102332716B1 (en) | 2019-07-15 | 2019-12-10 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102332716B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102750289B1 (en) * | 2023-01-19 | 2025-01-07 | 제엠제코(주) | Semiconductor package and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06302756A (en) * | 1993-04-17 | 1994-10-28 | Mitsui High Tec Inc | Lead frame for semiconductor device |
| JPH0794624A (en) * | 1993-09-21 | 1995-04-07 | Toshiba Corp | Circuit board |
| KR100685253B1 (en) | 1998-07-31 | 2007-02-22 | 익시스 코포레이션 | Packaged Power Semiconductor Devices |
| WO2010147187A1 (en) * | 2009-06-18 | 2010-12-23 | ローム株式会社 | Semiconductor device |
| KR101643332B1 (en) | 2015-03-20 | 2016-07-27 | 제엠제코(주) | Clip -bonded semiconductor chip package using ultrasonic welding and the manufacturing method thereof |
| WO2018021322A1 (en) * | 2016-07-26 | 2018-02-01 | 三菱電機株式会社 | Semiconductor device |
-
2019
- 2019-12-10 KR KR1020190163672A patent/KR102332716B1/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06302756A (en) * | 1993-04-17 | 1994-10-28 | Mitsui High Tec Inc | Lead frame for semiconductor device |
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| KR101643332B1 (en) | 2015-03-20 | 2016-07-27 | 제엠제코(주) | Clip -bonded semiconductor chip package using ultrasonic welding and the manufacturing method thereof |
| WO2018021322A1 (en) * | 2016-07-26 | 2018-02-01 | 三菱電機株式会社 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102332716B1 (en) | 2021-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20191210 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20210501 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20211111 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
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|
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|
| PG1601 | Publication of registration |