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KR20200071920A - Semiconductor package and manufacturing method for the same - Google Patents

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KR20200071920A
KR20200071920A KR1020180159323A KR20180159323A KR20200071920A KR 20200071920 A KR20200071920 A KR 20200071920A KR 1020180159323 A KR1020180159323 A KR 1020180159323A KR 20180159323 A KR20180159323 A KR 20180159323A KR 20200071920 A KR20200071920 A KR 20200071920A
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Abstract

본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.One embodiment of the present invention, a printed circuit board including a bridge structure having a printed circuit layer having a circuit pattern therein, and a fine circuit pattern having a line width narrower than the circuit pattern attached to the printed circuit layer by an adhesive layer ; And a plurality of semiconductor chip structures disposed on the printed circuit board, wherein at least some regions overlap with the bridge structures, and are electrically connected to each other through the bridge structures.

Figure P1020180159323
Figure P1020180159323

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}Semiconductor package and its manufacturing method{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor package and a method of manufacturing the same.

전자 산업의 발달에 의해 전자부품의 고성능화, 고기능화, 소형화가 요구되고 있다. 이러한 추세에 대응하기 위하여 반도체 패키지 등 고밀도의 표면 실장 부품용 기판이 떠오르고 있으며, 소자를 인쇄회로기판(PCB) 내부에 내장하는 내장 PCB 기술이 개발되고 있다.With the development of the electronics industry, high performance, high functionality, and miniaturization of electronic components are required. In order to cope with this trend, substrates for high-density surface-mount components such as semiconductor packages are emerging, and embedded PCB technology has been developed in which devices are embedded inside a printed circuit board (PCB).

기판의 고밀도화 요구에 응하기 위해서는 회로패턴의 층간의 고밀도 접속이 필요하다. 도금에 의한 기술은 비아홀을 가공한 후, 비어 홀의 내주면을 도금하거나 비어홀 내에 도금층을 충전해 층간 접속을 구현하는 방식이다. 그러나, 상술한 종래 기술은 층간의 고밀도 접속에는 한계가 있기 때문에, 완전한 생산 기술로서 적용될 수 없는 실정이다. In order to meet the demand for high-density substrate, high-density connection between layers of circuit patterns is required. The technique by plating is a method of realizing an interlayer connection after processing a via hole, plating an inner circumferential surface of the via hole or filling a plating layer in the via hole. However, the above-described conventional technology cannot be applied as a complete production technology because there is a limitation in high-density connection between layers.

이에 회로패턴의 층간 접속을 고밀도화 또는 회로설계의 자유도를 높여 회로의 고밀도화를 구현할 수 있는 구조가 요구되고 있다.
Accordingly, there is a need for a structure capable of realizing high-density circuits by increasing the degree of freedom in circuit design or densifying the interlayer connection of circuit patterns.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 제조비용이 저렴하면서도 회로패턴의 층간 접속을 고밀도화를 이룰 수 있는 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
One of the technical problems to be achieved by the technical idea of the present invention is to provide a semiconductor package and a method of manufacturing the semiconductor package capable of achieving a high density of interlayer connections of circuit patterns while manufacturing costs are low.

본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.One embodiment of the present invention, a printed circuit board including a bridge structure having a printed circuit layer having a circuit pattern therein, and a fine circuit pattern having a line width narrower than the circuit pattern attached to the printed circuit layer by an adhesive layer ; And a plurality of semiconductor chip structures disposed on the printed circuit board, wherein at least some regions overlap with the bridge structures, and are electrically connected to each other through the bridge structures.

본 발명의 일 실시예는, 제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계; 상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계; 상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계; 내부에 회로 패턴을 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계; 상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계; 상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및 상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법을 제공한다.
An exemplary embodiment of the present invention includes forming a plurality of bridge structures formed of a microcircuit pattern on a first surface of a semiconductor wafer having a first surface and a second surface opposite thereto; Forming an adhesive layer on the first surface to cover the plurality of bridge structures; Cutting the semiconductor wafer into units of each bridge structure to prepare a unit semiconductor wafer; Forming a first printed circuit layer having a circuit pattern therein, and attaching the unit semiconductor wafer via the adhesive layer on the first printed circuit layer; Removing the unit semiconductor wafer by etching to expose the bridge structure; Forming a second printed circuit layer on the first printed circuit layer, having electrode vias connected to the bridge structure, and covering the bridge structure; And mounting a plurality of semiconductor chip structures electrically connected to each other via electrode vias on the second printed circuit layer.

본 발명의 기술적 사상에 따른 반도체 패키지 및 그 제조방법은 기존의 인쇄회로기판(PCB)공정을 이용하여 제조할 수 있으므로, 제조설비에 대한 대규모 변경없이도 생산할 수 있으며, 별도의 비아 형성 없이도 인쇄회로기판과 반도체 칩 간의 전원공급이 이루어질 수 있는 장점이 있다.The semiconductor package and its manufacturing method according to the technical idea of the present invention can be manufactured by using an existing printed circuit board (PCB) process, so that it can be produced without large-scale changes to the manufacturing equipment, and a printed circuit board without forming a separate via. There is an advantage in that power can be provided between the semiconductor chip and the semiconductor chip.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
However, various and advantageous advantages and effects of the present invention are not limited to the above, and may be more easily understood in the process of describing the specific embodiment of the present invention.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 2는 도 1의 브릿지 구조물을 상부에서 바라본 평면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 4a 내지 도 5c는 도 1의 반도체 패키지를 제조하는 주요 제조공정을 설명하기 위한 개략적인 평면도이다.1 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view of the bridge structure of FIG. 1 as viewed from above.
3 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
4A to 5C are schematic plan views illustrating main manufacturing processes for manufacturing the semiconductor package of FIG. 1.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
A semiconductor package according to an embodiment of the present invention will be described with reference to FIG. 1. 1 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10)는 인쇄회로기판(Printed Circuit Board: PCB)(100) 및 상기 인쇄회로기판(100)에 실장되는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 포함할 수 있다.Referring to FIG. 1, a semiconductor package 10 according to an embodiment of the present invention includes a printed circuit board (PCB) 100 and a first semiconductor chip structure mounted on the printed circuit board 100 ( 200) and a second semiconductor chip structure 300.

상기 인쇄회로기판(100)은 그 상면 상에 제1 및 제2 반도체 칩 구조물(200, 300)이 실장되는 지지 기판으로서, 제1 인쇄회로층(110), 제2 인쇄회로층(120), 및 브릿지 구조물(130)을 포함할 수 있다.The printed circuit board 100 is a support substrate on which the first and second semiconductor chip structures 200 and 300 are mounted on the upper surface thereof, the first printed circuit layer 110 and the second printed circuit layer 120, And a bridge structure 130.

상기 인쇄회로기판(100)의 상면(100a)에는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 실장하기 위한 내부 접속 패드(121)가 배치될 수 있다.An internal connection pad 121 for mounting the first semiconductor chip structure 200 and the second semiconductor chip structure 300 may be disposed on the top surface 100a of the printed circuit board 100.

상기 인쇄회로기판(100)의 하면(100b)에는 솔더 패드(solder pad)(111)가 배치될 수 있으며, 솔더 패드(111)에는 솔더 범프(solder bump)(118)가 부착될 수 있다.A solder pad 111 may be disposed on the lower surface 100b of the printed circuit board 100, and a solder bump 118 may be attached to the solder pad 111.

인쇄회로기판(100)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)이 적층된 구조로서, 브릿지 구조물(130)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)의 사이에 개재된 구조일 수 있다. The printed circuit board 100 is a structure in which the first printed circuit layer 110 and the second printed circuit layer 120 are stacked, and the bridge structure 130 includes the first printed circuit layer 110 and the second printed circuit layer. It may be a structure interposed between (120).

제1 인쇄회로층(110)은 인쇄회로기판(100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(120)의 전극 비아(122)와 접속하기 위한 연결 패드(113)가 배치되며, 하면에는 솔더 패드(111)가 배치될 수 있다. 제1 인쇄회로층(110)의 바디부(117)는 수지 절연층으로 이루어질 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다
The first printed circuit layer 110 is disposed under the printed circuit board 100, and a connection pad 113 for connecting with the electrode via 122 of the second printed circuit layer 120 is disposed on the upper surface. A solder pad 111 may be disposed on the lower surface. The body portion 117 of the first printed circuit layer 110 may be made of a resin insulating layer. As the resin insulating layer, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as a polyimide, or a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, for example, prepreg may be used, and a thermosetting resin And/or a photo-curable resin may be used, but is not particularly limited thereto.

제1 인쇄회로층(110)의 내부에는 다층 또는 단층의 회로 패턴(112)이 형성될 수 있고, 그러한 회로 패턴(112)을 통해 솔더 패드(111)와 연결 패드(113)가 서로 전기적으로 연결될 수 있다. A multi-layer or single-layer circuit pattern 112 may be formed inside the first printed circuit layer 110, and the solder pad 111 and the connection pad 113 may be electrically connected to each other through the circuit pattern 112. Can be.

연결 패드(113)는 중, 브릿지 구조물(130)이 배치되는 영역인 제1 영역(A1)에 배치된 연결 패드(113)는 더미 비아(116)와 연결되며, 그 외의 영역인 제2 영역(A2)에 배치된 연결 패드(113)는 전극 비아(122)와 연결될 수 있다.
The connection pad 113 is connected to the dummy via 116 disposed in the first region A1, which is the region where the bridge structure 130 is disposed, and is connected to the dummy via 116, and the second region, which is the other region ( The connection pad 113 disposed on A2) may be connected to the electrode via 122.

브릿지 구조물(130)은 제1 인쇄회로층(110)의 상면 중 제1 영역(A1)에 배치될 수 있다.
The bridge structure 130 may be disposed in the first area A1 of the upper surface of the first printed circuit layer 110.

상기 브릿지 구조물(130)은 상기 제1 인쇄회로층(110)의 제1 영역(A1)에 배치되어, 상기 제1 인쇄회로층(110)의 연결 패드(113)를 통해 더미 비아(116)와 접속될 수 있다. 상기 브릿지 구조물(130)은 인쇄회로기판(100)에 실장되는 제1 및 제2 반도체 칩 구조물(200, 300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다.The bridge structure 130 is disposed in the first area A1 of the first printed circuit layer 110, and the dummy via 116 is connected through the connection pad 113 of the first printed circuit layer 110. Can be connected. The bridge structure 130 may perform an interconnection that electrically connects the first and second semiconductor chip structures 200 and 300 mounted on the printed circuit board 100 to each other.

상기 브릿지 구조물(130)은 미세회로 패턴(131)이 접착층(132)에 의해 제1 인쇄회로층(110)에 부착된 구조이다. 이러한 구조를 통해, 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)은 제2 인쇄회로층(120)의 전극 비아(123, 124)와 브릿지 구조물(130)을 통해 접속될 수 있다. 즉, 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 반도체 칩 구조물(200)과 접속된 전극 비아(123)와 제1 반도체 칩 구조물(200)과 접속된 전극 비아(124)를 연결할 수 있다(도 2 참조).The bridge structure 130 is a structure in which the microcircuit pattern 131 is attached to the first printed circuit layer 110 by the adhesive layer 132. Through this structure, the first semiconductor chip structure 200 and the second semiconductor chip structure 300 may be connected through the electrode vias 123 and 124 of the second printed circuit layer 120 and the bridge structure 130. have. That is, the microcircuit pattern 131 of the bridge structure 130 connects the electrode via 123 connected to the first semiconductor chip structure 200 and the electrode via 124 connected to the first semiconductor chip structure 200. Can be (see Figure 2).

상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 및 제2 인쇄회로층(120)을 제조하는 공정과 상이하게, 후술하는 바와 같이, 반도체 웨이퍼 상에서 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 브릿지 구조물(130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다. 상기 브릿지 구조물(130)은 반도체 제조공정 중에 사용된 반도체 웨이퍼를 지지구조물로 포함하지 않는다. 따라서, 브릿지 구조물(130)은 전기적 연결을 위한 미세회로 패턴(131)만을 포함하므로, 인쇄회로기판(100)의 내부에 용이하게 내장될 수 있으며, 인쇄회로기판(100)의 회로 패턴(112)들과 용이하게 전기적으로 접속될 수 있다. 또한, 반도체 웨이퍼와 같은 지지구조물을 포함하지 않는 구조를 가짐으로써, 브릿지 구조물(130)의 두께를 낮춤과 동시에 인쇄회로기판(100)의 회로 패턴(112)과 짧은 전기적 경로를 구현할 수 있다.
The microcircuit pattern 131 of the bridge structure 130 differs from the process of manufacturing the first and second printed circuit layers 120, and as described below, a semiconductor manufacturing process such as a photolithography process is performed on a semiconductor wafer. Can be manufactured through. Accordingly, the width and spacing of the fine circuit patterns constituting the bridge structure 130 may have a fine circuit pattern width and a spacing between circuit patterns, compared to the width of the circuit patterns and the spacing between the circuit patterns that can be implemented by a general printed circuit board. The bridge structure 130 does not include a semiconductor wafer used during the semiconductor manufacturing process as a support structure. Therefore, since the bridge structure 130 includes only a fine circuit pattern 131 for electrical connection, it can be easily embedded inside the printed circuit board 100, and the circuit pattern 112 of the printed circuit board 100 It can be easily electrically connected to the field. In addition, by having a structure that does not include a supporting structure such as a semiconductor wafer, the thickness of the bridge structure 130 can be lowered, and at the same time, a circuit pattern 112 of the printed circuit board 100 and a short electrical path can be implemented.

상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 인쇄회로층(110)의 접속 패드(121)를 통해 더미 비아(116)와 접속될 수 있다. 미세회로 패턴(131)은 고밀도의 배선이 박막의 상태로 구현되므로, 제2 인쇄회로층(120)의 전극 비아(123)와 접속할 때에 손상되기 쉬우나, 접속 패드(121) 및 더미 비아(116)와 접속됨으로써, 강성이 보강되어 제2 인쇄회로층(120)의 전극 비아(123, 124)와 접속할 때에 손상이 방지될 수 있다.
The microcircuit pattern 131 of the bridge structure 130 may be connected to the dummy via 116 through the connection pad 121 of the first printed circuit layer 110. Since the fine circuit pattern 131 is formed in a thin film state with high-density wiring, it is easy to be damaged when connected to the electrode via 123 of the second printed circuit layer 120, but the connection pad 121 and the dummy via 116 By being connected with, the rigidity is reinforced and damage can be prevented when connecting with the electrode vias 123 and 124 of the second printed circuit layer 120.

제2 인쇄회로층(120)은 인쇄회로기판(100)의 상부에 적층되며, 상면에는 제1 및 제2 반도체 칩 구조물(200, 300)과 접속하기 위한 내부 접속 패드(121)가 배치되며, 내부에는 내부 접속 패드(121)와 접속된 전극 비아(122, 123, 124)가 배치될 수 있다. The second printed circuit layer 120 is stacked on the upper portion of the printed circuit board 100, and an inner connection pad 121 for connecting with the first and second semiconductor chip structures 200 and 300 is disposed on the upper surface. Electrode vias 122, 123, and 124 connected to the internal connection pad 121 may be disposed inside.

이 중 제1 영역(A1)에 배치된 전극 비아(123, 124)는 제1 반도체 칩 구조물(200)과 제1 반도체 칩 구조물(200)을 브릿지 구조물(130)을 통해 전기적으로 연결할 수 있다.The electrode vias 123 and 124 disposed in the first region A1 may electrically connect the first semiconductor chip structure 200 and the first semiconductor chip structure 200 through the bridge structure 130.

제2 인쇄회로층(120)의 바디부(125)는 제1 인쇄회로층(110)의 바디부(117)와 동일한 물질로 이루어져, 제2 인쇄회로층(120)은 제1 인쇄회로층(110) 상에 브릿지 구조물(130)을 덮도록 적층되며, 제1 인쇄회로층(110)과 결합하여, 하나의 인쇄회로기판(100)을 이룰 수 있다.
The body portion 125 of the second printed circuit layer 120 is made of the same material as the body portion 117 of the first printed circuit layer 110, the second printed circuit layer 120 is the first printed circuit layer ( It is stacked to cover the bridge structure 130 on 110, it can be combined with the first printed circuit layer 110, to form a single printed circuit board (100).

제1 및 제2 반도체 칩 구조물(200, 300)은 집적회로로서, 고속의 동작속도를 동작하는 집적회로 일 수 있다. 예를 들어, 상기 제1 반도체 칩 구조물(200)은 복수의 메모리 다이(210, 220)가 적층된 고대역폭 메모리(high bandwidth memory, HBM)일 수 있다. 상기 메모리 다이(210, 220)는 관통전극(211)을 통해 서로 접속될 수 있다. 메모리 다이(210, 220)는 각각 칩 패드(212)를 가지며, 범프(213)를 통해 접속될 수 있다. 또한, 제2 반도체 칩 구조물(300)은 그래픽 처리 유닛(graphic processing unit, GPU)과 같은 로직(logic)일 수 있다.The first and second semiconductor chip structures 200 and 300 are integrated circuits, and may be integrated circuits operating at high speeds. For example, the first semiconductor chip structure 200 may be a high bandwidth memory (HBM) in which a plurality of memory dies 210 and 220 are stacked. The memory dies 210 and 220 may be connected to each other through the through electrode 211. The memory dies 210 and 220 each have a chip pad 212 and may be connected through the bump 213. Also, the second semiconductor chip structure 300 may be logic, such as a graphic processing unit (GPU).

이러한 반도체 칩 구조체 간의 고속의 신호처리를 위해서는, 반도체 칩 구조체 사이의 전기적 거리를 최단거리로 유지할 필요성이 있다.
For high-speed signal processing between the semiconductor chip structures, it is necessary to maintain the electrical distance between the semiconductor chip structures as the shortest distance.

종래에 서로 다른 반도체 칩들을 연결을 위한 인터포저(interposer) 기술로써 Si-인터포저 및 유기 인터포저(Organic Interposer), FO-WLP(Fan-Out Wafer Level Package), EMIB(Embedded Multi-Die Interconnect Bridge) 등이 있다. 이때 Si-인터포저의 경우 TSV(Through Silicon Via) 및 B/S 공정, 칩 사이즈 증가에 의한 비용 상승과 수율 문제가 있다. 유기 인터포저 및 FO-WLP는 휨 불량(warpage) 등으로 인한 공정 한계로 미세 배선 구조의 구현이 어렵다. 또한 PCB에 Si 브릿지 칩을 내장(embedding)하는 EMIB 기술의 경우 미세&다중 피치 패드들(Fine & Multi Pitch Pad)을 구비한 PCB가 제공되어야 하는데, 이러한 미세구조의 솔더 범프(118)를 지닌 칩을 PCB 상에 실장하는 공정에서 휨 불량의 위험이 있다.
Si-interposer and organic interposer, FO-WLP (Fan-Out Wafer Level Package), EMIB (Embedded Multi-Die Interconnect Bridge) as an interposer technology for connecting different semiconductor chips. ) Etc. At this time, in the case of the Si-interposer, there is a problem of cost increase and yield due to TSV (Through Silicon Via) and B/S process, and chip size increase. The organic interposer and FO-WLP are difficult to implement a fine wiring structure due to process limitations due to warpage. In addition, in the case of EMIB technology embedding a Si bridge chip on a PCB, a PCB having fine & multi pitch pads should be provided, and a chip having a solder bump 118 having such a microstructure. There is a risk of bending failure in the process of mounting on the PCB.

도 3을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다. 일 실시예는 앞서 설명한 일 실시예와 비교할 때, 브릿지 구조물(1130)이 제2 인쇄회로층(120)의 상부에 부착되어 있으며, 접착층(132)이 제2 인쇄회로층(120) 상면에 전체적으로 도포된 차이점 있다. 이외의 구성은 앞서 설명한 일 실시예와 유사한 구성이므로, 중복되는 설명을 방지하기 위해 생략한다.
A semiconductor package according to an embodiment of the present invention will be described with reference to FIG. 3. 3 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention. In one embodiment, the bridge structure 1130 is attached to the upper portion of the second printed circuit layer 120, and the adhesive layer 132 is entirely on the upper surface of the second printed circuit layer 120, as compared to the one described above. There are differences applied. Other configurations are similar to those of the above-described embodiment, and thus are omitted to prevent overlapping descriptions.

일 실시예의 반도체 패키지(2)는 인쇄회로기판(1100) 및 상기 인쇄회로기판(1100)에 실장되는 제1 반도체 칩 구조물(1200) 및 제2 반도체 칩 구조물(1300)을 포함할 수 있다.The semiconductor package 2 of one embodiment may include a printed circuit board 1100 and a first semiconductor chip structure 1200 and a second semiconductor chip structure 1300 mounted on the printed circuit board 1100.

인쇄회로기판(1100)은 제1 인쇄회로층(1110), 제2 인쇄회로층(1120), 및 브릿지 구조물(1130)을 포함할 수 있다.The printed circuit board 1100 may include a first printed circuit layer 1110, a second printed circuit layer 1120, and a bridge structure 1130.

제1 인쇄회로층(1110)은 인쇄회로기판(1100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(1120)의 전극 비아(1122)와 접속하기 위한 연결 패드(1113)가 배치되며, 하면에는 솔더 범프(118)(1118)가 부착되는 솔더 패드(1111)가 배치될 수 있다. 제1 인쇄회로층(1110)의 내부에는 다층 또는 단층의 회로 패턴(1112)이 형성될 수 있다. 회로 패턴(1112)과 솔더 패드(1113)는 바디부(1117)를 관통하는 전극 비아(1114)를 통해 접속될 수 있다. 또한, 회로 패턴(1112)과 연결 패드(1113)도 전극 비아(1115)를 통해 접속될 수 있다.The first printed circuit layer 1110 is disposed under the printed circuit board 1100, and a connection pad 1113 for connecting to the electrode via 1122 of the second printed circuit layer 1120 is disposed on the upper surface. A solder pad 1111 to which solder bumps 118 and 1118 are attached may be disposed on the lower surface. A multi-layer or single-layer circuit pattern 1112 may be formed inside the first printed circuit layer 1110. The circuit pattern 1112 and the solder pad 1113 may be connected through electrode vias 1114 penetrating the body portion 1117. Also, the circuit pattern 1112 and the connection pad 1113 may be connected through the electrode via 1115.

제2 인쇄회로층(1120)은 제1 인쇄회로층(1110) 상에 적층되며, 상면에는 내부 접속 패드(1121)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제1 영역(A3)의 내부에는 제1 인쇄로층(1110)의 연결 패드(1113)와 내부 접속 패드(1121)를 접속하는 전극 비아(1122)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제2 영역(A4)의 내부에는 연결 패드(1130)에만 접속되는 더미 비아(1123)가 배치될 수 있다.The second printed circuit layer 1120 is stacked on the first printed circuit layer 1110, and an internal connection pad 1121 may be disposed on the upper surface. An electrode via 1122 connecting the connection pad 1113 of the first printing path layer 1110 and the internal connection pad 1121 is disposed inside the first area A3 of the second printed circuit layer 1120. Can be. A dummy via 1123 connected only to the connection pad 1130 may be disposed inside the second area A4 of the second printed circuit layer 1120.

브릿지 구조물(1130)은 제2 인쇄회로층(1120) 상에 적층되며, 미세회로 패턴(1131, 1133)이 접착층(1132)에 부착된 구조이다. 접착층(1132)은 제2 인쇄회로층(1120)을 전체적으로 덮도록 도포될 수 있다. 미세회로 패턴(1131, 1133) 상에는 제1 및 제2 반도체 칩 구조물(1200, 1300)과 접속하기 위한 내부 접속 패드(1134)가 배치될 수 있다.The bridge structure 1130 is stacked on the second printed circuit layer 1120, and the microcircuit patterns 1131 and 1133 are attached to the adhesive layer 1132. The adhesive layer 1132 may be applied to cover the second printed circuit layer 1120 as a whole. Internal connection pads 1134 for connecting to the first and second semiconductor chip structures 1200 and 1300 may be disposed on the microcircuit patterns 1131 and 1133.

일부 미세회로 패턴(1131)은 더미 비아(1123) 상에 중첩되도록 배치되어, 제1 및 제2 반도체 칩 구조물(1200, 1300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다. 일부 미세회로 패턴(1133)은 전극 비아(1122) 상에 중첩되도록 배치되어, 내부 접속 패드(1134)를 접속하기 위한 전기적 접점을 제공할 수 있다.Some microcircuit patterns 1131 are disposed to overlap on the dummy vias 1123 to perform an interconnection that electrically connects the first and second semiconductor chip structures 1200 and 1300 to each other. Some microcircuit patterns 1133 may be disposed to overlap on the electrode vias 1122 to provide electrical contacts for connecting the internal connection pads 1134.

상기 브릿지 구조물(1130)의 미세회로 패턴(1131, 1133)은 제1 및 제2 인쇄회로층(1110, 1120)을 제조하는 공정과 상이하게, 반도체 웨이퍼 상에 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 상기 브릿지 구조물(1130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다.The microcircuit patterns 1131 and 1133 of the bridge structure 1130 are different from the process of manufacturing the first and second printed circuit layers 1110 and 1120, and a semiconductor manufacturing process such as a photolithography process is performed on a semiconductor wafer. Can be manufactured through. Therefore, the width and spacing of the microcircuit patterns constituting the bridge structure 1130 may have a fine circuit pattern width and a spacing between circuit patterns, compared to the width of the circuit patterns and the spacing between circuit patterns that can be implemented with a general printed circuit board. .

이와 같은 구조로 인해, 일 실시예의 반도체 칩 패키지(2)의 제1 반도체 칩 구조물(1200)과 제2 반도체 칩 구조물(1300)은 브릿지 구조물(1130)을 통해 짧은 전기적 경로를 구현할 수 있다.
Due to this structure, the first semiconductor chip structure 1200 and the second semiconductor chip structure 1300 of the semiconductor chip package 2 of one embodiment may implement a short electrical path through the bridge structure 1130.

도 4a 내지 도 5c를 참조하여, 도 1의 반도체 패키지의 제조방법에 대해 설명한다.A method for manufacturing the semiconductor package of FIG. 1 will be described with reference to FIGS. 4A to 5C.

본 발명의 일 실시예에 의한 반도체 패키지 제조방법은 미세회로 패턴으로 이루어진 브릿지 구조물을 형성하는 단계, 접착층을 형성하는 단계, 단위 웨이퍼를 마련하는 단계, 단위 웨이퍼를 제1 인쇄회로층에 부착하는 단계, 단위 웨이퍼를 식각하여 제거하는 단계, 제1 인쇄회로층 상에 제2 인쇄회로층을 형성하는 단계 및 복수의 칩 구조물을 실장하는 단계를 포함할 수 있다.
The method for manufacturing a semiconductor package according to an embodiment of the present invention includes forming a bridge structure formed of a microcircuit pattern, forming an adhesive layer, preparing a unit wafer, and attaching the unit wafer to the first printed circuit layer. , Etching and removing the unit wafer, forming a second printed circuit layer on the first printed circuit layer, and mounting a plurality of chip structures.

도 4a를 참조하면, 반도체 웨이퍼(W) 상에 절연층(IL)을 형성하고, 도전성 물질을 증착한 후, 반도체 공정을 이용하여 미세회로 패턴(131)을 형성할 수 있다. 예를 들어, 반도체 웨이퍼(W)는 Si 웨이퍼일 수 있으며, 도전성 물질은 구리(Cu)일 수 있고, 절연층(IL)은 실리콘 산화물로 이루어질 수 있다. 미세회로 패턴은 반도체 제조공정의 포토 리소그래피(photo-lithography) 공정에 의해 형성될 수 있으며, 인쇄회로기판(PCB)의 회로배선 제조공정으로는 형성할 수 없는, 2㎛이하의 선폭을 가질 수 있다.Referring to FIG. 4A, after forming an insulating layer IL on a semiconductor wafer W and depositing a conductive material, a microcircuit pattern 131 may be formed using a semiconductor process. For example, the semiconductor wafer W may be a Si wafer, the conductive material may be copper (Cu), and the insulating layer IL may be made of silicon oxide. The microcircuit pattern may be formed by a photo-lithography process in a semiconductor manufacturing process, and may have a line width of 2 μm or less, which cannot be formed by a circuit wiring manufacturing process of a printed circuit board (PCB). .

도 4b를 참조하면, 미세회로 패턴(131)을 덮도록 접착층(132)을 도포할 수 있다. 후속공정에서 각각의 미세회로 패턴(131)과 접착층(132)은 하나의 브릿지 구조물을 이룰 수 있다.Referring to FIG. 4B, an adhesive layer 132 may be applied to cover the microcircuit pattern 131. In the subsequent process, each microcircuit pattern 131 and the adhesive layer 132 may form one bridge structure.

도 4c를 참조하면, 반도체 웨이퍼(W)를 개별 브릿지 구조물 단위(U)로 절단하여, 단위 반도체 웨이퍼(W)를 마련할 수 있다.Referring to FIG. 4C, the semiconductor wafer W may be cut into individual bridge structure units U to provide the unit semiconductor wafer W.

도 5a를 참조하면, 제1 인쇄회로층(110)을 준비하고, 앞서 마련한 단위 반도체 웨이퍼(W)의 접착층(132)이 제1 인쇄회로층(110)의 연결 패드(113)를 향하도록 부착하여, 제1 인쇄회로층(110) 상에 미세회로 패턴(131)을 부착할 수 있다. Referring to FIG. 5A, the first printed circuit layer 110 is prepared, and the adhesive layer 132 of the previously prepared unit semiconductor wafer W is attached to face the connection pad 113 of the first printed circuit layer 110. Thus, the microcircuit pattern 131 may be attached to the first printed circuit layer 110.

제1 인쇄회로층(110)은 수지 절연층 사이에 회로 패턴(112)을 개재하고 바디부(117)를 형성하고, 회로 패턴(112)과 접속된 전극 비아(115) 및 더미 비아(116)를 형성한 후, 전극 비아(115) 상에 회로 패턴(112)과 연결 패드(113)를 형성하고, 더미 비아(116) 상에 연결 패드(113)를 형성하여 마련할 수 있다. The first printed circuit layer 110 interposes the circuit pattern 112 between the resin insulating layers to form the body portion 117, and the electrode via 115 and the dummy via 116 connected to the circuit pattern 112 are connected. After forming, the circuit pattern 112 and the connection pad 113 may be formed on the electrode via 115, and the connection pad 113 may be formed on the dummy via 116.

이때, 단위 반도체 웨이퍼(W)는 더미 비아(116)가 배치된 제1 영역(A1)에 위치하도록 배치하여, 미세회로 패턴(131)이 연결 패드(113)를 통해 더미 비아(116)에 접속되도록 정렬할 수 있다.
At this time, the unit semiconductor wafer W is disposed to be located in the first region A1 in which the dummy vias 116 are disposed, so that the microcircuit pattern 131 is connected to the dummy vias 116 through the connection pad 113. You can arrange as much as possible.

도 5b를 참조하면, 단위 반도체 웨이퍼(W)를 XeF2 가스와 같은 선택비가 높은 가스를 이용하여 식각하여 제거하고, 절연층(IL)을 HF 가스 등으로 제거하여, 제1 인쇄회로층(110) 브릿지 구조물(130)의 미세회로 패턴(131)이 노출되도록 할 수 있다.
Referring to FIG. 5B, the unit semiconductor wafer W is XeF 2 Etching is removed by using a high selectivity gas such as gas, and the insulating layer IL is removed by HF gas or the like, and the microcircuit pattern 131 of the bridge structure 130 of the first printed circuit layer 110 is exposed. It can be done.

도 5c를 참조하면, 브릿지 구조물(130)을 덮도록, 수지 절연층을 도포하여 바디부(125)를 형성하고, 연결 패드(113) 및 미세회로 패턴(131)과 접속되는 전극 비아(122, 123, 124)를 형성하여, 제1 인쇄회로층(110) 상에 제2 인쇄회로층(120)이 적층된 인쇄회로기판(100)을 형성할 수 있다. 이렇게 준비된 인쇄회로기판(100)에 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)을 실장하면, 도 1의 반도체 패키지(1)를 마련할 수 있다.
Referring to FIG. 5C, to cover the bridge structure 130, a resin insulating layer is applied to form the body portion 125, and the electrode via 122 connected to the connection pad 113 and the fine circuit pattern 131, 123 and 124 may be formed to form the printed circuit board 100 on which the second printed circuit layer 120 is stacked on the first printed circuit layer 110. When the first semiconductor chip structure 200 and the second semiconductor chip structure 300 are mounted on the printed circuit board 100 prepared as described above, the semiconductor package 1 of FIG. 1 may be provided.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and modification will be possible by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also belongs to the scope of the present invention. something to do.

1: 반도체 패키지 100: 인쇄회로기판
110: 제1 인쇄회로층 113: 연결 패드
116: 더미 비아 117: 바디부
118: 솔더 범프(118) 120: 제2 인쇄회로층
121: 내부 접속 패드 122: 전극 비아
125: 바디부 130: 브릿지 구조물
131: 미세회로 패턴 132: 접착층
200: 제1 반도체 칩 구조물 210, 220: 메모리 다이
211: 관통 전극 212: 칩 패드
213: 범프 300: 제1 반도체 칩 구조물1: semiconductor package 100: printed circuit board
110: first printed circuit layer 113: connection pad
116: dummy via 117: body part
118: solder bump 118 120: second printed circuit layer
121: internal connection pad 122: electrode via
125: body portion 130: bridge structure
131: fine circuit pattern 132: adhesive layer
200: first semiconductor chip structure 210, 220: memory die
211: through electrode 212: chip pad
213: bump 300: first semiconductor chip structure

Claims (10)

내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및
적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지.
A printed circuit board including a printed circuit layer having a circuit pattern therein, and a bridge structure in which a fine circuit pattern having a narrower line width than the circuit pattern is attached on the printed circuit layer by an adhesive layer; And
A semiconductor package including a plurality of semiconductor chip structures, which are arranged to overlap at least a portion of the bridge structure and are mounted on the printed circuit board, and are electrically connected to each other through the bridge structure.
제1항에 있어서,
상기 인쇄회로층은,
상하로 적층된 제1 인쇄회로층 및 제2 인쇄회로층을 더 포함하며,
상기 제1 인쇄회로층은 상기 제2 인쇄회로층의 하부에 배치되며, 상기 제2 인쇄회로층과 접하는 면과 반대되는 면에 솔더 패드가 배치되고, 상기 솔더 패드와 접속되며 상기 제1 인쇄회로층을 관통하는 제1 전극 비아들을 포함하는 반도체 패키지.
According to claim 1,
The printed circuit layer,
Further comprising a first printed circuit layer and a second printed circuit layer stacked up and down,
The first printed circuit layer is disposed under the second printed circuit layer, a solder pad is disposed on a surface opposite to a surface contacting the second printed circuit layer, and connected to the solder pad and connected to the first printed circuit layer. A semiconductor package comprising first electrode vias through the layer.
제2항에 있어서,
상기 제2 인쇄회로층은,
상기 브릿지 구조물이 부착되며, 상기 브릿지 구조물과 접하는 제1 영역에 배치된 더미 비아들 및 상기 제1 영역 이외의 영역에 배치된 제2 전극 비아들을 포함하는 반도체 패키지.
According to claim 2,
The second printed circuit layer,
A semiconductor package including the bridge structure and dummy vias disposed in a first region contacting the bridge structure and second electrode vias disposed in an area other than the first region.
제3항에 있어서,
상기 제1 인쇄회로층의 상기 더미 비아들을 상기 제2 인쇄회로층의 상기 제2 전극 비아들과 중첩되도록 정렬된 반도체 패키지.
According to claim 3,
A semiconductor package arranged to overlap the dummy vias of the first printed circuit layer with the second electrode vias of the second printed circuit layer.
제1항에 있어서,
상기 복수의 반도체 칩 구조물 중 적어도 하나는,
적층되어 접속된 복수의 메모리 다이를 포함하며, 상기 복수의 메모리 다이 중 적어도 하나는 상기 메모리 다이를 두께 방향으로 관통하는 관통전극을 포함하는 반도체 패키지.
According to claim 1,
At least one of the plurality of semiconductor chip structures,
A semiconductor package including a plurality of memory dies stacked and connected, wherein at least one of the plurality of memory dies includes a through electrode penetrating the memory die in a thickness direction.
제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계;
상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계;
상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계;
내부에 회로 패턴을 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계;
상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계;
상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및
상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법.
Forming a plurality of bridge structures formed of a microcircuit pattern on a first surface of a semiconductor wafer having a first surface and a second surface opposite thereto;
Forming an adhesive layer on the first surface to cover the plurality of bridge structures;
Cutting the semiconductor wafer into units of each bridge structure to prepare a unit semiconductor wafer;
Forming a first printed circuit layer having a circuit pattern therein, and attaching the unit semiconductor wafer via the adhesive layer on the first printed circuit layer;
Removing the unit semiconductor wafer by etching to expose the bridge structure;
Forming a second printed circuit layer on the first printed circuit layer, having electrode vias connected to the bridge structure, and covering the bridge structure; And
And mounting a plurality of semiconductor chip structures electrically connected to each other via electrode vias on the second printed circuit layer.
제6항에 있어서,
상기 반도체 웨이퍼는 Si 웨이퍼이며,
상기 단위 반도체 웨이퍼를 식각하여 제거하는 단계는, XeF2가스로 식각하는 반도체 패키지 제조방법.
The method of claim 6,
The semiconductor wafer is a Si wafer,
The step of etching and removing the unit semiconductor wafer may include etching a semiconductor package using XeF 2 gas.
제6항에 있어서,
상기 복수의 구조물을 형성하는 단계는,
상기 반도체 웨이퍼의 상기 제1 면 상에 도전성 물질층을 형성하고, 포토 리소그래피(photo-lithography) 공정을 통해 상기 도전성 물질층에 미세회로 패턴을 형성하는 반도체 패키지 제조방법.
The method of claim 6,
The step of forming the plurality of structures,
A method of manufacturing a semiconductor package, wherein a conductive material layer is formed on the first surface of the semiconductor wafer and a microcircuit pattern is formed on the conductive material layer through a photo-lithography process.
제6항에 있어서,
상기 제1 인쇄회로층을 형성하는 단계는,
상기 제1 인쇄회로층 상에 상기 단위 반도체 웨이퍼가 부착될 영역에 더미 비아들을 형성하는 단계를 더 포함하는 반도체 패키지 제조방법.
The method of claim 6,
Forming the first printed circuit layer,
And forming dummy vias in a region where the unit semiconductor wafer is to be attached to the first printed circuit layer.
제9항에 있어서,
상기 제1 인쇄회로층의 상기 더미 비아들은 상기 제2 인쇄회로층의 상기 전극 비아들과 중첩되도록 정렬된 반도체 패키지 제조방법.
The method of claim 9,
The method of manufacturing a semiconductor package in which the dummy vias of the first printed circuit layer are arranged to overlap the electrode vias of the second printed circuit layer.
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