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KR20200067545A - 태양 전지 제조 방법 - Google Patents

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KR20200067545A
KR20200067545A KR1020180154522A KR20180154522A KR20200067545A KR 20200067545 A KR20200067545 A KR 20200067545A KR 1020180154522 A KR1020180154522 A KR 1020180154522A KR 20180154522 A KR20180154522 A KR 20180154522A KR 20200067545 A KR20200067545 A KR 20200067545A
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KR
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deposition step
temperature
deposition
type
type film
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Withdrawn
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KR1020180154522A
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English (en)
Inventor
이경수
황성현
박상욱
Original Assignee
엘지전자 주식회사
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Filing date
Publication date
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Abstract

본 발명은 태양 전지 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 실리콘 웨이퍼 재질을 갖는 반도체 기판의 제1 면 위에 n형 도전성 타입의 불순물을 함유하는 실리콘층인 제1 도전형 영역을 증착하는 n형막 증착 단계; 및 n형 증착 단계 이후, 반도체 기판의 제2 면 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역을 증착하는 p형막 증착 단계;를 포함하고, n형막 증착 단계에서의 제1 증착 온도는 p형막 증착 단계에서의 제2 증착 온도보다 높다.
또한, 본 발명의 다른 일례에 따른 태양 전지 제조 방법은 n형막 증착 단계; p형막 증착 단계; p형막 증착 단계가 수행된 이후, 제1, 2 도전형 영역 위에 제1, 2 투명 전극층을 증착하는 투명 전극 증착 단계; 및 제1, 2 투명 전극층 각각의 위에 제1, 2 컨텍 전극용 패이스트를 도포하고 소성하는 전극 소성 단계;를 더 포함하고, 전극 소성 단계의 열처리 온도는 n형막 증착 단계에서의 제1 증착 온도 및 p형막 증착 단계에서의 제2 증착 온도보다 높을 수 있다.

Description

태양 전지 제조 방법{Manufacturing method of cell}
본 발명은 태양 전지 제조 방법에 관한 것으로, 보다 구체적으로는 이종 접합 구조를 갖는 결정질 반도체 기판에 비결정질 실리콘층을 증착함에 있어, 비결정질 실리콘층의 에피텍셜 성장을 억제하고, 비결정질 실리콘층의 막질을 양호하게 유지할 수 있는 태양 전지 제조 방법에 관한 것이다.
종래에는 이종 접합 태양전지를 제조함에 있어, 결정질 실리콘 웨이퍼 위에 바로 비정질 실리콘 박막을 증착함에 있어, 불순물 도핑된 비정질 실리콘 박막을 증착하는 온도보다, 진성 비정질 실리콘 박막 형성시 더 높은 온도에서 증착되도록 하여, 불순물 도핑된 비정질 실리콘 박막이 후속으로 증착되더라고, 진성 비정질 실리콘 박막이 변하지 않도록 구성되었었다.
그러나, 이와 같은 종래의 이종 접합 태양 전지의 제조 방법은 진성 비정질 실리콘 박막이 상대적으로 높은 온도에서 증착됨으로써, 진성 비정질 실리콘 박막이 증착 과정에서 쉽게 결정화가 이루어지는 조건이 광범위하게 존재하여, 문제가 되었다.
더불어, 이와 같은 종래의 진성 비정질 실리콘 박막의 증착 온도는 후속으로 증착되는 불순물 도핑된 비정질 실리콘 박막의 증착 온도보다 더 높기 때문에, 추가적인 개선이 어려운 문제점이 있었고, 진성 비정질 실리콘 박막의 결정화가 이루어지지 않도록 하기 위해, 진성 비정질 실리콘 박막을 형성하기 위한 공정 조건을 매우 협소하게 해야 하는 문제점이 있었다.
더불어, 종래의 이종 접합 태양 전지에서는 진성 비정질 실리콘 박막이나 불순물 도핑된 비정질 실리콘 박막을 증착함에 있어, 태양 전지의 최종 구조에서 최적의 박막 특성을 구현하기 위해, 각 층을 증착할 때 제어하는 온도에 대한 구체적인 기재는 없었다.
일례로, 종래에는 진성 비정질 실리콘 박막이나 불순물 도핑된 비정질 실리콘 박막을 350℃ 이하에서 증착하는 기술은 있었으나, n 불순물 도핑된 비정징실리콘의 형성온도와 p 불순물 도핑된 비정질 실리콘의 형성온도를 어떻게 제어해야 하는지에 대한 문제점 인식 및 해결 방법이 없었다.
본 발명은 효율이 보다 향상될 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
보다 구체적으로, 본 발명은 이종 접합 구조를 갖는 결정질 반도체 기판에 비결정질 실리콘층을 증착함에 있어, 비결정질 실리콘층의 에피텍셜 성장을 억제하고, 비결정질 실리콘층의 막질을 양호하게 유지할 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 실리콘 반도체 기판의 제1 면 위에 n형 도전성 타입의 불순물을 함유하는 실리콘층인 제1 도전형 영역을 증착하는 n형막 증착 단계; 및 n형 증착 단계 이후, 반도체 기판의 제2 면 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역을 증착하는 p형막 증착 단계;를 포함하고, n형막 증착 단계에서의 제1 증착 온도는 p형막 증착 단계에서의 제2 증착 온도보다 높다.
일례로, n형막 증착 단계에서의 제1 증착 온도는 160℃ ~ 250℃ 사이일 수 있고, p형막 증착 단계에서의 제2 증착 온도는 n형막 증착 단계에서의 제1 증착 온도보다 낮은 범위에서 150℃ ~ 200℃ 사이일 수 있다.
또한, 태양 전지 제조 방법은 n형막 증착 단계 이전에, 반도체 기판의 제1 면 위에 진성 실리콘층 재질의 제1 패시베이션층을 증착하는 제1 패시베이션층 증착 단계;와 n형막 증착 단계 이후 p형막 증착 단계 이전에, 반도체 기판의 제2 면 위에 진성 실리콘층 재질의 제2 패시베이션층을 증착하는 제2 패시베이션층 증착 단계;를 더 구비할 수 있다.
여기서, 제1 패시베이션층 증착 단계 및 제2 패시베이션층 증착 단계 각각의 제3 증착 온도는 서로 동일하고, 제1, 2 증착 온도보다 낮을 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 제1 패시베이션층 증착 단계 및 제2 패시베이션층 증착 단계 각각의 제3 증착 온도는 제1, 2 증착 온도보다 낮은 범위에서 서로 다른 것도 가능하다.
일례로, 제3 증착 온도는 제1, 2 증착 온도보다 낮은 범위에서 140℃ ~ 180℃ 사이일 수 있다.
또한, 제1 패시베이션층 증착 단계와 n형막 증착 단계는 동일한 제1 챔버 내에서 수행되고, 제1 패시베이션층 증착 단계와 n형막 증착 단계 이후, 제2 패시베이션층 증착 단계와 p형막 증착 단계는 제1 챔버와 다른 제2 챔버 내에서 수행될 수 있다.
일례로, 반도체 기판이 제1 패시베이션층 증착 단계를 위해 제1 챔버로 로딩된 후, 제1 챔버의 내부 온도가 상온부터 제3 증착 온도까지 제1 온도 변화 속도로 증가된 후, 제1 패시베이션층 증착 단계가 수행되고, 제1 패시베이션층 증착 단계가 수행된 이후, 제1 챔버의 내부 온도가 제3 증착 온도부터 제1 증착 온도까지 제1 온도 변화 속도보다 완만한 제2 온도 변화 속도로 증가된 후, n형막 증착 단계가 수행되고, 제1 챔버로부터 언로딩될 수 있다.
이후, 반도체 기판은, n형막 증착 단계 이후, 제2 챔버로 로딩된 후, 제2 챔버의 내부 온도가 상온부터 제3 증착 온도까지 제1 온도 변화 속도로 증가된 후, 제2 패시베이션층 증착 단계가 수행되고, 제2 패시베이션층 증착 단계가 수행된 이후, 제2 챔버의 내부 온도가 제3 증착 온도부터 제2 증착 온도까지 제1 온도 변화 속도보다 완만한 제2 온도 변화 속도로 증가된 후, p형막 증착 단계가 수행되고, 제2 챔버로부터 언로딩될 수 있다.
여기서, p형막 증착 단계에 의해 증착되는 제2 증착 시간은 n형막 증착 단계에 의해 증착되는 제1 증착 시간보다 길 수 있고, 제1, 2 패시베이션층 증착 단계에 의해 증착되는 제3 증착 시간은 서로 동일하고, 제1, 2 시간보다 짧을 수 있다.
여기서, n형막 증착 단계 및 p형막 증착 단계에 의해 형성되는 제1, 2 도전형 영역은 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질이고, 제1 패시베이션층 증착 단계 및 제2 패시베이션층 증착 단계에 의해 형성되는 제1, 2 패시베이션층은 비정질 실리콘 산화물 재질, 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질 중 적어도 어느 하나일 수 있다.
이와 같은 태양 전지 제조 방법은 n형막 증착 단계와 p형막 증착 단계가 수행된 이후, 제1 도전형 영역 위에 제1 투명 전극층 및 제2 도전형 영역 위 각각에 제2 투명 전극층을 증착하는 투명 전극 형성 단계; 및 제1, 2 투명 전극층 각각의 위에 제1, 2 컨텍 전극용 패이스트를 도포하고 소성하는 전극 소성 단계;를 더 포함하고, 전극 소성 단계의 열처리 온도는 제1, 2 증착 온도보다 높을 수 있다.
여기서, 투명 전극 증착 단계의 증착 온도는 100℃ ~ 200℃ 사이이고, 전극 소성 단계의 열처리 온도는 제1, 2 증착 온도보다 높은 범위에서, 170℃ ~ 350℃ 사이일 수 있다.
또한, 본 발명의 다른 일례에 따른 태양 전지 제조 방법은 실리콘 웨이퍼 재질을 갖는 반도체 기판의 제1 면 위에 n형 도전성 타입의 불순물을 함유하는 제1 도전형 영역을 증착하는 n형막 증착 단계; n형 증착 단계 이후, 반도체 기판의 제2 면 위에 p형 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 증착하는 p형막 증착 단계; p형막 증착 단계가 수행된 이후, 제1 도전형 영역 위에 제1 투명 전극층을 증착하고 제2 도전형 영역 위에 제2 투명 전극층을 증착하는 투명 전극 증착 단계; 및 제1, 2 투명 전극층 각각의 위에 제1, 2 컨텍 전극용 패이스트를 도포하고 소성하는 전극 소성 단계;를 포함하고, 전극 소성 단계의 열처리 온도는 n형막 증착 단계에서의 제1 증착 온도 및 p형막 증착 단계에서의 제2 증착 온도보다 높을 수 있다.
여기서, n형막 증착 단계에서의 제1 증착 온도는 p형막 증착 단계에서의 제2 증착 온도보다 높을 수 있다.
본 발명은 상대적으로 높은 고온에서 증착되는 n형 도전성 타입의 불순물을 함유하는 실리콘층을 먼저 증착하고, 상대적으로 낮은 온도에서 증착되는 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층을 후에 증착함으로써, p형 도전성 타입의 불순물을 함유하는 실리콘층의 막질이 열화되는 것을 방지할 수 있다.
더불어, 본 발명은 제1, 2 패이베이션층을 형성하는 진성 실리콘층을 상대적으로 낮은 온도에서 증착하고, 불순물 도핑된 실리콘층을 상대적으로 높은 온도에서 증착함으로써, 후속 열처리 효과에 의해 진성 실리콘층의 막 특성이 추가적으로 개선될 수 있고, 진성 실리콘층을 상대적으로 낮은 온도에서 증착함으로써, 고온 증착시 발생되는 에피텍셜(epitaxial) 성장을 억제할 수 있다.
도 1은 본 발명의 일례에 따라 제조되는 태양 전지를 설명하기 위한 태양 전지의 부분 단면도이다.
도 2는 본 발명의 일례에 따라 도 1에 도시된 태양 전지를 제조하는 방법을 설명하기 위한 플로우 차트이다.
도 3은 도 2의 제1 패시베이션층 증착 단계 및 n형막 증착 단계를 수행하는 제1 챔버에 적용되는 온도 프로파일을 설명하기 위한 도이다.
도 4는 도 2의 제2 패시베이션층 증착 단계 및 p형막 증착 단계를 수행하는 제2 챔버에 적용되는 온도 프로파일을 설명하기 위한 도이다.
도 5는 각 도전형 영역에 대한 증착 단계에서 각 도전형 영역이 받는 엔탈피(H)에 따른 농도 변화 특성을 설명하기 위한 도이다.
도 6은 도 5의 엔탈피에 따른 도핑 농도 변화 특성을 고려하여, 본 발명의 제조 방법에 대한 효과를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
아울러, 이하에서 어떤 구성 요소의 두께나 폭 또는 길이가 동일하다는 의미는 공정 상의 오차를 고려하여, 어떤 제1 구성 요소의 두께나 폭 또는 길이가 다른 제2 구성 요소의 두께나 폭 또는 길이와 비교하여, 10% 의 오차 범위에 있는 경우를 의미한다.
이하에서, 반도체 기판의 제1 면은 반도체 기판의 평면 중 어느 한 면을 의미하고, 반도체 기판의 제2 면은 반도체 기판의 평면 중 제1 면과 반대쪽에 위치하는 면을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 1은 본 발명의 일례에 따라 제조되는 태양 전지를 설명하기 위한 태양 전지의 부분 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 제1 면(일 예로, 전면) 위에 형성되는 제1 패시베이션층(21)과, 반도체 기판(10)의 제2 면(일 예로, 후면) 위에 형성되는 제2 패시베이션층(31)과, 반도체 기판(10)의 제1 면 쪽에서 제1 패시베이션층(21) 위에 형성되며 제1 도전형을 가지는 제1 도전형 영역(20)과, 반도체 기판(10)의 제2 면 쪽에서 제2 패시베이션층(31) 위에 형성되며 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(40)과, 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(50)을 포함할 수 있다.
반도체 기판(10)은 제1 또는 제2 도전성 타입의 불순물을 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다.
베이스 영역(110)은 제1 또는 제2 도전성 타입의 불순물을 포함하는 단일 결정질 반도체(예를 들어, 단일 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다.
특히, 반도체 기판이 단결정 실리콘 재질로 형성될 경우, 단결정 실리콘 재질의 웨이퍼(wafer)로 형성될 수 있다. 도 2 이하의 제조 방법에서는 반도체 기판이 실리콘 웨이퍼 재질로 형성된 경우를 일례로 설명한다.
이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지는 전기적 특성이 우수할 수 있다.
이때, 본 실시예에서는 반도체 기판(10)은 추가적인 도핑 등에 의하여 형성되는 도핑 영역을 구비하지 않는 베이스 영역(110)만으로 구성될 수 있다. 이에 의하여 도핑 영역에 의한 반도체 기판(10)의 패시베이션 특성 저하를 방지할 수 있다.
그리고 반도체 기판(10)의 전면 및 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다.
반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10) 내부로 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 제1 면에만 텍스처링 구조가 형성되거나, 반도체 기판(10)의 전면 및 후면에 텍스처링 구조가 형성되지 않을 수 있다.
반도체 기판(10)의 전면 위에는 제1 패시베이션층(21)이 형성(일 예로, 접촉)되고, 반도체 기판(10)의 후면 위에는 제2 패시베이션층(31)이 형성(일 예로, 접촉)된다. 이에 의하여 패시베이션 특성을 향상할 수 있다.
이때, 제1 및 제2 패시베이션층(21, 31)은 반도체 기판(10)의 전면 및 후면에 각기 전체적으로 형성될 수 있다.
이에 따라 우수한 패시베이션 특성을 가지면서 별도의 패터닝 없이 쉽게 형성될 수 있다. 캐리어가 제1 또는 제2 패시베이션층(21, 31)을 통과하여 제1 또는 제2 도전형 영역(20, 30)에 전달되므로, 제1 및 제2 패시베이션층(21, 31)의 각각의 두께는 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각의 두께보다 작을 수 있다.
일례로, 제1, 2 패시베이션층(21, 31) 각각의 두께는 반도체 기판의 두께보다 작은 1nm ~ 10nm 사이로 형성될 수 있고, 제1, 2 도전형 영역(20, 3) 각각의 두께는 제1, 2 패시베이션층(21, 31) 각각의 두께보다 큰 범위에서 2nm ~ 30nm 사이로 형성될 수 있다.
여기서, 제2 도전형 영역의 두께는 제1 도전형 영역의 두께보다 두껍게 형성될 수 있다.
또한, 일례로, 제1 및 제2 패시베이션층(21, 31)은 수소를 다량 함유하는 진성 실리콘 반도체,예를 들어, 비정질 실리콘 산화물 재질, 미세 결정질 실리콘층(i-mc-Si) 또는 진성 비정질 실리콘(i-a-Si)층 중 적어도 어느 하나로 이루어질 수 있다.
그러면, 제1 및 제2 패시베이션층(21, 31)이 반도체 기판(10)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지고, 수소를 다량 함유하기 때문에 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다.
제1 패시베이션층(21) 위에는 제1 도전성 타입의 불순물을 반도체 기판(10)보다 높은 도핑 농도로 포함하는 제1 도전형 영역(20)이 위치(일 예로, 접촉)할 수 있다. 그리고 제2 패시베이션층(31) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전성 타입의 불순물을 반도체 기판(10)보다 높은 도핑 농도로 포함하는 제2 도전형 영역(30)이 위치(일 예로, 접촉)할 수 있다.
제1 및 제2 패시베이션층(21, 31)이 각기 제1 및 제2 도전형 영역(20, 30)에 접촉하면, 캐리어 전달 경로를 단축하고 구조를 단순화할 수 있다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(10) 내부로 열확산되어 형성되지 않고, 제1, 2 패시베이션층(21) 위에 각각 증착되어 반도체 기판(10)과 별개로 형성되므로, 반도체 기판(10) 위에서 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 수소를 다량 함유하는 비정질 실리콘 재질(a-Si) 또는 미세 결정질 실리콘 재질(mc-Si)에 제1 또는 제2 도전성 타입의 불순물을 도핑하여 형성될 수 있다. 그러면 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다.
일 예로, 반도체 기판(10)이 제1 도전형을 가질 수 있다. 그러면, 제1 도전형 영역(20)이 반도체 기판(10)과 동일한 도전형을 가지면서 높은 도핑 농도를 가지는 전면 전계 영역을 구성하고, 제2 도전형 영역(30)이 반도체 기판(10)과 반대되는 도전형을 가져 에미터 영역을 구성할 수 있다.
그러면, 에미터 영역인 제2 도전형 영역(30)이 반도체 기판(10)의 후면에 위치하여 전면으로의 광 흡수를 방해하지 않으므로 충분한 두께를 가질 수 있다. 그리고 전면 전계 영역인 제1 도전형 영역(20)은 광전 변환에 직접 관여하지 않으며 반도체 기판(10)의 전면에 위치하여 전면으로의 광 흡수에 관계되므로 제2 도전형 영역(30)보다 얇은 두께로 형성할 수 있다. 이에 의하여 제1 도전형 영역(20)에 의한 광 손실을 최소화할 수 있다.
제1 또는 제2 도전성 타입의 불순물로 사용되는 p형 도전성 타입의 불순물로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도전성 타입의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 이 외에도 다양한 도펀트가 제1 또는 제2 도전성 타입의 불순물로 사용될 수 있다. 참고로, 도 3 이하의 제조 방법에서는 제1 도전성 타입의 불순물이 n형이고, 제2 도전성 타입의 불순물이 p형인 경우를 일례로 설명한다.
일 예로, 반도체 기판(10) 및 제1 도전형 영역(20)이 n형을 가질 수 있고, 제2 도전형 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(10)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 일 예로 반도체 기판(10)과 제1 도전형 영역(20)이 n형 도전성 타입의 불순물로 인(P)을 포함할 수 있고, 제2 도전형 영역(30)이 p형 도전성 타입의 불순물로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형이 p형이고 제2 도전형이 n형일 수도 있다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 각기 수소를 다량 함유하고 제1 또는 제2 도전성 타입의 불순물을 함유하는 비정질 실리콘 재질(a-Si) 또는 미세 결정질 실리콘 재질(mc-Si)을 포함할 수 있다.
이에 의하면 제1 및 제2 도전형 영역(20, 30)이 반도체 기판(10) 및 제1 및 제2 패시베이션층(21, 31)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 반도체 기판(10)과 유사한 특성을 가질 수 있다.
이에 의하여 이에 의하여 캐리어의 이동이 좀더 효과적으로 이루어지고 안정적인 구조를 구현할 수 있다. 또한, 제1 패시베이션층(21) 및 제1 도전형 영역(20)을 동일한 장치(일 예로, 증착 장치) 내에서 원료 기체만을 변경하면서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성할 수 있고, 제2 패시베이션층(31) 및 제2 도전형 영역(30)을 동일한 장치 내에서 연료 기체만을 변경하면서 연속적으로 수행되는 인-시츄 공정에 의하여 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다.
제1 도전형 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(40)이 위치(일 예로, 접촉)하고, 제2 도전형 영역(30) 위에는 이에 전기적으로 연결되는 제2 전극(50)이 위치(일 예로, 접촉)한다.
제1 전극(40)은, 제1 도전형 영역(20) 위에 위치하는 제1 투명 전극층(41), 그리고 제1 투명 전극층(41) 위에 위치하는 제1 컨텍 전극(43)을 포함할 수 있다. 제1 컨텍 전극(43)의 적어도 일부 위에는 다른 태양 전지 또는 외부 회로와의 연결을 위한 리본, 배선재, 인터커넥터 등이 접합될 수 있다.
여기서, 제1 투명 전극층(41)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 이와 같이 제1 투명 전극층(41)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 원하는 캐리어가 제1 투명 전극층(41)을 통하여 쉽게 제1 컨텍 전극(43)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 이와 같이 제1 투명 전극층(41)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 일 예로, 제1 투명 전극층(41)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(41) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(41)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 이와 같이 제1 투명 전극층(41)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
제1 투명 전극층(41) 위에 위치하는 제1 컨텍 전극(43)은 금속을 주요 물질(가장 많은 양으로 포함되는 물질)로 포함하여 캐리어 수집 효율, 저항 저감 등의 특성을 향상할 수 있다. 금속으로는 전도성을 제공하는 다양한 물질, 예를 들어, 은(Ag), 알루미늄(Al), 구리(Cu), 또는 주석(Sn) 등을 사용할 수 있다. 이때, 제1 컨텍 전극(43)은 금속 이외에도 가교 수지, 용매 등을 더 포함하는 페이스트를 도포하고 소성하여 형성할 수 있다. 다만, 제1 컨텍 전극(43)에 파이어 스루(fire-through)가 요구되지 않으므로 제1 컨텍 전극(43)이 유리 프릿을 포함하지 않을 수 있다.
이와 같이 제1 컨텍 전극(43)은 금속을 포함하여 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 컨텍 전극(43)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 예를 들어, 제1 컨텍 전극(43)은 제1 방향으로 연장되며 서로 평행하게 위치하는 복수의 핑거 라인과, 제1 방향과 교차(일 예로, 직교)하는 제2 방향(도면의 세로 방향)으로 형성되어 제1 핑거 라인에 전기적으로 연결되는 버스바를 포함할 수 있다. 일 예로, 배선재 등은 버스바 위에 일대일 대응하도록 부착 또는 연결될 수 있다.
이와 유사하게 본 실시예에서 제2 전극(50)은 제2 투명 전극층(51) 및 제2 컨텍 전극(53)을 포함할 수 있다. 제2 전극(50)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(50)의 제2 투명 전극층(51) 및 제2 컨텍 전극(53)의 역할, 물질, 형상, 두께 등은 제1 전극(40)의 제1 투명 전극층(41) 및 제1 컨텍 전극(43)의 역할, 물질, 형상, 두께 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
그리고 제2 컨텍 전극(53)은 핑거 라인 및 버스바를 구비할 수 있다. 이때, 제1 컨텍 전극(43)의 버스바와 제2 컨텍 전극(53)의 버스바는 서로 동일한 개수로 형성될 수 있다. 제1 컨텍 전극(43)의 핑거 라인 및 제2 컨텍 전극(43)의 핑거 라인은 동일한 폭, 피치 및/또는 개수를 가질 수도 있고, 서로 다른 폭, 피치 및/또는 개수를 가질 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 투명 전극층(420, 440) 또는 제1 및 제2 컨텍 전극(43, 53)은 다양한 물질, 형상, 두께 등을 가질 수 있다. 그리고 제1 및 제2 컨텍 전극(43, 53)이 서로 다른 형상을 가질 수도 있다.
이와 같이 본 실시예에서는 태양 전지의 제1 및 제2 컨텍 전극(43, 53)이 일정한 패턴을 가져 태양 전지가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 태양 전지에서 사용되는 광량을 증가시켜 태양 전지의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 컨텍 전극(53)이 반도체 기판(10)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
지금까지는 본 발명의 일례에 따른 태양 전지 제조 방법에 제조될 수 있는 태양 전지의 구조에 대해 설명하였다.
한편, 전술한 이종 접합 태양 전지와 유사한 종래의 이종 접합 태양 전지 제조 공정은 공정 중에 제1, 2 패시베이션층(21, 31) 내에 에피텍셜 성장이 이루어지거나, 탈수소화 현상으로 인하여 p형 불순물을 함유하는 도전형 영역 내의 불순물 농도가 저하되는 문제점이 있었다.
그러나, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1, 2 패시베이션층(21, 31)을 형성하는 진성 실리콘층의 증착 온도를 상대적으로 낮추고, 상대적으로 높은 고온에서 증착되는 n형 도전성 타입의 불순물을 함유하는 제1 도전형 영역(20)의 실리콘층을 먼저 증착하고, 상대적으로 낮은 온도에서 증착되는 위에 p형 도전성 타입의 불순물을 함유하는 제2 도전형 영역(30)의 실리콘층을 후에 증착함으로써, p형 도전성 타입의 불순물을 함유하는 제2 도전형 영역(30)의 실리콘층의 막질이 훼손되는 것을 방지할 수 있다.
이하에서는 이와 같은 이종 접합 태양 전지를 제조하는 방법에 대해 구체적으로 설명한다.
도 2는 본 발명의 일례에 따라 도 1에 도시된 태양 전지를 제조하는 방법을 설명하기 위한 플로우 차트이고, 도 3은 도 2의 제1 패시베이션층 증착 단계(S1) 및 n형막 증착 단계(S2)를 수행하는 제1 챔버에 적용되는 온도 프로파일을 설명하기 위한 도이고, 도 4는 도 2의 제2 패시베이션층 증착 단계(S3) 및 p형막 증착 단계(S4)를 수행하는 제2 챔버에 적용되는 온도 프로파일을 설명하기 위한 도이다.
본 발명의 일례에 다른 태양 전지 제조 방법은 도 2에 도시된 바와 같이, 제1 패시베이션층 증착 단계(S1), n형막 증착 단계(S2), 제2 패시베이션층 증착 단계(S3), p형막 증착 단계(S4), 투명 전극 형성 단계(S5), 전극 패터닝 단계(S6) 및 전극 소성 단계(S7)를 포함할 수 있으며, 이와 같은 각 단계들이 순차적으로 진행될 수 있다.
여기서, 제1 패시베이션층 증착 단계(S1)와 n형막 증착 단계(S2)는 제1 챔버 내에서 플라즈마 화학 기상 증착법(PECVD, Plasma-enhanced chemical vapor deposition)으로 수행될 수 있으며, 제2 패시베이션층 증착 단계(S3)와 p형막 증착 단계(S4)는 제1 챔버와 다른 제2 챔버 내에서 플라즈마 화학 기상 증착법(PECVD)으로 수행될 수 있다.
이하에서는 도 2에 도시된 바와 같이, 태양 전지 제조 방법의 각 단계에 먼저 설명한 이후, 각 단계에서의 증착 온도 및 증착 시간에 대해 도 3 및 도 4를 참조하여 설명한다.
제1 패시베이션층 증착 단계(S1)를 수행하기 위해, 반도체 기판(10)은 제1 챔버 내로 로딩(loading)될 수 있다. 이때, 로딩되는 반도체 기판(10)의 제1 면과 제2 면의 표면에는 도 1에 도시된 바와 같이, 텍스쳐링 처리된 요철이 구비될 수 있고, 반도체 기판(10)은 150um 이하 얇은 웨이퍼가 이용될 수 있다.
제1 패시베이션층 증착 단계(S1)는 반도체 기판(10)이 제1 챔버 내로 로딩된 후, 제1 챔버 내에서 플라즈마 화학 기상 증착법(PECVD)으로 형성된 플라즈마를 이용하여, 진성 실리콘층 재질의 에피텍셜 성장을 억제하기 위해 상대적으로 낮은 제3 증착 온도(T3)에서 반도체 기판(10) 제1 면 위에 진성 실리콘층 재질의 제1 패시베이션층(21)을 증착할 수 있다. 이때, 제1 패시베이션층(21)은 반도체 기판(10)의 제1 면 위에 직접 형성될 수 있다.
n형막 증착 단계(S2)는 제1 챔버 내에서 제1 패시베이션층 증착 단계(S1)가 수행된 이후, 연속적으로 플라즈마 화학 기상 증착법(PECVD)으로 상대적으로 높은 제1 증착 온도(T1)에서 반도체 기판(10)의 제1 면 위에 형성된 제1 패시베이션층(21) 위에 직접 제1 도전형 영역(20)을 형성하기 위해, n형 도전성 타입의 불순물을 함유하는 실리콘층을 증착할 수 있다.
이와 같은 n형막 증착 단계(S2)의 제1 증착 온도(T1)는 p형막 증착 단계(S4)의 제2 증착 온도(T2) 및 제1 패시베이션층 증착 단계(S1)의 제3 증착 온도(T3)보다 상대적으로 높은 고온일 수 있다.
이와 같이 제1 챔버 내에서 반도체 기판(10)의 제1 면에만 제1 패시베이션층(21)과 제1 도전형 영역(20)이 증착되도록 하기 위해, 제1 챔버로 반도체 기판(10)이 로딩될 때, 두 개의 반도체 기판(10)이 한 쌍으로 구비되어, 한 쌍의 반도체 기판(10)의 각 제1 면이 서로 맞닿은 상태로 로딩될 수 있고, 이후에 제1 패시베이션층 증착 단계(S1)와 n형막 증착 단계(S2)가 수행되어, 한 쌍의 반도체 기판(10)의 외측면인 제1 면에만 제1 패시베이션층(21)과 제1 도전형 영역(20)이 증착될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니다.
이후, 반도체 기판(10)은 제1 챔버에서 언로딩(unloading)되어, 제2 챔버로 로딩될 수 있다. 이때, 반도체 기판(10)이 제1 챔버에서 언로딩된 후 제2 챔버로 로딩되기 이전에, 반도체 기판(10)의 제2 면에만 제2 패시베이션층(31)과 제2 도전형 영역(30)이 증착되도록 하기 위해, 제1 챔버로부터 언로딩된 후, 한 쌍의 반도체 기판(10)을 서로 분리한 후, 한 쌍의 반도체 기판(10)의 각 제2 면이 서로 맞닿도록 각 반도체 기판(10)을 위치시킨 상태로, 제2 챔버로 한 쌍의 반도체 기판(10)을 로딩시킬 수 있다.
제2 패시베이션층 증착 단계(S3)는 반도체 기판(10)이 제2 챔버로 로딩된 후, 제2 챔버 내에서 플라즈마 화학 기상 증착법(PECVD)으로 형성된 플라즈마를 이용하여, 진성 실리콘층 재질의 에피텍셜 성장을 억제하기 위해 상대적으로 낮은 제3 증착 온도(T3)에서, 반도체 기판(10)의 제2 면 위에 진성 실리콘층 재질의 제2 패시베이션층(31)을 증착할 수 있다. 이때, 제2 패시베이션층(31)은 반도체 기판(10)의 제2 면 위에 직접 형성될 수 있다.
p형막 증착 단계(S4)는 제2 챔버 내에서 제2 패시베이션층 증착 단계(S3)가 수행된 이후, 연속적으로 플라즈마 화학 기상 증착법(PECVD)으로, 제1 증착 온도(T1)와 제3 증착 온도(T3)의 사이의 값을 갖는 제2 증착 온도(T2)에서, 반도체 기판(10)의 제2 면 위에 증착된 제2 패시베이션층(31) 위에 직접 p형 도전성 타입의 불순물을 함유하는 제2 도전형 영역(30)을 증착할 수 있다.
이후, 제2 면 위에 제2 패시베이션층(31)과 제2 도전형 영역(30)이 증착된 반도체 기판(10)을 제2 챔버로부터 언로딩시킬 수 있다.
이후, 투명 전극 형성 단계(S5)는 n형막 증착 단계(S2)와 p형막 증착 단계(S4)가 수행된 이후, 제1 도전형 영역(20) 위에 제1 투명 전극층(41)을 증착하고 제2 도전형 영역(30) 위에 제2 투명 전극층(51)을 증착할 수 있다. 이와 같은 투명 전극 형성 단계(S5)의 증착 온도는 100℃ ~ 200℃ 사이일 수 있다.
투명 전극 형성 단계(S5)가 종료된 이후, 전극 패터닝 단계(S6)와 전극 소성 단계(S7)가 수행될 수 있다.
전극 패터닝 단계(S6)에서는 반도체 기판(10)의 제1 면 위에 형성된 제1 투명 전극층(41) 위에 제1 컨텍 전극(43)용 패이스트를 미리 결정된 패턴으로 도포하고, 반도체 기판(10)의 제2 면 위에 형성된 제2 투명 전극층(51) 위에 제2 컨텍 전극(53)용 패이스트를 미리 결정된 패턴으로 도포할 수 있다.
즉, 전극 패터닝 단계(S6)에서는 제1 투명 전극층(41) 위에 제1 컨텍 전극(43)용 패이스트로 제1 컨텍 전극(43)의 핑거 라인 및 버스바를 미리 결정된 패턴으로 도포한 후 건조하고, 제2 투명 전극층(51) 위에 제2 컨텍 전극(53)용 패이스트로 제2 컨텍 전극(53)의 핑거 라인 및 버스바를 미리 결정된 패턴으로 도포한 후 건조할 수 있다.
이후, 전극 소성 단계(S7)에서 제1 투명 전극층(41) 위에 패터닝된 제1 컨텍 전극(43)용 패이스트와 제2 투명 전극층(51) 위에 패터닝된 제2 컨텍 전극(53)용 패이스트를 열처리한 후 소결(sintering)하여, 반도체 기판(10)의 제1 면 위에 위치한 제1 투명 전극층(41) 위에 제1 컨텍 전극(43)을 형성하고, 반도체 기판(10)의 제2 면 위에 위치한 제2 투명 전극층(51) 위에 제2 컨텍 전극(53)을 형성할 수 있다.
이때, 전극 소성 단계(S7)의 열처리 온도는 제1, 2 증착 온도(T1, T2)보다 높을 수 있고, 일례로, 제1, 2 증착 온도(T1, T2)보다 높은 범위에서, 170℃ ~ 350℃ 사이일 수 있다.
이와 같은 태양 전지 제조 공정 중 n형막 증착 단계(S2) 및 p형막 증착 단계(S4)에 의해 형성되는 제1, 2 도전형 영역(20, 30)은 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질로 형성될 수 있으나, 이하에서는 n형막 증착 단계(S2) 및 p형막 증착 단계(S4)에 의해 형성되는 제1, 2 도전형 영역(20, 30)이 비정질 실리콘 재질로 형성되는 경우를 일례로 설명한다.
또한, 제1 패시베이션층 증착 단계(S1) 및 제2 패시베이션층 증착 단계(S3)에 의해 형성되는 제1, 2 패시베이션층(21, 31)은 비정질 실리콘 산화물 재질, 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질 중 적어도 어느 하나로 형성될 수 있으나, 이하에서는 제1 패시베이션층 증착 단계(S1) 및 제2 패시베이션층 증착 단계(S3)에 의해 형성되는 제1, 2 패시베이션층(21, 31)이 비정질 실리콘 재질로 형성되는 경우를 일례로 설명한다.
이와 같은 본 발명의 일례에 따른 태양 전지 제조 방법은 상대적으로 고온에서 증착되는 n형막 증착 단계(S2)를 먼저 수행하고, n형막 증착 단계(S2)의 온도보다 상대적으로 낮은 온도에서 p형막 증착 단계(S4)를 n형막 증착 단계(S2) 이후에 수행함으로써, p형막 증착 단계(S4)시 증착되는 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역(30)의 막질이 열화되는 것을 방지할 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 진성 실리콘층 재질의 제1, 2 패시베이션층(21, 31)을 상대적으로 낮은 온도에서 증착하고, n형 또는 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제1, 2 도전형 영역(20, 30)을 상대적으로 높은 온도에서 증착함으로써, n형막 증착 단계(S2) 및 p형막 증착 단계(S4)의 열처리 효과에 의해 제1, 2 패시베이션층(21, 31)의 막 특성을 추가적으로 개선할 수 있고, 진성 실리콘층 재질의 제1, 2 패시베이션층(21, 31)을 상대적으로 낮은 온도에서 증착함으로써, 고온 증착시 발생되는 에피텍셜(epitaxial) 성장을 억제할 수 있다.
이하에서는 도 3 및 도 4를 참조하여, 각 증착 단계의 구체적인 증착 온도와 시간에 대해 설명한다.
도 3에 도시된 바와 같이, 반도체 기판(10)이 제1 패시베이션층 증착 단계(S1)를 위해 제1 챔버로 로딩된 후, 제1 챔버의 내부 온도가 상온부터 제3 증착 온도(T3)까지 제1 온도 변화 속도(V1)로 증가될 수 있다.
여기서, 상온은 일례로 25℃를 의미할 수 있다. 여기서, 제1 온도 변화 속도(V1)는 일례로, 1℃/sec ~ 50℃/sec 사이일 수 있다.
이와 같이, 제1 챔버 내부 온도가 제3 증착 온도(T3)까지 증가된 이후, 제1 패시베이션층 증착 단계(S1)가 제3 증착 온도(T3)로 제3 증착 시간(P3) 동안 수행될 수 있다.
제1 패시베이션층 증착 단계(S1)의 제3 증착 온도(T3)는 일례로, 제1, 2 증착 온도(T1, T2)보다 낮을 수 있으며, 제1, 2 증착 온도(T1, T2)보다 낮은 범위에서 140℃ ~ 180℃ 사이일 수 있다. 더불어, 제3 증착 시간(P3)은 후술할 제1, 2 증착 시간(P1, P2)보다 짧은 시간일 수 있으며, 일례로, 제1, 2 증착 시간(P1, P2)보다 짧은 범위에서 3초 ~ 20초 사이의 시간일 수 있다.
이에 따라, 제1 패시베이션층 증착 단계(S1)는 상대적으로 낮은 제3 증착 온도(T3)에서 상대적으로 짧은 제3 증착 시간(P3) 동안 수행될 수 있고, 이로 인하여 반도체 기판(10)의 제1 면에 증착되는 진성 실리콘층인 제1 패시베이션층(21)의 에피텍셜 성장을 보다 효과적으로 억제할 수 있다.
이와 같은 제1 패시베이션층 증착 단계(S1)에 의해 반도체 기판(10)의 제1 면에 집적 제1 패시베이션층(21)이 일례로 1nm ~ 10nm 사이로 증착될 수 있다.
이와 같이, 제1 패시베이션층 증착 단계(S1)가 수행된 이후, 제1 챔버의 내부 온도가 제3 증착 온도(T3)부터 제1 증착 온도(T1)까지 제1 온도 변화 속도(V1)보다 완만한 제2 온도 변화 속도(V2)로 증가될 수 있다.
여기서, 제1 챔버 내에서의 제2 온도 변화 속도(V2)는 제1 온도 변화 속도(V1)보다 완만할 수 있으며, 일례로, 제1 온도 변화 속도(V1)보다 완만한 범위에서 0.5℃/sec ~ 30℃/sec 사이일 수 있다.
이와 같이, 제1 패시베이션층 증착 단계(S1)가 수행된 이후, 상대적으로 완만하게 제2 온도 변화 속도(V2)로 제1 챔버 내부 온도를 상승시킴으로써, 제1 패시베이션층(21)에 함유된 수소의 탈수소화를 최대한 억제할 수 있다.
이와 같이, 제1 챔버의 내부 온도가 제1 증착 온도(T1)까지 도달한 상태에서, n형막 증착 단계(S2)가 제1 증착 온도(T1)에서 제1 증착 시간(P1) 동안 수행될 수 있다.
여기서, 제1 증착 온도(T1)는 제3 증착 온도(T3)보다 높고, 후술할 제2 증착 온도(T2)보다 높을 수 있으며, 일례로, 제1 증착 온도(T1)는 제3 증착 온도(T3) 및 제2 증착 온도(T2)보다 높은 범위에서 160℃ ~ 250℃ 사이일 수 있다.
n형막 증착 단계(S2)에 의해 증착되는 제1 증착 시간(P1)은 제1 패시베이션층 증착 단계(S1)가 수행되는 제3 증착 시간(P3)보다 길고, p형막 증착 단계(S4)가 수행되는 제2 증착 시간(P2)보다 짧을 수 있다. 일례로, 제1 증착 시간(P1)은 제3 증착 시간(P3)보다 길고, 제2 증착 시간(P2)보다 짧은 범위에서 5초 ~ 1분 사이의 시간일 수 있다.
이와 같은 n형막 증착 단계(S2)를 통해, 제1 도전형 영역(20)을 형성하기 위해 제1 패시베이션층(21) 위에 증착되는 n형 도전성 타입의 불순물 실리콘층은 제1 패시베이션층(21)보다 두껍게 증착되되, 일례로 2nm ~ 20nm 사이로 증착될 수 있다.
여기서, 제1 도전형 영역(20)에 함유되는 n형 도전성 타입의 불순물은 일례로 인(P)일 수 있다.
이와 같이, n형막 증착 단계(S2)가 수행된 이후, 제1 챔버의 내부 온도는 제1 온도 변화 속도(V1)로 상온까지 하강하고, 반도체 기판(10)은 제1 챔버로부터 언로딩될 수 있다.
이후, 반도체 기판(10)은 제2 챔버로 로딩되어, 반도체 기판(10)의 제2 면에 실리콘층이 증착될 수 있다.
반도체 기판(10)은 제2 챔버로 로딩된 후, 제2 챔버의 내부 온도가 상온부터 제3 증착 온도(T3)까지 제1 온도 변화 속도(V1)로 증가된 후, 제2 패시베이션층 증착 단계(S3)가 수행될 수 있다.
여기서, 제2 챔버의 제3 증착 온도(T3)는 앞선 제1 챔버의 제3 증착 온도(T3)와 서로 동일할 수 있다. 즉, 제1 패시베이션층 증착 단계(S1)의 제3 증착 온도(T3)와 제2 패시베이션층 증착 단계(S3)의 제3 증착 온도(T3)는 서로 동일할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 제1 패시베이션층 증착 단계(S1)의 제3 증착 온도(T3)와 제2 패시베이션층 증착 단계(S3)의 제3 증착 온도(T3)는 제1, 2 증착 온도(T1, T2)보다 낮은 범위에서 서로 다른 것도 가능하다.
따라서, 제2 패시베이션층 증착 단계(S3)의 제3 증착 온도(T3)는 일례로, 제1, 2 증착 온도(T1, T2)보다 낮을 수 있으며, 제1, 2 증착 온도(T1, T2)보다 낮은 범위에서 140℃ ~ 180℃ 사이일 수 있다.
더불어, 제2 패시베이션층 증착 단계(S3)가 수행되는 시간 역시, 제1 패시베이션층 증착 단계(S1)가 수행되는 제3 증착 시간(P3)과 동일하여, 제1, 2 증착 시간(P1, P2)보다 짧은 시간일 수 있으며, 일례로, 제1, 2 증착 시간(P1, P2)보다 짧은 범위에서 3초 ~ 20초 사이의 시간일 수 있다.
이에 따라, 제2 패시베이션층 증착 단계(S3)는 상대적으로 낮은 제3 증착 온도(T3)에서 상대적으로 짧은 제3 증착 시간(P3) 동안 수행될 수 있고, 이로 인하여 반도체 기판(10)의 제2 면에 증착되는 진성 실리콘층인 제2 패시베이션층(31)의 에피텍셜 성장을 보다 효과적으로 억제할 수 있다.
이와 같은 제2 패시베이션층 증착 단계(S3)에 의해 반도체 기판(10)의 제2 면에 직접 제2 패시베이션층(31)이 일례로 1nm ~ 10nm 사이로 증착될 수 있다.
더불어, 제2 챔버에서의 제1 온도 변화 속도(V1)는 제1 챔버에서의 제1 온도 변화 속도(V1)와 동일할 수 있다.
이와 같이, 제2 패시베이션층 증착 단계(S3)가 수행된 이후, 제2 챔버의 내부 온도가 제3 증착 온도(T3)부터 제2 증착 온도(T2)까지 제1 온도 변화 속도(V1)보다 완만한 제2 온도 변화 속도(V2)로 증가된 후, p형막 증착 단계(S4)가 수행될 수 있다.
여기서, 제2 챔버에서의 제2 온도 변화 속도(V2)는 제1 챔버에서의 제2 온도 변화 속도(V2)와 동일할 수 있고, 이에 따라, 제2 챔버 내에서의 제2 온도 변화 속도(V2)는 제1 온도 변화 속도(V1)보다 완만할 수 있으며, 일례로, 제1 온도 변화 속도(V1)보다 완만한 범위에서 0.5℃/sec ~ 30℃/sec 사이일 수 있다.
이와 같이, 제2 패시베이션층 증착 단계(S3)가 수행된 이후, 상대적으로 완만하게 제2 온도 변화 속도(V2)로 제2 챔버 내부 온도를 상승시킴으로써, 제2 패시베이션층(31)에 함유된 수소의 탈수소화를 최대한 억제할 수 있다.
이와 같이, 제2 챔버의 내부 온도가 제2 증착 온도(T2)까지 도달한 상태에서, p형막 증착 단계(S4)가 제2 증착 온도(T2)에서 제2 증착 시간(P2) 동안 수행될 수 있다.
여기서, p형막 증착 단계(S4)에서의 제2 증착 온도(T2)는 n형막 증착 단계(S2)에서의 제1 증착 온도(T1)보다 낮고, 제2 패시베이션층 증착 단계(S3)의 온도보다 높은 범위에서 정해질 수 있다.
일례로, p형막 증착 단계(S4)에서의 제2 증착 온도(T2)는 n형막 증착 단계(S2)에서의 제1 증착 온도(T1)보다 낮고, 제2 패시베이션층 증착 단계(S3)의 온도보다 높은 범위에서 150℃ ~ 200℃ 사이로 결정될 수 있다.
따라서, 제2 챔버의 제2 패시베이션층 증착 단계(S3)와 p형막 증착 단계(S4) 각각에서 수행되는 제2 증착 온도(T2)와 제3 증착 온도(T3)의 차이(D2)는 제1 챔버의 제1 패시베이션층 증착 단계(S1)와 n형막 증착 단계(S2) 각각에서 수행되는 제1 증착 온도(T1)와 제3 증착 온도(T3)의 차이(D1)보다 작을 수 있다.
이에 따라, 제2 패시베이션층 증착 단계(S3) 이후, p형막 증착 단계(S4)를 수행하기 위해, 제2 챔버 내부의 온도를 상승시킬 때, 제2 증착 온도(T2)와 제3 증착 온도(T3)의 차이(D2)가 상대적으로 작아, 제2 패시베이션층 증착 단계(S3)에서 증착된 진성 실리콘층인 제2 패시베이션층(31) 내부에 함유된 수소가 탈수소화(out diffusion) 되는 현상을 보다 개선할 수 있다.
여기서, p형막 증착 단계(S4)에 의해 증착되는 제2 증착 시간(P2)은 n형막 증착 단계(S2)에 의해 증착되는 제1 증착 시간(P1) 및 제2 패시베이션층 증착 단계(S3)의 제3 증착 시간(P3)보다 길 수 있다.
일례로, p형막 증착 단계(S4)에 의해 증착되는 제2 증착 시간(P2)은 제1 증착 시간(P1) 및 제3 증착 시간(P3)보다 긴 범위에서 10초 ~ 2분 사이로 결정될 수 있다.
이에 따라, p형막 증착 단계(S4)에 의해 증착되는 제2 도전형 영역(30)은 제2 패시베이션층(31) 및 제1 도전형 영역(20)보다 더 두껍게 증착될 수 있고, 일례로 3nm ~ 30nm 사이로 증착될 수 있다. 여기서, 제2 도전형 영역(30)에 함유되는 p형 도전성 타입의 불순물은 일례로 보론(B)일 수 있다.
여기서, p형막 증착 단계(S4)의 제2 증착 시간(P2)을 n형막 증착 단계(S2)의 제1 증착 시간(P1)보다 길게하여, 제2 도전형 영역(30)의 두께를 제1 도전형 영역(20)의 두께보다 두껍게 하는 이유는 다음과 같다.
제1 도전형 영역(20) 내에 n형 도전성 타입의 불순물로 함유되는 인(P)은 제2 도전형 영역(30) 내에 p형 도전성 타입의 불순물로 함유되는 보론(B)보다 상대적으로 확산 속도가 빠른 물질적 특성이 있다.
따라서, p형막 증착 단계(S4)시 보론(B)은 비결정질 실리콘 내에 상대적으로 낮은 도핑 밀도로 함유될 수 있다.
즉, 보론(B)을 함유하는 제2 도전형 영역(30)을 증착하는 p형막 증착 단계(S4)의 제2 증착 시간(P2)이 n형막 증착 단계(S2)의 제1 증착 시간(P1)과 동일한 경우, 제2 도전형 영역(30) 내의 보론(B) 도핑 밀도가 제1 도전형 영역(20) 내의 인(P) 도핑 밀도보다 상대적으로 낮을 수 있고, 이에 따라, 제1 도전형 영역(20)의 막 두께와 제2 도전형 영역(30)의 막 두께가 동일한 경우, 제2 도전형 영역(30) 내에 함유된 보론(B)의 총 도핑 농도는 제1 도전형 영역(20) 내에 함유된 인(P)의 총 도핑 농도보다 상대적으로 작을 수 있고, 이에 따라, 제1 도전형 영역(20)과 제2 도전형 영역(30) 사이의 불순물 농도가 서로 균형을 이루지 못할 수 있다.
이에 따라, 보론(B)을 함유하는 제2 도전형 영역(30)을 증착하는 p형막 증착 단계(S4)의 제2 증착 시간(P2)을 n형막 증착 단계(S2)의 제1 증착 시간(P1)보다 상대적으로 더 길게 하여, 제2 도전형 영역(30)의 막 두께를 제1 도전형 영역(20)의 막 두께보다 더 크게 형성하고, 이로 인하여, 제1 도전형 영역(20)과 제2 도전형 영역(30) 사이의 불순물 농도가 서로 균형을 이루도록 할 수 있다.
또한, 본 발명에 따른 태양 전지 제조 방법은 일례로, 보론(B)을 함유하는 제2 도전형 영역(30)에 대한 p형막 증착 단계(S4)의 제2 증착 온도(T2)를 n형막 증착 단계(S2)의 제1 증착 온도(T1)보다 낮추면서, 상대적으로 높은 제1 증착 온도(T1)를 갖는 n형막 증착 단계(S2) 이후에 증착되도록 하여, p형막 증착 단계(S4)시 보론(B)을 함유하는 제2 도전형 영역(30)에서 탈수소화 현상을 최대한 억제할 수 있으며, 제2 도전형 영역(30) 내에서의 보론(B)의 농도가 저하되는 것을 방지하여, 태양 전지의 효율을 보다 향상시킬 수 있다. 이와 같은 제2 도전형 영역(30) 내에서의 보론(B)의 농도가 저하되는 것을 방지하는 효과에 대해서는 도 5 및 도 6에서 보다 상세하게 후술한다.
이후, 이후, 투명 전극 형성 단계(S5)가 100℃ ~ 200℃ 사이의 증착 온도로 수행되어, 제1 도전형 영역(20) 위에 제1 투명 전극층(41)을 증착하고 제2 도전형 영역(30) 위에 제2 투명 전극층(51)을 증착할 수 있다.
투명 전극 형성 단계(S5)가 종료된 이후, 전극 패터닝 단계(S6)와 전극 소성 단계(S7)가 도 2에서 설명한 바와 같이, 수행될 수 있다.
이때, 전극 소성 단계(S7)의 열처리 온도는 제1, 2 증착 온도(T1, T2)보다 높을 수 있고, 일례로, 제1, 2 증착 온도(T1, T2)보다 높은 범위에서, 170℃ ~ 350℃ 사이일 수 있다.
이와 같이, 전극 소성 단계(S7)의 열처리 온도를 제1, 2 증착 온도(T1, T2)보다 높은 범위에서 수행하더라도, n형막 증착 단계(S2)에서 증착된 n형 도전성 타입의 불순물을 함유하는 실리콘층인 제1 도전형 영역(20)의 탈수소화나 p형막 증착 단계(S4)에서 증착된 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역(30)의 탈수소화는 문제되지 않을 수 있다.
즉, 전극 소성 단계(S7) 이전에, 이미 n형 도전성 타입의 불순물을 함유하는 실리콘층인 제1 도전형 영역(20) 위 및 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역(30) 위 각각에 제1, 2 투명 전극층(41, 51)이 형성되어 있어, 전극 소성 단계(S7)의 열처리 온도를 높이더라도, 제1, 2 도전형 영역(20, 30) 각각의 위에서 제1, 2 투명 전극층(41, 51) 각각이 캡핑층으로서 역할을 수행하여, 제1, 2 도전형 영역(20, 30) 각각에 함유된 불순물이 아웃 디퓨전(out diffusion)되는 것을 방지할 수 있다.
이하에서는 제2 도전형 영역(30) 내에서의 보론(B)의 농도가 저하되는 것을 방지하는 효과에 대해 보다 상세하게 설명한다.
도 5는 각 도전형 영역에 대한 증착 단계에서 각 도전형 영역이 받는 엔탈피(H)에 따른 농도 변화 특성을 설명하기 위한 도이고, 도 6은 도 5의 엔탈피에 따른 도핑 농도 변화 특성을 고려하여, 본 발명의 제조 방법에 대한 효과를 설명하기 위한 도이다.
보다 구체적으로, 도 5의 (a)는 n형막 증착 단계(S2)시 제1 도전형 영역(20) 내에 함유되는 n형 도전성 타입의 불순물(일례로, 인(p)) 농도와 엔탈피(H)의 관계를 도시한 그래프이고, 도 5의 (b)는 p형막 증착 단계(S4)시 제2 도전형 영역(30) 내에 함유되는 p형 도전성 타입의 불순물(일례로, 보론(B)) 농도와 엔탈피(H)의 관계를 도시한 그래프이다.
도 5의 (a)에 도시된 바와 같이, n형막 증착 단계(S2)시 제1 도전형 영역(20) 내에 함유되는 n형 도전성 타입의 불순물(일례로, 인(p)) 농도는 제1 도전형 영역(20)이 받는 총 열량인 엔탈피(H)를 증가시키더라도 특정 엔탈피에서 양호하게 유지(saturation)될 수 있다.
즉, n형막 증착 단계(S2)시, 제1 증착 온도(T1)를 상대적으로 높게 하여, 증착되는 제1 도전형 영역(20)이 받는 열량인 엔탈피(H)를 증가시키더라도, 제1 도전형 영역(20) 내에 함유되는 수소의 탈수소화(outdiffusion)가 상대적으로 뎌디게 진행되어, 제1 도전형 영역(20) 내의 인(p) 도핑 농도가 상대적으로 양호하게 유지될 수 있다.
그러나, 도 5의 (b)에 도시된 바와 같이, p형막 증착 단계(S4)시 제2 도전형 영역(30) 내에 함유되는 p형 도전성 타입의 불순물(일례로, 보론(B)) 농도는 제2 도전형 영역(30)이 받는 총 열량인 엔탈피(H)를 증가시키면, 급격하게 감소하는 특성이 있다.
즉, p형막 증착 단계(S4)시, 제2 증착 온도(T2)를 상대적으로 높게 하며, 증착되는 제2 도전형 영역(30)이 받는 열량인 엔탈피(H)도 함께 증가하게 되고, 이로 인하여, 제2 도전형 영역(30) 내에 함유되는 보론(B)의 도핑 농도가 급격하게 감소하는 특징이 있다.
도 5의 (b)에 도시된 바와 같은 특성을 갖는 이유는 두 가지 이유가 있다.
첫 번째로, 보론(B)은 외부로부터 열을 받으면, 인(P)과 비교하여, 보론(B)은 확산 속도가 상대적으로 빠른 물질 특성을 가지고 있기 때문이다.
따라서, p형막 증착 단계(S4)시, 실리콘과 결합된 보론(B)이 열을 받으면, 보론(B)이 실리콘과의 결합을 끊고 빠르게 확산될 수 있고, 보론(B)이 막 밖으로 빠르게 빠져 나오게 된다.
두 번째로, p형막 증착 단계(S4)시에 서로 결합되는 보론(B)과 수소(H)의 상호 결합력이 열에 취약하기 때문이다.
따라서, p형막 증착 단계(S4)시 엔탈피(H)를 증가시키게 되면, 보론(B)이 열을 흡수하여, 보론(B)과 수소(H)가 서로 상호 결합을 끊고, 보론(B)과 수소(H) 각각이 증착되는 제2 도전형 영역(30)의 박막 밖으로 빠르게 빠져 나오는 탈 수소화(out diffusion)가 진행되어, 제2 도전형 영역(30)의 막내 p형 도전성 타입인 보론(B)의 도핑 농도가 급격하게 감소하게 된다.
따라서, p형막 증착 단계(S4)의 제2 증착 온도(T2)가 n형막 증착 단계(S2)의 제1 증착 온도(T1) 수준으로 높아지면, 결과적으로, 증착되는 제2 도전형 영역(30)의 박막 내에서 보론(B)과 수소(H)가 서로 상호 결합을 끊고 박막 밖으로 빠르게 빠져 나오는 탈 수소화(out diffusion)가 진행되어, 제2 도전형 영역(30)의 막질 특성이 급격하게 열화될 수 있다.
이에 따라, 본 발명은 이와 같은 보론의 특성을 고려하여, 도 6에 도시된 바와 같이, n형막 증착 단계(S2)에서 제1 증착 온도(T1)에 의해 받는 열량인 엔탈피인 H1을 기준으로, p형막 증착 단계(S4)시 제2 증착 온도(T2)를 제1 증착 온도(T1)보다 상대적으로 낮추어, p형막 증착 단계(S4)시의 엔탈피를 H1보나 낮은 H2 수준으로 상대적으로 줄임으로써, p형막 증착 단계(S4)시 제2 도전형 영역(30)의 막내 탈 수소화(out diffusion)를 억제하여, 제2 도전형 영역(30)의 막질 특성이 열화되는 것을 방지할 수 있다.
이에 따라 본 발명은 상대적으로 높은 고온에서 증착되는 n형 도전성 타입의 불순물을 함유하는 실리콘층을 먼저 증착하고, 상대적으로 낮은 온도에서 증착되는 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층을 후에 증착함으로써, p형 도전성 타입의 불순물을 함유하는 실리콘층의 막질이 훼손되는 것을 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (16)

  1. 실리콘 반도체 기판의 제1 면 위에 n형 도전성 타입의 불순물을 함유하는 실리콘층인 제1 도전형 영역을 증착하는 n형막 증착 단계; 및
    상기 n형 증착 단계 이후, 상기 제1 면의 반대면인 상기 반도체 기판의 제2 면 위에 p형 도전성 타입의 불순물을 함유하는 실리콘층인 제2 도전형 영역을 증착하는 p형막 증착 단계;를 포함하고,
    상기 n형막 증착 단계에서의 제1 증착 온도는 상기 p형막 증착 단계에서의 제2 증착 온도보다 높은 태양 전지의 제조 방법.
  2. 제1 항에 있어서,
    상기 n형막 증착 단계에서의 제1 증착 온도는 160℃ ~ 250℃ 사이인 태양 전지의 제조 방법.
  3. 제1 항에 있어서,
    상기 p형막 증착 단계에서의 제2 증착 온도는 상기 n형막 증착 단계에서의 제1 증착 온도보다 낮은 범위에서 150℃ ~ 200℃ 사이인 태양 전지의 제조 방법.
  4. 제1 항에 있어서,
    상기 태양 전지 제조 방법은
    상기 n형막 증착 단계 이전에, 상기 반도체 기판의 제1 면 위에 진성 실리콘층 재질의 제1 패시베이션층을 증착하는 제1 패시베이션층 증착 단계;와
    상기 n형막 증착 단계 이후 상기 p형막 증착 단계 이전에, 상기 반도체 기판의 제2 면 위에 진성 실리콘층 재질의 제2 패시베이션층을 증착하는 제2 패시베이션층 증착 단계;를 더 구비하는 태양 전지의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 패시베이션층 증착 단계 및 상기 제2 패시베이션층 증착 단계 각각의 제3 증착 온도는 서로 동일하고, 상기 제1, 2 증착 온도보다 낮은 태양 전지의 제조 방법.
  6. 제4 항에 있어서,
    상기 제3 증착 온도는 상기 제1, 2 증착 온도보다 낮은 범위에서 140℃ ~ 180℃ 사이인 태양 전지의 제조 방법.
  7. 제4 항에 있어서,
    상기 제1 패시베이션층 증착 단계와 상기 n형막 증착 단계는 동일한 제1 챔버 내에서 수행되고,
    상기 제1 패시베이션층 증착 단계와 상기 n형막 증착 단계 이후, 상기 제2 패시베이션층 증착 단계와 상기 p형막 증착 단계는 상기 제1 챔버와 다른 제2 챔버 내에서 수행되는 태양 전지의 제조 방법.
  8. 제5 항에 있어서,
    상기 반도체 기판이 상기 제1 패시베이션층 증착 단계를 위해 상기 제1 챔버로 로딩된 후, 상기 제1 챔버의 내부 온도가 상온부터 상기 제3 증착 온도까지 제1 온도 변화 속도로 증가된 후, 상기 제1 패시베이션층 증착 단계가 수행되고,
    상기 제1 패시베이션층 증착 단계가 수행된 이후, 상기 제1 챔버의 내부 온도가 상기 제3 증착 온도부터 상기 제1 증착 온도까지 상기 제1 온도 변화 속도보다 완만한 제2 온도 변화 속도로 증가된 후, 상기 n형막 증착 단계가 수행되고, 상기 제1 챔버로부터 언로딩되는 태양 전지의 제조 방법.
  9. 제5 항에 있어서,
    상기 반도체 기판은, 상기 n형막 증착 단계 이후, 상기 제2 챔버로 로딩된 후, 상기 제2 챔버의 내부 온도가 상온부터 상기 제3 증착 온도까지 상기 제1 온도 변화 속도로 증가된 후, 상기 제2 패시베이션층 증착 단계가 수행되고,
    상기 제2 패시베이션층 증착 단계가 수행된 이후, 상기 제2 챔버의 내부 온도가 상기 제3 증착 온도부터 상기 제2 증착 온도까지 상기 제1 온도 변화 속도보다 완만한 제2 온도 변화 속도로 증가된 후, 상기 p형막 증착 단계가 수행되고, 상기 제2 챔버로부터 언로딩되는 태양 전지의 제조 방법.
  10. 제4 항에 있어서,
    상기 p형막 증착 단계에 의해 증착되는 제2 증착 시간은 상기 n형막 증착 단계에 의해 증착되는 제1 증착 시간보다 긴 태양 전지의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1, 2 패시베이션층 증착 단계에 의해 증착되는 제3 증착 시간은 서로 동일하고, 상기 제1, 2 시간보다 짧은 태양 전지의 제조 방법.
  12. 제4 항에 있어서,
    상기 n형막 증착 단계 및 상기 p형막 증착 단계에 의해 형성되는 상기 제1, 2 도전형 영역은 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질이고,
    상기 제1 패시베이션층 증착 단계 및 상기 제2 패시베이션층 증착 단계에 의해 형성되는 상기 제1, 2 패시베이션층은 비정질 실리콘 산화물 재질, 비정질 실리콘 재질 또는 미세 결정질 실리콘 재질 중 적어도 어느 하나인 태양 전지의 제조 방법.
  13. 제1 항에 있어서,
    상기 태양 전지 제조 방법은
    상기 n형막 증착 단계와 상기 p형막 증착 단계가 수행된 이후,
    상기 제1 도전형 영역 위에 제1 투명 전극층 및 상기 제2 도전형 영역 위 각각에 제2 투명 전극층을 증착하는 투명 전극 형성 단계; 및
    상기 제1, 2 투명 전극층 각각의 위에 제1, 2 컨텍 전극용 패이스트를 도포하고 소성하는 전극 소성 단계전극 소성 단계;를 더 포함하고,
    상기 전극 소성 단계의 열처리 온도는 상기 제1, 2 증착 온도보다 높은 태양 전지의 제조 방법.
  14. 제13 항에 있어서,
    상기 투명 전극 증착 단계의 증착 온도는 100℃ ~ 200℃ 사이이고,
    상기 전극 소성 단계의 열처리 온도는 상기 제1, 2 증착 온도보다 높은 범위에서, 170℃ ~ 350℃ 사이인 태양 전지의 제조 방법.
  15. 실리콘 반도체 기판의 제1 면 위에 n형 도전성 타입의 불순물을 함유하는 제1 도전형 영역을 증착하는 n형막 증착 단계;
    상기 n형 증착 단계 이후, 상기 반도체 기판의 제2 면 위에 p형 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 증착하는 p형막 증착 단계;
    상기 p형막 증착 단계가 수행된 이후, 상기 제1 도전형 영역 위에 제1 투명 전극층을 증착하고 상기 제2 도전형 영역 위에 제2 투명 전극층을 증착하는 투명 전극 증착 단계; 및
    상기 제1, 2 투명 전극층 각각의 위에 제1, 2 컨텍 전극용 패이스트를 도포하고 소성하는 전극 소성 단계;를 포함하고,
    상기 전극 소성 단계의 열처리 온도는 상기 n형막 증착 단계에서의 제1 증착 온도 및 상기 p형막 증착 단계에서의 제2 증착 온도보다 높은 태양 전지의 제조 방법.
  16. 제15 항에 있어서,
    상기 n형막 증착 단계에서의 제1 증착 온도는 상기 p형막 증착 단계에서의 제2 증착 온도보다 높은 태양 전지의 제조 방법.
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