[go: up one dir, main page]

KR20200041664A - 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로 - Google Patents

클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로 Download PDF

Info

Publication number
KR20200041664A
KR20200041664A KR1020180122043A KR20180122043A KR20200041664A KR 20200041664 A KR20200041664 A KR 20200041664A KR 1020180122043 A KR1020180122043 A KR 1020180122043A KR 20180122043 A KR20180122043 A KR 20180122043A KR 20200041664 A KR20200041664 A KR 20200041664A
Authority
KR
South Korea
Prior art keywords
phase
clock signal
signal
frequency
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020180122043A
Other languages
English (en)
Other versions
KR102509984B1 (ko
Inventor
신성균
범진욱
여장치
이대웅
곽명보
신종신
최정명
Original Assignee
삼성전자주식회사
서강대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 서강대학교산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020180122043A priority Critical patent/KR102509984B1/ko
Priority to CN201910593347.4A priority patent/CN111049516B/zh
Priority to US16/528,020 priority patent/US11012077B2/en
Priority to TW108131707A priority patent/TWI856023B/zh
Publication of KR20200041664A publication Critical patent/KR20200041664A/ko
Application granted granted Critical
Publication of KR102509984B1 publication Critical patent/KR102509984B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 개시에 따르면, 집적 회로는, 적어도 하나의 위상 천이 클락 신호를 기초로, 입력 데이터 신호로부터 복수의 위상 천이 데이터 신호들을 생성하도록 구성되는 위상 천이 데이터 신호 생성 회로, 위상 천이 데이터 신호 생성 회로로부터 제공된 복수의 위상 천이 데이터 신호들에 적어도 하나의 위상 천이 클락 신호를 적용함으로써 복수의 동기화 데이터 신호들을 생성하도록 구성되는 동기화 회로, 및 복수의 동기화 데이터 신호들에 논리 연산을 수행함으로써, 적어도 하나의 위상 천이 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 적어도 하나의 위상 천이 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 포함할 수 있다.

Description

클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로{INTEGRATED CIRCUIT DETECTING FREQUENCY AND PHASE OF CLOCK SIGNAL AND CLOCK AND DATA RECOVERY CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 집적 회로, 및 클락 및 데이터 복원 회로에 관한 것으로서, 자세하게는 입력 데이터 신호와 클락 신호 간의 위상 및 주파수 에러를 간편하게 동시에 추적함으로써 빠른 시간 내에 목표 주파수를 찾을 수 있도록 하는 집적 회로 및 클락 및 데이터 복원 회로에 관한 것이다.
종래의 CDR(clock and data recovery) 기술은 입력 데이터를 분주하여 고정적인 기준 클락 신호를 생성할 수 있고, 이를 이용해 주파수 잠금 루프를 동작시킴으로써 목표 주파수를 찾아갈 수 있다. 지금까지의 CDR에서는 주파수 검출은 불가능하고, 위상검출만 가능한 위상 검출기(phase detector)를 사용하여 왔기에, 별도의 기준 주파수 발생기(reference frequency clock generator)를 이용하여 주파수를 조정하는 회로가 필요해 왔다. 최근에는 기준 주파수 발생기가 필요 없는 referenceless CDR 기술이 개발되고 있다. Referenceless CDR 기술에는 입력 데이터에서 일정한 확률로 정해진 0에서 1 혹은 1에서 0으로의 변환 확률을 정하여, 오랜 시간 동안 변환수를 측정하여 대략적인 주파수를 예측하는 stochastic 방법이 적용되고 있다. 이러한 종래 기술은 입력 데이터로부터 분주되는 과정에서 부정확한 기준 클락 신호가 주파수 고정 루프를 통해 최종적인 고정 주파수로 설정될 수 있고, 분주 방식의 특성상 기준 클락 신호가 느려져 주파수가 고정될 때까지 시간이 많이 소요되는 단점이 있었다.
본 개시의 기술적 사상은 집적 회로 및 클락 및 데이터 복원 회로에 있어서, 입력 데이터 신호와 클락 신호 간의 위상 및 주파수 에러를 간편하게 동시 추적함으로써 빠른 시간 내에 목표 주파수를 찾아갈 수 있도록 하는 집적 회로 및 클락 및 데이터 복원 회로를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 적어도 하나의 위상 천이 클락 신호를 기초로, 입력 데이터 신호로부터 복수의 위상 천이 데이터 신호들을 생성하도록 구성되는 위상 천이 데이터 신호 생성 회로, 위상 천이 데이터 신호 생성 회로로부터 제공된 복수의 위상 천이 데이터 신호들에 적어도 하나의 위상 천이 클락 신호를 적용함으로써 복수의 동기화 데이터 신호들을 생성하도록 구성되는 동기화 회로, 및 복수의 동기화 데이터 신호들에 논리 연산을 수행함으로써, 적어도 하나의 위상 천이 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 적어도 하나의 위상 천이 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 클락 및 데이터 복원 회로는, 입력 데이터 신호 및 기준 클락 신호를 기초로, 기준 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 기준 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성하는 위상 및 주파수 감지 회로, 위상 및 주파수 감지회로로부터 제공되는 위상 제어 신호 및 주파수 제어 신호를 기초로, 기준 클락 신호의 주파수를 제어하기 위한 주파수 제어 워드를 생성하는 루프 필터, 및 루프 필터로부터 제공되는 주파수 제어 워드에 기초해 발진함으로써 기준 클락 신호를 생성하도록 구성되는 발진기를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 위상 및 주파수를 동시에 감지하는 집적 회로는, 기준 클락 신호를 기초로, 복수의 플립플롭들을 통해 입력 데이터 신호를 복수의 위상 천이 데이터 신호로 변환하도록 구성되는 위상 천이 데이터 생성 회로, 복수의 위상 천이 데이터 신호들을 기초로, 기준 클락 신호를 기초로 사전 결정된 복수의 위상들에 대응되는 복수의 동기화 데이터 신호를 생성하도록 구성되는 동기화 회로, 및 동기화 회로로부터 제공되는 복수의 동기화 데이터 신호를 기초로, 기준 클락 신호의 위상을 지연시키거나 당기도록 제어하기 위한 위상 제어 신호 및 기준 클락 신호의 주파수를 증가시키거나 감소시키도록 제어하기 위한 주파수 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 집적 회로 또는 클락 및 데이터 복원 회로에 의하면, 입력 데이터 신호와 클락 신호 간의 위상 및 주파수 에러를 간편하게 동시 추적함으로써 빠른 시간 내에 목표 주파수를 찾아갈 수 있다.
뿐만 아니라, 본 개시의 예시적 실시 예에 다른 집적 회로 또는 클락 및 데이터 복원 회로에 의하면, 별도의 주파수 고정 루프 없이도 주파수 에러를 추적할 수 있으며, 빠르게 목표 주파수를 찾을 수 있기 때문에 전체 시스템 구조를 간소화할 수 있다.
상기 효과들이 개시되었지만, 특정 실시 예가 상기 효과를 전부 포함해야 한다거나 사익 효과 만을 포함해야 한다는 의미는 아니므로, 개시된 기술의 권리 범위는 이에 제한되는 것으로 이해되어서는 아니 될 것이다.
도 1은 본 개시의 예시적 실시 예에 따른 클락 및 데이터 복원 회로를 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기를 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기를 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 풀-레이트로 동작하는 경우 입력 데이터 신호 및 기준 클락 신호를 나타낸다.
도 6a 내지 도 6c는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 풀-레이트로 동작하는 경우 위상 제어 신호의 생성을 설명하기 위한 타이밍 도를 나타낸다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 풀-레이트로 동작하고, 균등 분할 클락 신호들 만을 이용해 입력 데이터 신호를 포획한 경우의 타이밍 도를 나타낸다.
도 7c는 위상 및 주파수 검출기가 풀-레이트로 동작하고, 균등 분할 클락 신호들 만을 이용하는 경우, 발생할 수 있는 문제점을 설명하기 위한 타이밍 도를 나타낸다.
도 8a 내지 도 8d는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 풀-레이트로 동작하고, 균등 분할 클락 신호들 뿐 아니라 비균등 분할 클락 신호를 이용해 입력 데이터 신호를 포획하는 경우의 타이밍 도를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 제어 신호 생성기를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 하프-레이트로 동작하는 경우 입력 데이터 신호 기준 클락 신호를 나타낸다.
도 12a 내지 12d는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기가 하프-레이트로 동작하고, 균등 분할 클락 신호들 뿐 아니라 비균등 분할 클락 신호를 이용해 입력 데이터 신호를 포획하는 경우의 타이밍 도를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기를 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 루프 필터를 나타낸다.
도 15는 본 개시의 예시적 실시 예에 따른 루프 필터를 나타낸다.
도 16은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기의 동작 주파수 대역과 주파수 에러 발생 횟수 간의 트랜스퍼 커브를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 클락 및 데이터 복원 회로(10)를 나타낸다. 클락 및 데이터 복원 회로(10)는 위상 및 주파수 검출기(100), 디시리얼라이저(200), 루프 필터(300) 및 발진기(400)를 포함할 수 있다. 클락 및 데이터 복원 회로(10)는 입력 데이터 신호(D_in)의 신호 특성을 개선하는 이퀄라이저를 더 포함할 수 있다. 예를 들어, 클락 및 데이터 복원 회로(10)는 수신된 입력 데이터 신호(D_in)의 지터(jitter) 특성을 향상시키는 CTLE(Continuous-time equalizer)를 더 포함할 수 있다. 클락 및 데이터 복원 회로(10)는 입력 데이터 신호(D_in)를 수신할 수 있고, 클락 및 데이터를 복원할 수 있다. 일 실시 예에서, 클락 및 데이터 복원 회로(10)는 단일 루프의 레퍼런스 리스(reference-less) CDR(clock and data recovery) 회로로 구현될 수 있다.
위상 및 주파수 검출기(100)는 위상 및 주파수를 검출할 수 있다. 위상 및 주파수 검출기(100)는, 이력 데이터 신호(D_in) 및 기준 클락 신호(CLK_r)를 기초로, 기준 클락 신호(CLK_r)의 위상을 제어하기 위한 위상 제어 신호 및 기준 클락 신호(CLK_r)의 주파수를 제어하기 위한 주파수 제어 신호를 생성할 수 있다. 일 실시 예에서, 위상 제어 신호는 위상 당김 신호(PUP) 및 위상 지연 신호(PDN)를 포함할 수 있고, 주파수 제어 신호는 주파수 증가 신호(FUP) 및 주파수 감소 신호(FDN)를 포함할 수 있다. 일 실시 예에서, 위상 및 주파수 검출기(100)는 발진기(400)로부터 기준 클락 신호(CLK_r)를 포함하는 복수의 위상 천이 클락 신호들을 제공받을 수 있고, 복수의 위상 천이 클락 신호들과 입력 데이터 신호(D_in) 사이의 위상 및 주파수 차이를 검출함으로써 상기 위상 제어 신호 및 상기 주파수 제어 신호를 생성할 수 있다. 위상 및 주파수 검출기(100)는 복수의 위상 천이 클락 신호들 중 하나를 통해 입력 데이터 신호를 확인함으로써 복원 데이터를 출력할 수 있다. 위상 및 주파수 검출기(100)는 위상 및 주파수 검출 회로로서 지칭될 수 있다.
디시리얼라이저(deserializer; 200)는 위상 및 주파수 검출기(100)에 의해 생성된 위상 제어 신호 및 주파수 제어 신호를 각각 병렬 위상 제어 신호 및 병렬 주파수 제어 신호로 병렬화 할 수 있다. 병렬 위상 제어 신호는 병렬화 된 위상 당김 신호(dPUP) 및 병렬화 된 위상 지연 신호(dPDN)를 포함할 수 있으며, 병렬 주파수 제어 신호는 병렬화 된 주파수 증가 신호(dFUP) 및 병렬화 된 주파수 감소 신호(dFDN)를 포함할 수 있다. 디시리얼라이저(200)는 디-멀티플렉서로 구현될 수 있으며, 위상 제어 신호 및 주파수 제어 신호를 특정 비트수로 표현되는 신호로 역다중화(de-multiplexing) 할 수 있다. 디시리얼라이저(200)는 병렬 위상 제어 신호 및 병렬 주파수 제어 신호를 루프 필터(300)에 제공할 수 있다.
루프 필터(300)는 병렬 위상 제어 신호 및 병렬 주파수 제어 신호를 필터링 할 수 있고, 필터링 된 신호들을 기초로 기준 클락 신호(CLK_r)의 주파수를 제어하기 위한 주파수 제어 워드(frequency control word; FCW)를 생성할 수 있다. 루프 필터(300)는 생성된 주파수 제어 워드(FCW)를 발진기(400)에 제공할 수 있다.
일 실시 예에서, 주파수 제어 신호가 주파수의 증가를 나타내는 경우, 루프 필터(300)는 발진기(400)가 기준 클락 신호(CLK_r)의 주파수를 상승시키도록 주파수 제어 워드(FCW)를 생성할 수 있다. 예를 들어, 주파수 증가 신호(FUP)가 제1 논리 값(예를 들어, '1')을 나타내는 경우, 루프 필터(300)는 발진기(400)가 기준 클락 신호(CLK_r)의 주파수를 상승시키도록 주파수 제어 워드(FCW)를 생성할 수 있다. 마찬가지로, 일 실시 예에서, 주파수 제어 신호가 주파수의 감소를 나타내는 경우, 루프 필터(300)는 발진기(400)가 기준 클락 신호(CLK_r)의 주파수를 감소시키도록 주파수 제어 워드(FCW)를 생성할 수 있다. 예를 들어, 주파수 감소 신호(FDN)가 제1 논리 레벨(예를 들어, '1')을 나타내는 경우, 루프 필터(300)는 발진기(400)가 기준 클락 신호(CLK_r)를 감소시키도록 주파수 제어 워드(FCW)를 생성할 수 있다.
또한, 일 실시 예에서, 루프 필터(300)는 입력 데이터 신호(D_in)와 기준 클락 신호(CLK_r)의 주파수가 매칭되면 주파수 고정을 결정할 수 있고, 주파수 고정을 결정한 뒤 위상 제어 신호를 기초로 주파수 제어 워드(FCW)를 생성할 수 있다.
발진기(400)는, 루프 필터(300)로부터 제공되는 주파수 제어 워드(FCW)에 기초해 발진함으로써 기준 클락 신호(CLK_r)를 생성할 수 있다. 일 실시 예에서, 발진기(400)는 기준 클락 신호(CLK_r)를 포함하는 복수의 위상 천이 클락 신호들을 생성할 수 있고, 복수의 위상 천이 클락 신호들을 위상 및 주파수 검출기(100)에 제공할 수 있다. 일 실시 예에서, 발진기(400)는 복수의 위상 천이 클락 신호들을 입력 데이터 신호(D_in)와의 관계에서 풀-레이트(full-rate), 하프-레이트(half-rate), 쿼터-레이트(quarter-rate) 및 그 이상의 레이트로 생성할 수 있다. 발진기(400)가 복수의 위상 천이 클락 신호들을 풀-레이트로 생성하는 실시 예는 도 3 내지 도 9를 참조해 보다 자세히 설명될 것이며, 발진기(400)가 복수의 위상 천이 클락 신호들을 하프-레이트로 생성하는 실시 예는 도 10 내지 도 12d를 참조해 보다 자세히 설명될 것이다. 쿼터-레이트 또는 그 이상의 레이트에 대응되는 실시 예는 풀-레이트 및 하프-레이트와 동일한 방식에 의해 동작할 수 있는 것으로 충분히 이해될 수 있을 것이다. 일 실시 예에서, 발진기(400)는 디지털 제어 발진기(digital controlled oscillator; DCO)로 구현될 수 있다.
일 실시 예에서, 복수의 위상 천이 클락 신호들은, 일정한 제1 위상 간격의 위상 차를 갖는 복수의 균등 분할 클락 신호들을 포함할 수 있다. 기준 클락 신호(CLK_r)는 복수의 균등 분할 클락 신호들에 포함될 수 있다. 또한, 복수의 위상 천이 클락 신호들은, 복수의 균등 분할 클락 신호들 중 하나의 클락 신호와 제2 위상 간격의 위상 차를 갖도록 구성되는 적어도 하나의 비균등 분할 클락 신호를 더 포함할 수 있다. 복수의 위상 천이 클락 신호들에 대해서는, 이하의 도면들을 통해 더욱 자세히 설명된다.
도 2는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)를 나타낸다. 위상 및 주파수 검출기(100)에 관한 도 1과 중복되는 설명은 생략한다. 도 2의 위상 및 주파수 검출기(100)는 집적 회로(integrated circuit)로 구현될 수 있으며, 도 1과 같은 CDR(clock and data recovery circuit)에 사용되거나, PLL(Phase Locked Loop)에 사용될 수 있다.
위상 및 주파수 검출기(100)는 위상 천이 데이터 생성기(120), 동기화 장치(synchronizer; 140) 및 제어 신호 생성기(160)를 포함할 수 있다.
위상 천이 데이터 생성기(120)는 입력 데이터 신호(D_in) 및 기준 클락 신호(CLK_r)를 수신할 수 있다. 일 실시 예에서, 위상 천이 데이터 생성기(120)는 기준 클락 신호(CLK_r)를 포함하는 적어도 하나의 위상 천이 클락 신호를 수신할 수 있다. 위상 천이 데이터 생성기(120)는 적어도 하나의 위상 천이 클락 신호를 기초로, 입력 데이터 신호(D_in)로부터 복수의 위상 천이 데이터 신호들(phase shifted data; D_ps)을 생성할 수 있다. 일 실시 예에서, 위상 천이 데이터 생성기(120)는, 적어도 하나의 위상 천이 클락 신호의 상승 엣지 및/또는 하강 엣지에서 입력 데이터 신호(D_in)를 포획(capture)함으로써 복수의 위상 천이 데이터 신호들(D_ps)을 생성할 수 있다. 이를 위해, 위상 천이 데이터 생성기(120)는 복수의 플립플롭들을 포함할 수 있다. 위상 천이 데이터 생성기(120)는 위상 천이 데이터 생성 회로로 지칭될 수 있다.
동기화 장치(140)는 위상 천이 데이터 생성기(120)로부터 제공된 복수의 위상 천이 데이터 신호들(D_ps)에 적어도 하나의 위상 천이 클락 신호를 적용함으로써 복수의 동기화 데이터 신호들을 생성할 수 있다. 일 실시 예에서, 복수의 동기화 데이터 신호들은, 기준 클락 신호(CLK_r)의 위상을 기초로 생성되는 데이터(D0), 데이터(D0+), 데이터(D0++) 및 반전된 기준 클락 신호의 위상을 기초로 생성되는 데이터(D180), 데이터(D180+)를 포함할 수 있다. 복수의 동기화 데이터 신호들에 대해서는 이하의 도면들을 통해 보다 자세히 설명된다. 동기화 장치(140)는 동기화 회로로 지칭될 수 있다.
제어 신호 생성기(160)는 복수의 동기화 데이터 신호들에 논리 연산을 수행함으로써, 적어도 하나의 위상 천이 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 적어도 하나의 위상 천이 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성할 수 있다. 예를 들어, 제어 신호 생성기(160)는 복수의 동기화 데이터 신호들 중 적어도 일부에 논리합(OR), 논리곱(AND), 논리부정(NOT), 부정 논리합(NOR), 부정 논리곱(NAND), 배타적 논리합(XOR) 및 배타적 부정 논리합(XNOR) 중 적어도 일부를 이용하여 논리 연산을 수행할 수 있다. 제어 신호 생성기(160)는 논리 연산을 통해 입력 데이터 신호(D_in)와 기준 클락 신호(CLK_r) 사이의 위상 및 주파수 차이를 검출할 수 있다. 제어 신호 생성기(160)는 제어 신호 생성 회로로 지칭될 수 있다.
일 실시 예에서, 위상 제어 신호는 위상 당김 신호(PUP 또는 phase up) 및 위상 지연 신호(PDN 또는 phase down)를 포함할 수 있다. 제어 신호 생성기(160)의 논리 연산에 따를 때 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 느린 경우, 제어 신호 생성기(160)는 제1 논리 레벨(예를 들어, '1')의 위상 당김 신호(PUP)를 생성할 수 있다. 마찬가지로, 제어 신호 생성기(160)의 논리 연산에 따를 때 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 빠른 경우, 제어 신호 생성기(160)는 제1 논리 레벨(예를 들어, '1')의 위상 지연 신호(PDN)를 생성할 수 있다.
일 실시 예에서, 주파수 제어 신호는 주파수 증가 신호(FUP 또는 frequency up) 및 주파수 감수 신호(FDN 또는 frequency down)를 포함할 수 있다. 제어 신호 생성기(160)의 논리 연산에 따를 때 기준 클락 신호(CLK_r)의 주파수가 작은 경우, 제어 신호 생성기(160)는 제1 논리 레벨(예를 들어, '1')의 주파수 증가 신호(FUP)를 생성할 수 있다. 마찬가지로, 제어 신호 생성기(160)의 논리 연산에 따를 때 기준 클락 신호(CLK)r)의 주파수가 큰 경우, 제어 신호 생성기(160)는 제1 논리 레벨(예를 들어, '1')의 주파수 감소 신호(FDN)를 생성할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)를 나타낸다. 위상 및 주파수 검출기(100)에 대한 도 1 및 도 2와 중복되는 설명은 생략한다. 도 3은 특히, 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 실시 예를 나타내는 것일 수 있다.
위상 천이 데이터 생성기(120)는 복수의 플립플롭들을 포함할 수 있다. 예를 들어, 위상 천이 데이터 생성기(120)는 제1 플립플롭(121), 제2 플립플롭(122), 제3 플립플롭(123) 및 제4 플립플롭(124)을 포함할 수 있다. 일 실시 예에서, 제1 플립플롭(121)은 기준 클락 신호(CLK_r)를 이용하여 입력 데이터 신호(D_in)로부터 제1 데이터 신호(D1)를 생성할 수 있다. 일 실시 예에서, 제2 플립플롭(122)은 클락 신호(CLK_x)를 이용하여 입력 데이터 신호(D_in)로부터 제2 데이터 신호(D2)를 생성할 수 있다. 일 실시 예에서, 제3 플립플롭(123)은 반전된 기준 클락 신호(CLK_rinv)를 이용하여 입력 데이터 신호(D_in)로부터 반전된 제1 데이터 신호(D1_inv)를 생성할 수 있다. 일 실시 예에서, 제4 플립플롭(124)은 클락 신호(CLK_xinv)를 이용하여 입력 데이터 신호(D_inv)로부터 반전된 제2 데이터 신호(D2_inv)를 생성할 수 있다. 여기서, 반전된 기준 클락 신호(CLK_rinv)는 기준 클락 신호(CLK_r)와 180도(π)의 위상 차를 갖는 클락 신호일 수 있다. 기준 클락 신호(CLK_r)와 반전된 기준 클락 신호(CLK_rinv)를 통틀어 균등 분할 클락 신호들이라 칭할 수 있다. 다시 말해, 균등 분할 클락 신호들은 일정한 제1 위상 간격의 위상 차를 갖도록 구성될 수 있는데, 제1 위상 간격이 180도(π)일 수 있다. 클락 신호(CLK_x)는 균등 분할 클락 신호들 중 하나의 클락 신호와 제2 위상 간격의 위상 차를 가질 수 있다. 제2 위상 간격은 제1 위상 간격인 180도(π)보다 작은 값을 가질 수 있다. 이 때, 클락 신호(CLK_x)는 비균등 분할 클락 신호라 지칭될 수 있다. 비제한적인 예시로서, 클락 신호(CLK_x)는 기준 클락 신호(CLK_r)와 90도(π/2)의 위상 차를 가질 수 있으며, 또는 반전된 기준 클락 신호(CLK_rinv)와 90도(π/2)의 위상 차를 가질 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)를 나타낸다. 위상 및 주파수 검출기(100)에 대한 도 1 내지 도 3과 중복되는 설명은 생략한다. 도 4는 특히, 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 실시 예를 나타내는 것일 수 있다.
설명의 편의를 위해, 도 4는 제2 플립플롭(122)이 기준 클락 신호(CLK_r)와 90도의 위상 차를 갖는 쿼터 클락 신호(CLK_q)를 기초로 동작하고, 제4 플립플롭(124)은 반전된 쿼터 클락 신호(CLK_qinv)를 기초로 동작하는 실시 예를 도시한다.
동기화 장치(140)는 복수의 플립플롭들을 포함할 수 있다. 예를 들어, 제1 플립플롭(121)으로부터 출력되는 제1 데이터 신호(D1)는 세 개의 플립플롭들을 통해 출력될 수 있다. 제1 데이터 신호(D1)가 통과하는 세 개의 플립플롭들은 모두 기준 클락 신호(CLK_r)를 기초로 동작할 수 있다. 특정 시간을 기준으로 설명하면, 제1 데이터 신호(D1)는 플립플롭들을 통과함에 따라 위상이 변화할 수 있다. 예를 들어, 제1 데이터 신호(D1)는 플립플롭들을 통과함에 따라 순차적으로 데이터(D0++), 데이터(D0+) 및 데이터(D0)으로 나타날 수 있다.
설명의 편의를 위해, 기호에 대해 설명한다. 데이터(D0)는 기준이 되는 위상이 0인 데이터를 의미한다. 데이터(D0+)는 데이터(D0)와 360도(2π)의 위상 차를 갖는 데이터를 의미하며, 데이터(D0++)는 데이터(D0+)와 360도(2π)의 위상 차를 갖는 데이터를 의미한다. 다시 말해, 데이터(D0++)는 데이터(D0)와 720도(4π)의 위상 차를 갖는 데이터를 의미한다. 또한 마찬가지로, 데이터(D90)는 데이터(D0)와 90도(π/2)의 위상 차를 갖는 데이터를 의미하며, 데이터(D90+)는 데이터(D90)와 360도(2π)의 위상 차를 갖는 데이터를 의미한다. 다시 말해, 데이터(D90+)는 데이터(D0)와 450도(5π/2)의 위상 차를 갖는 데이터를 의미한다. 다른 데이터 표기에 대해서도 마찬가지의 방식을 통해 이해될 수 있을 것이다.
마찬가지로, 제3 플립플롭(123)으로부터 출력되는 반전된 제1 데이터 신호(D1_inv)는 세 개의 플립플롭들을 통해 출력될 수 있다. 반전된 제1 데이터 신호(D1_inv)가 통과하는 세 개의 플립플롭들 각각은 반전된 기준 클락 신호(CLK_rinv), 기준 클락 신호(CLK_r) 및 기준 클락 신호(CLK_r)를 기초로 동작할 수 있다. 특정 시간을 기준으로 설명하면, 반전된 제1 데이터 신호(D1_inv)는 플립플롭들을 통과함에 따라 위상이 변화할 수 있다. 예를 들어, 반전된 제1 데이터 신호(D1_inv)는 플립플롭들을 통과함에 따라 순차적으로 데이터(D180++), 데이터(D180+) 및 데이터(D180)으로 나타날 수 있다.
제2 플립플롭(122) 및 제4 플립플롭(124)으로부터 출력된 데이터들 또한 마찬가지의 방식에 의해 동기화 될 수 있다.
결과적으로, 동기화 장치(140)는 균등 분할 클락 신호들에 동기화 된 데이터들(D0, D0+, D0++, D180, D180++)을 출력할 수 있고, 비균등 분할 클락 신호에 의해 동기화 된 데이터들(D90++, D270+) 중 적어도 하나를 출력할 수 있다. 이하의 도면들을 통해 위상 및 주파수 검출기(100)의 동작에 대해 설명한다.
도 5는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 경우 입력 데이터 신호(D_in) 및 기준 클락 신호(CLK_r)를 나타낸다. 도 5는 도 1 내지 도 4를 함께 참조하여 설명된다.
위상 및 주파수 검출기(100)가 도 5와 같이 풀-레이트로 동작하는 경우, 정상적인 상황이라면, 입력 데이터 신호(D_in)의 주파수와 기준 클락 신호(CLK_r)의 주파수는 동일하다. 다시 말해, 기준 클락 신호(CLK_r)의 상승 엣지는 입력 데이터 신호(D_in)의 동일한 위상에 정렬됨으로써, 위상 및 주파수 검출기(100)는 일정한 시간 마다 입력 데이터 신호(D_in)를 포획(capture)할 수 있다.
도 6a 내지 도 6c는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 경우 위상 제어 신호의 생성을 설명하기 위한 타이밍 도를 나타낸다. 특히, 도 6a는 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상과 동일한 경우를 나타내고, 도 6b는 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호의 위상보다 느린 경우를 나타내고, 도 6c는 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호의 위상보다 빠른 경우를 나타낸다. 도 6a 내지 도 6c는 도 1 내지 도 4를 함께 참조하여 설명된다.
도 6a를 참조하면, 동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 입력 데이터 신호(D_in)가 '010' 또는 '101'을 나타내는 경우, 특히 '010'을 나타내는 경우를 가정한다. 동기화 장치(140)에 의해 포획된 데이터들 중 데이터(D0), 데이터(D0+) 및 데이터(D0++)는 입력 데이터 신호(D_in)의 데이터 윈도우 중앙에 정렬될 수 있다. 또한, 동기화 장치(140)에 의해 포획된 데이터들 중 데이터(D180) 및 데이터(D180+)는 입력 데이터 신호(D_in)의 엣지에 정렬될 수 있다.
반면 도 6b를 참조하면, 동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 느리기 때문에, 동기화 장치(140)에 의해 포획되는 데이터들 또한 입력 데이터 신호(D_in)에 비해 위상이 느릴 수 있다. 이 때, 도 6a와 달리, 도 6b의 데이터(D180+)는 '0'의 값을 나타낼 수 있다. 다시 말해, 데이터 입력 신호(D_in)가 '010'을 나타내는 경우, 데이터(D0+) 및 데이터(D180+) 각각은 '1' 및 '0'을 나타내기 때문에, 제어 신호 생성기(160)는 데이터(D0+) 및 데이터(D180+)를 기초로 제1 논리 레벨(예를 들어, '1')의 위상 당김 신호(PUP)를 출력할 수 있다. 비제한적인 예시로서, 제어 신호 생성기(160)는 데이터(D0+) 및 데이터(D180+)에 XOR 연산을 수행함으로써 제1 논리 레벨의 위상 당김 신호(PUP)를 출력할 수 있다. 다른 예시로서, 데이터 입력 신호(D_in)가 '101'을 나타내는 경우에도, 데이터(D0+) 및 데이터(D180+) 각각은 '0' 및 '1'을 나타낼 것이기 때문에, 제어 신호 생성기(160)는 이에 기초해 위상 당김 신호(PUP)를 출력할 수 있다. 이와 같이, 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 느린 경우, 위상 및 주파수 검출기(100)가 제1 논리 레벨의 위상 당김 신호(PUP)를 출력함으로써 클락 및 데이터 복원 회로(10)는 기준 클락 신호(CLK_r)의 위상을 앞당김으로써 시스템의 동작을 정상화 할 수 있다.
마찬가지로 도 6c를 참조하면, 동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 빠르기 때문에, 동기화 장치(140)에 의해 포획되는 데이터들 또한 입력 데이터 신호(D_in)에 비해 위상이 빠를 수 있다. 이 때, 도 6a와 달리, 도 6b의 데이터(D180)는 '1'의 값을 나타낼 수 있다. 다시 말해, 데이터 입력 신호(D_in)가 '010'을 나타내는 경우, 데이터(D180) 및 데이터(D0+) 각각은 '0' 및 '1'을 나타내기 때문에, 제어 신호 생성기(160)는 데이터(D180) 및 데이터(D0+)를 기초로 제1 논리 레벨(예를 들어, '1')의 위상 지연 신호(PDN)를 출력할 수 있다. 비제한적인 예시로서, 제어 신호 생성기(160)는 데이터(D180) 및 데이터(D0+)에 XOR 연산을 수행함으로써 제1 논리 레벨의 위상 지연 신호(PDN)를 출력할 수 있다. 다른 예시로서, 데이터 입력 신호(D_in)가 '101'을 나타내는 경우에도, 데이터(D180) 및 데이터(D0+) 각각은 '1' 및 '0'을 나타낼 것이기 때문에, 제어 신호 생성기(160)는 이에 기초해 위상 지연 신호(PDN)를 출력할 수 있다. 이와 같이, 기준 클락 신호(CLK_r)의 위상이 입력 데이터 신호(D_in)의 위상보다 빠른 경우, 위상 및 주파수 검출기(100)가 제1 논리 레벨의 위상 지연 신호(PDN)를 출력함으로써 클락 및 데이터 복원 회로(10)는 기준 클락 신호(CLK_r)의 위상을 지연시킴으로써 시스템의 동작을 정상화 할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 풀-레이트로 동작하고, 균등 분할 클락 신호들 만을 이용해 입력 데이터 신호(D_in)를 포획한 경우의 타이밍 도를 나타낸다. 특히, 도 7a는 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in)의 주파수보다 작은 경우를 나타내고, 도 7b는 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호의 주파수보다 큰 경우를 나타낸다. 도 7a 및 도 7b는 도 1 내지 도 4를 함께 참조하여 설명된다.
도 7a를 참조하면, 동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in)의 주파수보다 작기 때문에, 동기화 장치(140)에 의해 포획되는 데이터들 또한 입력 데이터 신호(D_in)에 비해 주파수가 작을 수 있다. 이 때, 도 6a와 달리, 도 7a의 데이터(D180) 및 데이터(D180+)는 '0'의 값을 나타낼 수 있다. 다시 말해, 데이터 입력 신호(D_in)가 '010'을 나타내는 경우, 포획되는 데이터들(D0, D180, D0+, D180+, D0++)은 (0, 0, 1, 0, 0)의 값을 나타내기 때문에, 제어 신호 생성기(160)는 포획된 데이터들의 값을 기초로 제1 논리 레벨(예를 들어, '1')의 주파수 증가 신호(FUP)를 출력할 수 있다.
도 7b를 참조하면, 동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in)의 주파수보다 크기 때문에, 동기화 장치(140)에 의해 포획되는 데이터들 또한 입력 데이터 신호(D_in)에 비해 주파수가 클 수 있다. 이 때, 도 6a와 달리, 도 7b의 데이터(D180) 및 데이터(D180+)는 '1'의 값을 나타낼 수 있다. 다시 말해, 데이터 입력 신호(D_in)가 '010'을 나타내는 경우, 포획되는 데이터들(D0, D180, D0+, D180+, D0++)은 (0, 1, 1, 1, 0)의 값을 나타내기 때문에, 제어 신호 생성기(160)는 포획된 데이터들의 값을 기초로 제1 논리 레벨(예를 들어, '1')의 주파수 감소 신호(FDN)를 출력할 수 있다.
도 7c는 위상 및 주파수 검출기(100)가 풀-레이트로 동작하고, 균등 분할 클락 신호들 만을 이용하는 경우, 발생할 수 있는 문제점을 설명하기 위한 타이밍 도를 나타낸다. 특히, 도 7c는 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in)의 주파수보다 작은 경우를 나타낸다. 또한, 도 7c는 입력 데이터 신호(D_in)가 '0110'을 나타내는 경우를 가정한다. 도 7c는 도 1 내지 도 4를 함께 참조하여 설명된다.
동기화 장치(140)에 의해 포획되는 데이터는 데이터들(D0, D180, D0+, D180+, D0++)일 수 있다. 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in)의 주파수보다 작기 때문에, 동기화 장치(140)에 의해 포획되는 데이터들 또한 입력 데이터 신호(D_in)에 비해 주파수가 작을 수 있다. 이 때, 도 7a와 달리, 입력 데이터 신호(D_in)가 '0110'을 나타내기 때문에, 도 7c의 데이터(D180) 및 데이터(D180+)는 '1'의 값을 나타낼 수 있다. 다시 말해, 입력 데이터 신호(D_in)가 '0110'을 나타내는 경우, 포획되는 데이터들(D0, D180, D0+, D180+, D0++)은 (0, 1, 1, 1, 0)의 값을 나타내기 때문에, 도 7b와 같이 제어 신호 생성기(160)는 포획된 데이터들의 값을 기초로 제1 논리 레벨(예를 들어, '1')의 주파수 감소 신호(FDN)를 출력할 것이다. 하지만, 도 7c는 기준 클락 신호(CLK_r)의 주파수가 입력 데이터 신호(D_in) 작은 경우이기 때문에 이는 검출 오류에 해당하게 된다. 이와 같이, 균등 분할 클락 신호들 만을 이용해 입력 데이터 신호(D_in)를 포획하는 경우 검출 오류가 발생할 수 있다. 위와 같은 검출 오류의 문제를 줄이기 위해, 이하의 도면들을 통한 방법을 사용할 수 있다.
도 8a 내지 8d는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 풀-레이트로 동작하고, 균등 분할 클락 신호들 뿐 아니라 비균등 분할 클락 신호를 이용해 입력 데이터 신호(D_in)를 포획하는 경우의 타이밍 도를 나타낸다. 도 8a 내지 도 8d는 도 1 내지 도 4를 함께 참조하여 설명된다.
도 8a를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(180도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D0, D180, D0+, D180+, D0++) 뿐 아니라 기준 클락 신호(CLK_r)와 제2 위상 간격(90도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D90+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 8b를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(180도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D0, D180, D0+, D180+, D0++) 뿐 아니라 반전된 기준 클락 신호(CLK_rinv)와 제2 위상 간격(90도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D270+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 8c를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(180도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D0, D180, D0+, D180+, D0++) 뿐 아니라 기준 클락 신호(CLK_r)와 제2 위상 간격(90도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 포획된 데이터(D90+) 및 반전된 기준 클락 신호(CLK_rinv)와 제2 위상 간격(90도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D270+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 8d를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(180도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D0, D180, D0+, D180+, D0++) 뿐 아니라 반전된 기준 클락 신호(CLK_rinv)와 제2 위상 간격(60도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D270+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 8a 내지 도 8c는, 위상 및 주파수 검출기(100)가 균등 분할 클락 신호들 사이를 다시 균등하게 분할한 비균등 분할 클락 신호를 이용하는 실시 예를 나타내고, 도 8d는 위상 및 주파수 검출기(100)가 균등 분할 클락 신호들 사이를 비균등하게 분할한 비균등 분할 클락 신호를 이용하는 실시 예를 나타낸다. 도 8d에 개시된 60도로서의 제2 위상 간격은 예시적인 숫자에 불과하며, 제2 위상 간격은 0 이상 90도 이하의 다른 실수 값을 가질 수 있다. 일 실시 예에서, 비균등 분할 클락 신호는 발진기(400)에 의해 제공될 수도 있지만 이에 제한되지는 않는다. 예를 들어, 비균등 분할 클락 신호는 발진기(400)에 의해 제공되는 기준 클락 신호(CLK_r)를 위상 지연기에 통과시킴으로써 생성될 수도 있다.
도 8a 내지 도 8d를 참조한 것과 같이, 적어도 하나의 비균등 균할 클락 신호에 의해 포획된 입력 데이터 신호들을 추가적으로 이용하는 경우, 위상 및 주파수 검출기(100)는 도 7c에서 발생하는 검출 오류의 문제점을 감소시킬 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 제어 신호 생성기(160)를 나타낸다. 제어 신호 생성기(160)에 대한 도 2 내지 도 4와 중복되는 설명은 생략한다. 도 9는 특히, 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 실시 예를 나타내는 것일 수 있다.
제어 신호 생성기(160)는 복수의 논리 연산기들을 포함할 수 있다. 예를 들어, 제어 신호 생성기(160)는 적어도 하나의 OR 연산기, 적어도 하나의 NOR 연산기 및 적어도 하나의 AND 연산기를 포함할 수 있다. 제어 신호 생성기(160)는 복수의 논리 연산기들을 통해 위상 제어 신호 및 주파수 제어 신호를 생성할 수 있다. 위상 제어 신호는 위상 당김 신호(PUP) 및 위상 지연 신호(PDN)를 포함할 수 있다. 주파수 제어 신호는 주파수 증가 신호(FUP1, FUP2) 및 주파수 감소 신호(FDN1, FDN2)를 포함할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)를 나타낸다. 위상 및 주파수 검출기(100)에 대한 도 1 및 도 2와 중복되는 설명은 생략한다. 도 10은 특히, 위상 및 주파수 검출기(100)가 하프-레이트(half-rate; 클락 주파수가 데이터율(data rate)의 절반)로 동작하는 실시 예를 나타내는 것일 수 있다. 하프-레이트로 동작하는 경우 기존의 샘플링 위상이 1/2이 되어, 풀-레이트일 때 D0, D180, D0+, D180+, D++가 하프-레이트에서는 D0, D90, D180, D270, D0+로 표시될 수 있다.
위상 천이 데이터 생성기(120)는 복수의 플립플롭들을 포함할 수 있다. 예를 들어, 위상 천이 데이터 생성기(120)는 제1 플립플롭(121), 제2 플립플롭(122), 제3 플립플롭(123), 제4 플립플롭(124), 제5 플립플롭(125), 제6 플립플롭(126), 제7 플립플롭(127) 및 제8 플립플롭(128)을 포함할 수 있다. 일 실시 예에서, 제1 플립플롭(121) 내지 제8 플립플롭(128)은 클락 신호들(CLK0~CLK315)을 이용하여 입력 데이터 신호(D_in)로부터 데이터 신호들을 생성할 수 있다. 위상 천이 데이터 생성기(120)는 기준 클락 신호(CLK_r)와 위상이 같은 클락 신호(CLK0)를 이용할 수 있으며, 기준 클락 신호(CLK_r)와 위상 차가 각각 45도, 90도, 135도, 180도, 225도, 270도, 315도 나는 클락 신호들(CLK45, CLK90, CLK135, CLK180, CLK225, CLK270, CLK315)을 이용할 수 있다. 도 10의 위상 및 주파수 검출기(100)의 동작에 대해서는 이하의 도면들을 통해 보다 자세히 설명된다.
도 11은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 하프-레이트로 동작하는 경우 입력 데이터 신호(D_in) 기준 클락 신호를 나타낸다. 기준 클락 신호는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 포함할 수 있다. 도 11은 도 10을 함께 참조하여 설명된다.
위상 및 주파수 검출기(100)가 도 11과 같이 하프-레이트로 동작하는 경우, 정상적인 상황이라면, 기준 클락 신호의 주파수는 입력 데이터 신호(D_in)의 주파수의 절반과 동일하다. 다시 말해, 기준 클락 신호 중 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)의 상승 엣지는 번갈아가면서 입력 데이터 신호(D_in)의 동일한 위상에 정렬됨으로써, 위상 및 주파수 검출기(100)는 일정한 시간 마다 입력 데이터 신호(D_in)를 포획(capture)할 수 있다. 따라서, 이하의 도 12a 내지 도 12d에서 설명하듯이, 균등 분할 클락 신호들은 90도의 제1 위상 간격의 위상 차를 가질 수 있다.
도 12a 내지 12d는 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)가 하프-레이트로 동작하고, 균등 분할 클락 신호들 뿐 아니라 비균등 분할 클락 신호를 이용해 입력 데이터 신호(D_in)를 포획하는 경우의 타이밍 도를 나타낸다. 도 12a 내지 도 12d는 도 1 및 도 10을 함께 참조하여 설명된다.
도 12a를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(90도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D180, D270, D0+, D90+, D180+) 뿐 아니라 기준 클락 신호(CLK_r)와 제2 위상 간격(45도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D45+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 12b를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(90도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D180, D270, D0+, D90+, D180+) 뿐 아니라 쿼터 기준 클락 신호와 제2 위상 간격(45도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 추가적으로 포획된 데이터(D135+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 12c를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(90도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D180, D270, D0+, D90+, D180+) 뿐 아니라 반전된 기준 클락 신호와 제2 위상 간격(45도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 포획된 데이터(D225+)를 이용해 주파수 제어 신호를 생성할 수 있다.
도 12d를 참조하면, 위상 및 주파수 검출기(100)는 제1 위상 간격(90도)의 위상 차를 갖는 균등 분할 클락 신호들을 기초로 포획된 데이터들(D180, D270, D0+, D90+, D180+) 뿐 아니라 기준 클락 신호와 제2 위상 간격(45도)의 위상 차를 갖는 비균등 분할 클락 신호를 기초로 포획된 데이터(D315)를 이용해 주파수 제어 신호를 생성할 수 있다.
하프-레이트에 관한 실시 예는 도 12a 내지 도 12d에 한정되지 않는다. 예를 들어, 위상 및 주파수 검출기(100)는, 데이터(D45+), 데이터(D135+), 데이터(225+) 및 데이터(D315) 중 한 개 이상의 조합의 데이터를 포획하여 제어에 이용할 수 있다. 또한 마찬가지로, 설명의 편의상 도 12a 내지 도 12d는 제2 위상 간격이 45도 인 경우를 도시하지만, 제2 위상 간격은 0 초과 90도 미만의 다른 실수 값을 가질 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기(100)를 나타낸다. 위상 및 주파수 검출기(100)에 대한 도 1 및 도 2와 중복되는 설명은 생략한다. 도 13은 특히, 위상 및 주파수 검출기(100)가 풀-레이트로 동작하는 실시 예를 나타내는 것일 수 있다.
도 13은 도 4와 달리, 위상 천이 데이터 생성기(120)가 다섯 개의 플립플롭들을 포함할 수 있으며, 동기화 장치(140)는 각 단계 별로 두 개의 플립플롭들을 포함할 수 있다. 플립플롭의 개수가 다르다는 점을 제외하고, 도 13의 위상 및 주파수 검출기(100)는, 도 5 내지 도 8d를 참조해 설명된 방식과 동일한 방식에 의해 동작할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 루프 필터(300)를 나타낸다. 루프 필터(300)에 대한 도 1과 중복되는 설명은 생략한다.
루프 필터(300)는 제1 버퍼(310), 제2 버퍼(320), 제3 버퍼(330), 제1 덧셈기(340), 적분기(350) 및 제2 덧셈기(360)를 포함할 수 있다.
제1 버퍼(310)는 위상 제어 신호(PUP, PDN)를 제2 덧셈기(360)에 전달할 수 있고, 제2 버퍼(320)는 위상 제어 신호(PUP, PDN)를 제1 덧셈기(340)에 전달할 수 있으며, 제3 버퍼(330)는 주파수 제어 신호(FUP, FDN)를 제1 덧셈기(340)에 전달할 수 있다.
제1 덧셈기(340)는 위상 제어 신호(PUP, PDN)와 주파수 제어 신호(FUP, FDN)에 덧셈 연산을 수행할 수 있다. 제1 덧셈기(340)는 덧셈 연산의 결과를 적분기(350)에 제공할 수 있다.
제2 덧셈기(360)는 위상 제어 신호(PUP, PDN) 및 적분기(350)의 출력을 기초로 덧셈 연산을 수행함으로써 주파수 제어 워드(frequency control word; FCW)를 생성할 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 루프 필터(300)를 나타낸다. 루프 필터(300)에 대한 도 1 및 도 14와 중복되는 설명은 생략한다.
루프 필터(300)는 기준 클락 신호의 주파수가 사전 결정된 주파수로 고정이 되었음을 감지하는 주파수 고정 검출기(370) 및 스위칭 수단(305)을 더 포함할 수 있다.
먼저, 루프 필터(300)는, 스위칭 수단(305)이 턴-오프 된 상태에서, 주파수 제어 신호(FUP, FDN)를 기초로 주파수 제어 워드(FCW)를 생성할 수 있다. 이를 통해 주파수가 고정이 될 수 있다.
주파수가 고정된 경우, 주파수 고정 검출기(370)는 이를 감지할 수 있으며, 이를 감지함에 기초해 주파수 고정 검출 신호(FL_DET)를 스위칭 수단(305)에 제공함으로써 스위칭 수단(305)을 턴-온 시킬 수 있다.
이후, 루프 필터(300)는, 위상 제어 신호(PUP, PDN)를 기초로 주파수 제어 워드(FCW)를 생성할 수 있다.
다시 말해, 루프 필터(300)는, 주파수 고정 검출기(370)를 포함함으로써, 먼저 주파수를 고정시킨 뒤 위상을 조정할 수 있다.
적분기(350)는 제3 덧셈기(352), 정방향 적분기(356) 및 피드백 적분기(354)를 더 포함할 수 있다.
도 16은 본 개시의 예시적 실시 예에 따른 위상 및 주파수 검출기의 동작 주파수 대역과 주파수 에러 발생 횟수 간의 트랜스퍼 커브(transfer curve)를 나타낸다. 도 16은 도 1 및 도 2를 함께 참조하여 설명된다.
보다 구체적으로, 도 16에서 상부 실선은 동기화 데이터 신호 (D0, D90, D180)이 판단 에러 구간(예를 들어, (0, 1, 0)으로 검출되어 ‘에러’로 판단)에 해당하는 것으로 확인되었을 때의 동작 주파수 대역 별 주파수 에러 발생 횟수에 관한 경향성을 나타내고, 하부 실선은 동기화 데이터 신호 (D0, D90, D180, D270, D315, D360)이 판단 에러 구간(예를 들어, (0, 1, 1, 1, 0, 0)으로 검출되어 ‘에러’로 판단)에 해당하는 것으로 확인되었을 때의 동작 주파수 대역 별 주파수 에러 발생 횟수에 관한 경향성을 나타낸다.
도 16에서, 제어 신호 생성기(160)는 동작 주파수 대역이 기준 주파수 미만의 저주파 대역이고 복수의 동기화 데이터 신호들 모두를 이용한 제1 논리 연산과 일부를 이용한 제2 논리 연산의 결과가 제1 조건을 만족하면 주파수 상향 제어 신호를 출력할 수 있다. 예를 들어, 제어 신호 생성기(160)는 0.5GHz ~ 4.5GHz 사이의 주파수 대역에서 복수의 동기화 데이터 신호들 (D0, D90, D180, D270, D315, D360)이 판단 에러 구간에 해당하는 (0, 1, 1, 1, 0, 0)으로 확인되고, 또한, 복수의 동기화 데이터 신호들 중 일부인 (D0, D90, D180)이 판단 에러 구간에 해당하는 (0, 1, 0)으로 확인되면, 위의 두 연산 결과가 모두 판단 에러 구간에 해당되었음에도 해당 트랜스퍼 커브 특성을 반영하여 클록 주파수가 데이터 입력 신호 대비 느린 것으로 결정하고 주파수 상향 제어 신호를 ‘high’로 출력할 수 있다.
마찬가지로, 제어 신호 생성기(160)는 동작 주파수 대역이 기준 주파수 미만의 고주파 대역이고 복수의 동기화 데이터 신호들 모두를 이용한 제1 논리 연산과 일부를 이용한 제2 논리 연산의 결과가 제2 조건을 만족하면 복수의 위상 천이 클록들의 주파수 하향을 위한 주파수 하향 제어 신호를 출력할 수 있다. 이에 따라, 제어 신호 생성기(160)는 주파수 에러 여부를 판단하기 어려운 판단 에러 구간에서도 높은 정확성으로 주파수 빠르기 여부를 판단할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 집적 회로에 있어서,
    적어도 하나의 위상 천이 클락 신호를 기초로, 입력 데이터 신호로부터 복수의 위상 천이 데이터(phase shifted data) 신호들을 생성하도록 구성되는 위상 천이 데이터 신호 생성 회로;
    상기 위상 천이 데이터 신호 생성 회로로부터 제공된 상기 복수의 위상 천이 데이터 신호들에 상기 적어도 하나의 위상 천이 클락 신호를 적용함으로써 복수의 동기화 데이터 신호들을 생성하도록 구성되는 동기화 회로; 및
    상기 복수의 동기화 데이터 신호들에 논리 연산을 수행함으로써, 상기 적어도 하나의 위상 천이 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 상기 적어도 하나의 위상 천이 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 적어도 하나의 위상 천이 클락 신호는,
    일정한 제1 간격의 위상 차를 갖도록 구성되는 복수의 균등 분할 클락 신호들; 및
    상기 복수의 균등 분할 클락 신호들 중 하나의 클락 신호와 상기 제1 간격보다 작은 제2 간격의 위상 차를 갖도록 구성되는 적어도 하나의 비균등 분할 클락 신호를 포함하는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    상기 동기화 회로는,
    상기 복수의 균등 분할 클락 신호들의 위상에 동기화 된 복수의 균등 분할 동기화 데이터 신호들 및 상기 적어도 하나의 비균등 분할 클락 신호의 위상에 동기화 된 적어도 하나의 비균등 분할 동기화 데이터 신호를 상기 복수의 동기화 데이터 신호들로서 생성하고, 상기 복수의 동기화 데이터 신호들을 상기 제어 신호 생성 회로에 제공하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 복수의 균등 분할 동기화 데이터 신호들을 기초로 상기 위상 제어 신호를 생성하고, 상기 복수의 균등 분할 동기화 데이터 신호들 및 적어도 하나의 비균등 분할 동기화 데이터 신호를 기초로 상기 주파수 제어 신호를 생성하는 것을 특징으로 하는 집적 회로.
  5. 제2항에 있어서,
    상기 복수의 균등 분할 클락 신호들은,
    기준 클락 신호; 및
    상기 기준 클락 신호와 180도의 위상 차를 갖는 반전 클락 신호를 포함하고,
    상기 적어도 하나의 비균등 분할 클락 신호는,
    상기 기준 클락 신호와 90도의 위상 차를 갖는 클락 신호 및 상기 반전 클락 신호와 90도의 위상 차를 갖는 클락 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  6. 제2항에 있어서,
    상기 복수의 균등 분할 클락 신호들은,
    기준 클락 신호; 및
    상기 기준 클락 신호와 180도의 위상 차를 갖는 반전 클락 신호를 포함하고,
    상기 적어도 하나의 비균등 분할 클락 신호는,
    상기 기준 클락 신호와 P도(P는 90 이하의 양의 실수(real number))의 위상 차를 갖는 클락 신호 및 상기 반전 클락 신호와 Q도(Q는 90 이하의 양의 실수)의 위상 차를 갖는 클락 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제2항에 있어서,
    상기 복수의 균등 분할 클락 신호들은,
    기준 클락 신호; 및
    상기 기준 클락 신호와 90도의 자연수 배수의 위상 차를 갖는 복수의 쿼터 클락 신호들을 포함하고,
    상기 적어도 하나의 비균등 분할 클락 신호는,
    상기 기준 클락 신호와 45도의 위상 차를 갖는 클락 신호 및 상기 복수의 쿼터 클락 신호들로부터 45도의 위상 차를 갖는 클락 신호들 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제2항에 있어서,
    상기 복수의 균등 분할 클락 신호들은,
    기준 클락 신호; 및
    상기 기준 클락 신호와 90도의 자연수 배수의 위상 차를 갖는 복수의 쿼터 클락 신호들을 포함하고,
    상기 적어도 하나의 비균등 분할 클락 신호는,
    상기 기준 클락 신호와 P도(P는 45 이하의 양의 실수(real number))의 위상 차를 갖는 클락 신호 및 상기 복수의 쿼터 클락 신호들과 Q도(Q는 45 이하의 양의 실수)의 위상 차를 갖는 클락 신호들 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  9. 클락 및 데이터 복원 회로에 있어서,
    입력 데이터 신호 및 기준 클락 신호를 기초로, 상기 기준 클락 신호의 위상을 제어하기 위한 위상 제어 신호 및 상기 기준 클락 신호의 주파수를 제어하기 위한 주파수 제어 신호를 생성하는 위상 및 주파수 감지 회로;
    상기 위상 및 주파수 감지 회로로부터 제공되는 상기 위상 제어 신호 및 상기 주파수 제어 신호를 기초로, 상기 기준 클락 신호의 주파수를 제어하기 위한 주파수 제어 워드(frequency control word)를 생성하는 루프 필터; 및
    상기 루프 필터로부터 제공되는 주파수 제어 워드에 기초해 발진함으로써 상기 기준 클락 신호를 생성하도록 구성되는 발진기를 포함하는 클락 및 데이터 복원 회로.
  10. 제9항에 있어서,
    상기 발진기는, 상기 기준 클락 신호를 포함하는 복수의 위상 천이 클락 신호들을 생성하고, 상기 복수의 위상 천이 클락 신호들을 상기 위상 및 주파수 감지 회로에 제공하고,
    상기 위상 및 주파수 감지 회로는,
    상기 복수의 위상 천이 클락 신호들을 기초로 상기 입력 데이터 신호를 포획(capture) 함으로써, 상기 위상 제어 신호 및 상기 주파수 제어 신호를 생성하는 것을 특징으로 하는 클락 및 데이터 복원 회로.
KR1020180122043A 2018-10-12 2018-10-12 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로 Active KR102509984B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180122043A KR102509984B1 (ko) 2018-10-12 2018-10-12 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
CN201910593347.4A CN111049516B (zh) 2018-10-12 2019-07-03 集成电路以及包括该集成电路的时钟和数据恢复电路
US16/528,020 US11012077B2 (en) 2018-10-12 2019-07-31 Integrated circuit detecting frequency and phase of clock signal and clock and data recovery circuit including the integrated circuit
TW108131707A TWI856023B (zh) 2018-10-12 2019-09-03 檢測時脈信號的頻率和相位的積體電路以及包括所述積體電路的時脈及資料恢復電路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180122043A KR102509984B1 (ko) 2018-10-12 2018-10-12 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로

Publications (2)

Publication Number Publication Date
KR20200041664A true KR20200041664A (ko) 2020-04-22
KR102509984B1 KR102509984B1 (ko) 2023-03-14

Family

ID=70160555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180122043A Active KR102509984B1 (ko) 2018-10-12 2018-10-12 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로

Country Status (4)

Country Link
US (1) US11012077B2 (ko)
KR (1) KR102509984B1 (ko)
CN (1) CN111049516B (ko)
TW (1) TWI856023B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783751B (zh) * 2021-10-25 2022-11-11 瑞昱半導體股份有限公司 時脈資料回復電路
KR20240048378A (ko) * 2022-10-06 2024-04-15 삼성전자주식회사 위상 동기 루프 장치 및 그의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148832A1 (en) * 2008-12-16 2010-06-17 Nec Electronics Corporation Clock data recovery circuit
KR20150007728A (ko) * 2013-07-12 2015-01-21 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738922B1 (en) * 2000-10-06 2004-05-18 Vitesse Semiconductor Corporation Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal
JP3802447B2 (ja) * 2002-05-17 2006-07-26 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
KR100574938B1 (ko) * 2003-02-20 2006-04-28 삼성전자주식회사 고속 직렬 링크에서 데이터 복원시 에러 발생을감소시키는 데이터 복원장치 및 그 복원방법
JP2007531443A (ja) 2004-03-29 2007-11-01 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 高速の位相周波数検出装置
US7349509B2 (en) * 2004-04-21 2008-03-25 Kawasaki Lsi U.S.A., Inc. Multi rate clock data recovery based on multi sampling technique
JP4484629B2 (ja) * 2004-08-24 2010-06-16 株式会社リコー クロックデータリカバリ回路及び電圧制御発振回路
JP2006238309A (ja) * 2005-02-28 2006-09-07 Kawasaki Microelectronics Kk 半導体集積回路
JP4756954B2 (ja) * 2005-08-29 2011-08-24 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US8553814B2 (en) * 2009-07-31 2013-10-08 Lsi Corporation Rapid sampling phase recovery
KR101750414B1 (ko) 2011-01-13 2017-06-23 삼성전자주식회사 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법
US8471611B2 (en) 2011-11-04 2013-06-25 Broadcom Corporation Fractional-N phase locked loop based on bang-bang detector
KR102092253B1 (ko) * 2013-08-09 2020-03-24 에스케이하이닉스 주식회사 데이터 복원 회로 및 그의 동작 방법
KR101671568B1 (ko) 2013-12-13 2016-11-01 한양대학교 산학협력단 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로
JP6303513B2 (ja) * 2014-01-14 2018-04-04 富士通株式会社 マルチレーンリタイマ回路およびマルチレーン伝送システム
WO2017061889A1 (en) * 2015-10-06 2017-04-13 Limited Liability Company "Topcon Positioning Systems" Navigation receiver with an adaptive system for tracking carrier phases received from a constellation of navigation satellites
JP6772477B2 (ja) * 2016-02-18 2020-10-21 富士通株式会社 信号再生回路、電子装置および信号再生方法
US9900144B2 (en) * 2016-04-08 2018-02-20 Analog Bits Inc. Method and circuits for phase-locked loops
KR102577232B1 (ko) * 2016-11-28 2023-09-11 삼성전자주식회사 하이브리드 클럭 데이터 복원 회로 및 수신기
US10644868B2 (en) * 2018-09-12 2020-05-05 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148832A1 (en) * 2008-12-16 2010-06-17 Nec Electronics Corporation Clock data recovery circuit
KR20150007728A (ko) * 2013-07-12 2015-01-21 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기

Also Published As

Publication number Publication date
CN111049516A (zh) 2020-04-21
TW202029652A (zh) 2020-08-01
CN111049516B (zh) 2024-07-12
TWI856023B (zh) 2024-09-21
KR102509984B1 (ko) 2023-03-14
US11012077B2 (en) 2021-05-18
US20200119739A1 (en) 2020-04-16

Similar Documents

Publication Publication Date Title
US7756232B2 (en) Clock and data recovery circuit
KR101301698B1 (ko) 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로
US7474720B2 (en) Clock and data recovery method and digital circuit for the same
US6731667B1 (en) Zero-delay buffer circuit for a spread spectrum clock system and method therefor
US8433022B2 (en) Clock data recovery circuit and clock data recovery method
US7595672B2 (en) Adjustable digital lock detector
US9966994B2 (en) Apparatus and methods for burst mode clock and data recovery for high speed serial communication links
WO2007019339A2 (en) Clock-and-data-recovery system
US9455725B2 (en) Phase detector and associated phase detecting method
US20170310327A1 (en) Device and method for recovering clock and data
US8497708B2 (en) Fractional-rate phase frequency detector
CN103329440B (zh) 相位频率检测方法
KR102509984B1 (ko) 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
JP5520128B2 (ja) クロックアンドデータリカバリ回路
TWI601404B (zh) 時脈資料回復裝置與方法
US8513994B2 (en) State machine for deskew delay locked loop
KR101517719B1 (ko) 신호 처리 장치 및 방법
CA2682103A1 (en) Method and apparatus for deskewing data transmissions
KR20080051662A (ko) 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路
CN108011620B (zh) 基于fpga的快速时钟恢复电路
CN105591648B (zh) 相位侦测器及相关的相位侦测方法
JP2010226303A (ja) 位相比較装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181012

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210825

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181012

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220729

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230309

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230310

End annual number: 3

Start annual number: 1

PG1601 Publication of registration