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KR20190133964A - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 장치 및 이를 포함하는 반도체 패키지 Download PDF

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KR20190133964A
KR20190133964A KR1020180059015A KR20180059015A KR20190133964A KR 20190133964 A KR20190133964 A KR 20190133964A KR 1020180059015 A KR1020180059015 A KR 1020180059015A KR 20180059015 A KR20180059015 A KR 20180059015A KR 20190133964 A KR20190133964 A KR 20190133964A
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South Korea
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pad
electrically connected
voltage
protection
node
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Application number
KR1020180059015A
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English (en)
Inventor
김장후
Original Assignee
삼성전자주식회사
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Filing date
Publication date
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 코어 영역에 배치되는 내부 회로, 코어 영역을 둘러싸는 주변 영역에 배치되고, 제1 및 제2 보호부와 제1 퓨즈를 포함하는 제1 보호 회로, 및 신호가 입력되는 제1 패드를 포함하고, 제1 패드는 제1 퓨즈를 통해 제1 보호부와 전기적으로 연결되고, 제1 패드는 제2 보호부와 전기적으로 연결되고, 내부 회로는 제2 보호부를 통해 제1 패드와 전기적으로 연결되고, 미리 정한 전압 이상의 크기를 갖는 서지 전압이 제1 패드에 입력될 때, 제1 및 제2 보호부는 각각 서지 전압이 내부 회로에 유입되는 것을 방지한다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다. 구체적으로, 정전 방전 보호 회로를 포함하는 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 장치는 정전기에 의해 순간 전압이 매우 높은 전압이 인가될 수 있다. 이러한 상황에서 반도체 장치 내의 모스(MOS: Metal Oxide Semiconductor) 트랜지스터 장치의 게이트 절연막 파괴나 접합 스파이킹 등이 발생하여 장치가 완전히 파괴되거나 미세하게 손상을 받아 장치의 신뢰성에 심각한 영향을 미치게 되므로 반도체 장치의 개발 단계에서 이를 방지하는 것이 상당히 중요한 문제로 대두하고 있다.
이러한 정전기, 즉 ESD(Electric Static Discharging)에 의한 손상을 방지하기 위하여 ESD 보호 회로를 사용하는데, 근본적으로 ESD 특성을 개선하기 위해서는 보호 회로의 크기를 크게 형성하면 된다. 그러나 ESD 보호 회로의 사이즈가 커지면, 입출력 캐패시턴스도 증가되어 반도체 장치의 동작 속도가 저하된다. 즉, 반도체 장치의 성능과 신뢰성은 트레이드 오프 관계가 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 담보되는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성 및 성능이 담보되는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 코어 영역에 배치되는 내부 회로, 코어 영역을 둘러싸는 주변 영역에 배치되고, 제1 및 제2 보호부와 제1 퓨즈를 포함하는 제1 보호 회로, 및 신호가 입력되는 제1 패드를 포함하고, 제1 패드는 제1 퓨즈를 통해 제1 보호부와 전기적으로 연결되고, 제1 패드는 제2 보호부와 전기적으로 연결되고, 내부 회로는 제2 보호부를 통해 제1 패드와 전기적으로 연결되고, 미리 정한 전압 이상의 크기를 갖는 서지 전압이 제1 패드에 입력될 때, 제1 및 제2 보호부는 각각 서지 전압이 내부 회로에 유입되는 것을 방지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 신호가 입력되는 제1 패드, 제1 퓨즈를 통해 제1 패드와 전기적으로 연결되는 제1 보호부, 제1 패드와 연결되는 제2 보호부, 제1 보호부와 전기적으로 연결되는 제2 패드, 및 제1 보호부를 통해 제1 패드와 전기적으로 연결되는 제1 내부 회로를 포함하는 제1 반도체 장치, 제1 반도체 장치가 실장되는 회로 기판, 회로 기판에 배치되고, 제1 패드와 전기적으로 연결되는 제1 입출력 패드, 및 회로 기판에 배치되고, 제2 패드와 전기적으로 연결되는 프로빙 패드를 포함하고, 제1 입출력 패드와 프로빙 패드 사이에 미리 정한 전류 이상의 멜팅 전류가 입력될 때, 제1 퓨즈는 전기적으로 절연된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 노드와 제2 노드와 연결되는 제1 퓨즈, 제2 노드 및 제3 노드와 전기적으로 연결되고, 외부로부터 신호가 입력되는 제1 패드, 제1 노드에 애노드가 전기적으로 연결되고, 제1 전압이 인가되는 제1 전압 라인에 캐소드가 전기적으로 연결되는 제1 다이오드, 제1 노드에 캐소드가 전기적으로 연결되고, 제1 전압과 다른 제2 전압이 인가되는 제2 전압 라인에 애노드가 전기적으로 연결되는 제2 다이오드, 제3 노드에 애노드가 전기적으로 연결되고, 제1 전압 라인에 캐소드가 전기적으로 연결되는 제3 다이오드, 제3 노드에 캐소드가 전기적으로 연결되고, 제2 전압 라인에 애노드가 전기적으로 연결되는 제4 다이오드, 제1 노드에 애노드가 전기적으로 연결되는 퓨징 다이오드, 및 제1 연결 라인에 의해, 퓨징 다이오드의 캐소드와 전기적으로 연결되는 제2 패드를 포함하고, 제1 연결 라인의 폭은 제1 퓨즈의 폭보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 정전 방전(ESD: Electric static discharging) 보호 회로를 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 정전 방전 보호 회로를 포함하는 기판 및 반도체 패턴을 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 기판 및 반도체 패턴에 양의 서지 전압이 인가될 때, 제1 및 제2 보호부가 각각 형성하는 제1 및 제2 전류 경로를 설명하기 위한 예시적인 도면이다.
도 4는 몇몇 실시예에 따른 기판 및 반도체 패턴에 음의 서지 전압이 인가될 때, 제1 및 제2 보호부가 각각 형성하는 제1 및 제2 전류 경로를 설명하기 위한 예시적인 도면이다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 6은 몇몇 실시예에 따른 반도체 장치의 내부 구성을 설명하기 위한 예시적인 도면이다.
도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 8은 몇몇 실시예에 따른 반도체 패키지의 구성을 설명하기 위한 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 퓨즈를 절단하는 과정을 설명하기 위한 예시적인 도면이다.
도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 11은 몇몇 실시예에 따른 반도체 패키지에 서지 전압이 인가되는 경우 전류 경로를 설명하기 위한 예시적인 도면이다.
도 12는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 예시적인 순서도이다.
도 13은 다른 몇몇 실시예에 따른 퓨즈를 절단하는 과정을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 정전 방전(ESD: Electric static discharging) 보호 회로를 설명하기 위한 예시적인 도면이다.
몇몇 실시예에 따른 정전 방전 보호 회로(100)는 보호 회로(110), 내부 회로(120), 시그널 본딩 패드(130, signal bonding pad), NC 본딩 패드(140, NC bonding pad)를 포함할 수 있다.
몇몇 실시예에서, 외부의 특정 상황에 의해, 절대값이 미리 정한 전압 보다 큰 서지 전압이 반도체 장치(도 5의 510) 또는 반도체 패키지(700)에 입력될 수 있다. 예를 들어, 서지 전압은 정전기에 의해 발생될 수 있다. 몇몇 실시예에서, 서지 전압은 인간의 몸(human body)에 의해 발생되거나, 대전된 물체(charged device) 등에 의해 발생될 수 있다. 외부에서 서지 전압이 입력되면, 일반적인 반도체 장치는 매우 민감한 영향을 받을 수 있다. 서지 전압에 의해 발생된 전류가 내부 회로(120)에 유입될 경우, 유입된 전류는 내부 회로(120) 내에 형성된 절연막, 채널 등을 파괴하여 내부 회로(120) 자체를 파괴할 수 있다. 몇몇 실시예에 따른 보호 회로(110)는 이러한 서지 전압이 반도체 장치(도 5의 510) 또는 반도체 패키지(도 7의 700)에 입력될 때, 내부 회로(120)의 손상을 방지하기 위한 기능을 수행할 수 있다. 이러한 기능을 수행하기 위해, 몇몇 실시예에 따른 보호 회로(110)는 제1 보호부(111), 제2 보호부(112), 및 퓨즈(113)를 포함할 수 있다.
제1 보호부(111)는 복수의 다이오드를 포함할 수 있다. 몇몇 실시예에서, 제1 보호부(111)는 캐소드가 제1 전압 라인(VDD)에 전기적으로 연결되고, 애노드가 제1 노드(N1)에 전기적으로 연결되는 복수의 제1 다이오드(D1)를 포함할 수 있다. 또한, 제1 보호부(111)는 캐소드가 제1 노드(N1)에 전기적으로 연결되고, 애노드가 제2 전압 라인(VSS)에 전기적으로 연결되는 복수의 제2 다이오드(D2)를 포함할 수 있다. 제1 전압 라인(VDD)은 제1 전압이 인가되는 라인일 수 있다. 또한, 제2 전압 라인(VSS)은 제2 전압이 인가되는 라인일 수 있다. 몇몇 실시예에서, 제1 전압은 제2 전압보다 클 수 있다. 또한, 제1 보호부(111)는 제1 연결 라인(114)을 통해 NC 본딩 패드(140)와 전기적으로 연결되는 퓨징 다이오드(AD)를 포함할 수 있다. 퓨징 다이오드(AD)는 애노드가 제1 노드(N1)에 연결되고, 캐소드는 제1 연결 라인(114)을 통해 NC 본딩 패드(140)와 연결될 수 있다. 제1 다이오드(D1)와 제2 다이오드(D2)는 서지 전압이 몇몇 실시예에 따른 반도체 장치(도 5의 510) 또는 반도체 패키지(도 7의 700)에 입력될 때, 제1 전류 경로를 형성함으로써 내부 회로(120)의 손상을 방지할 수 있다. 구체적인 설명은 후술한다.
제2 보호부(112)는 복수의 다이오드를 포함할 수 있다. 몇몇 실시예에서, 제2 보호부(112)는 캐소드가 제1 전압 라인(VDD)에 전기적으로 연결되고, 애노드가 제3 노드(N3)에 전기적으로 연결되는 제3 다이오드(D3)를 포함할 수 있다. 또한, 제1 보호부(111)는 캐소드가 제3 노드(N3)에 전기적으로 연결되고, 애노드가 제2 전압 라인(VSS)에 전기적으로 연결되는 제4 다이오드(D4)를 포함할 수 있다. 비록 도 1은 제3 다이오드(D3)에 두개의 다이오드가 포함되고, 제4 다이오드(D4)에 두개의 다이오드를 포함하는 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제3 다이오드(D3)는 하나의 다이오드를 포함하고, 제4 다이오드(D4)는 하나의 다이오드를 포함할 수 있다. 본 발명의 기술분야에서 통상의 지식을 가진 자는 다양한 방식으로 본 발명의 몇몇 실시예들이 설명하는 기능을 구현할 수 있을 것이다. 제3 다이오드(D3)와 제4 다이오드(D4)는 서지 전압이 몇몇 실시예에 따른 반도체 장치(도 5의 510) 또는 반도체 패키지(도 7의 700)에 입력될 때, 제2 전류 경로를 형성함으로써 내부 회로(120)의 손상을 방지할 수 있다. 구체적인 설명은 후술한다.
몇몇 실시예에서, 제1 보호부(111)에 포함된 다이오드의 개수는 제2 보호부(112)에 포함된 다이오드의 개수보다 많을 수 있다. 일반적으로 전류가 흐르는 다이오드는 열이 발생될 수 있다. 즉, 서지 전압이 몇몇 실시예에 따른 반도체 장치(도 5의 510) 또는 반도체 패키지(도 7의 700)에 입력될 때, 제1 보호부(111)에서 발생되는 열은 제2 보호부(112)에서 발생되는 열보다 많을 수 있다.
몇몇 실시예에서, 제1 보호부(111)와 제2 보호부(112)는 다이오드만으로 구성되는 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 서지 전압에 의한 전류가 내부 회로(120)로 유입되는 것을 방지하기 위해 다양한 방식으로 제1 보호부(111) 및 제2 보호부(112)를 구현할 수 있다. 예를 들어, 제1 보호부(111)와 제2 보호부(112)는 CMOS 트랜지스터, NMOS 트랜지스터, PMOS 트랜지스터, 캐패시터, 저항 등 다양한 전자 소자를 이용하여 구현될 수 있다.
퓨즈(113)는 제1 보호부(111)와 시그널 본딩 패드(130)를 전기적으로 연결하는데 이용될 수 있다. 다시 말해서, 퓨즈(113)는 제1 보호부(111)가 전기적으로 연결되는 제1 노드(N1)와, 시그널 본딩 패드(130)가 전기적으로 연결되는 제2 노드(N2)에 연결될 수 있다.
퓨즈(113)는 특정 크기 이상의 멜팅 전류에 의해 전기적으로 절연될 수 있다. 예를 들어, 멜팅 전류가 퓨즈(113)에 흐를 때 발생되는 열이 퓨즈(113)의 금속 성분을 녹임으로써, 퓨즈(113)의 양단을 전기적으로 절연할 수 있다. 이하에서는, 멜팅 전류에 의해 퓨즈(113)가 물리적으로 절단됨으로써, 퓨즈(113)의 양단을 전기적으로 절연하는 메탈 퓨즈(metal fuse)를 예로 들어 설명하나, 실시예들이 이에 제한되는 것은 아니다.
내부 회로(120)는 제2 보호부(112)를 통해 시그널 본딩 패드(130)와 연결될 수 있다. 다시 말해서, 내부 회로(120)는 제3 노드(N3)와 연결될 수 있다.
시그널 본딩 패드(130)는 외부로부터 입력을 수신하거나, 외부로 출력을 제공할 수 있다. 몇몇 실시예에서, 외부에서 발생된 서지 전압은 시그널 본딩 패드(130)를 통해 입력될 수 있다.
시그널 본딩 패드(130)는 퓨즈(113)를 통해 제1 보호부(111)와 전기적으로 연결될 수 있다. 또한, 시그널 본딩 패드(130)는 제2 보호부(112)와 전기적으로 연결될 수 있다. 다시 말해서, 시그널 본딩 패드(130)는 제2 노드(N2)와 제3 노드(N3)에 연결될 수 있다.
NC 본딩 패드(140)는 제1 연결 라인(114)을 통해, 제1 보호부(111)와 전기적으로 연결될 수 있다. 다시 말해서, 제1 연결 라인(114)은 NC 본딩 패드(140)와 제1 보호부(111)에 연결될 수 있다. 예를 들어, 제1 연결 라인(114)은 NC 본딩 패드(140)와 퓨징 다이오드(AD)의 캐소드에 연결될 수 있다. NC 본딩 패드(140)는 반도체 장치(도 5의 500)의 미사용 볼(ball), 핀(pin), 또는 패드(pad)일 수 있다. 실시예들은 이러한 용어에 제한되지 않는다. 몇몇 실시예에서, NC 본딩 패드(140)는 반도체 패키지(도 7의 700)에서 NC 패드(도 7의 NC)와 연결될 수 있다. 자세한 설명은 후술한다.
몇몇 실시예에서, NC 본딩 패드(140)와 제1 보호부(111)를 전기적으로 연결하는 제1 연결 라인(114)의 라인 폭(width)은 퓨즈(113)의 라인 폭보다 클 수 있다. 다시 말해서, 퓨즈(113)를 전기적으로 절연하는 멜팅 전류가 제1 연결 라인(114)에 흐르더라도, 제1 연결 라인(114)은 전기적으로 절연되지 않을 수 있다. 즉, 제1 연결 라인(114)의 저항은 퓨즈(113)의 저항보다 작을 수 있다. 다시 말해서, 멜팅 전류가 제1 연결 라인(114)에 흐를 때 발생되는 열은 멜팅 전류가 퓨즈(113)에 흐를 때 발생되는 열보다 작을 수 있다.
또한, 몇몇 실시예에서, 퓨징 다이오드(AD)는 제1 보호부(111) 내에서 퓨즈(113)와 가장 인접하도록 배치될 수 있다. 이는 퓨즈(113)를 전기적으로 절연(blow)할 때 유입되는 전류가 반도체 장치(도 5의 510) 또는 반도체 패키지(도 7의 700)에 포함된 다른 구성요소에 전달되어 그 구성요소를 파괴하는 것을 방지하기 위한 것일 수 있다. 다시 말해서, 퓨즈(113)를 전기적으로 절연할 때 형성되는 멜팅 전류 경로를 가장 짧게 형성하도록, 제1 연결 라인(114)은 퓨즈(113)와 가장 인접하게 배치된 퓨징 다이오드(AD)의 캐소드와 연결될 수 있다. 다시 말해서, 제1 연결 라인(114)은 제1 및 제2 다이오드(D1, D2)와 연결되지 않고, 퓨징 다이오드(AD)에만 연결될 수 있다.
도 1은 하나의 내부 회로(120)에 하나의 시그널 본딩 패드(130)를 포함하는 것으로 도시하였으나, 실시예들이 이에 제한되지 않는다. 예를 들어, 도 5에 도시된 바와 같이, 하나의 내부 회로(120)는 복수개의 시그널 본딩 패드를 포함할 수 있다.
도 2는 몇몇 실시예에 따른 정전 방전 보호 회로를 포함하는 기판 및 반도체 패턴을 설명하기 위한 예시적인 도면이다.
도 2를 참조하면, 기판(210)은 반도체 패턴(220) 및 스크라이브 레인(230, scribe lane)을 포함할 수 있다. 반도체 패턴(220)은 전술한 정전 방전 보호 회로(도 1의 100)를 포함할 수 있다.
반도체 패턴(220) 제조 공정을 이용하여, 기판(210) 상에 반도체 패턴(220)이 형성될 수 있다. 기판(210)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 저마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 실시예가 이에 제한되지 않는다.
형성된 반도체 패턴(220)을 스크라이브 레인(230)에 따라 절단(sawing)할 수 있다. 이어서, 절단된 반도체 패턴 각각을 패키징 공정 등에 의해 각각의 반도체 장치(도 5의 510)를 생성할 수 있다. 기판(210) 상에 형성된 반도체 패턴(220)을 각각의 반도체 장치(도 5의 510)로 만드는 과정에서, 서지 전압이 기판(210) 또는 반도체 패턴(220) 내부에 인가될 수 있다. 예를 들어, 기판(210) 또는 절단된 반도체 패턴의 이송 과정에서, 서지 전압이 기판(210) 또는 반도체 패턴(220) 내부에 인가될 수 있으나, 실시예들이 이에 제한되지는 않는다. 이때, 반도체 패턴(220)은 전술한 정전 방전 보호 회로(100)를 포함하기 때문에, 서지 전압에 의한 내부 회로(120)의 파괴를 방지할 수 있다. 도 3 및 도 4를 참조하여, 보호 회로(110)에 포함된 제1 및 제2 보호부(111, 112) 각각이 형성하는 제1 및 제2 전류 경로(P1, P2)에 대해 설명한다.
도 3은 몇몇 실시예에 따른 기판 및 반도체 패턴에 양의 서지 전압이 인가될 때, 제1 및 제2 보호부가 각각 형성하는 제1 및 제2 전류 경로를 설명하기 위한 예시적인 도면이다. 도 4는 몇몇 실시예에 따른 기판 및 반도체 패턴에 음의 서지 전압이 인가될 때, 제1 및 제2 보호부가 각각 형성하는 제1 및 제2 전류 경로를 설명하기 위한 예시적인 도면이다.
먼저 도 3을 참조하여, 미리 정한 값 이상의 양의 서지 전압(+VE)이 시그널 본딩 패드(130)에 인가되는 경우를 가정한다.
도 1 및 도 3을 참조하면, 전술한 바와 같이 제1 보호부(111)는 제1 및 제2 다이오드(D1, D2)를 포함할 수 있다. 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되지 않을 때, 제1 및 제2 다이오드(D1, D2)는 역방향 바이어스일 수 있다. 그러나, 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되는 경우, 제1 다이오드(D1)는 순방향 바이어스로 전환될 수 있다. 이때, 제2 다이오드(D2)는 역방향 바이어스를 유지할 수 있다. 따라서, 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되면, 시그널 본딩 패드(130)로부터 제1 다이오드(D1)를 거쳐, 제1 전압 라인(VDD)을 향하는 제1 전류 경로(P1)가 형성될 수 있다.
제2 보호부(112)는 제3 및 제4 다이오드(D3, D4)를 포함할 수 있다. 제1 및 제2 다이오드(D1, D2)의 경우와 마찬가지로, 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되지 않을 때, 제3 및 제4 다이오드(D3, D4)는 역방향 바이어스일 수 있다. 그러나, 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되는 경우, 제3 다이오드(D3)는 순방향 바이어스로 전환될 수 있다. 이때, 제4 다이오드(D4)는 역방향 바이어스를 유지할 수 있다. 따라서, 시그널 본딩 패드(130)에 양의 서지 전압(+VE)이 인가되면, 시그널 본딩 패드(130)로부터 제3 다이오드(D3)를 거쳐, 제1 전압 라인(VDD)을 향하는 제2 전류 경로(P2)가 형성될 수 있다.
도 4를 참조하여, 미리 정한 값 미만의 음의 서지 전압(-VE)이 시그널 본딩 패드(130)에 인가되는 경우를 가정한다.
도 1 및 도 4를 참조하면, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되지 않을 때, 제1 및 제2 다이오드(D1, D2)는 역방향 바이어스일 수 있다. 그러나, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되는 경우, 제2 다이오드(D2)는 순방향 바이어스로 전환될 수 있다. 이때, 제1 다이오드(D1)는 역방향 바이어스를 유지할 수 있다. 따라서, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되면, 시그널 본딩 패드(130)로부터 제2 다이오드(D2)를 거쳐, 제2 전압 라인(VSS)을 향하는 제1 전류 경로(P1)가 형성될 수 있다.
제2 보호부(112)는 제3 및 제4 다이오드(D3, D4)를 포함할 수 있다. 제1 및 제2 다이오드(D1, D2)의 경우와 마찬가지로, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되지 않을 때, 제3 및 제4 다이오드(D3, D4)는 역방향 바이어스일 수 있다. 그러나, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되는 경우, 제4 다이오드(D4)는 순방향 바이어스로 전환될 수 있다. 이때, 제3 다이오드(D3)는 역방향 바이어스를 유지할 수 있다. 따라서, 시그널 본딩 패드(130)에 음의 서지 전압(-VE)이 인가되면, 시그널 본딩 패드(130)로부터 제4 다이오드(D4)를 거쳐, 제2 전압 라인(VSS)을 향하는 제2 전류 경로(P2)가 형성될 수 있다.
다시 말해서, 제1 및 제2 보호부(111, 112)는 서지 전압(+VE, -VE)에 의해 발생된 전류를 각각 제1 및 제2 전류 경로(P1, P2)를 통해, 각각 제1 및 제2 전압 라인(VDD, VSS)으로 흘려보낼 수 있다. 따라서, 내부 회로(120)에 전달되는 전류는 극히 미미할 수 있으며, 제1 및 제2 보호부(111, 112)로 인해 내부 회로(120)의 손상이 방지될 수 있다.
몇몇 실시예에서, 시그널 본딩 패드(130)에 서지 전압(+VE, -VE)이 인가되는 경우, 제1 내지 제4 다이오드(D1~D4)에 전류가 흐를 수 있다. 제1 내지 제4 다이오드(D1~D4)에 전류가 흐르는 경우, 제1 내지 제4 다이오드(D1~D4) 각각에 열이 발생될 수 있다. 편의상 제1 보호부(111)에서 발생되는 총 열량을 제1 열으로 정의하고, 제2 보호부(112)에서 발생되는 총 열량을 제2 열로 정의한다.
몇몇 실시예에서, 제1 보호부(111)에 포함된 제1 및 제2 다이오드(D1, D2)의 개수는 제2 보호부(112)에 포함된 제3 및 제4 다이오드(D3, D4)에 포함된 다이오드의 개수보다 많을 수 있다. 다시 말해서, 제1 열은 제2 열보다 클 수 있다. 일반적으로 다이오드에 오랜 시간 열이 가해지면, 다이오드는 녹을 수 있다. 따라서, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 서지 전압이 인가되는 시간에 따라, 제1 내지 제4 다이오드(D1~D4)에 포함되는 다이오드의 개수를 설계 사양으로 설정할 수 있을 것이다. 결국 제1 보호부(111)는 서지 전압(+VE, -VE)이 상대적으로 오랜 시간동안 인가될 때, 예를 들어 HBM(Human Body Model)을 대비한 보호 회로일 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니며, 제1 보호부(111)는 서지 전압(+VE, -VE)이 상대적으로 짧은 시간동안 인가되는 경우에도 내부 회로(120)를 보호하는 제1 전류 경로(P1)를 형성할 수 있다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 앞서 설명한 내용과 중복되거나 유사한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치(510)는 코어 영역(CR: core region)과 주변 영역(PR: peripheral region)을 포함할 수 있다. 도 5는 코어 영역(CR)과 주변 영역(PR)의 명확한 구분을 위해, 두 영역이 서로 분리되어 있는 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 또한, 몇몇 실시예에 따른 반도체 장치(510)는 제1 및 제2 시그널 본딩 패드(130_1, 130_2)와, 이와 연결된 제1 및 제2 보호 회로(110_1, 110_2)와 제1 및 제2 NC 본딩 패드(140_1, 140_2)를 포함할 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 반도체 장치(510)는 하나 또는 셋 이상의 시그널 본딩 패드, 보호 회로, 및 NC 본딩 패드를 포함할 수 있다. 또한, 도 5에 도시된 바와는 달리, 제1 NC 본딩 패드(140_1)와 제2 NC 본딩 패드(140_2)는 서로 동일한 NC 본딩 패드일 수 있다.
전술한 바와 같이, 몇몇 실시예에 따른 반도체 장치(510)는, 반도체 패턴(도 2의 220)을 스크라이브 레인(도 2의 230)에 따라 절단(sawing)하고, 패키징 공정 등을 수행하여 형성될 수 있다.
몇몇 실시예에서, 내부 회로(120)는 반도체 장치(510)의 코어 영역(CR)에 배치될 수 있다. 또한, 제1 및 제2 시그널 본딩 패드(130_1, 130_2), 제1 및 제2 보호 회로(110_1, 110_2), 그리고 제1 및 제2 NC 본딩 패드(140_1, 140_2)는 반도체 장치(510)의 주변 영역(PR)에 배치될 수 있다. 도 6을 참조하여, 몇몇 실시예에 따른 반도체 장치(510)의 내부 구조를 더 상세히 설명한다.
도 6은 몇몇 실시예에 따른 반도체 장치의 내부 구성을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 앞서 설명한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 5 및 도 6을 참조하면, 몇몇 실시예에서, 제1 시그널 본딩 패드(130_1)는 제1 퓨즈(113_1)를 통해 제1 보호부(111_1)와 전기적으로 연결될 수 있다. 또한, 제1 시그널 본딩 패드(130_1)는 제2 보호부(112_1)를 통해 내부 회로(120)와 전기적으로 연결될 수 있다. 제1 NC 본딩 패드(140_1)는 제1 연결 라인(114_1)에 의해 제1 보호부(111_1)와 전기적으로 연결될 수 있다. 제1 연결 라인(114_1)은 제1 보호부(111_1)에 포함된 다이오드 중 제1 퓨즈(113_1)와 가장 인접하게 배치된 제1 퓨징 다이오드(AD_1)의 캐소드와 연결될 수 있다.
또한, 제2 시그널 본딩 패드(130_2)는 제2 퓨즈(113_2)를 통해 제3 보호부(111_2)와 전기적으로 연결될 수 있다. 또한, 제2 시그널 본딩 패드(130_2)는 제4 보호부(112_2)를 통해 내부 회로(120)와 연결될 수 있다. 제2 NC 본딩 패드(140_2)는 제2 연결 라인(114_2)에 의해 제3 보호부(111_2)와 연결될 수 있다. 제2 연결 라인(114_2)은 제3 보호부(111_2)에 포함된 다이오드 중 제2 퓨즈(113_2)와 가장 인접하게 배치된 제2 퓨징 다이오드(AD_2)의 캐소드와 연결될 수 있다.
도 6은 제1 및 제2 NC 본딩 패드(140_1, 140_2)가 서로 분리된 것으로 도시하나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제1 및 제2 NC 본딩 패드(140_1, 140_2)는 서로 동일한 구성요소일 수 있다.
몇몇 실시예에서, 제1 시그널 본딩 패드(130_1)와 제2 시그널 본딩 패드(130_2)는 서로 다른 신호가 입/출력될 수 있다. 예를 들어, 내부 회로(120)의 제1 입/출력은 제1 시그널 본딩 패드(130_1)에 제공되고, 내부 회로(120)의 제2 입/출력은 제2 시그널 본딩 패드(130_2)에 제공될 수 있다.
도 6에 도시된 바와 같이, 서로 다른 입/출력이 제공되는 제1 및 제2 시그널 본딩 패드(130_1, 130_2)는 각각 서로 다른 보호 회로(110_1, 110_2)가 연결될 수 있다. 다시 말해서, 제1 보호 회로(110_1)는 제1 시그널 본딩 패드(130_1)와 연결될 수 있다. 또한, 제1 보호 회로(110_1)와 다른 제2 보호 회로(110_2)는 제2 시그널 본딩 패드(130_2)에 연결될 수 있다. 제1 및 제2 시그널 본딩 패드(130_1, 130_2)는 각각 내부 회로(120)의 서로 다른 입/출력을 제공할 수 있다.
몇몇 실시예에서, 서지 전압이 제1 시그널 본딩 패드(130_1)에 인가되는 경우, 제1 보호 회로(110_1)는 서지 전압에 의해 발생되는 전류가 내부 회로(120)에 유입되는 것을 방지할 수 있다. 또한, 서지 전압이 제2 시그널 본딩 패드(130_2)에 인가되는 경우, 제2 보호 회로(110_2)는 서지 전압에 의해 발생되는 전류가 내부 회로(120)에 유입되는 것을 방지할 수 있다. 따라서, 몇몇 실시예에 따른 반도체 장치(510)는 특정 상황에서 서지 전압이 발생하여 제1 및 제2 시그널 본딩 패드(130_1, 130_2)에 인가되는 경우에도 내부 회로(120)를 보호할 수 있다. 예를 들어, 서지 전압은 반도체 장치(510)를 이송할 때, 및 반도체 장치(510)를 패키지 기판(도 7의 710)에 실장할 때 등에 발생될 수 있으나, 실시예들이 이에 제한되지는 않는다.
도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지(700)는 제1 및 제2 반도체 장치(510_1, 510_2), 제1 및 제2 입출력 패드(I/O_1, I/O_2), 및 NC 패드(NC)를 포함할 수 있다. 제1 및 제2 반도체 장치(510_1, 510_2)는 각각 전술한 정전 방전 보호 회로(도 1의 100)를 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 반도체 장치(510_1, 510_2)는 패키지 기판(710)에 실장될 수 있다. 도 7은 제1 및 제2 반도체 장치(510_1, 510_2) 각각은 2개의 입/출력을 갖는 것으로 도시하나, 실시예들이 이에 제한되지는 않는다. 또한, 도 7은 패키지 기판(710)에 두개의 반도체 장치(510_1, 510_2)가 실장되는 것으로 도시하나, 실시예들이 이에 제한되지 않는다. 상세한 설명을 위해 도 8을 참조한다.
도 8은 몇몇 실시예에 따른 반도체 패키지의 구성을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
몇몇 실시예에서, 제1 반도체 장치(510_1)는 제1 및 제2 보호 회로(110_1, 110_2), 제1 내부 회로(120_1), 제1 및 제2 시그널 본딩 패드(130_1, 130_2), 및 제1 및 제2 NC 본딩 패드(140_1, 140_2)를 포함할 수 있다.
제1 보호 회로(110_1)는 제1 보호부(111_1), 제2 보호부(112_1), 및 제1 퓨즈(113_1)를 포함할 수 있다. 또한, 제2 보호 회로(110_2)는 제3 보호부(111_2), 제4 보호부(112_2), 및 제2 퓨즈(113_2)를 포함할 수 있다.
제1 시그널 본딩 패드(130_1)는 제1 퓨즈(113_1)를 통해 제1 보호부(111_1)와 전기적으로 연결될 수 있다. 제1 시그널 본딩 패드(130_1)는 제2 보호부(112_1)를 통해 제1 내부 회로(120_1)와 전기적으로 연결될 수 있다. 제1 NC 본딩 패드(140_1)는 제1 연결 라인(114_1)에 의해 제1 보호부(111_1)와 전기적으로 연결될 수 있다. 제1 연결 라인(114_1)은 제1 보호부(111_1)에 포함된 다이오드 중 제1 퓨즈(113_1)와 가장 인접하게 배치된 제1 퓨징 다이오드(AD_1)의 캐소드와 연결될 수 있다. 다시 말해서, 제1 NC 본딩 패드(140_1)는 제1 연결 라인(114_1)에 의해, 제1 퓨징 다이오드(AD_1)의 캐소드와 연결될 수 있다.
제2 시그널 본딩 패드(130_2)는 제2 퓨즈(113_2)를 통해 제3 보호부(111_2)와 전기적으로 연결될 수 있다. 제2 시그널 본딩 패드(130_2)는 제4 보호부(112_2)를 통해 제1 내부 회로(120_1)와 전기적으로 연결될 수 있다. 제2 NC 본딩 패드(140_2)는 제2 연결 라인(114_2)에 의해 제3 보호부(111_2)와 전기적으로 연결될 수 있다. 제2 연결 라인(114_2)은 제3 보호부(111_2)에 포함된 다이오드 중 제2 퓨즈(113_2)와 가장 인접하게 배치된 제2 퓨징 다이오드(AD_2)의 캐소드와 연결될 수 있다. 다시 말해서, 제2 NC 본딩 패드(140_2)는 제2 연결 라인(114_2)에 의해, 제2 퓨징 다이오드(AD_2)의 캐소드와 연결될 수 있다.
몇몇 실시예에서, 제2 반도체 장치(510_2)는 제3 및 제4 보호 회로(110_3, 110_4), 제2 내부 회로(120_2), 제3 및 제4 시그널 본딩 패드(130_3, 130_4), 및 제3 및 제4 NC 본딩 패드(140_3, 140_4)를 포함할 수 있다.
제3 보호 회로(110_3)는 제5 보호부(111_3), 제6 보호부(112_3), 및 제3 퓨즈(113_3)를 포함할 수 있다. 또한, 제4 보호 회로(110_4)는 제7 보호부(111_4), 제8 보호부(112_4), 및 제4 퓨즈(113_4)를 포함할 수 있다.
제3 시그널 본딩 패드(130_3)는 제3 퓨즈(113_3)를 통해 제5 보호부(111_3)와 전기적으로 연결될 수 있다. 제3 시그널 본딩 패드(130_3)는 제6 보호부(112_3)를 통해 제2 내부 회로(120_2)와 전기적으로 연결될 수 있다. 제3 NC 본딩 패드(140_3)는 제3 연결 라인(114_3)에 의해 제5 보호부(111_3)와 전기적으로 연결될 수 있다. 제3 연결 라인(114_3)은 제5 보호부(111_3)에 포함된 다이오드 중 제3 퓨즈(113_3)와 가장 인접하게 배치된 제3 퓨징 다이오드(AD_3)의 캐소드와 연결될 수 있다. 다시 말해서, 제3 NC 본딩 패드(140_3)는 제3 연결 라인(114_3)에 의해, 제3 퓨징 다이오드(AD_3)의 캐소드와 연결될 수 있다.
제4 시그널 본딩 패드(130_4)는 제4 퓨즈(113_4)를 통해 제7 보호부(111_4)와 전기적으로 연결될 수 있다. 제4 시그널 본딩 패드(130_4)는 제8 보호부(112_4)를 통해 제2 내부 회로(120_2)와 전기적으로 연결될 수 있다. 제4 NC 본딩 패드(140_4)는 제4 연결 라인(114_4)에 의해 제7 보호부(111_4)와 전기적으로 연결될 수 있다. 제4 연결 라인(114_4)은 제7 보호부(111_4)에 포함된 다이오드 중 제4 퓨즈(113_4)와 가장 인접하게 배치된 제4 퓨징 다이오드(AD_4)의 캐소드와 연결될 수 있다. 다시 말해서, 제4 NC 본딩 패드(140_4)는 제4 연결 라인(114_4)에 의해, 제4 퓨징 다이오드(AD_4)의 캐소드와 연결될 수 있다.
몇몇 실시예에서, 제1 내지 제4 NC 본딩 패드(140_1~140_4)는 모두 NC 패드(NC)에 전기적으로 연결될 수 있다. NC 패드(NC)는 이후 제1 내지 제4 퓨즈(113_1~113_4)를 전기적으로 절연할 때, 멜팅 전류를 프로빙하는 프로빙 패드일 수 있다. 실시예들은 이러한 용어에 제한되지 않는다.
몇몇 실시예에서, 제1 및 제3 시그널 본딩 패드(130_1, 130_3)는 제1 입출력 패드(I/O_1)에 전기적으로 연결될 수 있다. 또한, 제2 및 제4 시그널 본딩 패드(130_2, 130_4)는 제2 입출력 패드(I/O_2)에 전기적으로 연결될 수 있다. 따라서, 제1 보호부(111_1), 제2 보호부(112_1), 제5 보호부(111_3), 및 제6 보호부(112_3)는 모두 제1 입출력 패드(I/O_1)와 전기적으로 연결될 수 있다. 또한, 제3 보호부(111_2), 제4 보호부(112_2), 제7 보호부(111_4), 및 제8 보호부(112_4)는 모두 제2 입출력 패드(I/O_2)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 보호부(111_1), 제2 보호부(112_1), 제5 보호부(111_3), 및 제6 보호부(112_3)가 제1 입출력 패드(I/O_1)에 전기적으로 연결되기 때문에, 제1 입출력 패드(I/O_1)는 높은 입력 캐패시턴스(capacitance)를 가질 수 있다. 또한, 3 보호부(111_2), 제4 보호부(112_2), 제7 보호부(111_4), 및 제8 보호부(112_4)가 제2 입출력 패드(I/O_2)에 전기적으로 연결되기 때문에, 제2 입출력 패드(I/O_2)는 높은 입출력 캐패시턴스를 가질 수 있다. 입출력 캐패시턴스가 높으면 반도체 패키지(700)의 동작 속도가 느려질 수 있다. 이러한 문제점을 해결하기 위해, 몇몇 실시예에 따른 반도체 패키지(700)는 제1 내지 제4 퓨즈(113_1~113_4)를 절단하여 제1 및 제2 입출력 패드(I/O_1, I/O_2)의 입출력 캐패시턴스를 감소시킬 수 있다. 도 9 및 도 10을 참조하여 상세히 설명한다.
도 9는 몇몇 실시예에 따른 퓨즈를 절단하는 과정을 설명하기 위한 예시적인 도면이다. 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 9 및 도 10을 참조하면, 제1 및 제3 퓨즈(113_1, 113_3)를 절단하기 위해, 제1 입출력 패드(I/O_1)와 NC 패드(NC)에 전류 소스(910)를 연결할 수 있다. 전류 소스(910)는 제1 입출력 패드(I/O_1)에서 NC 패드(NC)로 미리 정한 수준의 멜팅 전류를 제공할 수 있다. 멜팅 전류는 제1 입출력 패드(I/O_1)에서 제1 시그널 본딩 패드(130_1)에 제공될 수 있다. 또한, 멜팅 전류는 제1 입출력 패드(I/O_1)에서 제3 시그널 본딩 패드(130_3)에 제공될 수 있다.
제1 시그널 본딩 패드(130_1)에 제공된 멜팅 전류는 제1 퓨즈(113_1), 제1 퓨징 다이오드(AD_1) 및 제1 NC 본딩 패드(140_1)를 거쳐 NC 패드(NC)에 제공될 수 있다. 이때, 제1 시그널 본딩 패드(130_1)에 제공된 멜팅 전류에 의해 제1 퓨즈(113_1)가 절단될 수 있다. 이때, 제1 NC 본딩 패드(140_1)는 제1 퓨징 다이오드(AD_1)의 캐소드에만 연결되어 있으므로, 멜팅 전류가 제1 전압 라인(VDD) 등 반도체 패키지(700)에 포함된 다른 구성요소에 흐르는 것을 방지할 수 있다.
마찬가지로, 제3 시그널 본딩 패드(130_3)에 제공된 멜팅 전류는 제3 퓨즈(113_3), 제3 퓨징 다이오드(AD_3) 및 제3 NC 본딩 패드(140_3)를 거쳐 NC 패드(NC)에 제공될 수 있다. 이때, 제3 시그널 본딩 패드(130_3)에 제공된 멜팅 전류에 의해 제3 퓨즈(113_3)가 절단될 수 있다. 이때, 제3 NC 본딩 패드(140_3)는 제3 퓨징 다이오드(AD_3)의 캐소드에만 연결되어 있으므로, 멜팅 전류가 제1 전압 라인(VDD) 등 반도체 패키지(700)에 포함된 다른 구성요소에 흐르는 것을 방지할 수 있다.
몇몇 실시예에서, 제1 입출력 패드(I/O_1)와 NC 패드(NC)에 멜팅 전류를 제공하는 경우, 제1 및 제3 퓨즈(113_1, 113_3)는 동시에 블로우(blow)될 수 있다. 이때, 제1 및 제3 NC 본딩 패드(140_1, 140_3)는 각각 제1 및 제3 퓨징 다이오드(AD_1, AD_3)에만 연결되어 있으므로, 멜팅 전류가 멜팅 전류가 제1 전압 라인(VDD) 등 반도체 패키지(700)에 포함된 다른 구성요소에 흐르는 것을 방지할 수 있다. 또한, 제1 및 제3 퓨징 다이오드(AD_1, AD_3)는 제1 보호부(111) 내에서 각각 제1 및 제3 퓨즈(113_1, 113_3)에 가장 인접하도록 배치되므로, 멜팅 전류가 제1 전압 라인(VDD) 등 반도체 패키지(700)에 포함된 다른 구성요소에 흐르는 것을 방지할 수 있다.
마찬가지로, 도 9에 도시하지는 않았지만, 제2 및 제4 퓨즈(113_2, 113_4)를 절단하기 위해, 제2 입출력 패드(I/O_2)와 NC 패드(NC)에 전류 소스(910)를 연결할 수 있다. 제2 입출력 패드(I/O_2)에 제공된 멜팅 전류에 의해, 제2 및 제4 퓨즈(113_2, 113_4)가 절단될 수 있다.
제1 내지 제4 퓨즈(111_1~111_4)가 절단되면, 제1 내지 제4 시그널 본딩 패드(130_1~130_4)는 각각 제2 보호부(112_1), 제4 보호부(112_2), 제6 보호부(112_3), 및 제8 보호부(112_4)만 전기적으로 연결될 수 있다. 다시 말해서, 제1 및 제3 퓨즈(111_1, 111_3)가 절단되면, 제1 입출력 패드(I/O_1)는 제2 보호부(112_1) 및 제6 보호부(112_3)가 전기적으로 연결될 수 있다. 또한, 제2 및 제4 퓨즈(111_2, 111_4)가 절단되면, 제2 입출력 패드(I/O_2)는 제4 보호부(112_2) 및 제8 보호부(112_4)가 전기적으로 연결될 수 있다. 즉, 제1 내지 제4 퓨즈(111_1~111_4)가 절단되면, 제1 및 제2 입출력 패드(I/O_1, I/O_2)의 입출력 캐패시턴스가 감소될 수 있다. 다시 말해서, 제1 및 제3 퓨즈(111_1, 111_3)가 절단되면, 제1 입출력 패드(I/O_1)의 입출력 캐패시턴스가 감소될 수 있다. 또한, 제2 및 제4 퓨즈(111_2, 111_4)가 절단되면, 제2 입출력 패드(I/O_2)의 입출력 캐패시턴스가 감소될 수 있다. 제1 내지 제4 퓨즈(111_1~111_4)가 절단된 경우, 외부에서 발생되는 서지 전압에 의해 내부 회로가 보호될 수 있는지 여부를 도 11을 참조하여 설명한다.
도 11은 몇몇 실시예에 따른 반도체 패키지에 서지 전압이 인가되는 경우 전류 경로를 설명하기 위한 예시적인 도면이다.
도 11은, 양의 서지 전압(+VE)이 제1 입출력 패드(I/O_1)에 인가되는 경우를 가정하여 도시한다.
도 11을 참조하면, 양의 서지 전압(+VE)이 제1 입출력 패드(I/O_1)에 인가되면, 제1 시그널 본딩 패드(130_1), 및 제2 보호부(112_1)를 통해 제1 전압 라인(VDD)으로 전류가 흐를 수 있다. 또한, 양의 서지 전압(+VE)이 제1 입출력 패드(I/O_1)에 인가되면, 제3 시그널 본딩 패드(130_3), 및 제6 보호부(112_3)를 통해 제1 전압 라인(VDD)으로 전류가 흐를 수 있다.
다시 말해서, 전술한 바와 같이, 제1 입출력 패드(I/O_1)는 제1 및 제3 시그널 본딩 패드(130_1, 130_3)가 전기적으로 연결될 수 있다. 따라서, 제1 및 제3 시그널 본딩 패드(130_1, 130_3)에 각각 연결된 제2 및 제6 보호부(112_1, 112_3)도 역시 제1 입출력 패드(I/O_1)에 전기적으로 연결될 수 있다. 결국, 서지 전압이 제1 입출력 패드(I/O_1)에 인가되는 경우, 제2 및 제6 보호부(112_1, 112_3)에 의해, 서지 전압에 의해 발생된 전류가 제1 및 제2 내부 회로(120_1, 120_2)에 유입되는 것을 방지할 수 있다.
제1 내지 제4 퓨즈(113_1~113_4)가 절단된 경우, 몇몇 실시예에 따른 반도체 패키지(700)는 입출력 캐패시턴스가 상대적으로 작아 반도체 패키지(700)의 동작 속도가 빠를 수 있다. 또한, 제1 내지 제4 퓨즈(113_1~113_4)가 절단되더라도, 몇몇 실시예에 따른 반도체 패키지(700)는 외부에서 발생되는 서지 전압에 의해 제1 및 제2 내부 회로(120_2)가 파괴되는 것을 방지할 수 있다. 따라서, 몇몇 실시예에 따르면, 신뢰성과 동작 속도 모두 보장되는 반도체 패키지(700)가 제공될 수 있다.
도 12는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 예시적인 순서도이다.
도 1, 도 2, 도 5, 도 7 및 도 12를 참조하면, 기판(210) 상에 반도체 패턴(220)을 형성할 수 있다(S1210). 이때, 반도체 패턴(220)은 정전 방전 보호 회로(100)를 포함할 수 있다.
반도체 패턴(220)을 이용하여, 반도체 장치(510)를 제조할 수 있다(S1220). 예를 들어, 스크라이브 레인(230)을 따라 기판(210) 상에 형성된 반도체 패턴(220)을 분리하고, 패키징 공정 등을 이용하여 반도체 장치(510)를 제조할 수 있다. 이때, 반도체 패턴(220) 내에 포함된 정전 방전 보호 회로(100)는 서지 전압이 내부 회로(120)를 파괴하는 것을 방지할 수 있다. 서지 전압은 예를 들어, 기판(210)을 이송하거나 반도체 패턴(220)을 분리하는 등의 과정에서 발생될 수 있다.
복수개의 반도체 장치(510)를 이용하여, 반도체 패키지(700)를 제조할 수 있다(S1230). 예를 들어, 제1 및 제2 반도체 장치(510_1, 510_2)를 패키지 기판(710)에 실장함으로써, 반도체 패키지(700)를 제조할 수 있다. 이때, 반도체 장치(510) 내에 포함된 정전 방전 보호 회로(100)는 서지 전압이 내부 회로(120)를 파괴하는 것을 방지할 수 있다. 예를 들어, 제1 내지 제8 보호부(111_1~112_4)는 서지 전압이 제1 및 제2 내부 회로(120_1, 120_2)를 파괴하는 것을 방지할 수 있다. 서지 전압은, 예를 들어, 반도체 장치(510)를 이송하거나, 패키지 기판(710) 상에 반도체 장치(510)를 실장하는 등의 과정에서 발생될 수 있다.
복수개의 반도체 장치(510)를 이용하여 반도체 패키지(700)를 제조한 후, 입출력 패드와 NC 패드에 전류를 인가하여 반도체 패키지(700) 내에 포함된 퓨즈를 절단(blow)할 수 있다(S1240). 예를 들어, 제1 입출력 패드(I/O_1)와 NC 패드(NC)에 전류 소스(910)를 프로빙하여, 제1 및 제3 퓨즈(113_1, 113_3)를 절단할 수 있다. 또한, 제2 입출력 패드(I/O_2)와 NC 패드(NC)에 전류 소스(910)를 프로빙하여, 제2 및 제4 퓨즈(113_2, 113_4)를 절단할 수 있다. 내부에 포함된 퓨즈가 절단된 반도체 패키지(700)는 서지 전압이 내부 회로를 파괴하는 것을 방지할 수 있어 신뢰성이 높으며, 입력 캐패시턴스가 작아 동작 속도가 상대적으로 빠를 수 있다.
몇몇 실시예에 따르면, 반도체 패키지(700)의 제조 과정에서 서지 전압에 의한 내부 회로(120)의 파괴를 방지할 수 있다. 뿐만 아니라, 반도체 패키지(700)를 제조한 후, 퓨즈(113)를 절단함으로써 신뢰성과 성능 모두 담보되는 반도체 패키지(700)를 제공할 수 있다.
도 13은 다른 몇몇 실시예에 따른 퓨즈를 절단하는 과정을 설명하기 위한 예시적인 도면이다.
도 13을 참조하면, 제1 및 제3 퓨즈(113_1, 113_3)를 제거할 때, 안티 퓨즈(1310, antifuse)를 이용할 수 있다. 안티퓨즈(1310)는 멜팅 전류가 흐르는 경로 사이에 제공될 수 있다. 안티퓨즈(1310)는 외부로부터의 신호(ENABLE)에 의해 멜팅 전류가 흐르는 경로를 전기적으로 연결시켜, 제1 및 제3 퓨즈(113_1, 113_3)를 절단할 수 있다. 다만, 실시예들이 이러한 설명에 제한되는 것은 아니고, 본 발명의 기술분야에서 통상의 지식을 가진 자는 다양한 방식으로 퓨즈를 제거하여 몇몇 실시예에 따른 반도체 패키지(700)를 제공할 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 정전 방전 보호 회로 110: 보호 회로
120: 내부 회로 130: 시그널 본딩 패드
140: NC 본딩 패드 510: 반도체 장치
700: 반도체 패키지

Claims (10)

  1. 코어 영역에 배치되는 내부 회로;
    상기 코어 영역을 둘러싸는 주변 영역에 배치되고, 제1 및 제2 보호부와 제1 퓨즈를 포함하는 제1 보호 회로; 및
    신호가 입력되는 제1 패드를 포함하고,
    상기 제1 패드는 상기 제1 퓨즈를 통해 상기 제1 보호부와 전기적으로 연결되고, 상기 제1 패드는 상기 제2 보호부와 전기적으로 연결되고,
    상기 내부 회로는 상기 제2 보호부를 통해 상기 제1 패드와 전기적으로 연결되고,
    미리 정한 전압 이상의 크기를 갖는 서지 전압이 상기 제1 패드에 입력될 때, 상기 제1 및 제2 보호부는 각각 상기 서지 전압이 상기 내부 회로에 유입되는 것을 방지하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 보호부는 제1 노드에 애노드가 전기적으로 연결되고 제1 전압이 인가되는 제1 전압 라인에 캐소드가 전기적으로 연결되는 제1 다이오드와, 상기 제1 노드에 캐소드가 전기적으로 연결되고 상기 제1 전압과 다른 제2 전압이 인가되는 제2 전압 라인에 애노드가 전기적으로 연결되는 제2 다이오드를 포함하고,
    상기 제2 보호부는 제3 노드에 애노드가 전기적으로 연결되고 상기 제1 전압 라인에 캐소드가 전기적으로 연결되는 제3 다이오드와, 상기 제3 노드에 캐소드가 전기적으로 연결되고 상기 제2 전압 라인에 애노드가 전기적으로 연결되는 제4 다이오드를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 퓨즈는 상기 제1 노드와 제2 노드에 전기적으로 연결되고, 상기 제1 패드는 상기 제2 및 제3 노드와 전기적으로 연결되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 주변 영역에 배치되고, 제3 및 제4 보호부와 제2 퓨즈를 포함하는 제2 보호 회로; 및
    신호가 입력되고, 상기 제1 패드와 다른 제3 패드를 더 포함하고,
    상기 제3 패드는 상기 제2 퓨즈를 통해 상기 제3 보호부와 전기적으로 연결되고, 상기 제3 패드는 상기 제4 보호부와 전기적으로 연결되고,
    상기 내부 회로는 상기 제4 보호부를 통해 상기 제3 패드와 전기적으로 연결되고,
    미리 정한 전압 이상의 서지 전압이 상기 제3 패드에 입력될 때, 상기 제3 및 제4 보호부는 각각 상기 서지 전압이 방전되는 제3 및 제4 전류 경로를 형성하여, 상기 서지 전압이 상기 내부 회로에 유입되는 것을 방지하는 반도체 장치.
  5. 신호가 입력되는 제1 패드, 제1 퓨즈를 통해 상기 제1 패드와 전기적으로 연결되는 제1 보호부, 상기 제1 패드와 연결되는 제2 보호부, 상기 제1 보호부와 전기적으로 연결되는 제2 패드, 및 상기 제1 보호부를 통해 상기 제1 패드와 전기적으로 연결되는 제1 내부 회로를 포함하는 제1 반도체 장치;
    상기 제1 반도체 장치가 실장되는 회로 기판;
    상기 회로 기판에 배치되고, 상기 제1 패드와 전기적으로 연결되는 제1 입출력 패드; 및
    상기 회로 기판에 배치되고, 상기 제2 패드와 전기적으로 연결되는 프로빙 패드를 포함하고,
    상기 제1 입출력 패드와 상기 프로빙 패드 사이에 미리 정한 전류 이상의 멜팅 전류가 입력될 때, 상기 제1 퓨즈는 전기적으로 절연되는 반도체 패키지.
  6. 제 5항에 있어서,
    신호가 입력되고 상기 제1 패드와 다른 제3 패드, 제2 퓨즈를 통해 상기 제3 패드와 전기적으로 연결되는 제3 보호부, 상기 제3 패드와 연결되는 제4 보호부, 상기 제3 보호부와 전기적으로 연결되는 제4 패드, 및 상기 제3 보호부를 통해 상기 제3 패드와 전기적으로 연결되는 제2 내부 회로를 포함하는 제2 반도체 장치를 더 포함하고,
    상기 제3 패드는 상기 제1 입출력 패드와 전기적으로 연결되고, 상기 제4 패드는 상기 프로빙 패드와 전기적으로 연결되고,
    상기 제1 입출력 패드와 상기 프로빙 패드 사이에 상기 멜팅 전류가 입력될 때, 상기 제2 퓨즈는 전기적으로 절연되는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제1 반도체 장치는 신호가 입력되고 상기 제1 및 제3 패드와 다른 제5 패드, 제3 퓨즈를 통해 상기 제5 패드와 전기적으로 연결되는 제5 보호부, 상기 제5 패드와 연결되는 제6 보호부, 및 상기 제5 보호부와 전기적으로 연결되는 제6 패드를 더 포함하고,
    상기 제5 패드는 상기 제1 입출력 패드와 다른 제2 입출력 패드와 전기적으로 연결되고, 상기 제6 패드는 상기 프로빙 패드와 연결되고,
    상기 제2 입출력 패드와 상기 프로빙 패드 사이에 상기 멜팅 전류가 입력될 때, 상기 제3 퓨즈는 전기적으로 절연되는 반도체 패키지.
  8. 제 5항에 있어서,
    상기 제2 패드는 상기 제1 보호부와 제1 연결 라인을 통해 전기적으로 연결되고,
    상기 제1 연결 라인의 폭은 상기 제1 퓨즈의 폭보다 큰 반도체 패키지.
  9. 제 5항에 있어서,
    상기 제1 보호부는 제1 노드에 애노드가 전기적으로 연결되고 제1 전압이 인가되는 제1 전압 라인에 캐소드가 전기적으로 연결되는 복수의 제1 다이오드와, 상기 제1 노드에 캐소드가 전기적으로 연결되고 상기 제1 전압과 다른 제2 전압이 인가되는 제2 전압 라인에 애노드가 전기적으로 연결되는 복수의 제2 다이오드와, 애노드가 상기 제1 노드에 전기적으로 연결되는 퓨징 다이오드를 포함하고,
    상기 제2 보호부는 제3 노드에 애노드가 전기적으로 연결되고 상기 제1 전압 라인에 캐소드가 전기적으로 연결되는 하나 이상의 제3 다이오드와, 상기 제3 노드에 캐소드가 전기적으로 연결되고 상기 제2 전압 라인에 애노드가 전기적으로 연결되는 하나 이상의 제4 다이오드를 포함하고,
    상기 복수의 제1 및 제2 다이오드의 개수는 상기 하나 이상의 제3 및 제4 다이오드의 개수보다 많고,
    상기 제2 패드는 상기 제1 보호부와 제1 연결 라인을 통해 전기적으로 연결되고,
    상기 제1 연결 라인은 상기 제2 패드와 상기 퓨징 다이오드의 캐소드에 전기적으로 연결되는 반도체 패키지.
  10. 제1 노드와 제2 노드와 연결되는 제1 퓨즈;
    상기 제2 노드 및 제3 노드와 전기적으로 연결되고, 외부로부터 신호가 입력되는 제1 패드;
    상기 제1 노드에 애노드가 전기적으로 연결되고, 제1 전압이 인가되는 제1 전압 라인에 캐소드가 전기적으로 연결되는 제1 다이오드;
    상기 제1 노드에 캐소드가 전기적으로 연결되고, 상기 제1 전압과 다른 제2 전압이 인가되는 제2 전압 라인에 애노드가 전기적으로 연결되는 제2 다이오드;
    상기 제3 노드에 애노드가 전기적으로 연결되고, 상기 제1 전압 라인에 캐소드가 전기적으로 연결되는 제3 다이오드;
    상기 제3 노드에 캐소드가 전기적으로 연결되고, 상기 제2 전압 라인에 애노드가 전기적으로 연결되는 제4 다이오드;
    상기 제1 노드에 애노드가 전기적으로 연결되는 퓨징 다이오드; 및
    제1 연결 라인에 의해, 상기 퓨징 다이오드의 캐소드와 전기적으로 연결되는 제2 패드를 포함하고,
    상기 제1 연결 라인의 폭은 상기 제1 퓨즈의 폭보다 큰 반도체 장치.
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
US6327125B1 (en) 1999-12-22 2001-12-04 Philips Electronics North America Corporation Integrated circuit with removable ESD protection
US6329863B1 (en) * 2000-01-04 2001-12-11 Samsung Electronics Co., Ltd. Input circuit having a fuse therein and semiconductor device having the same
JP2001244338A (ja) * 2000-02-25 2001-09-07 Toshiba Corp 半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法
US6528836B2 (en) * 2001-07-12 2003-03-04 Taiwan Semiconductor Manufacturing Co., Ltd Photomask ESD protection and an anti-ESD pod with such protection
US7183623B2 (en) 2001-10-02 2007-02-27 Agere Systems Inc. Trimmed integrated circuits with fuse circuits
JP3908669B2 (ja) * 2003-01-20 2007-04-25 株式会社東芝 静電気放電保護回路装置
US20040190208A1 (en) * 2003-03-26 2004-09-30 Maxim Levit Electrostatic discharge protection and methods thereof
US20050088794A1 (en) * 2003-10-23 2005-04-28 International Business Machines Corporation Removeable ESD for improving I/O pin bandwidth
US20050224883A1 (en) 2004-04-06 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit design for increasing charge device model immunity
US7301229B2 (en) 2004-06-25 2007-11-27 Taiwan Semiconductor Manufacturing Company Electrostatic discharge (ESD) protection for integrated circuit packages
JP5008840B2 (ja) * 2004-07-02 2012-08-22 ローム株式会社 半導体装置
JP4800605B2 (ja) 2004-11-15 2011-10-26 Ｏｋｉセミコンダクタ株式会社 静電破壊保護回路
KR100689860B1 (ko) * 2005-09-15 2007-03-08 삼성전자주식회사 정전기 보호기능을 갖는 반도체장치
US7563694B2 (en) 2006-12-01 2009-07-21 Atmel Corporation Scribe based bond pads for integrated circuits
KR101320516B1 (ko) * 2007-07-20 2013-10-22 삼성전자주식회사 정전압 방전 보호 회로를 포함하는 반도체 소자 및 그 제조방법
JP5232444B2 (ja) * 2007-11-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体集積回路
WO2009076431A1 (en) 2007-12-11 2009-06-18 California Micro Devices Corporation Impedance compensated esd circuit for protection for high-speed interfaces and method of using the same
US8698139B2 (en) 2008-11-25 2014-04-15 Qualcomm Incorporated Die-to-die power consumption optimization
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
US9960227B2 (en) 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
US9355971B1 (en) * 2015-06-23 2016-05-31 Alpha And Omega Semiconductor Incorporated EOS protection for integrated circuits
US10770452B2 (en) * 2015-12-30 2020-09-08 Skyworks Solutions, Inc. Apparatus and methods for electrical overstress protection
KR20170132371A (ko) * 2016-05-23 2017-12-04 에스케이하이닉스 주식회사 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
US10263419B2 (en) * 2016-06-15 2019-04-16 Infineon Technologies Ag Transient voltage protection circuits, devices, and methods

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