KR20190121690A - 표시 패널 및 이를 포함하는 전자 장치 - Google Patents

Abstract

표시 패널은 적어도 하나의 홀이 정의되고, 홀이 정의된 홀 영역, 홀 영역을 에워싸는 표시 영역 및 표시 영역에 인접한 주변 영역을 포함하는 절연 기판, 표시 영역에 배치된 복수의 화소들, 표시 영역에 배치되고 화소들에 전기적으로 연결된 주 신호 배선들, 및 홀 영역에 배치되고 상기 주 신호 배선들에 전기적으로 연결된 서브 신호 배선들을 포함하고, 홀 영역은 홀을 에워싸고 서브 신호 배선들이 배치된 배선 영역, 및 평면상에서 배선 영역과 표시 영역 사이에 배치되고, 블랙 색상이 표시되는 보상 영역을 포함한다.

Description

표시 패널 및 이를 포함하는 전자 장치{DISPLAY PANEL AND ELECTRONIC APPARATUS INCLUDING THE SAME}

본 발명은 표시 패널 및 이를 포함하는 전자 장치에 관한 것으로, 상세하게는 적어도 하나의 홀이 정의된 표시 패널 및 이를 포함하는 전자 장치에 관한 것이다.

전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 장치나 외부 입력을 감지하는 터치 감지 장치를 포함할 수 있다. 표시 장치에 있어서, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도를 가진다.

유기 발광 표시 장치는 유기 발광 소자를 포함한다. 유기 발광 소자는 수분이나 산소에 취약하여 쉽게 손상될 수 있다. 이에 따라, 유기 발광 표시 장치에 있어서, 외부로부터 유입되는 수분이나 산소를 안정적으로 차단할수록 유기 발광 표시 장치의 신뢰성이 향상되고 수명이 향상되는 결과를 가져올 수 있다.

본 발명은 홀에 인접한 영역에서의 다양한 불량이 시인되는 것을 방지할 수 있는 표시 패널 및 이를 포함하는 전자 장치를 제공하는 데 그 목적이 있다.

본 발명의 일 실시예에 따른 표시 패널은 적어도 하나의 홀이 정의되고, 상기 홀이 정의된 홀 영역, 상기 홀 영역을 에워싸는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 절연 기판, 상기 표시 영역에 배치된 복수의 화소들, 상기 표시 영역에 배치되고 상기 화소들에 전기적으로 연결된 주 신호 배선들, 및 상기 홀 영역에 배치되고 상기 화소들에 전기적으로 연결된 서브 신호 배선들을 포함하고, 상기 홀 영역은, 상기 홀을 에워싸고 상기 서브 신호 배선들이 배치된 배선 영역, 및 평면상에서 상기 배선 영역과 상기 표시 영역 사이에 배치되고, 블랙 색상이 표시되는 보상 영역을 포함한다.

상기 보상 영역에 배치되고 상기 화소들로부터 평면상에서 이격되고 광학적으로 불 투명한 금속 패턴을 더 포함할 수 있다.

상기 금속 패턴은 플로팅 전극일 수 있다.

상기 금속 패턴은 그라운드 전압을 가질 수 있다.

상기 금속 패턴은 상기 서브 신호 배선들과 동일한 전압을 가질 수 있다.

상기 금속 패턴은 상기 서브 신호 배선들과 동일한 층 상에 배치될 수 있다.

상기 서브 신호 배선들과 상기 주 신호 배선들은 서로 상이한 층 상에 배치될 수 있다.

상기 금속 패턴은 상기 서브 신호 배선들과 상이한 층 상에 배치될 수 있다.

상기 서브 신호 배선들 중 적어도 어느 하나는 상기 주 신호 배선들 중 적어도 어느 하나와 동일한 층 상에 배치될 수 있다.

상기 금속 패턴은 상기 배선 영역까지 연장되고, 상기 금속 패턴은 평면상에서 상기 서브 신호 배선들과 중첩할 수 있다.

본 발명이 일 실시예에 따른 표시 패널은 상기 화소들을 커버하는 봉지층을 더 포함하고, 상기 금속 패턴은 상기 봉지층 상에 배치될 수 있다.

상기 보상 영역에 배치되고 상기 화소들로부터 평면상에서 이격된 복수의 발광 소자들을 더 포함할 수 있다.

상기 발광 소자들 각각은 상기 주 신호 배선들 및 상기 서브 신호 배선들 중 적어도 어느 하나와 전기적으로 연결되고, 상기 발광 소자들 각각은 블랙 색상의 광을 표시할 수 있다.

상기 발광 소자들 각각은 상기 주 신호 배선들 및 상기 서브 신호 배선들로부터 전기적으로 절연될 수 있다.

상기 절연 기판은 서로 이격된 복수의 홀들을 포함하고, 상기 홀 영역은 상기 홀들 각각에 중첩하고 서로 이격된 복수의 영역들로 제공되고, 상기 홀 영역들의 보상 영역들 각각은 상기 홀들 각각의 가장자리를 따라 배치될 수 있다.

상기 절연 기판은 서로 이격된 복수의 홀들을 포함하고, 상기 홀 영역은 상기 홀들 모두에 중첩하는 하나의 영역으로 제공되고, 상기 홀들은 하나의 보상 영역에 의해 에워싸일 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 블랙을 표시하는 홀 영역, 및 상기 홀 영역을 에워싸고 전기적 신호에 따라 영상을 표시하는 표시 영역을 포함하고, 상기 홀 영역에 정의된 관통 홀을 포함하는 표시 패널, 및 상기 표시 패널의 하 측에 배치되고 상기 홀 영역에 중첩하도록 배치된 전자 모듈을 포함하고, 상기 홀 영역은 상기 관통 홀을 에워싸는 배선 영역, 상기 배선 영역을 에워싸고 상기 배선 영역과 상기 표시 영역 사이에 배치된 보상 영역을 포함하고, 상기 표시 패널은, 상기 표시 영역에 배치된 복수의 화소들, 상기 표시 영역에 배치되고 상기 화소들에 연결된 복수의 주 신호 배선들, 상기 배선 영역에 배치되고 상기 주 신호 배선들과 연결된 복수의 서브 신호 배선들, 및 상기 보상 영역에 배치되고 블랙 색상을 표시하는 보상 소자를 포함한다.

상기 보상 소자는 상기 보상 영역을 커버하며 상기 화소들로부터 평면상에서 이격된 금속 패턴을 포함하고, 상기 금속 패턴은 광학적으로 불 투명할 수 있다.

상기 금속 패턴은 상기 주 신호 배선들 및 상기 서브 신호 배선들 중 적어도 어느 하나와 평면상에서 중첩할 수 있다.

상기 화소들 각각은 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 발광소자를 포함하고, 상기 보상 소자는 상기 박막 트랜지스터 및 상기 발광 소자의 구성들 중 적어도 어느 하나가 생략된 구조를 가질 수 있다.

상기 보상 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고, 상기 제1 전극은 상기 주 신호 배선들 및 상기 서브 신호 배선들로부터 전기적으로 절연될 수 있다.

상기 제1 전극은 플로팅 패턴일 수 있다.

상기 보상 소자는 상기 화소들 중 적어도 어느 하나와 동일한 구조를 갖고, 상기 보상 소자는 블랙 색상의 광을 생성할 수 있다.

상기 서브 신호 배선들은 상기 관통 홀의 가장자리의 적어도 일부를 따라 연장된 곡선을 포함하고, 상기 주 신호 배선들은 직선을 포함할 수 있다.

본 발명에 따르면, 외부 오염이 홀을 통해 침투하여 발생되는 표시 패널 상의 얼룩 등이 외부에서 시인되는 문제를 방지할 수 있다. 또한, 본 발명에 따르면, 홀에 인접하는 영역에 배치되는 화소들을 홀에 인접하여 배치된 다양한 신호 배선들로부터 전기적으로 차폐함으로써, 화소들에 제공되는 전기적 신호 외의 다른 신호들에 의해 화소들이 받는 영향을 감소시킬 수 있다. 이에 따라, 홀에 인접하는 영역에서의 영상이 왜곡되는 문제를 방지할 수 있어 균일한 영상이 구현되는 표시 패널 및 전자 장치가 제공될 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 사시도이다.
도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다.
도 2b는 도 1에 도시된 전자 장치의 블록도이다.
도 3a는 도 2a에 도시된 일부 구성을 간략히 도시한 등가 회로도이다.
도 3b는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 4는 도 2a에 도시된 XX'영역을 도시한 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 5b는 도 5a의 일부 영역을 간략히 도시한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 6b는 도 6a의 일부 영역을 간략히 도시한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 7b 내지 도 7d는 도 7a의 일부 영역을 간략히 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 표시 패널들의 일부 영역들을 각각 도시한 단면도들이다.
도 10a는 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다.
도 10b는 도 10a에 도시된 YY'영역을 간략히 도시한 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다.
도 11b는 도 11a에 도시된 일부 영역을 간략히 도시한 평면도이다.

상기 서술한 목적을 달성하기 위한 본 발명의 실시예에 대하여 이하, 첨부한 도면을 참조하여 상세히 설명하기로 한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 또한, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 첨부한 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 이하, 도면들을 참조하여 본 발명에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 사시도이다. 도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다. 도 2b는 도 1에 도시된 전자 장치의 블록도이다. 이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대해 설명하기로 한다.

전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.

도 1에 도시된 것과 같이, 전자 장치(EA)는 전면에 이미지(IM)를 표시하는 표시면을 제공할 수 있다. 표시면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 표시면은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.

전자 장치(EA)는 투과 영역(TA)에 이미지(IM)를 표시한다. 도 1에서 이미지(IM)의 일 예로 인터넷 검색창이 도시되었다. 투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

표시면의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 이미지(IM)가 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향된다.

한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.

도 2a에 도시된 것과 같이, 전자 장치(EA)는 표시 패널(100), 윈도우 부재(200), 전자 모듈(300), 및 수납 부재(400)를 포함한다. 도 2b에 도시된 것과 같이, 전자 장치(EA)는 표시 모듈(DD), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 및 전원공급 모듈(PM)을 더 포함할 수 있다. 도 2a에는 도 2b에 도시된 구성들 중 일부 구성들을 생략하여 도시하였다. 이하, 도 2a 및 도 2b를 참조하여 전자 장치(EA)에 대해 상세히 설명한다.

표시 모듈(DD)은 표시 패널(100) 및 터치 감지 유닛(TSU)을 포함할 수 있다. 표시 패널(100)은 이미지(IM)를 생성한다. 표시 패널(100)은 외부에서 인가되는 사용자의 입력을 감지할 수도 있다. 이때, 표시 패널(100)은 터치 센서를 더 포함할 수 있고, 후술하는 터치 감지 유닛(TSU)은 생략될 수도 있다.

터치 감지 유닛(TSU)은 외부에서 인가되는 사용자의 입력을 감지한다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 도 2a에서 터치 감지 유닛(TSU)은 생략되어 도시되었다.

한편, 본 실시예에서, 표시 패널(100)은 평면상에서 구분되는 표시 영역(DA), 주변 영역(NDA), 및 홀 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)가 생성되는 영역일 수 있다. 표시 패널(100)은 표시 영역(DA)에 배치된 화소(PX)를 포함한다. 화소(PX)는 복수로 구비되어 표시 영역(DA)에 배열될 수 있다. 화소(PX)가 생성하는 광은 이미지(IM)를 구현한다.

주변 영역(NDA)은 표시 영역(DA)에 인접한다. 주변 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 주변 영역(NDA)에는 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.

한편, 도시되지 않았으나, 표시 패널(100) 중 주변 영역(NDA)의 일부는 휘어질 수 있다. 이에 따라, 주변 영역(NDA) 중 일부는 전자 장치(EA)의 전면을 향하고 주변 영역(NDA)의 다른 일부는 전자 장치(EA)의 배면을 향할 수 있다. 또는, 본 발명의 일 실시예에 따른 표시 패널(100)에 있어서 주변 영역(NDA)은 생략될 수도 있다.

홀 영역(PA)은 표시 영역(DA)에 의해 에워싸인 영역일 수 있다. 단면상에서 홀 영역(PA)은 표시 영역(DA)을 사이에 두고 주변 영역(NDA)으로부터 이격된다. 본 발명의 일 실시예에 따른 표시 패널(100)은 적어도 하나의 모듈 홀(MH)을 포함할 수 있다. 모듈 홀(MH)은 홀 영역(PA)에 배치될 수 있다. 이에 따라, 모듈 홀(HM)은 영상이 표시되는 표시 영역(DA)에 의해 평면상에서 에워싸일 수 있다.

모듈 홀(MH)은 표시 패널(100)을 관통한다. 모듈 홀(MH)은 제3 방향(DR3)에서의 높이를 가진 원통 형상을 가질 수 있다. 모듈 홀(HM)은 전자 모듈(300)과 평면상에서 중첩한다. 전자 모듈(300)은 모듈 홀(MH) 내에 수용되거나, 모듈 홀(MH)과 유사한 크기를 가질 수 있다. 전자 모듈(300)은 모듈 홀(MH)을 통해 외부 입력을 수신할 수 있다. 전자 모듈(300)에 대한 상세한 설명은 후술하기로 한다.

본 발명에 있어서, 표시 패널(100)은 모듈 홀(HM)을 포함함으로써, 전자 모듈(300)을 위한 별도의 공간을 주변 영역(NDA)을 통해 제공하지 않을 수 있다. 이에 따라, 주변 영역(NDA)의 면적이 감소되어 네로우 베젤을 가진 전자 장치(EA)가 구현될 수 있다. 또한, 전자 모듈(300)이 모듈 홀(HM) 내에 수용되는 경우, 박형의 전자 장치(EA)가 구현될 수 있다.

윈도우 부재(200)는 전자 장치(EA)의 전면을 제공한다. 윈도우 부재(200)는 표시 패널(100)의 전면에 배치되어 표시 패널(100)을 보호할 수 있다. 예를 들어, 윈도우 부재(200)는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 윈도우 부재(200)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 부재(200)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.

윈도우 부재(200)는 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 표시 영역(DA)과 대응되는 영역일 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DA)의 전면 또는 적어도 일부와 중첩한다. 표시 패널(100)의 표시 영역(DA)에 표시되는 이미지(IM)는 투과 영역(TA)을 통해 외부에서 시인될 수 있다.

베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 표시 패널(100)의 주변 영역(NDA)을 커버하여 주변 영역(NDA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(200)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.

전원공급 모듈(PM)은 전자 장치(EA)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.

수납 부재(400)는 윈도우 부재(200)와 결합될 수 있다. 수납 부재(400)는 전자 장치(EA)의 배면을 제공한다. 수납 부재(400)는 윈도우 부재(200)와 결합되어 내부 공간을 정의하고 표시 패널(100), 전자 모듈(300), 및 도 2b에 도시된 각종 구성들은 내부 공간에 수용될 수 있다. 수납 부재(400)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 수납 부재(400)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 수납 부재(400)는 내부 공간에 수용된 전자 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.

전자 모듈(300)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 전자 모듈(300)은 상술한 바와 같이, 모듈 홀(MH)을 통해 전달되는 외부 입력을 수신하거나 모듈 홀(MH)을 통해 출력을 제공할 수 있다. 전자 모듈(300)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 포함할 수 있다.

제1 전자모듈(EM1)은 표시 모듈(DD)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.

제1 전자모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(EF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다

제어 모듈(CM)은 전자 장치(EA)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 모듈(DD)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 모듈(DD)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.

무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.

영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 모듈(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다.

외부 인터페이스(EF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.

제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 표시 모듈(DD)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.

음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.

발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.

도 2a에 도시된 전자 모듈(300)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 구성하는 모듈들 중 어느 하나일 수 있다. 예를 들어, 전자 모듈(300)은 카메라, 스피커, 또는 광이나 열 등의 감지 센서일 수 있다. 전자 모듈(300)은 모듈 홀(HM)을 통해 수신되는 외부 피사체를 감지하거나 모듈 홀(HM)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 이때, 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 중 나머지 구성들은 다른 위치에 배치되어 미 도시될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 모듈(300)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 구성하는 모듈들 중 복수를 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 3a는 도 2a에 도시된 일부 구성을 간략히 도시한 등가 회로도이다. 도 3b는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 3a에는 용이한 설명을 위해 일 화소(PX)의 등가 회로도를 간략히 도시하였고, 도 3b에는 도 3a에 도시된 화소(PX)의 구성들 중 일부를 생략하여 도시하였다. 이하, 도 3a 및 도 3b를 참조하여, 본 발명에 대해 설명한다.

표시 패널(100)은 절연 기판(BS), 베이스 층(BL), 회로층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFE)을 포함할 수 있다.

절연 기판(BS)은 절연 물질을 포함한다. 절연 기판(BS)은 플렉서블한 물질을 포함할 수 있다. 예를 들어, 절연 기판(BS)은 폴리 이미드(Polyimide, PI)를 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 절연 기판(BS)은 리지드하거나, 절연 기판(BS)은 유리, 플라스틱 등 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소(PX)는 절연 기판(BS) 상에 배치될 수 있다. 상술한 바와 같이, 화소(PX)는 절연 기판(BS) 중 표시 영역(DA)에 배치될 수 있다.

도 3a를 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에서는 신호 라인들 중 i번째 게이트 라인(GLi) 및 i번째 발광 제어 라인(ECLi)에 연결된 화소(PX)를 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.발광 소자(ELD)는 발광 물질을 포함한다. 발광 소자(ELD)는 발광 물질에 대응하는 컬러의 광을 생성할 수 있다. 발광 소자(ELD)에서 생성된 광의 컬러는 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다.

화소(PX)는 발광 소자(ELD) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수의 트랜지스터들(T1-T7) 및 커패시터(CP)를 포함할 수 있다. 화소 회로(CC)는 데이터 신호에 대응하여 발광 소자(ELD)에 흐르는 전류량을 제어한다.

발광 소자(ELD)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.

커패시터(CP)는 전원 배선(PL)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.

복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다.

제1 트랜지스터(T1)의 입력 전극은 제5 트랜지스터(T5)를 경유하여 전원 패턴(VDD) 에 접속되고, 제1 트랜지스터(T1)의 출력 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(ELD)에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 지칭될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(ELD)에 흐르는 전류량을 제어한다.

제2 트랜지스터(T2)는 제1 신호 배선(SNL1)과 제1 트랜지스터(T1)의 입력 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. 제2 트랜지스터(T2)는 i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온 되어 제1 신호 배선(SNL1)과 제1 트랜지스터(T1)의 입력 전극을 전기적으로 접속시킨다.

제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 출력 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. 제3 트랜지스터(T3)는 i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온 되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.

제4 트랜지스터(T4)는 노드(ND)와 초기화 전원 생성부(미 도시) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 게이트 라인(GLi-1)에 접속된다. 제4 트랜지스터(T4)는 i-1번째 게이트 라인(GLi-1)으로 i-1번째 스캔신호가 제공될 때 턴-온 되어 소정의 노드(ND)로 초기화 전압(Vint)을 제공한다.

제5 트랜지스터(T5)는 전원 배선(PL)과 제1 트랜지스터(T1)의 입력 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극은 i번째 발광 제어 라인(ECLi)에 접속된다.

제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력 전극과 발광 소자(ELD) 사이에 접속된다. 제6 트랜지스터(T6)의 제어 전극은 i번째 발광 제어 라인(ECLi)에 접속된다.

제7 트랜지스터(T7)는 초기화 전원 생성부(미 도시)와 발광 소자(ELD) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i+1번째 게이트 라인(GLi+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 게이트 라인(GLi+1)으로 i+1번째 스캔신호가 제공될 때 턴-온 되어 초기화 전압(Vint)을 발광 소자(ELD)에 제공한다.

제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온 되면 발광 소자(ELD)의 기생 커패시터(미 도시)가 방전된다. 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(ELD)가 발광하는 불량이 개선될 수 있어, 블랙 색상의 표현이 향상될 수 있다.

추가적으로, 도 3a에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 게이트 라인GLi+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i번째 게이트 라인(GLi) 또는 i-1번째 게이트 라인(GLi-1)에 접속될 수도 있다.

3a에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 또는, 에를 들어, 본 발명의 일 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.도 3b에는 화소(PX)의 구성들 중 일부 구성인 화소 트랜지스터(TR-P) 및 발광 소자(ELD)를 예시적으로 도시하였다. 화소 트랜지스터(TR-P)는 도 3a의 제6 박막 트랜지스터(TR6)와 대응될 수 있다. 화소 트랜지스터(TR-P)는 절연 기판(BS) 상에 배치된다.

화소 트랜지스터(TR-P)는 회로층(DP-CL)을 구성한다. 한편, 본 실시예에서, 표시 패널(100)은 회로층(DP-CL)과 절연 기판(BS) 사이에 배치된 베이스 층(BL)을 더 포함할 수 있다. 베이스 층(BL)은 단일막 또는 복수의 절연막들을 포함할 수 있다. 예를 들어, 베이스 층(BL)은 버퍼층(buffer layer) 및 배리어층(barrier layer) 중 적어도 어느 하나를 포함할 수 있다. 이에 따라, 회로층(DP-CL)은 베이스 층(BL) 상에 안정적으로 형성될 수 있고, 베이스 층(BL)은 절연 기판(BS)을 통해 유입되는 산소나 수분이 회로층(DP-CL)에 침투되는 것을 방지할 수 있다.

화소 트랜지스터(TR-P)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 화소 트랜지스터(TR-P)의 제어 전극(CE)은 제1 절연층(10)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다.

화소 트랜지스터(TR-P)의 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20)을 사이에 두고 화소 트랜지스터(TR-P)의 제어 전극(CE)으로부터 이격된다. 화소 트랜지스터(TR-P)의 입력 전극(IE)과 출력 전극(OE)은 제1 절연층(10) 및 제2 절연층(20)을 관통하여 반도체 패턴(SP)의 일 측 및 타 측에 각각 접속된다.

한편, 화소 트랜지스터(TR-P)에 있어서, 제어 전극(CE)은 반도체 패턴(SP) 하측에 배치될 수도 있고, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(SP) 하측에 배치되거나, 반도체 패턴(SP)과 동일 층 상에 배치되어 반도체 패턴(SP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 화소 트랜지스터(TR-P)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

발광 소자(ELD)는 제3 절연층(30) 상에 배치된다. 발광 소자(ELD) 및 제4 절연층(40)은 표시 소자층(DP-OLED)을 구성한다. 발광 소자(ELD)는 제3 방향(DR3)을 따라 순차적으로 적층된 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함한다.

제1 전극(E1)은 제3 절연층(30)을 관통하여 화소 트랜지스터(TR-P)에 접속될 수 있다. 한편, 도시되지 않았으나, 제1 전극(E1)과 화소 트랜지스터(TR-P) 사이에 배치되는 별도의 연결 전극이 더 추가될 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 화소 트랜지스터(TR-P)에 전기적으로 접속될 수 있다.

제4 절연층(40)은 제3 절연층(30) 상에 배치된다. 제4 절연층(40)에는 개구부(OP)가 정의될 수 있다. 개구부(OP)는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제4 절연층(40)은 화소 정의막일 수 있다.

발광층(EL)은 개구부(OP) 내에 배치되고 제1 전극(E1) 상에 배치된다. 발광층(EL)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EL)은 유기물 및/또는 무기물을 포함할 수 있다. 발광층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.

제2 전극(E2)은 발광층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 도 3a의 전원 단자(VSS)와 연결될 수 있다. 발광 소자(ELD)는 제2 전극(E2)을 통해 제2 전원 전압을 수신한다.

제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EL)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(ELD)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 도시되지 않았으나, 발광 소자(ELD)는 발광층(EL)과 제1 전극(E1) 사이 및 발광층(EL)과 제2 전극(E2) 사이 중 적어도 어느 하나에 배치되는 적어도 하나의 유기층 또는 적어도 하나의 무기층을 더 포함할 수 있다. 유기층 또는 무기층은 제1 전극(E1)과 제2 전극(E2)으로부터 발광층(EL)에 유입되는 전하들의 이동을 제어하여 발광 소자(ELD)의 광 효율 및 수명을 향상시킬 수 있다.

봉지층(TFE)은 발광 소자(ELD) 상에 배치되어 발광 소자(ELD)를 봉지한다. 도시되지 않았으나, 제2 전극(E2)과 봉지층(TFE) 사이에는 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수도 있다.

봉지층(TFE)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(IOL1), 유기층(OL) 및 제2 무기층(IOL2)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(TFE)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.

제1 무기층(IOL1)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(IOL1)은 외부 수분이나 산소가 발광 소자(ELD)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(IOL1)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(IOL1)은 증착 공정을 통해 형성될 수 있다.

유기층(OL)은 제1 무기층(IOL1) 상에 배치되어 제1 무기층(IOL1)에 접촉할 수 있다. 유기층(OL)은 제1 무기층(IOL1) 상부를 평탄화시킬 수 있다. 제1 무기층(IOL1) 상면에 형성된 굴곡이나 제1 무기층(IOL1) 상에 존재하는 파티클(particle) 등은 유기층(OL)에 의해 커버되어 유기층(OL) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(OL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(OL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.

제2 무기층(IOL2)은 유기층(OL) 상에 배치되어 유기층(OL)을 커버한다. 제2 무기층(IOL2)은 제1 무기층(IOL1) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(IOL2)은 유기층(OL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(IOL2)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(IOL2)은 증착 공정을 통해 형성될 수 있다.

한편, 도시되지 않았으나, 봉지층(TFE) 상에는 복수의 센서 패턴들을 포함하는 입력 감지 유닛이 더 배치될 수도 있다. 입력 감지 유닛은 봉지층(TFE) 상에 직접 형성되어 터치나 압력과 같은 외부 입력을 감지할 수 있다. 입력 감지 유닛은 예를 들어 터치 감지 유닛(TSU, 도 2b 참조)일 수 있다. 한편, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 표시 패널은 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 표시 패널(100)은 박막 트랜지스터(TR-D, 이하 구동 트랜지스터), 도전 패턴들(E-VSS, E-CNT, VIN, CL), 및 댐 부(DM1, DM2)를 더 포함할 수 있다. 구동 트랜지스터(TR-D)와 도전 패턴들(E-VSS, E-CNT, VIN, CL)은 회로층(DP-CL)을 구성할 수 있다.

구동 트랜지스터(TR-D)는 주변 영역(NDA)에 배치된다. 본 실시예에서 구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 대응되는 구조를 가질 수 있다. 예를 들어, 구동 트랜지스터(TR-D)는 베이스 층(BL) 상에 배치된 반도체 패턴(SP), 제1 절연층(10) 상에 배치된 제어 전극(CE), 제2 절연층(20) 상에 배치된 입력 전극(IE) 및 출력 전극(OE)을 포함할 수 있다. 이에 따라, 화소 트랜지스터(TR-P)와 구동 트랜지스터(TR-D)는 동일 공정 내에서 동시에 형성될 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 상이한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도전 패턴들(E-VSS, E-CNT, VIN, CL)은 전원 공급 라인(E-VSS), 연결 전극(E-CNT), 초기화 전압 라인(VIN), 및 구동 신호 라인(CL)을 포함할 수 있다. 전원 공급 라인(E-VSS)은 화소(PX)의 전원 단자(VSS)와 대응될 수 있다. 이에 따라, 전원 공급 라인(E-VSS)은 발광 소자(ELD)에 제2 전원 전압을 공급한다. 본 실시예에서, 화소들(PX)에 공급되는 제2 전원 전압들은 모든 화소들(PX)에 대해 공통된 전압일 수 있다.

전원 공급 라인(E-VSS)은 제2 절연층(20) 상에 배치되어 회로층(DP-CL)을 구성한다. 전원 공급 라인(E-VSS)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 동일 공정 내에서 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전원 공급 라인(E-VSS)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 다른 층 상에 배치되어 별도의 공정을 통해 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

연결 전극(E-CNT)은 제3 절연층(30) 상에 배치되어 표시 소자층(DP-OLED)을 구성한다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)에 전기적으로 접속된다. 연결 전극(E-CNT)은 제3 절연층(30) 상으로부터 연장되어 제3 절연층(30)으로부터 노출된 전원 공급 라인(E-VSS)의 상면을 커버한다.

발광 소자(ELD)의 제2 전극(E2)은 표시 영역(DA)으로부터 연장되어 연결 전극(E-CNT)에 접속된다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)으로부터 제2 전원 전압을 수신할 수 있다. 이에 따라, 제2 전원 전압은 연결 전극(E-CNT)을 통해 제2 전극(E2)에 전달되어 화소들마다 각각 제공될 수 있다.

연결 전극(E-CNT)은 발광 소자(ELD)의 제1 전극(E1)과 동일한 층 상에 배치되어 제1 전극(E1)과 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT)은 제1 전극(E1)과 다른 층 상에 배치될 수도 있다.

구동 신호 라인(CL)은 복수로 제공되어 제2 절연층(20) 상에 배치될 수 있다. 구동 신호 라인(CL)은 주변 영역(NDA)에 배치될 수 있다. 구동 신호 라인(CL)은 패드(미 도시)와 연결되는 라우팅(routing) 배선이거나, 집적 회로(IC)를 구성하는 배선일 수도 있다. 구동 신호 라인(CL)은 제2 방향(DR2)에서 서로 이격되어 배치되며 각각 독립적으로 전기적 신호를 전달한다.

초기화 전압 라인(VIN)은 표시 영역(DA)에 배치되어 화소(PX)에 초기화 전압을 제공한다. 도시되지 않았으나, 초기화 전압 라인(VIN)은 복수로 제공되어 복수의 화소들 각각에 초기화 전압을 제공할 수 있다.

구동 신호 라인(CL)과 초기화 전압 라인(VIN)은 동일한 층 상에 배치되어 동일 공정을 통해 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 구동 신호 라인(CL)과 초기화 전압 라인(VIN)은 별도의 공정을 통해 독립적으로 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

댐 부(DM1, DM2)는 주변 영역(NDA)에 배치된다. 댐 부(DM1, DM2)는 봉지층(TFE)의 유기층(OL) 형성 시, 유기층(OL)이 표시 영역(DA)으로부터 댐 부(DM1, DM2)의 외 측을 향해, 예를 들어 도 3b에서 제2 방향(DR2)의 반대 방향을 향해, 흘러 넘치는 것을 방지할 수 있다. 댐 부(DM1, DM2)는 표시 영역(DA)의 적어도 일 측에 인접하여 배치될 수 있다. 댐 부(DM1, DM2)는 평면상에서 표시 영역(DA)을 에워쌀 수 있다. 댐 부(DM1, DM2)는 복수로 제공되어 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 포함할 수 있다.

제1 댐 부(DM1)는 제2 댐 부(DM2)에 비해 상대적으로 표시 영역(DA)에 가까이 배치될 수 있다. 제1 댐 부(DM1)는 전원 공급 라인(E-VSS)과 평면상에서 중첩하도록 배치될 수 있다. 본 실시예에서, 연결 전극(E-CNT)은 단면상에서 제1 댐 부(DM1)와 전원 공급 라인(E-VSS) 사이를 지날 수 있다.

본 실시예에서, 제1 댐 부(DM1)는 제4 절연층(40)과 동일한 물질을 포함하며, 하나의 마스크를 통해 제4 절연층(40)과 동시에 형성될 수 있다. 이에 따라, 제1 댐 부(DM1)를 형성하기 위한 별도의 공정을 추가하지 않을 수 있어 공정 비용이 절감되고 공정이 단순화될 수 있다.

제2 댐 부(DM2)는 제1 댐 부(DM1)에 비해 상대적으로 외 측에 배치될 수 있다. 제2 댐 부(DM2)는 전원 공급 라인(E-VSS)의 일부를 커버하는 위치에 배치될 수 있다. 본 실시예에서, 제2 댐 부(DM2)는 제1 층(DM2-L1) 및 제2 층(DM2-L2)을 포함하는 복층 구조를 가질 수 있다. 예를 들어, 제1 층(DM2-L1)은 제3 절연층(30)과 동시에 형성될 수 있고, 제2 층(DM2-L2)은 제4 절연층(40)과 동시에 형성될 수 있다. 이에 따라, 별도의 공정을 추가하지 않더라도 제2 댐 부(DM2)를 용이하게 형성할 수 있다.

본 실시예에서, 연결 전극(E-CNT)은 제2 댐 부(DM2)의 제1 층(DM2-L1) 상에 일부 중첩하여 배치될 수 있다. 연결 전극(E-CNT)의 끝 단은 제1 층(DM2-L1)과 제2 층(DM2-L2) 사이에 삽입될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT)은 제2 댐 부(DM2)까지 연장되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 무기층(IOL1) 및 제2 무기층(IOL2)은 표시 영역(DA)으로부터 제2 댐 부(DM2)의 외 측까지 연장될 수 있다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 커버한다. 유기층(OL)은 제2 댐 부(DM2)의 내 측에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 유기층(OL)의 일부는 제1 댐 부(DM1)와 중첩하는 영역까지 연장되어 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 4는 도 2a에 도시된 XX'영역을 도시한 평면도이다. 도 4에는 홀 영역(PA)을 포함하는 영역을 확대하여 도시하였다. 이하, 도 4를 참조하여, 본 발명에 대해 설명한다.

도 4에 도시된 것과 같이, 모듈 홀(MH)은 홀 영역(PA)에 형성된다. 홀 영역(PA)은 표시 영역(DA)에 의해 평면상에서 에워싸일 수 있다. 이에 따라, 화소들(PX)은 홀 영역(PA)의 주변을 따라 배열될 수 있다. 홀 영역(PA)은 마진 영역(MA), 배선 영역(LA), 및 보상 영역(BA)을 포함할 수 있다. 도 4에는 용이한 설명을 위해 각 영역들의 경계를 점선으로 도시하였다.

마진 영역(MA)은 모듈 홀(MH)이 형성되면서 제거되지 않고 남겨진 영역일 수 있다. 마진 영역(MA)은 신호 배선이나 전자 소자들이 배치되지 않는 영역일 수 있다. 한편, 도시되지 않았으나, 마진 영역(MA)에는 절연 기판(BS: 도 2b 참조)의 적어도 일부가 함몰되어 형성된 그루브가 배치될 수도 있다. 표시 패널(100)은 그루브를 더 포함함으로써, 모듈 홀(MH)을 통해 침투되는 수분이나 공기가 표시 영역(DA)을 향하는 침투 경로를 차단할 수 있다.

마진 영역(MA)은 모듈 홀(MH)에 인접할 수 있다. 마진 영역(MA)은 평면상에서 모듈 홀(MH)을 에워쌀 수 있다. 마진 영역(MA)의 크기나 형상은 모듈 홀(MH)의 크기나 모듈 홀(MH)의 위치에 따라 달라질 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 패널에 있어서, 마진 영역(MA)은 생략될 수도 있다.

배선 영역(LA)은 마진 영역(MA)에 인접한다. 배선 영역(LA)은 모듈 홀(MH)을 에워쌀 수 있다. 본 실시예에서, 배선 영역(LA)은 동심 원 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 배선 영역(LA)은 모듈 홀(MH)을 에워싸는 형상이라면 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

배선 영역(LA)은 복수의 신호 배선들(SSL, 이하 서브 신호 배선들)이 배치되는 영역일 수 있다. 서브 신호 배선들(SSL)은 모듈 홀(MH)의 가장자리를 따라 연장될 수 있다. 서브 신호 배선들(SSL) 각각은 모듈 홀(MH)을 에워싸는 폐라인 형상을 가질 수 있다. 본 실시예에서, 서브 신호 배선들(SSL) 각각은 원 형상을 가진다.

서브 신호 배선들(SSL)은 배선 영역(LA) 내에서 서로 이격되어 배열될 수 있다. 서브 신호 배선들(SSL)은 서로 독립적인 신호들을 전달할 수 있다. 서브 신호 배선들(SSL)은 예를 들어, 게이트 신호를 전달하는 배선, 데이터 신호를 전달하는 배선, 초기화 전압을 전달하는 배선, 발광 제어 신호를 전달하는 배선, 및 전원 전압을 전달하는 배선 중 적어도 어느 하나를 포함할 수 있다.

서브 신호 배선들(SSL)은 모듈 홀(MH)로부터 순차적으로 이격되어 배열된 n 개의 배선들을 포함할 수 있다. n개의 배선들은 모듈 홀(MH)이 차지하는 행 및 열에 배치된 화소들에 제공되는 전기적 신호들을 전달하는 배선들일 수 있다. 서브 신호 배선들(SSL)은 모듈 홀(HM)에 인접하여 배치된 화소들에 연결된 주 신호 배선들과 전기적으로 연결될 수 있다.

서브 신호 배선들(SSL)은 도 4에는 용이한 설명을 위해, 서브 신호 배선들(SSL)은 모듈 홀(MH)에 가장 인접하여 배치된 제1 서브 신호 배선(SSL1), 제1 서브 신호 배선(SSL1)을 에워싸는 제2 서브 신호 배선(SSL2), 및 모듈 홀(MH)로부터 가장 멀리 이격되어 배치된 제n 서브 신호 배선(SSLn)을 예시적으로 도시하였다.

서브 신호 배선들(SSL) 각각은 화소들에 연결된 주 신호 배선들 중 대응되는 주 신호 배선에 전기적으로 연결될 수 있다. 구체적으로, 서브 신호 배선들(SSL)은 화소들(PX)에 연결된 주 신호 배선들에 접속되어 대응되는 화소들에 전기적 신호를 전달할 수 있다.

주 신호 배선들은 표시 영역(DA)에 배치되어 화소들(PX) 중 대응되는 화소들에 연결된다. 도 4에는 용이한 설명을 위해 주 신호 배선들 중 제1 주 신호 배선(SL11), 제2 주 신호 배선(SL12), 제3 주 신호 배선(SL21), 및 제4 주 신호 배선(SL22)을 예시적으로 도시하였다.

제1 주 신호 배선(SL11)은 제1 화소(PX-A1)에 데이터 신호를 제공하는 데이터 라인일 수 있고, 제2 주 신호 배선(SL12)은 제2 화소(PX-A2)에 데이터 신호를 제공하는 데이터 라인일 수 있다. 제3 주 신호 배선(SL21)은 제3 화소(PX-B1)에 게이트 신호를 제공하는 게이트 라인일 수 있고, 제4 주 신호 배선(SL22)은 제4 화소(PX-B2)에 게이트 신호를 제공하는 게이트 라인일 수 있다. 본 실시예에서, 제1 화소(PX-A1)와 제2 화소(PX-A2)는 홀 영역(PA)을 사이에 두고 서로 이격되며 동일 열 내에 배치된 화소들일 수 있다. 제3 화소(PX-B1)와 제4 화소(PX-B2)는 홀 영역(PA)을 사이에 두고 서로 이격 되며 동일 행 내에 배치된 화소들일 수 있다.

한편, 도시되지 않았으나, 주 신호 배선들은 화소에 발광 제어 신호를 전달하는 발광 제어라인 및 화소에 초기화 전압을 제공하는 초기화 전압 라인을 더 포함할 수 있다. 주 신호 배선들은 표시 영역(DA)에 배치된 화소들(PX) 각각에 연결되어 화소들(PX)을 제어하는 전기적 신호를 제공하는 배선이라면 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 실시예에서, 주 신호 배선들(SL11, SL12, SL21, SL22)과 서브 신호 배선들(SSL) 사이의 연결은 점선으로 도시하였다. 제1 주 신호 배선(SL11) 및 제2 주 신호 배선(SL12)은 제1 서브 신호 배선(SSL1)과 연결되고 제3 주 신호 배선(SL21) 및 제4 주 신호 배선(SL22)은 제n 서브 신호 배선(SSLn)과 연결될 수 있다. 이에 따라, 제1 주 신호 배선(SL11)과 제2 주 신호 배선(SL12)은 실질적으로 동일한 전기적 신호를 전달하고, 제3 주 신호 배선(SL21)과 제4 주 신호 배선(SL22)은 실질적으로 동일한 전기적 신호를 전달한다.

본 실시예에서, 서로 연결된 주 신호 배선과 서브 신호 배선은 동일한 층 상에 배치될 수 있다. 또한, 서로 연결된 주 신호 배선과 서브 신호 배선은 일체의 형상으로 형성될 수도 있다.

본 발명에 따르면, 제1 주 신호 배선(SL11)과 제2 주 신호 배선(SL12)은 하나의 제1 서브 신호 배선(SSL1)을 통해 서로 연결됨으로써, 모듈 홀(MH)을 사이에 두고 서로 이격되어 동일 열을 구성하는 제1 및 제2 화소들(PX-A1, PX-A2)에 공통된 전기적 신호를 제공할 수 있다. 마찬가지로, 제3 주 신호 배선(SL21)과 제4 주 신호 배선(SL22)은 하나의 제n 서브 신호 배선(SSLn)을 통해 연결됨으로써, 모듈 홀(MH)을 사이에 두고 서로 이격되어 동일 행을 구성하는 제3 및 제4 화소들(PX-B1, PX-B2)에 공통된 전기적 신호를 제공할 수 있다. 이에 따라, 모듈 홀(MH)을 사이에 두고 이격된 복수의 화소들(PX)에 대해서도 신호 라인의 단절 없이 안정적으로 전기적 신호를 제공할 수 있다.

보상 영역(BA)은 배선 영역(LA)에 인접한다. 보상 영역(BA)은 평면상에서 배선 영역(LA)과 표시 영역(DA) 사이에 정의될 수 있다. 보상 영역(BA)은 전기적 신호에 따라 블랙(black)을 표시하는 영역일 수 있다.

예를 들어, 보상 영역(BA)은 입사되는 광을 차광하여 블랙의 색상을 구현하는 영역일 수 있다. 또는, 예를 들어 보상 영역(BA)은 실질적으로 블랙의 색상으로 볼 수 있는 저 계조의 광을 생성하여 표시하는 영역일 수도 있다.

상술한 바와 같이, 배선 영역(LA)은 복수의 서브 신호 배선들(SSL)이 밀집된 영역이므로, 외부에서 블랙의 색상으로 시인된다. 보상 영역(BA)은 블랙의 색상을 구현함으로써, 배선 영역(LA)으로부터 연속성을 가진 영역으로 시인될 수 있다.

본 발명에 따르면, 모듈 홀(MH)에 인접하는 영역에 블랙을 표시하는 보상 영역(BA)을 더 포함함으로써, 모듈 홀(MH)에 인접하는 영역에 발생될 수 있는 얼룩 등이 외부에서 시인되지 않도록 할 수 있다.

또한, 본 발명에 따르면, 배선 영역(LA)과 표시 영역(DA) 사이에 배치되는 보상 영역(BA)을 더 포함함으로써, 배선 영역(LA)에 밀집된 서브 신호 배선들(SSL)이 화소들(PX)에 미치는 전기적 영향을 방지할 수 있다. 이에 따라, 모듈 홀(MH) 주변에서의 영상 왜곡 현상을 방지할 수 있고 표시 영역(DA) 전 영역에서의 표시 품질을 균일하게 유지할 수 있다.

도 5a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 5b는 도 5a의 일부 영역을 간략히 도시한 단면도이다. 용이한 설명을 위해, 도 5a에는 도 4에 도시된 영역의 일부 영역과 대응되는 영역을 도시하였다. 이하, 도 5a 및 도 5b를 참조하여, 본 발명에 대해 설명한다. 한편, 도 1 내지 도 4에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 5a 및 도 5b에 도시된 표시 패널(100-A)은 홀 영역(PA10)을 포함한다. 홀 영역(PA10)은 도 4에 도시된 홀 영역(PA)으로부터 마진 영역(MA)이 생략된 것과 대응될 수 있다. 이에 따라, 홀 영역(PA10)은 배선 영역(LA) 및 보상 영역(BA)을 포함하고, 홀 영역(PA10)에 있어서, 배선 영역(LA)은 모듈 홀(MH)에 직접 인접하여 정의될 수 있다.

도 5b에는 모듈 홀(MH)이 정의된 영역의 단면도를 예시적으로 도시하였다. 도 5b에 도시된 것과 같이, 모듈 홀(MH)은 표시 패널(100-A)을 관통하여 형성될 수 있다. 이에 따라, 절연 기판(BS), 베이스 층(BL), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)은 모듈 홀(MH)의 내면을 정의하는 에지(MH-E)를 구성할 수 있다.

본 발명의 일 실시예에 따른 표시 패널(100-A)은 보상 영역(BA)에 배치된 금속 패턴(MP)을 포함할 수 있다. 금속 패턴(MP)은 서브 신호 배선들(SSL) 및 화소들(PX)과 평면상에서 이격되어 배치될 수 있다.

금속 패턴(MP)은 보상 영역(BA)의 적어도 일부를 커버한다. 금속 패턴(MP)은 보상 영역(BA)의 대부분을 커버할 수 있다. 예를 들어, 금속 패턴(MP)은 보상 영역(BA)과 실질적으로 동일한 형상인 동심원 형상을 가질 수 있다.

금속 패턴(MP)은 광학적으로 불 투명한 물질을 포함할 수 있다. 금속 패턴(MP)은 입사되는 광을 차광시킨다. 이에 따라, 보상 영역(BA)은 외부에서 블랙 색상으로 시인될 수 있다.

도 5b에는 용이한 설명을 위해 서브 신호 배선들(SSL) 중 데이터 라인과 연결된 제1 서브 신호 배선(SSL1A, 이하 제1 서브 신호 배선)과 게이트 라인과 연결된 제n 서브 신호 배선(SSLnA, 이하 제2 서브 신호 배선)을 예시적으로 도시하였다. 본 실시예에서, 제1 서브 신호 배선(SSL1A)과 제2 서브 신호 배선(SSLnA)은 서로 다른 층 상에 배치될 수 있다. 예를 들어, 제1 서브 신호 배선(SSL1A)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치되어 화소 트랜지스터(TR-P)의 입력 전극(IE) 및 출력 전극(OE)과 동일한 층 상에 배치될 수 있다. 제2 서브 신호 배선(SSLnA)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치되어 화소 트랜지스터(TR-P)의 제어 전극(CE)과 동일한 층 상에 배치될 수 있다.

한편, 본 실시예에서, 표시 패널(100-A)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치된 제5 절연층(50)을 더 포함할 수 있다. 이에 따라, 발광 소자(ELD)는 제3 절연층(30) 및 제5 절연층(50)을 관통하여 화소 트랜지스터(TR-P)에 접속될 수 있다. 또한, 제1 서브 신호 배선(SSL1A)은 제2 절연층(20)과 제5 절연층(50) 사이에 배치될 수 있다.

금속 패턴(MP)은 제1 서브 신호 배선(SSL1A) 및 제2 서브 신호 배선(SSLnA)과 상이한 층 상에 배치될 수 있다. 예를 들어, 금속 패턴(MP)은 제5 절연층(50)과 제3 절연층(30) 사이에 배치될 수 있다.

본 실시예에서, 주 신호 배선들(DRL, SCL)은 표시 영역(DA)으로부터 연장되어 서브 신호 배선들(SSL)에 접속될 수 있다. 제1 서브 신호 배선(SSL1A) 및 제2 서브 신호 배선(SSLnA)은 주 신호 배선들(DRL, SCL)과 일체로 형성될 수 있다. 주 신호 배선들(DRL, SCL)은 보상 영역(BA)을 지나 배선 영역(LA)과 표시 영역(DA)을 전기적으로 연결한다. 이에 따라, 금속 패턴(MP)은 주 신호 배선들(DRL, SCL)과 평면상에서 중첩할 수 있다.

본 발명에 따르면, 금속 패턴(MP)은 제1 서브 신호 배선(SSL1A) 및 제2 서브 신호 배선(SSLnA)과 상이한 층 상에 배치되므로, 제1 서브 신호 배선(SSL1A) 및 제2 서브 신호 배선(SSL2A)에 연결되는 주 신호 배선들(DRL, SCL)로부터 전기적으로 절연될 수 있다. 이에 따라, 금속 패턴(MP)이 보상 영역(BA)에 배치되더라도 주 신호 배선들(DRL, SCL)과 전기적으로 연결되지 않아, 배선 영역(LA)과 표시 영역(DA) 사이의 안정적인 전기적 연결을 유지할 수 있다.

금속 패턴(MP)은 전기적으로 플로팅 상태일 수 있다. 즉, 금속 패턴(MP)은 모듈 홀(MH)을 에워싸는 동심원 형상의 패턴일 수 있다.

또는, 금속 패턴(MP)은 소정의 전기적 신호를 수신할 수 있다. 예를 들어, 금속 패턴(MP)은 전원전압이나 초기화 전압을 제공하는 DC 배선과 연결되거나, 데이터 전압 또는 게이트 전압을 제공하는 AC 배선과 연결될 수 있다. 예를 들어, 금속 패턴(MP)은 미 도시된 전원 라인에 연결되어 그라운드 전압을 수신할 수 있다.

또는, 금속 패턴(MP)은 화소들(PX) 중 금속 패턴(MP)에 가장 인접한 화소에 제공되는 게이트 라인이나 데이터 라인에 연결될 수도 있다. 이때, 금속 패턴(MP)은 인접하는 화소들의 수만큼 구비되어 서로 이격되어 배열된 복수의 금속 패턴들을 포함할 수 있다. 이에 따라, 금속 패턴(MP)에 가장 인접하여 배치된 화소들은 해당 화소에 연결되는 신호 라인 외의 다른 신호에 의해 영향 받지 않을 수 있다.

본 발명에 따르면, 금속 패턴(MP)은 소정의 전압으로 유지됨으로써, 배선 영역(LA)과 표시 영역(DA) 사이를 전기적으로 차폐시킬 수 있다. 이에 따라, 배선 영역(LA)에 배치된 서브 신호 배선들(SSL)이 인접하는 화소들과 전기적으로 결합되는 문제를 해소할 수 있어, 모듈 홀(MH) 주변에 배치된 화소들의 안정적인 구동이 용이하게 이루어질 수 있다.

도 6a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 6b는 도 6a의 일부 영역을 간략히 도시한 단면도이다. 용이한 설명을 위해, 도 6a에는 도 5a와 대응되는 영역을 도시하였고, 도 6b에는 도 5b와 대응되는 영역을 도시하였다. 이하, 도 6a 및 도 6b를 참조하여, 본 발명에 대해 설명한다. 한편, 도 1 내지 도 5b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

본 발명에 따른 표시 패널(100-B)은 모듈 홀(MH)이 배치된 홀 영역(PA10) 및 홀 영역(PA10)을 에워싸는 표시 영역(DA)을 포함한다. 주 신호 배선들(DRL11, DRL12, SCL10)은 표시 영역(DA)으로부터 연장되고 보상 영역(BA)을 가로질러 서브 신호 배선들(SSL10)에 접속될 수 있다.

도 6a에는 용이한 설명을 위해 주 신호 배선들 중 제1 서브 신호 배선(SSL1B, 이하 제1 서브 신호 배선)에 연결된 제1 주 신호 배선(DRL11, 이하 제1 데이터 라인)과 제2 주 신호 배선(DRL12, 이하 제2 데이터 라인) 및 제2 서브 신호 배선(SSLnB, 이하 제2 서브 신호 배선)에 연결된 제3 주 신호 배선(SCL10, 이하 게이트 라인)을 예시적으로 도시하였다.

본 발명에 있어서, 서브 신호 배선들(SSL10)은 주 신호 배선들(DRL11, DRL12, SCL10)과 다른 층 상에 배치될 수 있다. 이에 따라, 제1 서브 신호 배선(SSL1B)은 표시 영역(DA)에 배치된 화소 트랜지스터(TR-P)의 입력 전극(IE) 및 출력 전극(OE)과 상이한 층상에 배치될 수 있다. 제2 서브 신호 배선(SSLnB)은 표시 영역(DA)에 배치된 화소 트랜지스터(TR-P)의 제어 전극(CE)과 상이한 층상에 배치될 수 있다.

이에 따라, 표시 패널(100-B)은 홀 영역(PA10)에 배치된 컨택부들(CTP1, CTP2)을 더 포함할 수 있다. 컨택부들(CTP1, CTP2) 중 제1 컨택부(CTP1)는 제1 서브 신호 배선(SSL1B)과 데이터 라인들(DRL11, DRL12)을 연결시키고, 제2 컨택부(CTP2)는 제2 서브 신호 배선(SSLnB)과 게이트 라인(SCL10)을 연결시킨다. 도시되지 않았으나, 제1 컨택부(CTP1)는 제5 절연층(50)을 관통하여 데이터 라인들(DRL11, DRL12)과 제1 서브 신호 배선(SSL1B)을 연결시키고, 제2 컨택부(CTP2)는 제2 절연층(20), 및 제5 절연층(50)을 관통하여 게이트 라인(SCL10)과 제2 서브 신호 배선(SSLnB)을 연결시킬 수 있다. 본 발명에 따르면, 컨택부들(CTP1, CTP2)을 더 포함함으로써, 서브 신호 배선들(SSL10)을 동일한 층 상에 동시에 형성할 수 있어 공정이 단순화될 수 있다.

한편, 본 실시예에서, 금속 패턴(MP)은 서브 신호 배선들(SSL10)과 동일 층 상에 배치될 수 있다. 금속 패턴(MP)은 서브 신호 배선들(SSL10)로부터 평면상에서 이격되어 배치되며 서브 신호 배선들(SSL10)로부터 전기적으로 절연될 수 있다. 주 신호 배선들(DRL11, DRL12, SCL10)은 컨택부들(CP1, CTP2)을 통해 서브 신호 배선들(SSL10)에 연결되므로, 보상 영역(BA)을 지나더라도 금속 패턴(MP)과 평면상에서 중첩할 뿐 금속 패턴(MP)과 접하지 않는다. 이에 따라, 금속 패턴(MP)이 보상 영역(BA) 내에서 차지하는 면적에 관계없이, 배선 영역(LA)과 표시 영역(DA)은 컨택부들(CTP10)을 통해 안정적으로 연결될 수 있다.

도 7a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 7b 내지 도 7d는 도 7a의 일부 영역을 간략히 도시한 단면도들이다. 용이한 설명을 위해, 도 7a에는 도 5a와 대응되는 영역을 도시하였고, 도 7b 내지 도 7d에는 도 5b와 대응되는 영역을 도시하였다. 이하, 도 7a 내지 도 7d를 참조하여, 본 발명에 대해 설명한다. 한편, 도 1 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 7a에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 패널(100-C)에 있어서, 금속 패턴(MP-1)은 배선 영역(LA30)까지 확장될 수 있다. 금속 패턴(MP-1)은 보상 영역(BA30) 및 배선 영역(LA30)에 동시에 중첩하는 면적 및 형상으로 제공될 수 있다. 금속 패턴(MP-1)은 서브 신호 배선들(SSL)과 평면상에서 중첩하여 배치될 수 있다.

도 7b에 도시된 것과 같이, 표시 패널(100-C1)에 있어서, 금속 패턴(MP-11)은 서브 신호 배선들(SSL)과 다른 층 상에 배치된다. 서브 신호 배선들(SSL)은 제5 절연층(50) 하 측에 배치되고 금속 패턴(MP-1)은 제5 절연층(50) 상 측에 배치될 수 있다. 절연층(50)을 사이에 두고 이격된 서브 신호 배선들(SSL)과 금속 패턴(MP-11)은 평면상에서 중첩하더라도 전기적으로 절연될 수 있다.

또는, 도 7c에 도시된 것과 같이, 표시 패널(100-C2)에 있어서, 금속 패턴(MP-12)은 봉지층(TFE) 상에 배치될 수도 있다. 금속 패턴(MP-2)은 제2 무기층(IOL2) 상에 배치되어 보상 영역(BA30) 및 배선 영역(LA30)에 중첩하도록 배치된다. 복수의 절연층들(30, 40, 50)과 봉지층(TFE)을 사이에 두고 이격된 서브 신호 배선들(SSL)과 금속 패턴(MP-12)은 평면상에서 중첩하더라도 전기적으로 절연될 수 있다.

또는, 도 7d에 도시된 것과 같이, 표시 패널(100-C3)에 있어서, 금속 패턴(MP-13)은 배선 영역(LA30)에 배치된 금속 패턴(MP3)을 더 포함할 수 있다. 즉, 금속 패턴(MP-3)은 보상 영역(BA30)에 배치된 금속 패턴(MP31, 이하 제1 패턴) 및 배선 영역(LA30)에 배치된 금속 패턴(MP32, 이하 제2 패턴)을 포함할 수 있다. 제1 패턴(MP31)은 도 6b에 도시된 금속 패턴(MP)과 대응되는 위치에 배치된 것으로 도시되었다.

제2 패턴(MP32)은 배선 영역(LA30)에 배치된다. 제2 패턴(MP32)은 서브 배선들(SSL)과 평면상에서 이격될 수 있다. 구체적으로, 서브 배선들(SSL)과 평면상에서 비 중첩하도록 배치될 수 있다. 본 실시예에서, 제2 패턴(MP32)은 제1 패턴(MP31)과 동일한 층인 제5 절연층(50) 상에 배치된 것으로 도시되었으나, 제2 패턴(MP32)은 서브 배선들(SSL) 중 어느 하나와 동일 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 패턴(MP32)은 서브 배선들(SSL) 사이의 이격 공간들마다 각각 배치될 수 있도록 복수로 구비될 수도 있다. 제2 패턴(MP32)과 서브 배선들(SSL)은 배선 영역(LA) 내에서의 빈 공간을 감소시켜, 배선 영역(LA) 전체가 고른 차광성을 갖도록 할 수 있다.

도 7a 내지 도 7d를 참조하면, 금속 패턴(MP-1, MP-11, MP-12, MP-13)의 배치 영역이 보상 영역(BA30)으로부터 배선 영역(LA30)까지 확장됨으로써, 배선 영역(LA30)과 보상 영역(BA30)에 실질적으로 동일한 차광 영역을 형성할 수 있다. 금속 패턴(MP-1, MP-11, MP-12, MP-13)이 배선 영역(LA30)과 보상 영역(BA30)에 모두 배치됨으로써, 보상 영역(BA30)과 배선 영역(LA30)이 서로 동일한 블랙 색상으로 시인될 수 있다. 이에 따라, 서브 신호 배선들(SSL)의 외광 반사에 따른 배선 영역(LA30)에서의 시인성 불량은 금속 패턴(MP-1, MP-11, MP-12, MP-13)이 서브 신호 배선들(SSL)을 커버함으로써 해소될 수 있다. 또한, 보상 영역(BA30)과 배선 영역(LA30)에 하나의 금속 패턴(MP-1, MP-11, MP-12, MP-13)을 제공함으로써, 보상 영역(BA30)과 배선 영역(LA30)에서 표현되는 블랙 색상을 실질적으로 동일하게 시인되도록 설계할 수 있다. 이에 따라, 홀 영역(PA30)에서의 균일한 차광성이 이루어질 수 있다.

도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 표시 패널들의 일부 영역들을 각각 도시한 단면도들이다. 도 9a 내지 도 9g에는 보상 영역(BA40)과 대응되는 영역들을 도시하였다. 이하, 도 8 내지 도 9g를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 7d에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8에 도시된 것과 같이, 표시 패널(100-D)은 홀 영역(PA40)은 보상 영역(BA40), 배선 영역(LA40), 및 마진 영역(MA)을 포함한다. 이때, 표시 패널(100-D)은 홀 영역(PA40)에 배치된 복수의 보상 화소들(PX-S)을 더 포함할 수 있다. 보상 화소들(PX-S)은 보상 영역(BA40)에 배열될 수 있다. 보상 화소들(PX-S)의 배열은 표시 영역(DA)에 배치된 화소들(PX)의 배열과 연속될 수 있다. 보상 화소들(PX-S) 각각은 블랙 색상을 표시할 수 있다. 도 9a 내지 도 9d 각각에는 보상 화소들(PX-S) 중 하나를 예시적으로 도시하였다.

도 9a에 도시된 것과 같이, 표시 패널(100-D1)은 보상 영역(BA40)에 배치된 보상 화소(PX-S1)를 포함할 수 있다. 보상 화소(PX-S1)는 제1 전극(E1-S), 제2 전극(E2-S1), 및 발광층(EL-S)을 포함한다. 보상 화소(PX-S1)는 표시 영역(DA)에 배치된 발광 소자(ELD: 도 3b 참조)와 동일한 구조를 가질 수 있다. 제1 전극(E1-S), 발광층(EL-S), 및 제2 전극(E2-S)은 표시 영역(DA)에 배치된 발광 소자(ELD)의 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)과 각각 동일 공정에서 동시에 형성될 수 있다. 이에 따라, 별도의 공정 추가 없이 보상 화소(PX-S1)를 형성할 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다.

본 발명에 따르면, 보상 화소(PX-S1)는 표시 영역(DA: 도 3b 참조)에 배치된 화소(PX: 도 3b 참조)의 구성 중 일부만을 포함한 구조를 가질 수도 있다. 예를 들어, 보상 화소(PX-S1)는 플로팅된 발광 소자와 대응될 수 있다. 구체적으로, 보상 화소(PX-S1)는 제1 전극(E1-S), 제2 전극(E2-S), 및 발광층(EL-S)을 포함하되, 제1 전극(E1-S)이 박막 트랜지스터(TR: 도 3b 참조)와 연결되지 않고 플로팅된 상태로 제공될 수 있다.

즉, 보상 화소(PX-S1)는 표시 영역(DA)의 화소(PX)와 달리, 주 신호 배선이나 서브 신호 배선과 연결되지 않을 수 있다. 보상 화소(PX-S1)의 제1 전극(E1-S)은 박막 트랜지스터나 별도의 신호 배선에 연결되지 않아, 별도의 전기적 신호를 제공받지 않는다. 이에 따라, 보상 화소(PX-S1)는 광을 생성하지 않는 영역이 되어 실질적으로 블랙 색상으로 시인될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 보상 화소(PX-S1)는 화소(PX)로부터 발광 소자가 생략되고 화소 트랜지스터 또는 커패시터만을 포함하는 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

또는, 도 9b에 도시된 것과 같이, 표시 패널(100-D2)에 있어서, 보상 화소(PX-S2)는 표시 영역(DA)에 배치된 화소(PX)의 구성 중 발광층(EL: 도 3b 참조)이 생략된 구조를 가질 수도 있다. 이에 따라, 보상 화소(PX-S2)는 박막 트랜지스터(TR-S), 제1 전극(E1-S), 및 제2 전극(E2-S)을 포함할 수 있다. 박막 트랜지스터(TR-S)는 반도체 패턴(SL-S), 제어 전극(CE-S), 입력 전극(IE-S), 및 출력 전극(OE-S)을 포함한다. 박막 트랜지스터(TR-S)는 표시 영역(DA)에 배치된 화소 트랜지스터(TR-P)와 대응되는 구조를 가질 수 있다.

제2 전극(E2-S)은 제1 전극(E1-S) 상에 직접 배치될 수 있다. 전압 차이에 의해 활성화되어 발광될 수 있는 발광층(EL)의 생략으로 인해, 보상 화소(PX-S2)는 광을 발생시키지 않을 수 있다. 이에 따라, 보상 화소(PX-S2)는 실질적으로 블랙 색상으로 시인될 수 있다.

또는, 도 9c에 도시된 것과 같이, 표시 패널(100-D3)에 있어서, 보상 화소(PX-S3)는 표시 영역(DA)에 배치된 화소(PX)의 구성 중 제1 전극(E1)이 생략된 구조를 가질 수도 있다. 이에 따라, 보상 화소(PX-S3)는 박막 트랜지스터(TR-S), 발광층(EL-S), 및 제2 전극(E2-S)을 포함할 수 있다. 발광층(EL-S)을 사이에 두고 배치되어 전압 차이를 발생시킬 수 있는 두 전극들 중 하나의 전극이 생략됨으로써, 발광층(EL-S)을 발광시키기 위한 전압이 발광층(EL-S)에 인가되지 않는다. 이에 따라, 보상 화소(PX-S3)는 실질적으로 블랙 색상으로 시인될 수 있다. 한편, 도시되지 않았으나, 보상 화소(PX-S3)는 화소(PX)의 구성 중 제2 전극(E2)이 생략된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

또는, 도 9d에 도시된 것과 같이, 표시 패널(100-D4)은 보상 영역(BA40)에 배치된 보상 화소(PX-S4)를 포함할 수 있다. 보상 화소(PX-S4)는 박막 트랜지스터(TR-S) 및 발광 소자(ELD-S)를 포함할 수 있다. 발광 소자(ELD-S)는 제1 전극(E1-S), 제2 전극(E2-S), 및 발광층(EL-S)을 포함한다.

보상 화소(PX-S4)는 표시 영역(DA)에 배치된 화소(PX)와 대응되는 구조를 가질 수 있다. 이에 따라, 박막 트랜지스터(TR-S)는 표시 영역(DA)에 배치된 화소 트랜지스터(TR-P)와 대응되는 구조를 갖고, 발광 소자(ELD-S)는 표시 영역(DA)에 배치된 발광 소자(ELD)와 대응되는 구조를 가질 수 있다. 따라서, 보상 화소(PX-S4)는 표시 영역(DA)에 배치된 화소(PX)와 동일 공정에서 형성될 수 있다. 이에 따라, 공정이 단순화되고 공정 비용이 절감될 수 있다.

보상 화소(PX-S4)는 저 계조의 색상을 가진 광을 표시할 수 있다. 적 계조의 색상의 광은 실질적으로 사용자에 의해 블랙 색상으로 시인될 수 있다. 이에 따라, 표시 영역(DA)에 이미지(IM: 도 1 참조)가 표시될 때, 홀 영역(PA30)에는 블랙 영상이 표시될 수 있다.

또는, 도 9e에 도시된 것과 같이, 표시 패널(100-D5)은 보상 발광 소자(ELD-S1)를 포함하는 보상 화소(PX-S5)를 포함할 수도 있다. 보상 화소(PX-S5)는 박막 트랜지스터(TR-S) 및 보상 발광 소자(ELD-S1)를 포함한다. 박막 트랜지스터(TR-S)는 도 9d에 도시된 박막 트랜지스터(TR-S)와 대응된다.

보상 발광 소자(ELD-S1)는 도 9d에 도시된 발광 소자(ELD-S) 대비 제1 전극(E1-S1)에 있어서, 다른 형상을 가질 수 있다. 구체적으로, 제1 전극(E1-S1)은 도 9d에 도시된 제1 전극(E1-S) 보다 작은 면적을 가지며, 평면상에서 발광층(EL-S)과 비 중첩하도록 제공될 수 있다.

이에 따라, 보상 발광 소자(ELD-S1)는 박막 트랜지스터(TR-S)와 연결된 제1 전극(E1-S1) 및 개구부(OP)에 제공된 발광층(EL-S)을 포함하면서도, 발광층(EL-S)과 제1 전극(E1-S1) 사이의 비 중첩 구조로 인해 발광되지 않는다. 따라서, 보상 발광 소자(ELD-S1)를 포함하는 보상 화소(PX-S5)로 인해 보상 영역(BA-40)은 실질적으로 블랙 색상으로 표시될 수 있다.

본 발명에 따르면, 기존 공정, 예를 들어 표시 영역(DA)의 발광 소자(ELD) 형성 공정을 그대로 이용하되 보상 영역(BA40)에 배치되는 제1 전극(E1-S1)의 면적을 달리함으로써, 보상 화소(PX-S5)를 형성할 수 있다. 이에 따라, 공정 설계가 단순화되고 공정 비용이 감소될 수 있다.

또는, 도 9f에 도시된 것과 같이, 표시 패널(100-D6)에 있어서, 제4 절연층(40)에는 보상 화소(PX-S6)와 대응되는 개구부(OP: 도 3b 참조)가 생략될 수도 있다. 표시 패널(100-C5)은 박막 트랜지스터(TR-S) 및 제1 전극(E1-S)을 포함하는 보상 화소(PX-S6)를 포함할 수 있다. 이때, 제4 절연층(40)은 보상 영역(BA40)에 개구부(OP)를 제공하지 않으므로, 제1 전극(E1-S)과 제2 전극(E2-S)은 도 9b에 도시된 보상 화소(PX-S2)에서와 달리 제4 절연층(40)을 사이에 두고 서로 이격될 수 있다.

또는, 도 9g에 도시된 것과 같이, 표시 패널(100-D7)은 표시 영역(DA: 도 3b 참조)에 배치된 화소(PX)의 구성 중 발광 소자(ELD: 도 3b 참조)가 생략된 구조를 가진 보상 화소(PX-S7)를 포함할 수도 있다. 보상 화소(PX-S7)는 박막 트랜지스터(TR)만을 포함하는 구조를 가질 수 있다.

본 발명에 따르면, 표시 영역(DA)에 표시되는 이미지에 관계없이 홀 영역(PA40), 구체적으로 보상 영역(BA40)은 블랙 색상을 표시할 수 있다. 보상 영역(BA40)은 광을 생성하지 않는 보상 화소(PX-S1, PX-S2, PX-S3, PX-S5, PX-S6, PX-S7)를 통해 블랙 색상을 띤 영역으로 시인되거나, 보상 화소(PX-S4)를 통해 의도적으로 블랙 색상으로 시인될 수 있는 저 계조의 광을 생성하여 표시할 수 있다. 이에 따라, 홀 영역(PA40)에 나타나는 얼룩 등이 시인되는 문제를 방지할 수 있다. 또한, 표시 영역(DA)의 구성들 중 적어도 어느 하나와 대응되는 구성으로 보상 영역(BA40)을 형성함으로써, 공정이 단순화될 수 있다.

도 10a는 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다. 도 10b는 도 10a에 도시된 YY'영역을 간략히 도시한 평면도이다. 이하, 도 10a 및 도 10b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 9f에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 10a에 도시된 것과 같이, 전자 장치(EA-1)는 표시 패널(100-1), 윈도우 부재(200), 복수의 전자 모듈들(310, 320), 및 수납 부재(400)를 포함한다. 윈도우 부재(200) 및 수납 부재(400)는 도 1에 도시된 윈도우 부재(200) 및 수납 부재(400)와 대응되므로 중복된 설명은 생략하기로 한다.

전자 모듈들(310, 320)은 도 2b에 도시된 제1 전자 모듈(EM1: 도 2b 참조) 및 제2 전자 모듈(EM2: 도 2b 참조)을 구성하는 모듈들 중 어느 하나일 수 있다. 예를 들어, 전자 모듈들(310, 320) 각각은 카메라, 스피커, 또는 광이나 열 등의 감지 센서일 수 있다. 전자 모듈들(310, 320)은 제1 전자 모듈(310) 및 제2 전자 모듈(320)을 포함할 수 있다. 제1 전자 모듈(310) 및 제2 전자 모듈(320)은 서로 동일하거나 상이할 수 있다.

표시 패널(100-1)은 복수의 모듈 홀들(MH1, MH2)을 포함할 수 있다. 모듈 홀들(MH1, MH2)은 전자 모듈들(310, 320)에 각각 대응될 수 있다. 모듈 홀들(MH1, MH2)은 제1 전자 모듈(310)에 중첩하는 제1 모듈 홀(MH1) 및 제2 전자 모듈(320)에 중첩하는 제2 모듈 홀(MH2)을 포함할 수 있다.

표시 패널(100-1)은 모듈 홀들(MH1, MH2) 각각에 대응되는 홀 영역들(PA1, PA2)을 제공할 수 있다. 홀 영역들(PA1, PA2)은 제1 모듈 홀(MH1)이 형성된 제1 홀 영역(PA1) 및 제2 모듈 홀(MH2)이 형성된 제2 홀 영역(PA2)을 포함한다.

도 9b를 참조하면, 표시 영역(DA)은 제1 홀 영역(PA1) 및 제2 홀 영역(PA2)을 에워쌀 수 있다. 제1 홀 영역(PA1) 및 제2 홀 영역(PA2)은 평면상에서 서로 이격되어 배치된다. 제1 홀 영역(PA1) 및 제2 홀 영역(PA2)은 배선 영역들(LA1, LA2) 및 보상 영역들(BA1, BA2)을 포함한다. 본 실시예에서 용이한 설명을 위해 배선 영역들(LA1, LA2)에 배치되는 배선들 및 표시 영역(DA)에 배치되는 화소들은 생략하여 도시되었다.

제1 홀 영역(PA1)의 보상 영역(BA1)과 및 제2 홀 영역(PA2)의 보상 영역(BA2)은 각각 블랙을 표시할 수 있다. 제1 홀 영역(PA1)의 보상 영역(BA1)과 및 제2 홀 영역(PA2)의 보상 영역(BA2)은 블랙 색상을 띤 영역들로 시인되거나, 블랙 색상의 광을 표시할 수 있다.

제1 홀 영역(PA1)의 보상 영역(BA1)과 및 제2 홀 영역(PA2)의 보상 영역(BA2)은 서로 이격되어 형성된다. 제1 홀 영역(PA1)과 제2 홀 영역(PA2) 사이에는 표시 영역(DA)의 일부가 위치할 수 있다. 이에 따라, 제1 홀 영역(PA1)과 제2 홀 영역(PA2) 사이에는 이미지(IM)을 표시하는 적어도 하나의 화소들이 배치될 수 있다.

본 발명에 따르면, 모듈 홀들(MH1, MH2) 각각에 인접하는 보상 영역들(BA1, BA2)을 구비함으로써, 모듈 홀들(MH1, MH2)에 인접하여 발생되는 얼룩 등의 불량이 시인되는 것을 방지할 수 있다. 또한, 배선 영역들(LA1, LA2)과 표시 영역(DA) 사이의 전기적 상호 작용에 의해 모듈 홀들(MH1, MH2)에 인접하는 영역에서의 영상의 왜곡 등의 불량이 발생되는 것을 방지할 수 있다.

도 11a는 본 발명의 일 실시예에 따른 전자 장치를 도시한 분해 사시도이다. 도 11b는 도 11a에 도시된 일부 영역을 간략히 도시한 평면도이다. 이하, 도 11a 및 도 11b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 10b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 11a에 도시된 것과 같이, 전자 장치(EA-2)는 표시 패널(100-2), 윈도우 부재(200), 복수의 전자 모듈들(310, 320), 및 수납 부재(400)를 포함한다. 윈도우 부재(200), 복수의 전자 모듈들(310, 320), 및 수납 부재(400)는 도 10a에 도시된 윈도우 부재(200), 복수의 전자 모듈들(310, 320), 및 수납 부재(400)와 대응될 수 있다. 이하, 중복된 설명은 생략하기로 한다.

표시 패널(100-2)은 전자 모듈들(310, 320)에 각각 대응되는 제1 모듈 홀(MH1) 및 제2 모듈홀(MH2)을 포함하고, 제1 모듈 홀(MH1) 및 제2 모듈홀(MH2)이 형성된 홀 영역(PA-2)을 포함할 수 있다. 즉, 본 발명에 있어서, 복수의 모듈 홀들(MH1, MH2)은 하나의 홀 영역(PA-2)에 형성될 수 있다.

도 11b에는 홀 영역(PA-2)을 간략히 도시하였다. 도 10b를 참조하면, 홀 영역(PA-2)은 제1 배선 영역(LA1), 제2 배선 영역(LA2), 및 보상 영역(BA-2)을 포함할 수 있다. 제1 배선 영역(LA1)은 제1 모듈 홀(MH1)에 인접하여 제1 모듈 홀(MH1)을 에워쌀 수 있다. 제1 배선 영역(LA1)에는 미 도시된 복수의 서브 신호 배선들이 제1 모듈 홀(MH1)을 에워싸며 배치될 수 있다.

제2 배선 영역(LA2)은 제2 모듈 홀(MH2)에 인접하여 제2 모듈 홀(MH2)을 에워쌀 수 있다. 제2 배선 영역(LA2)은 제1 배선 영역(LA1)으로부터 평면상에서 이격되어 정의될 수 있다. 제2 배선 영역(LA2)에는 미 도시된 복수의 서브 신호 배선들이 제2 모듈 홀(MH2)을 에워싸며 배치될 수 있다. 이에 대한 중복된 설명은 생략한다.

보상 영역(BA-2)은 제1 배선 영역(LA1)과 제2 배선 영역(LA2)에 인접할 수 있다. 보상 영역(BA-2)은 제1 배선 영역(LA1)과 제2 배선 영역(LA2) 각각을 에워쌀 수 있다. 이에 따라, 제1 모듈 홀(MH1)과 제2 모듈 홀(MH2)은 단일의 보상 영역(BA-2)에 동시에 인접할 수 있다. 보상 영역(BA-2)은 블랙 색상을 띤 영역들로 시인되거나, 블랙 색상의 광을 표시할 수 있다.

본 발명에 따르면, 복수의 모듈 홀들(MH1, MH2)에 대하여 단일의 보상 영역(BA-2)을 구비함으로써, 모듈 홀들(MH1, MH2)과 상이한 형상의 보상 영역(BA-2)도 용이하게 형성할 수 있다. 또한, 모듈 홀들(MH1, MH2)의 수에 관계없이 일정한 크기의 보상 영역(BA-2)을 형성할 수 있어, 모듈 홀들(MH1, MH2)의 수가 변화되더라도, 표시 영역(DA)의 설계가 용이하고 안정적으로 이루어질 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

EA: 전자 장치 MH: 모듈 홀
PA: 홀 영역 LA: 배선 영역
BA: 보상 영역

Claims (24)

1. 적어도 하나의 홀이 정의되고, 상기 홀이 정의된 홀 영역, 상기 홀 영역을 에워싸는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 절연 기판;
   상기 표시 영역에 배치된 복수의 화소들;
   상기 표시 영역에 배치되고 상기 화소들에 전기적으로 연결된 주 신호 배선들; 및
   상기 홀 영역에 배치되고 상기 화소들에 전기적으로 연결된 서브 신호 배선들을 포함하고,
   상기 홀 영역은,
   상기 홀을 에워싸고 상기 서브 신호 배선들이 배치된 배선 영역; 및
   평면상에서 상기 배선 영역과 상기 표시 영역 사이에 배치되고, 블랙 색상이 표시되는 보상 영역을 포함하는 표시 패널.
2. 제1 항에 있어서,
   상기 보상 영역에 배치되고 상기 화소들로부터 평면상에서 이격되고 광학적으로 불 투명한 금속 패턴을 더 포함하는 표시 패널.
3. 제2 항에 있어서,
   상기 금속 패턴은 플로팅 전극인 표시 패널.
4. 제2 항에 있어서,
   상기 금속 패턴은 그라운드 전압을 갖는 표시 패널.
5. 제2 항에 있어서,
   상기 금속 패턴은 상기 서브 신호 배선들과 동일한 전압을 갖는 표시 패널.
6. 제2 항에 있어서,
   상기 금속 패턴은 상기 서브 신호 배선들과 동일한 층 상에 배치된 표시 패널.
7. 제6 항에 있어서,
   상기 서브 신호 배선들과 상기 주 신호 배선들은 서로 상이한 층 상에 배치된 표시 패널.
8. 제2 항에 있어서,
   상기 금속 패턴은 상기 서브 신호 배선들과 상이한 층 상에 배치된 표시 패널.
9. 제8 항에 있어서,
   상기 서브 신호 배선들 중 적어도 어느 하나는 상기 주 신호 배선들 중 적어도 어느 하나와 동일한 층 상에 배치된 표시 패널.
10. 제8 항에 있어서,
    상기 금속 패턴은 상기 배선 영역까지 연장되고,
    상기 금속 패턴은 평면상에서 상기 서브 신호 배선들과 중첩하는 표시 패널.
11. 제2 항에 있어서,
    상기 화소들을 커버하는 봉지층을 더 포함하고,
    상기 금속 패턴은 상기 봉지층 상에 배치된 표시 패널.
12. 제1 항에 있어서,
    상기 보상 영역에 배치되고 상기 화소들로부터 평면상에서 이격된 복수의 발광 소자들을 더 포함하는 표시 패널.
13. 제12 항에 있어서,
    상기 발광 소자들 각각은 상기 주 신호 배선들 및 상기 서브 신호 배선들 중 적어도 어느 하나와 전기적으로 연결되고,
    상기 발광 소자들 각각은 블랙 색상의 광을 표시하는 표시 패널.
14. 제12 항에 있어서,
    상기 발광 소자들 각각은 상기 주 신호 배선들 및 상기 서브 신호 배선들로부터 전기적으로 절연된 표시 패널.
15. 제1 항에 있어서,
    상기 절연 기판은 서로 이격된 복수의 홀들을 포함하고,
    상기 홀 영역은 상기 홀들 각각에 중첩하고 서로 이격된 복수의 영역들로 제공되고,
    상기 홀 영역들의 보상 영역들 각각은 상기 홀들 각각의 가장자리를 따라 배치된 표시 패널.
16. 제1 항에 있어서,
    상기 절연 기판은 서로 이격된 복수의 홀들을 포함하고,
    상기 홀 영역은 상기 홀들 모두에 중첩하는 하나의 영역으로 제공되고,
    상기 홀들은 하나의 보상 영역에 의해 에워싸인 표시 패널.
17. 블랙을 표시하는 홀 영역, 및 상기 홀 영역을 에워싸고 전기적 신호에 따라 영상을 표시하는 표시 영역을 포함하고, 상기 홀 영역에 정의된 관통 홀을 포함하는 표시 패널; 및
    상기 표시 패널의 하 측에 배치되고 상기 홀 영역에 중첩하도록 배치된 전자 모듈을 포함하고,
    상기 홀 영역은 상기 관통 홀을 에워싸는 배선 영역, 상기 배선 영역을 에워싸고 상기 배선 영역과 상기 표시 영역 사이에 배치된 보상 영역을 포함하고,
    상기 표시 패널은,
    상기 표시 영역에 배치된 복수의 화소들;
    상기 표시 영역에 배치되고 상기 화소들에 연결된 복수의 주 신호 배선들;
    상기 배선 영역에 배치되고 상기 주 신호 배선들과 연결된 복수의 서브 신호 배선들; 및
    상기 보상 영역에 배치되고 블랙 색상을 표시하는 보상 소자를 포함하는 전자 장치.
18. 제17 항에 있어서,
    상기 보상 소자는 상기 보상 영역을 커버하며 상기 화소들로부터 평면상에서 이격된 금속 패턴을 포함하고,
    상기 금속 패턴은 광학적으로 불 투명한 전자 장치.
19. 제18 항에 있어서,
    상기 금속 패턴은 상기 주 신호 배선들 및 상기 서브 신호 배선들 중 적어도 어느 하나와 평면상에서 중첩하는 전자 장치.
20. 제17 항에 있어서,
    상기 화소들 각각은 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 발광소자를 포함하고,
    상기 보상 소자는 상기 박막 트랜지스터 및 상기 발광 소자의 구성들 중 적어도 어느 하나가 생략된 구조를 가진 전자 장치.
21. 제17 항에 있어서,
    상기 보상 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 제1 전극은 상기 주 신호 배선들 및 상기 서브 신호 배선들로부터 전기적으로 절연된 전자 장치.
22. 제21 항에 있어서,
    상기 제1 전극은 플로팅 패턴인 전자 장치.
23. 제17 항에 있어서,
    상기 보상 소자는 상기 화소들 중 적어도 어느 하나와 동일한 구조를 갖고,
    상기 보상 소자는 블랙 색상의 광을 생성하는 전자 장치.
24. 제17 항에 있어서,
    상기 서브 신호 배선들은 상기 관통 홀의 가장자리의 적어도 일부를 따라 연장된 곡선을 포함하고,
    상기 주 신호 배선들은 직선을 포함하는 전자 장치.

Images