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KR20190071198A - 디지털 엑스레이 검출기용 기판, 이를 포함하는 디지털 엑스레이 검출기 및 제조 방법 - Google Patents

디지털 엑스레이 검출기용 기판, 이를 포함하는 디지털 엑스레이 검출기 및 제조 방법 Download PDF

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KR20190071198A
KR20190071198A KR1020170172010A KR20170172010A KR20190071198A KR 20190071198 A KR20190071198 A KR 20190071198A KR 1020170172010 A KR1020170172010 A KR 1020170172010A KR 20170172010 A KR20170172010 A KR 20170172010A KR 20190071198 A KR20190071198 A KR 20190071198A
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KR
South Korea
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hydrogen barrier
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barrier layer
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Ceased
Application number
KR1020170172010A
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English (en)
Inventor
이영진
장윤경
김진필
이한석
전혜지
한영훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US16/216,978 priority patent/US10802163B2/en
Priority to EP18211914.9A priority patent/EP3499574B1/en
Publication of KR20190071198A publication Critical patent/KR20190071198A/ko
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Abstract

본 발명은 엑스레이 신호를 센싱하는 디지털 엑스레이 검출기용 기판, 검출기 및 이의 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판은 박막 트랜지스터 상에 배치되는 층간절연층 및 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층을 포함한다.

Description

디지털 엑스레이 검출기용 기판, 이를 포함하는 디지털 엑스레이 검출기 및 제조 방법{DIGITAL X-RAY DETECTOR SUBSTRATE, DIGITAL X-RAY DETECTOR AND METHOD OF FABRICATING THEREOF}
본 발명은 엑스레이 신호를 센싱하는 디지털 엑스레이 검출기용 기판, 검출기 및 이의 제조 방법에 관한 기술이다.
현재 의학용으로 널리 사용되고 있는 진단용 엑스레이(X-ray) 검사방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해서는 소정의 필름 인화시간을 거쳐야 했다. 그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터(Thin Film Transistor)를 이용한 엑스레이 검출기(Digital X-ray detector, DXD)가 연구/개발되었다. 상기 엑스레이 검출기(DXD)는 박막 트랜지스터를 스위칭 소자로 사용하여, 엑스레이의 촬영 즉시 실시간으로 결과를 진단할 수 있는 장점이 있다.
일반적으로 엑스레이 검출기는 박막 트랜지스터 어레이 기판의 상부층에 적층되어 있는 비정질 Se(Selenium), 비정질 Se 상에 형성되어 있는 투명전극으로 구성되어 박막트랜지스터의 화소 전극이 Se 층의 전하를 받은 만큼 전류를 감지하여 신호처리 과정을 거치는 직접 방식(Direct type DXD)과 신틸레이터에 의해 X-ray가 가시광선으로 변환되면 상기 가시광선이 핀다이오드에 의해 전기적 신호로 변환되어 일련의 신호처리 과정을 거치는 간접방식(Indirect type DXD)이 있다.
한편, 엑스레이를 검출하기 위해 박막 트랜지스터 어레이 기판을 제공할 수 있으며, 어레이 기판은 픽셀 별로 박막 트랜지스터들이 배치되며, 이들에 연결된 포토 다이오드가 엑스레이를 센싱하는 역할을 제공한다. 포토 다이오드를 생성하는 공정이 박막 트랜지스터(TFT)의 성능을 열화시키는 공정을 포함할 수 있으므로 이를 방지하는 구성과 방법이 필요하다.
본 발명은 엑스레이 검출기용 기판이 제조 공정에서 TFT 열화가 되는 현상을 막는 기판, 검출기 및 이를 제조하는 방법을 제시한다.
본 발명은 공정 과정에서 추가적인 공정 없이 구성 요소를 배치하여 공정 효율을 높이면서도 TFT 열화가 되는 현상을 막는 기판, 검출기 및 이를 제조하는 방법을 제시한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판은 박막 트랜지스터 상에 배치되는 층간절연층 및 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판은 패드 영역의 패드 전극이 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기는 박막 트랜지스터 상에 배치되는 층간절연층 및 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기는 패드 영역의 패드 전극이 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판을 제조하는 방법은 박막 트랜지스터 및 포토 다이오드를 배치한 후, 포토 다이오드 상에 제2보호층을 배치하여 제2보호층 상에 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 수소차단층을 배치하는 단계를 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판을 제조하는 방법은 박막 트랜지스터 상에 배치된 층간절연층 및 제1보호층 상에 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 제1수소차단층 및 상기 화소 영역 중 포토 다이오드 영역에 상기 제1수소차단층과 동일한 물질로 픽셀 전극을 배치하는 단계를 포함한다.
본 발명의 실시예를 적용할 경우 박막 트랜지스터 상에 층간절연층이 배치되며, 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 수소차단층을 배치하여 공정 과정에서 발생하는 수소가 박막 트랜지스터에 침투하지 않음으로 인해 박막 트랜지스터를 보호할 수 있다.
본 발명의 실시예를 적용할 경우 박막 트랜지스터의 배치 이후 보호층들을 배치하는 과정 또는 포토 다이오드를 증착하는 과정에서 발생하는 수소로부터 박막 트랜지스터를 보호할 수 있다.
본 발명의 실시예를 적용할 경우, 패드 전극 또는 픽셀 전극을 구성하는 공정과 수소 차단층을 배치하는 공정을 동시에 진행할 수 있으므로, 공정 효율을 높일 수 있다.
본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다.
도 1은 본 발명의 실시예인 DXD(Digital X-ray Detector)의 기판 영역을 도시하는 도면이다.
도 2는 본 발명의 실시예가 적용되는 디지털 엑스레이 검출기 내의 한 픽셀을 구성하는 TFT 및 PD의 구성을 보여주는 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 의한 제3보호층(PAS3) 증착 전에 수소차단층을 배치한 구조 및 공정을 보여주는 도면이다.
도 6 내지 도 14는 본 발명의 일 실시예에 의한 제2보호층(PAS2)증착 전에 수소차단층을 배치한 구조 및 공정을 보여주는 도면이다.
도 15 내지 도 19는 본 발명의 일 실시예에 의한 도 3 내지 도 5의 공정을 보여주는 도면이다.
도 20 내지 도 22는 본 발명의 일 실시예에 의한 도 6 내지 도 7의 구성을 보여주는 도면이다.
도 23은 수소차단층을 적용하지 않은 경우를 보여주는 도면이다.
도 24는 본 발명의 일 실시예에 의한 수소차단층을 적용한 경우를 보여주는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 실시예인 DXD(Digital X-ray Detector)의 기판 영역을 도시하는 도면이다.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(DXD)(1)은 기판(5), 바이어스 드라이버(10), 게이트 드라이버(20) 및 리드아웃 회로부(30)를 포함하여 구성된다. 엑스레이 검출기(1)는 다수의 트랜지스터들과 광감지부가 배치되는 디지털 엑스레이 검출기용 기판(5)을 포함한다. 각각의 트랜지스터와 광감지부는 하나의 화소부(P)를 구성한다. 또한 기판(5) 상에는 신틸레이터와 같은 광변환부가 배치된다. 뿐만 아니라 DXD(1)는 별도의 제어장치와 연결되어 제어장치의 제어에 따라 리드아웃 회로부(30), 게이트 드라이버(20), 바이어스 드라이버(10)가 제어될 수 있다. 이에 대해서는 후술한다.
기판(5)을 다시 세부적으로 나누면 후술할 베이스 기판(100) 상에 배선들과 박막 트랜지스터, 그리고 광감지부가 배치되는 구성이다. 베이스 기판(100)은 제1방향으로 배치된 다수의 게이트라인, 제2방향으로 배치된 다수의 데이터라인을 포함한다. 베이스 기판(100)은 제1방향 또는 제2방향으로 배치된 다수의 바이어스라인을 포함하며, 다수의 화소 영역을 포함하는 액티브 영역과 액티브 영역의 외곽에 배치되는 패드 영역을 포함한다. 패드 영역은 전술한 게이트 드라이버(20), 리드아웃 회로부(30) 또는 바이어스 드라이버(10)가 전기적으로 접속할 수 있는 패드 전극이 배치될 수 있다. 그리고 패드 전극은 박막 트랜지스터를 배치하는 공정 과정에서 함께 제조될 수 있다.
화소부(P)는 엑스레이 제너레이터로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출 신호로 출력한다. 화소부(P)는 복수의 게이트 배선(GL)과 복수의 데이터 배선(DL)이 교차하는 지점 근처에 매트릭스 형태로 배열된 복수의 광감지 화소를 구비한다. 복수의 게이트 배선(GL)과 복수의 데이터 배선(DL)은 서로 거의 직교하도록 배치될 수 있다. 도 1은 4행 4열로 배치된 16개의 광감지 화소(P)들을 일 예로서 도시하였으나, 본 발명은 이에 한정되지 않으며, 광감지 화소(P)들의 개수는 다양하게 선택될 수 있다.
광감지 화소(P) 각각은 엑스레이를 감지하여 검출 신호, 예를 들어 광검출 전압을 출력하는 광 감지부(PD, Photo Diode)와 광 감지부(PD)로부터 출력된 전기적 신호를 게이트 펄스에 응답하여 전달하는 스위칭 소자로써 박막 트랜지스터(TFT, Tr, Transistor)를 구비한다. 박막 트랜지스터는 화소 영역에서 게이트라인 및 데이터라인의 교차지점에 배치된다. 게이트라인 및 데이터라인에 박막 트랜지스터의 구성요소들(게이트전극 및 액티브층의 도체영역)이 각각 전기적으로 연결된다.
본 발명에 따른 광 감지부(PD)는 엑스레이 제너레이터로부터 방출된 엑스레이를 감지하고, 감지된 신호를 상기 검출 신호로써 출력한다. 광 감지부(PD)는 광전 효과에 의해 입사된 광을 전기적 신호로 변환하는 소자로서, 예를 들면 PIN 다이오드일 수 있다.
트랜지스터(Tr)는 광 감지부(PD)로부터 출력된 검출 신호를 전달하는 스위칭 소자이다. 트랜지스터의 게이트 전극은 게이트 배선(GL)에 전기적으로 연결되고, 소스 전극은 데이터 배선(DL)을 통해서 리드아웃 회로부와 전기적으로 연결된다.
바이어스 드라이버(10)는 복수의 바이어스 라인(BL)들에 연결되어 포토 다이오드들, 즉 광 감지부(PD)에 구동전압을 인가한다. 상기 바이어스 드라이버는 광 감지부에 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
게이트 드라이버(20)는 복수의 게이트라인(GL)들에 연결되며 게이트라인들에 게이트 온 전압 레벨을 갖는 게이트 펄스들을 순차적으로 인가한다. 광감지 화소(P)들의 트랜지스터들은 게이트 펄스에 응답하여 턴-온(turn-on)된다. 트랜지스터가 턴-온되면, 광 감지부(PD)로부터 출력된 검출 신호가 트랜지스터, 및 데이터 배선(DL)을 통해서 리드아웃 회로부(30)로 입력된다.
게이트 드라이버(20)는 IC 형태로 이루어져 화소부(P)의 일 측에 실장되거나 박막 공정을 통해서 화소부(P)와 같은 기판 상에 형성될 수 있다.
다수의 데이터라인에 연결되는 리드아웃 회로부(30)는 게이트 펄스에 응답하여 턴-온된 박막 트랜지스터로부터 출력되는 검출 신호를 데이터라인을 통하여 리드아웃한다. 리드아웃 회로부(30)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광감지 화소(P)로부터 출력되는 검출 신호를 리드아웃한다.
리드아웃 회로부(30)는 검출 신호를 판독하여 소정의 신호 처리 장치로 전달하고, 신호 처리 장치에서 검출 신호를 디지털화하여, 검출 신호를 영상으로 나타낸다. 리드아웃 회로부(30)는 신호 검출부(31) 및 멀티플렉서(32)를 포함할 수 있다. 이 경우, 신호 검출부(31)는 복수의 데이터 배선(DL)과 일대일 대응하는 복수의 증폭부를 포함하고, 각 증폭부는 증폭기(OP), 커패시터(CP) 및 리셋소자(SW)를 포함한다.
도 1의 구성에서 바이어스 드라이버(10), 게이트 드라이버(20), 리드아웃 회로부(30)를 통칭하여 제어회로부라고 한다. 제어회로부의 제어에 의해 트랜지스터 및 광감지부가 제어되고 광감지부가 센싱한 신호를 검출할 수 있다. 제어회로부들과 기판(5) 상의 다양한 배선들을 연결하기 위해 패드(PAD)가 배치될 수 있으며, 패드(PAD)는 배선들의 공정 과정에서 동시에 형성될 수 있다.
도 1의 구성에서 각 화소들(P)은 박막 트랜지스터(TFT)와 포토 다이오드(PD)가 배치된다. 화소들의 크기가 작으므로 TFT 및 PD 사이의 거리는 좁거나 일부 영역이 중첩될 수 있다.
특히, TFT를 옥사이드 기반으로 구성할 경우 수소가 다량 유입되는 공정에서 옥사이드 TFT가 도체화되는 문제가 발생하므로 이를 해결하는 것이 필요하다. 이에, 본 발명의 실시예에서는 디지털 엑스레이 검출기를 구성하는 옥사이드 TFT의 열화를 방지하기 위한 구성요소를 포함시키고자 한다.
이하, 본 발명의 일 실시예에 의하면, 박막 트랜지스터 상에 층간절연층이 배치되며, 층간절연층 상에 제1보호층 및 제2보호층이 배치된다. 그리고 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 수소차단층을 배치하여 공정 과정에서 발생하는 수소가 박막 트랜지스터에 침투하지 않도록 한다. 또한, 패드 영역의 패드 전극은 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하도록 하여, 공정의 편의성을 높일 수 있다.
화소 영역은 트랜지스터 영역과 포토 다이오드 영역으로 구분될 수 있다. 따라서 디지털 엑스레이 검출기용 기판(5)은 제1보호층 상에 배치되어 박막 트랜지스터에 전기적으로 연결되며 포토 다이오드 영역에 각각 배치되는 포토 다이오드들을 다수 포함한다.
도 2는 본 발명의 실시예가 적용되는 디지털 엑스레이 검출기 내의 한 픽셀을 구성하는 TFT 및 PD의 구성을 보여주는 도면이다.
TFT 및 PD가 배치되는 글래스, 또는 PI(Polyimid) 등의 물질을 이용하는 베이스 기판(100) 상에 버퍼층(101)이 배치되며, 버퍼층(10) 위에 옥사이드 TFT를 구성하는 액티브층(110)가 구성된다. 보다 상세히 액티브층(110)은 도체화된 영역(110s, 110d) 및 반도체화된 영역(110a)으로 구성된다. 그리고 반도체화된 영역(110a) 상에 게이트 절연막(Gate Insulator)(115)을 배치하고 또한 도전성 물질을 이용하여 게이트전극(120)을 형성한다. 그리고, 층간 절연층(Interlayer Dielectric)(125)을 배치한다. 층간 절연층은 산화물 층간 절연층(Oxide ILD)을 일 실시예로 한다.
그리고 층간절연층(125)를 일부 식각하여 액티브층(110)의 도체화된 영역(110s, 110d)을 노출시켜 소스/드레인 전극(130: 130s, 130d)을 형성한다. 마찬가지로 소스/드레인 전극(130) 상에 제1보호층(PAS1, Passivation)(135)을 배치하고 소스/드레인 전극(130) 중 일부(130d)를 노출시키는 컨택홀을 형성한다. 이후, 포토 다이오드를 제작하는 공정이 진행된다.
소스/드레인 전극(130) 중 일부(130d)에 연결되는 픽셀전극(140)을 배치하고, 그 위에 포토 다이오드의 일 실시예인 PIN 다이오드(150)를 배치한 후, 바이어스라인과 연결되는 바이어스 전극(160)을 배치한다.
PIN 다이오드(150)의 구성을 살펴보면, 일 실시예로 P(Positive) 반도체층(150a), I(Intrinsic)형 반도체층(150b), N(Negative) 반도체층(150c)을 구성할 수 있다. 본 발명의 다른 실시예에 따르면 P(Positive) 반도체층(150c), I(Intrinsic)형 반도체층(150b), N(Negative) 반도체층(150a)을 구성할 수 있다.
픽셀 전극(140), 포토 다이오드(150), 바이어스전극(160)을 배치한 후 제2보호층, 즉 PAS2(165)를 배치한 후, 바이어스 전극(160)을 노출시키도록 식각한 후, 바이어스라인(170)을 배치한다. 이후 제3보호층(PAS3, 175)을 배치한 후 DXD 기판(5)을 구성하는 베이스 기판(100)의 가장자리에 패드(PAD)를 배치한다. DXD 기판(5)은 TFT 및 포토 다이오드가 각 화소별로 배치된 것을 의미하며, 베이스 기판(100)은 기판(5)을 구성하는 것으로 글래스 또는 폴리이미드와 같은 재료로 구성되는 구성요소를 지시한다.
도 2의 구성은 DXD 기판(5)의 하나의 픽셀을 중심으로 단면을 살펴본 것이다.
도 2에 제시된 바와 같이 TFT를 형성한 후 포토 다이오드를 구성하는 구조, 즉, 옥사이드 TFT 의 픽셀 전극(140) 상부에 PIN 다이오드(150)를 형성하고 있는 구조에서는 다이오드 및 후속공정인 CVD 증착 공정(P층-I층-N층 생성후 PAS2, PAS3 생성)에 의해 TFT의 액티브층(110a)으로 다량의 수소가 유입되게 된다. 수소 유입에 의해 옥사이드 TFT는 도체화 현상이 발생할 수 있다. 따라서, TFT를 형성한 후, 수소의 유입을 차단하는 구조물을 배치할 수 있다.
이하 옥사이드 TFT 공정 이후, IGZO 상부 아일랜드(Island) 형태로 ITO(indium tin oxide) 또는 ITO를 포함한 이중 메탈(Metal)을 적용하여 다이오드 공정으로부터의 수소 침입을 방지하는 수소차단층의 구성을 살펴본다. 이외에도 IZO, 몰리브덴, MoTi, Cu, Ag, Ti, Zr, Th, V, Pd, Ni, Sn 등이 수소차단층을 구성할 수 있다. 아울러 수소차단층은 패드 영역의 패드 구조에도 적용될 수 있다. 이하, TFT를 구성하는 액티브층의 반도체화된 영역의 상부에 수소 침입 방지를 위한 수소차단층이 배치되는 예시들을 살펴본다.
도 3 내지 도 5는 본 발명의 일 실시예에 의한 제3보호층(PAS3) 증착 전에 수소차단층을 배치한 구조 및 공정을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 의한 제3보호층(PAS3) 증착 전에 TFT 상부에 수소 유입을 차단하는 수소차단층을 배치한 도면이다. 후술할 도 15 내지 도 19의 적층 과정이 적용되며 도 19의 A-A'의 단면의 일 실시예이다.
도 2의 구성과 비교하여 제3보호층(PAS3, 175)을 증착하기 전에 ITO를 일 실시예로 하는 수소차단층(210)이 제2보호층(165) 상에 배치된다. 수소차단층(210)은 제3보호층(PAS3, 175)을 증착하기 전에 배치되므로 제3보호층의 공정 과정에서 생성되는 수소를 차단할 수 있다. 일 실시예로, 수소를 함유하는 수소함유 무기막으로 제3보호층(175)을 구성할 경우, 수소가 발생할 수 있다. 즉, 포토 다이오드와 트랜지스터의 신뢰성을 위해 보호층을 무기막으로 사용할 수 있는데, 이러한 무기막이 수소를 함유할 경우, 보호층을 형성하는 공정과정에서 보호층 내의 수소가 방출될 수 있다. 방출된 수소는 박막 트랜지스터의 전극 혹은 도전성 물질과 결합할 수 있으며 이는 박막 트랜지스터의 전기적 특성을 열화시킬 수 있다. 이에, 본 명세서의 수소차단층(210)은 제3보호층을 형성하는 과정에서 보호층을 구성하는 물질 내에 포함된 수소가 발생될 경우 이를 차단하여 박막 트랜지스터의 성능을 높일 수 있다.
도 4는 도 3과 같은 픽셀 구조에서 패드의 구성을 보여주는 도면이다. 앞서 도 1에서 바이어스 드라이버(10) 또는 리드아웃 회로부(30)의 경우 기판(5)에 패드와 접착될 수 있다. 이를 위해 도 4는 기판(100) 의 가장자리인 패드 영역에 배치되는 패드의 구조를 보여준다. 도 3에서 수소차단층(210)을 배치하는 것과 마찬가지로 도 4는 수소차단층(210)과 동일한 공정으로 패드 전극의 최상위층(210p)을 구성한다.
패드 전극(300)의 최상위층(210p)이 수소차단층(도 3의 210)과 동일한 동일한 물질 및 동일한 공정에 의해 생성된다. 도 3의 화소 영역의 공정과 도 4의 패드 영역의 공정은 동시에 진행되므로, 동일한 공정에서 동일한 물질의 구성요소에 대해서 "p"라는 지시문자를 부가한다. 수소차단층(210)과 패드 전극(300)의 최상위층(210p)이 동시에 제조되므로 공정 효율을 높이며, 패드 전극(300) 역시 ITO와 같은 수소차단물질에 의해 보호된다.
보다 상세히 살펴보면, 도 4에서 패드 전극(300)은 도 3의 소스/드레인 전극(130)과 동일한 공정에서 형성되는 제1층(130p), 도 3의 바이어스 라인과 동일한 공정에서 형성되는 제2층(170p), 그리고 도 3의 수소차단층(210)과 동일한 공정에서 형성되는 제3층(210p)으로 구성된다. 그 외 제1보호층(135p), 제2보호층(165p), 제3보호층(175p)에 대해서는 도 3에서 설명한 바와 같다. 따라서, 도 3 및 도 4의 공정을 도 5에서 상세히 살펴본다.
도 5는 본 발명의 일 실시예에 의한 TFT 및 PD를 배치하며 패드를 배치하는 과정을 보여주는 도면이다.
베이스기판(100) 및 버퍼층(101)을 준비한다(S711). 보다 상세히, 베이스 기판(100) 상에 버퍼층(101)을 배치한다. 그리고, 베이스 기판(100) 상에 액티브층(110), 게이트절연막(115), 게이트전극(120)을 배치하고, 소정의 도핑 과정을 통해 액티브층(110)은 도체화된 영역(110s, 110d)과 도체화되지 않은 영역(110a)으로 나뉘어진다. 이후, 층간 절연층(125)을 배치한다(S712). S711 및 S712 공정에서 패드 영역에는 층간절연층(125) 및 버퍼층(101)이 배치되지 않을 수 있다. S712를 정리하면, 베이스기판(100)의 액티브 영역에 각 화소 영역에 대응하여 액티브층(110), 게이트절연막(115), 게이트 전극(120)을 포함하는 하나 이상의 박막 트랜지스터를 각각 배치한 후, 층간 절연층(125)을 배치하는 것을 일 실시예로 한다.
이후 공정들은 화소 영역과 패드 영역을 나누어 살펴본다.
화소 영역에서는 층간 절연층을 일부 식각하여 층간 절연층 상에 소스/드레인 전극(130)을 배치한다(S713a). 식각의 이유는 액티브층(110)의 도체화된 영역들(110s, 110d)과 소스/드레인 전극(130)이 전기적으로 연결될 수 있도록 컨택홀을 생성하기 위함이다. 또한 패드 영역에서는 소스/드레인 전극(130)과 동일한 물질로 패드 전극의 제1층(130p)을 배치한다(S713b).
다음으로 화소 영역에서는 소스/드레인 전극 상에 제1보호층(135)을 배치한 후 소스/드레인 전극(130)의 일부가 노출되도록 식각한다(S714a). 동일한 공정 속에서 패드 영역에서는 제1보호층(135p)을 배치한 후 패드 전극의 제1층(130p)이 노출되도록 식각한다(S714b).
다음으로 화소 영역에 대응하여 픽셀 전극(140), PIN 다이오드(150), 바이어스 전극(160)을 배치한다(S715a). 즉, 제1보호층(135) 상의 화소 영역에 대응하여 포토 다이오드의 구성요소들(140, 150, 160)을 배치한다.
이후 포토 다이오드 상에 제2보호층을 배치 후 식각하는 공정이 화소 영역 및 패드 영역에서 진행된다. 즉, 제2보호층(165)이 배치된 후, 바이어스 전극(160)이 노출되도록 식각한다(S716a). 동일한 공정 속에서 패드 영역에서는 제2보호층(165p)을 배치한 후 패드 전극의 제1층(130p)이 노출되도록 식각한다(S716b).
이후 화소 영역에서는 바이어스 라인이 배치되며(S717a) 패드 영역에서는 바이어스 라인과 동일한 물질로 패드 전극의 제1층(130p) 상에 제2층(170p)이 배치된다(S717b).
또한, 화소 영역에서는 TFT 영역(트랜지스터 영역)에 대응하여, 보다 상세하게는 액티브층(110) 또는 액티브층(110)의 도체화되지 않은 영역(110a)에 대응하여 수소 투입 방지를 위해 수소차단층(210)을 배치한다(S718a). 공정 과정에서 액티브층(110) 보다 넓은 영역에 수소 차단층(210)이 배치될 수 있다.
그리고 동일한 공정(수소차단층의 배치 공정) 속에서 베이스 기판(100)의 액티브 영역의 외곽인 패드 영역에서는 수소차단층과 동일한 물질을 상기 패드 영역의 패드 전극 상에 배치하는 공정이 진행된다. 일 실시예로, 수소차단층(210)과 동일한 물질로 패드 전극의 제2층(170p) 상에 제3층(210p)을 배치한다(S718b).
이후 화소 영역에서는 수소차단층(210) 위에 제3보호층(175)을 배치 후 바이어스 라인이 노출되도록 식각하며(S719a), 패드 영역에서는 제3보호층(175p) 배치 후 제3층(170p)이 노출되도록 식각한다(S719b).
화소 영역의 수소차단층(210)은 TFT 내에 유입하는 수소를 차단한다. 동일한 공정 과정에서 패드전극(300)의 제3층(210p)은 패드 전극을 구성하는 메탈의 부식을 차단한다. 이를 위해 ITO를 수소차단층(210) 및 패드전극(300)의 제3층(210p)으로 사용할 수 있다. 수소차단층(210)을 배치하는 과정에서 패드 전극 최상층(210p)도 함께 배치하므로 공정 효율을 높이면서도 트랜지스터에 유입하는 수소를 차단할 수 있다.
도 6 내지 도 14는 본 발명의 일 실시예에 의한 제2보호층(PAS2)증착 전에 수소차단층을 배치한 구조 및 공정을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 의한 제2보호층(PAS2) 증착 전에 TFT 상부에 수소 유입을 차단하는 수소차단층을 배치한 도면이다.
도 2의 구성과 비교하여 제2보호층(PAS2, 165)을 증착하기 전에 ITO를 일 실시예로 하는 수소차단층(220)이 배치된다. 수소차단층(220)은 제2보호층(PAS2, 165)을 증착하기 전에 제1보호층(135) 상에 배치되므로 PIN 다이오드(150)의 공정 과정, 제2보호층(165)의 공정 과정, 제3보호층(175)의 공정과정에서 생성되는 수소를 차단할 수 있다. 또한, 수소차단층(220)과 동일한 공정 과정에서 동일한 물질(일 실시예로 ITO)로 픽셀 전극(640)을 배치함으로써 공정 효율을 높일 수 있다. 즉, 제1보호층(135) 상에 수소차단층(220)과 동일한 물질 및 동일한 공정에 의해 생성된 층이 픽셀 전극(640)을 구성할 수 있다.
도 7은 도 6과 같은 픽셀 구조에서 패드의 구성을 보여주는 도면이다. 패드 전극은 박막 트랜지스터와 포토 다이오드를 연결하는 소스/드레인 전극(130)과 동일한 물질 및 동일한 공정에 의해 생성된 제1층(130p)과, 수소차단층(220)과 동일한 물질 및 동일한 공정에 의해 생성된 제2층(220p), 그리고 바이어스 라인(170)과 동일한 물질 및 동일한 공정에 의해 생성된 제3층(170p)을 포함한다. 그리고 선택적으로 제4층(310)을 포함한다.
도 4, 도 7, 그리고 후술할 도 10 및 도 13의 패드 영역의 공정 과정을 살펴보면, 액티브 영역의 박막 트랜지스터 및 포토 다이오드를 배치하는 공정 과정과 연계하여 동일한 물질들이 패드 전극을 구성하므로 공정상의 효율을 높일 수 있다.
도 7은 기판(100) 의 가장자리인 패드 영역에 배치되는 패드의 구조를 보여준다. 도 6에서 수소차단층(220)을 배치하는 것과 마찬가지로 도 7은 도 6의 수소차단층(220) 및 픽셀전극(640)과 동일한 공정으로 패드 전극의 한 층을 220p와 같이 구성한다. 도 6의 화소 영역의 공정과 도 7의 패드 영역의 공정은 동시에 진행되므로, 동일한 공정에서 동일한 물질의 구성요소에 대해서 "p"라는 지시문자를 부가한다. 도 7에서는 선택적으로 패드영역의 패드전극(300)의 최상층에 별도의 ITO물질로 제4층(310)을 배치할 수 있다.
보다 상세히 살펴보면, 도 7에서 패드 전극(300)은 도 6의 소스/드레인 전극(130)과 동일한 공정에서 형성되는 제1층(130p), 도 6의 수소차단층(220) 및 픽셀전극(640)과 동일한 공정에서 형성되는 제2층(220p), 도 6의 바이어스 라인과 동일한 공정에서 형성되는 제3층(170p), 그리고 선택적으로 ITO를포함하는 제4층(310)으로 구성된다. 그 외 제1보호층(135p), 제2보호층(165p), 제3보호층(175p)에 대해서는 도 3 및 도 6에서 설명한 바와 같다.
도 8은 본 발명의 일 실시예에 의한 수소차단층을 이중으로 배치한 도면이다. 도 6과 전체 구성은 동일하며, 다만 수소차단층(220)이 ITO를 포함하는 제1층(220a) 및 도전성 메탈을 포함하는 제2층(220b)을 포함한다. 픽셀전극(640) 역시 마찬가지로 ITO를 포함하는 제1층(640a) 및 도전성 메탈을 포함하는 제2층(640b)을 포함한다. 제1층(640a) 및 제2층(640b)의 적층 순서는 도면과 다르게 변경될 수 있다. 예를 들어 도전성 메탈이 하부층을 구성하고 ITO가 상부층을 구성할 수 있다.
도 8과 같은 이중층 구조에서 수소차단 효율을 높이면서, 픽셀 전극(640)에서는 도전성 메탈을 포함하므로 전기적인 효과를 높일 수 있다. 또한, 수소차단층(220) 역시 도전성 메탈(220b)을 포함하여 픽셀 전극(640)과 동일한 공정에서 배치되므로 공정 효율을 높일 수 있다.
도 9는 본 발명의 다른 실시예에 의한 수소차단층을 한층으로 배치하되, 픽셀전극은 이중으로 배치한 도면이다. 도 6과 같은 수소차단층(220)의 구성 및 도 8과 같은 이중층인 픽셀전극의 구성(640a, 640b)을 확인할 수 있다.
도 9와 같은 단일층-이중층 구조는 수소차단 효율을 높이면서, 픽셀 전극(640)에서는 도전성 메탈을 포함하므로 전기적인 효과를 높일 수 있다.
도 8 및 도 9는 수소차단층을 하나의 층 또는 이중층으로 하며, 픽셀전극은 이중층으로 하는 구성을 제시하였다. 이에 대응하는 패드 전극은 도 7과 같이 수소차단층 만을 포함시킬 수도 있으나 픽셀 전극과 같은 이중층으로 구성될 수도 있다. 이에 대해 도 10에서 보다 상세히 살펴본다.
도 10은 도 8 및 도 9와 같은 픽셀 구조에서 패드의 구성을 보여주는 도면이다. 도 10은 기판(100) 의 가장자리인 패드 영역에 배치되는 패드의 구조를 보여준다. 도 8, 도 9에서 수소차단층(220) 및 픽셀전극(640)을 배치하는 것과 마찬가지로 동일한 공정에서 패드 전극의 한 층을 640pa, 640pb와 같이 구성한다. 도 8, 9의 화소 영역의 공정과 도 10의 패드 영역의 공정은 동시에 진행되므로, 동일한 공정에서 동일한 물질의 구성요소에 대해서 "p"라는 지시문자를 부가한다. 도 10에서는 선택적으로 패드영역의 패드전극(300)의 최상층에 별도의 ITO물질로 제4층(310)을 배치할 수 있다.
보다 상세히 살펴보면, 도 10에서 패드 전극(300)은 도 8, 9의 소스/드레인 전극(130)과 동일한 공정에서 형성되는 제1층(130p), 도 8, 9의 수소차단층(220) 및 픽셀전극(640)과 동일한 공정에서 형성되는 제2층(640pa. 640pb), 도 8, 9의 바이어스 라인과 동일한 공정에서 형성되는 제3층(170p), 그리고 선택적으로 ITO를 포함하는 제4층(310)으로 구성된다. 그 외 제1보호층(135p), 제2보호층(165p), 제3보호층(175p)에 대해서는 전술한 바와 같다. 도 10은 도 7과 달리 제2층(640pa. 640pb)이 두 개의 물질로 된 이중층으로 구성됨을 보여준다.
이하, 도 6 내지 도 10에 관한 공정을 살펴본다.
도 11은 본 발명의 일 실시예에 의한 제2보호층에 수소차단층을 배치하는 공정을 보여주는 도면이다. 베이스기판(100) 및 버퍼층(101)을 준비한다(S721). 보다 상세히, 베이스 기판(100) 상에 버퍼층(101)을 배치한다. 베이스 기판(100) 상에 액티브층(110), 게이트절연막(115), 게이트전극(120)을 배치하고, 소정의 도핑 과정을 통해 액티브층(110)은 도체화된 영역(110s, 110d)과 도체화되지 않은 영역(110a)으로 나뉘어진다.
이후, 층간 절연층(125)을 배치한다(S722). S721 및 S722 공정에서 패드 영역에는 층간절연층(125) 및 버퍼층(101)이 배치되지 않을 수 있다. S722를 정리하면, 베이스기판(100)의 액티브 영역에 각 화소 영역에 대응하여 액티브층(110), 게이트절연막(115), 게이트 전극(120)을 포함하는 하나 이상의 박막 트랜지스터를 각각 배치한 후, 층간 절연층(125)을 배치하는 것을 일 실시예로 한다.
이후 공정들은 화소 영역과 패드 영역을 나누어 살펴본다.
화소 영역에서는 층간 절연층을 일부 식각하여 소스/드레인 전극(130)을 배치한다(S723a). 식각의 이유는 액티브층(110)의 도체화된 영역들(110s, 110d)과 소스/드레인 전극(130)이 전기적으로 연결될 수 있도록 컨택홀을 생성하기 위함이다. 또한 패드 영역에서는 소스/드레인 전극(130)과 동일한 물질로 패드 전극의 제1층(130p)을 배치한다(S723b).
다음으로 화소 영역에서는 제1보호층(135)을 배치한 후 소스/드레인 전극(130)의 일부가 노출되도록 식각한다(S724a). 동일한 공정 속에서 패드 영역에서는 제1보호층(135p)을 배치한 후 패드 전극의 제1층(130p)이 노출되도록 식각한다(S724b).
다음으로 수소차단층을 배치한다. 즉, 화소 영역에서는 제1보호층(135) 상에 TFT 영역(트랜지스터 영역)에 대응하여 수소차단층을 배치하고, 또한 포토 다이오드영역에 대응하여 픽셀 전극을 배치한다(S725a). 이때, 도 6에서 살펴본 바와 같이 수소차단층(220) 및 픽셀전극(640)을 ITO 하나의 물질로 배치할 수 있다.
또한, 도 8에서 살펴본 바와 같이 수소차단층(220) 및 픽셀전극(640)을 각각 ITO(220a, 640a) 및 도전성 메탈(220b, 640b)로 배치할 수 있다. 또한, 도 9에서 살펴본 바와 같이 수소차단층(220)은 하나의 층으로, 픽셀전극(640)은 두 개의 층(640a, 640b)으로 배치할 수 있다. 이때, 수소차단층(220) 및 픽셀전극의 제1층(640a)은 ITO로 배치하고, 픽셀전극의 제2층(640b)은 도전성 메탈로 배치할 수 있다.
정리하면, S725a는 제1보호층(135) 상의 화소 영역 중 박막 트랜지스터에 대응하는 트랜지스터 영역에 수소차단층(220) 및 화소 영역 중 포토 다이오드 영역에 수소차단층(220)과 동일한 물질로 픽셀 전극(640)을 배치하는 공정이다.
한편, S725a와 동일한 공정 속에서 패드 영역은 화소 영역의 수소차단층(220) 또는 픽셀 전극(640)과 동일한 물질로 패드 전극의 제1층(130p) 상에 제2층을 배치한다(S725b). 즉, 수소차단층(220)과 동일한 물질을 패드 영역의 패드 전극 상에 배치하여, 패드 전극을 효율적으로 배치할 수 있다.
도 6의 실시예에 대응할 경우에는 하나의 ITO가 패드전극의 제2층(220p)을 구성할 수 있다. 또는 도 10과 같이 픽셀전극(640)의 이중층(640a, 640b)이 그대로 패드전극의 제2층(640pa. 640pb)를 구성할 수 있다.
다음으로 화소 영역에서만 PIN 다이오드(핀 층)(150) 및 바이어스 전극(160)을 배치한다(S726a).
이후 포토 다이오드 상에 제2보호층을 배치 후 식각하는 공정이 화소 영역 및 패드 영역에서 진행된다. 즉, 제2보호층(165)이 배치된 후, 바이어스 전극(160)이 노출되도록 식각하여 컨택홀을 배치한다(S727a). 동일한 공정 속에서 패드 영역에서는 제2보호층(165p)을 배치한 후 패드 전극의 제2층(도 7의 220p 또는 도 10의 640p)이 노출되도록 식각한다(S727b).
이후 화소 영역에서는 바이어스 라인이 배치되며(S728a) 패드 영역에서는 바이어스 라인과 동일한 물질로 패드 전극의 제2층 상에 제3층(170p)이 배치된다(S728b). 제2보호층(165)상에 컨택홀을 배치하여 바이어스 전극(160)의 일부가 노출되며, 바이어스 라인은 포토 다이오드의 바이어스 전극(160)에 전기적으로 연결되도록 배치된다.
그리고 화소 영역에서는 TFT 영역에 대응하여, 보다 상세하게는 액티브층(110) 또는 액티브층(110)의 도체화되지 않은 영역(110a)에 대응하는 수소 투입 방지를 위해 수소차단층(210)을 배치한다(S728a). 한편, 선택적으로 패드 영역의 패드 전극의제3층(170p) 상에 제4층(310)을 배치할 수 있다(S729b)
이후 화소 영역에서는 제3보호층(175) 배치 후 바이어스 라인이 노출되도록 식각하며(S730a), 패드 영역에서는 제3보호층(175p) 배치 후 제4층(310)이 노출되도록 식각한다(S730b). S730b에서 S729b 단계를 수행하지 않은 경우 제3층(170p)이 노출되도록 식각한다.
화소 영역의 수소차단층(220)은 TFT 내에 유입하는 수소를 차단한다. 수소차단층(220)은 제1보호층(PAS1, 135) 상에 배치되므로, 이후 공정인 PIN 다이오드의 형성(150)과 제2보호층(165), 제3보호층(175)을 생성하는 과정에서 발생하는 수소가 TFT로 유입하지 않도록 차단한다. 그 결과 TFT의 열화를 방지할 수 있다.
도 6 내지 도 11을 살펴보면, 픽셀 전극을 증착하는 공정에서 TFT 상부에 아일랜드(island) 형태로 ITO층을 수소차단층(220)으로 형성한다. 이때, 이 때, 픽셀 전극 및 수소차단층은 은 도 6과 같이 ITO가 단독으로 사용될 수도 있고, 도 8과 같이 ITO를 포함하며 다른 도전성 메탈이 배치되는 이중 혹은 삼중층을 일 실시예로 한다. 또한, 도 9와 같이, 픽셀 전극에는 이중 메탈로 사용하되, 공정 추가(마스크를 ITO 및 그 외 도전성 메탈을 분리하는 등의 추가)를 통해 수소차단층에 대응하는 TFT 상부에는 ITO만 남기는 구조가 될 수도 있다.
도 12는 본 발명의 또다른 실시예에 의한 제1보호층 및 제2보호층에 각각 수소차단층을 배치하는 구조이다. 도 12는 도 6과 비교할 때, 다른 구성요소는 동일하다. 다만, 제1보호층(135) 상에 제1수소차단층(220)이 배치되고, 제2보호층(165) 상에 제2수소차단층(230)이 배치된 구조이다. 물론, 제1수소차단층(220)과 픽셀전극(640)은 도 8 및 도 9에서 살펴본 실시예를 적용할 수 있다.
도 13은 도 12의 화소 영역에 대응하는 패드 영역의 구조를 제시하는 도면이다. 도 13은 기판(100) 의 가장자리인 패드 영역에 배치되는 패드의 구조를 보여준다. 도 12에서 제1수소차단층(220) 및 제2수소차단층(230)을 배치하는 것과 마찬가지로 도 13은 도 12의 제1수소차단층(220) 및 픽셀전극(640)과 동일한 공정으로 패드 전극의 한 층을 220p와 같이 구성한다. 즉, 제1수소차단층(220)과 동일한 물질 및 동일한 공정에 의해 생성된 층(220p)이 패드 전극(300)에 포함된다. 그리고 제2수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층(230p) 역시 패드 전극(300)에 포함된다.
도 12 및 도 13을 살펴보면, 이중으로 수소차단층들(220, 230)이 배치되므로 수소차단율을 높일 수 있다. 또한, 동일한 공정 하에 패드전극(300)에 수소차단층들(220, 230)과 동일한 물질의 층들이 배치되며, 특히 패드전극(300)의 최상위층으로 제2수소차단층(230)과 동일한 물질(예를 들어 ITO)이 배치되므로 패드 전극(300)을 보호할 수 있다.
이중의 수소차단층, 예를 들어 제1보호층(135)의 화소 영역 중 트랜지스터 영역에 배치되는 제1수소차단층(220)과 제2보호층(165)의 화소 영역 중 트랜지스터 영역에 배치되는 제2수소차단층(230)은 트랜지스터 영역의 상부에서 투입되는 수소를 이중으로 차단하여 트랜지스터의 열화를 방지할 수 있다.
그리고 도 12의 제2수소차단층(230)과 동일한 물질을 동일한 공정을 통해 패드 전극의 또 다른 한층을 230p와 같이 구성한다. 도 12의 화소 영역의 공정과 도 13의 패드 영역의 공정은 동시에 진행된다. 동일한 공정에서 동일한 물질의 구성요소에 대해서 "p"라는 지시문자를 부가한다. 패드 전극(300)은 이중의 수소 차단층(220, 230) 형성 과정에서 동일한 공정 상에서 배치되므로 공정 효율을 높일 수 있다. 가장 최상층에 ITO가 배치되므로 추가적인 공정 없이도 패드 전극을 보호할 수 있다.
보다 상세히 살펴보면, 도 13에서 패드 전극(300)은 도 12의 소스/드레인 전극(130)과 동일한 공정에서 형성되는 제1층(130p), 도 12의 제1수소차단층(220) 및 픽셀전극(640)과 동일한 공정에서 형성되는 제2층(220p), 도 12의 바이어스 라인과 동일한 공정에서 형성되는 제3층(170p), 그리고 도 12의 제2수소차단층(230)과 동일한 공정에서 형성되는 제4층(230p)으로 구성된다. 그 외 제1보호층(135p), 제2보호층(165p), 제3보호층(175p)에 대해서는 전술한 바와 같다.
도 14는 본 발명의 일 실시예에 의한 공정 과정을 보여주는 도면이다. 전체 공정은 도 11과 동일하다. 다만, 도 11의 S725a, S725b, S729b와 차이점이 있으므로, 이들에 대해서만 새롭게 S725c, S725d 및 S729d로 넘버링하며 S729c를 새로이 추가하였다.
S725c에 도시된 바와 같이 제1수소차단층(220)을 배치한다. 즉, 화소 영역에서는 제1보호층(135) 상에 TFT영역에 대응하여 제1수소차단층(220)을 배치하고, 또한 포토 다이오드영역에 대응하여 픽셀 전극을 배치한다(S725c). 이때, 도 12에서 살펴본 바와 같이 수소차단층(220) 및 픽셀전극(640)을 ITO 하나의 물질로 배치할 수 있다.
또한, 도 8에서 살펴본 바와 같이 수소차단층(220) 및 픽셀전극(640)을 각각 ITO(220a, 640a) 및 도전성 메탈(220b, 640b)로 배치할 수 있다. 또한, 도 9에서 살펴본 바와 같이 수소차단층(220)은 하나의 층으로, 픽셀전극(640)은 두 개의 층(640a, 640b)으로 배치할 수 있다. 이때, 수소차단층(220) 및 픽셀전극의 제1층(640a)은 ITO로 배치하고, 픽셀전극의 제2층(640b)은 도전성 메탈로 배치할 수 있다.
한편, 도 14의 S725c와 동일한 공정 속에서 패드 영역은 화소 영역의 제1수소차단층(220) 또는 픽셀 전극(640)과 동일한 물질로 패드 전극의 제1층(130p) 상에 제2층을 배치한다. 도 12의 실시예에 대응할 경우에는 하나의 ITO가 패드전극의 제2층(220p)을 구성할 수 있다. 또는 도 10과 같이 픽셀전극(640)의 이중층(640a, 640b)이 그대로 패드전극의 제2층(640pa. 640pb)를 구성할 수 있다.
그리고 화소 영역에서는 TFT 영역에 대응하여, 보다 상세하게는 액티브층(110) 또는 액티브층(110)의 도체화되지 않은 영역(110a)에 대응하는 수소 투입 방지 영역를 위해 제2수소차단층(230)을 배치한다(S729c). 그리고 동일한 공정 속에서 패드 영역에서는 제2수소차단층(230)과 동일한 물질로 패드 전극의 제3층(170p) 상에 제4층(230p)을 배치한다(S729d).
전술한 공정 과정들에서 포토 다이오드와 트랜지스터의 신뢰성을 위해 보호층을 무기막으로 사용할 수 있다. 특히 포토 다이오드 상에 배치되는 제2보호층(165(에 대해 무기막(SiO2, SiNx)을 사용할 수 있다. 이는 고온으로 보호층을 증착하는 공정(Passivation 증착) 혹은 고온으로 열처리하는 경우 (Passivation 고온 열처리)에 무기막을 배치하여 소자 신뢰성 확보 할 수 있다.
도 15 내지 도 19는 본 발명의 일 실시예에 의한 도 3 내지 도 5의 공정을 보여주는 도면이다. 설명의 편의를 위해 두 개의 게이트라인(GLm, GL(m+1)) 및 두 개의 데이터라인(DLn, DL(n+1))이 교차하는 4개의 화소 영역에서 적층되는 과정을 보여주며 각 화소 영역에서 적층되는 구성요소는 동일하다. 설명의 편의를 위해 층간절연층 및 다수의 보호층은 도시하지 않았으며, 이들 절연층 및 보호층들 하에 배치되는 구성요소들은 그대로 도시하였다.
도 15는 액티브층(110a, 110s, 110d)이 배치되고 게이트라인(GLm, GL(m+1)) 및 게이트전극(120)이 배치된 후 도핑 등의 과정을 통해 액티브층(110a, 110s, 110d)의 일부(110s, 110d)가 도체화된 결과이다. 그 뒤에 층간절연층(125)이 배치된 후(도 15에는 미도시) 도 16과 같이 데이터라인(DLn, DL(n+1))이 배치되며 또한 소스 및 드레인 전극(130s, 130d)이 액티브층의 도체화된 영역(110s, 110d)과 전기적으로 연결된 상태를 보여준다.
이후 제1보호층(135)을 배치한 후(도 16에는 미도시) 도 17과 같이 픽셀 전극(140)을 배치한다. 픽셀전극(140)은 소스 및 드레인 전극(130s, 130d)과 동일한 물질을 이용할 있다. 도 18은 픽셀 전극(140) 위에 포토 다이오드의 PIN층 및 바이어스 전극(160)을 배치한 형태이다. 이후, 제2보호층(165)을 배치한 후(도 18에는 미도시) 바이어스 라인(BLn, BL(n+1))이 배치되며, 또한 수소차단층(210)이 트랜지스터 영역에 대응하여 배치된다. 도 19의 A-A' 단면은 도 3에서 살펴보았다.
도 20 내지 도 22는 본 발명의 일 실시예에 의한 도 6 내지 도 7의 구성을 보여주는 도면이다. 도 15 내지 도 19와 동일한 구성요소에 대해서는 도 15 내지 도 19의 구성요소들을 참조한다.
도 15 및 도 16에서 살펴본 바와 같이 트랜지스터 및 데이터라인(DLn, DL(n+1))이 배치되며 또한 소스 및 드레인 전극(130s, 130d)이 배치된 상태에서 도 20을 살펴본다.
도 20에서 픽셀 전극(640)과 수소차단층(220)을 동일한 공정에서 배치한다. 여기서 픽셀 전극(640)과 수소차단층(220)은 ITO만을 포함할 수도 있고 도 8에서 살펴본 바와 같이 이중층으로 구성될 수도 있다. 이후, 도 21은 픽셀 전극(640) 위에 포토 다이오드의 PIN층 및 바이어스 전극(160)을 배치한 형태이다.
이후, 도 22와 같이 제2보호층(165)을 배치한 후(도 22에는 미도시) 바이어스 라인(BLn, BL(n+1))이 배치된다. 도 22의 B-B' 단면은 도 6에서 살펴보았다. 또한 수소차단층을 이중으로 배치할 경우 수소차단층(220) 위에 도 19에서 살펴본 바와 같은 방식으로 수소차단층(도 12의 230을 일 실시예)을 배치할 수 있다. 이중으로 수소차단층을 배치하는 것은 도 12에서 살펴본 바와 같이, 제1수소차단층(220)을 배치한 후 그에 대응하는 위치에 제2수소차단층(230)을 배치하는 것을 일 실시예로 한다.
종래에 a-Si 적용 DXD의 구조에서는 다이오드를 배치하는 후속 공정에 의한 소자 열화 발생이 없었으나 옥사이드 TFT를 적용할 경우, CVD를 사용하는 다이오드 공정 (PIN층, 제2보호층(PAS2), 제3보호층(PAS3)) 진행 시, 수소가 액티브층(Active Layer)으로 침투하여 소자의 열화를 발생시켜 도체화가 발생하였다. 본 발명을 적용할 경우 수소차단층에 의해 이러한 도체화 현상이 방지됨으로 인해 트랜지스터의 열화를 방지한다.
도 23은 수소차단층을 적용하지 않은 경우를 보여주는 도면이다. 게이트전극의 전압(Gate Voltage)과 무관하게 드레인 전극 쪽에 전류가 흐르는 현상(Drain Current)을 확인할 수 있다.
도 24는 본 발명의 일 실시예에 의한 수소차단층을 적용한 경우를 보여주는 도면이다. 게이트전극의 전압(Gate Voltage)에 따라 드레인 전극 쪽에 전류가 흐르는 것(401 지시)을 확인할 수 있다.
본 발명을 적용할 경우, TFT 상부 ITO를 배치함으로써, 공정상 유입될 수 있는 수소를 차단하여 소자 열화를 방지할 수 있다. TFT 상부에 배치되는 다이오드 공정과정에서 윈도우(Window)를 넓힐 수 있다. 즉, PIN 다이오드 공정의 윈도우와 TFT 상부에 적용되는 보호층(Passivation)(SiON, SiNx, ...)의 공정에서의 윈도우를 넓힐 수 있다.
전술한 실시예들과 같이 ITO를 포함하는 수소차단층을 IGZO 상부에 TFT영역에 대응하여 배치할 경우PIN 다이오드와 보호층을 증착하는 과정에서 유입되는 수소를 차단하므로, 수소가 TFT에 미치는 영향성을 저감시킬 수 있다. 수소차단층은 아일랜드 방식으로 배치할 수도 있고, 인접한 화소 영역의 다른 수소차단층과 전기적으로 연결될 수도 있다. 예를 들어, 각 화소 별로 배치되는 수소차단층이 인접한 화소의 수소차단층과 전기적으로 연결될 수도 있다. 예를 들어, 도 22에세 220으로 지시되는 4개의 수소차단층들 중에서 인접한 화소의 수소차단층들과 전기적으로 연결될 수 있는 것을 의미한다.
본 발명의 실시예들을 정리하면 다음과 같다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판은 박막 트랜지스터 상에 배치되는 층간절연층 및 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판은 패드 영역의 패드 전극이 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기는 박막 트랜지스터 상에 배치되는 층간절연층 및 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 제1보호층 또는 제2보호층 중 어느 하나 이상에서 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기는 패드 영역의 패드 전극이 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판을 제조하는 방법은 박막 트랜지스터 및 포토 다이오드를 배치한 후, 포토 다이오드 상에 제2보호층을 배치하여 제2보호층 상에 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 수소차단층을 배치하는 단계를 포함한다.
본 발명의 일 실시예에 의한 디지털 엑스레이 검출기용 기판을 제조하는 방법은 박막 트랜지스터 상에 배치된 층간절연층 및 제1보호층 상에 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 제1수소차단층 및 상기 화소 영역 중 포토 다이오드 영역에 상기 제1수소차단층과 동일한 물질로 픽셀 전극을 배치하는 단계를 포함한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
1: 디지털 엑스레이 검출기
100: 베이스 기판
210, 220, 230: 수소차단층
140, 640: 픽셀전극
300: 패드전극

Claims (20)

  1. 제1방향으로 배치된 다수의 게이트라인, 제2방향으로 배치된 다수의 데이터라인 및 상기 제1방향 또는 제2방향으로 배치된 다수의 바이어스라인을 포함하며, 다수의 화소 영역을 포함하는 액티브 영역과 상기 액티브 영역의 외곽에 배치되는 패드 영역을 포함하는 베이스 기판;
    상기 화소 영역에서 상기 게이트라인 및 상기 데이터라인의 교차지점에 배치된 다수의 박막 트랜지스터들;
    상기 박막 트랜지스터 상에 배치되는 층간절연층 및 상기 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 상기 제1보호층 또는 제2보호층 중 어느 하나 이상에서 상기 박막 트랜지스터 상의 트랜지스터 영역에 대응하여 배치된 수소차단층;
    상기 화소 영역에서 상기 제1보호층 상에 배치되어 상기 박막 트랜지스터에 전기적으로 연결되며 포토 다이오드 영역에 각각 배치되는 다수의 포토 다이오드들을 포함하며,
    상기 패드 영역의 패드 전극은 상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는, 디지털 엑스레이 검출기용 기판.
  2. 제1항에 있어서,
    상기 수소차단층은 상기 제2보호층 상에 배치되며,
    상기 패드 전극의 최상위층이 상기 수소차단층과 동일한 동일한 물질 및 동일한 공정에 의해 생성된 층인, 디지털 엑스레이 검출기용 기판.
  3. 제1항에 있어서,
    상기 수소차단층은 상기 제1보호층 상에 배치되며,
    상기 제1보호층 상에 배치되는 상기 포토 다이오드의 픽셀 전극은 상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는, 디지털 엑스레이 검출기용 기판.
  4. 제3항에 있어서,
    상기 수소차단층 및 상기 픽셀 전극은 ITO를 포함하는 제1층; 및
    도전성 메탈을 포함하는 제2층을 포함하는, 디지털 엑스레이 검출기용 기판.
  5. 제3항에 있어서,
    상기 수소차단층은 ITO를 포함하며,
    상기 픽셀 전극은 상기 ITO를 포함하는 제1층 및 도전성 메탈을 포함하는 제2층을 포함하는, 디지털 엑스레이 검출기용 기판.
  6. 제3항에 있어서,
    상기 패드 전극은
    상기 박막 트랜지스터와 상기 포토 다이오드를 연결하는 소스/드레인 전극과 동일한 물질 및 동일한 공정에 의해 생성된 제1층;
    상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 제2층; 및
    상기 바이어스 라인과 동일한 물질 및 동일한 공정에 의해 생성된 제3층을 포함하는, 디지털 엑스레이 검출기용 기판.
  7. 제3항에 있어서,
    상기 제1보호층 상에 배치되는 상기 수소차단층은 제1수소차단층이며,
    상기 제2보호층 상에 제2수소차단층이 배치되며,
    상기 패드 영역의 패드 전극은
    상기 제1수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층 및
    상기 제2수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는, 디지털 엑스레이 검출기용 기판.
  8. 제1방향으로 배치된 다수의 게이트라인, 제2방향으로 배치된 다수의 데이터라인 및 상기 제1방향 또는 제2방향으로 배치된 다수의 바이어스라인을 포함하며, 다수의 화소 영역을 포함하는 액티브 영역과 상기 액티브 영역의 외곽에 배치되는 패드 영역을 포함하는 베이스 기판과, 상기 화소 영역에서 상기 게이트라인 및 상기 데이터라인의 교차지점에 각각 배치되는 다수의 박막 트랜지스터들과, 상기 박막 트랜지스터 상에 배치되는 층간절연층 및 상기 층간절연층 상에 제1보호층 및 제2보호층이 배치되며, 상기 제1보호층 또는 제2보호층 중 어느 하나 이상에서 상기 박막 트랜지스터가 배치된 트랜지스터 영역에 대응하여 배치된 수소차단층과, 상기 화소 영역에서 상기 제1보호층 상에 배치되어 상기 박막 트랜지스터에 전기적으로 연결되며 포토 다이오드 영역에 각각 배치되는 다수의 포토 다이오드들을 포함하며, 상기 패드 영역의 패드 전극은 상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는 기판; 및
    상기 게이트라인에 연결되는 게이트 드라이버와, 상기 데이터라인에 연결되는 리드아웃 회로부와 상기 바이어스라인에 연결되는 바이어스 드라이버를 포함하는, 디지털 엑스레이 검출기.
  9. 제8항에 있어서,
    상기 수소차단층은 상기 제2보호층 상에 배치되며,
    상기 패드 전극의 최상위층이 상기 수소차단층과 동일한 동일한 물질 및 동일한 공정에 의해 생성된 층인, 디지털 엑스레이 검출기.
  10. 제8항에 있어서,
    상기 수소차단층은 상기 제1보호층 상에 배치되며,
    상기 제1보호층 상에 배치되는 상기 포토 다이오드의 픽셀 전극은 상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는, 디지털 엑스레이 검출기.
  11. 제10항에 있어서,
    상기 수소차단층은 ITO를 포함하는 제1층; 및
    도전성 메탈을 포함하는 제2층을 포함하는, 디지털 엑스레이 검출기.
  12. 제10항에 있어서,
    상기 수소차단층은 ITO를 포함하며,
    상기 픽셀 전극은 상기 ITO를 포함하는 제1층 및 도전성 메탈을 포함하는 제2층을 포함하는, 디지털 엑스레이 검출기.
  13. 제10항에 있어서,
    상기 패드 전극은
    상기 박막 트랜지스터와 상기 포토 다이오드를 연결하는 소스/드레인 전극과 동일한 물질 및 동일한 공정에 의해 생성된 제1층;
    상기 수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 제2층; 및
    상기 바이어스 라인과 동일한 물질 및 동일한 공정에 의해 생성된 제3층을 포함하는, 디지털 엑스레이 검출기.
  14. 제10항에 있어서,
    상기 제1보호층 상에 배치되는 상기 수소차단층은 제1수소차단층이며,
    상기 제2보호층 상에 제2수소차단층이 배치되며,
    상기 패드 영역의 패드 전극은
    상기 제1수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층 및
    상기 제2수소차단층과 동일한 물질 및 동일한 공정에 의해 생성된 층을 포함하는, 디지털 엑스레이 검출기.
  15. 베이스 기판 상에 버퍼층을 배치하는 단계;
    상기 베이스기판의 액티브 영역에 각 화소 영역에 대응하여 액티브층, 게이트절연막, 게이트 전극을 포함하는 하나 이상의 박막 트랜지스터를 각각 배치한 후, 층간 절연층을 배치하는 단계;
    상기 층간 절연층 상에 소스/드레인 전극을 배치하는 단계;
    상기 소스/드레인 전극 상에 제1보호층을 배치하는 단계;
    상기 제1보호층 상의 상기 화소 영역에 대응하여 포토 다이오드를 배치하는 단계; 및
    상기 포토 다이오드 상에 제2보호층을 배치하는 단계;
    상기 제2보호층 상에 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 수소차단층을 배치하는 단계; 및
    상기 수소차단층 상에 제3보호층을 배치하는 단계를 포함하는, 디지털 엑스레이 검출기용 기판을 제조하는 방법.
  16. 제15항에 있어서,
    상기 베이스기판의 상기 액티브 영역의 외곽인 패드 영역에 있어서,
    상기 수소차단층을 배치하는 단계는
    상기 수소차단층과 동일한 물질을 상기 패드 영역의 패드 전극 상에 배치하는 단계를 더 포함하는, 디지털 엑스레이 검출기용 기판을 제조하는 방법.
  17. 베이스 기판 상에 버퍼층을 배치하는 단계;
    상기 베이스기판의 액티브 영역에 각 화소 영역에 대응하여 액티브층, 게이트절연막, 게이트 전극을 포함하는 하나 이상의 박막 트랜지스터를 각각 배치한 후, 층간 절연층을 배치하는 단계;
    상기 층간 절연층 상에 소스/드레인 전극을 배치하는 단계;
    상기 소스/드레인 전극 상에 제1보호층을 배치하는 단계;
    상기 제1보호층 상의 상기 화소 영역 중 상기 박막 트랜지스터에 대응하는 트랜지스터 영역에 제1수소차단층 및 상기 화소 영역 중 포토 다이오드 영역에 상기 제1수소차단층과 동일한 물질로 픽셀 전극을 배치하는 단계;
    상기 픽셀 전극 상에 포토 다이오드의 PIN 층 및 바이어스 전극을 배치하는 단계;
    상기 포토 다이오드 상에 제2보호층을 배치하는 단계;
    상기 제2보호층 상에 컨택홀을 배치하여 상기 바이어스 전극에 전기적으로 연결되는 바이어스 라인을 배치하는 단계; 및
    상기 제2보호층 상에 제3보호층을 배치하는 단계를 더 포함하는, 디지털 엑스레이 검출기용 기판을 제조하는 방법.
  18. 제17항에 있어서,
    상기 베이스기판의 상기 액티브 영역의 외곽인 패드 영역에 있어서,
    상기 제1수소차단층을 배치하는 단계는
    상기 제1수소차단층과 동일한 물질을 상기 패드 영역의 패드 전극 상에 배치하는 단계를 더 포함하는, 디지털 엑스레이 검출기용 기판을 제조하는 방법.
  19. 제17항에 있어서,
    상기 제2보호층을 배치하는 단계 이후에
    상기 제2보호층 상에 상기 화소 영역 중 상기 트랜지스터 영역에 제2수소차단층을 배치하는 단계를 더 포함하는,
  20. 제19항에 있어서,
    상기 베이스기판의 상기 액티브 영역의 외곽인 패드 영역에 있어서,
    상기 제2수소차단층을 배치하는 단계는
    상기 제2수소차단층과 동일한 물질을 상기 패드 영역의 패드 전극 상에 배치하는 단계를 더 포함하는, 디지털 엑스레이 검출기용 기판을 제조하는 방법.
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