[go: up one dir, main page]

KR20190061147A - 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈 - Google Patents

엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈 Download PDF

Info

Publication number
KR20190061147A
KR20190061147A KR1020170159186A KR20170159186A KR20190061147A KR 20190061147 A KR20190061147 A KR 20190061147A KR 1020170159186 A KR1020170159186 A KR 1020170159186A KR 20170159186 A KR20170159186 A KR 20170159186A KR 20190061147 A KR20190061147 A KR 20190061147A
Authority
KR
South Korea
Prior art keywords
layer
contact
ohmic contact
metal
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020170159186A
Other languages
English (en)
Inventor
김대원
원예림
Original Assignee
주식회사 루멘스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 루멘스 filed Critical 주식회사 루멘스
Priority to KR1020170159186A priority Critical patent/KR20190061147A/ko
Priority to JP2017248630A priority patent/JP6375049B1/ja
Priority to JP2018137175A priority patent/JP6694478B2/ja
Priority to TW107129287A priority patent/TW201925870A/zh
Priority to US16/108,158 priority patent/US10644212B2/en
Priority to EP18194148.5A priority patent/EP3490014B1/en
Priority to CN201811092507.9A priority patent/CN109841715B/zh
Publication of KR20190061147A publication Critical patent/KR20190061147A/ko
Priority to US16/829,478 priority patent/US10818830B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H01L33/62—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L31/145—
    • H01L33/38—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F55/00—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto
    • H10F55/10—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto wherein the radiation-sensitive semiconductor devices control the electric light source, e.g. image converters, image amplifiers or image storage devices
    • H10F55/17—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto wherein the radiation-sensitive semiconductor devices control the electric light source, e.g. image converters, image amplifiers or image storage devices wherein the radiation-sensitive semiconductor devices have potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8316—Multi-layer electrodes comprising at least one discontinuous layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

엘이디 모듈이 개시된다. 이 엘이디 모듈은, 전극을 포함하는 마운트 기판; 반도체 적층 구조와, 상기 반도체 적층 구조의 외표면을 덮는 패시베이션층과, 상기 패시베이션층에 형성된 개구부를 통해 상기 반도체 적층 구조의 외표면에 연결된 전극패드를 포함하는 엘이디 칩; 및 상기 전극패드와 상기 전극을 연결하되, Sn-M(여기에서, M은 금속) 재료로 형성되는 솔더 범프를 포함하며, 상기 하부 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 개구부를 통해 상기 반도체 적층 구조와 접촉하는 오믹컨택파트를 포함하며, 상기 패시베이션층과 접촉하는 표면컨택파트에 의해, 상기 솔더 범프의 Sn 성분이 상기 개구부를 통해 상기 오믹컨택파트에 도달하는 것을 차단한다.

Description

엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈{LED CHIP AND LED MODULE WITH LED CHIP}
본 발명은 엘이디 칩 및 엘이디 칩이 적용된 엘이디 모듈에 관한 것으로서, 더 상세하게는, 엘이디 칩의 전극패드를 구성하는 금속 성분과 솔더를 구성하는 금속 성분간의결 합력을 강화시키고 반도체층과 금속간의 오믹접합력을 강화시키는 엘이디 모듈에 관한것이다.
엘이디 모듈은 마운트 기판과 그 마운트 기판 상에 실장된 엘이디 칩을 포함한다. 이와 같은 엘이디 모듈에는 엘이디 칩에 형성된 전극패드와 마운트 기판 상의 전극패턴 사이에 솔더를 개재시켜 연결하는 타입의 엘이디 모듈이 있으며, 이러한 타입의 엘이디 모듈은 서로 다른 극성을 갖는 한 쌍의 전극패드가 모두 솔더 범프에 의해 마운트 기판의 한 쌍의 전극패턴에 연결되는 플립칩형 엘이디 칩을 이용하거나 또는, 저면에 구비된 하나의 전극패드가 솔더에 의해 마운트 기판의 전극패턴에 연결되고, 상면에 다른 극성을 갖는 전극패드가 구비되는 버티컬형 엘이디 칩을 이용하는 것이 있다. 도 1은 엘이디 칩에 구비된 전극패드와 마운트 기판 상의 전극패턴을 솔더로 연결한 구조의 종래 일 예를 도시한다. 도 1을 참조하면, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조(1)의 상단면 및/또는 측벽면을 덮도록 패시베이션층(3)이 형성되고, 패시베이션층(3)에는 반도체 적층 구조(1)의 표면 중, 제1 도전형 반도체층의 표면 또는 제2 도전형 반도체층의 표면을 부분적으로 노출시키는 개구부(3a)가 형성되며, 이 (3a)를 통해 반도체 적층 구조(1)의 표면에 전극패드(4)가 형성된다.전극패드(4)는 개구부(3a) 내측에서 반도체 적층 구조(1)와 접하는 패드 몸체(4a)의 기저면에 오믹컨택층(4b)을 포함한다. 솔더 페이스트에 의해 형성된 솔더 범프(5)는, 전극패드(4)와 마운트 기판(6) 상의 전극패턴(6a) 사이를 연결한다. 솔더 범프(5)는 전극패드(4)의 선단부 표면뿐만 아니라 전극패드(4)의 측면을 덮게 된다. 솔더 범프는 예컨대 Sn-Ag계 합금, Sn-Bi계 합금, Sn-Zn계 합금, 또는 Sn-Ag-Cu계 합금, Sn-Cu계 합금, Sn-Au 합급 등과 같이 공통적으로 Sn을 포함하는 솔더 페이스트에 의해 형성되고, 전극패드(44)는 패드 몸체(4a)의 선단부 표면이 솔더에 대한 접합력과 산화방지성이 좋은 Au로 형성되며, 전체 두께의 40% 이상을 Au 층 또는 Au 층 들로 구성되고 있다.
그러나 종래 기술은 전극패드 내 Au 층 또는 Au 층 들의 Au의 함량이 일정부분을 이상을 포함하는 경우에는, 도 2의 (a) 사진에 보여지는 정상적으로 보여지는 본딩 상태와 달리, 도 2의 (b) 사진의 화살표에 의해 지시된 바와 같이, 솔더를 구성하는 Sn 성분과 전극패드를 구성하는 Au 성분이 불필요한 결합에 의한 불순물이 발생되고, 이로 인해 전극패드와 마운트기판의 전극패턴의 결합력이 저하되는 원인이 되고, 결과적으로 미점등 또는 약점등 등의 제품불량의 원인이 된다.
특히, 화합 결합이 적어야 유리한 전극패드(4)의 측면에서 솔더의 Sn 성분과 Au 성분 사이에 화학 결합이 전극패드(4) 내측에 비해 과도하게 많이 되어 신뢰성을 떨어드릴 수 있다. 이로 인해, 전극패드(4)가 상기 마운트 기판의 전극패턴에서 필링(Peeling)이 되는 등의 문제가 발생 하면 점등이 되지 않을 수 있다. 또한, 솔더 범프(5) 형성시 솔더 재료가 전술한 개구부(3a) 내로 들어가 오믹컨택층(4b)의 성능을 떨어뜨릴 수 있다. 특히, GaAs 계열 엘이디 칩의 경우, 전극패드 기저면 측 오믹컨택층으로 GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu 등과 같이 Au 성분을 포함하는 함금 재료가 이용될 수 있는데, 솔더의 Sn 성분이 전술한 개구부(3a)을 통해 오믹컨택층이 있는 영역가지 침투하여, Au와 Sn의 화학 결합에 의해, 오믹컨택층(4a)의 전기적 특성을 저하시킬 우려가 높다. 도 3은 전극패드의 기저면 측 오믹컨택층에 침투된 Sn에 의해 생긴 금속 화합물을 볼 수 있는 현미경 사진이다.
본 발명이 해결하고자 하는 과제는 엘이디 칩의 전극패드를 구성하는 금속 성분과 솔더의 구성하는 금속 성분 간의 결합력을 강화시키고 반도체층과 금속간의 오믹접합력이 강화될 수 있는 엘이디 칩 및 엘이디 모듈을 제공하는 것이다.
본 발명의 일측면에 따른 엘이디 칩은, 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 일 영역 상에 형성된 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조; 상기 반도체 적층 구조의 외표면을 덮도록 형성되되, 제1 개구부와 제2 개구부를 포함하는 패시베이션층; 상기 제1 개구부를 통해 상기 제1 도전형 반도체층에 연결된 제1 전극패드; 및 상기 제2 개구부를 통해 상기 제2 도전형 반도체층에 연결된 제2 전극패드를 포함하며, 상기 제1 전극패드 또는 상기 제2 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 제1 개구부 또는 상기 제2 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 접촉하는 오믹컨택파트를 포함한다.
일 실시예에 따라, 상기 멀티층 바디는 서로 다른 금속층이 번갈아 적층된 구조를 포함한다.
일 실시예에 따라, 상기 표면컨택파트는 상기 패시베이션층과 상기 오믹컨택파트와 접촉하는 공통 접촉 금속층을 포함한다.
일 실시예에 따라, 상기 공통 접촉 금속층이 상기 패시베이션층과 접촉하는 면과 상기 공통 접촉 금속층이 상기 오믹컨택파트와 접촉하는 면은 서로 다른 높이에 있다.
일 실시예에 따라, 상기 오믹컨택파트는, 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 직접 접촉하는 오믹컨택층과, 상기 오믹컨택층 상에 형성되어, 상기 오믹컨택층과 상기 표면컨택파트 사이에 개재된 하나 이상의 금속층을 포함한다.
일 실시예에 따라, 상기 표면컨택파트의 말단부에는 Au 말단층이 형성된다.
일 실시예에 따라, 상기 Au 말단층의 두께는 1500Å 미만이고, 상기 Au 말단층의 두께를 포함하는 Au층의 총 두께는 상기 멀티층 바디의 두께의 15% 이하이다.
일 실시예에 따라, 상기 멀티층 바디는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W 및 Au로 구성된 그룹으로부터 선택된 2종 이상의 금속이 적층되어 형성된 금속 적층 구조를 포함한다.
일 실시예에 따라, 상기 오믹컨택층의 표면적에 대한 상기 제1 개구부 또는 상기 제2 개구부의 면적의 비는 0.1 ~ 0.3이다.
본 발명의 다른 측면에 따른 엘이디 칩은, 제1 도전형 반도체층과, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조; 상기 반도체 적층 구조의 하부 표면면 일부를 노출시키는 개구부를 포함하는 패시베이션층; 상기 반도체 적층 구조의 상부면에 연결된 상부 전극패드; 및 상기 개구부를 통해 상기 반도체 적층 구조의 하부면에 연결된 하부 전극패드를 포함하며, 상기 하부 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 개구부를 통해 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 접촉하는 오믹컨택파트를 포함한다.
일 실시예에 따라, 상기 멀티층 바디는 서로 다른 금속층이 번갈아 적층된 구조를 포함한다.
일 실시예에 따라, 상기 표면컨택파트는 상기 패시베이션층과 상기 오믹컨택파트와 접촉하는 공통 접촉 금속층을 포함한다.
일 실시예에 따라, 상기 공통 접촉 금속층이 상기 패시베이션층과 접촉하는 면과 상기 공통 접촉 금속층이 상기 오믹컨택파트와 접촉하는 면은 서로 다른 높이에 있다.
일 실시예에 따라, 상기 오믹컨택파트는, 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 직접 접촉하는 오믹컨택층과, 상기 오믹컨택층 상에 형성되어, 상기 오믹컨택층과 상기 표면컨택파트 사이에 개재된 하나 이상의 금속층을 포함한다.
일 실시예에 따라, 상기 표면컨택파트의 말단부에는 Au 말단층이 형성된다.
일 실시예에 따라, 상기 Au 말단층의 두께는 1500Å 미만이고, 상기 Au 말단층의 두께를 포함하는 Au층의 총 두께는 상기 멀티층 바디의 두께의 15% 이하이다.
일 실시예에 따라, 상기 멀티층 바디는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W 및 Au로 구성된 그룹으로부터 선택된 2종 이상의 금속이 적층되어 형성된 금속 적층 구조를 포함한다.
일 실시예에 따라, 상기 오믹컨택층의 표면적에 대한 상기 제1 개구부 또는 상기 제2 개구부의 면적의 비는 0.1 ~ 0.3이다.
본 발명의 일측면에 따른 엘이디 모듈은, 전극을 포함하는 마운트 기판;
반도체 적층 구조와, 상기 반도체 적층 구조의 외표면을 덮는 패시베이션층과, 상기 패시베이션층에 형성된 개구부를 통해 상기 반도체 적층 구조의 외표면에 연결된 전극패드를 포함하는 엘이디 칩; 및 상기 전극패드와 상기 전극을 연결하되, Sn-M(여기에서, M은 금속) 재료로 형성되는 솔더 범프를 포함하며, 상기 하부 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 개구부를 통해 상기 반도체 적층 구조와 접촉하는 오믹컨택파트를 포함하며, 상기 패시베이션층과 접촉하는 표면컨택파트에 의해, 상기 솔더 범프의 Sn 성분이 상기 개구부를 통해 상기 오믹컨택파트에 도달하는 것을 차단한다.
일 실시예에 따라, 상기 오믹컨택파트는 Au를 포함하는 금속화합물을 포함한다.
일 실시예에 따라, 상기 오믹컨택파트는, GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu로 구성된 그룹으로부터 선택된 금속화합물로 형성된 오믹컨택층을 포함한다.
일 실시에에 따라, 상기 반도체 적층 구조는 GaAs 계열 반도체층들을 포함한다.
일 실시예에 따라, 상기 솔더 범프는 상기 전극패드의 측면을 부분적으로 덮으며, 상기 전극패드는 2종 이상의 금속이 적층되어 형성된 금속 적층 구조가 형성되되, 상기 금속 적층 구조는 상기 솔더 범프에 의해 덮이는 높이에 Au가 없다.
일 실시예에 따라, 상기 멀티층 바디는 Au 말단층과, 상기 AU 말단층과 접하는 확산 방지층과, 상기 확산 방지층과 접하는 접착층(adhesive layer)을 포함한다.
일 실시예에 따라, 상기 확산 방지층은 Pt 층이고, 상기 접착층은 Ti층이다.
일 실시예예 따라, 상기 멀티층 바디는 Au 말단층을 포함하며, 상기 Au 말단층과 상기 오믹컨택파트 사이에 Al 층과 Ti 층을 교대로 적층한 금속 적층 구조를 포함하며, 상기 Al층의 두께는 상기 Ti층 두께의 2배 이상이다.
일 실시에에 따라, 상기 Au 말단층의 두께는 상기 금속 적층 구조 내 다른 금속층들 각각의 두께보다 작다.
본 발명에 따르면, 엘이디 칩의 전극패드를 구성하는 금속 성분 중 Au와 솔더를 구성하는 성분과의 불필요한 화학 결합으로 마운트 기판의 전극패턴과 엘이디 칩과의 결합력을 저하되거나, 그로 인해, 엘이디 칩이 약하게 점등하거나 점등되지 않는 문제점으로 인해 제품의 신뢰성이 저하되는 문제점을 해결한다. 본 발명의 다른 이점이나 효과는 이하 실시예들의 설명으로부터 더 이해될 수 있을 것이다.
도 1은 엘이디 칩에 구비된 전극패드와 마운트 기판 상의 전극패턴을 솔더로 연결한 구조의 종래 일 예를 도시한 도면이다.
도 2 및 도 3은 종래기술의 문제점을 설명하기 위한 사진도들이다.
도 4는 본 발명의 일 실시예에 따른 엘이디 칩이 적용된 엘이디 모듈을 설명하기 위한 도면이다.
도 5는 도 4에 도시된 엘이디 모듈의 제1 전극패드와 제2 전극패드의 적층 구조의 선호되는 예를 설명하기 위한 도면이다.
도 6 내지 도 10는 본 발명의 일 실시예에 따른 엘이디 칩을 제작하기 위한 공정을 차례로 설명하기 위한 도면들이다.
도 11은 본 발명의 다른 실시예에 따른 엘이디 모듈을 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소, 의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 엘이디 모듈은 마운트 기판(60), 상기 마운트 기판(60) 상에 실장된 엘이디 칩(10)을 포함한다. 엘이디 칩(10)이 서브마운트 기판(60) 상에 실장될 때, 엘이디 칩(10)의 전극패드(15, 16)와 마운트 기판(60)의 전극(65, 66)은 솔더 범프(75, 76)에 의해 연결된다.
상기 엘이디 칩(10)은 반도체 적층 구조(S)를 기판(11) 상에 포함하며, 상기 반도체 적층 구조(S)는 제1 도전형 반도체층(12)의 외표면 일 영역 상에 차례로 형성된 활성층(13) 및 제2 도전형 반도체층(14)를 포함한다. 여기에서, 상기 제1 도전형은 n형 또는 p형일 수 있으며, 상기 제2 도전형은 상기 제1 도전형과 반대되는 도전형으로 n형 또는 p형일 수 있다.
상기 반도체 적층 구조(S)는 상기 기판(11)으로부터 가장 먼 위치에 상기 제2 도전형 반도체층(14)의 외표면을 포함하며, 상기 제2 도전형 반도체층(14)의 외표면으부터 상기 제2 도전형 반도체층(14)과 상기 활성층(13)의 두께 합과 상기 제1 도전형 반도체층(12)의 일부 두께를 포함하는 부분이 예컨대 식각에 의해 제거되어 형성된 그루브(groove)의 바닥면에 전술한 것과 같은 제1 도전형 반도체층(12)의 외표면이 형성된다. 상기 반도체 적층 구조(S)의 횡단면은, 상기 그루브를 기준으로 상대적으로 더 큰 제1 발광부 횡단면과 상대적으로 더 작은 제2 발광부 횡단면으로 분리된다.
본 명세서에서, 용어 "외표면"은 제조 공정 중에 및/또는 제조 공정 후에 외측으로 노출되는 표면 중 측면이 아닌 상면 또는 저면인 표면을 의미하는 것으로 정의한다.
한편, 상기 엘이디 칩(10)은 상기 제1 도전형 반도체층(12)의 외표면 일 영역에 일정 두께 일정 폭을 갖는 제1 오믹컨택층(1511)이 제1 전극패드(15)의 일부로서 형성되고, 상기 제2 도전형 반도체층(14)의 외표면의 일 영역에는 일정 두께 및 일정 폭을 제2 오믹컨택층(1611)이 제2 전극패드(16)의 일부로서 형성된다.
또한, 상기 엘이디 칩(10)은 상기 기판(11)과 상기 반도체 적층 구조(S)의 외표면 및 측면을 덮는 전기 절연성 패시베이션층(17)을 포함한다. 상기 제1 오믹컨택층(1511)과 상기 제2 오믹컨택층(1611)은, 상기 반도체 적층 구조(S)의 외표면 일부에 직접 형성되어 존재하므로, 상기 패시베이션층(17)에 의해 덮여 있게 된다.
이때, 상기 패시베이션층(17)은 상기 제1 오믹컨택층(1511)의 외표면을 영역적으로 노출시키는 제1 개구부(171; 도 9 참조)와 제2 오믹컨택층(1611)의 외표면을 영역적으로 노출시키는 제2 개구부(172; 도 9 참조)를 포함한다. 상기 제1 오믹컨택층(1511)의 외표면에 표면적 A1에 대한 제1 개구부(171; 도 9 참조)의 면적 a1의 비와 상기 제2 오믹컨택층(1611)의 외표면에 표면적 A2에 대한 제2 개구부(172; 도 5)의 면적 a2는 아래의 식들과 같이 표시될 수 있다.
a1 / A1 ≒ 0.1 ~ 0.3 , a2 / A2 ≒ 0.1 ~ 0.3
이때, 전류 확산을 위해, 상기 제1 개구부(171; 도 9 참조)의 면적이 상기 제2 개구부의(172; 도 9 참조) 면적보다 큰 것이 바람직하다.
전술한 반도체 적층 구조(S)가 GaN계 반도체층들로 구성된 경우, 상기 제1 오믹컨택층(1511)과 상기 제2 오믹컨택층(1611)은 Ni, Cr, W 또는 Ti 등이 유리하게 적용될 수 있고, 전술한 반도체 적층 구조(S)가 GaAs계 반도체층들로 구성된 경우, 상기 제1 오믹컨택층(1511)과 상기 제2 오믹컨택층(1611)은 GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu 등과 같이 Au 성분을 포함하는 함금 재료가 유리하게 이용될 수 있다.
상기 제1 전극패드(15)는, 복수개의 금속층을 포함하는 멀티층 바디(153)와, 상기 멀티층 바디(153)와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 제1 개구부(171)의 외측에서 상기 패시베이션층(17)과 접촉하는 표면컨택파트(152)와, 상기 제1 개구부(171)를 통해 상기 제1 도전형 반도체층(12) 과 접촉하는 오믹컨택파트(151)를 포함한다.
상기 멀티층 바디(153)는 이하 자세히 설명되는 바와 같이 서로 다른 복수의 금속층이 번갈아 적층된 구조를 포함하는 것이 바람직하며, 상기 표면컨택파트(152)는 상기 패시베이션층(17)과 상기 오믹컨택파트(151)에 동시에 접촉하는 공통 접촉 금속층을 포함한다. 표면컨택파트(152)가 하나의 금속층으로 이루어진 경우, 표면컨택파트(152)와 공통 접촉 금속층은 동일한 것일 수 있으며, 표면컨택파트(152)가 2층 이상의 금속층을 포함하는 경우에는, 표면컨택파트(152)에는 상기 패시베이션층(17)과 상기 오믹컨택파트(151)에 동시에 접촉하는 공통 접촉 금속층 외에도, 상기 공통 접촉 금속층과 상기 멀티층 바디(153) 사이에 개재된 하나의 이상의 금속층이 더 제공될 수 있다.
상기 표면컨택파트(152)에 포함된 상기 공통 접촉 금속층과 상기 패시베이션층과 접촉하는 면은 상기 공통 접촉 금속층이 상기 오믹컨택파트(151)와 접촉하는 면과 다른 높이에 있으며, 이는 SiN으로 형성된 패시베이션층(17)과 금속으로 형성된 오믹컨택파트(151)에 대한 상기 표면컨택파트(152)의 접합력을 더욱 높일 수 있다.
이때, 상기 오믹컨택파트(151)는, 상기 제1 도전형 반도체층(12)과 직접 접촉하는 오믹컨택층(1511)과, 상기 오믹컨택층(1511) 상에 형성되어, 상기 오믹컨택층(1511)과 상기 표면컨택파트(152) 사이에 개재된 하나 이상의 금속층(1512)를 포함하는 것이 바람직하다.
이때, 상기 제1 오믹컨택층(1511)의 외표면 면적의 70~90%가 상기 패시베이션층(17)에 의해 덮여있고, 패시베이션층(17)에 형성된 제1 개구부(171; 도 9 참조)에 의해 상기 제1 오믹컨택층(1511)의 외표면 면적의 10~30%만 제1 개구부(171; 도 9 참조) 외측으로 노출된다. 그리고, 상기 표면컨택파트(152)는 상기 패시베이션층(17)과 접하는 절연성 접촉 영역으로부터 돌출되어 상기 제1 개구부(171; 도 9 참조)를 통해 상기 오믹컨택파트(151) 접하는 통전 접촉 영역을 포함하는 돌기부를 포함한다. 따라서, 절연 접촉 영역 안쪽에 통전 접촉 영역이 놓이며, 절연 접촉 영역의 표면적이 통전 접촉 영역의 표면적보다 크게 된다. 위와 같은 구성에 따라, 상기 제1 전극패드(15)는 상기 돌기부를 구비함으로 인해 대략 "T"형의 단면을 갖게 된다.
상기 제2 전극패드(16)는, 복수개의 금속층을 포함하는 멀티층 바디(163)와, 상기 멀티층 바디(163)와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 제2 개구부(172)의 외측에서 상기 패시베이션층(17)과 접촉하는 표면컨택파트(162)와, 상기 제2 개구부(172)를 통해 상기 제2 도전형 반도체층(14)과 접촉하는 오믹컨택파트(161)를 포함한다.
상기 멀티층 바디(163)는 이하 자세히 설명되는 바와 같이 서로 다른 복수의 금속층이 번갈아 적층된 구조를 포함하는 것이 바람직하며, 상기 표면컨택파트(162)는 상기 패시베이션층(17)과 상기 오믹컨택파트(161)에 동시에 접촉하는 공통 접촉 금속층을 포함한다. 표면컨택파트(162)가 하나의 금속층으로 이루어진 경우, 표면컨택파트(162)와 공통 접촉 금속층은 동일한 것일 수 있으며, 표면컨택파트(162)가 2층 이상의 금속층을 포함하는 경우에는, 표면컨택파트(162)에는 상기 패시베이션층(17)과 상기 오믹컨택파트(161)에 동시에 접촉하는 공통 접촉 금속층 외에도, 상기 공통 접촉 금속층과 상기 멀티층 바디(163) 사이에 개재된 하나의 이상의 금속층이 더 제공될 수 있다.
상기 표면컨택파트(162)에 포함된 상기 공통 접촉 금속층과 상기 패시베이션층과 접촉하는 면은 상기 공통 접촉 금속층이 상기 오믹컨택파트(161)와 접촉하는 면과 다른 높이에 있으며, 이는 SiN으로 형성된 패시베이션층(17)과 금속으로 형성된 오믹컨택파트(161)에 대한 상기 표면컨택파트(162)의 접합력을 더욱 높일 수 있다.
이때, 상기 오믹컨택파트(161)는, 상기 제2 도전형 반도체층(14)과 직접 접촉하는 오믹컨택층(1611)과, 상기 오믹컨택층(1611) 상에 형성되어, 상기 오믹컨택층(1611)과 상기 표면컨택파트(162) 사이에 개재된 하나 이상의 금속층(1612)를 포함하는 것이 바람직하다.
이때, 상기 제1 오믹컨택층(1611)의 외표면 면적의 70~90%가 상기 패시베이션층(17)에 의해 덮여있고, 패시베이션층(17)에 형성된 제2 개구부(172; 도 9 참조)에 의해 상기 제2 오믹컨택층(1611)의 외표면 면적의 10~30%만 제2 개구부(172; 도 9 참조) 외측으로 노출된다. 그리고, 상기 표면컨택파트(162)는
상기 패시베이션층(17)과 접하는 절연성 접촉 영역으로부터 돌출되어 상기 제2 개구부(172; 도 9 참조)를 통해 상기 오믹컨택파트(161) 접하는 통전 접촉 영역을 포함하는 돌기부를 포함한다. 따라서, 절연 접촉 영역 안쪽에 통전 접촉 영역이 놓이며, 절연 접촉 영역의 표면적이 통전 접촉 영역의 표면적보다 크게 된다. 위와 같은 구성에 따라, 상기 제2 전극패드(16)는 상기 돌기부를 구비함으로 인해 대략 "T"형의 단면을 갖게 된다.
한편, 제1 솔더 범프(75)는 상기 마운트 기판(60) 상의 제1 전극(65)에 전술한 제1 전극 패드(15)를 연결하고, 상기 제2 솔더 범프(76)는 상기 마운트 기판(60) 상의 제2 전극(66)에 전술한 제2 전극패드(16)를 연결한다. 이때, 상기 제1 솔더 범프(75)와 상기 제2 솔더 범프(76) 각각은 상기 제1 전극 패드(15)의 말단부 표면 및 상기 제2 전극 패드(16)의 말단부 표면과 접하는 것은 물론이고, 압력에 의해 퍼져서, 상기 제1 전극패드(15)의 측면과 상기 제2 전극 패드(16)의 측면 또한 덮는다.
상기 제1 전극패드(15) 및 상기 제2 전극패드(16) 각각은 제1 솔더 범프(75) 및 제2 솔더 범프(76)에 대한 접합력 향상과 산화 방지 목적으로 Au를 도금 또는 증착하여 형성된 Au 말단층(1539, 1639)을 말단부에 구비한다. 이때, Au 말단층(1539, 1639)은 1500Å 미만의 높이를 갖는다. Au 말단층(1539, 1639)이 1500Å 이상인 경우, 솔더 범프의 Sn이 Au 성분의 과도한 화학 결합을 야기하고, 이로 인해, 제1 전극패드(15) 및 제2 전극패드(16)의 반도체 적층 구조(S)에 대한 결합 능력이 저하된다. 따라서, Au 말단층(1539, 1639)이 1500Å 미만의 높이로 관리한다.
도 5에 잘 도시된 바와 같이, 상기 제1 전극패드의 멀티층 바디(153)는 Au 말단층(1539)과 표면컨택파트(152)와의 사이에 2종 이상의 금속들을 적층하여 형성된 중간 금속 적층 구조를 포함하며, 이 중간 금속 적층 구조는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W, Au를 포함하는 그룹으로부터 선택된 2종 이상의 금속을 적층하여 형성될 수 있다. 마찬가지로, 상기 제2 전극패드의 멀티층 바디(163)는 Au 말단층(1639)과 표면컨택파트(162)와의 사이에 2종 이상의 금속들을 적층하여 형성된 중간 금속 적층 구조를 포함하며, 이 중간 금속 적층 구조는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W, Au를 포함하는 그룹으로부터 선택된 2종 이상의 금속을 적층하여 형성될 수 있다.
본 실시예에서는, 제1 전극패드와 제2 전극 패드의 멀티층 바디(153, 163)는 모두 Au 말단층(1539, 1639)과 표면컨택파트(152, 162) 사이의 중간 금속 적층 구조 내에 Au가 포함되지 않음으로써, Sn-M(여기에서, M은 Ag, Au, Zn, Pb로부터 선택된 금속) 솔더 범프(75, 76; 도 4 참조)가 제1 전극패드(15) 또는 제2 전극 패드(16)의 측면을 덮는다 하더라도(도 4 참조), 그 솔더 범프의 Sn 성분이 Au 말단층(1539, 1639) 외에는 금속 적층 구조 내 금속 성분과 화학 결합이 발생되는 것을 억제한다. 대안적으로, Au로 이루어진 층이 Au 말단층(1539, 1639)과 컨택바디 사이의 중간 금속 적층 구조 내에 포함되더라도, Au 말단층(1539, 1639)을 포함하는 Au층의 총 두께가 제1 또는 제2 멀티층 바디(153 또는 163)의 총 두께의 15% 이하로 제한하여, Au와 Sn 사이의 화학 결합을 최소화한다.
또한, 상기 중간 금속 적층 구조 내에 Au층이 포함되더라도, 솔더 범프가 제1 또는 제2 전극패드(15 또는 16)을 덮는 높이를 피하여, 솔더 범프의 의해 덮이지 않는 높이에 Au층을 형성하는 것이 바람직하다.
이때, 상기 제1 또는 제2 전극 패드의 멀티층 바디(153 또는 163)는 솔더성 향상과 산화방지층으로서의 역할을 하는 Au 말단층(1539, 1639)과 접하는 Pt 층(1538, 1638)과 그 Pt 층(1538, 1638)에 접하는 Ti 층(1537, 1637)을 포함하여, Au/Pt/Ti 적층 구조를 오믹컨택층(151, 161)과 가장 먼 위치에 포함하는 것이 바람직하다. 이때, 상기 Ti 층(1537, 1637)은 접착층(adhesive)으로서의 기능을 하고, Pt층(1538, 1638)은 솔더의 Sn 성분이 패드를 구성하는 금속 재료와 화학적으로 결합하는 것을 막도록 확산 방지층으로서의 역할을 한다. 또한, Au 말단층(1539, 1639) 외에 Au층 이용을 배제하거나 또는 Au층을 최소화하는 대신, Al 층과 Ti 층을 교대로 적층한 금속 적층 구조를 상기 Pt층(1538)과 상기 오믹컨택층(1511, 1611) 사이에 개재시키는 것이 바람직하다. 이때, Al층의 두께가 Ti층 두께의 2배 이상 큰 것이 바람직하다. 오믹컨택층을 제외한 개별 금속층들 중에서는 Au 말단층(1539, 1639)의 두께가 가장 작은 것이 바람직하다.
다시, 도 4를 참조하면, 본 실시예에 따른 엘이디 모듈은 제1 도전형 반도체층(12) 및/또는 제2 도전형 반도체층(14)의 외표면에 제1 또는 제2 전극패드(15 또는 16)의 일부를 구성하는 오믹컨택층(1511, 1611)을 먼저 형성한 후, 그 오믹컨택층(1511, 1611)과 제1 도전형 반도체층(12) 및/또는 제2 도전형 반도체층(14)을 덮는 패시베이션층(17)을 형성하고, 그 다음, 패시베이션층(17)에 오믹콘택층(1511, 1611)을 노출시키는 개구부(1521, 1621)를 형성하고, 그 개구부(171, 172) 내에서 오믹컨택층(1511, 1611)과 접하는 영역과 개구부(171, 172) 밖에서 패시베이션층(17)과 접하는 영역을 모두 포함하도록 제1 전극패드(15)와 제2 전극패드(16)의 나머지 부분을 형성하여, 제1 및 제2 솔더 범프(75, 76)로 제1 전극패드(15) 및 제2 전극패드(16)를 마운트 기판(60) 상의 전극과 연결하는 과정에서 솔더의 Sn 성분이 오믹먼택파트(151, 161)의 오믹컨택층(1511, 1611)에 도달할 가능성을 완전하게 차단할 수 있다.
이제 도 6 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 엘이디 모듈 제조방법을 설명한다.
엘이디 모듈 제조방법은 크게 엘이디 칩 준비 공정과, 솔더 범프를 이용하여 엘이디 칩을 서브마운트 기판에 실장하는 엘이디 칩 실장 공정을 포함한다.
엘이디 칩 준비 공정은, 도 6 내지 도 10에 도시된 바와 같이, 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 차례로 포함하고, 상기 제1 도전형 반도체층(12)의 외표면(121)과 상기 제2 도전형 반도체층(14)의 외표면(141)이 노출된 반도체 적층 구조를 기판(11) 상에 형성하는 단계(도 6에 도시함)와, 상기 제1 도전형 반도체층(12)의 외표면 일 영역과 상기 제2 도전형 반도체층(14)의 외표면 일 영역 각각에 제1 오믹컨택층(1511)과 제2 오믹컨택층(1611)을 형성하는 단계(도 7에 도시함)와, 상기 제1 오믹컨택층(1511)과 상기 제2 오믹컨택층(1611)을 덮도록 상기 반도체 적층 구조의 외표면에 패시베이션층(17)을 형성하는 단계(도 8에 도시함)와, 상기 제1 오믹컨택층(1511)의 외표면을 영역적으로 그리고 부분적으로 노출시키는 제1 개구부(171)와 상기 제2 오믹컨택층(1611)의 외표면을 영역적으로 그리고 부분적으로 노출시키는 제2 개구부(172)를 형성하는 단계(도 9에 도시함)와, 상기 제1 및 2 개구부(171, 172 ; 도 9 참조) 내에서 상기 제1 오믹컨택층 및 제2 오믹컨택층(1511, 1611; 도 4 참조)과 접하는 오믹컨택파트의 일부인 금속층(1512, 1612; 도 4 참조), 표면컨택파트(152, 162; 도 4 참조) 및 멀티층 바디(153, 163; 도 4 참조)을 포함하는 제1 및 제2 전극패드(15, 16)의 나머지 부분을 형성하는 단계를 포함한다.
위에서는 플립칩 본딩에 의해 엘이디 칩이 마운트 기판에 실장된 엘이디 모듈에 대해 주로 설명하였다.
도 11은 본 발명의 다른 실시예에 따라 버티컬 엘이디 칩을 포함하는 엘이디 모듈에 대해 설명한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 엘이디 모듈은 마운트 기판(60)과, 상기 마운트 기판(60) 상에 실장된 버티컬형 엘이디 칩(10)을 포함한다. 상기 엘이디 칩(10)이 마운트 기판(60) 상에 실장될 때, 엘이디 칩(10)의 전극패드(15)는 마운트 기판(60)의 전극(65)은 솔더 범프(75)에 의해 연결된다.
상기 엘이디 칩(10)은 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 차례로 포함하는 반도체 적층 구조를 포함한다. 여기에서, 상기 제1 도전형은 n형 또는 p형일 수 있으며, 상기 제2 도전형은 상기 제1 도전형과 반대되는 도전형으로 n형 또는 p형일 수 있다.
또한 상기 반도체 적층 구조의 하부 외표면 일 영역에는 일정 두께 및 일정 폭을 갖는 하부 오믹컨택층(1511)이 하부 전극패드(15)의 일부로서 형성되고, 상기 반도체 적층 구조(15)의 상부 외표면 일 영역에는 상부 오믹컨택층(1611)이 상부 전극패드(16)의 일부로서 형성된다.
또한, 상기 엘이디 칩(10)은 적어도 상기 반도체 적층 구조의 하부 외표면을 덮는 전기 절연성 패시베이션층(17)을 포함한다. 상기 하부 오믹컨택층(1511)은, 상기 반도체 적층 구조의 하부 외표면 일부에 직접 형성되어 존재하므로, 상기 패시베이션층(17)에 의해 덮여 있게 된다.
이때, 상기 패시베이션층(17)은 상기 하부 오믹컨택층(1511)의 외표면을 영역적으로 노출시키는 개구부(171)를 포함한다. 상기 하부 오믹컨택층(1511)의 외표면에 표면적 A에 대한 개구부(171)의 면적 a의 비는 이래의 식과 같이 표시될 수 있다.
a / A ≒ 0.1 ~ 0.3
이때, 전류 확산을 위해, 상기 반도체 적층 구조는 적색광을 발광할 수 있는 GaAs계 반도체층들로 구성되는 것이 바람직하며, 상기 하부 오믹컨택층(1511)은 GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu 등과 같이 Au 성분을 포함하는 함금 재료가 유리하게 이용될 수 있다.
상기 하부 전극패드(15)는, 복수개의 금속층을 포함하는 멀티층 바디(153)와, 상기 멀티층 바디(153)와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부(171)의 외측에서 상기 패시베이션층(17)과 접촉하는 표면컨택파트(152)와, 상기 개구부(171)를 통해 상기 제1 도전형 반도체층(12) 과 접촉하는 오믹컨택파트(151)를 포함한다.
상기 멀티층 바디(153)는 이하 자세히 설명되는 바와 같이 서로 다른 복수의 금속층이 번갈아 적층된 구조를 포함하는 것이 바람직하며, 상기 표면컨택파트(152)는 상기 패시베이션층(17)과 상기 오믹컨택파트(151)에 동시에 접촉하는 공통 접촉 금속층을 포함한다. 표면컨택파트(152)가 하나의 금속층으로 이루어진 경우, 표면컨택파트(152)와 공통 접촉 금속층은 동일한 것일 수 있으며, 표면컨택파트(152)가 2층 이상의 금속층을 포함하는 경우에는, 표면컨택파트(152)에는 상기 패시베이션층(17)과 상기 오믹컨택파트(151)에 동시에 접촉하는 공통 접촉 금속층 외에도, 상기 공통 접촉 금속층과 상기 멀티층 바디(153) 사이에 개재된 하나의 이상의 금속층이 더 제공될 수 있다.
상기 표면컨택파트(152)에 포함된 상기 공통 접촉 금속층과 상기 패시베이션층과 접촉하는 면은 상기 공통 접촉 금속층이 상기 오믹컨택파트(151)와 접촉하는 면과 다른 높이에 있으며, 이는 SiN으로 형성된 패시베이션층(17)과 금속으로 형성된 오믹컨택파트(151)에 대한 상기 표면컨택파트(152)의 접합력을 더욱 높일 수 있다.
이때, 상기 오믹컨택파트(151)는, 상기 제1 도전형 반도체층(12)과 직접 접촉하는 오믹컨택층(1511)과, 상기 오믹컨택층(1511) 상에 형성되어, 상기 오믹컨택층(1511)과 상기 표면컨택파트(152) 사이에 개재된 하나 이상의 금속층(1512)를 포함하는 것이 바람직하다.
이때, 상기 오믹컨택층(1511)의 외표면 면적의 70~90%가 상기 패시베이션층(17)에 의해 덮여있고, 패시베이션층(17)에 형성된 개구부(171)에 의해 상기 제1 오믹컨택층(1511)의 외표면 면적의 10~30%만 개구부(171) 외측으로 노출된다. 그리고, 상기 표면컨택파트(152)는 상기 패시베이션층(17)과 접하는 절연성 접촉 영역으로부터 돌출되어 상기 개구부(171) 통해 상기 오믹컨택파트(151) 접하는 통전 접촉 영역을 포함하는 돌기부를 포함한다. 따라서, 절연 접촉 영역 안쪽에 통전 접촉 영역이 놓이며, 절연 접촉 영역의 표면적이 통전 접촉 영역의 표면적보다 크게 된다. 위와 같은 구성에 따라, 상기 제1 전극패드(15)는 상기 돌기부를 구비함으로 인해 대략 "T"형의 단면을 갖게 된다.
솔더 범프(75)는 상기 마운트 기판(60) 상의 전극(65)에 전술한 하부 전극 패드(15)를 연결한다. 이때, 상기 솔더 범프(75)는 상기 하부 전극 패드(65)의 하단부 표면과 접하는 것은 물론이고, 압력에 의해 퍼져서, 상기 하부 전극패드(15)의 측면 또한 덮는다.
이때, 상기 하부 전극패드(15)는 솔더 범프(75)의 솔더에 대한 솔더성 향상과 산화 방지 목적으로 Au를 도금 또는 증착하여 형성된 Au 말단층(1539)을 금속 패드 몸체(15)의 말단부에 구비한다. 이때, Au 말단층(1539)은 1500Å 미만의 높이를 갖는다. Au 말단층(1539)이 1500Å 이상인 경우, 솔더 범프(75)의 Sn이 Au 성분의 과도한 화학 결합을 야기하고, 이로 인해, 하부 전극패드(15)의 반도체 적층 구조에 대한 결합 능력이 저하된다. 따라서, Au 말단층(1539)이 1500Å 미만의 높이로 관리한다.
또한, 상기 하부 전극패드(156)는 Au 말단층(1539)과 하부 오믹컨택층(1511) 사이에 2종 이상의 금속들을 적층하여 형성된 중간 금속 적층 구조를 포함하며, 이 중간 금속 적층 구조는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W, Au를 포함하는 그룹으로부터 선택된 2종 이상의 금속을 적층하여 형성될 수 있다. Au 말단층(1539)과 하부 오믹컨택층(1511) 사이의 멀티층 바디(153)에는 Au가 포함되지 않거나 멀티층 바디(153)의 총 두께의 15% 이하로 제한되므로, Sn-M(여기에서, M은 Ag, Au, Zn, Pb로부터 선택된 금속) 솔더 범프가 하부 전극패드(15)의 측면을 덮는다 하더라도, 그 솔더 범프의 Sn 성분이 Au 말단층(1539) 외에는 금속 적층 구조 내 금속 성분과 화학 결합이 거의 발생되지 않는다.
전술한 것과 같은 본 발명에 따른 전극패드(들)을 포함하는 GaAs 계열 엘이디 칩을 엘이디 칩을 Sn-M(여기에서, M은 Ag, Au, Zn, Pb로부터 선택된 금속) 솔더 페이스트를 이용하여 서브마운트 기판에 실장할 때, 전극패드(들)의 일부로서 적용되는 오믹컨택층은 GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu로 이루어진 그룹으로부터 선택된 금속 화합물을 적어도 1층 이상 포함할 수 있다. 이때, 상기 오믹컨택층을 형성하기 위해, 서로 다른 단일 금속 성분을 포함하는 층을 2개 이상 수 내지 수백 nm 두께로 적층한 후, 적층 금속 성분에 따라, 대략 170 ~ 430℃ 로 급속 어닐링 열처리하여, 전술한 것과 같은 금속 화합물로 된 오믹컨택층을 형성할 수 있다. 설명되지 않은 하부 전극패드(15)의 구성은 앞에서 설명된 실시예의 제1 전극패드의 구성을 따른다.
10...................................엘이디 칩
60...................................서브마운트 기판
15, 16...............................전극패드
1511, 1611...........................오믹컨택층
1539, 1639............................Au 말단층

Claims (30)

  1. 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 일 영역 상에 형성된 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조;
    상기 반도체 적층 구조의 외표면을 덮도록 형성되되, 제1 개구부와 제2 개구부를 포함하는 패시베이션층;
    상기 제1 개구부를 통해 상기 제1 도전형 반도체층에 연결된 제1 전극패드; 및
    상기 제2 개구부를 통해 상기 제2 도전형 반도체층에 연결된 제2 전극패드를 포함하며,
    상기 제1 전극패드 또는 상기 제2 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 제1 개구부 또는 상기 제2 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 접촉하는 오믹컨택파트를 포함하는 것을 특징으로 하는 엘이디 칩.
  2. 청구항 1에 있어서, 상기 멀티층 바디는 서로 다른 금속층이 번갈아 적층된 구조를 포함하는 것을 특징으로 하는 엘이디 칩.
  3. 청구항 1에 있어서, 상기 표면컨택파트는 상기 패시베이션층과 상기 오믹컨택파트와 접촉하는 공통 접촉 금속층을 포함하는 것을 특징으로 하는 엘이디 칩.
  4. 청구항 3에 있어서, 상기 공통 접촉 금속층이 상기 패시베이션층과 접촉하는 면과 상기 공통 접촉 금속층이 상기 오믹컨택파트와 접촉하는 면은 서로 다른 높이에 있는 것을 특징으로 하는 엘이디 칩.
  5. 청구항 1에 있어서, 상기 오믹컨택파트는, 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 직접 접촉하는 오믹컨택층과, 상기 오믹컨택층 상에 형성되어, 상기 오믹컨택층과 상기 표면컨택파트 사이에 개재된 하나 이상의 금속층을 포함하는 것을 특징으로 하는 엘이디 칩.
  6. 청구항 1에 있어서, 상기 표면컨택파트의 말단부에는 Au 말단층이 형성된 것을 특징으로 하는 엘이디 칩.
  7. 청구항 6에 있어서, 상기 Au 말단층의 두께는 1500Å 미만이고, 상기 Au 말단층의 두께를 포함하는 Au층의 총 두께는 상기 멀티층 바디의 두께의 15% 이하인 것을 특징으로 하는 엘이디 칩.
  8. 청구항 1에 있어서, 상기 멀티층 바디는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W 및 Au로 구성된 그룹으로부터 선택된 2종 이상의 금속이 적층되어 형성된 금속 적층 구조가 형성된 것을 특징으로 하는 엘이디 칩.
  9. 청구항 5에 있어서, 상기 오믹컨택층의 표면적에 대한 상기 제1 개구부 또는 상기 제2 개구부의 면적의 비는 0.1 ~ 0.3인 것을 특징으로 하는 엘이디 칩.
  10. 제1 도전형 반도체층과, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조;
    상기 반도체 적층 구조의 하부 표면면 일부를 노출시키는 개구부를 포함하는 패시베이션층;
    상기 반도체 적층 구조의 상부면에 연결된 상부 전극패드; 및
    상기 개구부를 통해 상기 반도체 적층 구조의 하부면에 연결된 하부 전극패드를 포함하며,
    상기 하부 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 개구부를 통해 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 접촉하는 오믹컨택파트를 포함하는 것을 특징으로 하는 엘이디 칩.
  11. 청구항 10에 있어서, 상기 멀티층 바디는 서로 다른 금속층이 번갈아 적층된 구조를 포함하는 것을 특징으로 하는 엘이디 칩.
  12. 청구항 10에 있어서, 상기 표면컨택파트는 상기 패시베이션층과 상기 오믹컨택파트와 접촉하는 공통 접촉 금속층을 포함하는 것을 특징으로 하는 엘이디 칩.
  13. 청구항 12에 있어서, 상기 공통 접촉 금속층이 상기 패시베이션층과 접촉하는 면과 상기 공통 접촉 금속층이 상기 오믹컨택파트와 접촉하는 면은 서로 다른 높이에 있는 것을 특징으로 하는 엘이디 칩.
  14. 청구항 10에 있어서, 상기 오믹컨택파트는, 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층과 직접 접촉하는 오믹컨택층과, 상기 오믹컨택층 상에 형성되어, 상기 오믹컨택층과 상기 표면컨택파트 사이에 개재된 하나 이상의 금속층을 포함하는 것을 특징으로 하는 엘이디 칩.
  15. 청구항 10에 있어서, 상기 표면컨택파트의 말단부에는 Au 말단층이 형성된 것을 특징으로 하는 엘이디 칩.
  16. 청구항 15에 있어서, 상기 Au 말단층의 두께는 1500Å 미만이고, 상기 Au 말단층의 두께를 포함하는 Au층의 총 두께는 상기 멀티층 바디의 두께의 15% 이하인 것을 특징으로 하는 엘이디 칩.
  17. 청구항 10에 있어서, 상기 멀티층 바디는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W 및 Au로 구성된 그룹으로부터 선택된 2종 이상의 금속이 적층되어 형성된 금속 적층 구조를 포함하는 것을 특징으로 하는 엘이디 칩.
  18. 청구항 14에 있어서, 상기 오믹컨택층의 표면적에 대한 상기 제1 개구부 또는 상기 제2 개구부의 면적의 비는 0.1 ~ 0.3인 것을 특징으로 하는 엘이디 칩.
  19. 전극을 포함하는 마운트 기판;
    반도체 적층 구조와, 상기 반도체 적층 구조의 외표면을 덮는 패시베이션층과, 상기 패시베이션층에 형성된 개구부를 통해 상기 반도체 적층 구조의 외표면에 연결된 전극패드를 포함하는 엘이디 칩; 및
    상기 전극패드와 상기 전극을 연결하되, Sn-M(여기에서, M은 금속) 재료로 형성되는 솔더 범프를 포함하며,
    상기 전극패드는, 복수개의 금속층을 포함하는 멀티층 바디와, 상기 멀티층 바디와 연결된 컨택바디를 포함하며, 상기 컨택바디는 상기 개구부의 외측에서 상기 패시베이션층과 접촉하는 표면컨택파트와, 상기 개구부를 통해 상기 반도체 적층 구조와 접촉하는 오믹컨택파트를 포함하며, 상기 패시베이션층과 접촉하는 표면컨택파트에 의해, 상기 솔더 범프의 Sn 성분이 상기 개구부를 통해 상기 오믹컨택파트에 도달하는 것을 차단하는 것을 특징으로 하는 엘이디 모듈.
  20. 청구항 19에 있어서, 상기 멀티층 바디는 말단부에 Au 말단층을 포함하며, 상기 Au 말단층의 두께는 1500Å 미만이고, 상기 Au 말단층의 두께를 포함하는 Au층의 총 두께는 상기 멀티층 바디의 두께의 15%총 두께의 15% 이하인 것을 특징으로 하는 엘이디 모듈.
  21. 청구항 19에 있어서, 상기 멀티층 바디는 Pt, Cr, Al, Ni, Ti, Au, Cu, Mo, W 및 Au로 구성된 그룹으로부터 선택된 2종 이상의 금속이 적층되어 형성된 금속 적층 구조를 포함하는 것을 특징으로 하는 엘이디 모듈.
  22. 청구항 19에 있어서, 상기 오믹컨택파트는 상기 반도체 적층 구조와 직접 접촉하는 오믹컨택층을 포함하며, 상기 오믹컨택층의 표면적에 대한 상기 개구부 면적의 비는 0.1 ~ 0.3인 것을 특징으로 하는 엘이디 모듈.
  23. 청구항 19에 있어서, 상기 오믹컨택파트는 Au를 포함하는 금속화합물을 포함하는 것을 특징으로 하는 엘이디 모듈.
  24. 청구항 19에 있어서, 상기 오믹컨택파트는, GeAu, GeNiAu, TiPtAu, BeAu, PdGeAu로 구성된 그룹으로부터 선택된 금속화합물로 형성된 오믹컨택층을 포함하는 것을 특징으로 하는 엘이디 모듈.
  25. 청구항 19에 있어서, 상기 반도체 적층 구조는 GaAs 계열 반도체층들을 포함하는 것을 특징으로 하는 엘이디 모듈.
  26. 청구항 19에 있어서, 상기 솔더 범프는 상기 전극패드의 측면을 부분적으로 덮으며, 상기 전극패드는 2종 이상의 금속이 적층되어 형성된 금속 적층 구조가 형성되되, 상기 금속 적층 구조는 상기 솔더 범프에 의해 덮이는 높이에 Au가 없는 것을 특징으로 하는 엘이디 모듈.
  27. 청구항 19에 있어서, 상기 멀티층 바디는 Au 말단층과, 상기 AU 말단층과 접하는 확산 방지층과, 상기 확산 방지층과 접하는 접착층(adhesive layer)을 포함하는 것을 특징으로 하는 엘이디 모듈.
  28. 청구항 27에 있어서, 상기 확산 방지층은 Pt 층이고, 상기 접착층은 Ti 층인 것을 특징으로 하는 엘이디 모듈,
  29. 청구항 19에 있어서, 상기 멀티층 바디는 Au 말단층을 포함하며, 상기 Au 말단층과 상기 오믹컨택파트 사이에 Al 층과 Ti 층을 교대로 적층한 금속 적층 구조를 포함하며, 상기 Al 층의 두께는 상기 Ti 층 두께의 2배 이상인 것을 특징으로 하는 엘이디 모듈.
  30. 청구항 29에 있어서, 상기 Au 말단층의 두께는 상기 금속 적층 구조 내 다른 금속층들 각각의 두께보다 작은 것을 특징으로 하는 엘이디 모듈.
KR1020170159186A 2017-11-27 2017-11-27 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈 Ceased KR20190061147A (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020170159186A KR20190061147A (ko) 2017-11-27 2017-11-27 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈
JP2017248630A JP6375049B1 (ja) 2017-11-27 2017-12-26 Ｌｅｄチップ及びそのｌｅｄチップが適用されたｌｅｄモジュール
JP2018137175A JP6694478B2 (ja) 2017-11-27 2018-07-20 Ｌｅｄチップ及びそのｌｅｄチップが適用されたｌｅｄモジュール
TW107129287A TW201925870A (zh) 2017-11-27 2018-08-22 發光二極體晶片及使用該發光二極體晶片的發光二極體模組
US16/108,158 US10644212B2 (en) 2017-11-27 2018-08-22 LED chip with improved bonding strength and LED module using the LED chip
EP18194148.5A EP3490014B1 (en) 2017-11-27 2018-09-13 Led chip and led module using the led chip
CN201811092507.9A CN109841715B (zh) 2017-11-27 2018-09-19 Led芯片和使用该led芯片的led模块
US16/829,478 US10818830B2 (en) 2017-11-27 2020-03-25 LED chip with improved bonding strength and LED module using the LED chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170159186A KR20190061147A (ko) 2017-11-27 2017-11-27 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈

Publications (1)

Publication Number Publication Date
KR20190061147A true KR20190061147A (ko) 2019-06-05

Family

ID=63165977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170159186A Ceased KR20190061147A (ko) 2017-11-27 2017-11-27 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈

Country Status (6)

Country Link
US (2) US10644212B2 (ko)
EP (1) EP3490014B1 (ko)
JP (2) JP6375049B1 (ko)
KR (1) KR20190061147A (ko)
CN (1) CN109841715B (ko)
TW (1) TW201925870A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110429166B (zh) * 2019-08-23 2020-12-04 厦门乾照光电股份有限公司 一种led芯片
CN111129274A (zh) * 2019-12-31 2020-05-08 广东省半导体产业技术研究院 一种微led器件及阵列
US11817535B2 (en) 2020-04-21 2023-11-14 Raysolve Optoelectronics (Suzhou) Company Limited Light emitting diode structure and method for manufacturing the same
KR20220041484A (ko) * 2020-09-25 2022-04-01 삼성전자주식회사 마이크로 발광 소자, 이를 포함한 디스플레이 장치 및 그 제조 방법
CN113488576A (zh) * 2021-04-13 2021-10-08 镭昱光电科技(苏州)有限公司 发光二极管结构及其制造方法
WO2024065293A1 (zh) * 2022-09-28 2024-04-04 泉州三安半导体科技有限公司 一种发光二极管及发光装置
CN116646449B (zh) * 2023-06-02 2024-02-13 淮安澳洋顺昌光电技术有限公司 一种led封装结构
CN117317113A (zh) * 2023-11-27 2023-12-29 江西兆驰半导体有限公司 一种提高芯片钎缝界面可靠性的led芯片及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5162909B2 (ja) * 2006-04-03 2013-03-13 豊田合成株式会社 半導体発光素子
WO2008120432A1 (ja) * 2007-03-28 2008-10-09 Panasonic Corporation オーミック電極構造体および半導体素子
US8368100B2 (en) * 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
JP2009218495A (ja) * 2008-03-12 2009-09-24 Mitsubishi Chemicals Corp 半導体発光素子および半導体発光装置
JP5197654B2 (ja) * 2010-03-09 2013-05-15 株式会社東芝 半導体発光装置及びその製造方法
US10074778B2 (en) * 2011-03-22 2018-09-11 Seoul Viosys Co., Ltd. Light emitting diode package and method for manufacturing the same
US9269878B2 (en) * 2011-05-27 2016-02-23 Lg Innotek Co., Ltd. Light emitting device and light emitting apparatus
JP2013232478A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 半導体発光装置及びその製造方法
JP5893528B2 (ja) * 2012-07-27 2016-03-23 新日鉄住金マテリアルズ株式会社 無鉛はんだバンプ接合構造
JP6299336B2 (ja) * 2014-03-28 2018-03-28 日亜化学工業株式会社 発光素子及びそれを用いた発光装置
JP2016134605A (ja) * 2015-01-22 2016-07-25 株式会社東芝 複合樹脂及び電子デバイス
JP6544730B2 (ja) * 2015-01-30 2019-07-17 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体部品を製造するための方法および半導体部品
KR101771461B1 (ko) * 2015-04-24 2017-08-25 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
US9590157B2 (en) * 2015-06-04 2017-03-07 The Silanna Group Pty Ltd Efficient dual metal contact formation for a semiconductor device
US10126831B2 (en) * 2015-10-16 2018-11-13 Seoul Viosys Co., Ltd. Compact light emitting diode chip, light emitting device and electronic device including the same
WO2017135763A1 (ko) * 2016-02-05 2017-08-10 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지
US10615311B2 (en) * 2016-04-22 2020-04-07 Lg Innotek Co., Ltd. Light emitting device and display comprising same
WO2017222279A1 (ko) * 2016-06-20 2017-12-28 엘지이노텍 주식회사 반도체 소자
US9997672B2 (en) * 2016-10-05 2018-06-12 Tekcore Co., Ltd. Electrode structure of light emitting diode

Also Published As

Publication number Publication date
US20190165230A1 (en) 2019-05-30
US20200227606A1 (en) 2020-07-16
EP3490014A1 (en) 2019-05-29
US10644212B2 (en) 2020-05-05
EP3490014B1 (en) 2020-10-21
JP2019096859A (ja) 2019-06-20
CN109841715A (zh) 2019-06-04
JP6375049B1 (ja) 2018-08-15
TW201925870A (zh) 2019-07-01
CN109841715B (zh) 2021-11-09
US10818830B2 (en) 2020-10-27
JP2019096853A (ja) 2019-06-20
JP6694478B2 (ja) 2020-05-13

Similar Documents

Publication Publication Date Title
KR20190061147A (ko) 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈
KR100573346B1 (ko) Ⅲ족 질화물계 화합물 반도체 발광 소자
KR101709781B1 (ko) 솔더 페이스트를 통해 접착된 발광 다이오드를 갖는 발광 다이오드 모듈 및 발광 다이오드
KR101546929B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
JP4449405B2 (ja) 窒化物半導体発光素子およびその製造方法
US10199551B2 (en) Semiconductor light-emitting device
KR101826950B1 (ko) 솔더 페이스트를 통해 접착된 발광 다이오드를 갖는 발광 다이오드 모듈 및 발광 다이오드
KR20150078296A (ko) 신뢰성이 향상된 발광 소자
CN113410358A (zh) 半导体发光元件
JP4901241B2 (ja) 半導体発光素子及びその製造方法
CN102770975B (zh) 氮化物半导体发光元件及其制造方法
JP5988489B2 (ja) 半導体素子およびその製造方法
JP6183235B2 (ja) 窒化物半導体発光素子

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171127

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201116

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20171127

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220519

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20220819

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20220519

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I