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KR20180121527A - 반도체 장치 - Google Patents

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KR20180121527A
KR20180121527A KR1020187025919A KR20187025919A KR20180121527A KR 20180121527 A KR20180121527 A KR 20180121527A KR 1020187025919 A KR1020187025919 A KR 1020187025919A KR 20187025919 A KR20187025919 A KR 20187025919A KR 20180121527 A KR20180121527 A KR 20180121527A
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KR
South Korea
Prior art keywords
layer
semiconductor element
glass
circuit layer
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020187025919A
Other languages
English (en)
Inventor
슈지 니시모토
요시유키 나가토모
Original Assignee
미쓰비시 마테리알 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 마테리알 가부시키가이샤 filed Critical 미쓰비시 마테리알 가부시키가이샤
Publication of KR20180121527A publication Critical patent/KR20180121527A/ko
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/4805—Shape
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80399—Material
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    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/8383—Solid-solid interdiffusion
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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Abstract

본 발명의 반도체 장치는, 도전성 재료로 이루어지는 회로층과, 회로층의 일방의 면에 탑재된 반도체 소자와, 회로층의 타방의 면에 배치 형성된 세라믹스 기판을 구비하고, 회로층의 일방의 면에는, 유리층과 이 유리층 상에 적층된 Ag 층을 갖는 Ag 하지층이 형성되어 있고, 이 Ag 하지층의 Ag 층과 반도체 소자가 직접 접합되어 있는 것을 특징으로 한다.

Description

반도체 장치
본 발명은, 도전성 재료로 이루어지는 회로층과, 이 회로층 상에 탑재되는 반도체 소자를 구비한 반도체 장치에 관한 것이다.
본원은, 2016년 2월 29일에 일본에 출원된 일본 특허출원 2016-037085호에 근거하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
LED 나 파워 모듈 등의 반도체 장치에 있어서는, 도전 재료로 이루어지는 회로층 위에 반도체 소자가 접합된 구조를 구비하고 있다.
풍력 발전, 전기 자동차, 하이브리드 자동차 등을 제어하기 위해서 사용되는 대전력 제어용의 파워 반도체 소자에 있어서는, 발열량이 많은 점에서부터, 이것을 탑재하는 기판으로서는, 예를 들어 AlN (질화알루미늄), Al2O3 (알루미나) 등의 세라믹스 기판으로 이루어지는 절연층과, 이 절연층의 일방의 면에 도전성이 우수한 금속을 배치하여 형성한 회로층을 구비한 세라믹스 회로 기판 (파워 모듈용 기판) 이, 종래부터 널리 사용되고 있다.
예를 들어, 특허문헌 1 에 나타내는 파워 모듈 (반도체 장치) 에 있어서는, 세라믹스 기판의 일방의 면에 Al 또는 Cu 등의 금속으로 이루어지는 회로층이 형성된 파워 모듈용 기판 (세라믹스 회로 기판) 과, 이 회로층 상에 접합되는 반도체 소자를 구비한 구조를 갖추고 있다. 그리고, 파워 모듈용 기판의 타방측에 방열판이 접합되어 있어, 반도체 소자에서 발생한 열을 파워 모듈용 기판측으로 전달하고, 방열판을 통해서 외부로 방산하는 구성을 구비하고 있다.
반도체 소자 등의 전자 부품을 회로층 상에 접합할 때에는, 예를 들어 특허문헌 1 에 나타내는 바와 같이, 솔더재를 사용한 방법이 널리 사용되고 있다. 최근에는, 환경 보호의 관점에서, 예를 들어 Sn-Ag 계, Sn-In 계, 혹은 Sn-Ag-Cu 계 등의 납프리 솔더가 주류로 되어 있다.
여기서, 알루미늄 또는 알루미늄 합금으로 이루어지는 회로층에 있어서는, 표면에 알루미늄의 자연 산화막이 형성되기 때문에, 솔더재에 의한 반도체 소자와의 접합을 양호하게 실시하는 것이 곤란하였다.
또, 구리 또는 구리 합금으로 이루어지는 회로층에 있어서는, 용융된 솔더재와 구리가 반응해서 회로층의 내부로 솔더재의 성분이 침입하여, 회로층의 특성이 열화될 우려가 있었다.
이 때문에, 종래에는, 특허문헌 1 에 나타내는 바와 같이, 회로층의 표면에 Ni 도금막을 형성한 다음, 솔더재에 의해 반도체 소자를 실시하고 있었다.
한편, 솔더재를 사용하지 않는 접합 방법으로서, 예를 들어, 특허문헌 2 에는, Ag 나노페이스트를 사용하여 반도체 소자를 접합하는 기술이 제안되어 있다.
또, 예를 들어, 특허문헌 3, 4 에는, 금속 산화물 입자와 유기물로 이루어지는 환원제를 함유하는 산화물 페이스트를 사용하여 반도체 소자를 접합하는 기술이 제안되어 있다.
또, 예를 들어, 특허문헌 5 ∼ 7 에는, 유리 함유 Ag 페이스트를 사용하여 알루미늄 또는 구리로 이루어지는 회로층 상에 Ag 하지층을 형성한 후에, 솔더 또는 Ag 페이스트를 개재하여 회로층과 반도체 소자를 접합하는 기술이 제안되어 있다. 이 기술에서는, 알루미늄 또는 구리로 이루어지는 회로층의 표면에, 유리 함유 Ag 페이스트를 도포하고 소성함으로써, 회로층의 표면에 형성되어 있는 산화 피막을 유리에 반응시켜 제거하여 Ag 하지층을 형성하고, 이 Ag 하지층이 형성된 회로층 상에, 솔더 또는 Ag 페이스트의 소성체로 이루어지는 Ag 접합층을 개재하여 반도체 소자를 접합하고 있다.
여기서, Ag 하지층은, 유리가 회로층의 산화 피막과 반응함으로써 형성된 유리층과 이 유리층 상에 형성된 Ag 층을 구비하고 있다. 이 유리층에는 도전성 입자가 분산되어 있고, 이 도전성 입자에 의해 유리층의 도전성이 확보되어 있다.
일본 공개특허공보 2004-172378호 일본 공개특허공보 2006-202938호 일본 공개특허공보 2008-208442호 일본 공개특허공보 2009-267374호 일본 공개특허공보 2010-287869호 일본 공개특허공보 2012-109315호 일본 공개특허공보 2013-012706호
그런데, 특허문헌 1 및 특허문헌 5, 6 에 기재된 것처럼, 솔더재를 사용하여 반도체 소자와 회로층을 접합한 경우에는, 고온 환경하에서 사용했을 때에 솔더의 일부가 용융되어, 반도체 소자와 회로층의 접합 신뢰성이 저하될 우려가 있었다.
특히 최근에는, 실리콘 반도체에서 SiC 또는 GaN 등 화합물 반도체 소자의 실용화가 기대되어 있어, 반도체 소자 자체의 내열성의 향상이 전망되기 때문에, 반도체 장치의 사용 온도가 높아지는 경향이 있어, 종래와 같이 솔더재로 접합한 구조로는 대응이 곤란해지고 있다.
또, 특허문헌 2 ∼ 4　및 특허문헌 7　에 기재된 바와 같이, 금속 페이스트 및 금속 산화물 페이스트를 접합재로서 사용하고, 금속 페이스트 및 금속 산화물 페이스트의 소성체로 이루어지는 접합층을 개재하여 반도체 소자를 접합한 경우에는, 예를 들어 200 ℃ 이상의 고온 유지되었을 때나, 예를 들어 200 ℃ 이상의 고온에 달하는 냉열 사이클이 부하되었을 때에, 접합층에 있어서 금속의 소결이 진행되어, Ag 의 결정 (금속 결정) 이 입자 성장하여, 국소적으로 듬성듬성한 부분과 치밀한 부분이 형성되고, 접합층에 보이드가 생성되어서, 접합성이 저하될 우려가 있었다.
본 발명은 전술한 사정을 감안하여 이루어진 것으로서, 비교적 고온 환경하에서 사용된 경우에도, 회로층과 반도체 소자의 접합 신뢰성이 우수하고, 안정적으로 사용하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
이와 같은 과제를 해결하고, 상기 목적을 달성하기 위해서, 본 발명의 일 양태인 반도체 장치는, 도전성 재료로 이루어지는 회로층과, 상기 회로층의 일방의 면에 탑재된 반도체 소자와, 상기 회로층의 타방의 면에 배치 형성된 세라믹스 기판을 구비한 반도체 장치로서, 상기 회로층의 일방의 면에는, 유리층과 이 유리층 상에 적층된 Ag 층을 갖는 Ag 하지층이 형성되어 있고, 이 Ag 하지층의 상기 Ag 층과 상기 반도체 소자가 직접 접합되어 있는 것을 특징으로 하고 있다.
이 구성의 반도체 장치에 의하면, 회로층의 일방의 면에, 유리층과 이 유리층 상에 적층된 Ag 층을 갖는 Ag 하지층이 형성되어 있고, 이 Ag 하지층과 반도체 소자가 직접 접합되어 있으므로, 솔더재나 금속 페이스트로 이루어지는 접합재는 개재하고 있지 않아, 고온 환경하에서 사용한 경우라도, 회로층과 반도체 소자의 사이에서 용융이 발생하거나, 소결의 진행에 의해 보이드가 생기거나 하는 일이 없이, 회로층과 반도체 소자가 확실하게 접합된다. 따라서, 본 발명의 일 양태인 반도체 장치는, 고온 환경하에서도 안정적으로 사용하는 것이 가능해진다.
여기서, 본 발명의 일 양태인 반도체 장치에 있어서는, 상기 반도체 소자는, 상기 Ag 층과 접합되는 면에, Au 또는 Au 합금으로 이루어지는 Au 막, 및, Ag 또는 Ag 합금으로 이루어지는 Ag 막 중 어느 것이 형성되어 있는 것이 바람직하다.
상기 반도체 소자의 상기 Ag 층과 접합되는 면에 Ag 막을 형성한 경우에는, Ag 하지층 (Ag 층) 과 반도체 소자 (Ag 막) 가 동종 금속끼리의 접합이 되어, 회로층과 반도체 소자를 양호하게 접합할 수 있다. 상기 반도체 소자의 상기 Ag 층과 접합되는 면에 Au 막을 사용한 경우에는, 반도체 소자 (Au 막) 와 Ag 하지층 (Ag 층) 을 비교적 저온에서 고상 확산 접합을 실시할 수 있다.
또, 본 발명의 일 양태인 반도체 장치에 있어서는, 상기 반도체 소자는, 파워 반도체 소자로 되어 있는 구성으로 해도 된다.
이 구성의 반도체 장치에 의하면, 발열량이 많은 파워 반도체 소자를 사용한 경우에도, 효율적으로 열을 회로층에 전달할 수 있다. 또한, 파워 반도체로는 IGBT (Insulated Gate Bipolar Transistor) 나 MOSFET 등을 들 수 있다.
본 발명에 의하면, 비교적 고온 환경하에서 사용된 경우에도, 회로층과 반도체 소자의 접합 신뢰성이 우수하여, 안정적으로 사용하는 것이 가능한 반도체 장치를 제공할 수 있다.
도 1 은 본 발명의 일 실시형태인 반도체 장치 (파워 모듈) 의 개략 설명도이다.
도 2 는 도 1 에 나타내는 반도체 장치 (파워 모듈) 의 회로층과 반도체 소자의 접합 계면의 확대 설명도이다.
도 3 은 Ag 하지층과 회로층의 접합 부분을 나타내는 요부 확대 단면도이다.
도 4 는 도 1 에 나타내는 반도체 장치 (파워 모듈) 의 제조 방법을 나타내는 플로도이다.
도 5 는 도 1 에 나타내는 반도체 장치 (파워 모듈) 의 제조 방법의 개략 설명도이다.
도 6 은 본 발명의 다른 실시형태인 반도체 장치 (LED 장치) 의 개략 설명도이다.
이하에, 본 발명의 실시형태에 대해서 첨부한 도면을 참조하여 설명한다. 또한, 본 실시형태인 반도체 장치는, 풍력 발전, 전기 자동차 등의 전기 차량 등을 제어하기 위해서 사용되는 대전력 제어용의 파워 반도체 소자가 탑재된 파워 모듈이다. 도 1 에 본 발명의 실시형태인 파워 모듈 (반도체 장치) 을 나타낸다.
이 파워 모듈 (1) 은, 회로층 (12) 이 배치 형성된 파워 모듈용 기판 (세라믹스 회로 기판) (10) 과, 회로층 (12) 의 일방의 면 (도 1 에 있어서 상면) 에 접합된 반도체 소자 (3) 와, 파워 모듈용 기판 (10) 의 타방측에 배치 형성된 냉각기 (50) 를 구비하고 있다.
파워 모듈용 기판 (10) 은, 도 1 에 나타내는 바와 같이, 절연층을 구성하는 세라믹스 기판 (11) 과, 이 세라믹스 기판 (11) 의 일방의 면 (도 1 에 있어서 상면) 에 배치 형성된 회로층 (12) 과, 세라믹스 기판 (11) 의 타방의 면 (도 1 에 있어서 하면) 에 배치 형성된 금속층 (13) 을 구비하고 있다.
세라믹스 기판 (11) 은, 회로층 (12) 과 금속층 (13) 사이의 전기적 접속을 방지하는 것으로서, 절연성이 높은 AlN (질화알루미늄), Si3N4 (질화규소), Al2O3 (알루미나) 등으로 구성되어 있다. 본 실시형태에서는, 방열성이 우수한 AlN (질화알루미늄) 으로 구성되어 있다. 또, 세라믹스 기판 (11) 의 두께는, 0.2 ∼ 1.5 ㎜ 의 범위 내로 설정되어 있고, 본 실시형태에서는 0.635 ㎜ 로 설정되어 있다.
회로층 (12) 은, 세라믹스 기판 (11) 의 일방의 면에, 도전성을 갖는 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금의 금속판이 접합됨으로써 형성되어 있다. 본 실시형태에 있어서는, 회로층 (12) 은, 순도 99.99 mass％ 이상의 알루미늄 (이른바 4N 알루미늄) 의 압연판을 접합함으로써 형성되어 있다. 또한, 회로층 (12) 의 두께는 0.1 ㎜ 이상 1.0 ㎜ 이하의 범위 내로 설정되어 있고, 본 실시형태에서는, 0.6 ㎜ 로 설정되어 있다. 또, 이 회로층 (12) 에는, 회로 패턴이 형성되어 있고, 그 일방의 면 (도 1 에 있어서 상면) 이, 반도체 소자 (3) 가 접합되는 접합면으로 되어 있다.
금속층 (13) 은, 세라믹스 기판 (11) 의 타방의 면에, 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금 등의 금속판이 접합됨으로써 형성되어 있다. 본 실시형태에 있어서는, 이 금속판 (금속층 (13)) 은, 순도가 99.99 mass％ 이상의 알루미늄 (이른바 4N 알루미늄) 의 압연판으로 되어 있다. 여기서, 금속층 (13) 의 두께는, 0.2 ㎜ 이상 3.0 ㎜ 이하의 범위 내로 설정되어 있고, 본 실시형태에서는 1.6 ㎜ 로 설정되어 있다.
냉각기 (50) 는, 전술한 파워 모듈용 기판 (10) 을 냉각하기 위한 것으로, 본 실시형태에서는, 냉각 매체 (예를 들어 냉각수) 를 유통시키기 위한 유로 (51) 를 구비하고 있다. 이 냉각기 (50) 는, 열전도성이 양호한 재질로 구성되는 것이 바람직하고, 본 실시형태에 있어서는, A6063 (알루미늄 합금) 으로 구성되어 있다.
반도체 소자 (3) 는, Si, SiC, GaN 등의 반도체 재료로 구성되어 있고, 회로층 (12) 과의 접합면에는, 표면 처리막 (3a) 으로서, Au 또는 Au 합금으로 이루어지는 Au 막, 및, Ag 또는 Ag 합금으로 이루어지는 Ag 막이 형성되어 있다. 본 실시형태에서는, 표면 처리막 (3a) 은 Ag 막으로 되어 있다.
여기서 본 실시형태에서는, 표면 처리막 (3a) 은, 스퍼터법 등에 의해 20 ㎚ ∼ 300 ㎚ 의 두께로 성막되어 있다. 표면 처리막 (3a) 의 두께는, 50 ㎚ ∼ 200 ㎚ 로 하는 것이 바람직하지만, 이것에 한정되지는 않는다.
그리고, 도 1 에 나타내는 파워 모듈 (1) 에 있어서는, 도 2 에 나타내는 바와 같이, 회로층 (12) 의 표면에 Ag 하지층 (30) 이 형성되어 있다. 또한, Ag 하지층 (30) 은, 도 1 에 나타내는 바와 같이, 회로층 (12) 의 표면 전체에는 형성되지 않고, 반도체 소자 (3) 가 배치 형성되는 부분, 즉, 반도체 소자 (3) 와의 접합면에만 선택적으로 형성되어 있다.
여기서 Ag 하지층 (30) 은, 후술하는 바와 같이, 유리 성분을 함유하는 유리 함유 Ag 페이스트의 소성체로 되어 있다. 이 Ag 하지층 (30) 은, 반도체 소자 (3) 를 접합하기 전의 상태에 있어서, 도 3 에 나타내는 바와 같이, 회로층 (12) 측에 형성된 유리층 (31) 과, 이 유리층 (31) 상에 형성된 Ag 층 (32) 을 구비하고 있다.
유리층 (31) 내부에는, 입경이 수 나노미터 정도의 미세한 도전성 입자 (33) 가 분산되어 있다. 이 도전성 입자 (33) 는, Ag 또는 Al 의 적어도 일방을 함유하는 결정성 입자로 되어 있다. 또한, 유리층 (31) 내의 도전성 입자 (33) 는, 예를 들어 투과형 전자 현미경 (TEM) 을 사용함으로써 관찰된다.
또, Ag 층 (32) 의 내부에는, 입경이 수 나노미터 정도의 미세한 유리 입자 (도시 생략) 가 분산되어 있다.
또, 본 실시형태에서는, 회로층 (12) 이 순도 99.99 mass％ 이상의 알루미늄으로 구성되어 있는 점에서, 회로층 (12) 의 표면에는, 대기 중에서 자연 발생한 알루미늄 산화 피막 (12A) 이 형성되어 있다. 여기서, 전술한 Ag 하지층 (30) 이 형성된 부분에 있어서는, 이 알루미늄 산화 피막 (12A) 이 제거되어 있고, 회로층 (12) 상에 직접 Ag 하지층 (30) 이 형성되어 있다. 요컨대, 도 3 에 나타내는 바와 같이, 회로층 (12) 을 구성하는 알루미늄과 유리층 (31) 이 직접 접합되어 있다.
본 실시형태에 있어서는, 도 3 에 나타내는 바와 같이, 회로층 (12) 상에 자연 발생하는 알루미늄 산화 피막 (12A) 의 두께 (to) 가 4 ㎚ ≤ to ≤ 6 ㎚ 의 범위 내로 되어 있다. 또, 유리층 (31) 의 두께 (tg) 가 0.01 ㎛ ≤ tg ≤ 5 ㎛ 의 범위 내, Ag 층 (32) 의 두께 (ta) 가 1 ㎛ ≤ ta ≤ 100 ㎛ 의 범위 내가 되도록 구성되어 있다.
또한, 이 Ag 하지층 (30) 의 두께 방향의 전기 저항값 (P) 이 0.5 Ω 이하로 되어 있다. 여기서, 본 실시형태에 있어서는, Ag 하지층 (30) 의 두께 방향에 있어서의 전기 저항값 (P) 은, Ag 하지층 (30) 의 상면과 회로층 (12) 의 상면 사이의 전기 저항값으로 하고 있다. 이것은, 회로층 (12) 을 구성하는 알루미늄 (4N 알루미늄) 의 전기 저항이 Ag 하지층 (30) 의 두께 방향의 전기 저항에 비해 매우 작기 때문이다. 또한, 이 전기 저항의 측정시에는, Ag 하지층 (30) 의 상면 중앙점과, Ag 하지층 (30) 의 상기 상면 중앙점에서부터 Ag 하지층 (30) 단부 (端部) 까지의 거리와 동일 거리분만큼 Ag 하지층 (30) 단부로부터 떨어진 회로층 (12) 상의 점과의 사이의 전기 저항을 측정하는 것으로 하고 있다.
다음으로, Ag 하지층 (30) 을 형성하는 유리 함유 Ag 페이스트에 대해 설명한다.
이 유리 함유 Ag 페이스트는, Ag 분말과, 유리 분말과, 수지와, 용제와, 분산제를 함유하고 있고, Ag 분말과 유리 분말로 이루어지는 분말 성분의 함유량이, 유리 함유 Ag 페이스트 전체의 60 질량％ 이상 90 질량％ 이하로 되어 있고, 잔부가 수지, 용제, 분산제로 되어 있다.
또한, 본 실시형태에서는, Ag 분말과 유리 분말로 이루어지는 분말 성분의 함유량은, 유리 함유 Ag 페이스트 전체의 85 질량％ 로 되어 있다.
또, 이 유리 함유 Ag 페이스트는, 그 점도가 10 Pa·s 이상 500 Pa·s 이하, 보다 바람직하게는 50 Pa·s 이상 300 Pa·s 이하로 조정되어 있다.
Ag 분말은, 그 입경이 0.05 ㎛ 이상 1.0 ㎛ 이하로 되어 있고, 본 실시형태에서는, 평균 입경 0.8 ㎛ 인 것을 사용하였다.
유리 분말은, 예를 들어, 산화납, 산화아연, 산화규소, 산화붕소, 산화인 및 산화비스무트 중 어느 1 종 또는 2 종 이상을 함유하고 있고, 그 유리 전이 온도가 300 ℃ 이상 450 ℃ 이하, 연화 온도가 600 ℃ 이하, 결정화 온도가 450 ℃ 이상으로 되어 있다.
본 실시형태에서는, 주성분으로서 산화납과 산화아연과 산화붕소로 이루어지고, 평균 입경이 0.5 ㎛ 인 유리 분말을 사용하였다.
또, Ag 분말의 중량 (A) 과 유리 분말의 중량 (G) 의 중량비 (A/G) 는, 80/20 내지 99/1 의 범위 내로 조정되어 있고, 본 실시형태에서는, A/G = 80/5 로 하였다.
용제는, 비점이 200 ℃ 이상인 것이 적합하며, 본 실시형태에서는, 디에틸렌글리콜디부틸에테르를 사용하고 있다.
수지는, 유리 함유 Ag 페이스트의 점도를 조정하는 것으로, 400 ℃ 이상에서 분해되는 것이 적합하다. 본 실시형태에서는, 에틸셀룰로오스를 사용하고 있다.
또, 본 실시형태에서는, 디카르복실산계의 분산제를 첨가하고 있다. 또한, 분산제를 첨가하지 않고 유리 함유 Ag 페이스트를 구성해도 된다.
이 유리 함유 Ag 페이스트는, Ag 분말과 유리 분말을 혼합한 혼합 분말과, 용제와 수지를 혼합한 유기 혼합물을, 분산제와 함께 믹서에 의해 예비 혼합하고, 얻어진 예비 혼합물을 롤 밀기에 의해 반죽하면서 혼합한 후, 얻어진 혼련물을 페이스트 여과기에 의해 여과함으로써 제조되어 나온다.
다음으로, 본 실시형태인 파워 모듈 (1) 의 제조 방법에 대해, 도 4 및 도 5 를 참조하여 설명한다.
먼저, 세라믹스 기판 (11) 의 일방의 면에 회로층 (12) 이 형성되고, 세라믹스 기판 (11) 의 타방의 면에 금속층 (13) 이 형성된 파워 모듈용 기판 (10) 을 준비하고, 이 파워 모듈용 기판 (10) 의 회로층 (12) 상에 유리 함유 Ag 페이스트 (40) 를 도포한다 (유리 함유 Ag 페이스트 도포 공정 (S01)). 여기서, 유리 함유 Ag 페이스트 (40) 를 도포할 때에는, 스크린 인쇄법, 오프셋 인쇄법, 감광성 프로세스 등의 여러 가지 수단을 채용할 수 있다. 본 실시형태에서는, 스크린 인쇄법에 의해 유리 함유 Ag 페이스트 (40) 를 패턴상으로 형성하였다.
회로층 (12) 의 일방의 면에 유리 함유 Ag 페이스트 (40) 를 도포한 상태에서, 가열로 (61) 내에 장입하여 가열 처리를 실시하여, 유리 함유 Ag 페이스트 (40) 의 소성을 실시한다 (제 1 가열 처리 공정 (S02)). 이 제 1 가열 처리 공정 (S02) 에 의해, 유리층 (31) 과 Ag 층 (32) 을 구비한 Ag 하지층 (30) 이 형성된다.
이 제 1 가열 처리 공정 (S02) 에 있어서는, 유리 함유 Ag 페이스트 (40) 가 소성될 때에, 유리층 (31) 에 의해, 회로층 (12) 의 표면에 자연 발생되어 있던 알루미늄 산화 피막 (12A) 이 용융 제거되고, 회로층 (12) 에 직접 유리층 (31) 이 형성된다. 또, 유리층 (31) 의 내부에, 입경이 수 나노미터 정도의 미세한 도전성 입자 (33) 가 분산된다. 이 도전성 입자 (33) 는, Ag 또는 Al 의 적어도 일방을 함유하는 결정성 입자로 되어 있으며, 소성시에 유리층 (31) 내부에 석출된 것으로 추측된다.
또한, Ag 층 (32) 의 내부에, 입경이 수 마이크로미터 정도의 유리 입자가 분산된다. 이 유리 입자는, Ag 입자의 소결이 진행되어 가는 과정에서, 잔존한 유리 성분이 응집된 것으로 추측된다.
본 실시형태에서는, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도가 350 ℃ 이상 645 ℃ 이하의 범위 내, 가열 온도에서의 유지 시간이 1 분 이상 60 분 이하의 범위 내로 설정되어 있다. 그리고, 이와 같은 조건으로 가열 처리를 실시함으로써, 제 1 가열 처리 공정 (S02) 후에 형성되는 Ag 하지층 (30) 에 있어서의 Ag 층 (32) 의 평균 결정 입경이 0.5 ㎛ 이상 3.0 ㎛ 이하의 범위 내로 조정된다.
여기서, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도가 350 ℃ 미만 및 가열 온도에서의 유지 시간이 1 분 미만인 경우에는, 소성이 불충분해져, Ag 하지층 (30) 을 충분히 형성할 수 없을 우려가 있다. 한편, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도가 645 ℃ 를 초과하는 경우 및 가열 온도에서의 유지 시간이 60 분을 초과하는 경우에는, 소성이 지나치게 진행되어, 제 1 가열 처리 공정 (S02) 후에 형성되는 Ag 하지층 (30) 에 있어서의 Ag 층 (32) 의 평균 결정 입경이 0.5 ㎛ 이상 3.0 ㎛ 이하의 범위 내가 되지 않을 우려가 있다.
이상으로부터 본 실시형태에서는, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도가 350 ℃ 이상 645 ℃ 이하의 범위 내, 가열 온도에서의 유지 시간이 1 분 이상 60 분 이하의 범위 내로 설정되어 있다.
또한, Ag 하지층 (30) 을 확실하게 형성하기 위해서는, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도의 하한을 400 ℃ 이상으로 하는 것이 바람직하고, 450 ℃ 이상으로 하는 것이 바람직하다. 또, 가열 온도에서의 유지 시간의 하한을 5 분 이상으로 하는 것이 바람직하고, 10 분 이상으로 하는 것이 바람직하다.
한편, 제 1 가열 처리 공정 (S02) 에 있어서의 소성의 진행을 확실하게 억제하기 위해서는, 제 1 가열 처리 공정 (S02) 에 있어서의 가열 온도의 상한을 600 ℃ 이하로 하는 것이 바람직하고, 575 ℃ 이하로 하는 것이 보다 바람직하다. 또, 가열 온도에서의 유지 시간의 상한을 45 분 이하로 하는 것이 바람직하고, 30 분 이하로 하는 것이 보다 바람직하다. 그리고, 이와 같은 조건으로 가열 처리를 실시함으로써, 제 1 가열 처리 공정 (S02) 후의 Ag 하지층 (30) 에 있어서의 Ag 층 (32) 의 평균 결정 입경이 0.5 ㎛ 이상 3.0 ㎛ 이하의 범위 내로 조정된다.
다음으로, 도 5 에 나타내는 바와 같이, Ag 하지층 (30) 의 Ag 층 (32) 위에 반도체 소자 (3) 를 적층한다 (반도체 소자 적층 공정 (S03)). 이 때, 반도체 소자 (3) 의 표면 처리막 (3a) 이 Ag 하지층 (30) 측을 향하도록 배치한다.
그리고, 도 5 에 나타내는 바와 같이, 적층한 반도체 소자 (3) 와 파워 모듈용 기판 (10) 을 적층 방향으로 가압한 상태로 가열로 (62) 내에 배치하고 가열 처리를 실시하여, 반도체 소자 (3) 와 파워 모듈용 기판 (10) 을 접합한다 (제 2 가열 처리 공정 (S04)). 이 때, Ag 하지층 (30) 의 Ag 층 (32) 에 있어서의 소성이 좀더 진행됨과 함께, 반도체 소자 (3) 가 접합된다. 즉, 본 실시형태에 있어서는, 제 1 가열 처리 공정 (S02) 과 제 2 가열 처리 공정 (S04) 의 2 단계의 가열 처리를 실시함으로써 Ag 하지층 (30) 의 Ag 층 (32) 의 소성을 실시하고 있는 것이다.
여기서, 제 2 가열 처리 공정 (S04) 에 있어서는, 적층 방향의 가압 압력이 5 ㎫ 이상 40 ㎫ 이하의 범위 내, 가열 온도가 200 ℃ 이상 400 ℃ 이하의 범위 내, 가열 온도에 있어서의 유지 시간이 1 분 이상 60 분 이하의 범위 내로 설정되어 있다.
또한, 제 2 가열 처리 공정 (S04) 후에 있어서, Ag 층 (32) 의 평균 결정 입경은 변화하지 않는다.
이것은, 제 2 가열 처리 공정 (S04) 에 있어서의 가열 온도가, 제 1 가열 처리 공정 (S02) 보다 낮기 때문이다.
여기서, 제 2 가열 처리 공정 (S04) 에 있어서의 적층 방향의 가압 압력이 5 ㎫ 미만인 경우에는, 반도체 소자 (3) 와 회로층 (12) 의 접합 강도가 불충분해질 우려가 있다. 한편, 제 2 가열 처리 공정 (S04) 에 있어서의 적층 방향의 가압 압력이 40 ㎫ 를 초과하는 경우에는, 세라믹스 기판 (11) 에 균열이 발생할 우려가 있다.
이상으로부터 본 실시형태에서는, 제 2 가열 처리 공정 (S04) 에 있어서의 적층 방향의 가압 압력을 5 ㎫ 이상 40 ㎫ 이하의 범위 내로 설정하고 있다.
또한, 반도체 소자 (3) 와 회로층 (12) 의 접합 강도를 더욱 향상시키기 위해서는, 제 2 가열 처리 공정 (S04) 에 있어서의 적층 방향의 가압 압력의 하한을 10 ㎫ 이상으로 하는 것이 바람직하다. 또, 세라믹스 기판 (11) 의 균열의 발생을 확실하게 억제하기 위해서는, 제 2 가열 처리 공정 (S04) 에 있어서의 적층 방향의 가압 압력의 상한을 35 ㎫ 이하로 하는 것이 바람직하다.
또, 제 2 가열 처리 공정 (S04) 에 있어서의 가열 온도가 200 ℃ 미만 및 가열 온도에서의 유지 시간이 1 분 미만인 경우에는, 반도체 소자 (3) 와 회로층 (12) 의 접합 강도가 불충분해질 우려가 있다. 한편, 제 2 가열 처리 공정 (S04) 에 있어서의 가열 온도가 400 ℃ 를 초과하는 경우 및 가열 온도에서의 유지 시간이 60 분을 초과하는 경우에는, 반도체 소자 (3) 의 특성이 열에 의해 열화되어 버릴 우려가 있다.
이상으로부터 본 실시형태에서는, 제 2 가열 처리 공정 (S04) 에 있어서의 가열 온도가 200 ℃ 이상 400 ℃ 이하의 범위 내, 가열 온도에서의 유지 시간이 1 분 이상 60 분 이하의 범위 내로 설정되어 있다. 제 2 가열 처리 공정 (S04) 에 있어서의 가열 온도는, 250 ℃ 이상 350 ℃ 이하의 범위 내, 가열 온도에서의 유지 시간은 2 분 이상 10 분 이하의 범위 내로 설정되어 있는 것이 바람직하지만, 이것에 한정되지는 않는다.
상기 서술한 제조 방법에 의해, 회로층 (12) 상에 형성된 Ag 하지층 (30) 의 Ag 층 (32) 과 반도체 소자 (3) 가 직접 접합된 본 실시형태인 파워 모듈 (1) 이 제조되어 나온다.
이상과 같은 구성으로 된 본 실시형태에 관련된 파워 모듈 (반도체 장치) (1) 에 의하면, 회로층 (12) 의 일방의 면에, 유리층 (31) 과, 이 유리층 (31) 상에 적층된 Ag 층 (32) 을 갖는 Ag 하지층 (30) 이 형성되어 있고, 이 Ag 하지층 (30) 의 Ag 층 (32) 과 반도체 소자 (3) 가 직접 접합되어 있으므로, 고온 환경하에서 사용한 경우에서도 회로층 (12) 과 반도체 소자 (3) 의 접합 신뢰성이 우수하다. 따라서, 본 실시형태에 관련된 파워 모듈 (1) 은, 고온 환경하에서도 안정적으로 사용하는 것이 가능해진다.
또, 본 실시형태에서는, 반도체 소자 (3) 중 Ag 하지층 (30) 과의 접합면에, Ag 막으로 이루어지는 표면 처리막 (3a) 이 형성되어 있기 때문에, Ag 하지층 (30) (Ag 층 (32)) 과 반도체 소자 (3) (표면 처리막 (3a)) 가 동종 금속끼리의 접합이 되어, 회로층 (12) 과 반도체 소자 (3) 를 양호하게 접합할 수 있다.
또한 본 실시형태에서는, 제 1 가열 처리 공정 (S02) 과 제 2 가열 처리 공정 (S04) 의 2 단계의 가열 처리를 실시함으로써 Ag 하지층 (30) 의 Ag 층 (32) 의 소성을 실시하고 있고, 제 2 가열 처리 공정 (S04) 에 있어서 반도체 소자 (3) 를 적층하여 적층 방향으로 가압하고 있기 때문에, Ag 하지층 (30) 의 Ag 층 (32) 과 반도체 소자 (3) 를 양호하게 접합하는 것이 가능해진다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 이것에 한정되지 않고, 그 발명의 기술적 사상을 일탈하지 않는 범위에서 적절히 변경 가능하다.
예를 들어, 본 실시형태에서는, 회로층 및 금속층을 구성하는 금속판을 순도 99.99 mass％ 의 순알루미늄 (4N 알루미늄) 의 압연판으로 한 것으로서 설명했지만, 이것에 한정되지 않고, 다른 알루미늄 또는 알루미늄 합금으로 구성되어 있어도 된다. 또, 회로층 및 금속층을 구성하는 금속판을, 구리 또는 구리 합금으로 구성된 것으로 해도 된다. 나아가서는, 구리판과 알루미늄판을 고상 확산 접합한 구조의 것으로 해도 된다.
또, 절연층으로서 AlN 으로 이루어지는 세라믹스 기판을 사용한 것으로 하여 설명했지만, 이것에 한정되지 않고 Si3N4 나 Al2O3 등으로 이루어지는 세라믹스 기판을 사용해도 되고, 절연 수지에 의해 절연층을 구성해도 된다.
또, 히트 싱크는, 본 실시형태에서 예시한 것에 한정되지 않으며, 히트 싱크의 구조에 특별히 한정은 없다.
그리고 히트 싱크와 금속층 사이에, 완충층을 형성해도 된다. 완충층으로는, 알루미늄 또는 알루미늄 합금 혹은 알루미늄을 포함하는 복합재 (예를 들어 AlSiC 등) 로 이루어지는 판재를 사용할 수 있다.
또, 본 실시형태에서는, 반도체 장치로서 파워 반도체 소자가 탑재된 파워 모듈을 예로 들어 설명했지만, 이것에 한정되지 않고, 도전성 재료로 이루어지는 회로층 상에 반도체 소자가 탑재된 반도체 장치이면 된다.
예를 들어, 반도체 소자로서 열전 변환 소자를 사용한 열전 변환 모듈로 해도 된다.
또, 예를 들어, 도 6 에 나타내는 바와 같이, LED 소자 (반도체 소자) 를 탑재한 LED 장치 (반도체 장치) 여도 된다.
도 6 에 나타내는 LED 장치 (101) 는, LED 소자 (103) 와, 도전성 재료로 이루어지는 회로층 (112) 을 구비하고 있다. 또한, LED 소자 (103) 는, 본딩 와이어 (107) 에 의해 회로층 (112) 과 전기적으로 접속되어 있고, LED 소자 (103) 및 본딩 와이어 (107) 가 봉지재 (108) 에 의해 봉지된 구조를 구비하고 있다. 회로층 (112) 의 일방의 면에는, 유리 함유 Ag 페이스트의 소성체로 이루어지는 Ag 하지층 (130) 이 형성되어 있고, LED 소자 (103) 의 이면에는, 도전성 반사막 (116) 및 보호막 (115) 이 형성되어 있다. 그리고, LED 소자 (103) 가 Ag 하지층 (130) 상에 직접 접합된 구조로 되어 있다.
이와 같은 LED 장치 (101) 에 있어서도, 회로층 (112) 의 일방의 면에 Ag 하지층 (130) 이 형성되어 있고, 이 Ag 하지층 (130) 과 LED 소자 (103) 가 직접 접합되어 있으므로, 고온 환경하에서 사용한 경우에서도 회로층 (112) 과 LED 소자 (103) 의 접합 신뢰성이 우수하다.
실시예
본 발명의 유효성을 확인하기 위해서 실시한 확인 실험에 대해 설명한다.
세라믹스 기판의 일방의 면에 금속판을 접합하여 회로층을 형성하였다. 여기서, 세라믹스 기판은, AlN 으로 하고, 사이즈는 27 ㎜ × 17 ㎜ × 0.6 ㎜ 로 하였다. 회로층이 되는 금속판은, 표 1 에 나타내는 재질의 것으로 하고, 사이즈는 25 ㎜ × 15 ㎜ × 0.3 ㎜ 로 하였다.
또한, 금속판이 알루미늄판인 경우에는, 접합재로서 Al-Si 계 브레이징재 (brazing filler material) 를 사용하였다. 또, 금속판이 구리판인 경우에는, 접합재로서 활성 금속 브레이징재 (Ag-Cu-Ti 브레이징재) 를 사용하였다.
회로층의 표면에, 실시형태에서 설명한 유리 함유 Ag 페이스트를 도포하고, 표 1 에 나타내는 조건으로 가열 처리함으로써, Ag 하지층을 형성하였다 (제 1 가열 처리 공정).
또한, 유리 함유 Ag 페이스트의 유리 분말로서, Bi2O3 을 90.6 질량％, ZnO 를 2.6 질량％, B2O3 을 6.8 질량％ 를 함유하는 무연 유리 분말을 사용하였다. 또, 수지로서 에틸셀룰로오스를, 용제로서 디에틸렌글리콜디부틸에테르를 사용하였다. 그리고, 디카르복실산계의 분산제를 첨가하였다.
여기서, 유리 함유 Ag 페이스트에 있어서의 Ag 분말의 중량 (A) 과 유리 분말의 중량 (G) 의 중량비 (A/G) 및 도포량을 조정하여, 표 1 에 나타내는 바와 같이 유리층과 Ag 층의 두께를 조정하였다.
그리고, 본 발명예에서는, Ag 하지층 위에 반도체 소자를 적층하고, 표 1 에 나타내는 조건으로 가열 처리를 실시하여, 반도체 소자를 회로층에 접합하였다 (제 2 가열 처리 공정). 반도체 소자의 사이즈는 5 ㎜ × 5 ㎜ × 0.2 ㎜ 로 하였다.
여기서, 본 발명예 1 ∼ 23 및 비교예 1 ∼ 2 에 있어서는, 반도체 소자의 회로층과의 접합면에, 표 1 에 나타내는 재질로 이루어지는 표면 처리막을 스퍼터법에 의해 두께 100 ㎚ 가 되도록 형성하였다.
또한, 비교예 1 에서는, Ag 하지층을 형성하지 않고, 회로층에 두께 2 ㎛ 의 Ag 도금층을 형성하고, 그 위에 반도체 소자를 접합하였다.
비교예 2 에서는, Ag 하지층 위에 산화은 페이스트를 도포하고 반도체 소자를 적층해서, 산화은 페이스트를 소성함으로써 접합층을 형성하여 반도체 소자를 접합하였다.
산화은 페이스트로서 시판되는 산화은 분말 (와코 순약 공업 주식회사 제조) 과, 환원제로서 미리스틸알코올과, 용제로서 2,2,4-트리메틸-1,3-펜탄디올모노(2-메틸프로파노에이트) 를 사용하여, 산화은 분말 ; 80 질량％, 환원제 (미리스틸알코올) ; 10 질량％, 용제 (2,2,4-트리메틸-1,3-펜탄디올모노(2-메틸프로파노에이트)) ; 잔부, 의 비율로 혼합한 산화은 페이스트를 사용하였다.
또, 산화은 페이스트의 도포 두께를 50 ㎛ 로 하고, 소성 온도를 300 ℃, 소성 시간을 10 분으로 하였다. 그리고 반도체 소자의 적층 방향에 대한 가압 압력을 30 ㎫ 로 하였다.
(소자 아래의 평균 Ag 결정 입경)
상기 서술한 본 발명예 및 비교예의 반도체 장치에 대해, 반도체 소자 접합 후의 Ag 층의 평균 결정 입경을 EBSD 로 측정하였다.
EBSD 측정은, EBSD 측정 장치 (FEI 사 제조 Quanta FEG 450, EDAX/TSL 사 제조 OIM Data Collection) 와, 해석 소프트 (EDAX/TSL 사 제조 OIM Data Analysis ver.5.3) 에 의해서, 전자선의 가속 전압 : 20 ㎸, 측정 스텝 : 0.05 ㎛ 로 실시하였다.
(냉열 사이클 전후의 접합률)
상기 서술한 본 발명예 및 비교예의 반도체 장치에 대해, 초음파 탐상 장치를 사용하여, 이하의 식으로부터 반도체 소자와 회로층의 접합률을 구하였다. 여기서, 초기 접합 면적이란, 접합 전에 있어서의 접합해야 할 면적, 즉 반도체 소자 면적으로 하였다. 초음파 탐상 이미지에 있어서 박리는 접합부 내의 백색부로 나타나기 때문에, 이 백색부의 면적을 박리 면적으로 하였다.
(접합률) =｛(초기 접합 면적) - (박리 면적)｝/(초기 접합 면적) × 100
또한, 반도체 장치에 냉열 사이클 시험을 실시하여, 초기의 접합률과 냉열 사이클 시험 후의 접합률을 비교하였다. 냉열 사이클은, -40 ℃ 에서 5 분과 200 ℃ 에서 15 분을 1 사이클로 하여, 3000 사이클 실시하였다. 평가 결과를 표 1 에 나타낸다.
Figure pct00001
Ag 도금층 위에 반도체 소자를 접합한 비교예 1, 및, Ag 하지층 위에 산화은 페이스트를 사용하여 반도체 소자를 접합한 비교예 2 에 있어서는, 냉열 사이클 후의 접합률이 크게 저하되었다. 비교예 2 에 있어서는, 200 ℃ 와 같은 고온에 달하는 냉열 사이클을 부하했을 때에, 산화은 페이스트의 소성체로 이루어지는 접합층에 있어서 Ag 의 결정립 성장이 진행되어, Ag 접합층 내에 종상 (縱狀) 의 크랙이 발생하고, 보이드가 생성되었기 때문에 박리된 것으로 추측된다.
이에 대하여, Ag 하지층 위에 직접 반도체 소자를 접합한 본 발명예에 있어서는, 냉열 사이클 후에 있어서도 접합률이 크게 변화하지 않았다. 이는, 냉열 사이클의 부하에 의해 Ag 의 결정립 성장이 진전되지 않았기 때문으로 생각된다.
이상으로부터, 본 발명예에 의하면, 비교적 고온 환경하에서 사용된 경우에도, 회로층과 반도체 소자가 확실하게 접합되어 안정적으로 사용하는 것이 가능한 반도체 장치를 제공하는 것이 가능하다.
산업상 이용가능성
본 발명의 반도체 장치에 의하면, 비교적 고온 환경하에서 사용된 경우에도, 회로층과 반도체 소자의 접합 신뢰성이 우수하여, 안정적으로 사용하는 것이 가능하다.
1 : 파워 모듈 (반도체 장치)
3 : 반도체 소자
3a : 표면 처리막
10 : 파워 모듈용 기판
11 : 세라믹스 기판
12 : 회로층
30 : Ag 하지층
31 : 유리층
32 : Ag 층

Claims (3)

  1. 도전성 재료로 이루어지는 회로층과, 상기 회로층의 일방의 면에 탑재된 반도체 소자와, 상기 회로층의 타방의 면에 배치 형성된 세라믹스 기판을 구비한 반도체 장치로서,
    상기 회로층의 일방의 면에는, 유리층과 이 유리층 상에 적층된 Ag 층을 갖는 Ag 하지층이 형성되어 있고,
    상기 Ag 하지층의 상기 Ag 층과 상기 반도체 소자가 직접 접합되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자는, 상기 Ag 층과 접합되는 면에, Au 또는 Au 합금으로 이루어지는 Au 막, 및, Ag 또는 Ag 합금으로 이루어지는 Ag 막 중 어느 것이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자는, 파워 반도체 소자로 되어 있는 것을 특징으로 하는 반도체 장치.
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