KR20180004562A - 전자 장치 - Google Patents
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Abstract
전자 장치가 개시된다. 본 전자 장치는, 회로 기판, 회로 기판에 장착되는 복수의 제1 메모리 칩을 포함하는 메모리부, 복수의 제2 메모리 칩을 포함하는 메모리 모듈과 전기적으로 연결되는 복수의 단자를 포함하는 소켓부, 복수의 제1 메모리 칩의 동작을 제어하고, 메모리 모듈이 소켓부에 연결되면 복수의 제1 메모리 칩 및 복수의 제2 메모리 칩의 동작을 제어하는 메모리 컨트롤러, 메모리 컨트롤러부터 순차적으로 소켓부의 복수의 단자 중 적어도 하나의 단자와 복수의 제1 메모리 칩을 연결하는 제어 라인을 포함하는 도전성 패턴, 및, 소켓부의 적어도 하나의 단자와 메모리 컨트롤러 사이의 기설정된 위치에서 제어 라인과 연결되는 용량성 소자를 포함한다.
Description
본 개시는 전자 장치에 관한 것으로, 더욱 상세하게는 성능 저감 없이 메모리 용량 확장이 가능한 전자 장치에 관한 것이다.
전자 장치는 운용체제의 구동을 위한 메모리 소자(구체적으로, 휘발성 메모리 소자)가 구비된다. 이러한 메모리 소자는 회로 기판에 직접 솔더링되어 장착되거나, 소켓을 통하여 장착되는 것이 일반적이다.
한편, 전자 장치의 성능 향상을 위하여, 필요에 따라 설치된 메모리 소자의 용량을 증량할 필요가 있었다. 만약, 메모리 소자가 회로 기판에 직접 솔더링되어 있다면, 회로 기판에 솔더링된 메모리 소자를 분리하고, 더 큰 용량의 메모리 소자를 솔더링하여 장착하여야 하였다.
그러나 이러한 방식은 기존의 메모리 소자를 분리할 때와 새로운 메모리 소자를 장착할 때 큰 열을 회로 기판에 가해야 하기 때문에 회로 기판에 충격을 줄 수 있고, 교체 비용 및 시간이 상당히 소요되는 단점이 있다. 더욱이 기존의 메모리 소자를 활용하지 못한다는 단점도 존재하였다.
그리고 소켓을 통하여 메모리 소자가 장착된 경우, 기존의 메모리 소자를 소켓에서 분리하고, 새로운 메모리 소자를 소켓에 연결만 하면 되기 때문에, 상당히 빠른 시간에 메모리 소자의 용량을 증가할 수 있다는 장점이 있다. 다만, 이 경우에도 기존의 메모리의 소자를 활용하지 못하는 단점이 있었다.
따라서, 기존의 메모리 소자를 활용하면서도 손쉽게 메모리 용량을 확장할 수 있는 방법이 요구되었다.
따라서, 본 개시의 목적은 성능 저감 없이 메모리 용량이 확장 가능한 전자 장치를 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 개시에 의한 전자 장치는 회로 기판, 상기 회로 기판에 장착되는 복수의 제1 메모리 칩을 포함하는 메모리부, 복수의 제2 메모리 칩을 포함하는 메모리 모듈과 전기적으로 연결되는 복수의 단자를 포함하는 소켓부, 상기 복수의 제1 메모리 칩의 동작을 제어하고, 상기 메모리 모듈이 상기 소켓부에 연결되면 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어하는 메모리 컨트롤러, 상기 메모리 컨트롤러부터 순차적으로 상기 소켓부의 복수의 단자 중 적어도 하나의 단자와 상기 복수의 제1 메모리 칩을 연결하는 제어 라인을 포함하는 도전성 패턴, 및, 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 기설정된 위치에서 상기 제어 라인과 연결되는 용량성 소자를 포함한다.
이 경우, 상기 용량성 소자는 상기 소켓부의 적어도 하나의 단자와 상기 제어 라인을 통하여 송수신되는 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리에서 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결될 수 있다.
이 경우, 상기 용량성 소자는 상기 소켓부의 적어도 하나의 단자와 상기 제어 신호의 동작 주파수의 9 체배에 대응되는 거리에서 상기 제어 라인과 연결될 수 있다.
한편, 상기 용량성 소자는 상기 소켓부의 적어도 하나의 단자와 다음의 수학식을 만족하는 거리를 갖도록 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결될 수 있다.
여기서, C는 빛의 속도, F는 제어 신호의 동작 주파수, n는 홀수 배의 자연수.
여기서, 상기 용량성 소자는 상기 수학식을 만족하는 거리의 ±10% 이내에 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결될 수 있다.
한편, 상기 용량성 소자는 0.1pF 내지 18pF의 커패시턴스를 가질 수 있다.
한편, 상기 제어 라인은 상기 복수의 제1 메모리 칩 또는 '상기 복수의 제1 메모리 칩과 상기 복수의 제2 메모리칩'을 제어하기 위한 제어 신호를 전송할 수 있다.
이 경우, 상기 제어 신호는 nRAS 신호, nCAS 신호, nWE 신호, 뱅크 어드레스(Bank Address) 그룹 신호, 주소(Address) 그룹 신호 중 적어도 하나의 신호를 포함할 수 있다.
한편, 상기 제어 신호는 순차적으로 상기 복수의 메모리 칩 각각에 제공될 수 있다.
한편, 상기 메모리 컨트롤러는 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩 중 적어도 하나에 에러가 발생하면, 기설정된 제어 신호의 동작 주파수를 더 느린 동작 주파수로 가변하여 상기 제어 라인에 출력할 수 있다.
한편, 상기 제1 메모리 칩의 동작 속도는 660MHz 이상일 수 있다.
한편, 상기 도전성 패턴은 복수의 제어 라인을 포함하고, 상기 용량성 소자는 복수개이며, 상기 복수개의 용량 소자 각각은 상기 복수의 제어 라인 각각에 연결될 수 있다.
한편, 본 전자 장치는 상기 소켓부의 적어도 하나의 단자와 상기 메모리부 사이에 상기 제어 라인과 연결되는 풀업 저항을 더 포함할 수 있다.
한편, 상기 메모리 컨트롤러는 상기 소켓부에 상기 메모리 모듈이 연결되면, 상기 연결된 메모리 모듈의 동작 주파수 정보를 취득하고, 상기 취득된 동작 주파수 정보에 기초하여 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어할 수 있다.
한편, 상기 메모리 컨트롤러는 상기 연결된 메모리 모듈의 동작 주파수가 상기 메모리부의 동작 주파수와 차이가 있으면, 느린 동작 주파수를 기초로 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어할 수 있다.
한편, 본 전자 장치는 상기 연결된 메모리 모듈의 동작 주파수가 상기 메모리부의 동작 주파수와 차이가 있으면, 알림 정보를 표시하는 디스플레이부를 더 포함할 수 있다.
한편, 상기 복수의 메모리 칩 및 상기 복수의 메모리 칩 각각은 상기 복수의 메모리 칩 및 상기 복수의 메모리 칩 각각은 2개, 4개, 8개, 16개 및 32개 중 적어도 하나일 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전자 장치가 화상형성장치인 경우의 구성도,
도 2는 도 1의 화상 형성부의 일 실시 예에 따른 구성도,
도 3은 개시의 일 실시 예에 따른 전자 장치의 구성도,
도 4는 본 개시의 전자 장치의 회로 기판을 도시한 도면,
도 5는 본 개시의 메모리 모듈의 회로 기판을 도시한 도면,
도 6a 및 도 6b은 본 개시의 메모리 칩의 다양한 32bit 연결 형태를 도시한 도면,
도 7a 내지 도 7d는 본 개시의 메모리 칩의 다양한 64bit 연결 형태를 도시한 도면,
도 8 및 도 9는 본 개시의 제어 신호의 동작 형태를 도시한 타이밍도,
도 10은 본 개시의 제1 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 11은 본 개시의 제2 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 12는 본 개시의 일 실시 예에 따른 용량성 소자의 배치 위치를 설명하기 위한 도면,
도 13은 동작 주파수 및 홀수체배 별 용량성 소자의 거리 예를 도시한 표,
도 14는 용량성 소자가 배치되지 않는 경우의 제어 신호의 파형도,
도 15는 용량성 소자가 배치된 경우의 제어 신호의 파형도,
도 16은 용량성 소자의 존재 여부에 따른 제어 신호의 스펙트럼,
도 17은 용량성 소자가 배치되지 않은 경우의 제어 신호의 확대 파형도,
도 18은 용량성 소자가 배치된 경우의 제어 신호의 확대 파형도,
도 19는 5pF의 용량성 소자가 배치된 경우의 임피던스 커버,
도 20은 용량성 소자가 배치되지 않은 경우의 아이 다이어그램(eye diagram),
도 21은 용량성 소자가 배치된 경우의 아이 다이어그램,
도 22 및 도 23은 도 1의 디스플레이부에서 표시 가능한 사용자 인터페이스 창의 다양한 예를 도시한 도면, 그리고,
도 24는 본 개시의 일 실시 예에 따른 복수의 메모리의 제어 방법을 설명하기 위한 흐름도이다.
도 2는 도 1의 화상 형성부의 일 실시 예에 따른 구성도,
도 3은 개시의 일 실시 예에 따른 전자 장치의 구성도,
도 4는 본 개시의 전자 장치의 회로 기판을 도시한 도면,
도 5는 본 개시의 메모리 모듈의 회로 기판을 도시한 도면,
도 6a 및 도 6b은 본 개시의 메모리 칩의 다양한 32bit 연결 형태를 도시한 도면,
도 7a 내지 도 7d는 본 개시의 메모리 칩의 다양한 64bit 연결 형태를 도시한 도면,
도 8 및 도 9는 본 개시의 제어 신호의 동작 형태를 도시한 타이밍도,
도 10은 본 개시의 제1 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 11은 본 개시의 제2 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 12는 본 개시의 일 실시 예에 따른 용량성 소자의 배치 위치를 설명하기 위한 도면,
도 13은 동작 주파수 및 홀수체배 별 용량성 소자의 거리 예를 도시한 표,
도 14는 용량성 소자가 배치되지 않는 경우의 제어 신호의 파형도,
도 15는 용량성 소자가 배치된 경우의 제어 신호의 파형도,
도 16은 용량성 소자의 존재 여부에 따른 제어 신호의 스펙트럼,
도 17은 용량성 소자가 배치되지 않은 경우의 제어 신호의 확대 파형도,
도 18은 용량성 소자가 배치된 경우의 제어 신호의 확대 파형도,
도 19는 5pF의 용량성 소자가 배치된 경우의 임피던스 커버,
도 20은 용량성 소자가 배치되지 않은 경우의 아이 다이어그램(eye diagram),
도 21은 용량성 소자가 배치된 경우의 아이 다이어그램,
도 22 및 도 23은 도 1의 디스플레이부에서 표시 가능한 사용자 인터페이스 창의 다양한 예를 도시한 도면, 그리고,
도 24는 본 개시의 일 실시 예에 따른 복수의 메모리의 제어 방법을 설명하기 위한 흐름도이다.
이하에서는 도면을 참조하여 다양한 실시예들을 상세히 설명한다. 이하에서 설명되는 실시예들은 여러 가지 상이한 형태로 변형되어 실시될 수도 있다. 실시예들의 특징을 보다 명확히 설명하기 위하여 이하의 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 사항들에 관해서 자세한 설명은 생략한다.
한편, 본 명세서에서 어떤 구성이 다른 구성과 "연결"되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐 아니라, ‘그 중간에 다른 구성을 사이에 두고 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성이 다른 구성을 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 그 외 다른 구성을 제외하는 것이 아니라 다른 구성들 더 포함할 수도 있다는 것을 의미한다.
본 명세서에서 “화상 형성 작업(image forming job)”이란 화상의 형성 또는 화상 파일의 생성/저장/전송 등과 같이 화상과 관련된 다양한 작업들(e.g. 인쇄, 스캔 또는 팩스)을 의미할 수 있으며, “작업(job)”이란 화상 형성 작업을 의미할 뿐 아니라, 화상 형성 작업의 수행을 위해서 필요한 일련의 프로세스들을 모두 포함하는 의미일 수 있다.
또한, “화상형성장치”란 컴퓨터와 같은 단말장치에서 생성된 인쇄 데이터를 기록 용지에 인쇄하는 장치를 말한다. 이러한 화상형성장치의 예로는 복사기, 프린터, 팩시밀리 또는 이들의 기능을 하나의 장치를 통해 복합적으로 구현하는 복합기(multi-function printer, MFP)등을 들 수 있다. 프린터(printer), 스캐너(scanner), 팩스기(fax machine), 복합기(multi-function printer, MFP) 또는 디스플레이 장치 등과 같이 화상 형성 작업을 수행할 수 있는 모든 장치들을 의미할 수 있다.
또한, “하드 카피(hard copy)”란 종이 등과 같은 인쇄 매체에 화상을 출력하는 동작을 의미하며, “소프트 카피(soft copy)”란 TV 또는 모니터 등과 같은 디스플레이 장치에 화상을 출력하는 동작을 의미할 수 있다.
또한, “컨텐츠”란 사진, 이미지 또는 문서 파일 등과 같이 화상 형성 작업의 대상이 되는 모든 종류의 데이터를 의미할 수 있다.
또한, “인쇄 데이터”란 프린터에서 인쇄 가능한 포맷으로 변환된 데이터를 의미할 수 있다. 한편, 프린터가 다이렉트 프린팅을 지원한다면, 파일 그 자체가 인쇄 데이터가 될 수 있다.
또한, “사용자”란 화상형성장치를 이용하여, 또는 화상형성장치와 유무선으로 연결된 디바이스를 이용하여 화상 형성 작업과 관련된 조작을 수행하는 사람을 의미할 수 있다. 또한, “관리자”란 화상형성장치의 모든 기능 및 시스템에 접근할 수 있는 권한을 갖는 사람을 의미할 수 있다. “관리자”와 “사용자”는 동일한 사람일 수도 있다.
도 1은 본 개시의 일 실시 예에 따른 전자 장치가 화상형성장치인 경우의 구성도이다.
도 1을 참조하면, 전자 장치(100)는 통신 인터페이스부(110), 디스플레이부(120), 조작 입력부(130), 저장부(140), 화상 형성부(150) 및 프로세서(160)로 구성된다. 여기서 전자 장치(100)는 휘발성 메모리의 확장이 가능한 PC, 노트북, 태블릿 피시, 화상형성장치 등일 수 있다.
통신 인터페이스부(110)는 모바일 기기(Smart Phone, Tablet PC), PC, 노트북 PC, PDA, 디지털 카메라 등의 단말장치(미도시)와 연결되며, 단말장치(미도시)로부터 파일 및 인쇄 데이터를 수신할 수 있다. 구체적으로, 통신 인터페이스부(110)는 전자 장치(100)를 외부 장치와 연결하기 위해 형성되고, 근거리 통신망(LAN: Local Area Network) 및 인터넷망을 통해 단말장치에 접속되는 형태뿐만 아니라, USB(Universal Serial Bus) 포트 또는 무선 통신(예를 들어, WiFi 802.11a/b/g/n, NFC, Bluetooth) 포트를 통하여 접속되는 형태도 가능하다.
디스플레이부(120)는 전자 장치(100)에서 제공하는 각종 정보를 표시한다. 구체적으로, 디스플레이부(120)는 전자 장치(100)가 제공하는 각종 기능을 선택받기 위한 사용자 인터페이스 창을 표시할 수 있다. 이러한 디스플레이부(120)는 LCD, CRT, OLED 등과 같은 모니터일 수 있으며, 후술할 조작 입력부(130)의 기능을 동시에 수행할 수 있는 터치 스크린으로 구현될 수도 있다.
그리고 디스플레이부(120)는 전자 장치(100)의 기능 수행을 위한 제어 메뉴를 표시할 수 있다. 그리고 디스플레이부(120)는 전자 장치(100) 내에 에러가 발생하거나, 소켓부에 설치된 메모리 모듈의 동작 주파수와 메모리부의 동작 주파수의 차이가 있으면, 이에 대한 알림 정보를 표시할 수 있다. 표시되는 알림 정보의 예에 대해서는 도 22 및 도 23을 참조하여 후술한다.
조작 입력부(130)는 사용자로부터 기능 선택 및 해당 기능에 대한 제어 명령을 입력받을 수 있다. 여기서 기능은 인쇄 기능, 복사 기능, 스캔 기능, 팩스 전송 기능 등을 포함할 수 있다. 이와 같은 조작 입력부(130)는 디스플레이부(120)에 표시되는 제어 메뉴를 통하여 입력받을 수 있다.
이러한 조작 입력부(130)는 복수의 버튼, 키보드, 마우스 등으로 구현될 수 있으며, 상술한 디스플레이부(120)의 기능을 동시에 수행할 수 있는 터치 스크린으로도 구현될 수도 있다.
조작 입력부(130)는 리셋 명령을 입력받을 수 있다. 구체적으로, 조작 입력부(130)는 메모리 소자의 액세스 과정에서 에러가 발생한 경우, 제어 신호의 동작 주파수를 변경하기 위한 메모리 컨트롤러의 리셋을 위한 리셋 명령을 사용자로부터 입력받을 수 있다.
저장부(140)는 통신 인터페이스부(110)를 통하여 수신된 인쇄 데이터를 저장할 수 있다. 이러한, 저장부(140)는 전자 장치(100) 내의 저장매체(예를 들어, HDD, SSD, 플래시 메모리 등의 비휘발성 메모리) 및 외부 저장매체, 예를 들어 USB 메모리를 포함한 Removable Disk, 호스트(Host)에 연결된 저장매체, 네트워크를 통한 웹서버(Web server) 등으로 구현될 수 있다.
화상 형성부(150)는 인쇄 데이터를 인쇄할 수 있다. 이러한 화상 형성부(150)는 전자 사진 방식, 잉크젯 방식, 열전사 방식 및 감열 방식 등 다양한 인쇄 방식에 의하여 기록매체에 화상을 형성할 수 있다. 예를 들어, 화상 형성부(150)는 노광, 현상, 전사, 및 정착 과정을 포함하는 일련의 프로세스에 의하여 기록매체에 화상을 인쇄할 수 있다. 이러한 화상 형성부(150)의 구체적인 구성에 대해서는 도 2를 참조하여 후술한다.
프로세서(160)는 전자 장치(100) 내의 각 구성을 제어한다. 구체적으로, 프로세서(160)는 CPU, 메모리, 롬 등으로 구현될 수 있으며, 롬에 저장된 프로그램에 기초하여 저장부(140)에 저장된 운영체제를 메모리에 로딩하는 부팅동작을 수행할 수 있으며, 부팅 동작 이후에 전자 장치(100)에서 제공하는 각종 서비스를 실행할 수 있다. 프로세서(160)의 구체적인 구성에 대해서는 도 2를 참조하여 후술한다.
그리고 프로세서(160)는 외부로부터 인쇄 데이터를 수신하면, 파싱 등의 동작을 수행하여 수신된 인쇄 데이터에 대한 인쇄가 수행되도록 화상 형성부(150)를 제어할 수 있다.
도 1을 설명함에 있어서, 전자 장치(100)가 화상형성부만을 포함하는 것으로 설명하였지만, 전자 장치(100)가 지원하는 기능에 따라 스캔 기능을 수행하는 스캔부, 팩스 송수신 기능을 수행하는 팩스 송수신부 등을 더 포함할 수도 있다. 또한, 전자 장치(100)가 일반적인 PC, 스마트폰, 태블릿 등으로 구현되는 경우, 상술한 화상형성부(150)의 구성은 생략될 수도 있다.
도 2는 도 1의 화상 형성부의 일 실시 예에 따른 구성도이다.
도 2를 참조하면, 화상 형성부(150)는 감광체(151), 대전기(152), 노광기(153), 현상기(154), 전사기(155), 및 정착기(158)를 구비할 수 있다.
화상 형성부(150)는 기록매체(P)를 공급하는 급지 수단(미도시)을 더 구비할 수 있다. 감광체(151)에는 정전 잠상이 형성된다. 감광체(151)는 그 형태에 따라서 감광드럼, 감광벨트 등으로 지칭될 수 있다.
대전기(152)는 감광체(151)의 표면을 균일한 전위로 대전시킨다. 대전기(152)는 코로나 대전기, 대전 롤러, 대전 브러쉬 등의 형태로 구현될 수 있다.
노광기(153)는 인쇄할 화상 정보에 따라 감광체(151)의 표면 전위를 변화시킴으로써 감광체(151)의 표면에 정전 잠상을 형성시킨다. 일 예로서, 노광기(153)는 인쇄할 화상 정보에 따라 변조된 광을 감광체(151)에 조사함으로써 정전 잠상을 형성할 수 있다. 이러한 형태의 노광기(153)는 광 주사기 등으로 지칭될 수 있으며, LED가 광원으로 이용될 수 있다.
현상기(154)는 그 내부에 현상제를 수용하며, 정전잠상에 현상제를 공급하여 정전 잠상을 가시적인 화상으로 현상시킨다. 현상기(154)는 현상제를 정전 잠상으로 공급하는 현상 롤러(157)를 포함할 수 있다. 예를 들어, 현상제는 현상 롤러(157)와 감광체(151) 사이에 형성되는 현상 전계에 의하여 현상 롤러(167)로부터 감광체(151)에 형성된 정전 잠상으로 공급될 수 있다.
감광체(151)에 형성된 가시적인 화상은 전사기(155) 또는 중간 전사 벨트(미도시)에 의하여 기록매체(P)로 전사된다. 전사기(155)는 예를 들어 정전 전사 방식에 의하여 가시적인 화상을 기록매체로 전사시킬 수 있다. 가시적인 화상은 기록 매체(P)에 정전 인력에 의하여 부착된다.
정착기(158)는 기록 매체(P) 상의 가시적인 화상에 열 및/또는 압력을 가하여 가시적인 화상을 기록매체(P)에 정착시킨다. 이와 같은 일련의 과정에 의하여 인쇄작업이 완료된다.
상술한 현상제는 화상형성작업이 진행될 때마다 사용되어, 소정 시간 이상 사용되면 고갈된다. 이 경우, 현상제를 저장하는 유닛(예를 들어, 상술한 현상기(154) 자체를 새로이 교체하여 주어야 한다. 이와 같이 전자 장치의 사용과정에서 교체할 수 있는 부품 또는 구성요소들을 소모품 유닛 또는 교체 가능 유닛이라 한다. 그리고 이러한 소모품 유닛에는 해당 소모품 유닛의 적절한 관리를 위하여 메모리(또는 CRUM 칩)가 부착될 수 있다.
도 3은 본 개시의 일 실시 예에 따른 전자 장치의 구성도이다. 구체적으로, 도 3은 도 1의 프로세서의 구성 중 메모리 소자와 관련된 부분만을 도시한 도면이다. 따라서, 도 3의 구성은 도 1의 프로세서에 적용될 수 있을 뿐만 아니라, 도 1의 전자 장치와 다른 구성을 갖는 전자 장치에서도 적용될 수 있다.
도 3을 참조하면, 전자 장치(200)는 메모리 컨트롤러(210), 전도성 패턴(220), 메모리부(230), 소켓부(240) 및 용량성 소자(250)로 구성된다.
메모리 컨트롤러(210)는 메모리 칩에 송수신되는 데이터를 관리한다. 이러한 메모리 컨트롤러(210)는 CPU와 구분된 별도의 IC로 구현되어 CPU의 요청에 따라 메모리 칩에 데이터를 읽고 쓰기 하거나, CPU의 기능과 통합된 SoC일 수 있다. 메모리 컨트롤러(210)가 CPU의 기능과 통합된 SoC인 경우, 도 1과 관련하여 설명한 프로세서(160)의 기능도 수행할 수 있다.
메모리 컨트롤러(210)는 메모리부(230)(또는 베이스 메모리)의 복수의 제1 메모리 칩의 동작을 제어한다. 구체적으로, 메모리 컨트롤러(210)는 회로 기판(205) 상에 배치되며, 복수의 제1 메모리 칩에 저장된 데이터를 읽거나 복수의 제1 메모리 칩에 데이터를 쓰기 위한 각종 신호 및 제어 신호를 생성하여 회로 기판 상에 배치된 전도성 패턴(220)을 통하여 전송하거나 수신할 수 있다. 여기서, 각종 신호는 클럭 신호(CLK), ODT, CKE, DQ, DM, DQS 등일 수 있으며, 제어 신호는 nRAS 신호, nCAS 신호, nWE 신호, 뱅크 어드레스(Bank Address) 그룹 신호, 주소(Address) 그룹 신호 등일 수 있다.
그리고 메모리 컨트롤러(210)는 메모리 모듈(300)(또는 확장용 메모리)이 소켓부(240)에 연결되면 복수의 제1 메모리 칩 및 메모리 모듈(300) 내의 복수의 제2 메모리 칩의 동작을 제어할 수 있다.
이때, 메모리 컨트롤러(210)는 소켓부(240)에 연결된 메모리 모듈(300)의 SPD 정보를 읽어 동작 속도 정보(구체적으로, 동작 주파수)를 확인하고, 취득된 동작 주파수에 기초하여 복수의 제1 메모리 칩 및 복수의 제2 메모리 칩의 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(210)는 연결된 메모리 모듈의 동작 주파수가 메모리부(230) 내의 복수의 제1 메모리 칩의 동작 주파수와 차이가 있으면, 상대적으로 느린 동작 주파수를 기초로 복수의 제1 메모리 칩 및 복수의 제2 메모리 칩의 동작을 제어할 수 있다. 예를 들어, 회로 기판에 장착된 메모리부(230)의 동작 주파수가 800 MHz(DDR3-1600)이나, 소켓부(240)에 연결된 메모리 모듈(300)의 동작 주파수가 660 MHz(DDR3-1320)이면, 보다 느린 동작 주파수를 갖는 660 MHz로 복수의 제1 메모리 칩 및 복수의 제2 메모리 칩의 동작을 제어할 수 있다.
그리고 메모리 컨트롤러(210)는 메모리 칩의 동작 주파수를 기초로 제어 신호를 생성하여 제어 라인에 전송할 수 있다. 구체적으로, 메모리 컨트롤러(210)는 메모리 칩의 동작 주파수의 1/2배로 제어 신호를 생성할 수 있다.
그리고 메모리 컨트롤러(210)는 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩 중 적어도 하나에 에러가 발생하였는지를 감지한다. 구체적으로, 메모리 컨트롤러(210)는 Write/read leveling 등의 폐일 등이 발생하였는지를 감지할 수 있다. 여기서 Write/read leveling는 DDRCLK과 DQS 신호가 fly-by 구조 전달되기 때문에 발생할 수밖에 없는 시간 지연을 보상해 주시는 기능으로, DDRCLK 신호가 fly-by 구조로 연결된 장치로 순차적으로 인가되는 타임에 맞춰 DQS 신호를 DDRCLK 신호에 맞춰 각각의 메모리 칩에 인가시켜줘서 DDR CLK와 DQS 신호의 시간적 거리 차이를 안정적으로 유지 시켜 주는 기능이다.
그리고 메모리 컨트롤러(210)는 에러가 발생하면 기설정된 제어 신호의 동작 주파수를 더 느린 동작 주파수의 제어 신호를 생성하여 제어 라인으로 출력할 수 있다. 예를 들어, 메모리 컨트롤러(210)는 일반 모드 시에는 도 8에 도시된 바와 같이, 메모리 칩의 동작 주파수(CLK)(예를 들어, 666.67MHz)의 1/2배를 갖도록 제어 신호(CMD)(예를 들어, 333.33MHz)를 생성할 수 있다. 그리고 메모리 컨트롤러(210)는 에러가 발생하면, 도 9에 도시된 바와 같이 일반적인 제어 신호의 동작 주파수보다 1/2배를 갖도록, 즉 메모리 칩의 동작 주파수(CLK)의 1/4배를 갖도록 제어 신호(예를 들어, 166.67MHz)를 생성할 수 있다.
전도성 패턴(220)은 메모리 컨트롤러(210), 메모리부(230), 소켓부(240)를 전기적으로 연결하는 도전성 패턴으로, 회로 기판(205)에 배치될 수 있다. 이러한 전도성 패턴(220)은 제어 신호를 전송하는 제어 라인을 포함할 수 있으며, 제어 신호가 복수개인 경우, 전도성 패턴(220)은 복수의 제어 라인을 포함할 수 있다.
여기서 제어 라인은 메모리 컨트롤러부터 순차적으로 소켓부의 복수의 단자 중 적어도 하나의 단자와 복수의 제1 메모리 칩을 연결할 수 있다. 이에 따라, 제어 라인은 제어 신호를 우선적으로 소켓부(240)의 적어도 하나의 단자에 제공한 이후에 fly by 방식으로 복수의 제1 메모리 칩에 순차적으로 제공할 수 있다. 여기서 소켓부(240)의 적어도 하나의 단자는 메모리 모듈(300)의 복수의 제2 메모리 칩에 제어 신호를 제공하는 메모리 모듈(300)의 단자에 대응되는 단자이다.
그리고 이러한 제어 라인에는 용량성 소자(250)와 풀업 저항이 연결될 수 있다. 구체적인 용량성 소자와 풀업 저항의 배치 형태에 대해서는 도 10 내지 도 13을 참조하여 후술한다.
그리고 도전성 패턴(220)은 메모리 컨트롤러(210)와 메모리부(230) 및 소켓부(240) 사이의 각종 신호를 송수신하기 위한 데이터 송수신 라인을 더 포함할 수 있다.
이러한 도전성 패턴(220)의 제어 라인과 데이터 송수신 라인의 구체적인 배치 형태에 대해서는 도 6 및 도 7을 참조하여 후술한다.
메모리부(230)(또는 베이스 메모리)는 회로 기판에 장착되는 복수의 제1 메모리 칩을 포함한다. 여기서 복수의 제1 메모리 칩은 하나의 랭크(rank)를 구성한다. 이러한 메모리부(230)는 8개 또는 16개의 제1 메모리 칩으로 구성될 수 있으며, 32bit 형태로 연결되거나 64bit로 연결될 수도 있다. 그리고 메모리 칩 각각은 660MHz 이상으로 동작하는 DDR3-1320 규격, DDR3-1333 규격, DDR3/4-1600 규격, DDR3/4-1866 규격, DDR3/4-2133 규격, DDR4-2666 규격, DDR4-3200 규격을 지원하는 메모리 칩일 수 있다. 상술한 규격들은 예시에 불가하며 660MHz 이상으로 동작하는 메모리 칩이라면 본원 개시가 적용될 수 있다.
소켓부(240)는 메모리 모듈(300)과 전기적으로 연결되는 복수의 단자를 포함한다. 구체적으로, 소켓부(240)는 전자 장치(100)에 구비되는 각종 구성들이 메모리 모듈(또는 메모리 장치)(300)에 액세스하고, 메모리 모듈(300)에 전원을 공급하기 위한 복수의 단자를 포함할 수 있다. 여기서 소켓부(240)에 장착되는 메모리 모듈(300)이 DDR3, DDR4 규격인 경우에 복수의 단자의 개수는 표준 타입 소켓에 대응하는 핀 개수를 가질 수 있다. 또는 제조사가 직접 소켓을 만들어 사용하는 경우, 표준 타입 소켓에 대응하는 핀 개수보다 더 많거나 적은 핀 개수를 가질 수도 있다. 그리고 소켓부(240)의 복수의 단자는 메모리 모듈(300)의 복수의 단자에 대응되게 배치될 수 있다.
용량성 소자(250)(또는 션트 커패시턴스(shunt capacitor))는 제어 라인의 임피던스 특성을 개선하여 제어 라인을 통하여 전송되는 제어 신호가 아이 마스트(eye mask)를 침범하지 않도록 할 수 있다. 이러한 용량성 소자(250)는 소켓부(240)의 적어도 하나의 단자와 메모리 컨트롤러(210) 사이의 기설정된 위치에서 제어 라인과 연결될 수 있다. 여기서 기설정된 위치는 소켓부(240)의 적어도 하나의 단자와 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리이다. 이와 같은 용량성 소자의 위치에 대해서는 도 12를 참조하여 자세히 설명한다.
한편, 회로 기판(105)에 복수의 제어 라인이 구비되는 경우, 용량성 소자(250) 역시 복수개 구비되어 복수의 제어 라인 각각에 연결될 수 있다. 그리고 이러한 용량성 소자는 0.1pF 내지 18pF의 커패시턴스를 갖는 커패시터로 구현될 수 있다.
이상과 같이 본 실시 예에 따른 전자 장치(100)는 기본적으로 회로 기판에 장착된 메모리부를 통하여 동작하고, 메모리 용량 확장을 위한 소켓부(240)를 구비하는바, 새로운 메모리 모듈(300)을 소켓부(240)에 연결하는 것만으로도 전자 장치(100)의 메모리 용량을 증가할 수 있다. 또한, 전자 장치(100)는 메모리 용량 증가를 위하여 기장착된 메모리 칩을 제거하지 않는바, 용량 증가에 따른 비용을 최소화할 수 있다.
또한, 본 실시 예에 따른 전자 장치(100)는 소켓부와 메모리 컨트롤러 사이에 용량성 소자를 배치함에 따라, 소켓부의 영향에 따른 신호 품질 문제를 해결할 수 있으며, 그에 따라 안정적인 동작이 가능해 진다. 이와 같은 본원 개시의 효과는 도 14 내지 도 21을 참조하여 후술한다.
도 4는 본 개시의 전자 장치의 회로 기판을 도시한 도면이다.
도 4를 참조하면, 회로 기판(105)(또는 메인 보드)은 메모리 컨트롤러(210), 제어 라인(221), 소켓부(240), 메모리부(230)를 구비한다.
회로 기판(105)은 메모리 컨트롤러(210), 소켓부(240), 메모리부(230) 등의 부품이 장착되는 PCB(Printed circuit Board)이다. 여기서 회로 기판(105)은 단면 기판이거나, 양면에 도전성 층을 가는 양면 기판일 수 있다. 또는 회로 기판(105) 내부에 전원 레이어, 신호 레이어 등이 포함된 다층 기판일 수도 있다.
회로 기판(105)의 기설정된 영역에는 메모리 컨트롤러(210), 소켓부(240), 메모리부(230)가 각각 배치된다. 구체적으로, 후술하는 바와 같이 제어 라인은 메모리 컨트롤러(210), 소켓부(240), 메모리부(230)의 순서대로 연결되어야 하는바, 회로 기판(105) 상에서 소켓부(240)는 메모리 컨트롤러(210)와 메모리부(230) 사이에 배치될 수 있다. 한편, 도시된 예에서는 메모리 컨트롤러(210), 소켓부(240), 메모리부(230)가 일직선상에 배치되는 것으로 도시하였지만, 'ㄱ'자 형태로 배치될 수도 있다. 또한, 메모리 컨트롤러(210), 소켓부(240)는 회로 기판(105)의 상부에 배치되고, 메모리부(230)는 하부에 배치될 수도 있다.
그리고 회로 기판(105) 상에는 각 메모리 컨트롤러(210), 소켓부(240), 메모리부(230)를 전기적으로 연결하는 도전성 패턴(220)이 배치된다. 도시된 도면에서는 설명을 용이하게 하기 위하여 하나의 제어 라인만을 표시하였지만, 구현시에는 복수의 제어 라인과 함께 복수의 데이터 신호 라인도 배치될 수 있다. 이러한 도전성 패턴(220)은 회로 기판(105)의 상부 면에만 배치될 수도 있으며, 회로 기판(105)의 상부 및 하부면에 배치될 수도 있다.
제어 라인(221)은 메모리 컨트롤러(210)의 출력단에서부터 시작하여 소켓부(240)의 적어도 하나의 단자에 연결되고, 메모리부(230)의 복수의 제1 메모리 칩 각각과 순차적으로 연결될 수 있다. 즉, 제어 라인은 fly by topology 형태로 복수의 메모리 칩을 연결할 수 있다.
그리고 메모리 컨트롤러(210)와 소켓부(240) 사이의 제어 라인(221)의 기설정된 위치에 용량성 소자(250)가 연결될 수 있다. 이와 같이 메모리 컨트롤러(210)와 소켓부(240) 사이에 용량성 소자(250)가 배치되는바, 제어 라인을 통하여 송신되는 제어 신호의 반사 잡음(reflection noise)(즉, 소켓의 단자에 의한 노이즈)를 효율적으로 제거할 수 있게 된다.
이러한 반사 잡음을 효율적으로 제거하기 위해서, 용량성 소자(250)는 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리만큼 소켓부(240)와 이격되어 배치되는 것이 고주파 잡음을 저감할 수 있는 최대의 효과가 있다.
도 5는 본 개시의 메모리 모듈의 회로 기판을 도시한 도면이다.
도 5를 참조하면, 메모리 모듈(300)은 회로 기판(305) 상에 복수의 제2 메모리 칩(310)과 단자부(320)가 배치된다.
복수의 제2 메모리 칩(310)은 회로 기판(305)의 동일면에만 배치될 수 있으며, 회로 기판(305)의 양면에 배치될 수 있다. 메모리 모듈(300)의 메모리 용량은 포함되는 메모리 칩의 용량 및 수량에 따라 다양하게 구현될 수 있다. 예를 들어, 메모리 모듈의 용량이 8GB인 경우, 4Gb의 메모리 칩 8개를 회로 기판의 양면에 배치하여 구현할 수 있다. 또는 8Gb의 메모리 칩 4개를 회로 기판의 단면에 배치하고나, 8Gb의 메모리 칩 4개를 회로 기판(305)의 양면에 2개씩 배치하여 구현할 수도 있다.
이러한 복수의 제2 메모리 칩(310) 각각은 660MHz 이상으로 동작하는 DDR3-1320 규격, DDR3-1333 규격, DDR3/4-1600 규격, DDR3/4-1866 규격, DDR3/4-2133 규격, DDR4-2666 규격, DDR4-3200 규격 등을 지원하는 메모리 칩일 수 있다. 상술한 규격들은 예시에 불가하며 660MHz 이상으로 동작하는 메모리 칩이라면 본원 발명이 적용될 수 있다.
단자부(320)는 메모리 컨트롤러(210)와 복수의 제2 메모리 칩(310) 간을 인터페이싱하고, 회로 기판의 일 측면에 배치된다. 구체적으로, 단자부(320)는 복수의 단자를 가지며, 회로 기판(105)의 소켓부(340)에 연결되기 위하여 회로 기판(305)의 측면에 배치된다. 도시된 예에서는 회로 기판의 일 면에만 단자부(320)가 배치되는 것으로 도시되었지만, 회로 기판(305)의 타 면에도 단자부(320)는 배치될 수 있다.
여기서 메모리 모듈(300)이 DDR3, DDR 규격인 경우에 복수의 단자의 개수는 표준 타입 소켓에 대응하는 핀 개수를 가질 수 있다. 또는 제조사가 직접 소켓을 만들어 사용하는 경우, 표준 타입 소켓에 대응하는 핀 개수보다 더 많거나 적은 핀 개수를 가질 수도 있다. 그리고 단자부(320)의 복수의 단자는 소켓부(240)의 복수의 단자에 대응되게 배치될 수 있다.
그리고 회로 기판(305) 상에는 복수의 제2 메모리 칩(310)과 단자부(320)를 연결하는 도전성 패턴이 배치된다. 이러한 도전성 패턴 중 적어도 하나는 제어 신호를 입력받는 단자와 복수의 제2 메모리 칩을 순차적으로 연결하는 제어 라인을 포함한다. 즉, 메모리 모듈(300)의 제어 라인도 fly by topology 형태로 복수의 제2 메모리 칩을 연결할 수 있다.
도 6a 및 도 6b은 본 개시의 메모리 칩의 다양한 32bit 연결 형태를 도시한 도면이다. 구체적으로, 도 6a는 4개의 메모리 칩을 이용한 32bit 연결 형태를 도시한 것이고, 도 6b는 8개의 메모리 칩을 이용한 32bit 연결 형태를 도시한 예이다.
이하에서는 소켓부(240)를 통하여 메모리 모듈이 연결된 것을 가정하여 설명한다.
도 6a를 참고하면, 소켓부(240)를 통하여 연결된 메모리 모듈(300) 내의 2개의 제2 메모리 칩이 하나의 랭크(rank 0)를 구성하고, 회로 기판에 장착된 메모리부(230)의 2개의 제1 메모리 칩이 하나의 랭크(rank 1)를 구성한다. 이와 같이 16bit의 메모리 칩이 2개 단위로 랭크를 구성하는바, 도 6a는 32bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 2개의 제1 메모리 칩이 랭크 1을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0으로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인(221)이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
도 6b를 참고하면, 소켓부(240')를 통하여 연결된 메모리 모듈(300) 내의 4개의 제2 메모리 칩이 하나의 랭크(rank 0)를 구성하고, 회로 기판에 장착된 메모리부(230')의 4개의 제1 메모리 칩이 하나의 랭크(rank 1)를 구성한다. 이와 같이 8bit의 메모리 칩이 4개 단위로 랭크를 구성하는바, 도 6b는 32bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 4개의 제1 메모리 칩이 랭크 1을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0으로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
도 7a 내지 도 7d는 본 개시의 메모리 칩의 다양한 64bit 연결 형태를 도시한 도면이다. 구체적으로, 도 7a는 8개의 메모리 칩을 이용한 64bit 연결 형태의 예이고, 도 7b는 16개의 메모리 칩을 이용한 64bit 연결 형태를 도시한 예이고, 도 7c는 16개의 메모리 칩을 이용한 64bit 연결 형태를 도시한 예이고, 도 7d는 32개의 메모리 칩을 이용한 64bit 연결 형태를 도시한 예이고,
도 7a를 참조하면, 소켓부(240")를 통하여 연결된 메모리 모듈(300) 내의 4개의 제2 메모리 칩이 하나의 랭크(rank 0)를 구성하고, 회로 기판에 장착된 메모리부(230")의 4개의 제1 메모리 칩이 하나의 랭크(rank 1)를 구성한다. 이와 같이 16bit의 메모리 칩이 4개 단위로 랭크를 구성하는바, 도 7a는 64bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 4개의 제1 메모리 칩이 랭크 1을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0으로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인(221)이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
도 7b를 참조하면, 소켓부(240''')를 통하여 연결된 메모리 모듈 내의 8개의 제2 메모리 칩이 두 개의 랭크(rank 0, 1)를 구성하고, 회로 기판에 장착된 메모리 부(230''')의 8개의 제1 메모리 칩이 두 개의 랭크(rank 2, 3)를 구성한다. 이와 같이 16bit의 메모리 칩이 4개 단위로 랭크를 구성하는바, 도 7b는 64bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 8개의 제1 메모리 칩이 랭크 2 및 3을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0, 1로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인(221)이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
도 7c를 참조하면, 소켓부(240'''')를 통하여 연결된 메모리 모듈(300) 내의 8개의 제2 메모리 칩이 하나의 랭크(rank 0)를 구성하고, 회로 기판에 장착된 메모리부(230'''')의 8개의 제1 메모리 칩이 하나의 랭크(rank 1)를 구성한다. 이와 같이 8bit의 메모리 칩이 8개 단위로 랭크를 구성하는바, 도 7c는 64bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 8개의 제1 메모리 칩이 랭크 1을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0으로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인(221)이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
도 7d를 참조하면, 소켓부(240''''')를 통하여 연결된 메모리 모듈 내의 16개의 제2 메모리 칩이 두 개의 랭크(rank 0, 1)를 구성하고, 회로 기판에 장착된 메모리 부(230''''')의 16개의 제1 메모리 칩이 두 개의 랭크(rank 2, 3)를 구성한다. 이와 같이 8bit의 메모리 칩이 8개 단위로 랭크를 구성하는바, 도 7d는 64bit 메모리로 동작한다.
한편, 도시된 예에서는 회로 기판에 장착된 16개의 제1 메모리 칩이 랭크 2 및 3을 구성하는 것으로 도시하였지만, 구현시에는 랭크 0, 1로 구성될 수도 있다.
그리고 복수의 신호 라인과 제어 라인이 복수의 제1 메모리 칩과 복수의 제2 메모리칩에 연결된다.
이와 같은 도 6 및 7을 참조하면, DQ 신호, DM 신호, DQS 신호 등은 2개(또는 4개)의 메모리 칩에 연결되는데 반해, nRAS 신호, nCAS 신호, nWE 신호, bank address 신호, address 신호 등의 제어 신호는 총 16개(또는 32개)의 메모리 칩에 공통적으로 입력되는 것을 확인할 수 있다.
이와 같이 제어 신호를 제공하는 제어 라인은 연결되는 메모리 칩이 많기 때문에 다른 신호 라인에 비하여 반사 잡음에 취약하다. 특히, 최근의 메모리 칩의 구동 속도(특히, 제어 신호의 구동 속도)가 증가함에 따라 반사 잡음의 영향은 더욱 커진다는 점에서, 660MHz 이상의 동작 주파수로 동작하는 메모리 칩을 이용하는 경우에는 반사 잡음을 저감하기 위한 기술이 요구된다.
이러한 점에서, 본 개시에서는 앞서 설명한 바와 같이 제어 라인의 기설정된 위치에 용량성 소자를 연결하여 반사 잡음을 저감하고, 그에 따라 제어 신호의 신호 품질을 향상시킨다.
이러한 반사 잡음의 저감 방법에 대해서 도 10 내지 도 12를 참조하여 이하에서 자세히 설명한다.
도 10은 본 개시의 제1 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면이다.
도 10을 참조하면, 제어 라인(221)은 메모리 컨트롤러(210), 소켓부(240)의 적어도 하나의 단자와 제1 메모리 칩에 순차적으로 연결될 수 있다. 여기서 소켓부(240)의 적어도 하나의 단자는 메모리 모듈(300) 내의 복수의 제2 메모리 칩에 제어 신호를 제공하는 메모리 모듈(300)의 단자에 대응되는 단자이다.
그리고 제어 라인(221)은 메모리 컨트롤러(210)와 소켓부(240) 사이의 기설정된 위치에 용량성 소자(250)가 연결될 수 있다. 여기서 기설정된 위치는 소켓부(240)와 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리이다.
그리고 각 메모리 칩(311, 231)의 입력 단자 근처에는 풀업 저항이 연결될 수 있다.
도 11은 본 개시의 제2 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면이다.
도 11을 참조하면, 제어 라인(221)은 메모리 컨트롤러(210), 소켓부(240)의 적어도 하나의 단자와 복수의 제1 메모리 칩(231-n, …, 231-1)에 순차적으로 연결될 수 있다. 여기서 소켓부(240)의 적어도 하나의 단자는 메모리 모듈(300) 내의 복수의 제2 메모리 칩에 제어 신호를 제공하는 메모리 모듈(300)의 단자에 대응되는 단자이다.
그리고 제어 라인(221)은 메모리 컨트롤러(210)와 소켓부(240) 사이의 기설정된 위치에 용량성 소자(250)가 연결될 수 있다. 여기서 기설정된 위치는 소켓부(240)와 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리이다.
그리고 각 메모리 칩(311-1, 231-1)의 입력 단자 근처에는 풀업 저항이 연결될 수 있다.
도 12는 본 개시의 일 실시 예에 따른 용량성 소자의 배치 위치를 설명하기 위한 도면이다.
도 12를 참조하면, 용량성 소자는 소켓부(240)의 적어도 하나의 단자와 아래의 수학식 1을 만족하는 거리를 갖도록 소켓부(240)와 메모리 컨트롤러(210) 사이의 제어 라인과 연결될 수 있다. 여기서 소켓부(240)의 적어도 하나의 단자는 메모리 모듈(300) 내의 복수의 제2 메모리 칩에 제어 신호를 제공하는 단자에 대응되는 단자이다.
여기서, λ는 파동(구체적으로, 메모리 칩의 동작 주파수에 대응되는 파동) 한 번의 주기가 가지는 길이, C는 빛의 속도, F는 제어 신호의 동작 주파수, n는 홀수 배의 자연수이다.
예를 들어, DDR3-1866 규격(동작 주파수 933.333MHz)의 메모리 칩으로 제1 메모리 칩이 구성되는 경우, 용량성 소자는 소켓부(240)와 메모리 컨트롤러(210) 사이에서 소켓부(240)와 53.57mm, 32.14mm, 22.96mm, 17.86mm 등의 거리 차를 두고 제어 라인과 연결될 수 있다. 도 13에는 다양한 메모리 규격별 상술한 수학식 1에 따른 거리 차를 도시하였다. 구현시에 상술한 거리 차를 두고 용량성 소자를 제어 라인과 연결하는 것이 바람직하나, 거리 차의 부근(±10% 이내)에 위치에 연결되더라도 고주파 잡음의 저감 효과를 얻을 수 있다.
이하에서는 도 12의 4번 위치(즉, 동작 주파수의 9체배에 대응되는 거리)에 용량성 소자가 위치한 경우의 제어 신호의 변화를 다양한 파형도를 기초로 설명한다.
도 14는 용량성 소자가 배치되지 않는 경우의 제어 신호의 파형도이고, 도 15는 용량성 소자가 배치된 경우의 제어 신호의 파형도이다.
도 14를 참조하면, 제어 신호에 고주파 노이즈가 제어 신호 파형에 많이 실려 있는 것을 확인할 수 있다. 이러한 고주파 노이즈는 소켓부(240)에 의한 반사 잡음에 의한 것으로, 이러한 반사 잡음은 전자 기기의 정상 동작을 방해할 수 있다.
도 15를 참조하면, 용량성 소자가 제어 라인의 기설정된 위치(동작 주파수의 9체배에 대응되는 거리)에 연결됨에 따라 제어 신호에 고주파 노이즈가 상당히 제거됨을 확인할 수 있다.
도 16은 용량성 소자의 존재 여부에 따른 제어 신호의 스펙트럼이다. 구체적으로, 도 16은 용량성 소자의 유무에 따른 제어 신호의 시간 도메인 파형을 푸리에 변환(Fast Fourier transform)하여 주파수 도메인으로 변환한 스펙트럼이다.
도 16을 참조하면, 1Ghz 이상의 고주파 영역에서 용량성 소자가 연결되지 않은 경우가 용량성 소자가 연결된 경우보다 더 높은 값들을 가짐을 확인할 수 있다.
특히, 이러한 고주파 성분은 소켓부(240)로부터 메모리 컨트롤러(210)까지 해당 제어 신호의 동작 주파수의 홀수 배의 λ/4 부근에 위치되는 1.4Ghz, 2.33Ghz, 3.27Hhz, 4.2Ghz에서 더 높게 관찰됨을 확인할 수 있다.
도 17은 용량성 소자가 배치되지 않은 경우의 제어 신호의 확대 파형도이다.
도 17을 참조하면, 용량성 소자가 배치되지 않았으면, 제어 신호 내에 반사 잡음이 포함되며, 고주파 잡음의 주기는 0.127ns인 4.2Ghz(동작 주파수의 9체배)를 가짐을 확인할 수 있다.
이러한 잡음을 제거하기 위하여, 특정 커패시턴스(0.1pF 내지 18pF 내의 커패시턴스, 도시된 예에서는 5pF)를 가진 커패시터를 소켓부로부터 동작 주파수의 홀수 체배에 대응되는 거리를 갖도록 배치할 수 있다. 구체적으로, 도 19에 도시된 바와 같이 커패시터의 LC(inductance, capacitance) 성분에 의한 임피던스가 최소가 되는(즉, 제어 신호 홀수체배 동작 주파수의 λ/4 부근)에서 해당 고주파 성분이 디 커플링(커패시터 특성에 따라 직류는 통과하지 않고 노이즈 성분인 AC는 그라운드로 빠져나가는 현상)되는바, 반사 잡음의 저감 효과는 극대화된다. 이러한 점을 고려하면, 용량성 소자의 커패시턴스는 제어 신호의 동작 주파수의 홀수체배에 대응되는 값을 가질 수 있다. 다만, 커패시터의 크기 및 제오 벤더별 차이를 고려하여 0.1pf 내지 18pF 영역 내의 커패시턴스를 갖는 커패시터를 이용할 수 있다.
이러한 커패시터가 기설정된 위치에 연결 라인과 연결되며, 도 18에 도시된 바와 같이 고주파 성분이 저감된 제어 신호의 파형을 얻을 수 있게 된다.
도 20은 용량성 소자가 배치되지 않은 경우의 아이 다이어그램(eye diagram)이고, 도 21은 용량성 소자가 배치된 경우의 아이 다이어그램이다.
도 20을 참조하면, 제어 신호에 고주파 성분이 그대로 노출되어 아이 마스크 상세(eye mask specification)를 건드려서 시스템 동작 상 페일이 일어날 수 있다.
반면에 도 21을 참조하면, 용량성 소자에 의하여 고주파 성분이 저감되는바, 아이 마스크 상세를 건드리지 않아 패스된 아이 다이어그램을 보여준다.
도 22 및 도 23은 도 1의 디스플레이부에서 표시 가능한 사용자 인터페이스 창의 다양한 예를 도시한 도면이다.
도 22를 참조하면, 사용자 인터페이스 창(2200)은 제1 메모리 칩과 제2 메모리 칩의 동작 주파수가 차이가 있는 경우 표시되는 알림 메시지(2210)를 포함한다.
예를 들어, 새로 장착된 메모리 모듈(300)의 동작 주파수가 메모리부의 동작 주파수보다 빠른 경우, 알림 메시지(2210)는 메모리부의 동작 주파수로 동작이 수행됨을 표시한다. 만약, 새로 장착된 메모리 모듈(300)의 동작 주파수가 메모리부의 동작 주파수보다 느린 경우, 알림 메시지(2210)는 새로 장착된 메모리 모듈(300)의 동작 주파수로 동작함을 표시할 수 있다. 이때, 알림 메시지(2210)는 새로 처리된 메모리 모듈을 메모리부의 동작 주파수와 같거나 빠른 동작 주파수를 갖는 메모리 모듈로 교체하여 장착할 것을 제안하는 메시지를 함께 표시할 수 있다.
도 23을 참조하면, 사용자 인터페이스 창(2300)은 메모리 액세스 과정에서 에러가 발생하였음을 표시하는 알림 메시지(2310)를 포함한다.
구체적으로, 메모리 액세스 과정에서 에러가 발생한 경우, 제어 신호의 동작 주파수를 저감하는 동작을 수행할 수 있는데, 이러한 제어 신호의 변환은 도 23에 도시된 바와 같이 사용자의 동의를 통해 진행하거나, 자동으로 수행될 수 있다. 만약, 사용자가 동의 영역(2311)을 선택한 경우, 메모리 컨트롤러는 리셋 과정을 통하여 디폴트 제어 신호의 동작 주파수보다 느린 동작 주파수로 제어 신호를 생성하여 동작할 수 있다.
도 24는 본 개시의 일 실시 예에 따른 복수의 메모리의 제어 방법을 설명하는 흐름도이다.
도 24를 참조하면, 메모리 컨트롤러는 회로 기판에 장착된 메모리부의 동작 주파수를 확인한다(S2410). 구체적으로, 메모리부(230)의 SPD 정보를 확인하여 메모리부의 동작 주파수를 확인할 수 있다.
이후에 소켓부를 통하여 메모리 모듈(300)이 연결되었는지를 확인한다(S2420).
만약, 메모리 모듈(300)이 연결되어 있지 않았으면(S2420-N), 메모리부의 동작 주파수에 기초하여 메모리부 내의 복수의 제1 메모리 칩을 제어할 수 있다(S2430).
반대로, 메모리 모듈(300)이 연결된 경우(S2420-Y), 메모리 컨트롤러는 메모리 모듈(300)의 동작 주파수를 확인하고, 메모리 모듈(300)의 동작 주파수와 메모리부의 동작 주파수와 동일한지를 판단한다(S2440).
판단 결과, 메모리 모듈과 메모리부의 동작 주파수가 같다면(S2440-Y), 메모리부의 동작 주파수에 기초하여 메모리부 내의 복수의 제1 메모리 칩과 메모리 모듈 내의 제2 메모리 칩을 제어할 수 있다(S2430).
만약, 메모리 모듈과 메모리부의 동작 주파수가 다르다면(S2440-N), 메모리부(230)의 동작 주파수가 더 느린지 판단하고(S2450), 메모리부(230)의 동작 주파수가 더 느리다면(S2450-Y), 메모리부(230)의 동작 주파수를 기초로 메모리부(230) 내의 복수의 제1 메모리 칩과 메모리 모듈(300) 내의 제2 메모리 칩을 제어할 수 있다(S2460). 그리고 설치된 메모리 모듈의 동작 주파수가 메모리부의 동작 주파수와 다름을 알림 메시지로 표시되도록 할 수 있다.
만약, 메모리부(230)의 동작 주파수가 더 빠르다면(S2450-N), 메모리 모듈(300)의 동작 주파수를 기초로 메모리부(230) 내의 복수의 제1 메모리 칩과 메모리 모듈(300) 내의 제2 메모리 칩을 제어할 수 있다(S2470). 그리고 설치된 메모리 모듈의 동작 주파수가 메모리부의 동작 주파수와 다름을 알림 메시지로 표시되도록 할 수 있다.
도 24와 같은 복수의 메모리의 제어 방법은 도 3의 메모리 컨트롤러 상에서 실행될 수 있다. 또한, 상술한 바와 같은 복수의 메모리의 제어 방법은, 상술한 바와 같은 동작을 실행하기 위한 적어도 하나의 실행 프로그램으로 구현될 수 있으며, 이러한 실행 프로그램은 컴퓨터 판독 기록매체에 저장될 수 있다.
따라서, 본 발명의 각 블록들은 컴퓨터 판독 가능한 기록매체 상의 컴퓨터 기록 가능한 코드로써 실시될 수 있다. 컴퓨터 판독 가능한 기록매체는 컴퓨터시스템에 의해 판독될 수 있는 데이터를 저장할 수 있는 디바이스가 될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고, 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
100: 전자 장치
110: 통신 인터페이스부
120: 디스플레이부 130: 조작 입력부
140: 저장부 150: 화상 형성부
160: 프로세서 205: 회로 기판
210: 메모리 컨트롤러 220: 전도성 패턴
230: 메모리부 240: 소켓부
250: 용량성 소자
120: 디스플레이부 130: 조작 입력부
140: 저장부 150: 화상 형성부
160: 프로세서 205: 회로 기판
210: 메모리 컨트롤러 220: 전도성 패턴
230: 메모리부 240: 소켓부
250: 용량성 소자
Claims (17)
- 전자 장치에 있어서,
회로 기판;
상기 회로 기판에 장착되는 복수의 제1 메모리 칩을 포함하는 메모리부;
복수의 제2 메모리 칩을 포함하는 메모리 모듈과 전기적으로 연결되는 복수의 단자를 포함하는 소켓부;
상기 복수의 제1 메모리 칩의 동작을 제어하고, 상기 메모리 모듈이 상기 소켓부에 연결되면 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어하는 메모리 컨트롤러;
상기 메모리 컨트롤러부터 순차적으로 상기 소켓부의 복수의 단자 중 적어도 하나의 단자와 상기 복수의 제1 메모리 칩을 연결하는 제어 라인을 포함하는 도전성 패턴; 및
상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 기설정된 위치에서 상기 제어 라인과 연결되는 용량성 소자;를 포함하는 전자 장치. - 제1항에 있어서,
상기 용량성 소자는,
상기 소켓부의 적어도 하나의 단자와 상기 제어 라인을 통하여 송수신되는 제어 신호의 동작 주파수의 홀수 배에 대응되는 거리에서 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결되는 전자 장치. - 제2항에 있어서,
상기 용량성 소자는,
상기 소켓부의 적어도 하나의 단자와 상기 제어 신호의 동작 주파수의 9 체 배에 대응되는 거리에서 상기 제어 라인과 연결되는 전자 장치. - 제1항에 있어서,
상기 용량성 소자는,
상기 소켓부의 적어도 하나의 단자와 다음의 수학식을 만족하는 거리를 갖도록 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결되는 전자 장치,
여기서, C는 빛의 속도, F는 제어 신호의 동작 주파수, n는 홀수 배의 자연수. - 제4항에 있어서,
상기 용량성 소자는,
상기 수학식을 만족하는 거리의 ±10% 이내에 상기 소켓부의 적어도 하나의 단자와 상기 메모리 컨트롤러 사이의 상기 제어 라인과 연결되는 전자 장치, - 제1항에 있어서,
상기 용량성 소자는,
0.1pF 내지 18pF의 커패시턴스를 갖는 전자 장치. - 제1항에 있어서,
상기 제어 라인은,
상기 복수의 제1 메모리 칩 또는 '상기 복수의 제1 메모리 칩과 상기 복수의 제2 메모리칩'을 제어하기 위한 제어 신호를 전송하는 전자 장치. - 제7항에 있어서,
상기 제어 신호는,
nRAS 신호, nCAS 신호, nWE 신호, 뱅크 어드레스(Bank Address) 그룹 신호, 주소(Address) 그룹 신호 중 적어도 하나의 신호를 포함하는 전자 장치. - 제7항에 있어서,
상기 제어 신호는,
순차적으로 상기 복수의 메모리 칩 각각에 제공되는 전자 장치. - 제7항에 있어서,
상기 메모리 컨트롤러는,
상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩 중 적어도 하나에 에러가 발생하면, 기설정된 제어 신호의 동작 주파수를 더 느린 동작 주파수로 가변하여 상기 제어 라인에 출력하는 전자 장치. - 제1항에 있어서,
상기 제1 메모리 칩의 동작 속도는 660MHz 이상인 전자 장치. - 제1항에 있어서,
상기 도전성 패턴은, 복수의 제어 라인을 포함하고,
상기 용량성 소자는 복수개이며,
상기 복수개의 용량 소자 각각은 상기 복수의 제어 라인 각각에 연결되는 전자 장치. - 제1항에 있어서,
상기 소켓부의 적어도 하나의 단자와 상기 메모리부 사이에 상기 제어 라인과 연결되는 풀업 저항;을 더 포함하는 전자 장치. - 제1항에 있어서,
상기 메모리 컨트롤러는,
상기 소켓부에 상기 메모리 모듈이 연결되면, 상기 연결된 메모리 모듈의 동작 주파수 정보를 취득하고, 상기 취득된 동작 주파수 정보에 기초하여 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어하는 전자 장치. - 제14항에 있어서,
상기 메모리 컨트롤러는,
상기 연결된 메모리 모듈의 동작 주파수가 상기 메모리부의 동작 주파수와 차이가 있으면, 느린 동작 주파수를 기초로 상기 복수의 제1 메모리 칩 및 상기 복수의 제2 메모리 칩의 동작을 제어하는 전자 장치. - 제13항에 있어서,
상기 연결된 메모리 모듈의 동작 주파수가 상기 메모리부의 동작 주파수와 차이가 있으면, 알림 정보를 표시하는 디스플레이부;를 더 포함하는 전자 장치. - 제1항에 있어서,
상기 복수의 메모리 칩 및 상기 복수의 메모리 칩 각각은 2개, 4개, 8개, 16개 및 32개 중 적어도 하나인 전자 장치.
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