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KR20170131969A - A capacitor and a circuit board having the same - Google Patents

A capacitor and a circuit board having the same Download PDF

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KR20170131969A
KR20170131969A KR1020160062849A KR20160062849A KR20170131969A KR 20170131969 A KR20170131969 A KR 20170131969A KR 1020160062849 A KR1020160062849 A KR 1020160062849A KR 20160062849 A KR20160062849 A KR 20160062849A KR 20170131969 A KR20170131969 A KR 20170131969A
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circuit board
capacitor
conductive pattern
layer
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이문희
정율교
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삼성전기주식회사
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Abstract

본 발명의 실시예에 따른 회로기판, 유전체층, 상기 유전체층을 관통하는 제1 비아를 포함하는 제1 전극 및 상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아를 포함하는 제2 전극을 포함한다.A first electrode including a circuit board, a dielectric layer, a first via through the dielectric layer, and a second electrode through the dielectric layer, the second electrode including a second via facing the first via, .

Description

캐패시터 및 이를 포함하는 회로기판{A CAPACITOR AND A CIRCUIT BOARD HAVING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a capacitor and a circuit board including the capacitor,

본 발명은 캐패시터 및 이를 포함하는 회로기판에 관한 것이다.The present invention relates to a capacitor and a circuit board including the same.

캐패시터(capacitor)는 전기회로에서 전기를 저장하는 장치로 이격된 두 도체판 사이에 유전체가 형성되어 두 도체판과 유전체의 경계 부분에 전하가 저장될 수 있다. A capacitor is a dielectric formed between two conductive plates spaced from an electric circuit to an electric storage device so that charge can be stored at the boundary between the two conductive plates and the dielectric.

캐패시터는 전자제품의 경박 단소화, 고효율화 요구에 따라 회로기판에 내장될 수 있다. 또한, 캐패시터는 회로기판에 내장되는 기타 전자소자와 전기적으로 연결될 수 있으며, 전기적 특성의 향상 및 회로의 밀집도를 고려하여 다양한 방식으로 인쇄회로기판에 내장되도록 설계되고 있다.The capacitor can be embedded in the circuit board in accordance with the demand for the light-weight shortening and high efficiency of the electronic product. In addition, the capacitor can be electrically connected to other electronic devices incorporated in the circuit board, and is designed to be embedded in the printed circuit board in various ways in consideration of the improvement of the electrical characteristics and the density of the circuit.

한국공개특허 제2012-0050289호 (발명의 명칭: 캐패시터 내장형 인쇄회로기판)Korean Utility Model Publication No. 2012-0050289 (entitled " Capacitor Embedded Printed Circuit Board)

본 발명의 일 실시예에 따르면, 회로기판의 박형화를 구현하기 위해 유전체층을 관통하는 비아가 상호 대향되게 배치되어 상호 다른 극성을 갖는 전극을 형성함으로써 캐패시터가 내장된 회로기판을 구현할 수 있다.According to an embodiment of the present invention, in order to realize a thin circuit board, vias passing through a dielectric layer are disposed opposite to each other to form electrodes having different polarities, thereby realizing a circuit board with a built-in capacitor.

도 1은 본 발명의 제1 실시예에 따른 회로기판을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 회로기판 일부의 분해사시도이다.
도 4는 본 발명의 제1 실시예에 따른 회로기판의 일부를 나타낸 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 6은 본 발명의 제3 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 7A 내지 도 7D는 본 발명의 제4 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 8은 본 발명의 제5 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 9는 본 발명의 기타 실시예에 따른 회로기판의 평면도이다. 1 is a perspective view schematically showing a circuit board according to a first embodiment of the present invention.
2 is a view showing a part of a circuit board according to a first embodiment of the present invention.
3 is an exploded perspective view of a part of a circuit board according to the first embodiment of the present invention.
4 is a cross-sectional view showing a part of a circuit board according to the first embodiment of the present invention.
5 is a view showing a part of a circuit board according to a second embodiment of the present invention.
6 is a view showing a part of a circuit board according to a third embodiment of the present invention.
7A to 7D are views showing a part of a circuit board according to a fourth embodiment of the present invention.
8 is a view showing a part of a circuit board according to a fifth embodiment of the present invention.
9 is a plan view of a circuit board according to another embodiment of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.In the present application, when a component is referred to as "comprising ", it means that it can include other components as well, without excluding other components unless specifically stated otherwise. Also, throughout the specification, the term "on" means to be located above or below the object portion, and does not necessarily mean that the object is located on the upper side with respect to the gravitational direction.

또한, 결합이라 함은, 각 구성 요소 간의 접합 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접합되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접합되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " joining " is used not only in the case of directly bonding physically directly between the constituent elements in the bonding relationship between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, It should be used as a concept to cover the case where they are connected to each other.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.The sizes and thicknesses of the respective components shown in the drawings are arbitrarily shown for convenience of explanation, and thus the present invention is not necessarily limited to those shown in the drawings.

이하, 본 발명에 따른 캐패시터 및 이를 포함하는 회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, embodiments of a capacitor and a circuit board including the capacitor according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same or corresponding components are denoted by the same reference numerals A duplicate description thereof will be omitted.

본 발명의 실시예에 따른 회로기판은 전자소자 등이 장착될 수 있는 메인 보드(main board), 패키지 기판(package substrate), 패키지(package)를 포함하는 개념이다. A circuit board according to an embodiment of the present invention is a concept including a main board, a package substrate, and a package to which an electronic device or the like can be mounted.

제1 1st 실시예Example

도 1은 본 발명의 제1 실시예에 따른 회로기판(1000)을 개략적으로 나타낸 사시도이다. 도 2는 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부를 나타낸 도면이다. 도 3은 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부의 분해사시도이다. 도 4는 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부를 나타낸 단면도이다.1 is a perspective view schematically showing a circuit board 1000 according to a first embodiment of the present invention. 2 is a view showing a part of a circuit board 1000 according to the first embodiment of the present invention. 3 is an exploded perspective view of a part of a circuit board 1000 according to the first embodiment of the present invention. 4 is a cross-sectional view showing a part of a circuit board 1000 according to the first embodiment of the present invention.

도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)은 단층의 캐패시터(100)를 포함하고, 캐패시터(100)는 유전체층(L), 제1 전극(111), 제2 전극(121)을 포함한다. 1 to 4, a circuit board 1000 according to a first embodiment of the present invention includes a single-layer capacitor 100, and the capacitor 100 includes a dielectric layer L, a first electrode 111, , And a second electrode (121).

제1 전극(111)은 유전체층(L)을 관통하는 제1 비아(11)를 포함할 수 있으며, 제1 비아(11)와 전기적으로 연결되는 제1 도전성 패턴(21)을 더 포함할 수 있다. The first electrode 111 may include a first via 11 through the dielectric layer L and may further include a first conductive pattern 21 electrically connected to the first via 11 .

제1 도전성 패턴(21)은 제1 비아(11) 상에 형성될 수 있다(도 3 참조).The first conductive pattern 21 may be formed on the first via 11 (see FIG. 3).

제2 전극(121)은 유전체층(L)을 관통하고, 제1 비아(11)와 대향하는 제2 비아(12)를 포함할 수 있으며, 제2 비아(12)와 전기적으로 연결되는 제2 도전성 패턴(22)을 더 포함할 수 있다. The second electrode 121 may include a second via 12 that penetrates the dielectric layer L and opposes the first via 11 and may include a second conductive layer 12 electrically connected to the second via 12, Pattern 22 may be further included.

제2 도전성 패턴(22)은 제2 비아(12) 상에 형성될 수 있다(도 3 참조).The second conductive pattern 22 may be formed on the second via 12 (see FIG. 3).

한편, 제1 비아(11) 또는 제2 비아(12)는 복수로 형성될 수 있다.On the other hand, the first vias 11 or the second vias 12 may be formed in plural.

도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)에 있어서, 캐패시터(100)는 제1 비아(11) 및 제2 비아(12)의 일부가 내부전극으로 형성되고, 그 외 제1 비아(11), 제2 비아(12), 제1 도전성 패턴(21) 및 제2 도전성 패턴(22)은 외부전극으로 형성될 수 있다.Referring to FIGS. 2 and 3, in the circuit board 1000 according to the first embodiment of the present invention, the capacitor 100 includes a first via 11 and a second via 12, And the first via 11, the second via 12, the first conductive pattern 21, and the second conductive pattern 22 may be formed of external electrodes.

제1 전극(111)과 제2 전극(121)은 상호 상이한 극성의 전원이 인가되며, 예를 들면, 제1 전극(111)은 양극으로, 제2 전극(121)은 음극의 전원이 인가될 수 있다. For example, the first electrode 111 and the second electrode 121 are applied with different polarities of power. For example, the first electrode 111 and the second electrode 121 are applied with an anode and a cathode, respectively. .

제1 비아(11) 및 제2 비아(12)에 상호 각각 다른 극성의 전원이 인가되면, 제1 비아(11) 및 제2 비아(12)와 유전층(L)의 경계면에는 상호 극성이 다른 전하가 축적될 수 있다. When the first and second vias 11 and 12 are supplied with power of different polarities from each other, an electric charge of different polarity is applied to the interface between the first and second vias 11 and 12 and the dielectric layer L. [ Can be accumulated.

유전층(L)에 축적되는 전하의 양(정전용량, 단위: 패럿, F)은 비아(11,12)의 적층 면적(T1)이 클수록, 제1 비아(11)와 제2 비아(12)의 상호 간격(W1)이 좁을수록 증가한다. The larger the stacked area T1 of the vias 11 and 12 is, the larger the amount of charges accumulated in the dielectric layer L (capacitance, unit: parat F) And increases as the mutual interval W1 becomes narrower.

캐패시터(100)의 정전용량을 제어하기 위해 제1 비아(11)와 제2 비아(12)의 간격(W1), 제1 비아(11) 및 제2 비아(12)의 두께(T1)는 달리 형성될 수 있다. The gap W1 between the first and second vias 11 and 12 and the thickness T1 of the first and second vias 11 and 12 are different from each other in order to control the capacitance of the capacitor 100 .

마찬가지로, 제1 도전성 패턴(21)과 제2 도전성 패턴(22)의 간격(W2)과 두께(T2)는 달리 형성될 수 있으며, 비아(11,12) 간 간격(W1)과 두께(T1)와 동일하게 형성될 수도 있다. The distance W2 between the first conductive pattern 21 and the second conductive pattern 22 may be different from the thickness T2 and the distance W1 and the thickness T1 between the vias 11 and 12 may be different from each other. As shown in FIG.

더 나아가, 유전층(L)은 비유전율이 큰 물질일수록 캐패시터(100)의 정전용량이 증가될 수 있으며, 필요에 따라 세라믹, 탄탈리움, 실리콘필름 등 유전 성질을 띄는 물질이면 제한하지 않고 이용될 수 있다. Further, the dielectric layer (L) may have a larger dielectric constant, and the capacitance of the capacitor (100) may be increased. If necessary, the dielectric layer may be formed of any material having dielectric properties such as ceramic, tantalum, have.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)은 최외층에 캐패시터(100)가 형성될 수 있다.Referring to FIG. 4, the circuit board 1000 according to the first embodiment of the present invention may have a capacitor 100 formed on the outermost layer.

회로기판(1000)이 전자소자 등을 실장하기 위한 패키기 기판인 경우, 캐패시터(100)를 실장하기 위해 솔더, 와이어와 같은 기존 방식을 이용하지 않고 회로기판(1000)에 형성될 수 있다. When the circuit board 1000 is a package substrate for mounting an electronic device or the like, the capacitor 100 may be formed on the circuit board 1000 without using a conventional method such as solder or wire for mounting the capacitor 100.

또한, 캐패시터(100) 상에 전자소자 배치되어 캐패서터(100)와 전자소자의 연결거리를 최소화할 수 있다.In addition, the electronic device may be disposed on the capacitor 100 to minimize the connection distance between the capacitor 100 and the electronic device.

제2 Second 실시예Example

도 5는 본 발명의 제2 실시예에 따른 회로기판(2000)의 일부를 나타낸 도면이다. 5 is a view showing a part of a circuit board 2000 according to a second embodiment of the present invention.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 회로기판(2000)은 캐패시터(100)가 내층에 형성될 수 있다.Referring to FIG. 5, a circuit board 2000 according to a second embodiment of the present invention may have a capacitor 100 formed in an inner layer.

캐패시터(100)는 회로기판(2000)의 내층에 형성될 수 있으며, 캐패시터(100)를 중심으로 하부와 상부에 각각 절연층(I1,I2,I3) 절연층(I4, I5)가 형성될 수 있다. The capacitor 100 may be formed on the inner layer of the circuit board 2000 and the insulating layers I1 and I2 and I3 insulating layers I4 and I5 may be formed on the lower portion and the upper portion of the capacitor 100, have.

캐패시터(100)의 상부 또는 하부에 형성되는 절연층의 수는 필요에 따라 달리 형성될 수 있다.The number of insulating layers formed on the upper portion or the lower portion of the capacitor 100 may be differently formed as needed.

능동소자가 회로기판(2000)에 내장되는 경우 능동소자와의 신호 전달 거리를 최소화하기 캐패시터(100)는 회로기판의 내층에 형성될 수 있다. When the active element is embedded in the circuit board 2000, the capacitor 100 may be formed in the inner layer of the circuit board to minimize the signal transmission distance to the active element.

제3 Third 실시예Example

도 6은 본 발명의 제3 실시예에 따른 회로기판(3000)의 일부를 나타낸 도면이다.6 is a view showing a part of a circuit board 3000 according to a third embodiment of the present invention.

도 6을 참조하면, 제3 실시예에 따른 회로기판(3000)에서 제1 비아(11)와 제2 제2 비아(12)는 모두 내부전극을 형성하는 것을 확인할 수 있다. Referring to FIG. 6, it can be seen that the first via 11 and the second second via 12 form internal electrodes in the circuit board 3000 according to the third embodiment.

도 3을 참조하여 비교하면, 제3 실시예에 따른 회로기판(3000)은 제1 실시예에 따른 회로기판(1000)보다 내부전극의 면적이 보다 넓게 형성될 수 있다. 3, the circuit board 3000 according to the third embodiment may have a larger internal electrode area than the circuit board 1000 according to the first embodiment.

결과적으로, 캐패시터(100)에 형성되는 제1 도전성 패턴(21) 및 제2 도전성 패턴(22)의 패턴 형성 방법에 따라 캐패시터의 정전용량의 크기는 달리 형성될 수 있다. As a result, the capacitance of the capacitor may be differently formed according to the pattern forming method of the first conductive pattern 21 and the second conductive pattern 22 formed in the capacitor 100.

제4 Fourth 실시예Example

도 7A 내지 도 7D는 본 발명의 제4 실시예에 따른 회로기판(4000)의 일부를 나타낸 도면이다. 7A to 7D are views showing a part of a circuit board 4000 according to a fourth embodiment of the present invention.

도 7A 내지 도 7D를 참조하면, 제4 실시예에 따른 회로기판(4000)은 3층으로 형성된 캐패시터(100)를 포함한다. 7A to 7D, a circuit board 4000 according to the fourth embodiment includes a capacitor 100 formed in three layers.

제4 실시예에 따른 회로기판(4000)에 있어서, 캐패시터(100)는 유전체층(L), 제3 전극(131), 및 제4 전극(141)을 포함한다. In the circuit board 4000 according to the fourth embodiment, the capacitor 100 includes a dielectric layer L, a third electrode 131, and a fourth electrode 141.

유전체층(L)은 내층(LI), 제1 외층(LO1) 및 제2 외층(LO2)의 복수의 층으로 형성될 수 있다. The dielectric layer L may be formed of a plurality of layers of the inner layer LI, the first outer layer LO1 and the second outer layer LO2.

도 7A에 도시된 바와 같이 유전층이 3개층으로 형성되는 경우, 적층 순서 대로 제1 외층(LO1), 내층(LI), 제2 외층(LO2)을 형성할 수 있다.As shown in FIG. 7A, when the dielectric layer is formed of three layers, the first outer layer LO1, the inner layer LI, and the second outer layer LO2 can be formed in the stacking order.

제3 전극(131)은 내층(LI) 및 제2 외층(LO2)을 관통하여 형성되는 제3 비아(13)를 포함한다. The third electrode 131 includes a third via 13 formed through the inner layer LI and the second outer layer LO2.

제4 전극(141)은 내층(LI) 및 제1 외층(LO1)을 관통하여 형성되고 제3 비아(13)와 대향하여 형성되는 제4 비아(14)를 포함한다. The fourth electrode 141 includes a fourth via 14 formed through the inner layer LI and the first outer layer LO1 and facing the third via 13.

제3 전극(131)과 제4 전극(141)은 상호 상이한 극성의 전원이 연결되어 제3 비아(13)와 제4 비아(14)에 전위차를 형성할 수 있다. 예를 들면, 제3 전극(131)은 양극, 제4 전극(141)에는 음극이 형성되어 전위차를 형성할 수 있다. The third electrode 131 and the fourth electrode 141 may be connected to a power source having a different polarity to form a potential difference between the third and fourth vias 13 and 14. For example, a cathode may be formed on the third electrode 131 and a cathode may be formed on the fourth electrode 141 to form a potential difference.

제3 전극(131)은 제3 비아(13)와 전기적으로 연결되는 제3 도전성 패턴(23)을 더 포함할 수 있다. The third electrode 131 may further include a third conductive pattern 23 electrically connected to the third via 13.

제4 전극(141) 제4 비아(14)와 전기적으로 연결되는 제4 도전성 패턴(24)을 더 포함할 수 있다. And a fourth conductive pattern 24 electrically connected to the fourth via 141 and the fourth via 14.

제3 비아(13) 또는 제4 비아(14)는 스택비아 일 수 있으며, 고용량의 정전용량을 위해 제3 비아(13)와 제4 비아(14)의 상호 간격을 최소화할 수 있다. The third via 13 or the fourth via 14 may be a stack via and may minimize the spacing between the third via 13 and the fourth via 14 for high capacity capacitance.

또한, 제3 도전성 패턴(23)과 제4 도전성 패턴(24)의 두께를 달리하여 정전용량 값을 제어할 수 있다.In addition, the capacitance values can be controlled by varying the thicknesses of the third conductive pattern 23 and the fourth conductive pattern 24.

제5 Fifth 실시예Example

도 8은 본 발명의 제5 실시예에 따른 회로기판(5000)의 일부를 나타낸 도면이다. 8 is a view showing a part of a circuit board 5000 according to a fifth embodiment of the present invention.

도 8을 참조하면, 내층은 복수로 형성될 수 있다. Referring to FIG. 8, the inner layer may be formed in a plurality of layers.

제5 실시예에 따른 회로기판(5000)에서 내층이 8개층으로 형성되는 경우, 층 순서 대로 제1 외층(LO1), 내층(LI1~LI8), 제2 외층(LO2)을 형성할 수 있다.When the inner layer is formed of eight layers in the circuit board 5000 according to the fifth embodiment, the first outer layer LO1, the inner layers LI1 to LI8, and the second outer layer LO2 can be formed in the order of layers.

본 발명의 제5 실시예에 따른 회로기판(5000)은 필요에 따라 도시된 유전체 층 외에 캐패시터의 상부 또는 하부에 절연층을 더 포함할 수 있다. The circuit board 5000 according to the fifth embodiment of the present invention may further include an insulating layer on top or bottom of the capacitor in addition to the dielectric layer as shown.

제 5 실시예에 따르면, 제3 전극(131)은 내층(LI1~LI8) 및 상기 제2 외층(LO2)을 관통하여 형성되는 제3 비아(13)를 포함한다. According to the fifth embodiment, the third electrode 131 includes the inner layers LI1 to LI8 and the third vias 13 formed through the second outer layer LO2.

제 5 실시예에 따르면, 제4 전극(141)은 내층(LI1~LI8) 및 상기 제1 외층(LO1)을 관통하여 형성되고 제3 비아(13)와 대향하여 형성되는 제4 비아(14)를 포함한다. According to the fifth embodiment, the fourth electrode 141 includes the inner layers LI1 to LI8 and the fourth vias 14 formed through the first outer layer LO1 and facing the third vias 13, .

제5 실시예에 따른 회로기판(5000)에 있어서, 정전용량은 내층에 형성된 제3 비아(13)와 제4 비아(14)간 간격에 따라 달라질 수 있다.In the circuit board 5000 according to the fifth embodiment, the electrostatic capacitance can be changed according to the interval between the third via 13 and the fourth via 14 formed in the inner layer.

기타 Other 실시예Example

도 9는 본 발명의 기타 실시예에 따른 복수의 층으로 형성된 회로기판의 평면도이다.9 is a plan view of a circuit board formed of a plurality of layers according to another embodiment of the present invention.

도 9를 참조하면, 캐패시터의 형상이 직육면체 이외의 형상으로 다양하게 형성될 수 있음을 확인할 수 있다. Referring to FIG. 9, it can be seen that the shape of the capacitor can be variously formed in a shape other than a rectangular parallelepiped.

도 9를 참조하면, 기타 실시예에 따른 인쇄회로기판은 적층된 유전층 상에 비아 공정을 수행한 후 다양한 형상으로 라우팅하여 캐패시터 단위로 분리될 수 있다. 분리된 캐패시터는 패키지 기판 등 그 외 기판 등에 장착될 수도 있다. Referring to FIG. 9, a printed circuit board according to another embodiment may be divided into capacitor units by routing via a via process on a stacked dielectric layer, and then routing the printed circuit board to various shapes. The separated capacitors may be mounted on other substrates such as a package substrate.

상술한 바와 같이 본 발명의 실시예에 따른 회로기판 및 캐패시터는 비아 가공을 통해 캐패시터의 전극을 형성할 수 있으며, 비아의 간격, 두께, 적층 수에 따라 정전 용량값을 변화시킬 수 있다. As described above, the circuit board and the capacitor according to the embodiment of the present invention can form the electrode of the capacitor through the via process, and the capacitance value can be changed according to the interval, the thickness, and the number of laminations of the vias.

여기서, 비아는 스택비아, 스루비아 등 종류를 제한하지 않는다.Here, the vias do not limit the types of stack vias, through vias, and the like.

더 나아가, 전도성 패턴에 형성되는 도금 두께, 형상 등을 달리 형성하여 정전 용량값을 변화시킬 수 있다. Furthermore, the electrostatic capacitance value can be changed by forming the plating thickness, the shape, and the like formed in the conductive pattern differently.

또한, 인쇄회로기판의 비아, 전도성 패턴에 의해 캐패시터를 형성함으로써, 캐패시터 배치를 위한 솔더, 와이어 등의 전기적 연결 공정을 수행하지 않을 수 있으며, 회로기판과 캐패시터, 그 외 전자소자 와의 전기적 연결 신뢰성을 보다 높일 수 있다.In addition, by forming the capacitor by the via and the conductive pattern of the printed circuit board, it is possible to avoid the electrical connection process of the solder and the wire for the capacitor arrangement, and to improve the electrical connection reliability between the circuit board, the capacitor, .

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all the equivalents or equivalents of the claims, as well as the appended claims, fall within the scope of the present invention .

100: 캐패시터
11: 제1 비아
12: 제2 비아
13: 제3 비아
14: 제4 비아
21: 제1 도전성 패턴
22: 제2 도전성 패턴
23: 제3 도전성 패턴
24: 제4 도전성 패턴100: Capacitor
11: First Via
12: Second Via
13: Third Via
14: fourth vias
21: First conductive pattern
22: second conductive pattern
23: Third conductive pattern
24: Fourth conductive pattern

Claims (21)

유전체층;
상기 유전체층을 관통하는 제1 비아를 포함하는 제1 전극; 및
상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아를 포함하는 제2 전극;을 포함하되,
상기 제1 전극 및 상기 제2 전극은 상호 상이한 극성인, 회로기판.
A dielectric layer;
A first electrode including a first via penetrating the dielectric layer; And
And a second electrode through the dielectric layer, the second electrode including a second via facing the first via,
Wherein the first electrode and the second electrode are of mutually different polarities.
제1항에 있어서,
상기 제1 비아 또는 제2 비아는 복수로 형성되는, 회로기판.
The method according to claim 1,
Wherein the first via or the second via is formed in a plurality.
제1항 또는 제2항에 있어서,
상기 제1 전극은
상기 제1 비아와 전기적으로 연결되는 제1 도전성 패턴을 포함하는, 회로기판.
3. The method according to claim 1 or 2,
The first electrode
And a first conductive pattern electrically connected to the first via.
제3항에 있어서,
상기 제1 도전성 패턴은 상기 제1 비아 상에 형성되는, 회로기판.
The method of claim 3,
Wherein the first conductive pattern is formed on the first via.
제1항 또는 제2항에 있어서,
상기 제2 전극은
상기 제2 비아와 전기적으로 연결되는 제2 도전성 패턴을 포함하는, 회로기판.
3. The method according to claim 1 or 2,
The second electrode
And a second conductive pattern electrically connected to the second via.
제5항에 있어서,
상기 제2 도전성 패턴은 상기 제2 비아 상에 형성되는, 회로기판.
6. The method of claim 5,
And the second conductive pattern is formed on the second via.
제1항 또는 제2항에 있어서,
복수의 절연층;을 더 포함하고,
상기 유전체층은 상기 복수의 절연층 상에 형성되는, 회로기판.
3. The method according to claim 1 or 2,
And a plurality of insulating layers,
Wherein the dielectric layer is formed on the plurality of insulating layers.
제1항 또는 제2항에 있어서,
복수의 절연층;을 더 포함하고,
상기 유전체층은 상기 복수의 절연층의 내층에 형성되는, 회로기판.
3. The method according to claim 1 or 2,
And a plurality of insulating layers,
Wherein the dielectric layer is formed on the inner layer of the plurality of insulating layers.
내층, 제1 외층 및 제2 외층으로 형성되는 유전체층;
상기 내층 및 상기 제1 외층을 관통하여 형성되는 제3 비아를 포함하는 제3 전극;
상기 내층 및 상기 제2 외층을 관통하여 형성되고 상기 제3 비아와 대향하여 형성되는 제4 비아를 포함하는 제4 전극;을 포함하는 회로기판.
A dielectric layer formed of an inner layer, a first outer layer, and a second outer layer;
A third electrode including a third via formed through the inner layer and the first outer layer;
And a fourth electrode formed through the inner layer and the second outer layer and including a fourth via formed opposite the third via.
제9항에 있어서,
상기 내층은 복수로 형성되는, 회로기판.
10. The method of claim 9,
Wherein the inner layer is formed in a plurality of layers.
제9항 또는 제10항에 있어서,
상기 제3 전극은
상기 제3 비아와 전기적으로 연결되는 제3 도전성 패턴을 포함하는, 회로기판.
11. The method according to claim 9 or 10,
The third electrode
And a third conductive pattern electrically connected to the third via.
제9항 또는 제10항에 있어서,
상기 제4 전극은
상기 제4 비아와 전기적으로 연결되는 제4 도전성 패턴을 포함하는, 회로기판.
11. The method according to claim 9 or 10,
The fourth electrode
And a fourth conductive pattern electrically connected to the fourth via.
제9항 또는 제10항에 있어서,
상기 제3 비아 또는 상기 제4 비아는 스택비아인, 회로기판.
11. The method according to claim 9 or 10,
Wherein the third via or the fourth via is a stack via.
유전체층;
상기 유전체층을 관통하는 제1 비아를 포함하는 제1 전극; 및
상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아를 포함하는 제2 전극;을 포함하는 캐패시터.
A dielectric layer;
A first electrode including a first via penetrating the dielectric layer; And
And a second electrode through the dielectric layer, the second electrode comprising a second via facing the first via.
제14항에 있어서,
상기 제1 비아 또는 제2 비아는 복수로 형성되는, 캐패시터.
15. The method of claim 14,
Wherein the first via or the second via is formed in a plurality.
제14항 또는 제15항에 있어서,
상기 제1 전극은
상기 제1 비아와 전기적으로 연결되는 제1 도전성 패턴을 포함하는, 캐패시터.
16. The method according to claim 14 or 15,
The first electrode
And a first conductive pattern electrically connected to the first via.
제14항 또는 제15항에 있어서,
상기 제2 전극은
상기 제2 비아와 전기적으로 연결되는 제2 도전성 패턴을 포함하는, 캐패시터.
16. The method according to claim 14 or 15,
The second electrode
And a second conductive pattern electrically connected to the second via.
내층, 제1 외층 및 제2 외층으로 형성되는 유전체층;
상기 내층 및 상기 제1 외층을 관통하여 형성되는 제3 비아를 포함하는 제3 전극;
상기 내층 및 상기 제2 외층을 관통하여 형성되고 상기 제3 비아와 대향하여 형성되는 제4 비아를 포함하는 제4 전극;을 포함하는 캐패시터.
A dielectric layer formed of an inner layer, a first outer layer, and a second outer layer;
A third electrode including a third via formed through the inner layer and the first outer layer;
And a fourth electrode formed through the inner layer and the second outer layer and including a fourth via formed opposite the third via.
제18항에 있어서,
상기 내층은 복수로 형성되는, 캐패시터.
19. The method of claim 18,
Wherein the inner layer is formed in a plurality of layers.
제18항 또는 제19항에 있어서,
상기 제3 전극은
상기 제3 비아와 전기적으로 연결되는 제3 도전성 패턴을 포함하는, 캐패시터.
20. The method according to claim 18 or 19,
The third electrode
And a third conductive pattern electrically connected to the third via.
제18항 또는 제19항에 있어서,
상기 제4 전극은
상기 제4 비아와 전기적으로 연결되는 제4 도전성 패턴을 포함하는, 캐패시터.
20. The method according to claim 18 or 19,
The fourth electrode
And a fourth conductive pattern electrically connected to the fourth via.
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