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KR20170129703A - On-die dram ecc로부터의 선택적 정보 추출 - Google Patents

On-die dram ecc로부터의 선택적 정보 추출 Download PDF

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KR20170129703A
KR20170129703A KR1020177023554A KR20177023554A KR20170129703A KR 20170129703 A KR20170129703 A KR 20170129703A KR 1020177023554 A KR1020177023554 A KR 1020177023554A KR 20177023554 A KR20177023554 A KR 20177023554A KR 20170129703 A KR20170129703 A KR 20170129703A
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빌 네일
컬지트 에스 베인스
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Abstract

메모리 서브시스템에서의 에러 정정은 내부 에러 검출 및 정정을 수행한 후에 내부 체크 비트들을 생성하고, 내부 체크 비트를 메모리 제어기에 제공하는 메모리 디바이스를 포함한다. 메모리 디바이스는 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행한다. 메모리 디바이스는 판독 데이터에서 에러가 검출되면 내부 에러 정정을 선택적으로 수행한다. 메모리 디바이스는 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하고, 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 메모리 제어기에 제공한다. 메모리 제어기는 메모리 디바이스 외부의 에러 정정을 위해 체크 비트를 적용할 수 있다.

Description

ON-DIE DRAM ECC로부터의 선택적 정보 추출
본 발명의 실시예들은 일반적으로 메모리 관리에 관련되며, 보다 구체적으로는 메모리 디바이스로부터의 온-다이 에러 점검 및 정정으로부터 선택되는 정보만을 액세스하는 것에 관련된다.
<저작권 통지/승인>
본 특허 문헌의 개시내용의 부분들은 저작권 보호를 받는 자료를 포함할 수 있다. 저작권 소유자는 누구든지 본 특허 문헌 또는 특허 개시내용을 특허 및 상표청 특허 파일 또는 기록들에 나타나는 대로 재생산하는 것에는 이의가 없지만, 다른 경우라면 무엇이든 간에 모든 저작권 권리를 보유한다. 저작권 통지는 아래에 설명되는 바와 같은 모든 데이터에, 그리고 본 명세서에 첨부하는 도면들에서, 뿐만 아니라 아래에 설명되는 바와 같은 소프트웨어에 적용된다: Copyright ⓒ 2015, Intel Corporation, All Rights Reserved.
휘발성 메모리 리소스들은 서버들, 데스크톱 또는 랩톱 컴퓨터들, 모바일 디바이스들, 소비자 및 기업 전자기기들에 대한 현재 컴퓨팅 플랫폼들에서 광범위하게 사용된다. DRAM(dynamic random access memory) 디바이스들은 사용되는 메모리 디바이스들 중 가장 흔한 타입들이다. 그러나, DRAM 에러들은 DRAM들을 생산하는 제조 프로세스들이 더 작은 기하형상들로 계속 크기 조정됨에 따라 증가할 것으로 예상된다. 증가하는 DRAM 에러들에 대처하기 위한 하나의 기술은 온-다이 ECC(error checking and correction)를 채택하는 것이다. On-die ECC는 메모리 디바이스 자체에 상주하는 에러 검출 및 정정 로직을 지칭한다. 온-다이 ECC 로직으로, DRAM은 SEC(single error correction) 또는 SECDED(single error correction, dual error detection) 기술들을 통해서와 같이 싱글 비트 장애들을 정정할 수 있다. 온-다이 ECC가 시스템 레벨 ECC에 추가적으로 사용될 수 있지만, 시스템 레벨 ECC는 메모리 디바이스 레벨에서 어떤 에러 정정이 수행되는지 알지 못한다. 그러나, DRAM에 의해 수행되는 에러 정정의 세부사항들을 제공하는 것은 DRAM들의 설계 및 동작에 관하여 민감한 데이터를 노출시킨다.
이하의 설명은 본 발명의 실시예들의 구현들의 예로서 주어지는 예시들을 갖는 도면들의 논의를 포함한다. 이러한 도면들은 제한으로서가 아니라 예로서 이해되어야 한다. 본 명세서에서 사용되는 바와 같이, 하나 이상의 "실시예들(embodiments)"에 대한 참조들은 본 발명의 적어도 하나의 구현에 포함되는 특정한 특징, 구조, 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 본 명세서에 나타나는 "실시예에서(in one embodiment)" 또는 "대안적인 실시예에서(in an alternate embodiment)"와 같은 구문들은 본 발명의 다양한 실시예들 및 구현들을 설명하며, 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이들이 또한 반드시 상호 배타적인 것은 아니다.
도 1은 메모리 디바이스가 내부 ECC 체크 비트들을 호스트에 노출시키는 시스템의 실시예의 블록도이다.
도 2는 호스트에 전송할 내부 체크 비트들을 생성하는 메모리 디바이스에서의 로직의 실시예의 블록도이다.
도 3은 내부 체크 비트들을 메모리 디바이스로부터 호스트로 전송하는 것을 포함하는 에러 정정을 수행하기 위한 프로세스의 실시예의 흐름도이다.
도 4는 내부 체크 비트들이 교환된 ECC가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 5는 내부 체크 비트들이 교환된 ECC가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
이하 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함할 뿐만 아니라, 본 명세서에 제시되는 창의적 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는, 특정 상세사항들 및 구현들의 설명들이 뒤따른다.
본 명세서에 설명되는 바와 같이, 메모리 서브시스템에서의 ECC(error checking and correction)는, 내부 에러 검출 및 정정을 수행한 후에 내부 체크 비트들을 생성하고, 내부 체크 비트들을 메모리 제어기에 제공하는 메모리 디바이스를 포함한다. 메모리 디바이스는 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행한다. 메모리 디바이스는 판독 데이터에서 에러가 검출되면 내부 에러 정정을 선택적으로 수행한다. 메모리 디바이스는 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하고, 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 메모리 제어기에 제공한다. 에러들이 없으면 또는 메모리 디바이스에 의해 단일 에러가 정정되었으면 메모리 제어기에 전송할 체크 비트들은 에러들을 보여주지 않을 것이다. 체크 비트들은 메모리 디바이스에 대한 싱글 비트 에러 정보를 표시하지 않고 메모리 디바이스에 의해 검출되는 멀티비트 에러를 보여줄 것이다. 메모리 제어기는 메모리 디바이스 외부의 시스템 레벨 ECC를 위해 체크 비트들을 적용할 수 있다.
메모리 서브시스템들의 RAS(reliability, accessibility, and serviceability) 레벨들이 많이 향상되어 왔다. 내부 ECC 정보에 대한 액세스를 제공하는 것은 시스템 레벨 ECC를 더욱 향상시킬 것으로 예상된다. 그러나, 메모리 디바이스의 내부 정정 데이터(에러 비트들)에 대한 액세스를 제공하는 것은 싱글 비트 정정들을 포함하는 모든 정정들에 관한 정보를 드러낸다. 본 명세서에 설명되는 바와 같이, 메모리 서브시스템은 메모리 디바이스로부터의 내부 체크 비트들의 교환을 가능하게 하며, 이는 메모리 디바이스 레벨에서 정정들에 관한 선택된 정보만을 제공할 수 있다. 구체적으로, 정정된 데이터에 대한 체크 비트들을 생성하는 것에 의해, 메모리 디바이스는 SBE(single bit error) 조건들 및 에러 없음 조건들에 대해 구별될 수 없을 메모리 제어기에 체크 비트들을 제공할 수 있다.
따라서, 일 실시예에서, 본 명세서에 설명되는 ECC는 메모리 디바이스가 개인 정보를 드러내지 않고 시스템 레벨 ECC를 향상시키도록 ECC 정보를 전달하게 한다. 전달된 ECC 정보는 사후 정정 체크 비트들이라 지칭될 수 있다. SBE에 대한 체크 비트들이 메모리 디바이스에 관한 정보를 드러내지 않을 것이지만, 멀티비트 에러들을 표시하는 체크 비트들은 메모리 제어기에 의해 시스템 ECC를 향상시키는데 사용될 수 있다. 메모리 제어기는 체크 비트들로부터 멀티비트 에러 정보를 추출할 수 있다. 메모리 제어기는 (예를 들어, 메모리에서 에러들이 발생된 곳을 아는 것에 의해) 시스템에 ECC를 적용하는 방법을 결정하는데 멀티비트 정보를 적용할 수 있다. 일 실시예에서, 메모리 제어기는 멀티비트 에러들을 타겟으로 하는 SDDC(single device data correction) ECC 동작들을 향상시키기 위한 메타데이터로서 메모리 디바이스로부터의 내부 체크 비트들을 사용한다.
메모리 디바이스들에 대한 지칭은 상이한 메모리 타입들에 적용될 수 있다. 메모리 디바이스들은 휘발성 메모리 기술들을 일반적으로 지칭한다. 휘발성 메모리는 디바이스로의 전력이 중단되면 그것의 상태(및 따라서 그것에 저장되는 데이터)가 불확정적인 메모리이다. 비휘발성 메모리는 디바이스로의 전력이 중단되더라도 그것의 상태가 확정적인 메모리를 지칭한다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 일 예는 DRAM(dynamic random access memory), 또는 SDRAM(synchronous DRAM)과 같은 일부 변종을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(dual data rate version 3, original release by JEDEC(Joint Electronic Device Engineering Council) on June 27, 2007, currently on release 21), DDR4(DDR version 4, initial specification published in September 2012 by JEDEC), LPDDR3(low power DDR version 3, JESD209-3B, Aug 2013 by JEDEC), LPDDR4(LOW POWER DOUBLE DATA RATE (LPDDR) version 4, JESD209-4, originally published by JEDEC in August 2014), WI02(Wide I/O 2 (Widel02), JESD229-2, originally published by JEDEC in August 2014), HBM(HIGH BANDWIDTH MEMORY DRAM, JESD235, originally published by JEDEC in October 2013), DDR5(DDR version 5, currently in discussion by JEDEC), LPDDR5(currently in discussion by JEDEC), WI03(Wide I/O 3, currently in discussion by JEDEC), HBM2 (HBM version 2), currently in discussion by JEDEC), 및/또는 다른 것들과 같은 다수의 메모리 기술들, 및 이러한 사양들의 파생물들 또는 확장물에 기초하는 기술들과 호환가능할 수 있다.
휘발성 메모리에 대해 추가적으로 또는 대안적으로, 일 실시예에서, 메모리 디바이스들에 대한 지칭은 디바이스에 대해 전력이 중단되더라도 그 상태가 확정적인 비휘발성 메모리 디바이스를 지칭할 수 있다. 일 실시예에서, 비휘발성 메모리 디바이스는 NAND 또는 NOR 기술들과 같은 블록 어드레스 지정가능한 메모리 디바이스이다. 따라서, 메모리 디바이스는, 3차원 교차점 메모리 디바이스, 또는 다른 바이트 어드레스 지정가능한 비휘발성 메모리 디바이스와 같은, 차세대 비휘발성 디바이스들을 또한 포함할 수 있다. 일 실시예에서, 메모리 디바이스는 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 싱글 또는 멀티-레벨 PCM(Phase Change Memory), 저항성 메모리, 나노와이어 메모리, FeTRAM(ferroelectric transistor random access memory), 멤리스터 기술을 포함하는 MRAM(magnetoresistive random access memory), 또는 STT(spin transfer torque)-MRAM, 또는 위의 것들 중 임의의 것의 조합, 또는 다른 메모리일 수 있거나, 이들을 포함할 수 있다.
도 1은 메모리 디바이스가 내부 ECC 체크 비트들을 호스트에 노출시키는 시스템의 실시예의 블록도이다. 시스템(100)은 메모리 서브시스템의 컴포넌트들을 나타낸다. 시스템(100)은 내부 ECC가 있는 메모리를 사용하는 임의의 타입의 컴퓨팅 디바이스 또는 전자 회로에 포함될 수 있다. 프로세서(110)는 메모리(130)에 저장되는 또는 메모리(130)에 저장할 데이터에 기초하여 동작들을 실행하는 임의의 타입의 처리 로직 또는 컴포넌트를 나타낸다. 프로세서(110)는 호스트 프로세서, CPU(central processing unit), 마이크로제어기 또는 마이크로프로세서, 그래픽 프로세서, 주변기기 프로세서, 애플리케이션 특정 프로세서, 또는 다른 프로세서일 수 있거나 이들을 포함할 수 있다. 프로세서(110)는 싱글 코어 또는 멀티코어 회로일 수 있거나 이들을 포함할 수 있다.
메모리 제어기(120)는 메모리(130)와 인터페이스하고 메모리(130)의 데이터에 대한 액세스를 관리하는 로직을 나타낸다. 일 실시예에서, 메모리 제어기(120)는 프로세서(110)의 하드웨어 내에 집적된다. 일 실시예에서, 메모리 제어기(120)는 프로세서(110)와 별도인 독립형 하드웨어이다. 메모리 제어기(120)는 프로세서(110)를 포함하는 기판 상의 별도의 회로일 수 있다. 메모리 제어기(120)는 프로세서(110)를 갖는 다이(예를 들어, SoC(system on a chip))와 함께 공통 기판 상에 집적되는 별도의 다이 또는 칩일 수 있다. 일 실시예에서, 메모리(130)의 전부는 아니더라도 적어도 일부는 프로세서(110) 및/또는 메모리 제어기(120)와 함께 SoC 상에 포함될 수 있다.
프로세서(110)는 시스템(100)의 정황 내에서 메모리(130)로부터 데이터에 대한 요청들을 생성하고 이러한 요청들에 응답하여 메모리(130)로부터 반환되는 데이터를 소비하는 것으로 일반적으로 이해된다. 일 실시예에서, 프로세서(110) 및 메모리 제어기(120)는 메모리(130)가 데이터를 저장하고 반환하는 "호스트(host)"로 함께 고려될 수 있다. 일 실시예에서, 메모리(130)는 휘발성 메모리 리소스들만 포함한다. 일 실시예에서, 메모리(130)는 비휘발성 메모리 리소스들을 포함한다. 일 실시예에서, 메모리(130)는 내부 ECC를 갖는 DDR4 DRAM들(DDR4e라고 업계에서 지칭될 수 있음)을 포함한다.
일 실시예에서, 시스템(100)은 다수의 메모리 리소스들(130)을 포함한다.
메모리(130)는 ECC의 사용으로 메모리 제어기(120)를 통해 액세스를 지원하는 임의의 타입의 아키텍처로 시스템(100)에 구현될 수 있다. 메모리(130)는, 예를 들어, 별도의 채널들, DIMM들(dual inline memory modules), 랭크들, DRAM들, 뱅크들, 페이지들, 행들이 있는 상이한 레벨들의 메모리로서 관리될 수 있다. 각각의 별도의 메모리 레벨 및 리소스는 개별적으로 어드레스 지정이 가능할 수 있다. 메모리 제어기(120)는 I/O(input/output)를 포함하며, 이는 메모리(130)의 대응 I/O(132)와 인터커넥트하는 하드웨어 리소스들을 포함한다. I/O는 드라이버들, ODT(on die termination), 핀들, 커넥터들, 트레이스들, 패드들, 배선들, 및/또는 다른 하드웨어를 포함할 수 있다. I/O(122 및 132)는 메모리 제어기(120)가 액세스 명령들 및 어드레스 정보를 전송하는 C/A(command/address) 버스, 및 메모리 제어기(120)와 메모리(130)가 데이터를 교환하게 하는 데이터 버스와 같이, 신호 라인들 중 하나 이상의 버스들에 통상적으로 조직화된다. 데이터는 판독 명령으로 상이한 메모리 리소스들로부터 판독되거나 또는 기입 명령으로 메모리 리소스들에 기입된다.
일 실시예에서, 메모리 제어기는 시스템(100)의 메모리 액세스들에서의 에러 점검 및 정정을 관리하는 ECC 관리기(124)를 포함한다. 일 실시예에서, 메모리(130)는 ECC 관리기(134)에 의해 관리되는 내부 ECC를 포함한다. 메모리 제어기(120)의 ECC 관리기(124)는 시스템 전반 ECC를 관리하고, 병렬로 다수의 상이한 메모리 리소스들(예를 들어, 다수의 메모리 리소스들(130))에 걸쳐 에러들을 검출하고 정정할 수 있다. 시스템 전반 ECC에 대한 많은 기술들이 알려져 있고, 다수의 리소스들에 걸쳐 에러들을 분산시키는 방식으로 메모리 리소스들을 관리하는 ECC 관리기(124)를 포함할 수 있다. 다수의 리소스들에 걸쳐 에러들을 분산시키는 것에 의해, 메모리 제어기(120)는 메모리(130)에서의 하나 이상의 장애들이 경우에도 데이터를 복구할 수 있다. 메모리 장애들은 통상적으로 랜덤 환경 조건들의 결과인 비-일시적 비트 에러들인 소프트 에러들 또는 소프트 장애들, 또는 하드웨어 장애의 결과로서 발생하는 비-일시적 비트 에러들인 하드 에러들 또는 하드 장애들로서 일반적으로 범주화된다.
메모리(130)의 ECC 관리기(134)는 어레이(136)의 메모리 리소스들에서 발생하는 하나 이상의 에러들을 관리한다. 메모리(130) 내의 ECC의 사용은 내부 ECC 또는 온-다이 ECC, 또는 내부 온-다이 ECC라고 지칭될 수 있다. 일반적으로, 내부 ECC는, 메모리 제어기(120) 또는 호스트에 의한 ECC 동작들의 명령 또는 관리없이, 메모리(130) 내에 구현되는 ECC를 지칭한다. 어레이(136)는 다수 행들의 데이터를 포함하며, 이는 하나 이상의 워드 폭일 수 있다. ECC를 구현하는 메모리(130)에 대해, 어레이(136)는 장애들을 상이한 물리적 리소스들로 내부적으로 매핑하는데 사용되는 스페어 메모리 리소스들을 포함한다. 따라서, 어레이(136)에서의 장애는 데이터를 상이한 가용 메모리 리소스에 맵핑하고 에러를 정정하는 것에 의해 복구될 수 있다. 일 실시예에서, ECC 관리기(134)는 어레이(136)에서 데이터에 대한 SEC(single error correction) 또는 SECDED(single error correction, double error detection) 절차들 또는 동작들을 구현한다. 따라서, 메모리(130)는 에러가 있는 데이터 대신에 정정된 데이터를 반환할 수 있다.
일 실시예에서, 메모리 제어기(120)는 시스템 레벨 ECC를 증가시키기 위해 메모리 디바이스 또는 디바이스들(130)의 온-다이 ECC로부터의 정보를 사용할 수 있다. 메모리(130) 내의 ECC가 내부 ECC라고 지칭되면, 외부 ECC는 메모리 디바이스(130) 외부의 ECC를 지칭할 수 있다. 호스트의 ECC 관리기(124)는 외부 ECC를 관리한다. 일 실시예에서, ECC 관리기(124)는 DRAM 디바이스의 건강성과 같은 개별 메모리 리소스(130)의 일반적인 건강성을 모니터할 수 있다. 내부 ECC 정정 상세사항들에 대한 호스트에 의한 완전한 액세스는 DRAM 공급업체 장애 데이터를 노출할 것이며, 이는 그렇지 않으면 DRAM 제조업체가 공유하기를 원하지 않을 개인 데이터 및/또는 다른 데이터를 포함할 수 있다는 점이 이해될 것이다.
일 실시예에서, ECC 관리기(134)는 내부 ECC에 관한 선택적 정보를 공유하도록 구성되며, 이는 각각의 메모리(130)에 대한 누설 장애 데이터없이 호스트에 의한 사용을 위해 정보를 제공할 수 있다. 일 실시예에서, ECC 관리기(134)는 독점적으로 멀티비트 에러들에 관한 정보를 제공하는 체크 비트들에 대한 액세스를 제공한다. SBE 장애들에 한 정보를 드러내지 않는 것에 의해, 메모리(130)의 장애 데이터는 일반적으로 알려지지 않지만, 멀티비트 장애 정보는 호스트에 의해 (예를 들어, SDDC ECC를 통해) 하드 장애들의 결과인 멀티비트 에러들을 정정하는데 여전히 사용될 수 있다. 일 실시예에서, 메모리 제어기(120)는 내부 ECC 체크 비트들을 노출시키도록 메모리(130)를 트리거하는 판독 명령을 생성할 수 있다. 예를 들어, 메모리 제어기(120)는 CAS(column address strobe) 명령이 뒤따르는 판독 명령이 있는 2 사이클 Read 명령을 생성할 수 있다. 일 실시예에서, 메모리 제어기(120)는 내부 ECC 체크 비트들을 노출시키도록 메모리(130)를 트리거하기 위해 상위 어드레스 비트를 설정한다. 예를 들어, 메모리 제어기(120)는 DRAM 어레이로부터 ECC 비트들을 페치하기 위해 어드레스 비트(13)를 논리 1로 설정할 수 있다(A13=1). 상이한 어드레스 또는 제어 비트의 논리 값이 대안적으로 사용될 수 있다. 일 실시예에서, ECC 비트들의 판독 레이턴시는 내부 ECC 정보를 교환하는 구현을 단순화하기 위해 판독 데이터에 대해서와 동일하게 설정될 것이다.
메모리 제어기(124)의 ECC 관리기(124) 및 메모리(130)의 ECC 관리기(134)는 에러 검출 로직 및 에러 정정 로직일 수 있거나 이들을 포함할 수 있다는 점이 이해될 것이다. 에러 검출 로직은 판독 데이터에서의 에러들을 검출하는 (도 2에서의 하드웨어 로직과 같은) 로직을 지칭한다. ECC 관리기(134)의 에러 검출 로직은 메모리 제어기(120)로부터의 판독 요청에 응답하여 에러들을 검출할 수 있다. 에러 정정 로직은 판독 데이터에서의 에러를 정정하는 (도 2에 도시되는 하드웨어 로직과 같은) 로직을 지칭한다. ECC 관리기(134)의 에러 정정 로직은 판독 요청에 응답하여 어레이(136)로부터 판독되는 데이터에서의 에러를 정정할 수 있다. 에러 정정 로직은 선택적으로 동작하는 것으로 고려될 수 있으며, 에러가 검출되면 에러들을 정정하기만 하면 되기 때문이다. 일 실시예에서, 에러 검출 로직은 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성할 수 있다. 따라서, 체크 비트들은 에러들이 없는 데이터에 대해서 에러 없음을, 그리고 정정된 SBE를 갖는 데이터에 대해서 에러 없음을 표시할 것이다. 체크 비트들은 이러한 에러가 검출되면 멀티비트 에러들을 표시할 수 있으며, 이는 멀티비트 에러들에 관한 정보를 메모리 제어기(120)에 제공한다.
I/O(132)는 판독 명령이 비트들을 전송하는 것을 표시하면 메모리 제어기(120)의 I/O(122)에 체크 비트들을 선택적으로 송신할 수 있다. 그렇지 않으면, 메모리(130)는 정보를 호스트에 전송하지 않고 내부 ECC 정보를 생성할 수 있다. 일 실시예에서, 메모리 제어기(120)의 ECC 관리기(124)는 다수의 메모리 디바이스들(130)로부터 병렬로 판독되는 데이터 상에 SDDC ECC를 적용하기 위한 메타데이터로서 체크 비트들을 사용하도록 구성된다.
도 2는 호스트에 전송할 내부 체크 비트들을 생성하는 메모리 디바이스에서의 로직의 실시예의 블록도이다. 시스템(200)은 도 1의 시스템(100)에 따른 메모리 서브시스템의 일 예이다. 호스트(210)는 메모리(220)에 대한 액세스를 관리하는 메모리 제어기 또는 등가이거나 대안적인 회로 또는 컴포넌트를 포함한다. 호스트(210)는 메모리(220)로부터 판독되는 데이터 상에 외부 ECC를 수행한다.
시스템(200)은 메모리(220)에서의 기입 경로(232)를 도시하며, 이는 호스트(210)로부터 메모리(220)에 기입되는 데이터에 대한 경로를 나타낸다. 호스트(210)는 메모리 어레이(들)에 기입하기 위해 메모리(220)에 데이터(242)를 제공한다. 일 실시예에서, 메모리(220)는 체크 비트 생성기(222)로 데이터와 함께 메모리에 저장할 체크 비트들(244)을 생성한다. 체크 비트들(244)은 메모리(220)가 메모리 어레이(들)로의 기입 및 이(들)로부터의 판독에서 발생할 수 있는 에러를 정정할 수 있게 할 수 있다. 데이터(242) 및 체크 비트들(244)은 코드 워드 인(code word in)(246)으로서 포함될 수 있으며, 이는 메모리 리소스들에 기입된다.
판독 경로(234)는 메모리(220)로부터 호스트(210)로 판독되는 데이터에 대한 경로를 나타낸다. 일 실시예에서, 기입 경로(232) 및 판독 경로(234)의 적어도 특정 하드웨어 컴포넌트들은 동일한 하드웨어이다. 일 실시예에서, 메모리(220)는 호스트(210)로부터의 판독 명령에 응답하여 코드 워드 아웃(code word out)(252)을 페치한다. 코드 워드는 데이터(254) 및 체크 비트들(256)을 포함할 수 있다. 데이터(254) 및 체크 비트들(256)은 기입 경로(232)에서 기입되는 데이터(242) 및 체크 비트들(244)에 각각 대응한다. 판독 경로(234)에서의 에러 정정은 에러들을 검출하고 에러들을 선택적으로 정정하기 위해 대응 H 행렬에 XOR(exclusive OR) 트리를 적용하는 것을 포함할 수 있다는 점이 이해될 것이다(싱글 비트 에러의 경우). 관련분야에서 이해되는 바와 같이, H 행렬은 코드 워드의 디지트들의 선형 조합들이 어떻게 0와 동등한지 나타내는 해밍 코드 패리티 체크 행렬을 지칭한다. 따라서, H 행렬 행들은 컴포넌트 또는 디지트가 코드 워드의 일부가 되도록 만족되어야 하는 패리티 체크 방정식들의 계수들을 식별한다. 일 실시예에서, 메모리(220)는 신드롬 디코드(224)를 포함하며, 이는 메모리가 판독 데이터에서의 에러들을 검출하기 위해 체크 비트들(256)을 데이터(254)에 적용할 수 있게 한다. 신드롬 디코드(224)는 판독 데이터에 적절한 에러 정보를 생성하는데 사용하기 위한 신드롬(258)을 생성할 수 있다. 데이터(254)는 검출된 에러의 정정을 위해 에러 정정(228)에 또한 전달될 수 있다.
일 실시예에서, 신드롬 디코드(224)는 에러 벡터를 생성하기 위해 신드롬(258)을 신드롬 생성기(226)에 전달한다. 일 실시예에서, 체크 비트 생성기(222) 및 신드롬 생성기(226)는 메모리 디바이스에 대한 대응 H 행렬에 의해 완전히 명시된다. 일 실시예에서, 판독 데이터에 에러들이 없으면(예를 들어, 제로 신드롬(258)), 신드롬 생성기(226)는 에러 없음 신호(262)를 생성한다. 일 실시예에서, 판독 데이터에 다수의 에러들이 있으면(예를 들어, 대응 H 행렬에서의 열들 중 어느 것과도 일치하지 않는 논-제로 신드롬(258)), 신드롬 생성기(226)는 DUE(detected uncorrected error) 신호(264)를 생성하며, 이는 검출된, 정정되지 않은 에러를 표시한다. DUE 신호(264)는 메모리(220)가 내부 ECC에 의해 정정할 수 없었던 멀티비트 에러를 표시할 수 있다.
일 실시예에서, 싱글 비트 에러가 있으면(예를 들어, 대응 H 행렬의 열들 중 하나와 일치하는 논-제로 신드롬(258)), 신드롬 생성기(226)는 에러 위치(260)가 있는 CE(corrected error) 신호를 생성할 수 있으며, 이는 에러 정정 로직(228)에 대한 정정된 에러 표시이다. 에러 정정(228)은, 호스트(210)로의 출력을 위해 정정된 데이터(266)를 생성하도록, 정정된 에러를 데이터(254)에서의 명시된 위치에 적용할 수 있다. 일 실시예에서, 에러 정정(228)은 체크 비트들(268)을 또한 생성하며, 이는 판독 데이터에 대한 체크 비트들을 포함한다.
체크 비트들(268)은 호스트(210)에 송신되는 판독 데이터에서의 에러들의 상태를 표시하는 에러 벡터로 고려될 수 있다. 정정된 데이터(266)를 초래하는 정정된 SBE 및 제로 신드롬(에러 없음 262) 조건은 동일한 체크 비트들(268)을 가질 것이며, 호스트(210)에 에러 없음을 표시한다는 점이 이해될 것이다. 따라서, 체크 비트들(268)은 메모리(220)에서의 SBE에 관한 정보를 제공하지 않을 것이고, 단지 멀티비트 에러들만 제공할 것이다.
도 3은 내부 체크 비트들을 메모리 디바이스로부터 호스트로 전송하는 것을 포함하는 에러 정정을 수행하기 위한 프로세스의 실시예의 흐름도이다. 도시되는 프로세스는 본 명세서에 설명되는 임의의 실시예에 따른 메모리 서브시스템에 의해 수행되는 프로세스일 수 있다. 보다 구체적으로, 흐름도는 메모리 제어기(302)에 대한 그리고 메모리(304)에 대한 동작들을 도시한다. 일반적으로, 메모리 제어기(302)는 판독 요청을 생성하여 메모리(304)에 전송한다. 메모리(304)는 판독 요청에 응답하여 데이터 및 체크 비트들을 반환한다.
일 실시예에서, 메모리 제어기(302)는 호스트 시스템의 프로세서로부터 판독 요청을 수신한다(312). 메모리 제어기는 호스트로부터의 판독 요청을 서비스하기 위해 판독 명령을 생성한다(314). 일 실시예에서, 메모리 제어기는 메모리 디바이스로부터 내부 체크 비트들을 요청하도록 명령의 논리 값을 설정한다(316). 메모리 제어기는 메모리 디바이스에 판독 명령을 전송한다(318).
일 실시예에서, 메모리(304)는 판독 명령을 수신하고 디코딩한다(320). 디코딩은 명령이 내부 체크 비트들을 요청하도록 설정되는지 결정하는 것을 포함한다. 메모리는 메모리 어레이(들)로부터 어드레스되는 데이터를 액세스한다(322). 일 실시예에서, 메모리는 에러 검출을 수행한다(324). 판독 데이터에서의 에러가 없으면, 326 없음 분기, 메모리는 에러 없음을 표시하는 체크 비트들이 있는 에러 벡터를 생성한다(328). 싱글 비트 에러가 있으면, 326 SBE 분기, 일 실시예에서 메모리는 싱글 비트 에러를 정정한다(330). 싱글 비트 에러가 정정된 후에, 메모리는 에러 없음을 표시하는 체크 비트들이 있는 에러 벡터를 생성할 수 있다(328).
멀티비트 에러가 있으면, 326 MBE 분기, 일 실시예에서, 메모리는 멀티비트 에러의 표시를 생성한다(332). 멀티비트 에러의 표시를 생성하든 또는 에러 없음을 표시하는 에러 벡터를 생성하든, 메모리는 데이터 및 수반하는 체크 비트들을 메모리 제어기에 반환한다(334). 메모리 제어기는 데이터 및 체크 비트들을 수신하고, 에러 정정을 위해 체크 비트들을 사용한다(336).
도 4는 내부 체크 비트들이 교환된 ECC가 구현되는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(400)은 본 명세서에서 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내며, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(400)은 프로세서(420)를 포함하며, 이는 시스템(400)에 대한 처리, 운영 관리, 및 명령어들의 실행을 제공한다. 프로세서(420)는 시스템(400)에 대한 처리를 제공하는 임의 타입의 마이크로프로세서, CPU(central processing unit), 처리 코어, 또는 다른 처리 하드웨어를 포함할 수 있다. 프로세서(420)는 시스템(400)의 전체 동작을 제어하며, 하나 이상의 프로그래밍 가능한 범용 또는 특수-목적 마이크로프로세서들, DSP들(digital signal processors), 프로그래밍 가능한 제어기들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나, 이들을 포함할 수 있다.
메모리 서브시스템(430)은 시스템(400)의 메인 메모리를 나타내고, 프로세서(420)에 의해 실행될 코드 또는 루틴을 실행하는데에 이용될 데이터 값들을 위한 임시 스토리지를 제공한다. 메모리 서브시스템(430)은 ROM(read-only memory), 플래시 메모리, 하나 이상의 다양한 RAM(random access memory), 또는 다른 메모리 디바이스들과 같은 하나 이상의 메모리 디바이스들, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(430)은, 다른 것들 중에서, 시스템(400)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(operating system)(436)를 저장하고 호스팅한다. 추가로, 시스템(400)의 처리 및 로직을 제공하는 다른 명령어들(438)이 메모리 서브시스템(430)으로부터 저장 및 실행된다. OS(436) 및 명령어들(438)은 프로세서(420)에 의해 실행된다. 메모리 서브시스템(430)은 그것이 데이터, 명령어들, 프로그램들, 또는 다른 아이템들을 저장하는 메모리 디바이스(432)를 포함한다. 일 실시예에서, 메모리 서브시스템은 메모리 제어기(434)를 포함하며, 이는 명령들을 생성하여 메모리 디바이스(432)에 발행하는 메모리 제어기이다. 메모리 제어기(434)는 프로세서(420)의 물리 부분일 수 있다는 점이 이해될 것이다.
프로세서(420) 및 메모리 서브시스템(430)은 버스/버스 시스템(410)에 연결된다. 버스(410)는 적절한 브리지들, 어댑터들, 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별도의 물리 버스들, 통신 라인들/인터페이스들, 및/또는 포인트-투-포인트 접속들을 나타내는 추상적 개념(abstraction)이다. 따라서, 버스(410)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(흔히 "파이어와이어(Firewire)"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 버스(410)의 버스들은 또한 네트워크 인터페이스(450)에서의 인터페이스들에 대응할 수 있다.
시스템(400)은 버스(410)에 연결되는 하나 이상의 I/O(input/output) 인터페이스(들)(440), 네트워크 인터페이스(450), 하나 이상의 내부 대용량 저장 디바이스(들)(460), 및 주변기기 인터페이스(470)를 또한 포함한다. I/O 인터페이스(440)는 그것을 통해 사용자가 시스템(400)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들을 포함할 수 있다(예를 들어, 비디오, 오디오, 및/또는 영숫자 인터페이싱). 네트워크 인터페이스(450)는 시스템(400)에게 하나 이상의 네트워크들을 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(450)는 이더넷(Ethernet) 어댑터, 무선 인터커넥션 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준 기반의 또는 독점적 인터페이스들을 포함할 수 있다.
스토리지(460)는, 하나 이상의 자기, 솔리드 스테이트(solid state), 또는 광학 기반 디스크들, 또는 조합과 같은, 비휘발성 방식으로 대량의 데이터를 저장하기 위한 임의의 종래의 매체일 수 있거나, 또는 이를 포함할 수 있다. 스토리지(460)는 코드 또는 명령어들 및 데이터(462)를 지속적인 상태로 유지한다(즉, 시스템(400)의로의 전력의 중단에도 불구하고 값이 유지됨).
메모리(430)가 프로세서(420)에 명령어들을 제공하는 실행 또는 동작 메모리이기는 하지만, 스토리지(460)는 일반적으로 "메모리(memory)"인 것으로 고려될 수 있다. 스토리지(460)는 비휘발성인 반면, 메모리(430)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(400)에 전력이 중단되면 그 데이터의 값 또는 상태는 불확정적임).
주변기기 인터페이스(470)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(400)에 의존적으로 접속하는 디바이스들을 일반적으로 지칭한다. 의존적 접속은, 그 상에서 동작이 실행되고, 그것과 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(400)이 제공하는 것이다.
일 실시예에서, 메모리 서브시스템(430)은 ECC(480)를 포함한다. ECC(480)는 별도의 엘리먼트로서 도시되지만, 메모리 디바이스들(432)에서의 내부 ECC 및 메모리 제어기(434)에서의 시스템 레벨 ECC를 나타낸다. 내부 ECC는 판독 요청에 응답하여 에러 검출 및 정정을 수행한 후에 내부 체크 비트들을 생성한다. 메모리 제어기(434)의 외부 ECC는 시스템 레벨에서 에러 정정을 증가시키기 위해 체크 비트들을 메타데이터로서 사용할 수 있다. 일 실시예에서, 시스템(400)은 서버 디바이스이다. 서버 디바이스에서의 일 실시예에서, 시스템(400)은 서버 구성에서 함께 조합되는 다수의 시스템들 중 하나일 수 있다. 예를 들어, 서버는 섀시 시스템에서 다른 블레이드 서버들과 조합되는 블레이드 서버로 구현될 수 있다.
도 5는 내부 체크 비트들이 교환된 ECC가 구현되는 모바일 디바이스의 실시예의 블록도이다. 디바이스(500)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선 가능형 이-리더(wireless-enabled e-reader), 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스와 같은, 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 일부가 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 디바이스(500)에 도시되는 것은 아니라는 점이 이해될 것이다.
디바이스(500)는 프로세서(510)를 포함하며, 이는 디바이스(500)의 주 처리 동작들을 수행한다. 프로세서(510)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 프로그래밍 가능한 로직 디바이스들, 또는 다른 처리 수단과 같은, 하나 이상의 물리 디바이스들을 포함할 수 있다. 프로세서(510)에 의해 수행되는 처리 동작들은 그 상에서 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 디바이스(500)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(500)는 오디오 서브시스템(520)을 포함하며, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것에 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(500)에 집적되거나, 또는 디바이스(500)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(510)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 디바이스(500)와 상호작용한다.
디스플레이 서브시스템(530)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(530)은 디스플레이 인터페이스(532)를 포함하며, 이는 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(532)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(510)와 별도인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(530)은 사용자에게 출력 및 입력 모두를 제공하는 터치스크린 디바이스를 포함한다. 일 실시예에서, 디스플레이 서브시스템(530)은 사용자에 출력을 제공하는 HD(high definition) 디스플레이를 포함한다. 고 해상도는 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이들, 4K(초 고 해상도 또는 UHD) 등과 같은 포맷들을 포함할 수 있다.
I/O 제어기(540)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(540)는 그것을 통해 사용자가 시스템과 상호작용할 수 있는 디바이스(500)에 접속되는 추가의 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 디바이스(500)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같이 구체적인 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급된 바와 같이, I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(500)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 이에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 입력 디바이스로서 또한 작용하며, 이는 I/O 제어기(540)에 의해 적어도 부분적으로 관리될 수 있다. I/O 제어기(540)에 의해 관리되는 I/O 기능들을 제공하는 추가적 버튼들 또는 스위치들이 디바이스(500) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(540)는 디바이스(500)에 포함될 수 있는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은, 시스템에 환경 입력을 제공하여 그 동작들(예를 들어, 노이즈에 대한 필터링, 휘도 검출에 대한 디스플레이들의 조절, 카메라에 대한 플래시의 적용 또는 다른 특징들)에 영향을 줄 뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다. 일 실시예에서, 디바이스(500)는 배터리 전력 사용, 배터리의 충전, 및 절전 동작에 관련된 특징들을 관리하는 전력 관리부(550)를 포함한다.
메모리 서브시스템(560)은 디바이스(500)에 정보를 저장하기 위한 메모리 디바이스(들)(562)을 포함한다. 메모리 서브시스템(560)은 비휘발성(메모리 디바이스로의 전력이 중단되면 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 중단되면 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리(560)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서들, 또는 다른 데이터, 뿐만 아니라 시스템(500)의 애플리케이션들 및 기능들의 실행에 관련되는 다른 데이터(장기적이거나 또는 일시적임)를 저장할 수 있다. 일 실시예에서, 메모리 서브시스템(560)은 (시스템(500)의 제어의 일부인 것으로도 고려될 수 있고 잠재적으로 프로세서(510)의 일부인 것으로 고려될 수 있는) 메모리 제어기(564)를 포함한다. 메모리 제어기(564)는 명령들을 생성하여 메모리 디바이스(562)에 발행하는 스케줄러를 포함한다.
접속성(570)은 디바이스(500)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은, 별도의 디바이스들, 뿐만 아니라 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변기기들일 수 있다.
접속성(570)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해, 디바이스(500)는 셀룰러 접속성(572) 및 무선 접속성(574)이 있는 것으로 도시된다. 셀룰러 접속성(572)은, GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, LTE(long term evolution - "4G"라고도 지칭됨), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(574)은 셀룰러가 아닌 무선 접속성을 지칭하고, (Bluetooth와 같은) 개인 영역 네트워크들, (WiFi와 같은) 근거리 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통한 데이터의 전달을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변기기 접속들(580)은 하드웨어 인터페이스들 및 커넥터들 뿐만 아니라, 주변기기 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(500)는 다른 컴퓨팅 디바이스들로의 주변기기 디바이스("~로(to)"(582)) 뿐만 아니라 그에 접속되는 주변기기 디바이스들("~로부터(from)"(584)) 양자 모두일 수 있다는 점이 이해될 것이다. 디바이스(500)는 디바이스(500) 상의 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 보통 갖는다. 추가적으로, 도킹 커넥터는 디바이스(500)가, 예를 들어, 시청각적 또는 다른 시스템들로의 콘텐츠 출력을 제어하게 하는 특정 주변기기들에 디바이스(500)가 접속하게 할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 추가적으로, 디바이스(500)는 공통 또는 표준-기반 커넥터들을 통해 주변기기 접속들(580)을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 타입을 포함할 수 있다.
일 실시예에서, 메모리 서브시스템(560)은 ECC(566)를 포함한다. ECC(566)는 별도의 엘리먼트로서 도시되지만, 메모리 디바이스들(562)에서의 내부 ECC 및 메모리 제어기(564)에서의 시스템 레벨 ECC를 나타낸다. 내부 ECC는 판독 요청에 응답하여 에러 검출 및 정정을 수행한 후에 내부 체크 비트들을 생성한다. 메모리 제어기(564)의 외부 ECC는 시스템 레벨에서 에러 정정을 증가시키기 위해 체크 비트들을 메타데이터로서 사용할 수 있다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 방법은, 관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 단계; 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하는 단계; 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 단계; 및 판독 요청에 응답하여 메모리 제어기에 판독 데이터와 함께 체크 비트들을 제공하는 단계- 체크 비트들은 메모리 디바이스 외부의 추가 에러 정정에서 메모리 제어기에 의한 사용을 위한 것임 -를 포함한다.
일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 단계는 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 단계를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 단계는 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 단계를 더 포함하며, 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 단계는 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 단계를 더 포함하며, 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 제공하는 단계는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 제공하는 단계를 포함한다. 일 실시예에서, 체크 비트들을 제공하는 단계는 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 체크 비트들을 선택적으로 제공하는 단계를 더 포함한다.
일 양상에서, 내부 에러 정정을 적용하는 메모리 디바이스는, 관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 에러 검출 로직; 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 에러 정정 로직; 및 판독 요청에 응답하여 메모리 제어기에 판독 데이터와 함께 체크 비트들을 송신하는 I/O(input/output) 하드웨어- 체크 비트들은 메모리 디바이스 외부의 추가 에러 정정에서 메모리 제어기에 의한 사용을 위한 것임 -를 포함한다.
일 실시예에서, 에러 정정 로직은 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 것이다. 일 실시예에서, 에러 정정 로직은 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 것이며, 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함한다. 일 실시예에서, 에러 정정 로직은 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 것이며, 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함한다. 일 실시예에서, I/O 하드웨어는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 제공하는 것이다. 일 실시예에서, I/O 하드웨어는 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 체크 비트들을 선택적으로 제공하는 것이다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 수행하는 메모리 제어기는, 관련된 메모리 디바이스에 판독 명령을 생성하는 C/A(command/address) 로직- 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 - 메모리 디바이스에 판독 명령을 전송하도록 메모리 디바이스에 연결되어, 메모리 디바이스로 하여금 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 수신하게 하는 I/O(input/output) 하드웨어; 및 메모리 디바이스 외부의 추가 에러 정정을 위해 체크 비트들을 액세스하는 에러 정정 로직을 포함한다.
일 실시예에서, C/A 로직은 체크 비트들을 전송할 메모리 디바이스를 표시하는 로직 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 것이다. 일 실시예에서, I/O 하드웨어는 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 수신하는 것이다. 일 실시예에서, 에러 정정 로직은 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트를 액세스하는 것이다.
일 양상에서, 메모리 서브시스템이 있는 전자 디바이스는, 관련된 메모리 디바이스들로부터 데이터를 판독하는 판독 명령을 생성하는 메모리 제어기- 판독 명령은 판독 명령에 응답하여 메모리 디바이스들에서 수행되는 내부 에러 정정 동작으로부터의 내부 체크 비트들에 대한 요청을 포함함 -; 각각 어드레스 지정가능한 메모리 위치들의 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices)- 메모리 어레이들은 다수의 상이한 레벨들의 세분성에 따라 어드레스 지정가능하고, 각각의 DRAM은 판독 명령에 응답하여 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하는 에러 검출 로직; 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 에러 정정 로직; 및 판독 요청에 응답하여 메모리 제어기에 판독 데이터와 함께 체크 비트들을 송신하는 I/O(input/output) 하드웨어를 포함함 -; 메모리 제어기는 DRAM 외부의 추가 에러 정정을 위해 체크 비트들을 액세스하는 것임; 및 메모리 서브시스템을 블레이드 서버에 연결하는 섀시 시스템을 포함한다.
일 실시예에서, 메모리 제어기는 체크 비트들을 전송할 DRAM을 표시하는 논리 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 C/A 로직을 더 포함한다. 일 실시예에서, DRAM 에러 정정 로직은 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 것이다. 일 실시예에서, 메모리 제어기는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 액세스하는 에러 정정 로직을 더 포함한다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 방법은, 관련된 메모리 디바이스에 판독 명령을 생성하는 단계- 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 -; 메모리 디바이스에 판독 명령을 전송하는 단계- 메모리 디바이스로 하여금 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 수신하게 함 -; 및 메모리 디바이스 외부의 추가 에러 정정을 위해 체크 비트들을 액세스하는 단계를 포함한다.
일 실시예에서, 판독 명령을 생성하는 단계는 체크 비트들을 전송할 메모리 디바이스를 표시하는 논리 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 단계를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 단계는 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 단계를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 단계는 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 단계를 더 포함하고, 싱글 비트 에러 정정을 수행하는 단계를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 단계는 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 액세스하는 단계를 더 포함하고, 멀티비트 에러를 검출하는 단계를 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 액세스하는 단계는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 액세스하는 단계를 포함한다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 장치는, 관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러를 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 수단; 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하는 수단; 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 수단; 및 판독 요청에 응답하여 메모리 제어기에 판독 데이터와 함께 체크 비트들을 제공하는 수단- 체크 비트들은 메모리 디바이스 외부의 추가 에러 정정에서 메모리 제어기에 의한 사용을 위한 것임 -을 포함한다.
일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 수단은 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 수단을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 수단은 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 수단을 더 포함하며, 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하는 수단은 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 수단을 더 포함하며, 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 제공하는 수단은 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 제공하는 수단을 포함한다. 일 실시예에서, 체크 비트들을 제공하는 수단은 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 체크 비트들을 선택적으로 제공하는 수단을 더 포함한다.
일 양상에서, 제조 물품은 콘텐츠를 저장하고 있는 컴퓨터 판독가능 저장 매체를 포함하고, 이는 액세스될 때 동작들을 수행하기 위한 명령어들을 제공하며, 이러한 동작들은, 관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 단계; 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하는 단계; 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 단계; 및 판독 요청에 응답하여 메모리 제어기에 판독 데이터와 함께 체크 비트들을 제공하는 단계- 체크 비트들은 메모리 디바이스 외부의 추가 에러 정정에서 메모리 제어기에 의한 사용을 위한 것임 -를 포함한다.
일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하기 위한 콘텐츠는 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 생성하기 위한 콘텐츠는 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하기 위한 콘텐츠를 더 포함하며, 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함한다. 일 실시예에 있어서, 에러 벡터를 표시하는 체크 비트들을 생성하기 위한 콘텐츠는 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하기 위한 콘텐츠를 더 포함하며, 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 제공하기 위한 콘텐츠는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 제공하기 위한 콘텐츠를 포함한다. 일 실시예에서, 체크 비트들을 제공하기 위한 콘텐츠는 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 체크 비트들을 선택적으로 제공하기 위한 콘텐츠를 더 포함한다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 장치는, 관련된 메모리 디바이스에 판독 명령을 생성하는 수단- 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 -; 메모리 디바이스에 판독 명령을 전송하는 수단- 메모리 디바이스로 하여금 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 수신하게 함 -; 및 메모리 디바이스 외부의 추가 에러 정정을 위해 체크 비트들을 액세스하는 수단을 포함한다.
일 실시예에서, 판독 명령을 생성하는 수단은 체크 비트들을 전송할 메모리 디바이스를 표시하는 논리 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 수단을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 수단은 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 수단을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 수단은 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 수단을 더 포함하고, 싱글 비트 에러 정정을 수행하는 수단을 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하는 수단은 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 액세스하는 수단을 더 포함하고, 멀티비트 에러를 검출하는 수단을 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 액세스하는 수단은 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 액세스하는 수단을 포함한다.
일 양상에서, 제조 물품은 콘텐츠를 저장하고 있는 컴퓨터 판독가능 저장 매체를 포함하고, 이는 액세스될 때 동작들을 수행하기 위한 명령어들을 제공하며, 이러한 동작들은, 관련된 메모리 디바이스에 판독 명령을 생성하는 단계- 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 -; 메모리 디바이스에 판독 명령을 전송하는 단계- 메모리 디바이스로 하여금 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 판독 데이터에서의 에러를 검출하는 것에 응답하여 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 판독 요청에 응답하여 판독 데이터와 함께 체크 비트들을 수신하게 함 -; 및 메모리 디바이스 외부의 추가 에러 정정을 위해 체크 비트들을 액세스하는 단계를 포함한다.
일 실시예에서, 판독 명령을 생성하기 위한 콘텐츠는 체크 비트들을 전송할 메모리 디바이스를 표시하는 논리 값이 있는 판독 CAS(column address strobe) 명령을 생성하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하기 위한 콘텐츠는 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하기 위한 콘텐츠는 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하기 위한 콘텐츠를 더 포함하고, 싱글 비트 에러 정정을 수행하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 에러 벡터를 표시하는 체크 비트들을 액세스하기 위한 콘텐츠는 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 액세스하기 위한 콘텐츠를 더 포함하고, 멀티비트 에러를 검출하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 판독 데이터와 함께 체크 비트들을 액세스하기 위한 콘텐츠는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 체크 비트들을 액세스하기 위한 콘텐츠를 포함한다.
본 명세서에 도시되는 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 이러한 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들 뿐만 아니라 물리 동작들을 표시할 수 있다. 일 실시예에서, 흐름도는 FSM(finite state machine)의 상태를 도시할 수 있으며, 이는 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 다른 방식으로 명시되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 예로서만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션들이 다양한 실시예들에서 생략될 수 있고; 따라서, 모든 액션들이 모든 실시예에서 요구되는 것은 아니다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 범위에 대해, 이들은 소프트웨어 코드, 명령어들, 구성, 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접 실행가능한("오브젝트(object)" 또는 "실행가능(executable)" 형태), 소스 코드, 또는 차이 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 본 명세서에 설명되는 실시예들의 소프트웨어 콘텐츠는 그 상에 콘텐츠가 저장되는 제조 물품을 통해, 또는 통신 인터페이스를 통해 데이터를 전송하는 통신 인터페이스를 동작하는 방법을 통해 제공될 수 있다. 머신 판독가능 스토리지 매체는 머신으로 하여금 설명된 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능한/기록가능하지 않은 매체(예를 들어, ROM(read only memory), RAM(random access memory), 자기 디스크 스토리지 매체, 광학 스토리지 매체, 플래시 메모리 디바이스들 등)와 같이, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같은, 다른 디바이스에 통신하는 하드와이어링된 매체, 무선 매체, 광학 매체 등 중 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 설명하는 데이터 신호를 제공하는 통신 인터페이스를 준비하도록 구성 파라미터들을 제공하고 및/또는 신호들을 전송하는 것에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송되는 하나 이상의 명령들 또는 신호들을 통해 액세스될 수 있다.
본 명세서에 설명되는 다양한 컴포넌트들은 설명된 동작들 또는 기능들을 수행하는 수단일 수 있다. 본 명세서에 설명되는 각각의 컴포넌트는 소프트웨어, 하드웨어,또는 이들의 조합을 포함한다. 이러한 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수-목적 하드웨어(예를 들어, 주문형 하드웨어, ASIC들(application specific integrated circuits), DSP들(digital signal processors) 등), 임베디드 제어기들, 하드와이어드 회로 등으로서 구현될 수 있다.
본원에 설명되는 것 외에, 본 발명의 개시된 실시예들 및 구현들에 대해 그 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 제한적 의미가 아니라 예시적 의미로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들을 참조하는 것에 의해서만 측정되어야 한다.

Claims (25)

  1. 메모리 서브시스템에서의 에러 정정 방법으로서,
    관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 단계;
    상기 판독 데이터에서의 에러를 검출하는 것에 응답하여 상기 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하는 단계;
    상기 내부 에러 검출 및 정정을 수행한 후에 상기 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 단계; 및
    판독 요청에 응답하여 상기 메모리 제어기에 상기 판독 데이터와 함께 체크 비트들을 제공하는 단계- 상기 체크 비트들은 상기 메모리 디바이스 외부의 추가 에러 정정에서 상기 메모리 제어기에 의한 사용을 위한 것임 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 생성하는 단계는 상기 판독되는 데이터에서 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 생성하는 단계는 상기 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 단계를 더 포함하며, 상기 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 생성하는 단계는 상기 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 단계를 더 포함하며, 상기 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 판독 데이터와 함께 상기 체크 비트들을 제공하는 단계는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 상기 판독 데이터 상에 상기 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 상기 체크 비트들을 제공하는 단계를 포함하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 체크 비트들을 제공하는 단계는 상기 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 상기 체크 비트들을 선택적으로 제공하는 단계를 더 포함하는 방법.
  7. 내부 에러 정정을 적용하는 메모리 디바이스로서,
    관련된 메모리 제어기로부터의 판독 요청에 응답하여 판독 데이터에서의 에러들을 검출하기 위해 메모리 디바이스에서 내부 에러 검출을 수행하는 에러 검출 로직;
    상기 판독 데이터에서의 에러를 검출하는 것에 응답하여 상기 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 에러 정정 로직; 및
    판독 요청에 응답하여 상기 메모리 제어기에 상기 판독 데이터와 함께 상기 체크 비트들을 송신하는 I/O(input/output) 하드웨어- 상기 체크 비트들은 상기 메모리 디바이스 외부의 추가 에러 정정에서 상기 메모리 제어기에 의한 사용을 위한 것임 -
    를 포함하는 메모리 디바이스.
  8. 제7항에 있어서,
    상기 에러 정정 로직은 상기 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 것인 메모리 디바이스.
  9. 제7항에 있어서,
    상기 에러 정정 로직은 상기 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 생성하는 것이며, 상기 에러 정정 동작은 싱글 비트 에러 정정을 수행하는 것을 더 포함하는 메모리 디바이스.
  10. 제7항에 있어서,
    상기 에러 정정 로직은 상기 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 생성하는 것이며, 상기 에러 정정 동작은 멀티비트 에러를 검출하는 것을 더 포함하는 메모리 디바이스.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 I/O 하드웨어는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 상기 판독 데이터 상에 상기 메모리 제어기에 의해 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 상기 체크 비트들을 제공하는 것인 메모리 디바이스.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 I/O 하드웨어는 상기 메모리 제어기에 의해 발행되는 판독 CAS(column address strobe) 명령에서의 어드레스 비트의 논리 값에 응답하여 상기 체크 비트들을 선택적으로 제공하는 것인 메모리 디바이스.
  13. 메모리 서브시스템에서의 에러 정정을 위한 장치로서,
    제1항 내지 제6항 중 어느 한 항에 따른 방법을 실행하기 위한 동작들을 수행하는 수단을 포함하는 장치.
  14. 메모리 서브시스템에서의 에러 정정 방법으로서,
    관련된 메모리 디바이스에 판독 명령을 생성하는 단계- 상기 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 -;
    상기 메모리 디바이스에 상기 판독 명령을 전송하는 단계- 상기 메모리 디바이스로 하여금 상기 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 상기 판독 데이터에서의 에러를 검출하는 것에 응답하여 상기 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 상기 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 상기 판독 요청에 응답하여 상기 판독 데이터와 함께 상기 체크 비트들을 수신하게 함 -; 및
    상기 메모리 디바이스 외부의 추가 에러 정정을 위해 상기 체크 비트들을 액세스하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 액세스하는 단계는 상기 판독 데이터에서의 에러 없음을 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 단계를 더 포함하는 방법.
  16. 제14항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 액세스하는 단계는 상기 판독 데이터에서의 싱글 비트 에러를 검출하는 것에 응답하여 에러 없음을 표시하는 에러 벡터를 액세스하는 단계를 더 포함하고, 싱글 비트 에러 정정을 수행하는 단계를 더 포함하는 방법.
  17. 제14항에 있어서,
    상기 에러 벡터를 표시하는 상기 체크 비트들을 액세스하는 단계는 상기 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 액세스하는 단계를 더 포함하고, 멀티비트 에러를 검출하는 단계를 더 포함하는 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 판독 명령을 생성하는 단계는 상기 체크 비트들을 전송할 메모리 디바이스를 표시하는 논리 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 단계를 더 포함하는 방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 판독 데이터와 함께 상기 체크 비트들을 액세스하는 단계는 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 상기 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 상기 체크 비트들을 액세스하는 단계를 포함하는 방법.
  20. 메모리 서브시스템에서의 에러 정정을 수행하는 메모리 제어기로서,
    관련된 메모리 디바이스에 판독 명령을 생성하는 C/A(command/address) 로직- 상기 판독 명령은 내부 체크 비트들이 판독 데이터와 함께 반환될 것을 요청함 -
    상기 메모리 디바이스에 상기 판독 명령을 전송하도록 상기 메모리 디바이스에 연결되어, 상기 메모리 디바이스로 하여금 상기 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하고, 상기 판독 데이터에서의 에러를 검출하는 것에 응답하여 상기 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 상기 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하게 하고; 판독 요청에 응답하여 상기 판독 데이터와 함께 상기 체크 비트들을 수신하게 하는 I/O (input/output) 하드웨어; 및
    상기 메모리 디바이스 외부의 추가 에러 정정을 위해 상기 체크 비트들을 액세스하는 에러 정정 로직
    을 포함하는 메모리 제어기.
  21. 제20항에 있어서,
    상기 I/O 하드웨어는 상기 판독 데이터에서의 멀티비트 에러를 검출하는 것에 응답하여 정정되지 않은 에러를 표시하는 에러 벡터를 수신하는 것인 메모리 제어기.
  22. 제20항 또는 제21항에 있어서,
    상기 C/A 로직은 체크 비트들을 전송할 메모리 디바이스를 표시하는 로직 값이 있는 판독 CAS(column address strobe) 명령을 생성하는 것인 메모리 제어기.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 에러 정정 로직은 추가 메모리 디바이스로부터의 병렬 판독 데이터와 관련하여 상기 판독 데이터 상에 수행되는 SDDC(single device data correction) ECC(error checking and correction) 동작을 위한 메타데이터로서 상기 체크 비트를 액세스하는 것인 메모리 제어기.
  24. 메모리 서브시스템에서의 에러 정정을 위한 장치로서,
    제14항 내지 제19항 중 어느 한 항에 따른 방법을 실행하기 위한 동작을 수행하는 수단을 포함하는 장치.
  25. 메모리 서브시스템이 있는 전자 디바이스로서,
    관련된 메모리 디바이스들로부터 데이터를 판독하는 판독 명령을 생성하는 메모리 제어기- 상기 판독 명령은 판독 명령에 응답하여 메모리 디바이스들에서 수행되는 내부 에러 정정 동작으로부터의 내부 체크 비트들에 대한 요청을 포함함 -;
    각각 어드레스 지정가능한 메모리 위치들의 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices)- 상기 메모리 어레이들은 다수의 상이한 레벨들의 세분성에 따라 어드레스 지정가능하고, 각각의 DRAM은,
    상기 판독 명령에 응답하여 판독 데이터에서의 에러들을 검출하는 내부 에러 검출을 수행하는 에러 검출 로직;
    판독 데이터에서의 에러를 검출하는 것에 응답하여 상기 판독 데이터 상에 내부 에러 정정 동작을 선택적으로 수행하고, 내부 에러 검출 및 정정을 수행한 후에 상기 판독 데이터에 대한 에러 벡터를 표시하는 체크 비트들을 생성하는 에러 정정 로직; 및
    상기 판독 요청에 응답하여 상기 메모리 제어기에 상기 판독 데이터와 함께 상기 체크 비트들을 송신하는 I/O(input/output) 하드웨어를 포함함 -;
    상기 메모리 제어기는 DRAM 외부의 추가 에러 정정을 위해 상기 체크 비트들을 액세스하는 것임; 및
    상기 메모리 서브시스템을 블레이드 서버에 연결하는 섀시 시스템
    을 포함하는 전자 디바이스.
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