KR20170111053A - 반도체 검사장치용 인터페이스 및 그 제조방법 - Google Patents

Abstract

본 발명은 검사대상 IC칩의 패드들 사이 피치간격이 패드의 크기만큼 조밀하고 패드들이 2열이상 배열되어 복잡하더라도, 상기 IC칩과 동일한 방법으로 생산된 웨이퍼칩 상에 IC칩과 일대일 대응되는 칩패드들을 형성함으로써, 상기 패드들과 칩패드들이 마이크로 니들블록으로 정확하게 접촉되도록 하였으며, 특히 웨이퍼칩의 칩패드와 검사장치용 메인기판의 메인패드는 와이어 본딩 방식을 채택하여 와이어들이 입체적으로 떨어져 간섭되지 않으므로 한정된 공간에서 서로 중첩되는 회로패턴을 형성할 수 있는 한 반도체 검사장치용 인터페이스 및 그 제조방법에 관한 것이다.
이를 위하여 본 발명은 검사대상 IC칩의 패드와 일대일 대응되는 칩패드를 갖는 웨이퍼칩이 구비되고; 검사장치와 회로적으로 연결되는 메인기판은 중앙으로 상기 웨이퍼칩이 놓이는 칩자리가 천공되고, 상기 칩자리의 주위로 상기 칩패드와 대응되는 메인패드가 구비되며; 상기 웨이퍼칩은 상기 칩자리에 놓인 뒤 와이어 본딩으로 칩패드와 메인패드가 회로적으로 연결된 뒤 절연층으로 감싸져 보호되며; 그리고 상기 웨이퍼칩은 용융으로 제거되어 칩패드만 남겨지도록 한 특징이 있다.

Description

반도체 검사장치용 인터페이스 및 그 제조방법{Semiconductor test equipment interface and it's manufacturing method}

본 발명은 반도체 검사장치용 인터페이스 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 검사대상 IC칩의 패드들 사이 피치간격이 패드의 크기만큼 조밀하고 패드들이 2열이상 배열되어 복잡하더라도, 반도체 제조공정과 와이어 본딩방식을 결합한 메인기판으로 검사할 수 있으며, 특히 메인기판에 들어가는 반도체칩은 상기 IC칩의 패드들과 일대일 대응되므로 마이크로 니들블록과의 접촉 정밀도가 향상되는 반도체 검사장치용 인터페이스 및 그 제조방법에 관한 것이다.

최근 IC의 집적도가 높아지고 패드(Pad)의 피치(Pitch)가 지속적으로 작아지면서 기존에 사용되고 있던 캔틸레버타입(Cantilever Type : 일명 EPOXY)으로는 대응 한계점에 도달하였으며, 바둑판 형태의 범프 패드(Bump Pad)에는 캔틸레버타입의 대응이 불가능하여 버티칼타입(Vertical Type)의 프로브카드 개발이 더욱더 요구되고 있다. 따라서 최근 기술동향은 MEMS(Micro Electro-Mechanical Systems) 기술을 이용한 버티칼타입의 프로브카드 개발에 국내외 많은 회사가 노력을 하고 있으나 이를 검사장비의 메인회로기판(Main PCB)과 연결하기 위한 별도의 인터페이스(Interface) 모듈이 필요하여 생산 원가의 상승 요인으로 작용하고 있다.

메모리 반도체에 주력하고 있는 국내 업체 상황으로는 열변형 특성이 양호하며 높은 전기 전도성을 갖는 회로를 내장한 다층 구조의 세라믹제품인 HTCC(High Temperature Cofired Ceramics) 또는 LTCC(Low Temperature Cofired Ceramics) 개발에 노력을 하였으나, 양산에 성공한 회사는 전 세계에서 일본의 교세라(Kyocera) 이외에는 없는 실정이다. 세계적으로 프로브 카드 시장은 2013년 12억8,100만＄에서 2016년까지 14억6,000만＄로 매년 성장세를 유지할 것으로 예측하고 있다. 미국의 폼펙터(Formfactor)사가 이 분야 기술표준으로 정해질 만큼 가장 대표적인 기업이며, 본 발명에서 개발하고자 하는 인터페이스 모듈 분야는 일본의 교세라가 최고의 기술을 보유하고 있다. 현재 국내외에서 여러 학술적인 발표와 이론적인 부분에서 많이 논의는 되고 있으나 현실적으로 프로브카드용 인터페이스가 개발되어 상품화로 이어진 회사는 일본 교세라 외에는 없다.

인터페이스 모듈은 소모성 제품이라는 장점이 있으나 기술의 공백 상태가 나타나는 현상은 소량 다품종화되어 있는 프로브카드 특성과 100㎛ 이하 패턴형성 및 우수한 전기적 특성을 만족시켜줄 수 있는 고 난이도의 기술실현에 한계가 있음을 보여 준다.

종래 기술로 일본 후지스(Fujitsu)사의 미국특허 제US7,640,660호에서, 코어부분과 외부코어 와이어링 부분이 적층으로 된 와이어보드이며 코어부분은 카본화이버와 수지로 구성되어 있고 내부 코어 와이어링 부분은 최소 1개 이상의 유리섬유 절연층이 존재하는 구조를 가지며 도전체 와이어는 탄성계수가 10 ∼ 40Gpa 이며 카본화이버 강화부분과 접착된 구조이다. 외부 코어 와이어링 부분은 최소 1개의 절연층과 와이어링 패턴이 내부 코어 와이어링 부분에 있는 코어 부분과 접착된 구조이다.

폼펙터(Formafactor)의 미국특허 제US8,354,855호에서, 카본나노튜브컬럼은 카본나노튜브가 전기적으로 도전이 될 수 있는 접촉프로브로 활용되며, 컬럼은 성장이 가능하며 성장 공정 파라미터들은 컬럼 길이 방향을 따라 성장 컬럼의 기계적 특성을 변화시킬 수 있다. 금속은 내부에 부착되거나 또는 컬럼의 전기전도도를 향상시키기 위한 컬럼의 외부에 부착되도록 하고, 금속 처리된 컬럼은 와이어링 기판 단자들과 체결될 수 있으며, 접촉 팁은 컬럼 양끝단에 부착될 수 있다. 와이어링 기판은 카본나노튜브 컬럼이 접촉프로브로서의 기능을 갖도록 다른 전자부품들과 결합될 수 있다.

일본 교세라(Kyocera)의 미국특허 제US8,263,874호에서, 낮은 인덕턴스를 갖는 관통 도전체로 구성된 다층배선기판은 세라믹 기판으로 구성되며 첫 번째 세라믹층과 두 번째 세라믹층은 얇으면서도 충분한 절연층을 유지할 수 있으며 관통 도전체 길이는 매우 짧고 수지 절연층에 비해 낮은 유전율은 갖는 절연층으로 구성되어 있어 다층배선기판의 동작 주파수를 증가시킬 수 있는 이점이 있다.

일본 교세라(Kyocera)의 미국특허 제US8,378,704호에서, 프로브카드 조립용 기판으로서 기판은 첫 번째 전극세트를 구비한 첫 번째 표면과 첫 번째 전극세트와 연결된 두 번째 전극세트를 구비한 두 번째 표면과 상호 연결된 구조이며, 기판은 두 번째 전극세트와 연결된 세 번째 전극세트가 전기적으로 연결이 된 베이스 층을 가지며 두 번째 표면층은 세 번째 전극세트에 전기적으로 연결된 복수개의 접촉단자들로 구성되고, 기판과 떨어진 부분은 다른 재료들로 만들어진 복수개의 중간층들로 구성되며, 수지층은 상호 연결된 층의 두 번째 표면과 베이스 층의 첫 번째 표면에 연결된 구성이다.

그러나 이들 종래의 기술들은 다층 세라믹 또는 다층 고분자수지필름을 사용하기 때문에 제작이 어렵고, 열팽창 수축에 의한 내구성의 저하를 초래하는 단점이 있으며, 인터페이스 모듈의 표면에 다수의 니들을 직접 부착해야되므로 작업불량이 발생될 경우 고가의 인터페이스 모듈을 사용할 수 없는 등의 단점이 있었다.

본원발명의 발명자는 특허공개 제2014-0129525호에서 복합섬유직물의 표면에 확장(pan out) 회로패턴을 형성한 기술을 제안한 바 있다. 회로선로를 확장(Pan Out)시키면 좁은 피치 간격의 패드를 갖는 반도체 웨이퍼 및 평판 디스플레이용 IC 칩을 측정할 수 있다.

그러나 검사대상 IC칩의 패드 들이 다수열 배열된 경우 이들 패드들 사이로 회로패턴을 형성하는 기술은 매우 까다로우며, IC칩을 다수개 동시에 검사할 경우 단층의 복합섬유직물로는 검사할 수 없으므로 복합섬유직물을 다층으로 적층하는 기술이 필요한데, 이런 기술은 패드간의 접촉부위가 증가되어 접촉저항이 증가되고, 접촉불량이 발생되어 실용화하는데 어려움이 있었다.

본 발명은 종래의 문제점을 감안하여 개발한 것으로서, 본 발명의 목적은 검사대상 IC칩의 패드들 사이 피치간격이 패드의 크기만큼 조밀하고 패드들이 2열이상 배열되어 복잡하더라도, 상기 IC칩과 동일한 방법으로 생산된 웨이퍼칩 상에 IC칩과 일대일 대응되는 칩패드들을 형성함으로써, 상기 패드들과 칩패드들이 마이크로 니들블록으로 정확하게 접촉되도록 하였으며, 특히 웨이퍼칩의 칩패드와 검사장치용 메인기판의 메인패드는 와이어 본딩 방식을 채택하여 와이어들이 입체적으로 떨어져 간섭되지 않으므로 한정된 공간에서 서로 중첩되는 회로패턴을 형성할 수 있는 반도체 검사장치용 인터페이스 및 그 제조방법을 제공함에 있다.

본 발명 한 실시예는 IC칩의 제조공정과 동일한 방법으로 웨이퍼상에 IC칩의 패드와 일대일 대응되는 칩패드를 형성하고, 상기 웨이퍼를 IC칩의 형태로 절단하여 웨이퍼칩을 형성한 뒤 메인기판의 중앙에 천공된 칩자리에 배치한다. 그리고 상기 메인기판은 상기 웨이퍼칩의 칩패드와 대응대는 메인패드를 상기 칩자리의 주위로 형성하고, 상기 메인패드와 떨어진 부분에는 상기 IC칩의 칩패드 보다 넓은 피치의 확장패드를 형성하여 상기 메인패드와 회로적으로 연결되게 확장 회로패턴을 형성한다.

또한 상기 웨이퍼칩의 칩패드와 상기 메인기판의 메인패드는 상기 칩자리를 건너뛰게 메인기판의 표면에서 입체적으로 돌출시킨 와이어를 본딩하여 회로적으로 연결한다. 이후 메인기판 및 웨이퍼칩의 표면에 절연성 수지를 코팅하여 와이어 및 칩패드들을 고정시키고, 상기 웨이퍼칩을 약품처리하여 제거한 뒤 남은 칩패드의 표면을 연마하여 메인기판의 밑면과의 평탄도를 맞춘다. 이후 상기 칩패드의 연마된 표면을 도금하여 상기 메인기판의 밑면에서 돌출된 부분을 만든 뒤 상기 IC칩의 패드와 마이크로니들블록으로 접촉되도록 한다.

상기 과정에서 칩패드의 연마된 표면에 도금층을 형성하지 않고 바로 IC칩의 패드와 접촉되도록 할 수도 있다.

본 발명 한 실시예의 메인기판은 합성수지의 경질제품, 플랙시블한 연질수지제품 또는 복합섬유직물로 구성될 수 있으며, 연질 수지필름 및 복합섬유직물의 경우 경화된 절연층이 표면을 잡아주고 있으므로 흐물거리지 않고 평탄도가 유지되어 사용이 가능하다. 또한 연질 수지필름 및 복합섬유직물은 얇은 두께로 구성되기 때문에 다단으로 적층할 수 있는데, 각 층의 기판에 회로패턴을 분산하면 복잡한 회로구성이 가능한 등의 이점이 있다.

본 발명에 따르면 피치간격이 조밀하고 패드들이 2열 이상 복잡하게 배열된 패턴을 갖는 IC칩의 경우 종래에는 일본 교세라의 적층형 방식으로 패드들의 피치를 확장시켜서 인터페이스를 구성하였으나, 적층과정이 복잡하고 적층 개수만큼 접촉부분이 증가되어 회로적으로 노이즈가 발생될 우려가 있었다.

본 발명 한 실시예의 경우 IC칩과 동일한 형태의 패드 배열을 갖는 웨이퍼칩을 반도체 제조공정으로 제작하고, 메인기판와 웨이퍼칩은 와이어 본딩 기술이 접목된 것으로서, 이러한 반도체 제조공정과 와이어 본딩 기술들은 쉽게 접근할 수 있는 보편화된 기술로써, 패드간 접촉부분이 최소화되어 회로적으로 안정된 인터페이스를 쉽고 저렴하게 구현할 수 있는 이점이 있다.

도 1은 본 발명 한 실시예의 웨이퍼칩 공정도
도 2는 본 발명 한 실시예의 회로기판 공정도
도 3은 본 발명 한 실시예의 웨이퍼칩과 회로기판의 결합 공정도
도 4는 본 발명 한 실시예의 웨이퍼칩과 회로기판의 결합순서 단면도
도 5는 본 발명 한 실시예의 완성된 제품의 단면도
도 6은 본 발명 한 실시예의 제조순서도

본 발명 한 실시예의 인터페이스는 반도체 제조공정으로 웨이퍼(10) 상에 검사대상 IC칩(50)의 패드(51)와 일대일 대응되는 칩패드(12)를 갖는 다수의 웨이퍼칩(11)을 형성한다. 이후 웨이퍼칩(11)을 낱개로 절단하거나 또는 다수개를 한 묶음으로 절단하고, 검사장치와 회로적으로 연결되는 메인기판(20)에는 중앙에 상기 절단된 웨이퍼칩(11)이 수용되는 칩자리(21)를 천공한다.

상기 메인기판(20)에는 칩자리(21)의 주위로 상기 칩패드(12)와 대응되는 메인패드(22)가 형성되고, 상기 메인패드(22)와 떨어져서 상기 칩패드(12)보다 폭이 확장된 확장패드(23)가 형성되며, 이들 메인패드(22)와 확장패드(23)는 인쇄된 신호선(24)에 의해 회로적으로 연결되어 확장된 회로패턴이 형성된다.

그리고 상기 칩자리(21)에 상기 웨이퍼칩(11)을 놓고 상기 칩패드(12)와 메인패드(22)를 와이어(30)로 본딩한다. 와이어 본딩 기술은 납땜 또는 반도체 검사장비의 메인기판 제조공정에서 사용하는 기술을 사용한다.

본딩된 와이어(30)는 메인기판(20)의 표면에서 떨어지므로 상기 칩자리(21)를 건너뛰어 표면에서 돌출되며, 다수의 와이어(30)가 다단으로 중첩되더라도 서로 떨어져 회로적으로 쇼트되지 않으므로 피치간격이 조밀한 칩패드(12)와 메인패드(22)를 한정된 공간에서 효과적으로 일대일 연결시킬 수 있다.

또한 상기 메인기판(20) 및 웨이퍼칩(11)의 표면에 확장패드(23)를 제외하고 에폭시 계열의 절연성 수지를 도포하여 상기 와이어(30) 및 칩패드(12)를 메인기판(20)의 표면에 고정시키는 절연층(40)을 형성한다. 이후 상기 메인기판(20)의 밑면으로 노출된 웨이퍼칩(11)을 수산화칼륨 용액에 함침하여 박리하고 밑면에는 칩패드(12)와 절연층(40)이 노출되도록 한다.

이후 칩패드(12) 및 절연층(40)을 연마하여 상기 메인기판(20)의 밑면과 평탄도를 맞춘 뒤 연마된 칩패드(12)를 도전성 금속으로 도금하여 도금층(13)을 형성하여 메인기판(20)의 밑면으로부터 돌출시킨다.

도 5에서와 같이 상기 돌출된 도금층(13)은 검사대상 IC칩(50)의 패드(51)와 마이크로 니들블록(60)의 탐침으로 연결되며, 상기 절연층(40)에서 벗어난 확장패드(23)는 검사장치와 회로적으로 연결된다.

상기 마이크로 니들블록(60)은 다수의 판형 니들이 절연성 수지 또는 절연체에 매립되어 일정한 피치간격을 유지하는 것으로서, 니들블록(60)을 수직으로 관통하여 상하단에 탐침이 돌출되는데, 이들 탐침은 상기 도금층(13)과 패드(51)를 일대일 연결 시킨다.

이처럼 구성된 본 발명 한 실시예의 인터페이스는 피치간격이 패드의 폭 만틈 미세한 IC칩(50)의 검사에 효과적인 것으로서, 반도체 제조공정으로 만들어지는 웨이퍼칩(11)은 한개 또는 다수개가 한 묶음으로 되어 절단된 뒤 메인기판(20)에 결합된다. 웨이퍼칩(11)이 한개인 경우 하나의 IC칩(50)을 검사하기 위한 것이고, 다수개의 웨이퍼칩(11)이 조합된 경우 여러개의 IC칩(50)을 동시에 검사할 때 사용된다.

본 발명 한 실시예는 웨이퍼칩(11)에 IC칩(50)의 패드(51)와 일대일 대응되는 칩패드(12)를 반도체 제조공정으로 형성하기 때문에 피치간격이 정밀하다. 따라서 칩패드(12)와 패드(51)를 연결하는 마이크로 니들블록(60)의 탐침과 정확하게 수직으로 접촉되어 접촉면적이 항상 일정하므로 접촉저항의 편차가 줄어들어 검사성능을 높일 수 있다.

또한 메인기판(20)와 웨이퍼칩(11)이 절연층(40)으로 고정된 상태에서 상기 웨이퍼칩(11)만 약품으로 제거하고, 밑면을 평탄하게 연마한 후 연마된 칩패드(12)에 도금층(13)을 형성하면 IC칩(50)의 패드(51)와 일대일 대응되는 패드가 단일체로 만들어 지므로 종래 일본의 교세라 처럼 세라믹을 다단으로 적층하면 패드를 확장시키는 방식에 비하여 생산성이 월등히 뛰어나고, 또한 접촉개수가 줄어 회로적으로 단락의 위험이 없으며, 접촉저항이 줄어 검사의 신뢰성이 향상되는 이점이 있다.

또한 칩패드(12)와 메인패드(22)는 와이어(30)를 입체적으로 본딩하는 기술이 접목된 것으로서, 피치간격이 조밀하고 패드가 2열이상 나열되더라도 와이어(30)를 다단으로 교차시키면서 입체적인 본딩이 가능하므로 고집적의 IC칩(50)을 효율적으로 검사할 수 있는 이점이 있다.

또한 상기 메인기판(20)은 경질 합성수지, 플랙시블한 연질 수지필름 또는 복합섬유직물로 구성할 수 있다. 메인기판(20)의 표면에 절연층(40)이 형성되어 연질 수지필름 및 복합섬유직물을 잡아주고 있으므로 이들 연질 수지필름 및 복합섬유직물이 처지지 않고 평탄하게 유지된다.

본 발명 다른 실시예에서 상기 연질 수지필름 또는 복합섬유직물로 구성된 메인기판(20)은 다단으로 다수개가 접착되어 일체화된다. 접착된 각각의 메인기판(20)에는 메인패드(22) 및 확장패드(23)가 분산되어 이들을 연결하는 신호선(24)을 조밀하게 배열할 필요가 없다.

따라서 다수의 IC칩(50)을 동시에 검사하고자 할 때 유리한 이점이 있다. 만약 4개의 IC칩(50)을 한번에 검사하기 위하여 4개의 웨이퍼칩(11)이 한 묶음으로 구비된 경우 4개의 메인기판(20)을 적층하여 접착하고 각 메인기판(20)에는 각 IC칩(50)과 일대일 대응되는 메인패드(22)를 형성하면 되므로, 4개의 웨이퍼칩(11)을 하나의 메인기판(20)으로 연결할 때 보다 회로패턴을 구성하기 편리하다.

10 : 웨이퍼 11 : 웨이퍼칩
12 : 칩패드 13 : 도금층
20 : 메인기판 21 : 칩자리
22 : 메인패드 23 : 확장패드
24 : 신호선 30 : 와이어
40 : 절연층 50 : IC칩
51 : 패드 60 : 마이크로 니들블록

Claims (6)

1. 검사대상 IC칩의 패드와 일대일 대응되는 칩패드를 갖는 웨이퍼칩을 반도체 제조공정으로 웨이퍼 상에 형성하는 단계;
   상기 웨이퍼에서 상기 웨이퍼칩을 낱개로 또는 다수를 한 묶음으로 절단하는 단계;
   메인기판은 중앙에 상기 웨이퍼칩이 수용되는 칩자리를 천공하고, 칩자리의 주위로 상기 칩패드와 대응되는 메인패드를 형성하며, 상기 메인패드와 떨어져서 상기 패드보다 피치간격 및 패드의 폭이 확장된 확장패드를 형성하고, 상기 메인패드와 확장패드를 회로적으로 연결하는 단계;
   상기 메인패드와 칩패드를 와이어로 본딩하되 상기 와이어가 칩자리를 건너뛰도록 상기 메인패드의 표면에서 입체적으로 돌출되게 하는 단계;
   상기 메인기판 및 웨이퍼칩의 표면에 절연성 수지를 도포하여 절연층을 형성하고, 상기 와이어와 칩패드가 상기 절연층에 매립되도록 하는 단계; 그리고
   상기 메인기판의 밑면으로 노출된 웨이퍼칩을 용액으로 녹여 상기 절연층 및 칩패드를 노출시키고, 노출된 칩패드가 상기 IC칩의 패드와 마이크로 니들블록으로 연결되도록 한 것을 특징으로 하는 반도체 검사장치용 인터페이스 제조방법.
2. 제 1 항에 있어서,
   상기 메인기판의 밑면으로 노출된 칩패드 및 절연층을 연마하고, 연마된 칩패드에 도전성 금속으로 도금층을 형성하여 메인기판의 밑면에서 돌출된 상태가 되도록 하고, 이 도금층이 IC칩의 패드와 마이크로 니들블록으로 연결되도록 한 것을 특징으로 하는 반도체 검사장치용 인터페이스 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 메인기판은 다수개로 분할되고 이들은 접착에 의해 적층 고정되며;
   분할된 각 메인기판에는 메인패드 및 확장패드가 분산된 것임을 특징으로 하는 반도체 검사장치용 인터페이스 제조방법.
4. 검사대상 IC칩의 패드와 일대일 대응되는 칩패드를 갖는 웨이퍼칩이 구비되고;
   검사장치와 회로적으로 연결되는 메인기판은 중앙으로 상기 웨이퍼칩이 놓이는 칩자리가 천공되고, 상기 칩자리의 주위로 상기 칩패드와 일대일 대응되는 메인패드가 구비되며;
   상기 웨이퍼칩은 상기 칩자리에 놓인 뒤 와이어 본딩으로 칩패드와 메인패드가 회로적으로 연결고, 절연층으로 감싸져 보호되며; 그리고
   상기 웨이퍼칩은 용융으로 제거되어 칩패드만 남겨지도록 한 것을 특징으로 하는 반도체 검사장치용 인터페이스.
5. 제 4 항에 있어서,
   상기 웨이퍼칩은 반도체 제조공정으로 만들어지는데, 검사대상 IC칩의 개수와 대응되게 한개 또는 다수개가 한 묶음이 되도록 웨이퍼상에서 절단됨을 특징으로 하는 반도체 검사장치용 인터페이스.
6. 제 4 항 또는 제 5 항에 있어서,
   상기 메인기판은 다수개로 분할되고 이들은 접착에 의해 적층 고정되며;
   분할된 각 메인기판에는 메인패드가 분산된 것임을 특징으로 하는 반도체 검사장치용 인터페이스.

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