KR20170107619A

KR20170107619A - Display apparatus and method thereof

Info

Publication number: KR20170107619A
Application number: KR1020160030946A
Authority: KR
Inventors: 정창용
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-03-15
Filing date: 2016-03-15
Publication date: 2017-09-26
Anticipated expiration: 2036-03-15
Also published as: KR102595921B1

Abstract

According to embodiments of the present invention, disclosed are a display apparatus which can prevent a short of a light emitting diode, and a method for manufacturing the display apparatus. According to an embodiment of the present invention, the display apparatus comprises: a substrate; a first insulating layer having a recess on the substrate; first and second electrodes provided between the first insulating layer and the recess; and a second insulating layer having an opening exposing at least a part of the first and second electrodes.

Description

[0001] Display apparatus and method [0002]

본 실시예들은 표시장치 및 표시장치의 제조방법에 관한 것이다. The present embodiments relate to a display device and a manufacturing method of the display device.

발광 다이오드(Light Emitting Diode, LED)는 PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시키는 반도체 소자이다. In a light emitting diode (LED), holes and electrons are injected when a forward voltage is applied to a PN junction diode, and the energy resulting from the recombination of the holes and electrons It is a semiconductor device that converts into light energy.

LED는 무기 LED 또는 유기 LED로 형성되고, LCD TV의 백라이트, 조명, 전광판을 비롯하여 핸드폰과 같은 소형 전자기기로부터 대형 TV까지 사용되고 있다.LEDs are formed from inorganic LEDs or organic LEDs, and are used in backlighting, lighting, electronic signboards for LCD TVs, and small-sized electronic devices such as mobile phones to large-sized TVs.

발광 다이오드를 이용한 표시장치를 제조하기 위해 발광 다이오드를 기판에 실장하고 기판 상의 전극들과 전기적으로 연결하여야 한다. 발광 다이오드의 두 전극들이 동일한 방향으로 형성된 경우 두 전극들의 간격이 작아 도전성 점착제 또는 이물에 의해 쇼트가 야기될 수 있다. 본 발명의 실시예들은 발광 다이오드의 쇼트를 방지할 수 있는 표시장치 및 그의 제조방법을 제공하고자 한다. In order to manufacture a display using a light emitting diode, a light emitting diode must be mounted on the substrate and electrically connected to the electrodes on the substrate. When the two electrodes of the light emitting diode are formed in the same direction, the interval between the two electrodes is small, and shorting may be caused by the conductive adhesive or foreign matter. Embodiments of the present invention are intended to provide a display device capable of preventing a short circuit of a light emitting diode and a method of manufacturing the same.

본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 리세스를 구비한 제1 절연층; 상기 제1 절연층 상에 상기 리세스를 사이에 두고 구비된 제1 전극 및 제2 전극; 및 상기 리세스, 및 상기 제1 전극과 상기 제2 전극의 적어도 일부를 노출하는 개구를 갖는 제2 절연층;을 포함한다. A display device according to an embodiment of the present invention includes: a substrate; A first insulating layer having a recess on the substrate; A first electrode and a second electrode provided on the first insulating layer with the recess therebetween; And a second insulating layer having an opening exposing at least a portion of the recess and the first electrode and the second electrode.

본 실시예에서, 상기 제1 전극 및 제2 전극은 요철을 가질 수 있다. In this embodiment, the first electrode and the second electrode may have irregularities.

본 실시예에서, 상기 표시장치는 상기 개구 내에 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 더 포함할 수 있다. In the present embodiment, the display device may further include a light emitting diode having a first electrode pad in contact with the first electrode and a second electrode pad in contact with the second electrode in the opening.

본 실시예에서, 상기 발광 다이오드는 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연 부재;를 더 포함할 수 있다. In this embodiment, the light emitting diode may further include an insulating member between the first electrode pad and the second electrode pad.

본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 및 상기 제2 전극과 상기 제2 전극패드는 상호 컨택면이 요철을 가질 수 있다. In this embodiment, the first electrode, the first electrode pad, the second electrode, and the second electrode pad may have irregular contact surfaces.

본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 사이 및 상기 제2 전극과 상기 제2 전극패드 사이에 도전볼;을 더 포함할 수 있다. In this embodiment, a conductive ball may be further provided between the first electrode and the first electrode pad, and between the second electrode and the second electrode pad.

본 실시예에서, 상기 제1 전극과 상기 제2 전극의 쌍, 상기 제1 전극패드와 상기 제2 전극패드의 쌍, 및 상기 도전볼 중 적어도 하나가 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. In this embodiment, at least one of the pair of the first electrode and the second electrode, the pair of the first electrode pad and the second electrode pad, and the conductive ball may include at least one of Cu, Ni, Zn, and Si .

본 실시예에서, 상기 리세스의 깊이는 상기 도전볼의 장지름보다 크고, 상기 제2 절연층의 두께는 상기 도전볼의 장지름보다 클 수 있다. In this embodiment, the depth of the recess may be larger than the long diameter of the conductive ball, and the thickness of the second insulating layer may be larger than the long diameter of the conductive ball.

본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 제1 절연층; 상기 제1 절연층 상의 제1 전극; 상기 제1 전극의 적어도 일부를 노출하는 제1 개구를 구비한 상기 제1 절연층 상의 제2 절연층; 상기 제2 절연층 상에 상기 제1 전극과 인접하여 배치된 제2 전극; 및 상기 제1 전극 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구를 구비한 제3 절연층;을 포함한다. A display device according to an embodiment of the present invention includes: a substrate; A first insulating layer on the substrate; A first electrode on the first insulating layer; A second insulating layer on the first insulating layer having a first opening exposing at least a portion of the first electrode; A second electrode disposed adjacent to the first electrode on the second insulating layer; And a third insulating layer having a first opening exposing at least a portion of the first electrode and the second electrode.

본 실시예에서, 상기 제2 절연층의 제1 개구는 상기 제1 전극의 전부를 노출할 수 있다. In this embodiment, the first opening of the second insulating layer may expose the entirety of the first electrode.

본 실시예에서, 상기 표시장치는, 상기 제2 개구 내에 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 더 포함할 수 있다. In the present embodiment, the display device may further include a light emitting diode having a first electrode pad in contact with the first electrode and a second electrode pad in contact with the second electrode in the second opening .

본 발명의 일 실시예에 따른 발광 다이오드는, 제2 반도체층; 상기 제2 반도체층의 일 면의 제1 영역에 배치된 중간층; 상기 중간층 상에 배치된 제1 반도체층; 상기 제2 반도체층의 일 면의 상기 제1 영역 이외의 제2 영역에 상기 중간층과 이격 배치된 제2 전극패드; 상기 제1 반도체층 상에 배치된 제1 전극패드; 및 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연부재;를 포함하고, 상기 절연부재의 폭이 상기 제2 반도체층의 일 면으로부터 멀어질수록 달라진다. A light emitting diode according to an embodiment of the present invention includes a second semiconductor layer; An intermediate layer disposed on a first region of one surface of the second semiconductor layer; A first semiconductor layer disposed on the intermediate layer; A second electrode pad spaced apart from the intermediate layer in a second region other than the first region on one surface of the second semiconductor layer; A first electrode pad disposed on the first semiconductor layer; And an insulating member between the first electrode pad and the second electrode pad, wherein a width of the insulating member is changed away from one surface of the second semiconductor layer.

본 실시예에서, 상기 절연 부재는, 상기 제2 반도체층의 일 면의 제2 영역에 상기 제2 전극패드와 이격 배치될 수 있다. In this embodiment, the insulating member may be spaced apart from the second electrode pad in a second region of one surface of the second semiconductor layer.

본 실시예에서, 상기 절연 부재는, 상기 제2 반도체층의 일 면으로부터 멀어질수록 폭이 좁아질 수 있다. In this embodiment, the insulating member may be narrower in width as it is farther from one surface of the second semiconductor layer.

본 발명의 실시예들에 따라 발광 다이오드가 표시장치용 기판으로 쇼트 없이 실장될 수 있다. According to the embodiments of the present invention, the light emitting diode can be mounted on a substrate for a display device without a short circuit.

도 1은 본 발명의 일 실시예에 따라 제조된 표시장치를 개략적으로 도시한 평면도이다.
도 2 및 도 3은 도 1의 표시장치의 A-A' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 5 및 도 6은 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7e는 도 6에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 8 및 도 9는 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드의 다른 예를 도시한 단면도이다.
도 11은 도 10b의 발광 다이오드(200")가 도 3에 도시된 기판(101) 상에 실장된 예를 도시하고 있다.1 is a plan view schematically showing a display device manufactured according to an embodiment of the present invention.
FIGS. 2 and 3 are cross-sectional views schematically showing an example of a cross-sectional view taken along line AA 'of the display device of FIG.
4A to 4E are cross-sectional views showing a manufacturing process of the display device shown in FIG.
5 and 6 are cross-sectional views schematically showing another example of the AA 'cross-section of the display device of FIG.
7A to 7E are cross-sectional views showing a manufacturing process of the display device shown in Fig.
8 and 9 are cross-sectional views schematically showing another example of the AA 'cross-section of the display device of FIG.
10A and 10B are cross-sectional views illustrating another example of a light emitting diode according to an embodiment of the present invention.
Fig. 11 shows an example in which the light emitting diode 200 "of Fig. 10B is mounted on the substrate 101 shown in Fig.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. The effects and features of the present invention and methods of achieving them will be apparent with reference to the embodiments described in detail below with reference to the drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals refer to like or corresponding components throughout the drawings, and a duplicate description thereof will be omitted .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, the terms first, second, and the like are used for the purpose of distinguishing one element from another element, not the limitative meaning.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as inclusive or possessive are intended to mean that a feature, or element, described in the specification is present, and does not preclude the possibility that one or more other features or elements may be added.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part of a film, an area, a component or the like is on or on another part, not only the case where the part is directly on the other part but also another film, area, And the like.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, components may be exaggerated or reduced in size for convenience of explanation. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, and thus the present invention is not necessarily limited to those shown in the drawings.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.If certain embodiments are otherwise feasible, the particular process sequence may be performed differently from the sequence described. For example, two processes that are described in succession may be performed substantially concurrently, and may be performed in the reverse order of the order described.

도 1은 본 발명의 일 실시예에 따라 제조된 표시장치를 개략적으로 도시한 평면도이다. 1 is a plan view schematically showing a display device manufactured according to an embodiment of the present invention.

도 1을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드를 포함할 수 있다. 기판(101) 상에는 표시 영역(DA)과 표시 영역(DA)의 외곽에 비표시 영역(NA)이 정의될 수 있다. 표시 영역(DA)에는 발광 다이오드가 배치되고, 비표시 영역(NA)에는 전원 배선 등이 배치될 수 있다. 또한, 비표시 영역(NA)에는 패드부(250)가 배치될 수 있다. Referring to FIG. 1, a display device 100 may include a substrate 101 and a light emitting diode on the substrate 101. A non-display area NA can be defined on the outline of the display area DA and the display area DA on the substrate 101. [ A light emitting diode is disposed in the display area DA, and power supply wiring and the like may be disposed in the non-display area NA. In addition, the pad unit 250 may be disposed in the non-display area NA.

도 2 및 도 3은 도 1의 표시장치의 A-A' 단면의 일 예를 개략적으로 도시한 단면도이다. 도 3에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 2의 실시예와 상이하고, 그 외 구성요소는 도 2의 실시예와 동일하다. 2 and 3 are cross-sectional views schematically showing an example of a cross-section taken along line A-A 'of the display device of FIG. The embodiment shown in Fig. 3 differs from the embodiment of Fig. 2 in that it further includes a thin film transistor (TFT) electrically connected to the light emitting diode 200 on the substrate 101, Is the same as the embodiment of Fig.

도 2 및 도 3을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드(200)를 포함할 수 있다. 2 and 3, the display device 100 may include a substrate 101 and a light emitting diode 200 on the substrate 101. [

기판(101)은 다양한 소재를 포함할 수 있다. 예를 들어, 기판(101)은 SiO₂를 주성분으로 하는 투명한 유리 재질 또는 금속으로 이루어질 수 있다. 그러나, 기판(101)은 반드시 이에 한정되는 것은 아니며, 플라스틱 재질로 형성되어 가요성을 가질 수 있다. The substrate 101 may include various materials. For example, the substrate 101 may be made of a transparent glass material or metal mainly composed of SiO ₂ . However, the substrate 101 is not necessarily limited to this, but may be formed of a plastic material to have flexibility.

기판(101) 상에는 평탄화층(105)이 배치될 수 있다. 평탄화층(105) 상에는 발광 다이오드(200)를 둘러싸는 뱅크층(205)이 배치될 수 있다. 뱅크층(205)은 평탄화층(105) 상에 배치되어 화소 영역을 정의할 수 있다. 뱅크층(205)은 발광 다이오드(200)가 배치되는 공간인 개구(OP)를 구비할 수 있다. A planarization layer 105 may be disposed on the substrate 101. A bank layer 205 surrounding the light emitting diode 200 may be disposed on the planarization layer 105. The bank layer 205 may be disposed on the planarization layer 105 to define a pixel region. The bank layer 205 may have an opening OP as a space in which the light emitting diodes 200 are disposed.

일 실시예에서, 뱅크층(205)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 다른 실시예에서, 뱅크층(205)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 또 다른 실시예에서, 뱅크층(205)은 블랙 매트릭스(black matrix) 재료와 같은 불투명 재료로 형성될 수 있다. 뱅크층(205)은 상기의 물질에 한정되는 것은 아니며, 발광 다이오드(200)의 구조, 발광 다이오드(200)와 전극들의 연결 등에 따라 다향한 재질로 형성될 수 있다. In one embodiment, the bank layer 205 may be formed of a multilayer or monolayer of a film of inorganic material. In another embodiment, the bank layer 205 may be formed as a single layer or a multilayer of a film made of an organic material. In yet another embodiment, the bank layer 205 may be formed of an opaque material, such as a black matrix material. The bank layer 205 is not limited to the above-described material, but may be formed of a material that is varied depending on the structure of the light emitting diode 200, the connection between the light emitting diode 200 and the electrodes, and the like.

뱅크층(205)에 형성된 개구(OP) 내의 평탄화층(105) 상에는 제1 전극(111) 및 제2 전극(113)이 배치될 수 있다. 제1 전극(111) 및 제2 전극(113)은 다양한 형태를 가질 수 있는데, 예를 들면 아일랜드 형태로 패터닝되어 형성될 수 있다. 제1 전극(111) 및 제2 전극(113)은 상호 이격된 위치에 형성되며, 동일한 층에 형성될 수 있다. 제1 전극(111) 및 제2 전극(113)은 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다. 제1 전극(111) 및 제2 전극(113) 사이의 평탄화층(105)에는 리세스(RC)가 형성될 수 있다. The first electrode 111 and the second electrode 113 may be disposed on the planarization layer 105 in the opening OP formed in the bank layer 205. [ The first electrode 111 and the second electrode 113 may have various shapes, for example, patterned in an island shape. The first electrode 111 and the second electrode 113 are formed at mutually spaced locations and may be formed on the same layer. The first electrode 111 and the second electrode 113 may have irregularities on the surface, as shown in part (X) of Fig. A recess (RC) may be formed in the planarization layer 105 between the first electrode 111 and the second electrode 113.

발광 다이오드(200)는 적색, 녹색 또는 청색의 빛을 방출하며, 형광 물질을 이용하거나 색을 조합함으로써 백색광도 구현이 가능하다. 발광 다이오드(200)는 제1 반도체층(231), 제2 반도체층(232) 및 이들 사이의 중간층(233)을 포함할 수 있다. The light emitting diode 200 emits red, green, or blue light, and white light can be realized by using a fluorescent material or by combining colors. The light emitting diode 200 may include a first semiconductor layer 231, a second semiconductor layer 232, and an intermediate layer 233 therebetween.

제1 반도체층(231)은 예를 들어, p형 반도체층으로 구현될 수 있다. p형 반도체층은 In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.The first semiconductor layer 231 may be implemented, for example, as a p-type semiconductor layer. The p-type semiconductor layer is a semiconductor material having a composition formula of In _x Al _y Ga ₁ _-x- _y N (0? x? 1, 0? y? 1, 0? x + y? 1) , AlGaN, InGaN, InN, InAlGaN, AlInN and the like, and a p-type dopant such as Mg, Zn, Ca, Sr, or Ba can be doped.

제2 반도체층(232)은 예를 들어, n형 반도체층을 포함하여 형성될 수 있다. n형 반도체층은 In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The second semiconductor layer 232 may be formed, for example, by including an n-type semiconductor layer. The n-type semiconductor layer may be a semiconductor material having a composition formula of In _x Al _y Ga ₁ _-x- _y N (0? x? 1, 0? y? 1, 0? x + y? 1) , AlGaN, InGaN, InN, InAlGaN, AlInN and the like, and n-type dopants such as Si, Ge, and Sn can be doped.

다만, 본 발명은 이에 한하지 않으며, 제1 반도체층(231)이 n형 반도체층을 포함하고, 제2 반도체층(232)이 p형 반도체층을 포함할 수도 있다.However, the present invention is not limited to this, and the first semiconductor layer 231 may include an n-type semiconductor layer, and the second semiconductor layer 232 may include a p-type semiconductor layer.

중간층(233)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 중간층(233)은 예를 들어, In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW: Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. The intermediate layer 233 is a region where electrons and holes are recombined. As the electrons and the holes are recombined, the intermediate layer 233 transitions to a low energy level and can generate light having a wavelength corresponding thereto. The intermediate layer 233 includes a semiconductor material having a composition formula of, for example, In _x Al _y Ga ₁ _-x- _y N (0? X? 1, 0? _Y? 1, 0? _X + y? And may be formed of a single quantum well structure or a multi quantum well (MQW) structure. It may also include a quantum wire structure or a quantum dot structure.

제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다.A first electrode pad 235 may be formed on the first semiconductor layer 231 and a second electrode pad 238 may be formed on the second semiconductor layer 232. The first electrode pad 235 and the second electrode pad 238 may be arranged to face in the same direction.

이를 위해, 제1 반도체층(231)과 중간층(233)의 일부가 제거되어 제2 반도체층(232)의 일부가 노출되며, 제2 전극패드(238)는 노출된 제2 반도체층(232) 상에 형성될 수 있다. 즉, 제2 반도체층(232)의 면적이 제1 반도체층(231) 및 중간층(233)의 면적보다 크고, 제2 전극패드(238)는 제1 반도체층(231)과 중간층(233)의 외부로 돌출된 제2 반도체층(232) 상에 배치될 수 있다. 제1 전극패드(235) 및 제2 전극패드(238)는 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다. The first semiconductor layer 231 and the intermediate layer 233 are partially removed to expose a portion of the second semiconductor layer 232 and the second electrode pad 238 is exposed to the exposed second semiconductor layer 232, Lt; / RTI > That is, the area of the second semiconductor layer 232 is larger than the area of the first semiconductor layer 231 and the intermediate layer 233, and the second electrode pad 238 is larger than the area of the first semiconductor layer 231 and the intermediate layer 233 And may be disposed on the second semiconductor layer 232 protruding outward. The first electrode pad 235 and the second electrode pad 238 may have irregularities on the surface, as shown in part (X) of FIG.

제1 전극패드(235)는 기판(101) 상의 제1 전극(111)과 접촉하고, 제2 전극패드(238)는 기판(101) 상의 제2 전극(113)과 접촉할 수 있다. 이때, 제1 전극(111) 및 제2 전극(113)과, 제1 전극패드(235) 및 제2 전극패드(238)의 표면 요철에 의해 제1 전극(111)과 제1 전극패드(235)의 접촉 면적 및 제2 전극(113)과 제2 전극패드(238)의 접촉 면적을 향상시킬 수 있다. The first electrode pad 235 may be in contact with the first electrode 111 on the substrate 101 and the second electrode pad 238 may be in contact with the second electrode 113 on the substrate 101. [ The first electrode 111 and the second electrode 113 are electrically connected to the first electrode 111 and the first electrode pad 235 by the surface irregularities of the first electrode pad 235 and the second electrode pad 238. [ And the contact area between the second electrode 113 and the second electrode pad 238 can be improved.

제1 전극(111)과 제1 전극패드(235)의 접촉 및 제2 전극(113)과 제2 전극패드(238)의 접촉은 직접 접촉 또는 도전성 점착제에 의해 접촉할 수 있다. 도전성 점착제는 도전볼(CB)을 포함할 수 있다. 이때 도전볼(CB)에 의한 제1 전극(111)과 제2 전극(113)의 쇼트 방지를 위해 리세스(RC)의 깊이(T1)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. 그리고, 도전볼(CB)을 기판(101)의 전면에 도포하는 경우, 이웃하는 화소들의 발광 다이오드(200)들 간의 쇼트 방지를 위해 뱅크층(205)의 두께(T2)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. The contact between the first electrode 111 and the first electrode pad 235 and the contact between the second electrode 113 and the second electrode pad 238 can be made by direct contact or by a conductive adhesive. The conductive adhesive may include conductive balls CB. The depth T1 of the recess RC may be larger than the long diameter of the conductive ball CB in order to prevent shorting between the first electrode 111 and the second electrode 113 due to the conductive ball CB have. When the conductive ball CB is applied to the entire surface of the substrate 101, the thickness T2 of the bank layer 205 is set to be smaller than the thickness of the conductive ball CB for preventing a short circuit between the light emitting diodes 200 of neighboring pixels. Can be formed to be larger than the long diameter of.

제1 전극패드(235) 및 제2 전극패드(238)는 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. The first electrode pad 235 and the second electrode pad 238 may include at least one of Cu, Ni, Zn, and Si.

한편, 도 3에 도시된 바와 같이, 표시장치(100)는 기판(101)과 평탄화층(105) 사이에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함할 수 있다. 3, the display device 100 may further include a thin film transistor (TFT) which is electrically connected to the light emitting diode 200 between the substrate 101 and the planarization layer 105.

기판(101) 상에는 버퍼층(102)이 배치될 수 있다. 일 실시예에서, 버퍼층(102)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 버퍼층(102) 상에 박막 트랜지스터(TFT)가 형성될 수 있다. A buffer layer 102 may be disposed on the substrate 101. In one embodiment, the buffer layer 102 may be formed of a multilayer or a single layer of a film made of an inorganic material such as silicon oxide and / or silicon nitride. A thin film transistor (TFT) may be formed on the buffer layer 102.

박막 트랜지스터(TFT)는 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)을 포함할 수 있다. The thin film transistor TFT may include an active layer 107, a gate electrode 108, a source electrode 109a, and a drain electrode 109b.

이하에서는 박막 트랜지스터(TFT)가 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)이 순차적으로 형성된 탑 게이트 타입(top gate type)인 경우를 설명한다. 그러나 본 실시예는 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(TFT)가 채용될 수 있다.A case in which a thin film transistor (TFT) is a top gate type in which an active layer 107, a gate electrode 108, a source electrode 109a, and a drain electrode 109b are sequentially formed will be described. However, the present embodiment is not limited thereto, and various types of thin film transistors (TFT) such as a bottom gate type may be employed.

활성층(107)은 반도체 물질, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 실시예는 이에 한정되지 않고 활성층(107)은 다양한 물질을 함유할 수 있다. 선택적 실시예로서 활성층(107)은 유기 반도체 물질, 산화물 반도체 물질 등을 함유할 수 있다. The active layer 107 may include a semiconductor material such as amorphous silicon or poly crystalline silicon. However, the present embodiment is not limited thereto, and the active layer 107 may contain various materials. As an alternative embodiment, the active layer 107 may contain an organic semiconductor material, an oxide semiconductor material, or the like.

게이트 절연막(103)은 활성층(107) 상에 형성된다. 게이트 절연막(103)은 활성층(107)과 게이트 전극(108)을 절연하는 역할을 한다. 게이트 절연막(103)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. A gate insulating film 103 is formed on the active layer 107. The gate insulating film 103 serves to insulate the active layer 107 from the gate electrode 108. The gate insulating film 103 may be formed of a multilayer or a single layer of a film made of an inorganic material such as silicon oxide and / or silicon nitride.

게이트 전극(108)은 게이트 절연막(103)의 상부에 형성된다. 게이트 전극(108)은 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결될 수 있다. 게이트 전극(108)은 저저항 금속 물질로 이루어질 수 있다. 게이트 전극(108)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.A gate electrode 108 is formed on the gate insulating film 103. The gate electrode 108 may be connected to a gate line (not shown) for applying an on / off signal to the thin film transistor TFT. The gate electrode 108 may be made of a low resistance metal material. The gate electrode 108 may be formed of a metal such as aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), or the like in consideration of adhesion with the adjacent layer, surface flatness of the layer to be laminated, (Au), Ni, Ni, Ir, Cr, Li, Ca, Mo, Ti, , Copper (Cu), or the like.

게이트 전극(108) 상에는 층간 절연막(104)이 형성된다. 층간 절연막(104)은 소스 전극(109a) 및 드레인 전극(109b)과 게이트 전극(108)을 절연한다. 층간 절연막(104)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO₂), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.An interlayer insulating film 104 is formed on the gate electrode 108. The interlayer insulating film 104 isolates the source electrode 109a and the drain electrode 109b from the gate electrode 108. [ The interlayer insulating film 104 may be formed of a multilayer or single layer film made of an inorganic material. For example, an inorganic material may be a metal oxide or a metal nitride, specifically, an inorganic material is silicon oxide (SiO _2), silicon nitride (SiNx), silicon oxynitride (SiON), aluminum oxide (Al ₂ O _3), titanium oxide ( TiO ₂ ), tantalum oxide (Ta ₂ O ₅ ), hafnium oxide (HfO ₂ ), or zinc oxide (ZrO ₂ ).

층간 절연막(104) 상에 소스 전극(109a) 및 드레인 전극(109b)이 형성된다. 소스 전극(109a) 및 드레인 전극(109b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 소스 전극(109a) 및 드레인 전극(109b)은 활성층(107)의 소스 영역 및 드레인 영역과 각각 접촉하도록 형성된다.A source electrode 109a and a drain electrode 109b are formed on the interlayer insulating film 104. [ The source electrode 109a and the drain electrode 109b may be formed of a metal such as aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ), Iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten . The source electrode 109a and the drain electrode 109b are formed so as to be in contact with the source region and the drain region of the active layer 107, respectively.

평탄화층(105)은 박막 트랜지스터(TFT) 상에 형성된다. 평탄화층(105)은 박막 트랜지스터(TFT)를 덮도록 형성되어, 박막 트랜지스터(TFT)로부터 비롯된 단차를 해소하고 상면을 평탄하게 할 수 있다. The planarizing layer 105 is formed on the thin film transistor TFT. The planarization layer 105 is formed so as to cover the thin film transistor (TFT), so that a step caused by the thin film transistor (TFT) can be eliminated and the top surface can be flattened.

평탄화층(105) 상의 제1 전극(111)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(111)은 평탄화층(105)에 형성된 비아홀을 통하여 드레인 전극(109b)과 전기적으로 연결될 수 있다. The first electrode 111 on the planarization layer 105 may be electrically connected to the thin film transistor TFT. Specifically, the first electrode 111 may be electrically connected to the drain electrode 109b through a via hole formed in the planarization layer 105.

도 4a 내지 도 4e는 도 3에 도시된 표시장치의 제조 공정을 도시한 단면도이다. 도 4a 내지 도 4e는 박막 트랜지스터(TFT)를 제조하는 공정을 제외하고 도 2에 도시된 표시장치의 제조 공정에도 동일하게 적용할 수 있다. 4A to 4E are cross-sectional views showing a manufacturing process of the display device shown in FIG. 4A to 4E are applicable to the manufacturing process of the display device shown in FIG. 2 except for the process of manufacturing the thin film transistor (TFT).

도 4a를 참조하면, 박막 트랜지스터(TFT)가 형성된 기판(101) 상에 평탄화층(105)이 형성될 수 있다. Referring to FIG. 4A, a planarization layer 105 may be formed on a substrate 101 on which a thin film transistor (TFT) is formed.

평탄화층(105)은 박막 트랜지스터(TFT)를 덮고, 박막 트랜지스터(TFT)의 소스 전극(109a) 또는 드레인 전극(109b)(도 4a의 실시예에서는 드레인 전극(109b))의 일부를 노출하는 비아홀(H)을 구비할 수 있다. 평탄화층(105)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 평탄화층(105)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다. The planarization layer 105 covers the thin film transistor TFT and exposes a portion of the source electrode 109a or the drain electrode 109b (the drain electrode 109b in the embodiment of FIG. 4A) of the thin film transistor TFT, (H). The planarization layer 105 may be formed of a single layer or a multi-layered film made of an organic material. The organic material may be a general general purpose polymer such as polymethylmethacrylate (PMMA) or Polystylene (PS), a polymer derivative having a phenol group, an acrylic polymer, an imide polymer, an arylether polymer, an amide polymer, a fluorine polymer, Polymers, vinyl alcohol polymers, blends thereof, and the like. In addition, the planarization layer 105 may be formed of a composite laminate of an inorganic insulating film and an organic insulating film.

도 4b를 참조하면, 평탄화층(105) 상에 제1 전극(111) 및 제2 전극(113)을 형성할 수 있다. Referring to FIG. 4B, the first electrode 111 and the second electrode 113 may be formed on the planarization layer 105.

제1 전극(111) 및 제2 전극(113)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다. 제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층으로 형성될 수도 있다. The first electrode 111 and the second electrode 113 may include at least one of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, have. The first electrode 111 and the second electrode 113 may be formed of the same conductive layer or may be formed of different conductive layers.

제1 전극(111)은 비아홀(H)을 통해 박막 트랜지스터(TFT)와 연결될 수 있다. The first electrode 111 may be connected to the thin film transistor TFT via a via hole H.

제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층을 각각 패터닝하여 형성될 수도 있다. The first electrode 111 and the second electrode 113 may be formed of the same conductive layer or may be formed by patterning different conductive layers, respectively.

도 4c를 참조하면, 제1 전극(111)과 제2 전극(113)이 형성된 기판(101) 상에 뱅크층(205)을 형성할 수 있다. Referring to FIG. 4C, the bank layer 205 may be formed on the substrate 101 having the first electrode 111 and the second electrode 113 formed thereon.

뱅크층(205)은 화소(화소 영역) 단위로 제1 전극(111)과 제2 전극(113)의 적어도 일부가 노출되도록 아일랜드 형태로 패터닝되어 개구(OP)를 구비할 수 있다. 뱅크층(205)의 두께(T2)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다. 도 4c에서는 뱅크층(205)이 제1 전극(111)의 일부 가장자리와 제2 전극(113)의 일부 가장자리를 덮고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 뱅크층(205)은 제1 전극(111)과 제2 전극(113)의 가장자리를 덮지 않고 전부 노출시킬 수 있다. The bank layer 205 may be patterned in an island shape so that at least a part of the first electrode 111 and the second electrode 113 are exposed in units of pixels (pixel regions) to have an opening OP. The thickness T2 of the bank layer 205 is formed to be larger than the long diameter of the conductive balls to be subsequently coated. 4C, the bank layer 205 covers a part of the edge of the first electrode 111 and a part of the edge of the second electrode 113, but the embodiment of the present invention is not limited thereto. For example, the bank layer 205 can be entirely exposed without covering the edges of the first electrode 111 and the second electrode 113.

그리고 뱅크층(205)의 패터닝 시에 제1 전극(111)과 제2 전극(113) 사이의 평탄화층(105)도 패터닝되어 평탄화층(105)에 리세스(RC)가 형성될 수 있다. 리세스(RC) 형성에 의해 공정 중에 잔류하는 제1 전극(111)과 제2 전극(113) 사이의 이물질을 제거할 수 있어, 제1 전극(111)과 제2 전극(113) 간의 쇼트를 방지할 수 있다. 리세스(RC)의 깊이(T1)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다. The planarization layer 105 between the first electrode 111 and the second electrode 113 may also be patterned to form a recess RC in the planarization layer 105 when the bank layer 205 is patterned. Foreign matter between the first electrode 111 and the second electrode 113 remaining in the process can be removed by the formation of the recess RC so that a short circuit between the first electrode 111 and the second electrode 113 can be prevented . The depth T1 of the recess RC is formed to be larger than the long diameter of the conductive ball to be subsequently coated.

도 4d를 참조하면, 제1 전극(111) 및 제2 전극(113) 상으로 등방 또는 비등방 전도성 점착제를 도포할 수 있다. 점착제는 도전볼(CB)을 포함할 수 있다. 도전볼(CB)은 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. 리세스(RC)의 깊이(T1)는 도전볼(CB)의 장지름보다 크게 형성되어 있으므로, 도전볼(CB)에 의해 제1 전극(111)과 제2 전극(113) 사이의 도전볼 뭉침에 의한 쇼트 발생 염려가 없다. 점착제는 개구(OP) 내로만 한정되게 도포될 수도 있고, 기판(101) 전면에 도포될 수도 있다. Referring to FIG. 4D, an isotropic or anisotropic conductive adhesive can be applied to the first electrode 111 and the second electrode 113. The pressure-sensitive adhesive may include a conductive ball CB. The conductive balls CB may include at least one of Cu, Ni, Zn, and Si. The depth T1 of the recess RC is formed to be larger than the long diameter of the conductive ball CB so that the conductive ball CB between the first electrode 111 and the second electrode 113, There is no possibility of occurrence of a short circuit due to a short circuit. The pressure sensitive adhesive may be applied only to the opening OP, or may be applied to the entire surface of the substrate 101. [

도 4e를 참조하면, 점착제가 도포된 기판(101) 상에 발광 다이오드(200)를 실장할 수 있다. 트랜스퍼는 베이스 기판 상의 발광 다이오드(200)를 픽업하여 개구(OP) 내로 발광 다이오드(200)를 이송함으로써 발광 다이오드(200)를 기판(101)으로 실장할 수 있다. Referring to FIG. 4E, the light emitting diode 200 can be mounted on the substrate 101 coated with a pressure-sensitive adhesive. The transfer can mount the light emitting diode 200 on the substrate 101 by picking up the light emitting diode 200 on the base substrate and transferring the light emitting diode 200 into the opening OP.

발광 다이오드(200)의 제1 전극패드(235) 및 제2 전극패드(238) 각각이 제1 전극(111) 및 제2 전극(113)과 전기적으로 연결될 수 있다. 제1 전극패드(235)와 제1 전극(111) 사이 및 제2 전극패드(238)와 제2 전극(113) 사이에는 오믹 컨택(ohmic contact)이 이루어질 수 있다. The first electrode pad 235 and the second electrode pad 238 of the light emitting diode 200 may be electrically connected to the first electrode 111 and the second electrode 113, respectively. An ohmic contact may be formed between the first electrode pad 235 and the first electrode 111 and between the second electrode pad 238 and the second electrode 113.

발광 다이오드(200)가 실장된 후 열처리가 수행될 수 있다. 열처리는 대략 400 내지 500 ℃ 사이에서 수행될 수 있다. 이 경우 뱅크층(205)은 무기 물질로 형성될 수 있다. After the light emitting diode 200 is mounted, heat treatment may be performed. The heat treatment may be performed at approximately 400 to 500 ° C. In this case, the bank layer 205 may be formed of an inorganic material.

도시되지 않았으나, 개구(OP) 내의 발광 다이오드(200) 주변에 패시베이션층이 더 형성될 수 있다. 그리고, 발광 다이오드(200)를 산소 및 수분으로부터 차단시키기 위하여 별도의 봉지부를 설치할 수 있다. 이때, 봉지부는 기판(101)과 동일 또는 유사한 재질로 형성되는 봉지기판 또는 유기층 및 무기층 중 적어도 하나를 포함하는 박막 필름을 포함할 수 있다. Although not shown, a passivation layer may further be formed around the light emitting diode 200 in the opening OP. In order to shield the light emitting diode 200 from oxygen and moisture, a separate sealing part may be provided. At this time, the sealing portion may include a sealing substrate formed of the same or similar material as the substrate 101, or a thin film including at least one of an organic layer and an inorganic layer.

도 5 및 도 6은 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다. 도 6에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 5의 실시예와 상이하고, 그 외 구성요소는 도 5의 실시예와 동일하다. 이하에서는 도 2 및 도 3과 중복하는 내용의 상세한 설명은 생략한다. 5 and 6 are cross-sectional views schematically showing another example of a cross section taken along line A-A 'of the display device of FIG. The embodiment shown in Fig. 6 differs from the embodiment of Fig. 5 in that it further includes a thin film transistor (TFT) electrically connected to the light emitting diode 200 on the substrate 101, Is the same as the embodiment of Fig. Hereinafter, the detailed description of the contents overlapping with those of FIG. 2 and FIG. 3 will be omitted.

도 5 및 도 6을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드(200)를 포함할 수 있다. 5 and 6, the display device 100 may include a substrate 101 and a light-emitting diode 200 on the substrate 101. The light-

기판(101) 상에는 제2 평탄화층(105b)이 배치될 수 있다. 제2 평탄화층(105b)은 제1 개구(OP1)를 구비하고, 제1 개구(OP1) 내에 제2 전극(113)이 배치될 수 있다. 제1 개구(OP1)에 인접하여 제2 평탄화층(105b) 상에 제1 전극(111)이 배치될 수 있다. 즉, 제1 전극(111)과 제2 전극(113)은 서로 다른 층에 배치될 수 있다. 일 실시예로서, 제1 전극(111) 및 제2 전극(113)은 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다. A second planarization layer 105b may be disposed on the substrate 101. [ The second planarization layer 105b may have a first opening OP1 and the second electrode 113 may be disposed in the first opening OP1. The first electrode 111 may be disposed on the second planarization layer 105b adjacent to the first opening OP1. That is, the first electrode 111 and the second electrode 113 may be disposed on different layers. In one embodiment, the first electrode 111 and the second electrode 113 may have irregularities on the surface, as shown in part (X) of Fig.

제2 평탄화층(105b) 상에는 발광 다이오드(200)를 둘러싸는 뱅크층(205)이 배치될 수 있다. 뱅크층(205)은 제2 평탄화층(105b) 상에 배치되어 화소 영역을 정의할 수 있다. 뱅크층(205)은 발광 다이오드(200)가 배치되는 공간인 제2 개구(OP2)를 구비할 수 있다. 제2 개구(OP2)는 제1 전극(111), 제1 개구(OP1) 및 제1 개구(OP1) 내의 제2 전극(113)을 노출시킬 수 있다. A bank layer 205 surrounding the light emitting diode 200 may be disposed on the second planarizing layer 105b. The bank layer 205 may be disposed on the second planarization layer 105b to define a pixel region. The bank layer 205 may have a second opening OP2, which is a space in which the light emitting diode 200 is disposed. The second opening OP2 may expose the first electrode 111, the first opening OP1 and the second electrode 113 in the first opening OP1.

제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다. 일 실시예에서, 제1 전극패드(235) 및 제2 전극패드(238)는 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다. A first electrode pad 235 may be formed on the first semiconductor layer 231 and a second electrode pad 238 may be formed on the second semiconductor layer 232. The first electrode pad 235 and the second electrode pad 238 may be arranged to face in the same direction. In one embodiment, the first electrode pad 235 and the second electrode pad 238 may have irregularities on the surface, as shown in part (X) of Fig.

제1 반도체층(231)은 기판(101) 상의 제1 전극(111)과 접촉하고, 제2 반도체층(232)은 기판(101) 상의 제2 전극(113)과 접촉할 수 있다. 이때, 제1 전극(111) 및 제2 전극(113)과, 제1 전극패드(235) 및 제2 전극패드(238)의 표면 요철에 의해 제1 전극(111)과 제1 전극패드(235)의 접촉 면적 및 제2 전극(113)과 제2 전극패드(238)의 접촉 면적을 향상시킬 수 있다. The first semiconductor layer 231 may be in contact with the first electrode 111 on the substrate 101 and the second semiconductor layer 232 may be in contact with the second electrode 113 on the substrate 101. [ The first electrode 111 and the second electrode 113 are electrically connected to the first electrode 111 and the first electrode pad 235 by the surface irregularities of the first electrode pad 235 and the second electrode pad 238. [ And the contact area between the second electrode 113 and the second electrode pad 238 can be improved.

상부층에 배치된 제1 전극(111)과 접촉하는 제1 전극패드(235)의 길이(t1)는 하부층에 배치된 제2 전극(113)과 접촉하는 제2 전극패드(238)의 길이(t2)보다 짧을 수 있다. 제2 전극패드(238)의 길이(t2)와 제1 전극패드(235)의 길이(t1)의 차이(t2-t1)는 절연층(110)의 두께(T3) 이상(t2-t1≥T3)일 수 있다. The length t1 of the first electrode pad 235 contacting the first electrode 111 disposed on the upper layer is equal to the length t2 of the second electrode pad 238 contacting the second electrode 113 disposed on the lower layer, ). The difference t2-t1 between the length t2 of the second electrode pad 238 and the length t1 of the first electrode pad 235 is greater than or equal to the thickness T3 of the insulating layer 110 ).

제1 전극(111)과 제1 전극패드(235)의 접촉 및 제2 전극(113)과 제2 전극패드(238)의 접촉은 직접 접촉 또는 도전성 점착제에 의해 접촉할 수 있다. 도전성 점착제는 도전볼(CB, 도 2)을 포함할 수 있다. 이때 도전볼(CB)에 의한 제1 전극(111)과 제2 전극(113)의 쇼트 방지를 위해 절연층(110)의 두께(T3) 및 제2 전극패드(238)의 길이(t2)와 제1 전극패드(235)의 길이(t1)의 차이(t2-t1)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. 그리고, 도전볼(CB)을 기판(101)의 전면에 도포하는 경우, 이웃하는 화소들의 발광 다이오드(200)들 간의 쇼트 방지를 위해 뱅크층(205)의 두께(T2)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. The contact between the first electrode 111 and the first electrode pad 235 and the contact between the second electrode 113 and the second electrode pad 238 can be made by direct contact or by a conductive adhesive. The conductive pressure-sensitive adhesive may include the conductive balls CB (FIG. 2). The thickness T3 of the insulating layer 110 and the length t2 of the second electrode pad 238 and the thickness t2 of the first electrode 111 and the second electrode 113 are set so as to prevent short- The difference t2-t1 of the length t1 of the first electrode pad 235 may be larger than the long diameter of the conductive balls CB. When the conductive ball CB is applied to the entire surface of the substrate 101, the thickness T2 of the bank layer 205 is set to be smaller than the thickness of the conductive ball CB for preventing a short circuit between the light emitting diodes 200 of neighboring pixels. Can be formed to be larger than the long diameter of.

도 5의 실시예에서, 제2 전극(113)은 기판(101)과 직접 접촉할 수 있다. In the embodiment of FIG. 5, the second electrode 113 may be in direct contact with the substrate 101.

한편, 도 6에 도시된 바와 같이, 표시장치(100)는 기판(101)과 제2 평탄화층(105b) 사이에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함할 수 있다. 6, the display device 100 may further include a thin film transistor (TFT) electrically connected to the light emitting diode 200 between the substrate 101 and the second planarization layer 105b have.

기판(101) 상에는 버퍼층(102)이 배치될 수 있다. A buffer layer 102 may be disposed on the substrate 101.

버퍼층(102) 상에 박막 트랜지스터(TFT)가 형성될 수 있다. 박막 트랜지스터(TFT)는 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)을 포함할 수 있다. 게이트 절연막(103)은 활성층(107)과 게이트 전극(108) 사이에 배치될 수 있다. 층간 절연막(104)은 게이트 전극(108)과 소스 전극(109a) 및 드레인 전극(109b) 사이에 배치될 수 있다. A thin film transistor (TFT) may be formed on the buffer layer 102. The thin film transistor TFT may include an active layer 107, a gate electrode 108, a source electrode 109a, and a drain electrode 109b. The gate insulating film 103 may be disposed between the active layer 107 and the gate electrode 108. The interlayer insulating film 104 may be disposed between the gate electrode 108 and the source electrode 109a and the drain electrode 109b.

박막 트랜지스터(TFT) 상에 제1 평탄화층(105a)이 배치될 수 있다. 제1 평탄화층(105a) 상에는 제1 개구(OP1)를 갖는 제2 평탄화층(105b)이 배치되고, 제1 개구(OP1) 내에 제2 전극(113)이 배치될 수 있다. 도 6의 실시예에서, 제2 전극(113)은 제1 평탄화층(105a)과 직접 접촉할 수 있다. The first planarization layer 105a may be disposed on the thin film transistor TFT. A second planarization layer 105b having a first opening OP1 may be disposed on the first planarization layer 105a and a second electrode 113 may be disposed in the first opening OP1. In the embodiment of FIG. 6, the second electrode 113 may be in direct contact with the first planarization layer 105a.

제2 평탄화층(105b) 상의 제1 전극(111)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(111)은 제1 평탄화층(105a)과 제2 평탄화층(105b)에 형성된 비아홀을 통하여 드레인 전극(109b)과 전기적으로 연결될 수 있다. The first electrode 111 on the second planarization layer 105b may be electrically connected to the thin film transistor TFT. Specifically, the first electrode 111 may be electrically connected to the drain electrode 109b through a via hole formed in the first planarization layer 105a and the second planarization layer 105b.

도 7a 내지 도 7e는 도 6에 도시된 표시장치의 제조 공정을 도시한 단면도이다. 도 7a 내지 도 7e는 박막 트랜지스터(TFT)를 제조하는 공정을 제외하여 도 5에 도시된 표시장치의 제조 공정에도 동일하게 적용할 수 있다. 7A to 7E are cross-sectional views showing a manufacturing process of the display device shown in Fig. 7A to 7E can be applied to the manufacturing process of the display device shown in FIG. 5, except for the process of manufacturing the thin film transistor (TFT).

도 7a를 참조하면, 박막 트랜지스터(TFT)가 형성된 기판(101) 상에 박막 트랜지스터(TFT)를 덮는 제1 평탄화층(105a) 및 제1 평탄화층(105a) 상의 제2 전극(113)을 형성할 수 있다. 7A, a first planarization layer 105a covering a thin film transistor (TFT) and a second electrode 113 on a first planarization layer 105a are formed on a substrate 101 on which a thin film transistor (TFT) is formed can do.

제1 평탄화층(105a)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 제1 절연층은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다. The first planarization layer 105a may be formed of a single layer or a multi-layered film made of an organic material. The organic material may be a general general purpose polymer such as polymethylmethacrylate (PMMA) or Polystylene (PS), a polymer derivative having a phenol group, an acrylic polymer, an imide polymer, an arylether polymer, an amide polymer, a fluorine polymer, Polymers, vinyl alcohol polymers, blends thereof, and the like. Further, the first insulating layer may be formed of a composite laminate of an inorganic insulating film and an organic insulating film.

제2 전극(113)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다. The second electrode 113 may include at least one of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn,

도 7b를 참조하면, 제1 평탄화층(105a) 및 제2 전극(113)이 형성된 기판(101) 상부에 제2 평탄화층(105b)을 형성할 수 있다. Referring to FIG. 7B, a second planarization layer 105b may be formed on the substrate 101 on which the first planarization layer 105a and the second electrode 113 are formed.

제1 평탄화층(105a) 및 제2 평탄화층(105b)을 패터닝하여 박막 트랜지스터(TFT)의 소스 전극(109a) 또는 드레인 전극(109b)(도 7b의 실시예에서는 드레인 전극(109b))의 일부를 노출하는 비아홀(H)을 형성할 수 있다. The first planarization layer 105a and the second planarization layer 105b are patterned to form a part of the source electrode 109a or the drain electrode 109b (the drain electrode 109b in the embodiment of FIG. 7B) of the thin film transistor The via hole H exposing the via hole H can be formed.

도 7c를 참조하면, 제2 평탄화층(105b) 상에 제1 전극(111)을 형성할 수 있다. 제1 전극(111)은 제2 전극(113)과 유사하게, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다. Referring to FIG. 7C, the first electrode 111 may be formed on the second planarization layer 105b. The first electrode 111 may include at least one of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si, .

제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층으로 형성될 수도 있다. The first electrode 111 and the second electrode 113 may be formed of the same conductive layer or may be formed of different conductive layers.

도 7d를 참조하면, 제1 전극(111)과 제2 전극(113)이 형성된 기판(101) 상에 뱅크층(205)을 형성할 수 있다. Referring to FIG. 7D, a bank layer 205 may be formed on a substrate 101 having a first electrode 111 and a second electrode 113 formed thereon.

뱅크층(205)은 화소 단위로 제1 전극(111)과 제2 전극(113)의 적어도 일부가 노출되도록 아일랜드 형태로 패터닝되어 제2 개구(OP2)를 구비할 수 있다. 그리고, 뱅크층(205)의 패터닝시에 제2 전극(113)의 위치에 대응하는 영역의 제2 평탄화층(105b)이 패터닝되어 제1 개구(OP1)를 형성할 수 있다. 제1 개구(OP1)는 제2 전극(113)을 전부 노출시킬 수 있다. The bank layer 205 may have a second opening OP2 patterned in an island shape so that at least a part of the first electrode 111 and the second electrode 113 are exposed on a pixel basis. At the time of patterning the bank layer 205, the second planarization layer 105b in the region corresponding to the position of the second electrode 113 is patterned to form the first opening OP1. The first opening OP1 can completely expose the second electrode 113. [

뱅크층(205)의 두께(T2)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다. 도 7d에서는 뱅크층(205)이 제1 전극(111)의 일부 가장자리를 덮고 있으나, 본 발명의 실시예는 이에 한정되지 않고, 뱅크층(205)은 제1 전극(111)의 가장자리를 덮지 않고 전부 노출시킬 수 있다. The thickness T2 of the bank layer 205 is formed to be larger than the long diameter of the conductive balls to be subsequently coated. 7D, the bank layer 205 covers a part of the edge of the first electrode 111, but the embodiment of the present invention is not limited to this. The bank layer 205 does not cover the edge of the first electrode 111 All can be exposed.

이어서, 제1 전극(111) 및 제2 전극(113) 상으로 등방 또는 비등방 도전성 점착제를 도포할 수 있다. 도전성 점착제는 도전볼(CB)을 포함할 수 있다. 도전볼(CB)은 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. 제2 평탄화층(105b)의 두께(T3), 즉, 제1 개구(OP1)의 깊이는 도전볼(CB)의 장지름보다 크게 형성되어 있으므로, 도전볼(CB)에 의해 제1 전극(111)과 제2 전극(113) 사이의 도전볼 뭉침에 의한 쇼트 발생 염려가 없다. 점착제는 제2 개구(OP2) 내로만 한정되게 도포될 수도 있고, 기판(101) 전면에 도포될 수도 있다. Next, an isotropic or anisotropic conductive pressure-sensitive adhesive can be applied onto the first electrode 111 and the second electrode 113. The conductive adhesive may include conductive balls CB. The conductive balls CB may include at least one of Cu, Ni, Zn, and Si. Since the thickness T3 of the second planarization layer 105b or the depth of the first opening OP1 is larger than the long diameter of the conductive balls CB, ) And the second electrode 113 due to agglomeration of the conductive ball. The pressure sensitive adhesive may be applied only in the second opening OP2 or may be applied to the entire surface of the substrate 101. [

도 7e를 참조하면, 점착제가 도포된 기판(101) 상에 발광 다이오드(200)를 실장할 수 있다. 트랜스퍼는 베이스 기판 상의 발광 다이오드(200)를 픽업하여 제2 개구(OP2) 내로 발광 다이오드(200)를 이송함으로써 발광 다이오드(200)를 기판(101)으로 실장할 수 있다. 발광 다이오드(200)의 제1 전극패드(235) 및 제2 전극패드(238)의 길이는 상이할 수 있다. Referring to FIG. 7E, the light emitting diode 200 may be mounted on the substrate 101 to which the adhesive is applied. The transfer can mount the light emitting diode 200 on the substrate 101 by picking up the light emitting diode 200 on the base substrate and transferring the light emitting diode 200 into the second opening OP2. The lengths of the first electrode pad 235 and the second electrode pad 238 of the light emitting diode 200 may be different.

도시되지 않았으나, 제2 개구(OP2) 내의 발광 다이오드(200) 주변에 패시베이션층이 더 형성될 수 있다. 그리고, 발광 다이오드(200)를 산소 및 수분으로부터 차단시키기 위하여 별도의 봉지부를 설치할 수 있다. 이때, 봉지부는 기판(101)과 동일 또는 유사한 재질로 형성되는 봉지기판 또는 유기층 및 무기층 중 적어도 하나를 포함하는 박막 필름을 포함할 수 있다. Although not shown, a passivation layer may further be formed around the light emitting diode 200 in the second opening OP2. In order to shield the light emitting diode 200 from oxygen and moisture, a separate sealing part may be provided. At this time, the sealing portion may include a sealing substrate formed of the same or similar material as the substrate 101, or a thin film including at least one of an organic layer and an inorganic layer.

도 8 및 도 9는 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다. 도 9에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 8의 실시예와 상이하고, 그 외 구성요소는 도 8의 실시예와 동일하다. Figs. 8 and 9 are cross-sectional views schematically showing another example of a cross-section taken along line A-A 'of the display device of Fig. The embodiment shown in Fig. 9 differs from the embodiment of Fig. 8 in that it further includes a thin film transistor (TFT) electrically connected to the light emitting diode 200 on the substrate 101, Is the same as the embodiment of Fig.

도 8 및 도 9의 실시예 각각은 제2 평탄화층(105b)이 제2 전극(113)의 가장자리를 덮고, 제1 개구(OP1)가 제2 전극(113)의 일부만을 노출하는 점에서, 도 5 및 도 6에 도시된 실시예와 상이하고, 그 외 구성요소는 도 5 및 도 6에 도시된 실시예와 동일하다. Each of the embodiments of FIGS. 8 and 9 is different from the first embodiment in that the second planarization layer 105b covers the edge of the second electrode 113 and the first opening OP1 exposes only a portion of the second electrode 113. [ 5 and 6, and the other components are the same as the embodiment shown in Figs. 5 and 6. Fig.

도 7d에 도시된 바와 같이, 제1 평탄화층(105a) 및 제2 평탄화층(105b)의 식각 공정에서, 제2 전극(113)을 덮고 있는 제2 평탄화층(105b)의 과도 식각에 의해 식각액이 제2 전극(113)의 측면에 손상을 줄 수 있다. 7D, in the etching process of the first planarization layer 105a and the second planarization layer 105b, by etching the second planarization layer 105b covering the second electrode 113, It is possible to damage the side surface of the second electrode 113.

도 8 및 도 9의 실시예의 경우, 도 7d의 제1 평탄화층(105a) 및 제2 평탄화층(105b)의 식각 공정에서, 제2 평탄화층(105d)이 제2 전극(113)의 가장자리를 덮도록 잔존시킴으로써 제2 전극(113)의 측면 손상을 줄일 수 있다. 8 and 9, in the etching process of the first planarization layer 105a and the second planarization layer 105b of Fig. 7D, the second planarization layer 105d is formed by etching the edge of the second electrode 113 The side damage of the second electrode 113 can be reduced.

전술된 실시예들은 뱅크층(205)을 형성한 후, 발광 다이오드(200)를 실장하는 것으로 설명하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 전극(111) 및 제2 전극(113)을 형성한 후, 도전성 점착제를 도포하고, 발광 다이오드(200)를 제1 전극(111) 및 제2 전극(113)과 컨택하도록 실장한 후, 뱅크층(205)을 형성할 수도 있다. 이 경우, 발광 다이오드(200) 실장 후 및 뱅크층(205) 형성 전에 열처리가 수행될 수 있어, 뱅크층(205)을 유기 물질로 형성할 수 있다. In the above-described embodiments, the light emitting diode 200 is mounted after the bank layer 205 is formed, but the embodiment of the present invention is not limited thereto. For example, after the first electrode 111 and the second electrode 113 are formed, a conductive adhesive is applied to contact the light emitting diode 200 with the first electrode 111 and the second electrode 113 After mounting, the bank layer 205 may be formed. In this case, heat treatment may be performed after mounting the light emitting diode 200 and before forming the bank layer 205, so that the bank layer 205 can be formed of an organic material.

도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드의 다른 예를 도시한 단면도이다. 10A and 10B are cross-sectional views illustrating another example of a light emitting diode according to an embodiment of the present invention.

도 10a를 참조하면, 발광 다이오드(200')는 제1 반도체층(231), 제2 반도체층(232) 및 이들 사이의 중간층(233)을 포함할 수 있다. 제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 중간층(233)은 제2 반도체층(232)의 일 면 중 제1 영역에 배치되고, 제1 영역을 제외한 나머지 영역인 제2 영역에는 배치되지 않는다. 중간층(233) 상에 제1 반도체층(231)이 배치된다. 제1 반도체층(231) 상에 제1 전극패드(235)가 배치되고, 제2 반도체층(232)의 일 면 중 제2 영역에 제2 전극패드(238)가 배치된다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다.Referring to FIG. 10A, the light emitting diode 200 'may include a first semiconductor layer 231, a second semiconductor layer 232, and an intermediate layer 233 therebetween. A first electrode pad 235 may be formed on the first semiconductor layer 231 and a second electrode pad 238 may be formed on the second semiconductor layer 232. The intermediate layer 233 is disposed in the first region of one surface of the second semiconductor layer 232 and is not disposed in the second region that is the remaining region except for the first region. A first semiconductor layer 231 is disposed on the intermediate layer 233. The first electrode pad 235 is disposed on the first semiconductor layer 231 and the second electrode pad 238 is disposed on the second region of the one surface of the second semiconductor layer 232. The first electrode pad 235 and the second electrode pad 238 may be arranged to face in the same direction.

제1 전극패드(235)와 제2 전극패드(238) 사이에는 절연부재(300a)가 구비될 수 있다. 절연부재(300a)는 제2 반도체층(232)의 제2 영역에 제2 전극패드(238)와 이격 배치되고, 제2 반도체층(232)으로부터 멀어질수록 폭이 달라질 수 있다. 예를 들어, 절연부재(300a)는 제2 반도체층(232)으로부터 멀어질수록 폭이 좁아지며 단면이 V자형을 갖도록 형성될 수 있다. 절연부재(300a)는 제1 전극패드(235)와 제2 전극패드(238) 사이에 위치함으로써 제1 전극패드(235)와 제2 전극패드(238)가 제1 전극(111)과 제2 전극(113)에 각각 접촉시에 제1 전극패드(235)와 제2 전극패드(238) 사이 및/또는 제1 전극(111)과 제2 전극(113) 사이의 도전볼을 분리할 수 있어, 쇼트 방지 효과를 높일 수 있다. An insulating member 300a may be provided between the first electrode pad 235 and the second electrode pad 238. [ The insulating member 300a may be spaced apart from the second electrode pad 238 in the second region of the second semiconductor layer 232 and may have a different width from the second semiconductor layer 232. For example, the insulating member 300a may be formed so that its width becomes narrower as it is away from the second semiconductor layer 232 and its cross section has a V-shape. The insulating member 300a is positioned between the first electrode pad 235 and the second electrode pad 238 so that the first electrode pad 235 and the second electrode pad 238 are electrically connected to the first electrode 111 and the second electrode pad 238. [ The conductive balls between the first electrode pad 235 and the second electrode pad 238 and / or between the first electrode 111 and the second electrode 113 can be separated when the electrodes 113 are in contact with each other , It is possible to increase the effect of preventing the short circuit.

도 10b를 참조하면, 발광 다이오드(200")의 절연부재(300b)는 제1 반도체층(231)에 제1 전극패드(235)와 이격 배치되고, 제1 반도체층(231)으로부터 멀어질수록 폭이 달라질 수 있다. 예를 들어, 절연부재(300a)는 제2 반도체층(232)으로부터 멀어질수록 폭이 좁아지며 단면이 V자형을 갖도록 형성될 수 있다.Referring to FIG. 10B, the insulating member 300b of the light emitting diode 200 '' is disposed apart from the first electrode pad 235 on the first semiconductor layer 231, and further away from the first semiconductor layer 231 For example, the insulating member 300a may be formed to have a V-shape in cross-section and to have a smaller width as the distance from the second semiconductor layer 232 increases.

절연부재(300a, 300b) 외 구성요소는 전술된 발광 다이오드(200)와 동일하므로, 설명을 생략한다. The components other than the insulating members 300a and 300b are the same as those of the above-described light emitting diode 200, and thus description thereof will be omitted.

도 11은 도 10b의 발광 다이오드(200")가 도 3에 도시된 기판(101) 상에 실장된 예를 도시하고 있다. 발광 다이오드(200")의 절연부재(300b)가 리세스(RC)의 위치에 대응하게 위치할 수 있다. 절연부재(300b)가 제1 전극패드(235)와 제2 전극패드(238) 사이 및 제1 전극(111)과 제2 전극(113) 사이에 위치함으로써 제1 전극(111)과 제2 전극(113)의 쇼트를 방지할 수 있다. 11 shows an example in which the light emitting diode 200 "of Fig. 10B is mounted on the substrate 101 shown in Fig. 3. When the insulating member 300b of the light emitting diode 200" As shown in FIG. Since the insulating member 300b is positioned between the first electrode pad 235 and the second electrode pad 238 and between the first electrode 111 and the second electrode 113, It is possible to prevent a short circuit of the motor 113.

도 10a에 도시된 발광 다이오드(200') 및 도 10b에 도시된 발광 다이오드(200")는 전술된 실시예들의 발광 다이오드(200)의 다른 예로서 기판(101)으로 실장될 수 있다. The light emitting diode 200 'shown in Fig. 10A and the light emitting diode 200 "shown in Fig. 10B can be mounted on the substrate 101 as another example of the light emitting diode 200 of the above-described embodiments.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims

Board;
A first insulating layer having a recess on the substrate;
A first electrode and a second electrode provided on the first insulating layer with the recess therebetween; And
And a second insulating layer having an opening exposing at least a portion of the recess and the first electrode and the second electrode.

The method according to claim 1,
Wherein the first electrode and the second electrode have irregularities.

The method according to claim 1,
And a light emitting diode having a first electrode pad in contact with the first electrode and a second electrode pad in contact with the second electrode in the opening.

The method of claim 3,
Wherein the light emitting diode further comprises an insulating member between the first electrode pad and the second electrode pad.

The method of claim 3,
Wherein the first electrode, the first electrode pad, the second electrode, and the second electrode pad have irregular contact surfaces with each other.

The method of claim 3,
And a conductive ball between the first electrode and the first electrode pad and between the second electrode and the second electrode pad.

The method according to claim 6,
Wherein at least one of a pair of the first electrode and the second electrode, a pair of the first electrode pad and the second electrode pad, and the conductive ball include at least one of Cu, Ni, Zn, and Si. .

The method according to claim 6,
Wherein the depth of the recess is larger than the long diameter of the conductive ball,
And the thickness of the second insulating layer is larger than the long diameter of the conductive balls.

Board;
A first insulating layer on the substrate;
A first electrode on the first insulating layer;
A second insulating layer on the first insulating layer having a first opening exposing at least a portion of the first electrode;
A second electrode disposed adjacent to the first electrode on the second insulating layer; And
And a third insulating layer having a second opening exposing at least a portion of the first electrode and the second electrode.

10. The method of claim 9,
And the first opening of the second insulating layer exposes the entirety of the first electrode.

10. The method of claim 9,
Wherein the first electrode and the second electrode have irregularities.

10. The method of claim 9,
And a light emitting diode having a first electrode pad in contact with the first electrode and a second electrode pad in contact with the second electrode in the second opening.

13. The method of claim 12,
Wherein the light emitting diode further comprises an insulating member between the first electrode pad and the second electrode pad.

13. The method of claim 12,
Wherein the first electrode, the first electrode pad, the second electrode, and the second electrode pad have irregular contact surfaces with each other.

13. The method of claim 12,
And a conductive ball between the first electrode and the first electrode pad and between the second electrode and the second electrode pad.

16. The method of claim 15,
Wherein at least one of a pair of the first electrode and the second electrode, a pair of the first electrode pad and the second electrode pad, and the conductive ball include at least one of Cu, Ni, Zn, and Si. .

16. The method of claim 15,
Wherein the depth of the recess is larger than the long diameter of the conductive ball,
And the thickness of the second insulating layer is larger than the long diameter of the conductive balls.

A second semiconductor layer;
An intermediate layer disposed on a first region of one surface of the second semiconductor layer;
A first semiconductor layer disposed on the intermediate layer;
A second electrode pad spaced apart from the intermediate layer in a second region other than the first region on one surface of the second semiconductor layer;
A first electrode pad disposed on the first semiconductor layer; And
And an insulating member between the first electrode pad and the second electrode pad,
Wherein a width of the insulating member is different from a distance from one surface of the second semiconductor layer.

19. The method of claim 18,
Wherein the insulating member is spaced apart from the second electrode pad in a second region of one surface of the second semiconductor layer.

19. The method of claim 18,
Wherein the insulating member is narrower in width as being farther from one surface of the second semiconductor layer.