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KR20170106200A - 입출력 패널, 입출력 장치 - Google Patents

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KR20170106200A
KR20170106200A KR1020170025399A KR20170025399A KR20170106200A KR 20170106200 A KR20170106200 A KR 20170106200A KR 1020170025399 A KR1020170025399 A KR 1020170025399A KR 20170025399 A KR20170025399 A KR 20170025399A KR 20170106200 A KR20170106200 A KR 20170106200A
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KR
South Korea
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electrically connected
film
pixel
circuit
signal line
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Application number
KR1020170025399A
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English (en)
Inventor
하지메 기무라
？페이 야마자키
šœ페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공한다. 또한, 편리성 또는 신뢰성이 우수한 신규 입출력 장치를 제공한다. 또한, 신규 입출력 패널, 신규 입출력 장치, 또는 신규 반도체 장치를 제공한다. 화소, 검지 소자, 신호선, 제어선, 및 주사선을 갖고, 검지 소자는 화소와 중첩되는 영역을 구비하고, 신호선은 검지 소자와 전기적으로 접속되고, 신호선은 화소와 전기적으로 접속되고, 제어선은 검지 소자와 전기적으로 접속되고, 주사선은 화소와 전기적으로 접속되는 구성을 입출력 패널에 사용한다.

Description

입출력 패널, 입출력 장치{INPUT/OUTPUT PANEL AND INPUT/OUTPUT DEVICE}
본 발명의 일 형태는 입출력 패널, 입출력 장치, 또는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그 때문에, 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
액정 표시 소자에 원래 구비되는 표시용 공통 전극을 한 쌍의 터치 센서용 전극 중 한쪽(구동 전극)으로서 겸용하고, 다른 쪽의 전극(센서용 검출 전극)은 새롭게 형성하고, 또한, 표시용 구동 신호로서의 기존의 공통 구동 신호를 터치 센서용 구동 신호로서도 공용하는 구성이 알려져 있다(특허문헌 1 참조).
표시 화소 스택업에서의 구동선 및 감지선과 같은 터치 신호선 및 접지 영역 등의 회로 소자를 함께 그룹화하고, 디스플레이 위 또는 그 근방의 터치를 감지하는 터치 감지 회로를 형성하는 구성이 알려져 있다(특허문헌 2 참조).
일본국 특개 2009-244958호 공보 일본국 특개 2011-197685호 공보
본 발명의 일 형태는 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공하는 것을 과제 중 하나로 한다. 또는, 편리성 또는 신뢰성이 우수한 신규 입출력 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 입출력 패널, 신규 입출력 장치, 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
(1) 본 발명의 일 형태는 화소, 검지 소자, 및 신호선을 갖는 입출력 패널이다.
검지 소자는 화소와 중첩되는 영역을 구비한다.
신호선은 검지 소자와 전기적으로 접속되며, 화소와 전기적으로 접속된다.
(2) 또한, 본 발명의 일 형태는 제어선 및 주사선을 갖는 상기 입출력 패널이다.
제어선은 검지 소자와 전기적으로 접속된다.
주사선은 화소와 전기적으로 접속된다.
이로써, 하나의 신호선을 사용하여 화상 신호를 공급하고, 검지 신호를 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 또한, 화소에 가까워지는 물체를 검지할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(3) 또한, 본 발명의 일 형태는 상기 검지 소자가 제 1 도전막 및 제 2 도전막을 구비하는 입출력 패널이다.
제 1 도전막은 제어선과 전기적으로 접속된다.
제 2 도전막은 신호선과 전기적으로 접속되며, 제 1 도전막과의 사이에 전계를 형성하도록 배치된다.
전계는 근접하는 물체에 의하여 차단되는 영역을 구비한다.
이로써, 정전 용량의 변화를 사용하여 화소에 근접하는 물체를 검지할 수 있다. 또는, 제 1 도전막 및 제 2 도전막을 상호 용량형의 근접 센서로서 사용할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(4) 또한, 본 발명의 일 형태는 상기 화소가 화소 회로 및 표시 소자를 구비하는 입출력 패널이다.
화소 회로는 신호선 및 주사선과 전기적으로 접속된다.
표시 소자는 화소 회로와 전기적으로 접속되며, 제 1 전극 및 제 2 전극을 구비한다.
제 1 전극은 화소 회로와 전기적으로 접속된다.
제 2 전극은 제어선과 전기적으로 접속된다.
이로써, 하나의 제어선을 사용하여, 예를 들어, 전력을 화소에 공급하고, 예를 들어, 제어 신호를 검지 소자에 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(5) 또한, 본 발명의 일 형태는, 일군의 복수의 검지 소자 및 다른 일군의 복수의 검지 소자를 갖는 상기 입출력 패널이다.
일군의 복수의 검지 소자는 상기 검지 소자를 포함하며, 행 방향으로 배치된다. 또한, 일군의 복수의 검지 소자는 제어선과 전기적으로 접속된다.
다른 일군의 복수의 검지 소자는 상기 검지 소자를 포함하며, 행 방향과 교차되는 열 방향으로 배치된다. 또한, 다른 일군의 복수의 검지 소자는 신호선과 전기적으로 접속된다.
(6) 또한, 본 발명의 일 형태는 일군의 복수의 화소 및 다른 일군의 복수의 화소를 갖는 상기 입출력 패널이다.
일군의 복수의 화소는 상기 화소를 포함하며, 행 방향으로 배치된다. 또한, 일군의 복수의 화소는 주사선과 전기적으로 접속된다.
다른 일군의 복수의 화소는 상기 화소를 포함하며, 행 방향과 교차되는 열 방향으로 배치된다. 또한, 다른 일군의 복수의 화소는 신호선과 전기적으로 접속된다.
이로써, 복수의 검지 소자를 예를 들어, 행렬 형상으로 배치할 수 있다. 또한, 복수의 표시 소자를 예를 들어, 행렬 형상으로 배치할 수 있다. 또한, 화소에 가까워지는 물체의 위치를 알 수 있다. 또한, 화상을 표시할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(7) 또한, 본 발명의 일 형태는 상기 검지 소자가 복수의 화소와 중첩되는 영역을 구비하는 입출력 패널이다.
복수의 화소는 하나의 주사선과 전기적으로 접속되는 화소 및 다른 주사선과 전기적으로 접속되는 화소를 포함하며, 신호선과 전기적으로 접속되는 화소 및 다른 신호선과 전기적으로 접속되는 화소를 포함한다.
이로써, 표시 소자를 검지 소자보다 높은 밀도로 배치할 수 있다. 또한, 검지 소자를 사용하여 취득할 수 있는 위치 정보의 분해능보다 선명한 표시를 수행할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(8) 또한, 본 발명의 일 형태는, 상기 구성 중 어느 하나에 기재되는 입출력 패널, 발진 회로, 전환 회로, 구동 회로, 및 검지 회로를 갖는 입출력 장치이다.
발진 회로는 제어선과 전기적으로 접속된다.
구동 회로는 전환 회로와 전기적으로 접속된다.
검지 회로는 전환 회로와 전기적으로 접속된다.
전환 회로는 신호선과 전기적으로 접속되며, 전환 신호에 따라 구동 회로를 신호선과 전기적으로 접속하는 기능 또는 검지 회로를 신호선과 전기적으로 접속하는 기능을 구비한다.
이로써, 하나의 신호선을 사용하여, 예를 들어, 화상 신호를 화소에 공급하고, 예를 들어, 검지 신호를 검지 회로에 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 장치를 제공할 수 있다.
본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 블록도를 도시하였지만, 실제의 구성 요소는 기능마다 완전히 나누기 어렵고 하나의 구성 요소가 복수의 기능에 관여할 수도 있다.
본 명세서에서, 트랜지스터가 갖는 소스 및 드레인은 트랜지스터의 극성 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스 및 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 호칭이 서로 바뀐다.
본 명세서에서 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막과 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인이란 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막과 접속된 드레인 전극을 의미한다. 또한, 게이트는 게이트 전극을 의미한다.
본 명세서에서 트랜지스터가 직렬로 접속되어 있는 상태란 예를 들어, 제 1 트랜지스터의 소스 및 드레인 중 한쪽만이 제 2 트랜지스터의 소스 및 드레인 중 한쪽과만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽과 접속되어 있는 상태를 의미한다.
본 명세서에서 접속이란, 전기적인 접속을 의미하며, 전류, 전압, 또는 전위를 공급 또는 전송할 수 있는 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압, 또는 전위를 공급 또는 전송할 수 있도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
본 명세서에서 회로도 위에서는 독립되는 구성 요소끼리가 접속되어 있는 경우에도, 실제로는 예를 들어, 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 있다. 본 명세서에서 접속이란, 이러한 하나의 도전막이, 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함된다.
또한, 본 명세서 중에서, 트랜지스터의 제 1 전극 및 제 2 전극 중 한쪽이 소스 전극을 가리키고 다른 쪽이 드레인 전극을 가리킨다.
본 발명의 일 형태에 따르면, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다. 또는, 편리성 또는 신뢰성이 우수한 신규 입출력 장치를 제공할 수 있다. 또는, 신규 입출력 패널, 신규 입출력 장치, 또는 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 실시형태에 따른 입출력 장치의 구성을 설명하기 위한 블록도 및 회로도.
도 2는 실시형태에 따른 입출력 장치의 구성을 설명하기 위한 블록도 및 모식도.
도 3은 실시형태에 따른 입출력 장치의 구성을 설명하기 위한 블록도.
도 4는 실시형태에 따른 입출력 장치의 구성을 설명하기 위한 블록도.
도 5는 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 상면도.
도 6은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 7은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 8은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 9는 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 10은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 상면도.
도 11은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 12는 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도 및 회로도.
도 13은 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 14는 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 15는 실시형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 단면도.
도 16은 실시형태에 따른 입출력 장치의 구동 방법을 설명하기 위한 모식도.
도 17은 반도체 장치의 상면도 및 단면도.
도 18은 반도체막의 단면을 설명하기 위한 도면.
도 19는 에너지 밴드를 설명하기 위한 도면.
도 20은 실시형태에 따른 전자 기기의 구성을 설명하기 위한 도면.
본 발명의 일 형태에 따른 입출력 패널은 화소, 검지 소자, 신호선, 제어선, 및 주사선을 갖고, 검지 소자는 화소와 중첩되는 영역을 구비하고, 신호선은 검지 소자와 전기적으로 접속되며 화소와 전기적으로 접속되고, 제어선은 검지 소자와 전기적으로 접속되고, 주사선은 화소와 전기적으로 접속된다.
이로써, 하나의 신호선을 사용하여, 예를 들어, 화소에 화상 신호를 공급하고, 예를 들어, 검지 회로에 검지 신호를 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 또한, 화소에 가까워지는 물체를 검지할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
실시형태에 대하여 도면을 사용하여 상세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 본 발명의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명되는 발명의 구성에서, 동일한 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명을 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 입출력 패널의 구성에 대하여 도 1 내지 도 6을 참조하여 설명한다.
도 1 및 도 2는 본 발명의 일 형태에 따른 입출력 장치(700) 및 입출력 패널(700TP)의 구성을 설명하기 위한 도면이다.
도 1의 (A)는 본 발명의 일 형태에 따른 입출력 장치(700)의 블록도이고, 도 1의 (B)는 도 1의 (A)에 도시된 입출력 패널(700TP)의 일부를 설명하기 위한 회로도이다.
도 2의 (A)는 본 발명의 일 형태에 따른 입출력 장치(700)의 블록도이고, 도 2의 (B)는 도 2의 (A)에 도시된 입출력 패널(700TP)의 일부를 설명하기 위한 블록도이다.
도 3 및 도 4는 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 전환 회로 및 검지 회로의 구성을 설명하기 위한 도면이다.
도 3의 (A)는 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는, 신호선(S(j))과 전환 회로(SWC)의 접속 관계 및 전환 회로(SWC)와 검지 회로(DC)의 접속 관계를 설명하기 위한 블록도이다. 도 3의 (B)는 도 3의 (A)에 도시된 전환 회로(SWC)의 일부를 설명하기 위한 블록도이다.
도 4의 (A)는 도 3의 (A)에 도시된 접속 관계와는 상이한, 전환 회로(SWC)와 검지 회로(DC2)의 접속 관계를 설명하기 위한 블록도이다.
도 4의 (B)는 도 4의 (A)에 도시된 접속 관계와는 상이한, 전환 회로(SWC)와 구동 회로(SD2)의 접속 관계를 설명하기 위한 블록도이다.
도 5 및 도 6은 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 화소의 구성을 설명하기 위한 도면이다.
도 5는 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 화소의 상면도이고, 도 6의 (A)는 도 5에 도시된 절단선(X3-X4)에서의 단면의 구조를 설명하기 위한 단면도이다. 도 6의 (B)는 도 6의 (A)의 일부를 설명하기 위한 단면도이다.
또한, 본 명세서에서, 1 이상의 정수(整數)의 값을 취하는 변수를 부호에 사용하는 경우가 있다. 예를 들어, 1 이상의 정수의 값을 취하는 변수 p를 포함하는 (p)를, 최대 p개의 구성 요소 중 어느 것을 특정하는 부호의 일부에 사용하는 경우가 있다. 또한, 예를 들어, 1 이상의 정수의 값을 취하는 변수 m 및 변수 n을 포함하는 (m, n)을, 최대 m×n개의 구성 요소 중 어느 것을 특정하는 부호의 일부에 사용하는 경우가 있다.
<입출력 장치의 구성예>
본 실시형태에서 설명되는 입출력 장치(700)는 입출력 패널(700TP), 발진 회로(OSC), 전환 회로(SWC), 구동 회로(SD), 및 검지 회로(DC)를 갖는다(도 1의 (A) 참조).
발진 회로(OSC)는 제어선(C(g))과 전기적으로 접속된다.
구동 회로(SD)는 전환 회로(SWC)와 전기적으로 접속된다.
검지 회로(DC)는 전환 회로(SWC)와 전기적으로 접속된다.
전환 회로(SWC)는 신호선(S(j))과 전기적으로 접속되며, 전환 신호(S)에 따라 구동 회로(SD) 또는 검지 회로(DC)를 신호선(S(j))과 전기적으로 접속하는 기능을 구비한다.
<입출력 패널의 구성예>
(1) 본 실시형태에서 설명되는 입출력 패널(700TP)은 화소(702(i, j)), 검지 소자(D(g, h)), 및 신호선(S(j))을 갖는다. 또한, g, h, i, j는 모두 독립된 변수이고, 모두 1 이상의 정수이다.
검지 소자(D(g, h))는 화소(702(i, j))와 중첩되는 영역을 구비한다.
신호선(S(j))은 검지 소자(D(g, h))와 전기적으로 접속되며, 화소(702(i, j))와 전기적으로 접속된다(도 1의 (B) 참조).
(2) 또한, 입출력 패널(700TP)은 제어선(C(g)) 및 주사선(G(i))을 갖는다.
제어선(C(g))은 검지 소자(D(g, h))와 전기적으로 접속된다.
주사선(G(i))은 화소(702(i, j))와 전기적으로 접속된다.
이로써, 하나의 신호선을 사용하여 화상 신호를 공급하고, 검지 신호를 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(3) 또한, 입출력 패널(700TP)이 갖는 검지 소자(D(g, h))는 제 1 도전막 및 제 2 도전막을 구비한다.
제 1 도전막은 제어선(C(g))과 전기적으로 접속되고, 제 2 도전막은 신호선(S(j))과 전기적으로 접속된다. 예를 들어, 제어선(C(g))을 제 1 도전막에 사용할 수 있다. 또한, 예를 들어, 신호선(S(j))을 제 2 도전막에 사용할 수 있다(도 1의 (B), 도 5, 및 도 6의 (A) 참조).
제 2 도전막은, 제 1 도전막과의 사이에 전계를 형성하도록 배치된다(도 1의 (B) 및 도 6의 (A) 참조). 또한, 상기 전계는 근접하는 물체에 의하여 차단되는 영역을 구비한다. 바꿔 말하면, 근접하는 물체에 의하여 차단되는 영역을 구비하는 전계를 제어선(C(g))과 신호선(S(j)) 사이에 형성하도록 신호선(S(j))을 배치한다.
이로써, 화소에 근접하는 물체를 정전 용량의 변화를 사용하여 검지할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
예를 들어, 신호선(S(j)1) 및 신호선(S(j)2)을 신호선(S(j))에 사용할 수 있다(도 6의 (A) 참조). 구체적으로는, 신호선(S(j)1)보다 입출력 패널(700TP)의 표시면 측에 가까워지는 물체의 가까이에 배치되는 도전막을 신호선(S(j)2)에 사용할 수 있다. 이로써, 입출력 패널에 가까워지는 물체를 검지하는 감도를 높일 수 있다. 예를 들어, 제 1 전극(751(i, j))과 동일한 공정으로 제작할 수 있는 도전막을 신호선(S(j)2)에 사용할 수 있다.
(4) 또한, 입출력 패널(700TP)이 갖는 화소(702(i, j))는 화소 회로(730(i, j)) 및 표시 소자(750(i, j))를 구비한다(도 1의 (B) 참조).
화소 회로(730(i, j))는 신호선(S(j)) 및 주사선(G(i))과 전기적으로 접속된다.
표시 소자(750(i, j))는 화소 회로(730(i, j))와 전기적으로 접속된다. 표시 소자(750(i, j))는 제 1 전극(751(i, j)) 및 제 2 전극을 구비한다(도 1의 (B), 도 5, 및 도 6의 (A) 참조). 또한, 표시 소자(750(i, j))는 액정 재료를 포함하는 층(753)을 구비할 수 있다.
제 1 전극(751(i, j))은 화소 회로(730(i, j))와 전기적으로 접속된다.
제 2 전극은 제어선(C(g))과 전기적으로 접속된다. 또한, 예를 들어, 제어선(C(g))을 제 2 전극에 사용할 수 있다.
이로써, 하나의 제어선을 사용하여, 예를 들어, 화소에 전력을 공급하고, 예를 들어, 검지 소자에 제어 신호를 공급할 수 있다. 또한, 배선의 수를 줄일 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(5) 또한, 입출력 패널(700TP)은 일군의 검지 소자(D(g, 1)) 내지 검지 소자(D(g, q)), 및 다른 일군의 검지 소자(D(1, h)) 내지 검지 소자(D(p, h))를 갖는다(도 2의 (A) 참조).
일군의 검지 소자(D(g, 1)) 내지 검지 소자(D(g, q))는 검지 소자(D(g, h))를 포함한다. 일군의 검지 소자(D(g, 1)) 내지 검지 소자(D(g, q))는 행 방향(도면 중에 화살표(R)로 도시된 방향)으로 배치되며, 제어선(C(g))과 전기적으로 접속된다.
다른 일군의 검지 소자(D(1, h)) 내지 검지 소자(D(p, h))는 검지 소자(D(g, h))를 포함한다. 다른 일군의 검지 소자(D(1, h)) 내지 검지 소자(D(p, h))는 행 방향과 교차되는 열 방향(예를 들어, 도면 중에 화살표(C)로 도시된 방향)으로 배치되며, 신호선(S(j))과 전기적으로 접속된다.
(6) 또한, 입출력 패널(700TP)은 일군의 화소(702(i, 1)) 내지 화소(702(i, n)), 및 다른 일군의 화소(702(1, j)) 내지 화소(702(m, j))를 갖는다.
일군의 화소(702(i, 1)) 내지 화소(702(i, n))는 화소(702(i, j))를 포함한다. 일군의 화소(702(i, 1)) 내지 화소(702(i, n))는 행 방향으로 배치되며, 주사선(G(i))과 전기적으로 접속된다.
다른 일군의 화소(702(1, j)) 내지 화소(702(m, j))는 화소(702(i, j))를 포함한다. 다른 일군의 화소(702(1, j)) 내지 화소(702(m, j))는 행 방향과 교차되는 열 방향으로 배치되며, 신호선(S(j))과 전기적으로 접속된다.
이로써, 복수의 검지 소자를 예를 들어, 행렬 형상으로 배치할 수 있다. 또한, 복수의 표시 소자를 예를 들어, 행렬 형상으로 배치할 수 있다. 또한, 화소에 가까워지는 물체의 위치를 알 수 있다. 또한, 화상을 표시할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
(7) 또한, 입출력 패널(700TP)의 검지 소자(D(g, h))는 화소(702(i, j)) 내지 화소(702(i+r, j+s))와 중첩되는 영역을 구비한다(도 2의 (B) 참조). 또한, r, s의 양쪽 모두는 독립된 변수이며 1 이상의 정수이다.
화소(702(i, j)) 내지 화소(702(i+r, j+s))는, 화소(702(i, j)) 내지 화소(702(i, j+s))를 포함한다. 또한, 화소(702(i, j)) 내지 화소(702(i, j+s))는 주사선(G(i))과 전기적으로 접속된다.
또한, 화소(702(i, j)) 내지 화소(702(i+r, j+s))는, 화소(702(i+r, j)) 내지 화소(702(i+r, j+s))를 포함한다. 또한, 화소(702(i+r, j)) 내지 화소(702(i+r, j+s))는 주사선(G(i+r))과 전기적으로 접속된다.
또한, 화소(702(i, j)) 내지 화소(702(i+r, j+s))는, 화소(702(i, j)) 내지 화소(702(i+r, j))를 포함한다. 또한, 화소(702(i, j)) 내지 화소(702(i+r, j))는 신호선(S(j))과 전기적으로 접속된다.
또한, 화소(702(i, j)) 내지 화소(702(i+r, j+s))는, 화소(702(i, j+s)) 내지 화소(702(i+r, j+s))를 포함한다. 또한, 화소(702(i, j+s)) 내지 화소(702(i+r, j+s))는 신호선(S(j+s))과 전기적으로 접속된다.
이로써, 표시 소자를 검지 소자보다 높은 밀도로 배치할 수 있다. 또한, 검지 소자를 사용하여 취득할 수 있는 위치 정보의 분해능보다 선명한 표시를 수행할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널을 제공할 수 있다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)에 사용할 수 있는 화소(702(i, j))의 구성의 일례에 대하여 도 1의 (B), 도 5, 도 6을 참조하여 설명한다.
화소(702(i, j))는 화소 회로(730(i, j)) 및 표시 소자(750(i, j))를 구비한다(도 1의 (B) 참조).
화소 회로(730(i, j))는 트랜지스터(SW)와 용량 소자(C1)를 갖는다.
트랜지스터(SW)는 게이트 전극이 주사선(G(i))과 전기적으로 접속되고, 제 1 전극이 신호선(S(j))과 전기적으로 접속된다.
용량 소자(C1)는 제 1 전극이 트랜지스터(SW)의 제 2 전극과 전기적으로 접속되고, 제 2 전극이 도전막(CSCOM)과 전기적으로 접속된다.
또한, 입출력 패널(700TP)의 표시 소자(750(i, j))는 제 1 전극(751(i, j)), 제 2 전극, 및 액정 재료를 포함하는 층(753)을 갖는다(도 6의 (A) 참조). 또한, 제어선(C(g))을 제 2 전극에 사용할 수 있고, 제 2 전극은 제 1 전극(751(i, j))과의 사이에 액정 재료의 배치를 제어하는 전계가 형성되도록 배치된다.
또한, 제 1 전극(751(i, j))은 트랜지스터(SW)의 제 2 전극과 전기적으로 접속되고, 표시 소자(750(i, j))의 제 2 전극은 제어선(C(g))과 전기적으로 접속된다(도 1의 (B) 참조).
또한, 본 발명의 일 형태에 따른 입출력 패널(700TP)은 착색막(CF), 차광막(BM), 기능막(710P), 또는 기능막(770P)을 갖는다(도 6의 (A) 참조).
또한, 착색막(CF)은 표시 소자(750(i, j))와 중첩되는 영역을 구비한다.
또한, 차광막(BM)은 표시 소자(750(i, j))와 중첩되는 영역에 개구부를 구비한다.
또한, 절연막(771)은 액정 재료를 포함하는 층(753)과 차광막(BM) 사이에 끼워지는 영역, 또는 액정 재료를 포함하는 층(753)과 착색막(CF) 사이에 끼워지는 영역을 구비한다.
기능막(770P)은 기능막(710P)과의 사이에 표시 소자(750(i, j))를 끼우는 영역을 구비한다.
본 발명의 일 형태에 따른 입출력 패널(700TP)은 기재(710) 또는 기재(770)를 갖는다. 기재(770)는 기재(710)와 중첩되는 영역을 구비하며, 기재(710)와의 사이에 표시 소자(750(i, j))를 끼우는 영역을 구비한다.
본 발명의 일 형태에 따른 입출력 패널(700TP)은 절연막(721), 절연막(718), 절연막(716), 절연막(701), 및 절연막(706)을 갖는다.
절연막(721)은 액정 재료를 포함하는 층(753)과 트랜지스터(SW) 사이에 끼워지는 영역을 구비한다. 절연막(718)은 절연막(721)과 트랜지스터(SW) 사이에 끼워지는 영역을 구비한다. 절연막(716)은 절연막(718)과 트랜지스터(SW) 사이에 끼워지는 영역을 구비한다. 절연막(701)은 트랜지스터(SW)와 기재(710) 사이에 끼워지는 영역을 구비한다. 절연막(706)은 절연막(716)과 절연막(701) 사이에 끼워지는 영역을 구비한다.
<전환 회로(SWC)>
전환 회로(SWC)는 신호선(S(1)) 내지 신호선(S(n))과 전기적으로 접속된다(도 2의 (A) 참조).
전환 회로(SWC)는 일군의 회로(301(1)) 내지 회로(301(n))를 구비한다(도시하지 않았음). 일군의 회로(301(1)) 내지 회로(301(n))는 회로(301(j))를 포함한다(도 3의 (A) 또는 도 3의 (B) 참조).
회로(301(j))와 신호선(S(j))은 전기적으로 접속된다. 회로(301(j))는 전환 신호(S)에 따라 구동 회로(SD)와 신호선(S(j)) 또는 검지 회로(DC)와 신호선(S(j))을 전기적으로 접속한다.
예를 들어, 구동 회로(SD)와 신호선(S(j))을 전기적으로 접속하는 기간에, 검지 회로(DC)와 신호선(S(j))을 전기적으로 절단한다. 또는, 예를 들어, 구동 회로(SD)와 신호선(S(j))을 전기적으로 절단하는 기간에, 검지 회로(DC)와 신호선(S(j))을 전기적으로 접속한다.
또한, 구동 회로에 의하여 공급하는 화상 신호를 분배하기 위하여, 전환 회로(SWC)를 디멀티플렉서로서 사용할 수 있다(도 4의 (B) 참조). 예를 들어, 구동 회로(SD)보다 적은 수의 출력 단자를 구비하는 구동 회로(SD2)를 사용하여 신호선(S(j)) 내지 신호선(S(j+s))에 공급하기 위한 화상 신호를 포함하는 직렬 신호를 하나의 출력 단자로부터 공급하고, 전환 회로(SWC)를 사용하여 각각의 신호선에 분배할 수 있다. 이로써, 구동 회로(SD2)의 규모를 구동 회로(SD)보다 작게 할 수 있다.
<검지 회로(DC)>
검지 회로(DC)는 일군의 회로(351(1)) 내지 회로(351(n))를 구비한다(도시하지 않았음). 일군의 회로(351(1)) 내지 회로(351(n))는 회로(351(j))를 포함한다(도 3의 (A) 또는 도 3의 (B) 참조).
예를 들어, 회로(301(j))를 통하여 회로(351(j))와 신호선(S(j))이 전기적으로 접속되는 기간에서, 회로(351(j))는 신호선(S(j))의 전위의 변화에 따라 검지 신호를 공급하는 기능을 구비한다.
또한, 예를 들어, 검지 회로(DC) 대신에, 검지 회로(DC2)를 사용할 수 있다(도 4의 (A) 참조). 검지 회로(DC2)는 일군의 회로(351(1)2) 내지 회로(351(q)2)를 구비한다(도시하지 않았음). 일군의 회로(351(1)2) 내지 회로(351(q)2)는 회로(351(j)2)를 포함한다.
예를 들어, 회로(301(j))를 통하여 회로(351(j)2)와 신호선(S(j))이 전기적으로 접속되는 기간에서, 회로(351(j)2)는 신호선(S(j)) 내지 신호선(S(j+s))이 접속된 노드의 전위의 변화에 따라 검지 신호를 공급하는 기능을 구비한다. 일군의 회로(351(1)2) 내지 회로(351(q)2)를 사용함으로써, 검지 회로(DC2)의 규모를 작게 할 수 있다.
<구동 회로(SD)>
구동 회로(SD)는 예를 들어, 화상 신호에 따라, 화소 회로에 공급되는 화상 신호를 생성하는 기능을 구비한다. 구체적으로는, 극성이 반전되는 신호를 생성하는 기능을 구비한다. 이로써, 예를 들어, 액정 소자를 구동할 수 있다.
예를 들어, 시프트 레지스터 등의 다양한 순서 회로 등을 구동 회로(SD)에 사용할 수 있다.
예를 들어, 집적 회로를 구동 회로(SD)에 사용할 수 있다. 구체적으로는, 실리콘 기판 위에 형성된 집적 회로를 구동 회로(SD)에 사용할 수 있다.
예를 들어, COG(Chip on glass)법을 사용하여 구동 회로(SD)를 단자에 실장할 수 있다. 구체적으로는, 이방성 도전막을 사용하여 집적 회로를 단자에 실장할 수 있다. 또는, COF(Chip on Film)법을 사용하여 집적 회로를 단자에 실장할 수 있다.
<발진 회로(OSC)>
발진 회로(OSC)는 제어선(C(g))과 전기적으로 접속되며, 제어 신호를 공급하는 기능을 구비한다. 예를 들어, 직사각형파, 톱형파, 또는 삼각파 등을 제어 신호에 사용할 수 있다.
≪구성 요소≫
이하에서, 입출력 장치 또는 입출력 패널을 구성하는 개개의 요소에 대하여 설명한다. 또한, 이들 구성 요소는 명확히 분리할 수 없고, 하나의 구성 요소가 다른 구성 요소를 겸하는 경우나 다른 구성 요소의 일부를 포함하는 경우가 있다.
예를 들어, 제어선(C(g))은 검지 소자(D(g, h))의 제 1 도전막이기도 하고, 표시 소자(750(i, j))의 제 2 전극이기도 하다.
본 발명의 일 형태에 따른 입출력 장치(700)는 입출력 패널(700TP), 발진 회로(OSC), 전환 회로(SWC), 구동 회로(SD), 또는 검지 회로(DC)를 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 화소(702(i, j)), 검지 소자(D(g, h)), 신호선(S(i)), 제어선(C(g)), 또는 주사선(G(i))을 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 제 1 도전막, 제 2 도전막, 화소 회로(730(i, j)), 또는 표시 소자(750(i, j))를 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 트랜지스터(SW), 용량 소자(C1), 제 1 전극(751(i, j)), 제 2 전극, 또는 액정 재료를 포함하는 층(753)을 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 착색막(CF), 차광막(BM), 기능막(710P), 또는 기능막(770P)을 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 절연막(771), 절연막(721), 절연막(718), 절연막(716), 절연막(701), 또는 절연막(706)을 갖는다.
또한, 본 발명의 일 형태에 따른 입출력 장치(700)는 기재(710) 또는 기재(770)를 갖는다.
≪배선, 도전막≫
도전성을 구비하는 재료를 배선 등에 사용할 수 있다. 구체적으로는, 도전성을 구비하는 재료를, 신호선(S(i)), 제어선(C(g)), 주사선(G(i)), 제 1 도전막, 제 2 도전막, 제 1 전극(751(i, j)), 제 2 전극, 도전막(CSCOM) 등에 사용할 수 있다.
예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹 등을 배선 등에 사용할 수 있다.
구체적으로는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 또는 망가니즈로부터 선택된 금속 원소 등을 배선 등에 사용할 수 있다. 또는, 상술한 금속 원소를 포함하는 합금 등을 배선 등에 사용할 수 있다. 특히, 구리와 망가니즈의 합금은 습식 에칭법을 사용한 미세 가공에 적합하다.
구체적으로는, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과, 그 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등을 배선 등에 사용할 수 있다.
구체적으로는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 배선 등에 사용할 수 있다.
구체적으로는, 그래핀 또는 그래파이트를 포함하는 막을 배선 등에 사용할 수 있다.
예를 들어, 산화 그래핀을 포함하는 막을 형성하고, 산화 그래핀을 포함하는 막을 환원함으로써, 그래핀을 포함하는 막을 형성할 수 있다. 환원 방법으로서는, 열을 가하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
예를 들어, 금속 나노 와이어를 포함하는 막을 배선 등에 사용할 수 있다. 구체적으로는, 은을 포함하는 나노 와이어를 사용할 수 있다.
구체적으로는, 도전성 고분자를 배선 등에 사용할 수 있다.
≪트랜지스터(SW)≫
예를 들어, 보텀 게이트형 또는 톱 게이트형 등의 트랜지스터를 트랜지스터(SW) 등에 사용할 수 있다.
예를 들어, 14족의 원소를 포함하는 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 실리콘을 포함하는 반도체를 반도체막에 사용할 수 있다. 예를 들어, 단결정 실리콘, 폴리실리콘, 미결정 실리콘, 또는 비정질 실리콘 등을 반도체막에 사용하는 트랜지스터를 이용할 수 있다.
예를 들어, 산화물 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체 또는 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 반도체막에 사용할 수 있다.
일례를 들면, 오프 상태에서의 누설 전류가 비정질 실리콘을 반도체막에 사용한 트랜지스터와 비교하여 작은 트랜지스터를 트랜지스터(SW) 등에 사용할 수 있다. 구체적으로는, 산화물 반도체를 반도체막(708)에 사용한 트랜지스터를 트랜지스터(SW) 등에 사용할 수 있다.
이로써, 트랜지스터(SW)를 포함하는 화소 회로는 비정질 실리콘을 반도체막에 사용한 트랜지스터를 포함하는 화소 회로보다 화상 신호를 길게 유지할 수 있다. 구체적으로는, 플리커의 발생을 억제하면서, 선택 신호를 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 1회 미만의 빈도로 공급할 수 있다. 그 결과, 입출력 장치의 사용자에게 축적되는 피로를 저감할 수 있다. 또한, 구동에 따른 소비전력을 저감할 수 있다.
예를 들어, 반도체막(708), 도전막(704), 절연막(706), 도전막(712A), 및 도전막(712B)을 구비하는 트랜지스터를 트랜지스터(SW) 등에 사용할 수 있다(도 6의 (B) 참조). 또한, 도전막(704)은 반도체막(708)과 중첩되는 영역을 구비하고, 도전막(712A) 및 도전막(712B)은 반도체막(708)과 전기적으로 접속된다. 또한, 절연막(706)은 반도체막(708)과 도전막(704) 사이에 끼워지는 영역을 구비한다.
또한, 도전막(704)은 게이트 전극의 기능을 구비하고, 절연막(706)은 게이트 절연막의 기능을 구비한다. 또한, 도전막(712A)은 소스 전극의 기능 및 드레인 전극의 기능 중 한쪽을 구비하고, 도전막(712B)은 소스 전극의 기능 및 드레인 전극의 기능 중 다른 쪽을 구비한다.
예를 들어, 탄탈럼 및 질소를 포함하는 두께 10nm의 막과, 구리를 포함하는 두께 300nm의 막을 이 순서대로 적층한 도전막을 도전막(704)에 사용할 수 있다.
예를 들어, 실리콘 및 질소를 포함하는 두께 400nm의 막과, 실리콘, 산소, 및 질소를 포함하는 두께 200nm의 막을 적층한 재료를 절연막(706)에 사용할 수 있다.
예를 들어, 인듐, 갈륨, 및 아연을 포함하는 두께 25nm의 막을 반도체막(708)에 사용할 수 있다.
예를 들어, 텅스텐을 포함하는 두께 50nm의 막, 알루미늄을 포함하는 두께 400nm의 막, 타이타늄을 포함하는 두께 100nm의 막을, 이 순서대로 적층한 도전막을 도전막(712A) 또는 도전막(712B)에 사용할 수 있다.
≪표시 소자(750)(i, j)≫
예를 들어, 광의 반사 또는 투과를 제어하는 기능을 구비하는 표시 소자를 표시 소자(750)(i, j) 등에 사용할 수 있다. 예를 들어, 액정 소자와 편광판을 조합한 구성 또는 셔터 방식의 MEMS 표시 소자 등을 사용할 수 있다.
예를 들어, IPS(In-Plane-Switching) 모드, TN(Twisted Nematic) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
또한, 예를 들어, 수직 배치(VA) 모드, 구체적으로는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ECB(Electrically Controlled Birefringence) 모드, CPA(Continuous Pinwheel Alignment) 모드, ASV(Advanced Super-View) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
표시 소자(750(i, j))는, 제 1 전극(751(i, j)), 제 2 전극, 및 액정 재료를 포함하는 층(753)을 갖는다. 액정 재료를 포함하는 층(753)은, 제 1 전극(751(i, j))과 제 2 전극 사이의 전압을 사용하여 배치를 제어할 수 있는 액정 재료를 포함한다. 예를 들어, 액정 재료를 포함하는 층의 두께 방향(세로 방향이라고도 함), 세로 방향과 교차되는 방향(가로 방향, 또는 경사 방향이라고도 함)의 전계를, 액정 재료의 배치를 제어하는 전계에 사용할 수 있다.
≪액정 재료를 포함하는 층(753)≫
예를 들어, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 액정 재료를 포함하는 층(753)에 사용할 수 있다. 또는, 콜레스테릭(cholesteric)상, 스멕틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타내는 액정 재료를 사용할 수 있다. 또는, 블루상을 나타내는 액정 재료를 사용할 수 있다.
≪제 1 전극(751(i, j))≫
예를 들어, 배선 등에 사용되는 재료를 제 1 전극(751(i, j))에 사용할 수 있다. 구체적으로는, 투광성을 구비하는 도전성 재료를 제 1 전극(751(i, j))에 사용할 수 있다.
≪착색막(CF)≫
소정의 색의 광을 투과시키는 재료를 착색막(CF)에 사용할 수 있다. 이로써, 착색막(CF)을 예를 들어, 컬러 필터에 사용할 수 있다. 예를 들어, 청색, 녹색, 또는 적색의 광을 투과시키는 재료를 착색막(CF)에 사용할 수 있다. 또한, 황색의 광 또는 백색의 광 등을 투과시키는 재료를 착색막(CF)에 사용할 수 있다.
≪차광막(BM)≫
광의 투과를 방해하는 재료를 차광막(BM)에 사용할 수 있다. 이로써, 차광막(BM)을 예를 들어, 블랙 매트릭스에 사용할 수 있다.
≪절연막(771)≫
예를 들어, 폴리이미드, 에폭시 수지, 아크릴 수지 등을 절연막(771)에 사용할 수 있다.
≪기능막(710P), 기능막(770P)≫
예를 들어, 반사 방지 필름, 편광 필름, 위상차 필름, 광 확산 필름, 또는 집광 필름 등을 기능막(710P) 또는 기능막(770P)에 사용할 수 있다.
예를 들어, 먼지의 부착을 억제하는 대전 방지막, 오염을 부착하기 어렵게 하는 발수성(撥水性)을 갖는 막, 사용에 따른 손상의 발생을 억제하는 하드코트막 등을 기능막(770P)에 사용할 수 있다.
≪기재(710), 기재(770)≫
제작 공정 중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 두께 0.1mm 이상 0.7mm 이하의 재료를 기재(710) 또는 기재(770)에 사용할 수 있다. 구체적으로는, 두께 0.1mm 정도까지 연마된 재료를 사용할 수 있다.
예를 들어, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 면적이 큰 유리 기판을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 이로써, 대형의 표시 장치를 제작할 수 있다.
유기 재료, 무기 재료, 또는 유기 재료와 무기 재료 등의 복합 재료 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 유리, 세라믹, 금속 등의 무기 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다.
구체적으로는, 무알칼리 유리, 소다 석회 유리, 포타슘 유리, 크리스털 유리, 알루미노규산 유리, 강화 유리, 화학 강화 유리, 석영, 또는 사파이어 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 구체적으로는, 무기 산화물막, 무기 질화물막, 또는 무기 산질화물막 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 스테인리스·스틸 또는 알루미늄 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
예를 들어, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다. 이로써, 반도체 소자를 기재(710) 또는 기재(770) 등에 형성할 수 있다.
예를 들어, 수지, 수지 필름, 또는 플라스틱 등의 유기 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 또는 아크릴 수지 등의 수지 필름 또는 수지판을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
예를 들어, 금속판, 박판 형상의 유리판, 또는 무기 재료 등의 막을 수지 필름 등에 접합한 복합 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 섬유 형상 또는 입자 형상의 금속, 유리, 또는 무기 재료 등을 수지 필름에 분산시킨 복합 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 섬유 형상 또는 입자 형상의 수지, 또는 유기 재료 등을 무기 재료에 분산시킨 복합 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다.
또한, 단층의 재료 또는 복수의 층이 적층된 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 예를 들어, 기재와 기재에 포함되는 불순물의 확산을 방지하는 절연막 등이 적층된 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 구체적으로는, 유리와 유리에 포함되는 불순물의 확산을 방지하는 산화 실리콘층, 질화 실리콘층, 또는 산화질화 실리콘층 등으로부터 선택된 하나 또는 복수의 막이 적층된 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다. 또는, 수지와 수지를 투과하는 불순물의 확산을 방지하는 산화 실리콘막, 질화 실리콘막, 또는 산화질화 실리콘막 등이 적층된 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 아크릴 수지 등의 수지 필름, 수지판, 또는 적층 재료 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 또는 실리콘(silicone) 등의 실록산 결합을 갖는 수지를 포함하는 재료를 기재(710) 또는 기재(770) 등에 사용할 수 있다.
구체적으로는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 또는 아크릴 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
또한, 종이 또는 목재 등을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
예를 들어, 가요성을 갖는 기판을 기재(710) 또는 기재(770) 등에 사용할 수 있다.
또한, 트랜지스터 또는 용량 소자 등을 기판에 직접 형성하는 방법을 사용할 수 있다. 또한, 예를 들어, 제작 공정 중에 가해지는 열에 내열성을 갖는 공정용의 기판에 트랜지스터 또는 용량 소자 등을 형성하고, 형성된 트랜지스터 또는 용량 소자 등을 기재(710) 또는 기재(770) 등에 전치하는 방법을 사용할 수 있다. 이로써, 예를 들어, 가요성을 갖는 기판에 트랜지스터 또는 용량 소자 등을 형성할 수 있다.
≪절연막(721)≫
예를 들어, 절연성 무기 재료, 절연성 유기 재료, 또는 무기 재료와 유기 재료를 포함하는 절연성 복합 재료를 절연막(721) 등에 사용할 수 있다.
구체적으로는, 무기 산화물막, 무기 질화물막, 또는 무기 산화질화물막 등, 또는 이들로부터 선택된 복수를 적층한 적층 재료를 절연막(721) 등에 사용할 수 있다. 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 이들로부터 선택된 복수를 적층한 적층 재료를 포함하는 막을 절연막(721) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산, 또는 아크릴 수지 등, 또는 이들로부터 선택된 복수의 수지의 적층 재료 또는 복합 재료 등을 절연막(721) 등에 사용할 수 있다. 또한, 감광성을 갖는 재료를 사용하여 형성하여도 좋다.
이로써, 예를 들어, 절연막(721)과 중첩되는 다양한 구조에서 유래하는 단차를 평탄화할 수 있다.
≪절연막(701)≫
예를 들어, 절연막(721)에 사용할 수 있는 재료를 절연막(701)에 사용할 수 있다. 구체적으로는, 실리콘 및 산소를 포함하는 재료를 절연막(701)에 사용할 수 있다. 이로써, 화소 회로(730(i, j)) 등으로의 불순물의 확산을 억제할 수 있다.
<입출력 장치의 구성예 2.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 7을 참조하여 설명한다.
도 7은 화소(702(i, j)B)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)B)는 신호선(S(j)2) 대신에 신호선(S(j)2B)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 제어선(C(g))과 동일한 공정으로 형성할 수 있는 막을 신호선(S(j)2)에 사용할 수 있다.
<입출력 장치의 구성예 3.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 8을 참조하여 설명한다.
도 8은 화소(702(i, j)C)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)C)는 제 1 전극(751(i, j)) 대신에 제 1 전극(751(i, j)C)을 갖는 점, 제어선(C(g)) 대신에 제어선(C(g)C)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다.
<입출력 장치의 구성예 4.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 9를 참조하여 설명한다.
도 9는 화소(702(i, j)D)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)D)는 신호선(S(j)2) 대신에 신호선(S(j)2D)을 갖는 점, 제 1 전극(751(i, j)) 대신에 제 1 전극(751(i, j)D)을 갖는 점, 제어선(C(g)) 대신에 제어선(C(g)D)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다.
<입출력 장치의 구성예 5.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 10을 참조하여 설명한다.
도 10은 화소(702(i, j)E)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)E)는 도전성을 구비하는 산화물 반도체막을 제어선(C(g)E)에 사용하는 점, 제어선(C(g)E)의 도전성을 보충하는 보조 배선(C(g)2)을 구비하는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 트랜지스터(SW)의 반도체막과 동일한 공정으로 형성할 수 있는 산화물 반도체막을 제어선(C(g)E)에 사용할 수 있다. 구체적으로는, In-Ga-Zn 산화물을 포함하는 산화물 반도체막을 사용할 수 있다. 예를 들어, 제어선(C(g)E)과 접촉되는 절연막(718)에 CVD법 등을 사용하여 형성된 질화 실리콘막을 사용할 수 있다. 이로써, 제어선(C(g)E)의 도전성을 높일 수 있다.
예를 들어, 도전막(712A) 또는 도전막(712B) 등과 동일한 공정으로 형성할 수 있는 도전막을 보조 배선(C(g)2)에 사용할 수 있다. 특히, 보조 배선(C(g)2) 중 화소의 개구부와 중첩되는 영역을 화소의 개구부와 중첩되지 않는 영역보다 적어지도록 배치한다.
<입출력 장치의 구성예 6.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 11을 참조하여 설명한다.
도 11의 (A)는 화소(702(i, j)F)의 구성을 설명하기 위한 단면도이다. 도 11의 (B)는 도 11의 (A)의 일부를 설명하기 위한 단면도이다.
또한, 화소(702(i, j)F)는 제 2 전극을 겸하는 제어선(C(g)) 대신에 제어선(C(g)F)을 갖는 점, 보텀 게이트형의 트랜지스터 대신에 톱 게이트형의 트랜지스터를 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 제 1 전극(751(i, j))과 동일한 공정으로 형성할 수 있는 막을 제어선(C(g)F)에 사용할 수 있다.
<입출력 장치의 구성예 7.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 12를 참조하여 설명한다.
도 12의 (A)는 화소(702(i, j)G)의 구성을 설명하기 위한 단면도이다. 또한, 도 12의 (B)는 화소(702(i, j)G)의 구성을 설명하기 위한 회로도이다.
또한, 화소(702(i, j)G)는 제 2 전극(COM)을 구비하는 점, 제 2 전극을 겸하는 제어선(C(g)F) 대신에 제어선(C(g)G)을 구비하는 점에서, 도 11을 참조하여 설명된 화소(702(i, j)F)와는 상이하다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 제어선(C(g)G)은 액정 재료를 포함하는 층(753)과의 사이에 기재(770)를 끼우는 영역을 구비한다. 이로써, 제어선(C(g)G)을 입출력 패널(700TP)에 가까워지는 물체의 가까이에 배치할 수 있다.
<입출력 장치의 구성예 8.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 13을 참조하여 설명한다.
도 13은 화소(702(i, j)H)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)H)는 기재(770) 측으로부터 기재(710) 측을 향하여 백 라이트의 광(BL)을 조사하는 점, 신호선(S(j)1)과 기재(710) 사이에 신호선(S(j)2H)을 갖는 점, 절연막(721)과 절연막(718) 사이에 착색막(CF)을 갖는 점, 도전막(724)과 도전막(704) 사이에 반도체막을 끼우는 영역을 구비하는 도전막(724)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 이로써, 기재(710) 측에 표시를 수행할 수 있다. 또한, 기재(710) 측에 근접하는 물체를 검지할 수 있다. 또한, 도전막(724)은 제 2 게이트 전극으로서 기능할 수 있다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 주사선(G(i))과 동일한 공정으로 형성할 수 있는 도전막을 신호선(S(j)2H)에 사용할 수 있다.
<입출력 장치의 구성예 9.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 14를 참조하여 설명한다.
도 14는 화소(702(i, j)I)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)I)는 기재(770) 측을 향하여 광을 사출하는 기능을 구비하는 표시 소자(750(i, j)I)를 갖는 점, 표시 소자(750(i, j))와 중첩되는 영역에 개구부를 구비하는 절연막(728)을 갖는 점, 절연막(728)과 기재(770) 사이에 절연막(729)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 여기서는, 상이한 부분에 대하여 상세히 설명하고, 마찬가지의 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용한다.
예를 들어, 유기 EL 소자를 표시 소자(750(i, j)I)에 사용할 수 있다. 구체적으로는, 백색의 광을 사출하는 유기 EL 소자를 표시 소자(750(i, j))에 사용할 수 있다.
표시 소자(750(i, j)I)는 제 1 전극(751(i, j))과 제어선(C(g)) 사이에 발광성 재료를 포함하는 층(753I)을 구비한다.
예를 들어, 발광성 유기 재료 또는 퀀텀닷(quantum dot) 등을 발광성 재료를 포함하는 층(753I)에 사용할 수 있다.
예를 들어, 절연막(721)에 사용할 수 있는 재료를 절연막(728) 또는 절연막(729)에 사용할 수 있다.
절연막(729)은 제어선(C(g))을 소정의 형상으로 분리하는 기능을 구비한다. 예를 들어, 절연막(729)은 단부에 역 테이퍼상의 형상을 구비한다. 이로써, 예를 들어, 소정의 형상을 구비하는 제어선(C(g))을 하나의 도전막을 분리함으로써 형성할 수 있다. 구체적으로는, 스트라이프 형상으로 분리할 수 있다.
<입출력 장치의 구성예 10.>
본 발명의 일 형태에 따른 입출력 장치의 다른 구성에 대하여 도 15를 참조하여 설명한다.
도 15는 화소(702(i, j)J)의 구성을 설명하기 위한 단면도이다.
또한, 화소(702(i, j)J)는 기재(710) 측을 향하여 광을 사출하는 표시 소자(750(i, j)J)를 갖는 점, 신호선(S(j)1)과 기재(710) 사이에 끼워지는 영역을 구비하는 신호선(S(j)2J)을 갖는 점에서, 도 6을 참조하여 설명된 화소(702(i, j))와는 상이하다. 이로써, 기재(710) 측에 표시를 수행할 수 있다. 또한, 기재(710) 측에 근접하는 물체를 검지할 수 있다.
예를 들어, 유기 EL 소자를 표시 소자(750(i, j)J)에 사용할 수 있다. 구체적으로는, 적색, 녹색, 또는 청색 등의 광을 사출하는 유기 EL 소자를 표시 소자(750(i, j)J)에 사용할 수 있다. 또한, 예를 들어, 섀도 마스크법 또는 잉크젯법을 사용하여, 상이한 색의 광을 사출하는 발광성 재료를 포함하는 층을 동일한 기재 위에 제작할 수 있다.
표시 소자(750(i, j)J)는, 제 1 전극(751(i, j))과 제어선(C(g)) 사이에 발광성 재료를 포함하는 층(753J)을 구비한다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 입출력 패널의 구동 방법에 대하여 도 16을 참조하여 설명한다. 도 16은 본 발명의 일 형태에 따른 입출력 장치의 구동 방법을 설명하기 위한 모식도이다.
도 16의 (A1) 및 도 16의 (B1)은 입출력 패널의 모식도이고, 도 16의 (A2) 및 도 16의 (B2)는 화상 신호를 기록하는 기간 및 검지 소자에 제어 신호를 공급하는 기간을 모식적으로 도시한 모식도이다.
<입출력 패널의 구동 방법예 1.>
본 실시형태에서 설명되는 입출력 장치(700)의 구동 방법은 표시 장치의 하나의 프레임 기간에서, 이하의 4개의 단계를 갖는다.
≪제 1 단계≫
제 1 단계에서, 전환 신호(S)를 공급하여, 구동 회로(SD)를 신호선(S(1)) 내지 신호선(S(n))과 전기적으로 접속한다.
≪제 2 단계≫
제 2 단계에서, 주사선(G(1)) 내지 주사선(G(m))을 순차적으로 선택하면서 화상 신호를 주사선에 공급한다. 또한, 제 2 단계를 수행하는 기간을 소위, 화상 신호 입력 기간 또는 신호 기록 기간이라고 할 수 있다.
예를 들어, 시각(0)으로부터 시작되는 기간(T(V))에서, 주사선(G(1)) 내지 주사선(G(m))을 순차적으로 선택한다. 또한, 주사선(G(1)) 내지 주사선(G(m))을 선택하는 모양을 직선(LV)을 사용하여 모식적으로 도시하였다(도 16의 (A2) 참조). 이로써, 각 행의 화소가 선택되어 1행씩 화상 신호가 화소로 입력된다. 또한, 기간(T(V))에서, 소정의 전위, 예를 들어, 공통 전위를 제어선(C(1)) 내지 제어선(C(p))에 공급한다.
≪제 3 단계≫
제 3 단계에서, 전환 신호(S)를 공급하여, 검지 회로(DC)를 신호선(S(1)) 내지 신호선(S(n))과 전기적으로 접속한다.
≪제 4 단계≫
제 4 단계에서, 제어선(C(1)) 내지 제어선(C(p))은 순차적으로 선택되고 제어 신호가 공급되고, 검지 회로(SC)를 사용하여 신호선(S(1)) 내지 신호선(S(n))의 전위의 변화를 검지한다. 제어 신호가 공급된 검지 소자는, 입출력 패널(700TP)에 근접하는 물체에 의하여 차단되는 영역을 구비하는 전계를 제어선(C(g))과 신호선(S(j)) 사이에 형성한다. 검지 회로는 신호선(S(j))의 전위의 변화에 따라, 근접하는 물체를 검지할 수 있다.
또한, 제 2 단계를 수행하는 기간을 소위, 센싱 기간 또는 신호 판독 기간이라고 할 수 있다.
이로써, 주사선을 순차적으로 선택하는 기간에서, 제어선의 전위를 일정하게 유지할 수 있다. 또한, 제어선을 순차적으로 선택하는 기간에서, 주사선의 전위를 일정하게 유지할 수 있다. 또한, 선택에 따른 제어선의 전위의 변화에 간섭되지 않고, 화상 신호를 화소에 기록할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널의 구동 방법을 제공할 수 있다.
<입출력 패널의 구동 방법예 2.>
본 실시형태에서 설명되는 입출력 장치(700)의 다른 구동 방법은 이하의 5개의 단계를 갖는다.
≪제 1 단계≫
제 1 단계에서, 전환 신호(S)를 공급하여, 구동 회로(SD)를 신호선(S(1)) 내지 신호선(S(n))과 전기적으로 접속한다.
≪제 2 단계≫
제 2 단계에서, 하나의 프레임 기간에서 아직 선택되어 있지 않은 제어선과 중첩되는 영역을 구비하는 화소와 전기적으로 접속되는 주사선이 순차적으로 선택되고 화상 신호가 공급된다. 또한, 제 2 단계를 수행하는 기간을 소위, 화상 신호 입력 기간 또는 신호 기록 기간이라고 할 수 있다.
예를 들어, 기간(T1(i))에서, 상기 하나의 프레임 기간에서 아직 선택되어 있지 않은 제어선(C(g))과 중첩되는 영역을 구비하는 화소와 전기적으로 접속되는 주사선(G(i)) 내지 주사선(G(i+r))을 순차적으로 선택한다. 또한, 주사선(G(i)) 내지 주사선(G(i+r))을 선택하는 모양을 직선(LV)을 사용하여 모식적으로 도시하였다(도 16의 (B2) 참조). 이로써, 화상 신호를 주사선(G(i)) 내지 주사선(G(i+r))과 전기적으로 접속되는 화소에 1행씩 입력한다. 또한, 기간(T1(i))에서, 소정의 전위, 예를 들어, 공통 전위를 제어선(C(g))에 공급한다.
≪제 3 단계≫
제 3 단계에서, 전환 신호(S)를 공급하여, 검지 회로(DC)를 신호선(S(1)) 내지 신호선(S(n))과 전기적으로 접속한다.
≪제 4 단계≫
제 4 단계에서, 제어선(C(g))이 선택되고 제어 신호가 공급되고, 검지 회로(SC)를 사용하여 신호선(S(1)) 내지 신호선(S(n))의 전위의 변화를 검지한다. 또한, 제어선(C(g))을 선택하는 모양을 직선(LS)을 사용하여 모식적으로 도시하였다.
≪제 5 단계≫
다음에, 상기 하나의 프레임 기간에서 모든 주사선 및 모든 제어선이 선택되도록 제 1 단계 내지 제 4 단계를 반복한다.
예를 들어, 선택된 제어선(C(g))과 인접되는 제어선(C(g+1))과 중첩되는 영역을 구비하는 화소와 전기적으로 접속되는 주사선이 순차적으로 선택되고 화상 신호가 공급되고, 다음에, 제어선(C(g+1))이 선택되고 제어 신호가 공급되고, 검지 회로(SC)를 사용하여 신호선(S(1)) 내지 신호선(S(n))의 전위의 변화를 검지한다.
이로써, 선택에 따른 제어선의 전위의 변화에 간섭되지 않고, 화상 신호를 화소에 기록할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규 입출력 패널의 구동 방법을 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 반도체 장치의 구성에 대하여, 도 17을 참조하여 설명한다.
도 17은 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 트랜지스터(TR)의 구성을 설명하기 위한 도면이다. 도 17의 (A)는 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 트랜지스터(TR)에 사용할 수 있는 트랜지스터의 상면도이다. 도 17의 (B)는 도 17의 (A)를 참조하여 설명되는 트랜지스터의 채널 길이(L) 방향의 단면을 포함하는 단면도이다. 도 17의 (C)는 도 17의 (A)를 참조하여 설명되는 트랜지스터의 채널 폭(W) 방향의 단면을 포함하는 단면도이다. 또한, 절단선(L1-L2) 방향을 채널 길이 방향, 절단선(W1-W2) 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
또한, 트랜지스터(TR)를 실시형태 1에서 설명된 입출력 장치 등에 사용할 수 있다.
예를 들어, 트랜지스터(TR)를 트랜지스터(SW)에 사용하는 경우에는, 절연막(102)을 제 2 절연막(701)이라고, 도전막(104)을 도전막(704)이라고, 절연막(106)을 절연막(706)이라고, 반도체막(108)을 반도체막(708)이라고, 도전막(112a)을 도전막(712A)이라고, 도전막(112b)을 도전막(712B)이라고, 절연막(114)과 절연막(116)이 적층된 적층막을 절연막(716)이라고, 절연막(118)을 절연막(718)이라고 각각 바꿔 읽을 수 있다.
<트랜지스터의 구성예 1>
본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 트랜지스터는 제 2 절연막(102) 위의 도전막(104), 제 2 절연막(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 반도체막(108), 반도체막(108) 위의 도전막(112b), 반도체막(108) 위의 도전막(112a), 반도체막(108), 도전막(112b), 및 도전막(112a) 위의 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 도전막(124)을 갖는다(도 17의 (B) 참조).
예를 들어, 도전막(104)이 제 1 게이트 전극으로서 기능하고, 도전막(112b)이 소스 전극으로서 기능하고, 도전막(112a)이 드레인 전극으로서 기능하고, 도전막(124)이 제 2 게이트 전극으로서 기능한다. 절연막(106)이 제 1 게이트 절연막으로서 기능하고, 절연막(114), 절연막(116)이 제 2 게이트 절연막으로서 기능한다.
예를 들어, 산화물 반도체를 반도체막(108)에 사용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체막 또는 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 반도체막(108)에 사용할 수 있다.
또한, 반도체막(108)은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 갖는다.
예를 들어, 반도체막(108)은 In의 원자수비가 M의 원자수비보다 많은 영역을 가지면 바람직하다. 다만, 본 발명의 일 형태에 따른 반도체 장치는, 이에 한정되지 않고, In의 원자수비가 M의 원자수비보다 적은 영역을 갖는 구성 또는 In의 원자수비가 M의 원자수비와 동일한 영역을 갖는 구성으로 하여도 좋다.
반도체막(108)은 In의 원자수비가 M의 원자수비보다 많은 영역을 갖는다. 이로써, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다. 구체적으로는, 트랜지스터의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있다. 더 바람직하게는, 트랜지스터의 전계 효과 이동도는 30cm2/Vs를 초과할 수 있다.
≪2개의 게이트 전극이 나타내는 효과≫
본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 트랜지스터는 게이트 전극을 2개 구비할 수 있다.
트랜지스터의 특성에서 나타내어지는 2개의 게이트 전극의 효과에 대하여 도 17의 (C)를 참조하여 설명한다.
도 17의 (C)에 도시된 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(124)은, 개구부(122)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)과 전기적으로 접속된다. 따라서, 도전막(104)과 도전막(124)에는 동일한 전위가 공급된다.
도 17의 (C)에 도시된 바와 같이, 반도체막(108)은 도전막(104) 및 도전막(124)과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워진다.
도전막(104) 및 도전막(124)의 채널 폭 방향의 길이는, 각각 반도체막(108)의 채널 폭 방향의 길이보다 길다. 또한, 반도체막(108) 전체는 절연막(106), 절연막(114), 절연막(116)을 개재(介在)하여 도전막(104) 및 도전막(124)에 의하여 덮인다.
바꿔 말하면, 도전막(104) 및 도전막(124)은 절연막(106), 절연막(114), 절연막(116)에 제공되는 개구부(122)에서 접속되고, 또한 반도체막(108)의 측단부보다 외측에 위치하는 영역을 갖는다.
이러한 구성으로 함으로써, 트랜지스터에 포함되는 반도체막(108)을 도전막(104) 및 도전막(124)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(Surrounded channel) 구조라고 부를 수 있다.
트랜지스터는 S-channel 구조를 갖기 때문에, 채널을 유발시키기 위한 전계를 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여 반도체막(108)에 효과적으로 인가할 수 있으므로, 트랜지스터의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터를 미세화할 수 있다. 또한, 트랜지스터는 반도체막(108)이 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(124)에 의하여 둘러싸인 구조를 갖기 때문에, 트랜지스터의 기계적 강도를 높일 수 있다.
또한, 상기 설명에서는, 제 1 게이트 전극과 제 2 게이트 전극을 접속시키는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 제 2 게이트 전극으로서 기능하는 도전막을 트랜지스터(SW)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(712B)과 전기적으로 접속시키는 구성으로 하여도 좋다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 입출력 장치에 사용할 수 있는 트랜지스터의 구성에 대하여, 도 18 및 도 19를 참조하여 설명한다. 구체적으로는, 트랜지스터의 반도체막에 사용할 수 있는 산화물 반도체막의 구성에 대하여 설명한다.
또한, 본 실시형태에서 설명되는 트랜지스터는 예를 들어, 트랜지스터(SW)에 사용할 수 있다.
도 18은 트랜지스터의 채널 길이(L) 방향의 단면도이다. 도 18의 (A)는 3개의 막이 적층된 산화물 반도체막을 갖는 트랜지스터의 채널 길이(L) 방향의 단면도이다. 도 18의 (B)는 2개의 막이 적층된 산화물 반도체막을 갖는 트랜지스터의 채널 길이(L) 방향의 단면도이다.
도 19는 적층막의 밴드 구조를 설명하기 위한 모식도이다. 적층막은 산화물 반도체막 및 그 산화물 반도체막과 접촉되는 절연막을 갖는다. 또한, 밴드 구조의 이해를 용이하게 하기 위하여, 적층막을 구성하는 각 산화물 반도체막 및 각 절연막의 전도대 하단의 에너지 준위(Ec)를 도시하였다.
도 19의 (A)는 절연막(106), 반도체막(108a), 반도체막(108b), 반도체막(108c), 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다.
또한, 도 19의 (B)는 절연막(106), 반도체막(108b), 반도체막(108c), 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다.
<반도체 장치의 구성예 1>
예를 들어, 2개의 절연막 사이에 끼워지는, 3개의 막이 적층된 반도체막을 트랜지스터에 사용할 수 있다. 구체적으로는, 절연막(106)과 절연막(116) 사이에 끼워지는, 반도체막(108a), 반도체막(108c), 및 반도체막(108b)이 적층된 반도체막을 트랜지스터에 사용할 수 있다(도 18의 (A) 및 도 19의 (A) 참조).
반도체막(108c)은 반도체막(108a)과 서로 중첩되는 영역을 구비하고, 반도체막(108b)은 반도체막(108a)과 반도체막(108c) 사이에 끼워지는 영역을 구비한다.
절연막(116)은 절연막(106)과 서로 중첩되는 영역을 구비한다.
반도체막(108a)은 절연막(106)과 접촉되는 영역을 구비하고, 반도체막(108c)은 절연막(116)과 접촉되는 영역을 구비하고, 양쪽의 영역도 서로 중첩되는 영역을 구비한다.
또한, 도 19의 (A)는, 절연막(106) 및 절연막(114)으로서 산화 실리콘막을 사용하고, 반도체막(108a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 반도체막(108b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 반도체막(108c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
<반도체 장치의 구성예 2>
예를 들어, 2개의 절연막 사이에 끼워지는, 2개의 막이 적층된 반도체막을 트랜지스터에 사용할 수 있다. 구체적으로는, 절연막(106)과 절연막(116) 사이에 끼워지는, 반도체막(108b) 및 반도체막(108c)이 적층된 산화물 반도체막을 트랜지스터에 사용할 수 있다(도 18의 (B) 및 도 19의 (B) 참조).
반도체막(108c)은 반도체막(108b)과 서로 중첩되는 영역을 구비한다.
절연막(116)은 절연막(106)과 서로 중첩되는 영역을 구비한다.
반도체막(108b)은 절연막(106)과 접촉되는 영역을 구비하고, 반도체막(108c)은 절연막(116)과 접촉되는 영역을 구비하고, 양쪽의 영역도 서로 중첩되는 영역을 구비한다.
또한, 도 19의 (B)는, 절연막(106) 및 절연막(114)으로서 산화 실리콘막을 사용하고, 반도체막(108b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 반도체막(108c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성되는 금속 산화막을 사용하는 구성의 밴드도이다.
<반도체막의 밴드 구조>
도 19의 (A), 도 19의 (B)에 도시된 바와 같이, 반도체막(108a), 반도체막(108b), 반도체막(108c)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이러한 밴드 구조를 갖기 위해서는, 반도체막(108a)과 반도체막(108b)의 계면, 또는 반도체막(108b)과 반도체막(108c)의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 것으로 한다.
반도체막(108a), 반도체막(108b), 반도체막(108c)에 연속 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다.
도 19의 (A), 도 19의 (B)에 도시된 구성으로 함으로써, 반도체막(108b)이 웰(우물)이 되고, 상기 적층 구조를 사용한 트랜지스터에서 채널 영역이 반도체막(108b)에 형성되는 것을 알 수 있다.
또한, 반도체막(108a), 반도체막(108c)을 제공함으로써, 반도체막(108b)에 형성될 수 있는 트랩 준위를 반도체막(108b)으로부터 멀리할 수 있다.
또한, 트랩 준위가 채널 영역으로서 기능하는 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위로부터 멀어지게 되는 경우가 있어, 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써, 마이너스의 고정 전하가 되어, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 따라서, 트랩 준위가 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하면 바람직하다. 이와 같이 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시킬 수 있으며, 전계 효과 이동도를 높일 수 있다.
또한, 반도체막(108a), 반도체막(108c)은, 반도체막(108b)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 반도체막(108b)의 전도대 하단의 에너지 준위와, 반도체막(108a), 반도체막(108c)의 전도대 하단의 에너지 준위의 차이는, 0.15eV 이상 또는 0.5eV 이상이며, 또한 2eV 이하 또는 1eV 이하이다. 즉, 반도체막(108a), 반도체막(108c)의 전자 친화력과 반도체막(108b)의 전자 친화력 사이의 차이는 0.15eV 이상 또는 0.5eV 이상이며, 또한 2eV 이하 또는 1eV 이하이다.
이러한 구성을 가짐으로써, 반도체막(108b)이 전류의 주된 경로가 되고 채널 영역으로서 기능한다. 또한 반도체막(108a), 반도체막(108c)은, 채널 영역이 형성되는 반도체막(108b)을 구성하는 금속 원소의 1종류 이상으로 구성되는 산화물 반도체막이기 때문에, 반도체막(108a)과 반도체막(108b)의 계면 또는 반도체막(108b)과 반도체막(108c)의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 반도체막(108a), 반도체막(108c)은 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 반도체막(108a), 반도체막(108c)에 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 또는 반도체막(108a), 반도체막(108c)에는 전자 친화력(진공 준위와 전도대 하단의 에너지 준위와의 차이)이 반도체막(108b)보다 작고, 전도대 하단의 에너지 준위가 반도체막(108b)의 전도대 하단 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차이가 발생되는 것을 억제하기 위해서는, 반도체막(108a), 반도체막(108c)의 전도대 하단의 에너지 준위가 반도체막(108b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하면 적합하다. 예를 들어, 반도체막(108b)의 전도대 하단의 에너지 준위와, 반도체막(108a), 반도체막(108c)의 전도대 하단의 에너지 준위의 차이를 0.2eV 이상, 바람직하게는 0.5eV 이상으로 하는 것이 바람직하다.
또한, 반도체막(108a), 반도체막(108c)은 막 중에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 반도체막(108a), 반도체막(108c)의 막 중에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조와 다른 영역의 계면에서, 도전막(112a), 도전막(112b)의 구성 원소가 반도체막(108b)으로 확산되는 경우가 있다.
반도체막(108a), 반도체막(108c)의 막 두께는 도전막(112a), 도전막(112b)의 구성 원소가 반도체막(108b)으로 확산되는 것을 억제할 수 있는 막 두께 이상이고, 절연막(114)으로부터 반도체막(108b)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들어, 반도체막(108a), 반도체막(108c)의 막 두께가 10nm 이상이면, 도전막(112a), 도전막(112b)의 구성 원소가 반도체막(108b)으로 확산되는 것을 억제할 수 있다. 또한, 반도체막(108a), 반도체막(108c)의 막 두께를 100nm 이하로 하면, 절연막(114)으로부터 반도체막(108b)으로 효과적으로 산소를 공급할 수 있다.
반도체막(108a), 반도체막(108c)이 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn)일 때, M을 In보다 높은 원자수비로 가짐으로써, 반도체막(108a), 반도체막(108c)의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있다. 따라서, 반도체막(108b)과의 전자 친화력의 차이를 M의 조성에 의하여 제어할 수 있는 경우가 있다. 또한, M은 산소와의 결합력이 강한 금속 원소이기 때문에, 이들 원소를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생되기 어려워진다.
또한, 반도체막(108a), 반도체막(108c)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수 비율은 바람직하게는 In의 원자수비를 50atomic% 미만 및 M의 원자수비를 50atomic%보다 높게 하고, 더 바람직하게는 In의 원자수비를 25atomic% 미만 및 M의 원자수비를 75atomic%보다 높게 한다. 또한, 반도체막(108a), 반도체막(108c)으로서 산화 갈륨막을 사용하여도 좋다.
또한, 반도체막(108a), 반도체막(108b), 반도체막(108c)이 In-M-Zn 산화물인 경우, 반도체막(108b)과 비교하여, 반도체막(108a), 반도체막(108c)에 포함되는 M의 원자수비가 크고, 대표적으로는 반도체막(108b)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비이다.
또한, 반도체막(108a), 반도체막(108b), 반도체막(108c)이 In-M-Zn 산화물일 때, 반도체막(108b)의 원자수비를 In:M:Zn=x1:y1:z1, 반도체막(108a), 반도체막(108c)의 원자수비를 In:M:Zn=x2:y2:z2로 하면, y2/x2가 y1/x1보다 크고, 바람직하게는 y2/x2가 y1/x1보다 1.5배 이상이다. 더 바람직하게는 y2/x2가 y1/x1보다 2배 이상 크고, 더욱 바람직하게는 y2/x2가 y1/x1보다 3배 이상 또는 4배 이상 크다. 이때, 반도체막(108b)에서, y1이 x1 이상이면, 반도체막(108b)을 사용하는 트랜지스터에 안정적인 전기 특성을 부여할 수 있기 때문에 바람직하다. 다만, y1이 x1의 3배 이상이 되면, 반도체막(108b)을 사용하는 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 3배 미만인 것이 바람직하다.
반도체막(108b)이 In-M-Zn 산화물인 경우, 반도체막(108b)을 형성하기 위하여 사용되는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z1/y1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다.
또한, 반도체막(108a), 반도체막(108c)이 In-M-Zn 산화물인 경우, 반도체막(108a), 반도체막(108c)을 형성하기 위하여 사용되는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2는 바람직하게는 x1/y1 미만이고, z2/y2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, In에 대한 M의 원자수 비율을 크게 함으로써, 반도체막(108a), 반도체막(108c)의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있기 때문에, y2/x2를 3 이상 또는 4 이상으로 하는 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:5:5 등이 있다.
또한, 반도체막(108a), 반도체막(108c)이 In-M 산화물인 경우, M으로서 2가의 금속 원소(예를 들어, 아연 등)를 포함하지 않는 구성으로 함으로써, 스피넬형의 결정 구조를 포함하지 않는 반도체막(108a), 반도체막(108c)을 형성할 수 있다. 또한, 반도체막(108a), 반도체막(108c)으로서는, 예를 들어, In-Ga 산화물막을 사용할 수 있다. 상기 In-Ga 산화물로서는, 예를 들어, In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여, 스퍼터링법에 의하여 형성할 수 있다. 또한, 반도체막(108a), 반도체막(108c)을 DC 방전을 사용한 스퍼터링법으로 형성하기 위해서는, In:M의 원자수비를 x:y로 하였을 때에, y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예를 들어, 0.93으로 하면 좋다.
또한, 반도체막(108a), 반도체막(108b), 반도체막(108c)의 원자수비는 각각 오차로서 상기 원자수비의 ±40%의 변동을 포함한다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 입출력 장치를 갖는 전자 기기에 대하여 도 20을 참조하여 설명한다.
도 20의 (A) 내지 도 20의 (G)는 전자 기기를 도시한 도면이다. 이들의 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 20의 (A)는 모바일 컴퓨터이며, 상술한 것 이외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 20의 (B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 이외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 20의 (C)는 고글형 디스플레이이며, 상술한 것 이외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 20의 (D)는 휴대형 게임기이며, 상술한 것 이외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 20의 (E)는 텔레비전 수상 기능을 갖는 디지털 카메라이며, 상술한 것 이외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 20의 (F)는 휴대형 게임기이며, 상술한 것 이외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 20의 (G)는 포터블 텔레비전 수상기이며, 상술한 것 이외에, 신호를 송수신할 수 있는 충전기(5017) 등을 가질 수 있다.
도 20의 (A) 내지 도 20의 (G)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에서는, 하나의 표시부를 주로 화상 정보를 표시하고, 다른 하나의 표시부를 주로 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영된 화상을 자동 또는 수동으로 보정하는 기능, 촬영된 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영된 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 20의 (A) 내지 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다.
도 20의 (H)는 스마트 워치이며, 하우징(7302), 표시 패널(7304), 조작 버튼(7311), 조작 버튼(7312), 접속 단자(7313), 밴드(7321), 버클(7322) 등을 갖는다.
베젤 부분을 겸하는 하우징(7302)에 탑재된 표시 패널(7304)은 비직사각형의 표시 영역을 갖는다. 또한, 표시 패널(7304)로서는 직사각형상의 표시 영역으로 하여도 좋다. 표시 패널(7304)은 시각을 나타내는 아이콘(7305), 그 이외의 아이콘(7306) 등을 표시할 수 있다.
또한, 도 20의 (H)에 도시된 스마트 워치는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등을 가질 수 있다.
또한, 하우징(7302)의 내부에, 스피커, 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰 등을 가질 수 있다. 또한, 스마트 워치는 발광 소자를 그 표시 패널(7304)에 사용함으로써 제작할 수 있다.
또한, 본 실시형태는 본 명세서에 나타낸 다른 실시형태와 적절히 조합할 수 있다.
예를 들어, 본 명세서 등에서, "X와 Y가 접속된다"라고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우, X와 Y가 기능적으로 접속되는 경우, X와 Y가 직접 접속되는 경우가, 본 명세서 등에 개시되는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 기재되는 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않는 경우이며, X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y를 기능적으로 접속할 수 있는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우, X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, "X와 Y가 전기적으로 접속된다"라고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우), X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)가, 본 명세서 등에 개시되는 것으로 한다. 즉, "전기적으로 접속된다"라고 명시적으로 기재되는 경우에는, 단순히 "접속된다"라고만 명시적으로 기재되는 경우와 동일한 내용이 본 명세서 등에 개시되는 것으로 한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에서는, 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 동일한 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이며, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들 예와 동일한 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 위에서는 독립되는 구성 요소끼리가 전기적으로 접속되도록 도시된 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함된다.
C1: 용량 소자
CF: 착색막
COM: 제 2 전극
CSCOM: 도전막
DC: 검지 회로
DC2: 검지 회로
OSC: 발진 회로
SC: 검지 회로
SD: 구동 회로
SD2: 구동 회로
SWC: 전환 회로
T: 기간
T1: 기간
102: 절연막
104: 도전막
106: 절연막
108: 반도체막
108a: 반도체막
108b: 반도체막
108c: 반도체막
112a: 도전막
112b: 도전막
114: 절연막
116: 절연막
118: 절연막
122: 개구부
124: 도전막
301: 회로
351: 회로
700: 입출력 장치
700TP: 입출력 패널
701: 절연막
702: 화소
704: 도전막
706: 절연막
708: 반도체막
710: 기재
710P: 기능막
712A: 도전막
712B: 도전막
716: 절연막
718: 절연막
721: 절연막
724: 도전막
728: 절연막
729: 절연막
730: 화소 회로
750: 표시 소자
751: 전극
753: 액정 재료를 포함하는 층
753I: 발광성 재료를 포함하는 층
753J: 발광성 재료를 포함하는 층
770: 기재
770P: 기능막
771: 절연막
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 지지부
5013: 이어폰
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
7302: 하우징
7304: 표시 패널
7305: 아이콘
7306: 아이콘
7311: 조작 버튼
7312: 조작 버튼
7313: 접속 단자
7321: 밴드
7322: 버클

Claims (10)

  1. 입출력 패널에 있어서,
    화소;
    검지 소자; 및
    신호선을 포함하고,
    상기 검지 소자는 상기 화소와 중첩되는 영역을 갖고,
    상기 신호선은 상기 검지 소자와 전기적으로 접속되고,
    상기 신호선은 상기 화소와 전기적으로 접속되는, 입출력 패널.
  2. 제 1 항에 있어서,
    제어선; 및
    주사선을 더 포함하고,
    상기 제어선은 상기 검지 소자와 전기적으로 접속되고,
    상기 주사선은 상기 화소와 전기적으로 접속되는, 입출력 패널.
  3. 제 2 항에 있어서,
    상기 검지 소자는 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 제 1 도전막은 상기 제어선과 전기적으로 접속되고,
    상기 제 2 도전막은 상기 신호선과 전기적으로 접속되고,
    상기 제 2 도전막은 전계를 상기 제 1 도전막과 상기 제 2 도전막 사이에 형성하도록 배치되고,
    상기 전계는 근접하는 물체에 의하여 차단되는 영역을 갖는, 입출력 패널.
  4. 제 2 항에 있어서,
    상기 화소는 화소 회로 및 표시 소자를 포함하고,
    상기 화소 회로는 상기 신호선 및 상기 주사선과 전기적으로 접속되고,
    상기 표시 소자는 상기 화소 회로와 전기적으로 접속되고,
    상기 표시 소자는 제 1 전극 및 제 2 전극을 포함하고,
    상기 제 1 전극은 상기 화소 회로와 전기적으로 접속되고,
    상기 제 2 전극은 상기 제어선과 전기적으로 접속되는, 입출력 패널.
  5. 제 2 항에 있어서,
    일군의 복수의 검지 소자; 및
    다른 일군의 복수의 검지 소자를 더 포함하고,
    상기 일군의 복수의 검지 소자는 상기 검지 소자를 포함하고,
    상기 일군의 복수의 검지 소자는 행 방향으로 배치되고,
    상기 일군의 복수의 검지 소자는 상기 제어선과 전기적으로 접속되고,
    상기 다른 일군의 복수의 검지 소자는 상기 검지 소자를 포함하고,
    상기 다른 일군의 복수의 검지 소자는 상기 행 방향과 교차되는 열 방향으로 배치되고,
    상기 다른 일군의 복수의 검지 소자는 상기 신호선과 전기적으로 접속되는, 입출력 패널.
  6. 제 2 항에 있어서,
    일군의 복수의 화소; 및
    다른 일군의 복수의 화소를 더 포함하고,
    상기 일군의 복수의 화소는 상기 화소를 포함하고,
    상기 일군의 복수의 화소는 행 방향으로 배치되고,
    상기 일군의 복수의 화소는 상기 주사선과 전기적으로 접속되고,
    상기 다른 일군의 복수의 화소는 상기 화소를 포함하고,
    상기 다른 일군의 복수의 화소는 상기 행 방향과 교차되는 열 방향으로 배치되고,
    상기 다른 일군의 복수의 화소는 상기 신호선과 전기적으로 접속되는, 입출력 패널.
  7. 제 2 항에 있어서,
    상기 검지 소자는 복수의 화소와 중첩되는 영역을 갖고,
    상기 복수의 화소는 하나의 주사선과 전기적으로 접속되는 화소 및 다른 주사선과 전기적으로 접속되는 화소를 포함하고,
    상기 복수의 화소는 상기 신호선과 전기적으로 접속되는 화소 및 다른 신호선과 전기적으로 접속되는 화소를 포함하는, 입출력 패널.
  8. 입출력 장치에 있어서,
    제 2 항에 따른 입출력 패널;
    발진 회로;
    전환 회로;
    구동 회로; 및
    검지 회로를 포함하고,
    상기 발진 회로는 상기 제어선과 전기적으로 접속되고,
    상기 구동 회로는 상기 전환 회로와 전기적으로 접속되고,
    상기 검지 회로는 상기 전환 회로와 전기적으로 접속되고,
    상기 전환 회로는 상기 신호선과 전기적으로 접속되고,
    상기 전환 회로는 전환 신호에 따라 상기 구동 회로 또는 상기 검지 회로를 상기 신호선과 전기적으로 접속하는, 입출력 장치.
  9. 반도체 장치에 있어서,
    트랜지스터;
    상기 트랜지스터와 전기적으로 접속되는 신호선;
    제어선;
    구동 회로;
    검지 회로; 및
    상기 신호선과 상기 구동 회로 사이의 전기적 접속 및 상기 신호선과 상기 검지 회로 사이의 전기적 접속을 제어하는 전환 회로를 포함하고,
    상기 신호선과 상기 제어선은 서로 중첩되고,
    검지 소자는 상기 신호선 및 상기 제어선을 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    용량 소자;
    표시 소자; 및
    도전막을 더 포함하고,
    상기 용량 소자의 한쪽의 전극은 상기 트랜지스터 및 상기 표시 소자와 전기적으로 접속되고,
    상기 용량 소자의 다른 쪽의 전극은 상기 도전막과 전기적으로 접속되는, 반도체 장치.
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